特表 2022-546788 スティープスロープ電界効果トランジスタとその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-09

(54)【発明の名称】スティープスロープ電界効果トランジスタとその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20221101BHJP

   H01L 29/786 20060101ALI20221101BHJP

   H01L 27/11521 20170101ALI20221101BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 617J

H01L29/78 618C

H01L29/78 616V

H01L29/78 617T

H01L27/11521

H01L29/78 371

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021555154

(86)(22)【出願日】2021-07-29

(85)【翻訳文提出日】2021-09-10

(86)【国際出願番号】 KR2021009918

(87)【国際公開番号】W WO2022030884

(87)【国際公開日】2022-02-10

(31)【優先権主張番号】10-2020-0098003

(32)【優先日】2020-08-05

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】514260642

【氏名又は名称】コリア アドバンスド インスティチュート オブ サイエンス アンド テクノロジィ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】チェ， ヤンギュ

(72)【発明者】

【氏名】キム， ミョンス

【テーマコード（参考）】

5F083

5F101

5F110

5F140

【Ｆターム（参考）】

5F083EP02

5F083EP22

5F083EP42

5F083EP47

5F083EP48

5F083ER03

5F083ER09

5F083ER19

5F083ER21

5F083GA06

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5F083HA06

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5F140BF45

5F140BJ08

5F140BK13

5F140BK15

5F140BK17

5F140BK18

(57)【要約】

スティープスロープ電界効果トランジスタとその製造方法を提供する。本発明の一実施形態に係るスティープスロープ電界効果トランジスタは、基板上に形成されるソース、チャネル領域、ドレインと、前記チャネル領域の上部に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上部に形成されるフローティングゲートと、前記フローティングゲートの上部に形成される遷移層と、前記遷移層の上部に形成されるコントロールゲートとを含み、前記スティープスロープ電界効果トランジスタは、前記コントロールゲートに基準電位以上を印加することで前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させることができる。

【特許請求の範囲】

【請求項1】

基板上に形成されるソース、チャネル領域、ドレインと、
前記チャネル領域の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されるフローティングゲートと、
前記フローティングゲートの上部に形成される遷移層と、
前記遷移層の上部に形成されるコントロールゲートと
を含む、スティープスロープ電界効果トランジスタ。

【請求項2】

前記スティープスロープ電界効果トランジスタは、
前記コントロールゲートに基準電位以上を印加して、前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項3】

前記チャネル領域は、
平面形（ｐｌａｎａｒ）構造、フィン（ｆｉｎ）構造、ナノシート（ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造、マルチナノワイヤ（ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造を含む突出型構造と埋立型構造のうちのいずれか１つの構造で形成されることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項4】

前記突出型構造のチャネル領域は、
フィンＦＥＴ（ｆｉｎＦＥＴ）、トライゲート（ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、πゲート（π－ｇａｔｅ）ＭＯＳＦＥＴ、Ωゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、バルクフィンＦＥＴ（ｂｕｌｋ ｆｉｎＦＥＴ）、バルクゲートオールアラウンド（ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴで使用するフィン（ｆｉｎ）構造、ナノシート（ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造、およびマルチナノワイヤ（ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造のうちのいずれか１つの構造で形成されることを特徴とする、請求項３に記載のスティープスロープ電界効果トランジスタ。

【請求項5】

前記埋立型構造のチャネル領域は、
埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで使用する埋立型チャネル構造のうちのいずれか１つの構造で形成されることを特徴とする、請求項３に記載のスティープスロープ電界効果トランジスタ。

【請求項6】

前記チャネル領域、前記ソース、前記ドレインは、
シリコン（ｓｉｌｉｃｏｎ）、ゲルマニウム（ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ＩＩＩ－Ｖ属半導体物質のうちの少なくとも１つを含むことを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項7】

前記ソースおよび前記ドレインは、
水平型トランジスタの場合には前記チャネル領域の左右に形成され、垂直型トランジスタの場合には前記チャネル領域の上下に形成されて、ｎ型シリコン、ｐ型シリコン、および金属シリサイドのうちのいずれか１つで形成されることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項8】

前記ｎ型シリコンまたは前記ｐ型シリコンで形成された前記ソースおよび前記ドレインは、
拡散（ｄｉｆｆｕｓｉｏｎ）、固相拡散（ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、および後続熱処理のうちの少なくとも１つ以上によって形成されることを特徴とする、請求項７に記載のスティープスロープ電界効果トランジスタ。

【請求項9】

前記金属シリサイドで形成された前記ソースおよび前記ドレインは、
タングステン（Ｗ）、チタニウム（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、セリウム（Ｃｅ）、白金（Ｐｔ）、およびイリジウム（Ｉｒ）のうちのいずれか１つで形成された前記金属シリサイドを含み、不純物偏析（ｄｏｐａｎｔ ｓｅｇｒｅｇａｔｉｏｎ）を利用して接合を改善することを特徴とする、請求項７に記載のスティープスロープ電界効果トランジスタ。

【請求項10】

前記ゲート絶縁膜は、
二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウムジルコニウム（ＨＺＯ）、ハフニウム酸窒化物（ＨｆＯＮ）のうちの少なくとも１つを含むことを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項11】

前記フローティングゲートは、
金属、２種または３種の金属合金、ｎ^＋多結晶シリコン、ｐ^＋多結晶シリコン、ケイ化物のうちの少なくとも１つ以上の物質を含むことを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項12】

前記フローティングゲートは、
チャネル構造により、平面形ゲート（ｐｌａｎａｒ－ｇａｔｅ）、マルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）、全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を含む突出型ゲート構造と埋立型ゲート構造のうちの少なくとも１つの構造で形成されることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項13】

前記突出型ゲート構造のフローティングゲートは、
フィンＦＥＴ（ｆｉｎＦＥＴ）、トライゲート（ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、πゲート（π－ｇａｔｅ）ＭＯＳＦＥＴ、Ωゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、バルクフィンＦＥＴ（ｂｕｌｋ ｆｉｎＦＥＴ）、バルクゲートオールアラウンド（ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴで使用する突出型ゲート構造のうちのいずれか１つの構造で形成されることを特徴とする、請求項１２に記載のスティープスロープ電界効果トランジスタ。

【請求項14】

前記埋立型ゲート構造のフローティングゲートは、
埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで使用する埋立型ゲート構造のうちのいずれか１つの構造で形成されることを特徴とする、請求項１２に記載のスティープスロープ電界効果トランジスタ。

【請求項15】

前記遷移層は、
シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族化合物、および２－Ｄ物質（ｃａｒｂｏｎｎａ ｎｏｔｕｂｅ、ＭｏＳ_２、およびグラフェンのうちの少なくとも１つ）、窒化ケイ素（Ｓｉ_３Ｎ_４）、窒化膜（ｎｉｔｒｉｄｅ）、酸窒化ケイ素（ＳｉＯＮ）、二酸化ケイ素（ＳｉＯ_２）、固体酸化膜（ｏｘｉｄｅ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、ＩＧＺＯ、および酸化ハフニウム（ＨｆＯ_２）、転移物質、半導体物質（ＳｒＴｉＯ_３、ＳｒＺｒＯ_３、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_ｘ、ＡｌＯ_ｘ、ＮｉＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴａＮ、Ｃｕ_ｘＯ、ＣｕＯ_ｘ、ＴｉＮ、ＴａＮ、ＷＯ_ｘ、ＳｉＮ_ｘ、ＶＯ_２、ＩｒＯ_２、ＺｒＯ_ｘ、ＺｎＯ、ＮｂＯ_ｘ、ＩＧＺＯ、ＨＺＯ、ＨｆＯＮ）、固体電解質物質（前記固体電解質物質は、硫化物界素材、酸化物界素材、イオン伝導性ポリマを含む）のうちの少なくとも１つを含んで形成されることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項16】

前記スティープスロープ電界効果トランジスタは、
基準電圧以上の電位を前記コントロールゲートに印加して前記コントロールゲートと前記フローティングゲートの間の電位差を生成し、前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項17】

前記スティープスロープ電界効果トランジスタは、
前記コントロールゲートに基準電圧以上の電位が印加される場合に、前記フローティングゲートに保存された少なくとも１つの電荷が前記遷移層によるエネルギー障壁を通過して前記コントロールゲートに放出または搬入される状況において、前記コントロールゲートが特定の電圧領域に到達すれば、前記コントロールゲートの電圧変化に比べて前記フローティングゲートの電圧変化がより大きくなることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項18】

前記スティープスロープ電界効果トランジスタは、
前記コントロールゲートをゲートに置いて素子を動作させるとき、前記フローティングゲートをゲートに置いて素子を動作させることに比べて閾値電圧以下勾配値がより低くなることを特徴とする、請求項１に記載のスティープスロープ電界効果トランジスタ。

【請求項19】

基板上にソース、チャネル領域、ドレインを形成する段階と、
前記チャネル領域の上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部にフローティングゲートを形成する段階と、
前記フローティングゲートの上部に遷移層を形成する段階と、
前記遷移層の上部にコントロールゲートを形成する段階と
を含む、スティープスロープ電界効果トランジスタの製造方法。

【請求項20】

前記コントロールゲートを形成する段階は、
前記遷移層の上部に層間誘電体を形成する段階と、
前記層間誘電体を食刻して前記遷移層の上部の一部を露出させる段階と、
前記露出した遷移層の上部に前記コントロールゲートを形成する段階と
を含むことを特徴とする、請求項１９に記載のスティープスロープ電界効果トランジスタの製造方法。

【請求項21】

基板上に形成されるソース、チャネル領域、ドレインと、前記チャネル領域の上部に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上部に形成されるフローティングゲートと、前記フローティングゲートの上部に形成される遷移層と、前記遷移層の上部に形成されるコントロールゲートとを含むスティープスロープ電界効果トランジスタの動作方法であって、
前記コントロールゲートと前記フローティングゲートの間に基準電圧以上の電位差が生じるように前記コントロールゲートに一定の電圧を印加する段階と、
前記コントロールゲートと前記フローティングゲートの間に生成された基準電圧以上の電位差によって前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させる段階と
を含む、スティープスロープ電界効果トランジスタの動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スティープスロープ（ｓｔｅｅｐ－ｓｌｏｐｅ）動作が可能な電界効果トランジスタ（Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の構造とその製造方法に関し、より詳細には、従来のＦＥＴのゲート（ｇａｔｅ）の上部に遷移層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）とコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を備えるトランジスタでスティープスロープ性能を実現することができる、スティープスロープ電界効果トランジスタとその製造方法に関する。

【背景技術】

【0002】

第４次産業革命時代を迎えた現在、人工知能（ＡＩ）、自律走行車、ビックデータ、拡張現実／バーチャルリアリティ（ＡＲ／ＶＲ）、モノのインターネット（ＩｏＴ）などの関連産業の需要が急激に増加している。また、このようなすべての産業の基盤となる半導体産業の重要性と市場もどんどん拡大している。従来には処理が不可能であった膨大な量のデータをモバイル機器や大型サーバなどで生産、保存、加工するためには、半導体素子の高性能化と高集積化、さらにはこれによって上昇する消費電力を削減するための低電力化が必須となる。

【0003】

半導体産業は、１９６０年代にシリコン（Ｓｉ）および二酸化ケイ素（ＳｉＯ２）を利用した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が開発されてから急発展を遂げている。このようなシリコン基盤のＭＯＳＦＥＴの微細化工程と技術の開発は、成功的な半導体産業を牽引してきたが、シリコン半導体固有の物理的／材料的特性により、超微細工程による性能向上は限界に直面した。さらに、微細化によって派生する高い漏洩電流と相対的に高い動作電圧がもたらす高電力消費量は、シリコン基盤の半導体素子が抱える最大の問題の１つとしてその勢力を増している。

【0004】

半導体素子の消費電力は、動作消費電力、短絡（ｓｈｏｒｔ－ｃｉｒｃｕｉｔ）消費電力、および漏洩消費電力が合わさった値として定義されるが、このような総消費電力を減らすためには、トランジスタ性能指標のうちでも、オフ（ｏｆｆ）状態の漏洩電流値と、オン（ｏｎ）状態にするためにかかる駆動電圧を減らさなければならない。

【0005】

一方、従来のＭＯＳＦＥＴの場合は、チャネル形成が熱的拡散（ｔｈｅｒｍｉｏｎｉｃ ｄｉｆｆｕｓｉｏｎ）によって起こるため、温度によってオンオフ（ｏｎ－ｏｆｆ）スイッチング（ｓｗｉｔｃｈｉｎｇ）動作速度の限界値がある。このようなスイッチング動作は、トランジスタ電気的特性の勾配値、すなわち、閾値下の振れ（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ：ＳＳ）によって定められるが、このＳＳ値は、常温での物理的限界値である６０ｍＶ／ｄｅｃａｄｅよりも低くすることができない。このような限界により、従来のＭＯＳＦＥＴでは、駆動電圧を一定の水準以下に低めることができなかった。特に、動的状態での消費電力よりも静的状態での消費電力が増加する現時点では、静的状態の消費電力を低めることのできる新概念の半導体素子の開発が必要とされている。

【0006】

したがって、このような問題を解決して駆動電圧と漏洩電流を低くするためには、従来の熱的拡散に依存する動作起電とはまったく異なる、新たなオンオフスイッチングメカニズムの発掘が極めて必要となっている。シリコン基盤のＣＭＯＳの６０ｍＶ／ｄｅｃの限界を克服することのできる、別名、スティープスロープ（ｓｔｅｅｐ－ｓｌｏｐｅ）という新概念の半導体素子の開発は、動作電圧を低めながら漏洩電流も減らし、従来の半導体素子の低電圧、低電力、集積度の限界を解決することができ、従来のＭＯＳＦＥＴ基盤の半導体素子の代わりを担うだけでなく、今後の４次産業革命を先導する技術になることが予想される。

【0007】

ＭＯＳＦＥＴの限界を克服するために多様なスティープスロープ電界効果トランジスタが開発されたが、従来のスティープスロープ電界効果トランジスタは、ＭＯＳＦＥＴとは異なる構造の動作原理によって動作し、オン電流（ｏｎ－ｃｕｒｒｅｎｔ）がＭＯＳＦＥＴに比べて小さいため小型化に限界がある。さらに、スティープスロープを示すドレイン電流区間は、全体スイッチング電流区間のうちの３０％水準に過ぎない。

【0008】

したがって、従来のスティープスロープ電界効果トランジスタの限界であるオン電流、制限されたスティープスロープ性能、小型化の可能性をすべて解決することのできる構造が求められている。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の実施形態は、従来のＦＥＴのゲート（ｇａｔｅ）上部に遷移層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）とコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を備えるトランジスタでスティープスロープ性能を実現することができる、スティープスロープ電界効果トランジスタとその製造方法を提供する。

【0010】

具体的に、本発明は、従来のＭＯＳＦＥＴの構造および動作原理を基盤としながら高いオン電流と小型化の可能性を満たすと同時に、全体スイッチング電流区間のうちの５０％以上で６０ｍＶ／ｄｅｃ以下のＳＳ性能を発揮する、新構造スティープスロープ電界効果トランジスタの構造、動作原理、およびその製造方法を提供する。

【0011】

ただし、本発明が解決しようとする技術的課題は、上述した課題に限定されてはならず、本発明の技術的思想および領域から逸脱しない範囲内で多様な拡張が可能である。

【課題を解決するための手段】

【0012】

本発明の一実施形態に係るスティープスロープ電界効果トランジスタは、基板上に形成されるソース、チャネル領域、ドレインと、前記チャネル領域の上部に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上部に形成されるフローティングゲートと、前記フローティングゲートの上部に形成される遷移層と、前記遷移層の上部に形成されるコントロールゲートとを含む。

【0013】

前記スティープスロープ電界効果トランジスタは、前記コントロールゲートに基準電位以上を印加して、前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させてよい。

【0014】

前記チャネル領域は、平面形（ｐｌａｎａｒ）構造、フィン（ｆｉｎ）構造、ナノシート（ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造、マルチナノワイヤ（ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造を含む突出型構造と埋立型構造のうちのいずれか１つの構造で形成されてよい。

【0015】

前記突出型構造のチャネル領域は、フィンＦＥＴ（ｆｉｎＦＥＴ）、トライゲート（ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、πゲート（π－ｇａｔｅ）ＭＯＳＦＥＴ、Ωゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、バルクフィンＦＥＴ（ｂｕｌｋ ｆｉｎＦＥＴ）、バルクゲートオールアラウンド（ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴで使用するフィン（ｆｉｎ）構造、ナノシート（ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造、およびマルチナノワイヤ（ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造のうちのいずれか１つの構造で形成されてよい。

【0016】

前記埋立型構造のチャネル領域は、埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで使用する埋立型チャネル構造のうちのいずれか１つの構造で形成されてよい。

【0017】

前記チャネル領域、前記ソース、前記ドレインは、シリコン（ｓｉｌｉｃｏｎ）、ゲルマニウム（ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ＩＩＩ－Ｖ属半導体物質のうちの少なくとも１つを含んでよい。

【0018】

前記ソースおよび前記ドレインは、水平型トランジスタの場合には前記チャネル領域の左右に形成され、垂直型トランジスタの場合には前記チャネル領域の上下に形成され、ｎ型シリコン、ｐ型シリコン、および金属シリサイドのうちのいずれか１つで形成されてよい。

【0019】

前記ｎ型シリコンまたは前記ｐ型シリコンで形成された前記ソースおよび前記ドレインは、拡散（ｄｉｆｆｕｓｉｏｎ）、固相拡散（ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、および後続熱処理のうちの少なくとも１つ以上によって形成されてよい。

【0020】

前記金属シリサイドで形成された前記ソースおよび前記ドレインは、タングステン（Ｗ）、チタニウム（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、セリウム（Ｃｅ）、白金（Ｐｔ）、およびイリジウム（Ｉｒ）のうちの１つで形成された前記金属シリサイドを含み、不純物偏析（ｄｏｐａｎｔ ｓｅｇｒｅｇａｔｉｏｎ）を利用して接合を改善してよい。

【0021】

前記ゲート絶縁膜は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウムアルミニウム（ＨＺＯ）、酸窒化ハフニウム（ＨｆＯＮ）のうちの少なくとも１つを含んでよい。

【0022】

前記フローティングゲートは、金属、２種または３種の金属合金、ｎ^＋多結晶シリコン、ｐ^＋多結晶シリコン、ケイ化物のうちの少なくとも１つ以上の物質を含んでよい。

【0023】

前記フローティングゲートは、チャネル構造により、平面形ゲート（ｐｌａｎａｒ－ｇａｔｅ）、マルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）、全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を含む突出型ゲート構造と埋立型ゲート構造のうちの少なくとも１つの構造で形成されてよい。

【0024】

前記突出型ゲート構造のフローティングゲートは、フィンＦＥＴ（ｆｉｎＦＥＴ）、トライゲート（ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、πゲート（π－ｇａｔｅ）ＭＯＳＦＥＴ、Ωゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、バルクフィンＦＥＴ（ｂｕｌｋ ｆｉｎＦＥＴ）、バルクゲートオールアラウンド（ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴで使用する突出型ゲート構造のうちのいずれか１つの構造で形成されてよい。

【0025】

前記埋立型ゲート構造のフローティングゲートは、埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで使用する埋立型ゲート構造のうちのいずれか１つの構造で形成されてよい。

【0026】

前記遷移層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族化合物、および２－Ｄ物質（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ、ＭｏＳ_２、およびグラフェンのうちの少なくとも１つ）、窒化ケイ素（Ｓｉ_３Ｎ_４）、窒化膜（ｎｉｔｒｉｄｅ）、酸窒化ケイ素（ＳｉＯＮ）、二酸化ケイ素（ＳｉＯ_２）、固体酸化膜（ｏｘｉｄｅ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、ＩＧＺＯ、および酸化ハフニウム（ＨｆＯ_２）、転移物質、半導体物質（ＳｒＴｉＯ_３、ＳｒＺｒＯ_３、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_ｘ、ＡｌＯ_ｘ、ＮｉＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴａＮ、Ｃｕ_ｘＯ、ＣｕＯ_ｘ、ＴｉＮ、ＴａＮ、ＷＯ_ｘ、ＳｉＮ_ｘ、ＶＯ_２、ＩｒＯ_２、ＺｒＯ_ｘ、ＺｎＯ、ＮｂＯ_ｘ、ＩＧＺＯ、ＨＺＯ、ＨｆＯＮ）、固体電解質物質（前記固体電解質物質は、硫化物界素材、酸化物界素材、イオン伝導性ポリマを含む）のうちの少なくとも１つを含んで形成されてよい。

【0027】

前記スティープスロープ電界効果トランジスタは、基準電圧以上の電位を前記コントロールゲートに印加して前記コントロールゲートと前記フローティングゲートの間の電位差を作り、前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させてよい。

【0028】

前記スティープスロープ電界効果トランジスタは、前記コントロールゲートに基準電圧以上の電位が印加される場合に、前記フローティングゲートに保存された少なくとも１つの電荷が前記遷移層によるエネルギー障壁を通過して前記コントロールゲートに放出または搬入される状況において、前記コントロールゲートが特定の電圧領域に到達すれば、前記コントロールゲートの電圧変化に比べて前記フローティングゲートの電圧変化がより大きくなるようにしてよい。

【0029】

前記スティープスロープ電界効果トランジスタは、前記コントロールゲートをゲートに置いて素子を動作させるとき、前記フローティングゲートをゲートに置いて素子を動作させることに比べて閾値電圧以下の勾配値がより低くなってよい。

【0030】

本発明の一実施形態に係るスティープスロープ電界効果トランジスタ製造方法は、基板上にソース、チャネル領域、ドレインを形成する段階と、前記チャネル領域の上部にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にフローティングゲートを形成する段階と、前記フローティングゲートの上部に遷移層を形成する段階と、前記遷移層上部にコントロールゲートを形成する段階とを含む。

【0031】

前記コントロールゲートを形成する段階は、前記遷移層の上部に層間誘電体を形成する段階と、前記層間誘電体を食刻して前記遷移層の上部の一部を露出させる段階と、前記露出した遷移層の上部に前記コントロールゲートを形成する段階を含んでよい。

【0032】

本発明の一実施形態に係るスティープスロープ電界効果トランジスタ動作方法は、基板上に形成されるソース、チャネル領域、ドレインと、前記チャネル領域の上部に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上部に形成されるフローティングゲートと、前記フローティングゲートの上部に形成される遷移層と、前記遷移層の上部に形成されるコントロールゲートとを含むスティープスロープ電界効果トランジスタ動作方法において、前記コントロールゲートと前記フローティングゲートの間に基準電圧以上の電位差が生じるように前記コントロールゲートに一定の電圧を印加する段階、および前記コントロールゲートと前記フローティングゲートの間に生成された基準電圧以上の電位差によって前記フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させる段階を含む。

【発明の効果】

【0033】

本発明の実施形態によると、従来のＦＥＴのゲート（ｇａｔｅ）の上部に遷移層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）とコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を備えるトランジスタでスティープスロープ性能を実現することができる。

【0034】

このような本発明は、従来のＭＯＳＦＥＴの構造および動作原理を基盤としながら高いオン電流と小型化の可能性を満たすと同時に、全体スイッチング電流区間のうちの５０％以上で６０ｍＶ／ｄｅｃ以下のＳＳ性能を発揮することができる。該当の構造および方法により、従来のＭＯＳＦＥＴの高いオン電流と小型化の可能性はそのまま確保しながらスティープスロープ性能を備える半導体素子を実現することができ、これによって半導体素子の低電力動作が可能となる。

【0035】

このように、本発明は、ロジック素子を含む多様な装置およびシステムに適用に適用することができる。したがって、本発明は、携帯電話、スマートフォン、ＰＤＡ、ＰＭＰ、デジタルカメラ、カムコーダ、ＰＣ、サーバコンピュータ、ワークステーション、ノート型ＰＣ、デジタルＴＶ、セットトップボックス、音楽再生機、携帯用ゲームコンソール、ナビゲーション機器、ウェアラブル機器、ＩｏＴ機器、ＶＲ機器、ＡＲ機器などのような多様な電子機器に有効に活用することができる。

【0036】

ただし、本発明の効果は、上述した効果に限定されてはならず、本発明の技術的思想および領域から逸脱しない範囲内で多様な拡張が可能である。

【図面の簡単な説明】

【0037】

【図1】本発明の実施形態に係る、スティープスロープ電界効果トランジスタ、Γ－ＦＥＴを示した斜視図である。

【図2】図１のスティープスロープ電界効果トランジスタを示した平面図である。

【図3】図２のＩ－Ｉ’ラインに沿って切断した断面図である。

【図4】Γ－ＦＥＴで、遷移層下の下部ＭＯＳＦＥＴとして使用することができる多様な突出型ゲートＦＥＴ構造を示した図である。

【図5】Γ－ＦＥＴで、遷移層下の下部ＭＯＳＦＥＴとして使用することができる多様な埋立型ゲートＦＥＴ構造を示した図である。

【図6】本発明の実施形態に係る、スティープスロープ電界効果トランジスタの製造過程を示した図である。

【図7】本発明の実施形態によって製造された素子の透過電子顕微鏡写真である。

【図8】本発明の実施形態に係る、スティープスロープ電界効果トランジスタの測定環境を簡単に表現した図である。

【図9】本発明の実施形態によって製造されたスティープスロープ電界効果トランジスタの実際の測定結果値である。

【図10】本発明の実施形態に係る、スティープスロープ電界効果トランジスタの実際の測定結果値から抽出した２次データである。

【図11】フローティングゲート電圧モデリング数式の誘導過程を説明するための図である。

【発明を実施するための形態】

【0038】

本発明の利点および特徴、またはこれらを達成するための方法は、添付の図面とともに、詳細に記載されている以下の実施形態を参照すれば明らかになるであろう。しかし、本発明は、以下で開示される実施形態に限定されてはならず、互いに異なる多様な形態で実現されてもよい。本実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものに過ぎず、本発明は特許請求の範囲によってのみ定義される。

【0039】

本明細書で使用する用語は、実施形態を説明するためのものに過ぎず、本発明を制限しようとするためのものではない。本明細書において、単数形は、文章で特別に記載されない限り複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は、記載された構成要素、段階、動作、および／または素子において、１つ以上の他の構成要素、段階、動作、および／または素子が存在したり追加したりすることを排除しない。

【0040】

他の定義が記載されていない限り、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野において通常の知識を有する者が共通して理解することのできる意味として使用される。また、一般的に使用される、事前に定義されている用語は、明らかに特別に定義されていない限り、理想的または過度に解釈されてはならない。

【0041】

以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳しく説明する。図面における同一の構成要素に対しては同一の参照符号を使用し、同一の構成要素の重複する説明は省略する。

【0042】

本発明の一実施形態は、従来のＦＥＴのゲート（ｇａｔｅ）の上部に遷移層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）とコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有するトランジスタでスティープスロープ性能を実現することをその要旨とする。

【0043】

本発明に係る半導体素子は、電流－電圧の特性曲線でスティープスロープを備え、これが外観的にギリシア文字「Γ」（ｇａｍｍａ）形態に見えることから、以下ではΓ－ＦＥＴと呼ぶことにする。

【0044】

Γ－ＦＥＴは、従来のＭＯＳＦＥＴの長所である高いオン電流と小型化の可能性を維持したままでスティープスロープ性能を実現することができ、これにより、素子の低電力動作を可能にする。

【0045】

図１は、本発明の実施形態に係る、スティープスロープ電界効果トランジスタ、Γ－ＦＥＴ１００を示す斜視図であり、図２は、これを上部から見た平面図であり、図３は、図２のＩ－Ｉ’ラインに沿って切断した断面図である。また、図４と図５は、Γ－ＦＥＴにおいて、遷移層下の下部ＭＯＳＦＥＴとして使用することのできる多様な突出型ゲートＦＥＴおよび埋立型ゲートＦＥＴ構造を示した図である。

【0046】

Γ－ＦＥＴは、従来のＭＯＳＦＥＴのゲートに遷移層１０２とコントロールゲート１０１を形成した構造であって、現業で用いられる多様な構造のＭＯＳＦＥＴを下部ＭＯＳＦＥＴとして使用してよい。図１、図２、図３に示した平板ＭＯＳＦＥＴの他にも、図４と図５に一部が示された、突出型／埋立型構造ＭＯＳＦＥＴを下部ＭＯＳＦＥＴとしてΓ－ＦＥＴを製造してもよい。

【0047】

図１～３を参照すると、Γ－ＦＥＴ１００は、基板１０８、チャネル領域１０６、ゲート絶縁膜１０４、フローティングゲート１０３、遷移層１０２、コントロールゲート１０１、ソース１０５、およびドレイン１０７を含む。

【0048】

前記基板１０８は、シリコン（ｓｉｌｉｃｏｎ）、ゲルマニウム（ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ＩＩＩ－Ｖ属半導体物質のうちの少なくとも１つを含んでよい。

【0049】

前記ソース１０５およびドレイン１０７は、水平型トランジスタの場合には前記チャネル領域１０６の左右に形成され、垂直型トランジスタの場合には前記チャネル領域１０６の上下に形成されて、ｎ型シリコン、ｐ型シリコン、および金属シリサイドのうちのいずれか１つで形成されてよい。

【0050】

前記ｎ型シリコンまたは前記ｐ型シリコンで形成された前記ソース１０５およびドレイン１０６は、拡散（ｄｉｆｆｕｓｉｏｎ）、固相拡散（ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、および後続熱処理のうちの少なくとも１つ以上によって形成されてよい。

【0051】

前記金属シリサイドで形成された前記ソースおよびドレインは、タングステン（Ｗ）、チタニウム（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、セリウム（Ｃｅ）、白金（Ｐｔ）、鉛（Ｐｂ）、およびイリジウム（Ｉｒ）のうちのいずれか１つで形成された前記金属シリサイドを含み、不純物偏析（ｄｏｐａｎｔｓｅ ｇｒｅｇａｔｉｏｎ）を利用して接合を改善してよい。

【0052】

前記チャネル領域１０６は、平面形（ｐｌａｎａｒ）構造はもちろん、図４に一部が示された、フィン（ｆｉｎ）構造、チャネル領域の縦横比（高さ／幅）が０．５以下の形態であるナノシート（ｎａｎｏｓｈｅｅｔ）構造、チャネル領域の縦横比（高さ／幅）が０．５以上の形態であるナノワイヤ（ｎａｎｏｗｉｒｅ）構造、マルチナノワイヤ（ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造などの突出型構造、または図５に一部が示された、埋立型構造のうちのいずれか１つの構造で形成されてよい。

【0053】

ここで、前記埋立型構造のチャネル領域は、埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで使用する埋立型チャネル構造のうちのいずれか１つの構造で形成されてよい。

【0054】

ゲート絶縁膜１０４は、チャネル領域１０６の上部に形成される。ゲート絶縁膜１０４は、フローティングゲート１０３とチャネル領域１０６を絶縁させてよい。例えば、ゲート絶縁膜１０４は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウムジルコニウム（ＨＺＯ）、ハフニウム酸窒化物（ＨｆＯＮ）のうちの少なくとも１つを含んで形成されてよい。また、ゲート絶縁膜１０４は、メモリ特性のない任意の絶縁物質のうちの少なくとも１つを含んで形成されてよい。

【0055】

前記フローティングゲート１０３は、前記ゲート絶縁膜１０４の上部に形成される。例えば、フローティングゲート１０３は、金属、２種または３種の金属合金、ｎ^＋多結晶シリコン、ｐ^＋多結晶シリコン、ケイ化物（例えば、ケイ化タングステン（ＷＳｉ）、ケイ化チタニウム（ＴｉＳｉ）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ）など）のうちの少なくとも１つ以上によって形成されてよい。フローティングゲート１０３は、コントロールゲートとチャネル領域（または、チャネル）との間に位置することから、内部ゲート（ｉｎｔｅｒｎａｌ ｇａｔｅ）と呼ばれてよい。

【0056】

前記フローティングゲート１０３は、チャネル構造により、平面形ゲート（ｐｌａｎａｒ－ｇａｔｅ）構造はもちろん、図４に一部が示されたマルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）構造、全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造などの突出型ゲート構造、あるいは図５に一部が示された埋立型ゲート構造のうちの少なくとも１つの構造で形成されてよい。

【0057】

このとき、突出型ゲート構造のフローティングゲートは、フィンＦＥＴ（ｆｉｎＦＥＴ）、トライゲート（ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、πゲート（π－ｇａｔｅ）ＭＯＳＦＥＴ、Ωゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、バルクフィンＦＥＴ（ｂｕｌｋ ｆｉｎＦＥＴ）、バルクゲートオールアラウンド（ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴで用いられる（または、使用する）突出型ゲート構造のうちのいずれか１つの構造で形成されてよい。

【0058】

このとき、埋立型ゲート構造のフローティングゲートは、埋め込みゲート（ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、球形リセスゲート（ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、サドル型フィンＦＥＴ（ｓａｄｄｌｅ ｆｉｎＦＥＴ）、グルーブゲート（ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、Ｖグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴで用いられる埋立型ゲート構造のうちのいずれか１つの構造で形成されてよい。

【0059】

遷移層１０２は、フローティングゲート１０３の上部に形成されてよい。遷移層１０２は、フローティングゲート１０３とコントロールゲート１０１（または、コントロールゲート構造物）を絶縁させてよい。例えば、遷移層１０２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族化合物、および２－Ｄ物質（ｃａｒｂｏｎｎａ ｎｏｔｕｂｅ、ＭｏＳ_２、およびグラフェンのうちの少なくとも１つ）、窒化ケイ素（Ｓｉ_３Ｎ_４）、窒化膜（ｎｉｔｒｉｄｅ）、酸窒化ケイ素（ＳｉＯＮ）、二酸化ケイ素（ＳｉＯ_２）、固体酸化膜（ｏｘｉｄｅ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、ＩＧＺＯ、および酸化ハフニウム（ＨｆＯ_２）、またはその他の多様な転移物質、半導体物質（ＳｒＴｉＯ_３、ＳｒＺｒＯ_３、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_ｘ、ＡｌＯ_ｘ、ＮｉＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴａＮ、Ｃｕ_ｘＯ、ＣｕＯ_ｘ、ＴｉＮ、ＴａＮ、ＷＯ_ｘ、ＳｉＮ_ｘ、ＶＯ_２、ＩｒＯ_２、ＺｒＯ_ｘ、ＺｎＯ、ＮｂＯ_ｘ、ＩＧＺＯ、ＨＺＯ、ＨｆＯＮ）、または固体電解質物質（硫化物界素材（例えば、Ｌｉ_１０ＧｅＰ_２Ｓ_１２、Ｌｉ_９．５４Ｓｉ_１．７４Ｐ_１．４４Ｓ_１１．７Ｃｌ_０．３、ａｒｇｙｒｏｄｉｔｅ、ＬＰＳ（ｌｉｔｈｉｕｍ ｐｈｏｓｐｈｏｒｕｓ ｓｕｌｆｉｄｅ）、ＬＰＳ＋ＬｉＣ_ｌ）、酸化物界素材（例えば、ｐｅｒｏｖｓｋｉｔｅ、ＮＡＳＩＣＯＮ（Ｎａ_１＋ｘＺｒ_２Ｓｉ_ｘＰ_３ｘＯ_１２、０＜ｘ＜３）、ＬＩＳＩＣＯＮ（Ｌｉ_２＋２ｘＺｎ_１ｘＧｅＯ_４）、ＬｉＰＯＮ（Ｌｉ_ｘＰＯ_ｙＮ_ｚ）、ｇａｒｎｅｔ）、イオン伝導性ポリマ（例えば、ＰＥＯ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｏｘｉｄｅ）、ＰＥＧ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｇｌｙｃｏｌ）、ＰＥＧＤＭＡ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｇｌｙｃｏｌ ｄｉｍｅｔｈａｃｒｙｌａｔｅ）、ＰＴＦＥ（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、ＰＥＥＫ（ｐｏｌｙｅｔｈｅｒ ｅｔｈｅｒ ｋｅｔｏｎｅ）、ｎａｆｉｏｎ（Ｃ_７ＨＦ_１３Ｏ_５Ｓ・Ｃ_２Ｆ_４）））のうちの少なくとも１つを含んで形成されてよい。

【0060】

このような遷移層１０２は、単一物質あるいは複数の物質で構成されてよい。

【0061】

一実施形態において、遷移層１０２あるいはコントロールゲート１０１が接触するフローティングゲート１０３の面積は、フローティングゲートの全体面積よりも小さくてよい。すなわち、遷移層１０２とコントロールゲート１０１は、フローティングゲート１０３上部の少なくとも一部の領域に形成されてよい。

【0062】

コントロールゲート１０１は、遷移層１０２の上部に形成され、フローティングゲート１０３との電位差を生成する。例えば、コントロールゲート１０１は、フローティングゲート１０３に電流を流すことができるようにフローティングゲート１０３に隣接して形成されてよい。

【0063】

一実施形態において、コントロールゲート１０１は、金属、２種または３種の金属合金、ｎ_＋多結晶シリコン、ｐ_＋多結晶シリコン、ケイ化物（例えば、ケイ化タングステン（ＷＳｉ）、ケイ化チタニウム（ＴｉＳｉ）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ）など）のうちの１つ以上で形成されてよい。

【0064】

前記遷移層１０２は、コントロールゲート１０１に電圧信号が印加されれば、両端のゲートの電圧差、すなわち、フローティングゲート１０３とコントロールゲート１０１の電圧差によってフローティングゲート１０３に電流を流してよい。

【0065】

本発明において、チャネル領域１０６、ソース１０５、およびドレイン１０７はすべて、基板１０８上に形成されてよい。例えば、チャネル領域１０６は、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造で形成されてよい。この場合、図３に示すように、ゲート絶縁膜１０４、フローティングゲート１０３、遷移層１０２、およびコントロールゲート１０１は、チャネル領域１０６の一部分を順に囲むように形成されてよく、チャネル領域１０６の残りの部分（例えば、前記一部分を除いた残りの部分）と基板１０８との間には空間が存在してよい。言い換えれば、チャネル領域１０６は、構成要素１０４、１０３、１０２、１０１によって支えられ、基板１０８上に橋脚（Ｂｒｉｄｇｅ）のように浮いた状態であってよい。

【0066】

このような構造である本発明のΓ－ＦＥＴ１００は、基準電圧以上の電位をコントロールゲート１０１に印加してコントロールゲート１０１とフローティングゲート１０３の電位差を作ることにより、フローティングゲート１０３に保存された少なくとも１つの電荷を放出または搬入させてよい。

【0067】

このとき、Γ－ＦＥＴ１００は、コントロールゲート１０１に基準電圧以上の電位が印加される場合に、フローティングゲート１０３に保存された少なくとも１つの電荷が遷移層１０２によるエネルギー障壁を通過してコントロールゲート１０１に放出／搬入される状況でコントロールゲート１０１が特定の電圧領域に到達すれば、コントロールゲート１０１の電圧変化に比べてフローティングゲート１０３の電圧変化がさらに大きくなる。

【0068】

このとき、Γ－ＦＥＴ１００は、コントロールゲート電極をゲートに置いて素子を動作させるとき、フローティングゲート電極をゲートに置いて素子を動作させることに比べて閾値電圧以下勾配（ＳＳ）値をより低めることができる。

【0069】

図６は、Γ－ＦＥＴ１００の製造過程を示した図である。

【0070】

図６を参照すると、本発明のΓ－ＦＥＴは、基板上にチャネル領域、ソース、ドレインを形成し、チャネル領域の上部にゲート絶縁膜を形成した後、ゲート絶縁膜の上部にフローティングゲートを形成する過程により、従来のＭＯＳＦＥＴ構造（内部 ＭＯＳＦＥＴ）を形成する。

【0071】

この後、フローティングゲートの上部に遷移層（ＴＬ）と層間誘電体（ＩＬＤ：ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）を順に形成し、フローティングゲートの一部が露出するように遷移層と層間誘電体の一部を食刻する。遷移層と層間誘電体の一部を食刻した後、フローティングゲートパターンを形成し、遷移層の一部が露出するように層間誘電体の一部を食刻した後、コントロールゲートパターンを形成することにより、本発明のΓ－ＦＥＴが製造されてよい。

【0072】

図７は、本発明の実施形態によって製造された素子、すなわち、Γ－ＦＥＴ１００の透過電子顕微鏡写真であり、図８は、Γ－ＦＥＴ１００の測定環境を簡単に表現した図である。Γ－ＦＥＴ１００の電気的特性は、コントロールゲート１０１に電圧を印加して確保してよい。また、この比較対象である下部ＭＯＳＦＥＴの特性を確認するためにフローティングゲート１０３に意図的に電圧を印加したが、実際の素子動作ではフローティングゲートに電圧を印加する必要はない。

【0073】

図９は、Γ－ＦＥＴ１００および下部ＭＯＳＦＥＴの実際の測定結果値であり、図１０は、これから抽出された２次データである。Γ－ＦＥＴ１００が下部ＭＯＳＦＥＴに比べてスイッチング動作のためにより少ない電圧を使用するが、すなわち、これは、閾値電圧以下勾配（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ：ＳＳ）の差として現れる。下部ＭＯＳＦＥＴの場合、周知のように、ＳＳ値が６０ｍＶ／ｄｅｃ以上を示した反面、その上部に遷移層１０２とコントロールゲート１０１を追加して製造されたΓ－ＦＥＴ１００のＳＳは、６０ｍＶ／ｄｅｃの限界を超え、２６ｍＶ／ｄｅｃまで低下したことが分かる。スティープスロープが実現される原因は、コントロールゲート１０１の電圧変化量が極めて大きいフローティングゲート１０３の電圧変化量として現れるためである。

【0074】

具体的なスティープスロープ実現の原理は、以下の数式（１）によって説明される。本発明の素子は、その形態上、従来の平面形フローティングゲート１０３メモリで用いられる数式を満たさなければならない。フローティングゲート１０３メモリにおいて、フローティングゲート１０３電圧は、容量性カップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏｕｐｌｉｎｇ）およびフローティングゲート１０３内部の電荷を考慮した上で、一般的に数式（１）のように与えられる。

【0075】

【数1】

【0076】

図１１は、前記フローティングゲート１０３電圧数式の誘導過程を説明するための図である。Ｑ_Ｃ、Ｑ_Ｆ、Ｑ_Ｓ、Ｑ_Ｂ、Ｑ_Ｄは、各地点、すなわち、コントロールゲート１０１、フローティングゲート１０３、ソース１０５、チャネル１０６表面、ドレイン１０７の電荷を意味するものであり、Ｖ_ＣＧ、Ｖ_ＦＧ、Ｖ_Ｓ、

、Ｖ_Ｄは、各地点、すなわち、コントロールゲート１０１、フローティングゲート１０３、ソース１０５、チャネル１０６表面、ドレイン１０７の電圧を意味するものである。各地点間のキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）およびフラットバンド電圧（ｆｌａｔ－ｂａｎｄ ｖｏｌｔａｇｅ）は、図９に示すように、それぞれローマ字Ｃと下付き文字、またはローマ字Ｗと下付き文字で表現されてよい。この他にも、フローティングゲート１０３が感じる全体キャパシタンスの合計がＣ_Ｔで表現されてもよい。図９に示すように、前記フローティングゲート１０３電圧数式は、基本的なＣ－Ｖ数式を用いながら他の過程なく誘導される。

【0077】

コントロールゲート１０１電圧変化によって値が変わる変数は、コントロールゲート１０１電圧（Ｖ_ＣＧ）、フローティングゲート１０３電圧（Ｖ_ＦＧ）、フローティングゲート１０３の内部電荷（Ｑ_Ｆ）、または下部ＭＯＳＦＥＴチャネル１０６の表面電位（

）である。

【0078】

伝統的なフローティングゲート１０３メモリの場合、フローティングゲート１０３の内部電荷が一定しているため変数でないが、本発明のΓ－ＦＥＴ１００では、遷移層１０２を経てコントロールゲート１０１からフローティングゲート１０３に電荷が供給されるため、フローティングゲート１０３の電荷も変数となる。

【0079】

数式（１）をコントロールゲート１０１電圧によって微分すれば、コントロールゲート１０１の電圧変化によるフローティングゲート１０３の電圧変化値が分かる。この後、変化のない常数はなくなり、コントロールゲート１０１電圧によって変化する変数だけが残る。これを表現すれば、数式（２）のとおりとなる。

【0080】

【数2】

【0081】

数式（２）を整理すれば、数式（３）のように変換されてよい。

【0082】

【数3】

【0083】

ここで、ｔは時間を意味してよい。数式（３）の左項は、コントロールゲート電圧変化と比較したフローティングゲート１０３電圧変化であり、この値が１よりも大きくなればスティープスロープが可能となる。

【0084】

時間によるフローティングゲート１０３の電荷変化量は、遷移層１０２を経て流れる電流であってよい。また、遷移層１０２を経て流れる電流（＝ｄＱ_Ｆ／ｄｔ）は、遷移層１０２両端にかかる電圧、すなわち、コントロールゲート１０１の電圧とフローティングゲート１０３の電圧の差の関数である。したがって、数式（３）は、数式（４）のように変化させてよい。

【0085】

【数4】

【0086】

ここで、ｆは、遷移層を経て流れる電流を意味するものであって、以下では転移電流関数と呼ぶことにする。

【0087】

転移電流関数は、両端にかかる電圧によって変化する。転移電流関数の開形および大きさは、遷移層１０２の特性はもちろん、コントロールゲート１０１、遷移層１０２、フローティングゲート１０３の構成および形態によって変化してよい。このうち、下部ＭＯＳＦＥＴの表面電位は、フローティングゲート１０３の電圧と深い関連がある。これに合わせて数式（４）を再配列すれば、数式（５）のように表現してよい。

【0088】

【数5】

【0089】

数式（５）の左項に、コントロールゲート１０１の電圧変化に比べてフローティングゲート１０３の電圧変化だけが残るように整理すれば、数式（６）のように表現してよい。

【0090】

【数6】

【0091】

ここで注目すべき点は４つある。１つ目に、伝統的なフローティングゲート１０３メモリでは、右項にある分子の２番目の項が存在しない。なぜなら、コントロールゲート１０１からフローティングゲート１０３に流れる電流は、読み取り動作中に発生しないためである。この反面、本発明のΓ－ＦＥＴ１００では、電流項が存在するため、フローティングゲート１０３の電圧変化量を従来よりも遥かに引き上げることができる。２つ目に、上述した電流項によって右項の分子が十分に大きく調節される状況で分母が１よりも小さくなれば、フローティングゲート１０３の電圧変化が極めて大きくなり、スティープスロープ実現が可能となる。３つ目に、右項の分母が小さくなる状況は、フローティングゲート１０３の電圧に比べて下部ＭＯＳＦＥＴの表面電位変化量が十分大きくなる状況である。４つ目に、その状況は、下部ＭＯＳＦＥＴのＯＮ／ＯＦＦが分けられる弱反転（ｗｅａｋ ｉｎｖｅｒｓｉｏｎ）領域で起こる。

【0092】

結論的に、本発明のΓ－ＦＥＴ１００は、遷移層１０２を経て流れる電流量を調節して数式（６）の右項の分子を大きくした状況でコントロールゲート１０１電圧をスウィープ（ｓｗｅｅｐ）すれば、下部ＭＯＳＦＥＴのＯＮ／ＯＦＦが分けられる領域で右項の分母値が小さくなり、結果的に、コントロールゲートの電圧変化に比べてフローティングゲート１０３の電圧変化量が極めて上昇してスティープスロープが実現されるようになる。

【0093】

上述したように、スティープスロープ動作は、転移電流関数ｆ、すなわち、遷移層を経て流れる電流関数の影響を大きく受ける。転移電流関数値が遷移層の両端にかかった電圧の大きさに関係なく、さらに周辺項（Ｃ_ＣＦ／Ｃ_Ｔ）に比べて極めて小さければ、電流が流れないフローティングゲートメモリのように動作し、むしろスロープが大きくなる。この反面、転移電流関数値が極めて大きくて遷移層が金属のように動作する場合、コントロールゲートとフローティングゲートの間の電圧差が発生しなくなり、フローティングゲートの電圧変化量はコントロールゲートの電圧変化量と常に同じようになるためスティープスロープが実現されない。スティープスロープ動作のためには、転移電流関数が両端にかかった電圧が小さい場合は周辺項（Ｃ_ＣＦ／Ｃ_Ｔ）に比べて小さくなければならず、両端の電圧が大きい場合は周辺項（Ｃ_ＣＦ／Ｃ_Ｔ）に比べて大きくなければならない。すなわち、転移電流関数値は、両端にかかった電圧に応じて、周辺項（Ｃ_ＣＦ／Ｃ_Ｔ）に比べて大きくなったり小さくなったりしながら変動しなければならない。

【0094】

このように、本発明の実施形態に係るスティープスロープＦＥＴは、従来のＦＥＴのゲート（ｇａｔｅ）の上部に遷移層（ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）とコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を備えたトランジスタでスティープスロープ性能を実現することができる。

【0095】

このような本発明は、従来のＭＯＳＦＥＴの構造および動作原理を基盤としながら高いオン電流と小型化の可能性を満たすことができると同時に、全体スイッチング電流区間の５０％以上で６０ｍＶ／ｄｅｃ以下のＳＳ性能を発揮することができる。該当の構造および方法により、従来のＭＯＳＦＥＴの高いオン電流と小型化の可能性はそのまま確保しながらスティープスロープ性能を備えた半導体素子を実現することができ、これにより、半導体素子の低電力動作を可能にすることができる。

【0096】

さらに、本発明のスティープスロープＦＥＴは、コントロールゲートとフローティングゲートの間に基準電圧以上の電位差が生じるようにコントロールゲートに一定の電圧を印加することにより、フローティングゲートに保存された少なくとも１つの電荷を放出または搬入させる動作を実現することができる。すなわち、本発明の実施形態に係るスティープスロープＦＥＴの動作方法は、コントロールゲートとフローティングゲートの間に基準電圧以上の電位差が生じるようにコントロールゲートに一定の電圧を印加する段階、およびコントロールゲートとフローティングゲートの間に生成された基準電圧以上の電位差によってフローティングゲートに保存された少なくとも１つの電荷を放出または搬入させる段階を含んでよい。

【0097】

以上のように、実施形態を、限定された実施形態および図面に基づいて説明したが、当業者であれば、上述した記載から多様な修正および変形が可能であろう。例えば、説明された技術が、説明された方法とは異なる順序で実行されたり、かつ／あるいは、説明されたシステム、構造、装置、回路などの構成要素が、説明された方法とは異なる形態で結合されたりまたは組み合わされたり、他の構成要素または均等物によって対置されたり置換されたとしても、適切な結果を達成することができる。

【0098】

したがって、異なる実施形態であっても、特許請求の範囲と均等なものであれば、添付される特許請求の範囲に属する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】