(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-11-15
(54)【発明の名称】歪み緩和構造を組み込んだＬＥＤ前駆体
(51)【国際特許分類】
H01L 33/08 20100101AFI20221108BHJP
H01L 33/12 20100101ALI20221108BHJP
H01L 33/22 20100101ALI20221108BHJP
H01L 33/24 20100101ALI20221108BHJP
H01L 33/14 20100101ALI20221108BHJP
H01L 33/32 20100101ALI20221108BHJP
H01L 21/205 20060101ALI20221108BHJP
【ＦＩ】
H01L33/08
H01L33/12
H01L33/22
H01L33/24
H01L33/14
H01L33/32
H01L21/205
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022514734
(86)(22)【出願日】2020-09-01
(85)【翻訳文提出日】2022-04-26
(86)【国際出願番号】 EP2020074302
(87)【国際公開番号】W WO2021043748
(87)【国際公開日】2021-03-11
(31)【優先権主張番号】1912858.6
(32)【優先日】2019-09-06
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
(71)【出願人】
【識別番号】520445406
【氏名又は名称】プレッシー・セミコンダクターズ・リミテッド
【氏名又は名称原語表記】ＰＬＥＳＳＥＹ ＳＥＭＩＣＯＮＤＵＣＴＯＲＳ ＬＩＭＩＴＥＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ピノス，アンドレア
【テーマコード（参考）】
5F045
5F241
【Ｆターム（参考）】
5F045AA04
5F045AA05
5F045AB14
5F045AB17
5F045AF02
5F045AF09
5F045AF13
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5F045HA16
5F241AA04
5F241AA40
5F241AA42
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5F241CA40
5F241CA60
5F241CA65
5F241CA66
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5F241CA74
5F241CB03
5F241CB05
5F241CB22
5F241FF06
(57)【要約】
発光ダイオード（ＬＥＤ）前駆体およびＬＥＤ前駆体を形成する方法が提供される。ＬＥＤ前駆体は、第１の半導体層と、第１の半導体層の成長表面上に設けられたモノリシックＬＥＤ構造とを備える。第１の半導体層はＩＩＩ族窒化物を備える。第１の半導体層は、バルク半導体表面およびメサ表面を含む成長表面を画定するように第１の半導体層の主面から延在するメサ構造を含む。第１の半導体層は、第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層と、歪み緩和副層とを備える。歪み緩和副層は、第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備え、歪み緩和副層は、メサ構造のメサ表面を提供し、結果、メサ表面は、第１の面内格子定数よりも大きい第２の面内格子定数を有する。モノリシックＬＥＤ構造は、メサ表面およびバルク半導体表面を覆うように、第１の半導体層の成長表面上に設けられ、モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備える。モノリシックＬＥＤ構造は、メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分と、第１のモノリシックＬＥＤ構造部分を取り囲み、メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分とを有する。
【特許請求の範囲】
【請求項1】
発光ダイオード（ＬＥＤ）前駆体を形成する方法であって、（ａ）基板上に第１の半導体層を形成するステップであって、
前記基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
前記基板に対して前記第１の半導体副層の反対側で前記第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、前記歪み副層は、前記歪み副層と前記第１の半導体副層との間の界面において、前記界面における前記歪み副層の面内格子定数が前記第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）前記第１の半導体層がバルク半導体層表面から延在するメサ構造を画定するように、前記第１の半導体層の前記バルク半導体層表面を露出させるために前記第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）前記歪み副層を歪み緩和温度まで加熱するステップであって、前記歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、前記メサ構造は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する前記歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）前記メサ表面および前記バルク半導体表面を覆うように前記第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、前記モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
前記メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分、および
前記第１のモノリシックＬＥＤ構造部分を取り囲み、前記メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える、方法。
【請求項2】
前記第１の半導体層の一部分を選択的に除去するステップは、前記バルク半導体層表面が前記第１の半導体副層内に形成されるように、前記歪み副層の一部分を、前記歪み副層の厚さおよび前記第１の半導体副層の対応する部分を通じて除去することを含む、請求項１に記載の方法。
【請求項3】
前記歪み副層はＩｎＸＧａ１－ＸＮを備え、０＜Ｘ≦１である、請求項１または２に記載の方法。
【請求項4】
前記歪み副層は、ＧａＮを備える第１の歪み層とＩｎＸＧａ１－ＸＮを備える第２の歪み層とが交互になっている複数の層を備え、０＜Ｘ≦１である、請求項３に記載の方法。
【請求項5】
前記歪み副層のＩｎ含有量（Ｘ）は、前記第１の半導体副層から離れる厚さ方向に減少する、請求項３又は４に記載の方法。
【請求項6】
前記モノリシックＬＥＤ構造は、前記第１の半導体層の前記メサ表面および前記バルク半導体層表面の上に設けられた第２の半導体層と、
前記第２の半導体層上に設けられた複数のＩＩＩ族窒化物層を備える活性層と、
前記活性層上に形成されたＩＩＩ族窒化物を備えるｐ型半導体層と
を備える、先行する請求項のいずれか１項に記載の方法。
【請求項7】
前記第２の半導体層は、ＧａＮまたはＩｎＹＧａ１－ＹＮを備え、０＜Ｙ≦１である、請求項６に記載の方法。
【請求項8】
前記活性層が、少なくとも５００ｎｍの波長を有する光を出力するように構成されている、請求項６または７に記載の方法。
【請求項9】
前記活性層が、少なくとも前記第２の面内格子定数に等しい第３の面内格子定数を有するＩｎＺＧａ１－ＺＮを備える少なくとも１つの量子井戸層を備え、０＜Ｚ≦１である、請求項６～８のいずれか１項に記載の方法。
【請求項10】
前記メサ表面を覆う前記ｐ型半導体層の第１の部分と、前記バルク半導体表面を覆う前記ｐ型半導体層の第２の部分との間にポテンシャル障壁が設けられており、前記ポテンシャル障壁は、前記メサ表面を覆う前記ｐ型半導体層の前記第１の部分を囲む、請求項６～９のいずれか１項に記載の方法。
【請求項11】
前記歪み緩和温度が少なくとも８００°Ｃである、先行する請求項のいずれか１項に記載の方法。
【請求項12】
発光ダイオード（ＬＥＤ）前駆体であって、ＩＩＩ族窒化物を備える第１の半導体層であって、前記第１の半導体層は、バルク半導体表面およびメサ表面を含む成長表面を画定するように前記第１の半導体層の主面から延在するメサ構造を含み、前記第１の半導体層は、
第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層、および
前記第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備える歪み緩和副層であって、前記歪み緩和副層は、前記メサ構造の前記メサ表面を提供し、前記メサ表面は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する、歪み緩和副層
を備える、第１の半導体層と、
前記メサ表面および前記バルク半導体表面を覆うように、前記第１の半導体層の前記成長表面上に設けられたモノリシックＬＥＤ構造であって、前記モノリシックＬＥＤ構造は、複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
前記メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分と、
前記第１のモノリシックＬＥＤ構造部分を取り囲み、前記メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分と
を有する、モノリシックＬＥＤ構造と
を備える、発光ダイオード（ＬＥＤ）前駆体。
【請求項13】
ＬＥＤアレイ前駆体を形成する方法であって、（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成するステップ、および
前記基板に対して前記第１の半導体副層の反対側の前記第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成するステップであって、前記歪み副層と前記第１の半導体副層との間の界面における前記歪み副層は、前記界面における前記歪み副層の面内格子定数が前記第１の面内格子定数であるように圧縮歪み下にある、ステップと、
（ｂ）前記第１の半導体層がバルク半導体層表面からそれぞれ延在する複数のメサ構造を画定するように、前記第１の半導体層の前記バルク半導体層表面を露出させるために前記第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）前記歪み副層を歪み緩和温度まで加熱するステップであって、前記歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、各メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する前記歪み緩和副層の一部分から形成されたメサ表面を有する、ステップと、
（ｄ）前記メサ表面および前記バルク半導体表面を覆うように前記第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、前記モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
複数の第１のモノリシックＬＥＤ構造部分であって、各々がそれぞれのメサ表面の上に設けられる、複数の第１のモノリシックＬＥＤ構造部分、および
複数の第２のモノリシックＬＥＤ構造部分であって、各々が前記第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれの前記メサ表面に対して傾斜した側壁表面を有する、複数の第２のモノリシックＬＥＤ構造部分と、を有する、ステップと、を備える方法。
【請求項14】
ＬＥＤアレイ前駆体であって、複数のメサ構造を含む第１の半導体層であって、各メサ構造は、バルク半導体表面および複数のメサ表面を含む成長表面を画定するように前記第１の半導体層の主面から延在し、前記第１の半導体層は、
第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層、および
前記第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備える歪み緩和副層であって、前記歪み緩和副層は、各メサ構造の前記メサ表面を提供し、前記メサ表面は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する、歪み緩和副層
を備える、第１の半導体層と、
各メサ表面および前記バルク半導体表面を覆うように、前記第１の半導体層の前記成長表面上に設けられたモノリシックＬＥＤ構造であって、前記モノリシックＬＥＤ構造は、複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
各々がそれぞれのメサ表面の上に設けられている複数の第１のモノリシックＬＥＤ構造部分と、
各々が前記第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれの前記メサ表面に対して傾斜した側壁表面を有する複数の第２のモノリシックＬＥＤ構造部分と
を有する、モノリシックＬＥＤ構造と
を備える、ＬＥＤアレイ前駆体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＩＩＩ族窒化物半導体に関する。特に、本開示は、ＩＩＩ族窒化物半導体を備える発光ダイオード（ＬＥＤ）に関する。
【背景技術】
【0002】
マイクロＬＥＤアレイは、一般に、１００×１００μｍ２以下のサイズを有するＬＥＤのアレイとして定義される。マイクロＬＥＤアレイは、スマートウォッチ、ヘッドウェアディスプレイ、ヘッドアップディスプレイ、カムコーダ、ビューファインダ、マルチサイト励起源、およびピコプロジェクタなどの様々なデバイスにおける使用に適した自己発光マイクロディスプレイ／プロジェクタである。
【0003】
多くの用途において、さまざまな波長を有する光を出力することができるマイクロディスプレイ／プロジェクタを提供することが望ましい。例えば、多くのカラーディスプレイでは、赤色、緑色、および青色光の組み合わせを出力する能力を各ピクセルに提供することが一般的である。
【0004】
１つの既知の形態のマイクロＬＥＤアレイは、ＩＩＩ族窒化物から形成された複数のＬＥＤを備える。ＩＩＩ族窒化物ＬＥＤは、活性発光領域内にＧａＮならびにＩｎＮおよびＡｌＮとのその合金を含む無機半導体ＬＥＤである。ＩＩＩ族窒化物ＬＥＤは、従来の大面積ＬＥＤ、例えば発光層が有機化合物である有機発光ダイオード（ＯＬＥＤ）よりも著しく高い電流密度で駆動することができ、より高い光パワー密度を放出することができる。結果として、所与の方向における光源の単位面積当たりに放出される光の量として定義されるより高いルミナンス（輝度）が、マイクロＬＥＤを、高い輝度を必要とする、またはそれから恩恵を受ける用途に適したものにする。例えば、高輝度から恩恵を受ける用途は、高輝度環境のディスプレイまたはプロジェクタを含み得る。さらに、ＩＩＩ族窒化物マイクロＬＥＤは、他の従来の大面積ＬＥＤと比較して、ルーメン毎ワット（ｌｍ／Ｗ）で表される比較的高い発光効率を有することが知られている。ＩＩＩ族窒化物マイクロＬＥＤアレイの比較的高い発光効率は、他の光源と比較して電力使用を低減し、マイクロＬＥＤを携帯用デバイスに特に適したものにする。
【0005】
ＩＩＩ族窒化物からマイクロＬＥＤ、特にマイクロＬＥＤアレイを形成するための１つの方法は、米国特許第７，０８７，９３２号に記載されているような選択領域成長（ＳＡＧ）である。ＳＡＧ技術では、バッファ層上にマスクがパターニングされる。マスク内の材料は、成長条件において、追加の材料がマスク上に直接成長せず、下にあるバッファ層の表面の一部分を露出させる開口の内側のみに成長するようなものである。
【0006】
方向に沿って成長させたＩＩＩ族窒化物の選択領域成長の別の注目すべき特徴は、成長温度、圧力、およびＶ／ＩＩＩ比などの成長パラメータに応じて、ｃ面としても知られる（０００１）面に対する傾斜ファセットが、パターニングされたマスクの開口領域によって画定されるｃ面半導体の成長部分の周縁周りに得られることである。傾斜ファセットは、一般に、ウルツ鉱型結晶の
【0007】
【表1】
【0008】
に沿って配向され、ｃ面（半極性面）と比較して低減した分極場を呈する。
１つの既知のタイプのＩＩＩ族窒化物ＬＥＤは、Ｉｎ－Ｇａ－Ｎ合金系を利用してＬＥＤの活性領域内に複数の量子井戸を画定する。典型的には、ＧａＮおよびＩｎｘＧａ１－ｘＮの交互の層が量子井戸を画定するために提供される。青色ＬＥＤの場合、インジウムモル分率Ｘは、典型的には０．２未満である。ＩｎｘＧａ１－ｘＮ層に組み込まれるインジウムの量を増加させると、ポテンシャル井戸の深さが増加し、それによってＬＥＤによって放出される光の波長が増加する。
１つの既知のタイプのＩＩＩ族窒化物ＬＥＤは、Ｉｎ－Ｇａ－Ｎ合金系を利用してＬＥＤの活性領域内に複数の量子井戸を画定する。典型的には、ＧａＮおよびＩｎｘＧａ１－ｘＮの交互の層が量子井戸を画定するために提供される。青色ＬＥＤの場合、インジウムモル分率Ｘは、典型的には０．２未満である。ＩｎｘＧａ１－ｘＮ層に組み込まれるインジウムの量を増加させると、ポテンシャル井戸の深さが増加し、それによってＬＥＤによって放出される光の波長が増加する。
【0009】
しかしながら、例えば、天然の緑色および赤色ＬＥＤを提供するために、インジウムモル分率Ｘを０．２より大きくすると、ＬＥＤの効率が大幅に低下することが知られている。基本的な問題の１つは、緩和または圧縮歪みＧａＮ上に堆積された場合のインジウムの低い取り込み効率である。高Ｉｎ分率層は、一般に、低成長温度の使用を必要とし、ＩＱＥに有害な影響を及ぼす相分離を起こしやすい（例えば、ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ １２３，１６０９０１（２０１８））。
【0010】
「ＩｎＧａＮ ｌａｔｔｉｃｅ ｃｏｎｓｔａｎｔ ｅｎｇｉｎｅｅｒｉｎｇ ｖｉａ ｇｒｏｗｔｈ ｏｎ（Ｉｎ，Ｇａ）Ｎ／ＧａＮ ｎａｎｏｓｔｒｉｐｅ ａｒｒａｙｓ」（Ｋｅｌｌｅｒ Ｓ．他，Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，ｖｏｌ．３０，（２０１５））は、ＩｎＧａＮ／ＧａＮ多重量子井戸からなるナノストライプアレイ上に成長させた平面（Ｉｎ，Ｇａ）Ｎ層を開示している。ナノストライプアレイは、パターン作製後にストライプ方向に垂直な弾性緩和を示し、ストライプ方向に垂直なａ┴格子定数がＧａＮベース層よりも大きくなった。
【0011】
米国特許第８，４９２，２４４号明細書は、中間基板上に歪み緩和材料層のアイランドを形成し、第１の熱処理によって歪み材料アイランドを少なくとも部分的に緩和し、少なくとも部分的に、歪み材料アイランドをターゲット基板に転写する方法を開示している。
【発明の概要】
【発明が解決しようとする課題】
【0012】
本発明の目的は、ＬＥＤ前駆体を形成するための改善された方法、ならびに従来技術の方法およびアレイに関連する問題の少なくとも１つに対処する改善されたＬＥＤ前駆体、または少なくともそれに対する商業的に有用な代替物を提供することである。
【課題を解決するための手段】
【0013】
本発明者らは、ＳＡＧ方法が、製造される層／デバイスの幾何学的形状に大きく依存することを認識した。したがって、異なるマスク形状を有する基板に対して同じＳＡＧ製造プロセスを実行すると、開口サイズの局所的な変動に起因してドーピングプロファイルおよび層組成の望ましくない局所的な変動が生じる可能性がある。さらに、レイアウトの違いに起因して、異なる基板にわたるドーピングプロファイルおよび層組成の変動もあり得る。すなわち、ＳＡＧによって形成されたＬＥＤデバイスの各層のドーピングプロファイル／合金組成は、デバイスの幾何学的形状に依存し得る。その結果、デバイスまたはデバイスのアレイの幾何学的形状のわずかな変化が、デバイスの各層のＳＡＧプロセスが再度較正されることを必要とし得る。
【0014】
さらに、本発明者らは、ＳＡＧプロセス中に、マスク層からの材料が堆積構造に組み込まれ得ることを認識した。例えば、マスキング層内の要素が、製造中にＳＡＧによって成長した材料に拡散し、成長したＬＥＤ構造の望ましくないドーピングをもたらす可能性がある。特に、ＳｉまたはＯ（例えば、ＳｉＮｘ、ＳｉＯ２）を含むマスキング層は、ＳＡＧによって成長させたＩＩＩ族窒化物層のＳｉまたはＯドーパントの供給源をもたらし得る。
【0015】
本開示の第１の態様によれば、発光ダイオード（ＬＥＤ）前駆体を形成する方法が提供される。本方法は、
（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
基板に対して第１の半導体副層の反対側で第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、歪み副層は、歪み副層と第１の半導体副層との間の界面において、界面における歪み副層の面内格子定数が第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）第１の半導体層がバルク半導体層表面から延在するメサ構造を画定するように、第１の半導体層のバルク半導体層表面を露出させるために第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）歪み副層を歪み緩和温度まで加熱するステップであって、歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）メサ表面およびバルク半導体表面を覆うように第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、モノリシックＬＥＤ構造は、
メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分、および
第１のモノリシックＬＥＤ構造部分を取り囲み、メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える。
（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
基板に対して第１の半導体副層の反対側で第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、歪み副層は、歪み副層と第１の半導体副層との間の界面において、界面における歪み副層の面内格子定数が第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）第１の半導体層がバルク半導体層表面から延在するメサ構造を画定するように、第１の半導体層のバルク半導体層表面を露出させるために第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）歪み副層を歪み緩和温度まで加熱するステップであって、歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）メサ表面およびバルク半導体表面を覆うように第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、モノリシックＬＥＤ構造は、
メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分、および
第１のモノリシックＬＥＤ構造部分を取り囲み、メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える。
【0016】
ＳＡＧ方法では、モノリシックＬＥＤ構造をバッファ層の露出部分上に成長させることができる。モノリシックＬＥＤ構造は、マスク層によって覆われたバッファ層の部分上には成長しない。第１の態様の方法では、モノリシックＬＥＤ構造は、マスク層の存在なしに第１の半導体層の成長表面上に過成長される。したがって、モノリシックＬＥＤ構造を製造する方法は、マスクレス過成長方法である。
【0017】
第１の態様の方法は、マスク層の存在なしにモノリシックＬＥＤ構造を成長表面上に形成することを可能にする。したがって、第１の態様の方法は、材料のリサイクルおよびマスク層の汚染に関連する問題を低減または排除する。
【0018】
成長表面上のメサ構造形成部分は、モノリシックＬＥＤ構造の幾何学的形状を規定するのに役立つ。したがって、既知のＳＡＧ方法とは対照的に、モノリシックＬＥＤ構造の選択的成長のための開口を画定するためにマスク層は必要とされない。むしろ、モノリシックＬＥＤ構造は、メサ構造を覆うように成長表面の上に成長される。メサ構造を覆うことによって、形成されたモノリシックＬＥＤ構造は、メサ表面を覆う第１の実質的に平坦な部分と、当該技術分野で知られているＳＡＧ法によって成長されたモノリシックＬＥＤ構造と同様の傾斜した側壁を有するメサ表面を取り囲む第２の部分とを有する。
【0019】
重要なことに、メサ表面は、歪み緩和副層の歪み緩和表面の一部分から形成される。歪み緩和副層を第１の半導体層に組み込むことによって、メサ表面は、より高いＩｎ含有量の活性層を有するモノリシックＬＥＤ構造の成長のために構成され得る。すなわち、メサ表面とモノリシックＬＥＤ構造との間の格子不整合が低減されるような、メサ表面の面内格子定数を提供することができる。
【0020】
さらに、第１の態様の方法は、メサ表面およびバルク半導体表面を含む成長表面全体にわたるモノリシックＬＥＤ構造の層の形成を含む。モノリシックＬＥＤ構造の層は、ＳＡＧと同様の製造プロセスを使用して形成することができる。しかしながら、第１の態様の方法では、モノリシックＬＥＤ構造の層は、成長表面全体にわたって形成される（すなわち、マスク層が存在しない）。したがって、モノリシックＬＥＤ構造の層の形成は、形成されるＬＥＤ前駆体の幾何学的形状の変動に対する感受性が低い。その結果、ＬＥＤ前駆体を形成する方法は、デバイスの幾何学的形状が変更されるたびにモノリシックＬＥＤ前駆体の層を形成するために実行される必要があり得る較正プロセスを低減または排除することができる。
【0021】
第１の態様の方法は、傾斜した側壁によって囲まれた実質的に平坦な上面を有するモノリシックＬＥＤ構造をもたらすことが理解されよう。したがって、モノリシックＬＥＤ構造は、実質的に台形の断面を有することができる。そのような台形断面は、台形断面の傾斜した側壁がＬＥＤ前駆体の発光面に向けてより大きい割合の光を導くことができるため、光抽出効率を高めることができる。
【0022】
さらに、第１の態様の方法は、メサ表面およびバルク半導体層表面全体にわたるモノリシックＬＥＤ構造の層の形成を含む。モノリシックＬＥＤ構造の層は、ＳＡＧと同様の製造プロセスを使用して形成することができる。しかしながら、第１の態様の方法では、モノリシックＬＥＤ構造の層は、成長表面全体にわたって形成される（すなわち、マスク層が存在しない）。したがって、モノリシックＬＥＤ構造の層の形成は、形成されるＬＥＤ前駆体の幾何学的形状の変動に対する感受性が低い。その結果、ＬＥＤ前駆体を形成する方法は、デバイスの幾何学的形状が変更されるたびにモノリシックＬＥＤ前駆体の層を形成するために実行される較正プロセスを低減または排除することができる。
【0023】
特に、第１の態様の方法では、ＬＥＤ前駆体の幾何学的形状は、形成されるメサ構造の幾何学的形状によって影響され得る。例えば、台形断面を有するＬＥＤ前駆体を形成する場合、メサ構造の高さおよび表面積は、形成されるＬＥＤ前駆体の所望の高さおよび表面積を制御するために変化させることができる。したがって、形成されるＬＥＤ前駆体のアスペクト比は、選択的除去ステップを使用して調整することができる。モノリシックＬＥＤ構造がメサ構造の上に堆積される後続のステップは、ＬＥＤ前駆体のアスペクト比に関係なく、一定に保つことができる。対照的に、ＳＡＧプロセスでは、ＬＥＤ構造の台形断面のアスペクト比を変更すると、堆積ステップのうちの１つ以上を再較正する必要があり得る。
【0024】
ＬＥＤ前駆体における「前駆体」という用語では、記載されているＬＥＤ前駆体が必ずしも、光の放出を可能にするようなＬＥＤの電気接点も、関連する回路も含まないことに留意されたい。無論、第１の態様のＬＥＤ前駆体を形成する方法は、さらなる電気接点および関連する回路の追加を排除するものではない。したがって、本開示における前駆体という用語の使用は、最終製品（すなわち、ＬＥＤ、ＬＥＤアレイなど）を含むことを意図している。
【0025】
いくつかの実施形態では、第１の半導体層の一部分を選択的に除去するステップは、バルク半導体層表面が第１の半導体副層内に形成されるように、歪み副層の一部分を、歪み副層の厚さおよび第１の半導体副層の対応する部分を通じて除去することを含む。いくつかの実施形態では、第１の半導体層の一部分を選択的に除去するステップは、その厚さを通じて部分的に歪み副層の一部分を除去することを含む（すなわち、第１の半導体副層の一部分は除去しない）。したがって、バルク半導体層表面は、いくつかの実施形態では歪み副層によって、他の実施形態では第１の半導体副層によって提供されてもよいことが理解されよう。
【0026】
歪み副層は、所望の面内格子定数を有する歪み緩和表面を形成するために、いくつかの異なる形態で設けられてもよい。歪み副層は、第１の面内格子定数を有する第１の半導体副層と、より高い面内格子定数を有するモノリシックＬＥＤ構造（特に、モノリシックＬＥＤ構造の活性領域）との間の界面を提供するように構成されてもよい。いくつかの実施形態では、歪み副層は、ＩｎＸＧａ１－ＸＮを備え、０＜Ｘ≦１である。例えば、いくつかの実施形態では、第１の半導体副層は、第１の面内格子定数を有するＧａＮを備え、歪み副層は、ＩｎＸＧａ１－ＸＮを備え、歪み副層のＩｎ含有量の増加は、ＧａＮ層に対して面内格子定数を増加させる。
【0027】
いくつかの実施形態では、歪み副層は、均一な組成の単一層（例えば、単一のＩｎＸＧａ１－ＸＮ層）として提供される。すなわち、ＩｎＸＧａ１－ＸＮ副層の組成は、副層全体にわたって実質的に同じである。
【0028】
いくつかの実施形態では、歪み副層は、ＧａＮを備える第１の歪み層とＩｎＸＧａ１－ＸＮを備える第２の歪み層とが交互になっている複数の層を備え、０＜Ｘ≦１である。
【0029】
いくつかの実施形態では、歪み副層のＩｎ含有量（Ｘ）は、厚さ方向に変化する（例えば、増加または減少する）。例えば、いくつかの実施形態では、歪み副層のＩｎ含有量（Ｘ）は、厚さ方向に変化し、第１の半導体副層から離れる厚さ方向に減少する。例えば、いくつかの実施形態では、歪み副層はＩｎＸＧａ１－ＸＮの単一層であってもよく、組成（すなわち、Ｉｎ含有量Ｘ）は厚さ方向において漸変する。いくつかの実施形態では、歪み副層が、第１の歪み層備えると第２の歪み層とが交互になっている複数の層を備える場合、第２の歪み層の各々のＩｎ含有量は異なっていてもよい（すなわち、第１の半導体副層から離れる厚さ方向に減少する）。第１の半導体層に向かってより高いＩｎ含有量を有する歪み副層を提供することによって、歪み緩和副層を形成するときのミスフィット転位の形成が、歪み緩和表面から離れた領域で促進され得る。すなわち、最大の格子不整合が第１の半導体層の成長表面から離れて提供され、それによって、ＬＥＤ前駆体の電気的特性に対する格子不整合（転位）の影響が低減される。
【0030】
いくつかの実施形態では、モノリシックＬＥＤ構造は、第１の半導体層のメサ表面およびバルク半導体層表面の上に設けられた第２の半導体層を備える。いくつかの実施形態では、モノリシックＬＥＤ構造は、第２の半導体層上に設けられた複数のＩＩＩ族窒化物層を備える活性層を備える。いくつかの実施形態では、モノリシックＬＥＤ構造は、活性層上に形成されたＩＩＩ族窒化物を備えるｐ型半導体層を備える。重要なことに、モノリシックＬＥＤ構造層の各々は、第１の半導体層の成長表面の上に実質的に連続した層として形成されてもよい。
【0031】
いくつかの実施形態では、第２の半導体層はＧａＮを備える。いくつかの実施形態では、第２の半導体層は、ＩｎＹＧａ１－ＹＮを備え、０＜Ｙ≦１である。例えば、いくつかの実施形態では、第２の半導体層は、ＩｎＹＧａ１－ＹＮを備え、０＜Ｙ≦０．１５である。いくつかの実施形態では、第２の半導体層は、ｎ型ドーパントを備えてもよい（すなわち、第２の半導体層はｎ型ドープされてもよい）。
【0032】
いくつかの実施形態において、活性層は、少なくとも５００ｎｍの波長を有する光を出力するように構成されてもよい。すなわち、ＬＥＤ前駆体は、実質的に緑色光または赤色光である波長を有する可視光を生成するように構成されてもよい。
【0033】
いくつかの実施形態では、活性層は、ＩｎＺＧａ１－ＺＮを備える少なくとも１つの量子井戸層を備え、０＜Ｚ≦０．５である。量子井戸層のＩｎ含有量（Ｚ）、および／または少なくとも１つの量子井戸層の厚さは、ＬＥＤによって出力される光の所望の波長を提供するように構成することができる。いくつかの実施形態では、活性層は複数の量子井戸層を備え、各層はＧａＮの層によって分離されている。特に、いくつかの実施形態では、量子井戸層はＩｎＺＧａ１－ＺＮを備え、０．２≦Ｚ≦０．５である。
【0034】
いくつかの実施形態では、量子井戸層は、少なくとも第２の面内格子定数に等しい第３の面内格子定数を有することができる。したがって、歪み緩和表面は、その上に第２の半導体層および活性領域を格子不整合を低減して形成することができる中間表面を提供する。
【0035】
いくつかの実施形態において、メサ表面を覆うｐ型半導体層の第１の部分と、バルク半導体表面を覆うｐ型半導体層の第２の部分との間にポテンシャル障壁が設けられており、ポテンシャル障壁は、メサ表面を覆うｐ型半導体層の第１の部分を囲む。
【0036】
ＳＡＧ技術とは異なり、モノリシックＬＥＤ構造は、バルク半導体層表面全体を含む成長表面全体にわたって成長することが理解されよう。メサ構造によって画定されるモノリシックＬＥＤ構造の部分内に電荷担体を閉じ込めるために、モノリシックＬＥＤ構造のｐ型層にポテンシャル障壁が設けられる。ｐ型層は、ｐ型層の第１の部分を通って流れる電荷担体を閉じ込める（すなわち、電荷担体をメサ構造内に閉じ込める）ために、メサ表面を覆うｐ型半導体層の第１の部分とバルク半導体表面を覆うｐ型半導体層の第２の部分との間に設けられる。
【0037】
いくつかの実施形態では、歪み緩和副層を形成するステップは、歪み副層が（室温から）少なくとも８００°Ｃの温度に加熱される熱処理工程を含む。加熱することにより、歪み副層が緩和するにつれて、歪み副層転位が歪み副層を通って伝播することができる。これにより、上記の歪み緩和表面の歪みが減少し、以て、歪み緩和表面の面内格子定数が増加する。このように、熱処理工程を使用して歪み緩和表面の格子定数を制御（増加）することができる。
【0038】
本開示の第２の態様によれば、発光ダイオード（ＬＥＤ）前駆体が提供される。ＬＥＤ前駆体は、第１の半導体層と、モノリシックＬＥＤ構造とを備える。第１の半導体層は、バルク半導体表面およびメサ表面を含む成長表面を画定するように第１の半導体層の主面から延在するメサ構造を含む。第１の半導体層は、第１の半導体副層および歪み緩和副層を備える。第１の半導体副層は、第１の面内格子定数を有するＩＩＩ族窒化物を備える。歪み緩和副層は、第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備え、歪み緩和副層は、メサ構造のメサ表面を提供し、メサ表面は、第１の面内格子定数よりも大きい第２の面内格子定数を有する。モノリシックＬＥＤ構造は、モノリシックＬＥＤ構造がメサ表面およびバルク半導体表面を覆うように、第１の半導体層の成長表面上に設けられる。モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備える。モノリシックＬＥＤ構造は、メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分と、第１のモノリシックＬＥＤ構造部分を取り囲み、メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分とを有する。
【0039】
第２の態様によるＬＥＤ前駆体は、第１の態様の方法によって形成され得るＬＥＤ前駆体を提供する。したがって、第２の態様によるＬＥＤ前駆体は、上述した第１の態様の重要な特徴のすべてに対応する特徴を組み込むことができる。
【0040】
いくつかの実施形態では、ＬＥＤ前駆体は、第１の半導体層が上に設けられた基板を備える。いくつかの実施形態では、第１の半導体層は、基板上に設けられない。例えば、基板を第１の半導体層から除去して、モノリシックＬＥＤ構造に対して第１の半導体層の反対側の第１の半導体層の表面を露出させることができる。
【0041】
本開示の第３の態様によれば、ＬＥＤアレイ前駆体を形成する方法が提供される。本方法は、
（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
基板に対して第１の半導体副層の反対側で第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、歪み副層は、歪み副層と第１の半導体副層との間の界面において、界面における歪み副層の面内格子定数が第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）第１の半導体層が、各々がバルク半導体層表面から延在する複数のメサ構造を画定するように、第１の半導体層のバルク半導体層表面を露出させるために第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）歪み副層を歪み緩和温度まで加熱するステップであって、歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、各メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）メサ表面およびバルク半導体表面を覆うように第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、モノリシックＬＥＤ構造は、
各々がそれぞれのメサ表面の上に設けられている複数の第１のモノリシックＬＥＤ構造部分、および
各々が第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれのメサ表面に対して傾斜した側壁表面を有する複数の第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える。
（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
基板に対して第１の半導体副層の反対側で第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、歪み副層は、歪み副層と第１の半導体副層との間の界面において、界面における歪み副層の面内格子定数が第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）第１の半導体層が、各々がバルク半導体層表面から延在する複数のメサ構造を画定するように、第１の半導体層のバルク半導体層表面を露出させるために第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）歪み副層を歪み緩和温度まで加熱するステップであって、歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、各メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）メサ表面およびバルク半導体表面を覆うように第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、モノリシックＬＥＤ構造は、
各々がそれぞれのメサ表面の上に設けられている複数の第１のモノリシックＬＥＤ構造部分、および
各々が第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれのメサ表面に対して傾斜した側壁表面を有する複数の第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える。
【0042】
本開示の第３の態様による方法は、基板上に複数のモノリシックＬＥＤ構造を形成する方法を提供し、形成されるモノリシック構造の各々は、本開示の第１の態様の方法によって形成されるものと同様である。したがって、第３の態様による方法は、第１の態様に関して上述したすべての重要な特徴を含むことができる。
【0043】
本開示の第４の態様によれば、ＬＥＤアレイ前駆体が提供される。ＬＥＤアレイ前駆体は、第１の半導体層と、モノリシックＬＥＤアレイ構造とを備える。第１の半導体層は、複数のメサ構造を含む。各メサ構造は、バルク半導体表面および複数のメサ表面を含む成長表面を画定するように第１の半導体層の主面から延在する。第１の半導体層は、第１の半導体副層および歪み緩和副層を備える。第１の半導体副層は、第１の面内格子定数を有するＩＩＩ族窒化物を備える。歪み緩和副層は、第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備え、歪み緩和副層は、各メサ構造のメサ表面を提供し、メサ表面は、第１の面内格子定数よりも大きい第２の面内格子定数を有する。各メサ構造は、歪み緩和表面のそれぞれの部分から形成されたメサ表面を有する。モノリシックＬＥＤ構造は、モノリシックＬＥＤ構造が各メサ表面およびバルク半導体表面を覆うように、第１の半導体層の成長表面上に設けられる。モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備える。モノリシックＬＥＤ構造は、各々がそれぞれのメサ表面の上に設けられている複数の第１のモノリシックＬＥＤ構造部分と、各々が第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれのメサ表面に対して傾斜した側壁表面を有する複数の第２のモノリシックＬＥＤ構造部分とを有する。
【0044】
本開示の第１の態様～第４の態様によるＬＥＤ前駆体、ＬＥＤアレイ前駆体、およびそれらの形成方法は、いくつかの実施形態では、マイクロＬＥＤ前駆体およびマイクロＬＥＤアレイ前駆体を提供してもよい。マイクロＬＥＤアレイ前駆体は、マイクロＬＥＤ前駆体のアレイである。マイクロＬＥＤ前駆体は各々、１００μｍ×１００μｍ未満の寸法を有してもよい。すなわち、各マイクロＬＥＤの少なくともメサ部分は、１００μｍ×１００μｍ未満の寸法を有するメサ表面を有する。例えば、いくつかの実施形態では、マイクロＬＥＤ前駆体のメサ表面は、１０－８ｍ２未満の表面積を有する。
【0045】
ここで、本開示を、以下の非限定的な図面に関連して説明する。本開示のさらなる利点は、図面と併せて考慮すると、詳細な説明を参照することによって明らかである。
【図面の簡単な説明】
【0046】
【図1】第１の半導体副層および歪み副層を備える第１の半導体層が設けられる、本開示の一実施形態による方法の中間ステップの図である。
【図2】メサ構造を含む第１の半導体層が設けられる、本開示の一実施形態による方法の中間ステップの図である。
【図3】過成長した第２の半導体層を有する第１の半導体層が設けられる、本開示の一実施形態による方法の中間ステップの図である。
【図4】モノリシックＬＥＤ構造が第１の半導体層上に設けられる、本開示の一実施形態によるＬＥＤ前駆体の図である。
【図5】歪み副層が複数の第１の歪み層および第２の歪み層を備える、本開示の一実施形態によるＬＥＤ前駆体の図である。
【図7】ポテンシャル障壁を含む、本開示の一実施形態によるＬＥＤ前駆体の図である。
【図8】モノリシックＬＥＤ構造の活性層が第１の半導体層上に設けられる、本開示の一実施形態による方法の中間ステップの図である。
【図9】ポテンシャル障壁を含む、本開示の別の実施形態によるＬＥＤ前駆体の図である。
【図10a】正方形充填アレイに構成されたメサ構造の例のＳＥＭ画像を示す図である。
【図10b】正方形充填アレイに構成されたメサ構造の例のＳＥＭ画像を示す図である。
【図10c】過成長モノリシックＬＥＤアレイ構造のＳＥＭ画像を示す図である。
【図10d】過成長モノリシックＬＥＤアレイ構造のＳＥＭ画像を示す図である。
【図11】六角形充填アレイ状に構成された過成長モノリシックＬＥＤアレイ構造のＳＥＭ画像を示す図である。
【発明を実施するための形態】
【0047】
【0048】
この説明は、ＬＥＤ前駆体１の各層の格子定数を参照する。特に明記しない限り、層の格子定数への言及は、層に垂直な寸法を表す格子定数（面外格子定数）ではなく、層の面内格子定数を指すと理解されるべきである。
【0049】
図１に示すように、その上にＬＥＤ前駆体を形成するための基板１０を設けることができる。基板は、ＩＩＩ族窒化物電子デバイスの形成に適した任意の基板１０であってもよい。例えば、基板１０は、サファイア基板であってもよく、または、シリコン基板であってもよい。基板は、ＩＩＩ族窒化物層の形成に適した基板表面を提供するように構成された１つ以上のバッファ層を備えることができる。
【0050】
基板表面上に第１の半導体層２０が形成される。第１の半導体層２０は複数の層を備える。図１に示すように、第１の半導体層２０は、第１の半導体副層２１および歪み副層２２を備える。
【0051】
第１の半導体副層２１はＩＩＩ族窒化物を備える。いくつかの実施形態では、第１の半導体副層は、ｎ型ドープされてもよい。他の実施形態では、半導体層は意図的にドープされなくてもよい。例えば、図１の実施形態では、第１の半導体副層２１はＧａＮを備える。ＧａＮは、適切なドーパント、例えばＳｉまたはＧｅを使用してｎ型ドープされてもよい。第１の半導体副層２１は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。第１の半導体副層２１は、基板１０に対して第１の半導体副層２１の反対側の、第１の半導体副層２１の表面である第１の表面を有する。歪み副層２２は、第１の半導体副層２１の第１の表面上に形成されている。第１の半導体副層２１は、基板１０の表面全体にわたって連続した副層として形成されてもよい。
【0052】
第１の半導体副層２１は、第１の面内格子定数を有する。第１の半導体層は、ウルツ鉱型結晶構造を有してもよい。いくつかの実施形態では、第１の半導体副層２１は、基板１０の表面に平行に設けられた（０００１）結晶面を有する基板上に形成されてもよい。したがって、（０００１）結晶面に配向した第１の表面を有する第１の半導体副層について、面内格子定数は、ａ（またはｂ）格子定数を反映する定数であってもよい。
【0053】
図１に示すように、歪み副層２２は、第１の半導体副層２１の第１の表面上に形成されている。歪み副層２２はＩＩＩ族窒化物を備える。歪み副層２２は、基板１０（および第１の半導体副層２１）に対して歪み副層２２の反対側に歪み表面を含む。
【0054】
歪み副層２２は、第１の半導体副層２１とコヒーレントであり得る結晶構造を有して形成される。したがって、第１の半導体副層２１と歪み副層２２との間の界面は、コヒーレント界面であり得る。熱処理工程（下記により詳細に説明する）後に、歪み副層２２は緩和して歪み緩和副層２２ａを形成する。歪み緩和副層２２ａは、第２の面内格子定数を有する歪み緩和表面２３を有する。第２の面内格子定数は、第１の半導体副層２１の第１の面内格子定数よりも大きい。いくつかの実施形態では、歪み緩和副層２２ａは、第１の半導体副層２１と同様のウルツ鉱型結晶構造を有してもよい。いくつかの実施形態では、歪み緩和副層２２ａは、基板１０の表面に平行に設けられた（０００１）結晶面を有する基板上に形成されてもよい。歪み緩和表面２３もまた、（０００１）結晶面と配向してもよい。したがって、歪み緩和表面２３の面内格子定数は、結晶構造のａ面（またはｂ面）格子定数を反映した定数であってもよい。
【0055】
歪み緩和副層２２ａ（歪み副層２２から形成される）は、様々な方法で歪み緩和表面２３を提供することができる。
【0056】
いくつかの実施形態では、歪み副層２２は、単一の連続層として堆積されてもよい。例えば、歪み副層２２は、均一な組成を有するＩＩＩ族窒化物を備えてもよい。例えば、歪み副層２２は、ＩｎＸＧａ１－ＸＮを備えてもよく、０＜Ｘ≦１である。いくつかの実施形態では、歪み副層２２は、ＩｎＸＧａ１－ＸＮを備えてもよく、０＜Ｘ≦０．５、または０．１≦Ｘ≦０．４である。特に、歪み副層２２は、第１の半導体副層２１よりも高いＩｎ含有量を有してもよい。例えば、図１の実施形態では、第１の半導体副層２１はＧａＮを備える。したがって、第１の半導体副層２１に対する歪み副層２２のＩｎ含有量の増加は、歪み緩和表面２３の面内格子定数の所望の増加と共に、歪み緩和副層２２ａの第２の格子定数までの緩和をもたらす。
【0057】
いくつかの実施形態では、歪み副層２２は、単一の連続層として提供されてもよく、歪み副層２２の組成は、副層の厚さを通して漸変する。例えば、歪み副層２２は、ＩｎＸＧａ１－ＸＮを備えてもよく、歪み副層２２のＩｎ含有量（Ｘ）は、例えば、厚さ方向に増加または減少する。例えば、いくつかの実施形態では、歪み緩和副層のＩｎ含有量（Ｘ）は、第１の半導体副層２１から離れる（すなわち、歪み表面２３に向かう）厚さ方向に減少する。したがって、歪み副層２２はＩｎＸＧａ１－ＸＮの単一副層であってもよく、組成（すなわち、Ｉｎ含有量Ｘ）は厚さ方向において漸変する。
【0058】
いくつかの実施形態では、歪み副層２２は、複数の層（すなわち、副副層）から形成されてもよい。歪み副層２２は、各々が第３の格子定数を有する複数の第１の歪み層と、各々が第４の格子定数を有する複数の第２の歪み層とを備えることができる。第１の歪み層および第２の歪み層は、歪み副層２２を形成するために、互いの上に交互に配置することができる。このように、第１の歪み層および第２の歪み層の各々は、互いの上に連続層として形成することができる。歪み緩和表面を設けるために、第１の歪み層および第２の歪み層の第３の格子定数および第４の格子定数は異なる。いくつかの実施形態では、第４の格子定数は第３の格子定数よりも大きい。
【0059】
例えば、一実施形態では、第１の歪み層はＧａＮを備えてもよく（すなわち、第３の格子定数は、第１の格子定数に等しくてもよい）、第２の歪み層はＩｎＸＧａ１－ＸＮを備えてもよく、０＜Ｘ≦１、０＜Ｘ≦０．５、または０．１≦Ｘ≦０．４である。歪み緩和表面は、第１の歪み層または第２の歪み層のいずれかによって提供することができる。他の実施形態では、第１の歪み層はＩｎＸ１Ｇａ１－Ｘ１Ｎを備えてもよく、０＜Ｘ１≦１、０＜Ｘ１≦０．５、または０．１≦Ｘ１≦０．４であり（すなわち、第３格子定数は、第１の格子定数と異なっていてもよい）、第２の歪み層はＩｎＸ２Ｇａ１－Ｘ２Ｎを備えてもよく、０＜Ｘ２≦１、０＜Ｘ２≦０．５、または０．１≦Ｘ２≦０．４である。
【0060】
いくつかの実施形態では、第１の歪み層および第２の歪み層のうちの１つまたは複数の組成は、歪み緩和副層の厚さ全体にわたって変化してもよい。例えば、第４の歪み層のＩｎ含有量は、歪み副層２２の厚さを通じて変化してもよい。
【0061】
重要なことに、歪み副層２２と第１の半導体副層２１との間の界面における圧縮歪みは、熱処理プロセス中に歪み副層２２が緩和するときに転位の伝播をもたらし得る。歪み副層２２のＩｎ含有量を漸変させることによって、圧縮歪みは界面でより高くすることができ、歪み副層表面に向かって減少することができる。したがって、緩和中、転位は、厚さ方向ではなく、実質的に面内方向に優先的に伝播し得る。第１の半導体副層２１に向かってより高いＩｎ含有量を有する歪み緩和副層２２ａを提供することによって、歪み緩和副層２２ａにおけるミスフィット転位の形成が、歪み緩和表面２３から離れた領域（すなわち圧縮歪みがより高い領域）で促進され得る。すなわち、転位の形成は、第１の半導体層２０の成長表面２５から離れた領域において伝播するように制御することができ、それによって、ＬＥＤ前駆体１の電気的特性に対する格子不整合（転位）の影響が低減される。
【0062】
歪み副層２２は、ＩＩＩ族窒化物を成長させるのに適した任意の成長方法によって第１の半導体副層２１上に形成されてもよい。歪み副層２２は、第１の半導体副層２１の主面の実質的に全体を覆う連続層として形成することができる。歪み副層２２は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。
【0063】
第１の半導体層２０の成長表面２５は、その後、選択的除去プロセスを用いて成形されてもよい。したがって、第１の半導体層２０の成長表面２５がバルク半導体層表面２６およびメサ表面２７を備えるように、第１の半導体層２０の部分が選択的に除去されて、メサ構造２４が形成される。
【0064】
例えば、図２において、成長表面２５は、エッチングプロセスを使用して成形されている。エッチングプロセスにおいて、メサ画定マスク層（図示せず）を、第１の半導体層２０の歪み表面上に堆積することができる。メサ画定マスク層は、成長表面２５のメサ表面２７をメサ構造２４を形成するように意図された第１の半導体層２０の部分をマスクするように構成される。次いで、第１の半導体層２０のマスクされていない部分をエッチャントを用いて選択的に除去することができる。エッチャントは、第１の半導体層２０の一部分をエッチング除去して、第１の半導体層２０のバルク半導体層表面２６を露出させることができる。すなわち、エッチャントは、第１の半導体層２０の厚さを完全にエッチングして基板１０を下方に露出させなくてもよい。次いで、メサ画定マスク層を第１の半導体層から除去することができる。上記のプロセスに従うことによって、第１の半導体層２０は、例えば図２に示すように、バルク半導体層表面２６上にモノリシックに設けられたメサ構造２４を提供するように成形することができる。
【0065】
メサ表面２７は、歪み副層２２の選択的に除去されない部分によって提供される。したがって、メサ表面２７を形成する歪み副層２２の部分の配向は、選択的除去ステップ後に基板１０に対して不変であり得る。したがって、図２に示すように、メサ表面２７は、基板１０の表面に平行であり得る。いくつかの実施形態では、バルク半導体表面２６も基板１０と実質的に平行になるように、第１の半導体副層２１がエッチングされる。したがって、第１の半導体層２０のメサ表面２７およびバルク半導体表面２６は両方とも、互いに実質的に平行な表面であり得る。いくつかの実施形態では、メサ表面２７およびバルク半導体表面２６は、第１の半導体層２０を形成するＩＩＩ族窒化物の（０００１）面に配向することができる。
【0066】
図２に示す実施形態では、第１の半導体層２０は、第１の半導体副層２１のバルク半導体表面が露出するようにエッチングされる。このように、第１の半導体層２０は、歪み副層２２の厚さを通じて、かつ部分的に第１の半導体副層２１の厚さを通じてエッチングされている。
【0067】
図２において、メサ構造２４は、バルク半導体表面２６およびメサ表面２７に対して実質的に垂直な側壁を有して示されている。他の実施形態では、メサ構造２４は、傾斜した側壁を有して形成されてもよい。例えば、異なるエッチャントを使用して、選択的除去プロセス中に形成される側壁の形状を制御することができる。
【0068】
第１の半導体層２０の形成後に、歪み副層２２に熱処理工程を施すことができる。熱処理工程は、歪み副層２２の塑性変形を引き起こすのに十分な温度まで歪み副層２２を加熱することを備えることができる。すなわち、歪み副層２２は、第１の半導体副層２１に対する歪み緩和副層２２ａの熱膨張が歪み副層２２の塑性変形をもたらす温度まで加熱される。歪み副層２２の塑性変形は、歪み副層２２と第１の半導体副層２１との間の界面に向かって転位の形成をもたらし得る。例えば、熱処理工程中に歪み副層２２内に存在する圧縮応力が、歪み副層２２の塑性変形をもたらし得る。塑性変形は、ｃ面を横断する方向ではなく、実質的に歪み副層２２のｃ面全体にわたって不整合転位が伝播する（すなわち、ミスフィット転位がｃ面内で漸変する）ことによって生じる。歪み副層２２全体にわたる転位の伝播は、歪み副層２２内の歪みの少なくとも一部分を緩和し、結果、歪み緩和副層２２ａが形成される。したがって、歪み緩和副層２２ｂは、貫通転位ではなくミスフィット転位の伝播によって形成され得る。結果として、熱処理工程は、転位が伝搬する狭帯域の上方のメサ構造の領域において（すなわち、第１の半導体副層２１と歪み緩和副層２２ａとの間の界面の上方のメサ構造の領域において）歪みを低減することができる。したがって、歪み緩和表面２３を含む転位の帯域の上方の領域は、熱処理工程の前の表面に対して歪みが低減され得る。歪み緩和表面２３の歪みの低減は、歪み緩和表面２３の面内格子定数を増加させ得る。メサ構造の存在下でのミスフィット転位の伝播のさらなる議論は、少なくともＭｅｉ他「Ｂａｓａｌ－ｐｌａｎｅ ｓｌｉｐ ｉｎ ＩｎＧａＮ／ＧａＮ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎｓ」（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．９０，２００７）、およびＦｌｏｒｏ Ｊ．Ａ．他「Ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎ ｆｏｒｍａｔｉｏｎ ｉｎ ｔｈｅ ＡｌＧａＮ ／ ＧａＮ ｈｅｔｅｒｏｉｎｔｅｒｆａｃｅ」（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．９６，２００４）に見出すことができる。
【0069】
熱処理工程は、材料をアニーリングするための任意の適切な方法によって提供されてもよい。例えば、熱処理工程は、基板１０上の歪み緩和副層２１を室温から第１の熱処理温度まで加熱することによって行うことができる。歪み緩和副層２１は、第１の時間にわたって第１の熱処理温度に保持することができる。次いで、歪み緩和副層２１を冷却して室温に戻すことができる。熱処理工程は、空気中で、例えばホットプレート上で、またはオーブン中で実施することができる。熱処理工程はまた、制御雰囲気下で実施することもできる。制御雰囲気では、酸素および水などの大気化合物は、大幅に低減または完全に排除され得る。例えば、制御雰囲気は、ＮＨ３、ＡｇまたはＮ２雰囲気であってもよい。いくつかの実施形態では、熱処理工程は、Ｎ２およびＮＨ３を備える制御雰囲気下で実施することができる。制御雰囲気下で熱処理工程を実施することにより、熱処理工程中に歪み副層２２の表面上で発生する任意の望ましくない化学反応を低減または排除することができる。
【0070】
いくつかの実施形態では、熱処理工程は、歪み副層２２を少なくとも５００°Ｃの第１の熱処理温度まで加熱することができる。いくつかの実施形態では、第１の熱処理温度は、少なくとも８００°Ｃ、９５０°Ｃ、１０００°Ｃ、または１０５０°Ｃであってもよい。第１の期間は、少なくとも５分であってもよい。いくつかの実施形態では、第１の期間は、少なくとも１０分、２０分、３０分、または１時間であってもよい。例えば、いくつかの実施形態では、熱処理工程は、歪み緩和副層を８００°Ｃに加熱し、歪み緩和副層をこの温度で１時間にわたって保持し、続いて室温に冷却することを備えてもよい。より高い第１の熱処理温度では、第１の期間を短縮することができる（例えば、１０５０°Ｃの熱処理温度については５分間の第１の期間）。
【0071】
重要なことに、歪み緩和副層２２ａが、その厚さを介して漸変するか、または可変の含有量を備える場合、熱処理工程は、より低い熱処理温度で、より低い格子不整合を有する歪み緩和副層の領域よりも高い格子不整合を有する歪み緩和副層の領域を通じて転位を伝播させることができる。したがって、漸変するかまたは可変の組成を有する歪み緩和副層２２ａを提供することによって、歪み緩和副層２２ａを通る転位の伝播は、歪み緩和副層２２の特定の領域または帯域内で発生するようにさらに促進され得る。この効果の例は、図５に関連して下記により詳細に説明される。
【0072】
いくつかの実施形態では、熱処理工程は、第１の半導体層２０の形成後にｉｎ ｓｉｔｕで実行されてもよい。他の実施形態では、熱処理工程は、メサ構造２４の形成後に行われてもよい。例えば、いくつかの実施形態では、熱処理工程は、第２の半導体層３０の堆積の前にｉｎ ｓｉｔｕで実行されてもよい。
【0073】
次に、第１の半導体層２０の成長表面２５上にモノリシックＬＥＤ構造を形成することができる。モノリシックＬＥＤ構造は、メサ表面２７およびバルク半導体層表面２６を覆う。モノリシックＬＥＤ構造は複数の層を備え、各層はＩＩＩ族窒化物を備える。いくつかの実施形態では、ＩＩＩ族窒化物は、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮおよびＧａＮのうちの１つ以上を備える。
【0074】
モノリシックＬＥＤ構造は、単一部品として形成されたＬＥＤ構造の提供を参照する。すなわち、モノリシックＬＥＤ構造は、第１の半導体層上に単一部品として形成される。
【0075】
本開示の一実施形態では、図３に示すように、第２の半導体層３０を第１の半導体層２０上に堆積させることができる。第２の半導体層３０は、基板１０に対して第１の半導体層２０の反対側で、第１の半導体層２０上に形成される。したがって、第２の半導体層３０は、モノリシックＬＥＤ構造の複数の層のうちの第１の層を形成する。
【0076】
第２の半導体層３０は、ＩＩＩ族窒化物を成長させるための任意の適切な成長方法によって成長表面２５上に形成されてもよい。図２の実施形態では、第２の半導体層３０は、成長表面２５の上にモノリシックに形成される（すなわち、過成長方法）。第２の半導体層３０は、成長表面２５の実質的に全体を覆う連続層として形成されてもよい。第２の半導体層３０は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。
【0077】
第２の半導体層３０はＩＩＩ族窒化物を備える。図３において、第２の半導体層３０はＧａＮを備える。第２の半導体層は、ｎ型ドープされていてもよい。ＧａＮは、適切なドーパント、例えばＳｉまたはＧｅを使用してｎ型ドープされてもよい。図３において、第２の半導体層３０は意図的にドープされていない。したがって、第２の半導体層３０は、（実質的に）ドープされていない層であってもよい。実質的にドープされないことにより、ＩＩＩ族窒化物層は、有意な量のドーパント元素を含まないが、製造プロセスの結果としていくらかの不純物が存在し得ることが理解される。したがって、実質的にドープされていないＩＩＩ族窒化物は、意図的にドープされなくてもよい。ドープされていない半導体から第２の半導体層３０を形成することにより、ＬＥＤを通る電荷担体の流れをメサ構造２４内により効率的に閉じ込めることができる。
【0078】
いくつかの実施形態では、第２の半導体層３０は、ＩｎＹＧａ１－ＹＮを備えてもよく、０＜Ｙ≦１である。例えば、いくつかの実施形態では、第２の半導体層３０は、ＩｎＹＧａ１－ＹＮを備え、０＜Ｙ≦０．１５である。いくつかの実施形態では、第２の半導体層３０は、ｎ型ドーパントを備えてもよい（すなわち、第２の半導体層はｎ型ドープされてもよい）。第２の半導体層３０にＩｎを含有させることによって、ＧａＮの面内格子定数に対して第２の半導体層３０の面内格子定数を大きくすることができる。このような増加は、第２の半導体層３０と活性層４０との間の格子不整合を低減することができる。例えば、活性層４０が少なくとも６２０ｎｍの波長を有する光を出力するように構成されるいくつかの実施形態では、第２の半導体層３０はＩｎＹＧａ１－ＹＮを備えてもよく、０．０５≦Ｙ≦０．１５である。
【0079】
第１の半導体層２０上に第２の半導体層３０を成長させることにより、第２の半導体層３０は、第１の半導体層２０の結晶構造に対応する結晶構造を有することができる。特に、メサ表面２７上に形成される第２の半導体層の第１の部分３４は、メサ表面２７を形成する歪み緩和表面２３の面内格子定数の影響を受ける結晶構造を有することができる。例えば、第１の半導体層２０のメサ表面２７がＩＩＩ族窒化物の（０００１）面に配向している場合、第２の半導体層３０も同様の結晶方位で成長することができる。
【0080】
図３の実施形態では、第２の半導体層３０は、成長表面２５上に形成されて、第１の半導体層のメサ表面２７上の第２の半導体層の第１の部分３４と、第１の半導体層のバルク半導体表面２６上の第２の半導体層の第２の部分３６との間に延在する傾斜した側壁部分３８を提供する。したがって、第２の半導体層３０を第１の半導体層２０のメサ構造２４上に過成長させて、第２の半導体層のメサ表面３７を備え、傾斜した側壁部分３８によって囲まれたＩＩＩ族窒化物半導体層を提供することができる。実効的に、第２の半導体層３０は、基板に垂直な規則的な台形断面を有する柱を形成するためにメサ構造２４上に過成長することができ、第２の半導体層のメサ表面３７は台形断面の実質的に平坦な上面を形成する。第２の半導体層のメサ表面３７は、層が上に形成される基板表面に平行な面に配向することができる。
【0081】
「規則的な台形断面」とは、柱が底部（バルク半導体表面２６に向かう）よりも上面（メサ表面２７を覆う）で狭く、傾斜した直線状の側面を有して、実質的に平坦な上面を有することを意味する。これは、円錐台形状、またはより大きい可能性として、３つ以上の側面、典型的には６つの側面を有する切頭角錐形状をもたらし得る。台形断面は、第１の半導体層のメサ構造２４、第２の半導体層の第１の部分３４、およびメサ構造２４の上に成長した第２の半導体層３８の傾斜した側壁部分（複数可）から形成される。したがって、規則的な台形断面が、第２の半導体層の連続した平坦な第２の部分３６の上方に延在する。柱の台形断面の先細の側面が、本明細書においては傾斜した側壁部分３８として参照される。
【0082】
いくつかの実施形態では、柱の傾斜した側壁部分３８は、第１の半導体層に平行な面に対して実質的に一定の角度（α）を有する。すなわち、柱の側面と第１の半導体に平行な面との間の角度は大きく変化しない。例えば、角度αは５０°～７０°であり、より好ましくは５８°～６４°であり、最も好ましくは約６２°である。
【0083】
したがって、いくつかの実施形態では、柱の傾斜した側壁部分３８は、第１の半導体層２０の結晶構造の（０００１）面に対して傾斜することができる。傾斜した側壁は、ＳＡＧによって生成される構造と同様に、一般に、ウルツ鉱型結晶の
【0084】
【表2】
【0085】
に沿って配向され、ｃ面（半極性面）と比較して低減した分極場を呈する。
いくつかの実施形態では、第２の半導体層３０の柱は、切頭六角錐である。
いくつかの実施形態では、第２の半導体層３０の柱は、切頭六角錐である。
【0086】
【0087】
このとき、図４に示すように、第２の半導体層３０上に活性層４０を形成することができる。活性層４０は、モノリシックＬＥＤ構造の一部分として第１の波長の光を生成するように構成されている。
【0088】
図４の実施形態では、活性層４０は、１つ以上の量子井戸層（図示せず）を備えることができる。したがって、活性層４０は多重量子井戸層であってもよい。活性層４０内の量子井戸層は、ＩＩＩ族窒化物半導体、好ましくはＩｎを備えるＩＩＩ族窒化物合金を備えることができる。例えば、図２の実施形態では、活性層４０は、ＧａＮとＩｎｚＧａ１－ｚＮとが交互になった層を備えることができ、０＜Ｚ≦１である。特に、いくつかの実施形態では、活性層はＩｎＺＧａ１－ＺＮ層を備えてもよく、０．２≦Ｚ≦０．５である。したがって、いくつかの実施形態におけるＬＥＤの活性層４０は、少なくとも５４０ｎｍの波長を有する光を出力するように構成されてもよい。量子井戸層の厚さおよびＩｎ含有量は、活性層によって生成される光の波長を制御するために制御され得る。活性層４０は、第２の半導体層３０の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。活性層４０は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。
【0089】
活性層４０は、歪み界面層（図示せず）を備えることができる。
第２の半導体層３０上への活性層４０の堆積は、メサ表面２７上の第２の半導体層３５の第１の部分上では比較的高い堆積速度で、かつ傾斜した側壁上では著しく低い堆積速度で行われ得る。この効果は、様々な表面の異なる結晶面配向から生じ、傾斜側壁３５上よりもメサ表面２７の上がより厚い活性層４０をもたらす。この効果は、英国特許第１８１１１９０．６号明細書にさらに詳細に記載されている。
第２の半導体層３０上への活性層４０の堆積は、メサ表面２７上の第２の半導体層３５の第１の部分上では比較的高い堆積速度で、かつ傾斜した側壁上では著しく低い堆積速度で行われ得る。この効果は、様々な表面の異なる結晶面配向から生じ、傾斜側壁３５上よりもメサ表面２７の上がより厚い活性層４０をもたらす。この効果は、英国特許第１８１１１９０．６号明細書にさらに詳細に記載されている。
【0090】
次いで、モノリシックＬＥＤ構造のさらなる層を、第２の半導体層３０に対して活性層４０の反対側で、活性層４０上に堆積させることができる。図４は、第１の半導体層２０の成長表面２５上に形成されているモノリシックＬＥＤ構造を形成する複数の層の例を示す。モノリシックＬＥＤ構造の複数の層は、各々、連続層として形成されてもよい。
【0091】
図４の実施形態では、活性層４０上に電子ブロック層５０が設けられている。電子ブロック層５０は、第２の半導体層３０が設けられた活性層４０の側面とは反対側で、活性層４０の側面上に設けられている。電子ブロック層５０はＩＩＩ族窒化物を備える。電子ブロック層５０は、活性層４０の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。電子ブロック層５０は、活性層３０からモノリシックＬＥＤ構造のｐ型半導体層６０への電子の流れを低減するように構成される。例えば、いくつかの実施形態では、電子ブロック層５０はＡｌｗＧａ１－ｗＮを備えてもよく、０＜ｗ≦１である。適切な電子ブロック層５０のさらなる詳細は、少なくともＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ １０３，０６１１０４（２０１３）に見出すことができる。
【0092】
図３に示すように、活性層４０の上には、ｐ型半導体層６０が設けられている。ｐ型半導体層６０は、活性層４０が設けられた電子ブロック層５０の側面とは反対側で、電子ブロック層５０の側面上に設けられている。ｐ型半導体層６０はＩＩＩ族窒化物を備える。ｐ型半導体層６０は、適切な電子受容体、例えばＭｇでドープされる。ｐ型半導体層６０は、活性層４０（または存在する場合は電子ブロック層５０）の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。
【0093】
したがって、ｐ型半導体層６０は、メサ構造２４と実質的に位置合わせされた第１の部分６４を備えてもよい。すなわち、ｐ型半導体層の第１の部分６７の表面は、メサ表面２７の上に設けられている（すなわち、それぞれの表面２７、６７の中心が位置合わせされている）ｐ型半導体層６０はまた、メサ表面２４から離れたバルク半導体表面２６の少なくとも一部分を覆う第２の部分６６を備える。したがって、モノリシックＬＥＤ構造は、一般に、メサ表面２７の上に設けられた第１の部分と、メサ表面２７から離れたバルク半導体表面２６の少なくとも一部分を覆う第２の部分とを有すると考えられ得る。
【0094】
図５は、本開示によるＬＥＤ前駆体１の一実施形態を示す。図４の実施形態と同様に、ＬＥＤ前駆体は、第１の半導体層２０と、第２の半導体層３０と、活性層４０と、電子ブロック層５０と、ｐ型半導体層６０とを備える。したがって、これらの層は、上述の方法に従って形成することができる。
【0095】
第１の半導体層２０は、第１の半導体副層２１および歪み緩和副層２２ａを備える。図５に示すように、歪み緩和副層２２ａは複数の層を備える。上記の説明から、図５の歪み緩和副層２２ａは、熱処理工程後に交互になった第１の歪み層および第２の歪み層を備える歪み副層２２から形成されてもよいことが理解されよう。
【0096】
図５の歪み緩和副層２２ａは、複数の第１の歪み層１０１を備える。第１の歪み層１０１および第２の歪み層１０２は互いの上に交互になって配置されている。このように、第１の歪み層１０１および第２の歪み層１０２の各々は、互いの上に連続層として形成される。
【0097】
図５の実施形態では、第１の歪み層はＧａＮを備え（すなわち、第３の格子定数は、第１の格子定数に等しくてもよい）、第２の歪み層１０２はＩｎＸＧａ１－ＸＮを備え、０＜Ｘ≦１、０＜Ｘ≦０．５、または０．１≦Ｘ≦０．４である。歪み緩和表面は、第１の歪み層１０１または第２の歪み層１０２によって提供することができる。図５の実施形態では、歪み緩和表面２３は、第１の歪み層１０１によって提供される。
【0098】
図５の実施形態では、第２の歪み層１０２の組成は、歪み緩和副層２２ａの厚さ全体にわたって変化する。図５の実施形態では、第２の歪み層の第１のセット１０４は第１の組成を与えられ、第２の歪み層の第２のセット１０６は第２の組成を与えられる。第１の組成および第２の組成は、第２の歪み層の第２のセット１０６の面内格子定数が第２の歪み層の第１のセット１０４の面内格子定数よりも低くなるように与えることができる。例えば、図５の実施形態では、第２の歪み層の第１のセット１０４はＩｎＸ３ Ｇａ１－Ｘ３ Ｎを備え、０．１≦Ｘ３≦０．４であり、第２の歪み層の第２のセット１０６はＩｎＸ３Ｇａ１－Ｘ３Ｎを備え、０＜Ｘ３≦０．１５である。したがって、図５の実施形態は、上述のように、漸変する組成を有する歪み緩和副層２２ａ（歪み副層２２から形成される）の例を提供することが理解されよう。
【0099】
したがって、第２の歪み層の第１のセット１０４は、第２の歪み層の第２のセット１０６が設けられたメサ構造２４の領域よりも局所的に歪みが高いメサ構造２４の領域を設けることができる。その結果、第２の歪み層の第１のセット１０４が位置するメサ構造の領域において、ミスフィット転位の形成が促進され得る。図４に示すように、第２の歪み層の第１のセットは、第１の半導体副層２１に向かって、歪み緩和表面２３から離れて設けられる。したがって、転位（図５に破線Ｄで示す）は、モノリシックＬＥＤ構造から離れたメサ構造の領域内を伝播することができる。
【0100】
ＬＥＤのメサ表面２７の上の活性層内の電荷担体閉じ込めを改善するために、本開示による方法は、メサ表面２７を覆うモノリシックＬＥＤ構造の第１の部分とバルク半導体表面２６を覆うモノリシックＬＥＤ構造の第２の部分との間にポテンシャル障壁を形成することができ、ポテンシャル障壁は、メサ表面２７を覆うｐ型半導体層の第１の部分６４を取り囲む。すなわち、本開示による方法は、規則的な台形形状の実質的に平坦な表面の上部接触表面とバルク半導体表面２６の上に形成された層との間にポテンシャル障壁を提供する。
【0101】
【0102】
図６において、電子ブロック層５０に対してｐ型半導体層６０の反対側で、ｐ型半導体層６０の表面上にマスク層７０が形成される。
【0103】
マスク層７０は、ｐ型半導体層６０上に選択的に設けられてもよい。マスク層７０は、１つ以上の開口を画定するように設けることができる。開口は、選択的に除去されるべきｐ型半導体層６０の領域を露出させるように構成することができる。例えば、開口は、メサ構造を覆うｐ型半導体層の第１の部分６４を囲むｐ型半導体層の第３の部分６１を画定することができる。次いで、ポテンシャル障壁を提供するために、ｐ型半導体層の第３の部分６１を、例えばエッチングによって選択的に除去することができる。例えば、図６の実施形態では、ｐ型半導体層の第３の部分６１は、ｐ型半導体層６０の傾斜した側壁部分である。
【0104】
図６および図７の実施形態では、異方性エッチャントを使用して、ｐ型半導体層の第３の部分６１を選択的に除去することができる。異方性エッチャント、例えばＫＯＨは、基板と平行に配向した平面（例えば、（０００１）結晶面と配向した表面）よりも速い速度でＩＩＩ族窒化物の傾斜した側壁領域を優先的にエッチングすることができる。したがって、マスク層７０は、ｐ型半導体層６０の傾斜した側壁領域に対応するｐ型半導体層の第１の部分６７およびｐ型半導体層の第３の部分６１の表面と配向して露出させる開口を画定するように設けることができる。次いで、異方性エッチャントは、所望の量の材料を除去するために、傾斜した側壁領域内のｐ型半導体層６０を著しく高い速度で優先的にエッチングすることができる。
【0105】
図７は、ｐ型半導体層の第３の部分６１の選択的除去によるポテンシャル障壁の形成後に得られたＬＥＤ前駆体の概略図を示す。図７に示すように、ｐ型半導体層６０が、層の厚さを通じて選択的に除去されて、下の層（図７の実施形態における電子ブロック層５０）が露出される。したがって、選択的除去ステップは、ｐ型半導体層の第１の部分６４を取り囲むモノリシックＬＥＤ構造内にチャネルを形成する。これにより、ｐ型半導体層６０において、メサ表面２７を覆うｐ型半導体層の第１の部分６７と、バルク半導体表面２６を覆うｐ型半導体層の第２の部分６６との間にポテンシャル障壁が形成される。ポテンシャル障壁は、動作中にメサ構造２４を覆う活性層４０の部分内の電荷担体の閉じ込めを増加させるために設けられる。
【0106】
本開示による方法の他の実施形態では、選択的に除去されるチャネルの深さを変えることができる。例えば、いくつかの実施形態では、チャネルは、ｐ型半導体層の第３の部分６１の厚さを部分的にのみ通って延在してもよい。上記の側壁表面上のモノリシックＬＥＤ構造の堆積速度の変化と組み合わせて、ｐ型半導体層の第３の部分６１の厚さを減少させることによって、ｐ型半導体層の第３の部分６１の残りの部分は、ｐ型半導体層の第１の部分６４と第２の部分６６との間に大きい抵抗を呈することができ、それによってポテンシャル障壁が効果的に提供される。他の実施形態では、チャネルは、モノリシックＬＥＤ構造の他の層のうちの１つ以上の厚さを通じて少なくとも部分的に延在してもよい。
【0107】
【0108】
【0109】
図８の中間構造の形成に続いて、図９に示すように、活性層４０上にｐ型半導体層６０が形成される。ｐ型半導体層６０は、第２の半導体層３０に対して活性層４０の反対側に形成される。いくつかの実施形態では、図３に示すように、ｐ型半導体層６０と活性層４０との間に電子ブロック層５０を設けることができる。
【0110】
図９の実施形態において、ｐ型半導体層６０はＡｌを含むＩＩＩ族窒化物を備える。ｐ型半導体層６０は、ｐ型半導体層の側壁部分６８とｐ型半導体層の第１の部分６４との間にポテンシャル障壁が提供されるように、メサ表面２７を覆うｐ型半導体層の第１の部分６４よりも高濃度のＡｌがｐ型半導体層の側壁部分６８に組み込まれるように形成することができる。ｐ型半導体層側壁部分６８との第１の部分６４とのＡｌ組成の差は、第１の部分６４と側壁部分６８との間のバンドギャップの変化が室温においてｋＴｅＶより大きく（すなわち、約０．２６ｅＶより大きく）なるようなものとすることができる。
【0111】
例えば、ｐ型半導体層の側壁部分６８は、ｐ型ＡｌｘＧａ１－ｘＮを備えてもよく、２≦ｘ≦５０％であり、ｐ型半導体層の第１の部分６４は、ｐ型ＡｌｙＧａ１－ｙＮを備えてもよく、１≦ｙ≦１５％である。
【0112】
上述したように、第２の半導体層３０の傾斜した側壁は、成長表面が傾斜した側壁であるか、または基板に実質的に平行であるかに応じて、ＩＩＩ族窒化物の堆積速度の変動をもたらす。ｐ型半導体層６０の成長について、成長速度の差は、ｐ型半導体層６０へのＡｌの取り込みにも影響する。したがって、傾斜した側壁部分６８は、同じ堆積プロセスを使用して第１の部分６４よりも高いＡｌ含有量を有して形成することができる。したがって、モノリシックＬＥＤ構造のｐ型半導体層の第１の部分６４に電流を閉じ込めるための所望のポテンシャル障壁は、さらなるパターニング工程なしで形成することができる。
【0113】
上述したように、複数の層を有するＬＥＤ前駆体を提供することができる。
第１の半導体層２０は、１００ｎｍ～８μｍ、好ましくは３μｍ～５μｍの厚さ（基板表面に垂直な方向の）を有してもよい。第１の半導体層２０の部分を選択的に除去して、バルク半導体表面２６に垂直な高さが少なくとも１００ｎｍ、２００ｎｍ、３００ｎｍ、または５００ｎｍのメサ構造を画定することができる。メサ構造の高さは、４μｍ以下であってもよい。いくつかの実施形態では、メサ構造は、１μｍ～２μｍの高さを有してもよい。メサ構造の高さは、上記表面に垂直な方向におけるバルク半導体表面２６とメサ表面２７との間の距離であり得る。
第１の半導体層２０は、１００ｎｍ～８μｍ、好ましくは３μｍ～５μｍの厚さ（基板表面に垂直な方向の）を有してもよい。第１の半導体層２０の部分を選択的に除去して、バルク半導体表面２６に垂直な高さが少なくとも１００ｎｍ、２００ｎｍ、３００ｎｍ、または５００ｎｍのメサ構造を画定することができる。メサ構造の高さは、４μｍ以下であってもよい。いくつかの実施形態では、メサ構造は、１μｍ～２μｍの高さを有してもよい。メサ構造の高さは、上記表面に垂直な方向におけるバルク半導体表面２６とメサ表面２７との間の距離であり得る。
【0114】
いくつかの実施形態では、歪み副層２２は、少なくとも１００ｎｍの厚さを有することができる。いくつかの実施形態では、歪み副層２２は、メサ構造２４の意図された高さにほぼ等しい厚さを有することができる。
【0115】
第２の半導体層３０は、第１の半導体層２０のメサ表面２７上に少なくとも５ｎｍの厚さを有してもよい。第２の半導体層３０の厚さは４μｍ以下であってもよい。
【0116】
活性層３０の実質的に平坦な第１の部分３４は、３０ｎｍ～１５０ｎｍ、いくつかの実施形態では４０ｎｍ～６０ｎｍの厚さを有してもよい。
【0117】
電子ブロック層５０の実質的に平坦な第１の部分４４は、５ｎｍ～５０ｎｍ、いくつかの実施形態では２０ｎｍ～４０ｎｍの厚さを有してもよい。例えば、図３の実施形態では、電子ブロック層は３３ｎｍの厚さを有してもよい。堆積速度の変動に起因して、上述したように、電子ブロック層５０の側壁領域内の電子ブロック層５０の厚さは、少なくとも０．５ｎｍから約２５ｎｍまでの厚さを有することができる。例えば、図３の実施形態では、電子ブロック層５０は側壁領域において約７ｎｍの厚さを有してもよい。
【0118】
ｐ型半導体層６０の実質的に平坦な第１の部分６４は、少なくとも５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、または１００ｎｍの厚さを有してもよい。ｐ型半導体層６０の実質的に平坦な第１の部分６４は、３００ｎｍ、２５０ｎｍ、または２００ｎｍ以下の厚さを有してもよい。例えば、図３の実施形態では、ｐ型半導体層６０の実質的に平坦な第１の部分６４は、約１００ｎｍの厚さを有してもよい。
【0119】
本開示の一実施形態によれば、発光ダイオード前駆体１が提供される。本開示によるＬＥＤ前駆体１の一実施形態を図４に示す。図４のＬＥＤ前駆体は、第１の半導体層２０と、第２の半導体層３０と、活性層４０と、電子ブロック層５０と、ｐ型半導体層６０とを備える。
【0120】
図４に示すように、第１の半導体層２０は、基板１０上に設けることができる。基板１０は、サファイア、シリコンまたはＳｉＣを備えることができる。基板１０は、ＩＩＩ族窒化物層の形成に適した基板表面を提供するように構成された１つ以上のバッファ層を備えることができる。無論、いくつかの実施形態では、ＬＥＤ前駆体１は、上述の方法に従って製造することができ、その後、基板１０を除去することができる。いくつかの実施形態では、ＬＥＤ前駆体１は、バックプレーン電子基板（図示せず）に接合されてもよい。バックプレーン電子基板は、ＬＥＤ前駆体１を制御し接触させるように構成された電気回路および接点を備えることができる。いくつかの実施形態では、バックプレーン電子基板は、ｐ型半導体層６０に接合されてもよい。
【0121】
図４に示すように、第１の半導体層２０は、バルク半導体表面２６およびメサ表面２７を含む成長表面２５を画定するように第１の半導体層２０の主面から延在するメサ構造２４を含む。主面とは、第１の半導体層２０の全表面積の相当部分を形成する第１の半導体層２０の表面を意味すると理解される。例えば、図４において、成長表面２５を形成する主面は、基板１０に対して第１の半導体層２０の反対側に設けられた、第１の半導体層２０の表面である。
【0122】
メサ構造２４は、第１の半導体層２０のバルク半導体表面２６から延在する柱であると考えることができる。メサ構造２４は、例えば、上記の方法で説明したように、第１の半導体層２０のバルク半導体表面２６とモノリシックに形成される。メサ構造２４は、任意の断面形状（すなわち、第１の半導体層２０を平面視したときの柱の形状）を有する柱であってもよい。例えば、メサ構造２４は、断面が正多角形の柱であってもよい。特に、メサ構造２４は、楕円（または円）柱、角柱、または六角柱であってもよい。図８ａは、第１の半導体層２０の複数のメサ構造２４の一例を示し、各メサ構造２４は円柱である。
【0123】
第１の半導体層２０は、第１の半導体副層２１および歪み緩和副層２２ａを備える。第１の半導体副層２１および歪み緩和副層２２ａの形成および構造については、上記で詳細に説明しており、したがって、ここでは繰り返さない。
【0124】
図４の実施形態において、メサ構造２４は、バルク半導体表面２６およびメサ表面２７に対して実質的に垂直な側壁を有して示されている。他の実施形態では、メサ構造２４は、傾斜した側壁を有して形成されてもよい。
【0125】
図４に示すように、モノリシックＬＥＤ構造は、モノリシックＬＥＤ構造がメサ表面２７およびバルク半導体表面２６を覆うように、第１の半導体層２０の成長表面２５上に設けられる。
【0126】
上述のように、モノリシックＬＥＤ構造は複数の層を備える。各層は、ＩＩＩ族窒化物から形成される。モノリシックＬＥＤ構造は、第２の半導体層３０と、活性層４０と、ｐ型半導体層６０とを備える。いくつかの実施形態では、モノリシックＬＥＤ構造はまた、電子ブロック層５０も備えることができる。
【0127】
上述したように、第２の半導体層３０は、成長表面２５上に設けられて、第１の半導体層のメサ表面２７上の第２の半導体層の第１の部分３４と、第１の半導体層２０のバルク半導体表面２６上の第２の半導体層の第２の部分３６との間に延在する傾斜した側壁３８を提供する。したがって、第２の半導体層３０が第１の半導体層２０のメサ構造２４上に過成長されて、第１の部分３４を備え、傾斜した側壁３３によって囲まれたＩＩＩ族窒化物半導体層が提供される。したがって、第２の半導体層３０は、基板に垂直な規則的な台形断面を有する柱を形成するためにメサ構造２４上に過成長することができ、第２の半導体層の第１の部分３５の表面は実質的に平坦である。第１の部分３５の実質的に平坦な表面は、各層が形成される基板表面と平行な面内にあってもよい。
【0128】
活性層４０、電子ブロック層５０（存在する場合）、およびｐ型半導体層６０は、モノリシックＬＥＤ構造を形成するために、上述の方法に従って第２の半導体層３０上に設けられてもよい。そのようなモノリシックＬＥＤ構造の例は、少なくとも図５、図６、図７、および図９に見ることもできる。
【0129】
ＬＥＤのメサ表面２７の上の活性層内の電荷担体閉じ込めを改善するために、本開示によるＬＥＤ前駆体は、メサ表面２７を覆うモノリシックＬＥＤ構造の第１の部分とバルク半導体表面２６を覆うモノリシックＬＥＤ構造の第２の部分との間にポテンシャル障壁を備えることができ、ポテンシャル障壁は、メサ表面２を覆うｐ型半導体層の第１の部分を取り囲む。すなわち、本開示による方法は、規則的な台形形状の実質的に平坦な表面とバルク半導体表面２６の上に形成された層との間にポテンシャル障壁を提供する。
【0130】
図７および図９に示すように、モノリシックＬＥＤ構造は、メサ表面６４を覆うｐ型半導体層の第１の部分と、バルク半導体表面を覆うｐ型半導体層の第２の部分６６との間にポテンシャル障壁が設けられるように形成され、ポテンシャル障壁は、メサ表面を覆うｐ型半導体層の第１の部分６４を囲む。図７および図９の実施形態におけるポテンシャル障壁の形成は上記で詳細に説明されており、したがって、ここでは繰り返さない。
【0131】
したがって、本開示の一実施形態によるＬＥＤ前駆体を提供することができる。
本開示の別の実施形態によれば、ＬＥＤアレイ前駆体を形成する方法を提供することができる。
本開示の別の実施形態によれば、ＬＥＤアレイ前駆体を形成する方法を提供することができる。
【0132】
この方法によれば、ＩＩＩ族窒化物を備える第１の半導体層２０が基板１０上に形成される。第１の半導体層は、基板１０に対して第１の半導体層２０の反対側に、成長表面２５を有する。したがって、第１の半導体層２０は、図１～図９の実施形態について上述したのと実質的に同じ方法で形成することができる。
【0133】
次に、第１の半導体層２０の成長表面２５が複数のメサ表面２７およびバルク半導体層表面２６を備えるように、第１の半導体層２０の部分が選択的に除去されて複数のメサ構造２４が形成される。したがって、本方法のこのステップは、ＬＥＤ前駆体を形成する方法の対応するステップと実質的に同じであり、複数のメサ構造２４が形成される。
【0134】
複数のメサ構造２４は、第１の半導体層２０の基板成長表面２５の全体にわたって規則的に離間していてもよい。例えば、メサ構造は、メサ構造２４の六方最密充填アレイまたは正方形充填アレイで提供されてもよい。図１０ａは、本開示による第１の半導体層２０と同様の複数のメサ構造を含む典型的な層の走査型電子顕微鏡（ＳＥＭ）画像を示す。第１の半導体層２０の一部分として、複数のメサ構造２４を設けることができることが、図１０ａから諒解されよう。メサ構造２４の各々は、円柱形状（円形断面）の柱であり得る。図８ｂは、図１０ａに示すメサ構造２４のうちの１つの拡大図を示す。
【0135】
次いで、モノリシックＬＥＤアレイ構造が第１の半導体層２０の成長表面２５上に形成され、結果、モノリシックＬＥＤアレイ構造の第１の部分がそれぞれのメサ表面２７を覆い、モノリシックＬＥＤアレイ構造の第２の部分がバルク半導体表面２６を覆う。モノリシックＬＥＤアレイ構造は複数の層を備える。各層は、ＩＩＩ族窒化物から形成される。モノリシックアレイ構造は、第２の半導体層３０と、第２の半導体層３０上に設けられた活性層４０と、活性層４０上に設けられたｐ型半導体層６０とを含むことができる。いくつかの実施形態では、モノリシックＬＥＤアレイ構造はまた、活性層４０と第２の半導体層６０との間に設けられた電子ブロック層５０も備えてもよい。
【0136】
モノリシックＬＥＤアレイ構造は、単一部品として形成されたＬＥＤアレイ構造の提供を参照する。すなわち、モノリシックＬＥＤアレイ構造は、第１の半導体層上に単一部品として形成される。
【0137】
モノリシックＬＥＤアレイ構造の層は、ＬＥＤ前駆体を形成する方法について上述したのと実質的に同じプロセスを使用して提供することができる。モノリシックＬＥＤアレイ構造／モノリシックＬＥＤ構造を形成するための実質的に同じプロセスを、製造されているＬＥＤの数または形状にかかわらず使用することができることが理解されよう。したがって、本開示の過成長方法は、製造プロセスの相当部分がＬＥＤアレイの幾何学的形状とは無関係であるＬＥＤアレイ前駆体の形成方法を提供する。
【0138】
図１０ｃおよび図１０ｄは、過成長モノリシックＬＥＤアレイ構造を有する複数のメサ構造のＳＥＭ画像を示す。モノリシックＬＥＤアレイ構造は、図１０ａに示すものと同様の複数のメサ構造上に形成されている。図１０ａ～図１０ｄでは、メサ構造は正方形充填アレイパターンで形成されている。図１１は、過成長モノリシックＬＥＤアレイ構造を有するメサ構造のさらなるアレイのＳＥＭ画像を示す。図１１において、メサ構造は、図示されているアレイ構造を提供するために、六方最密充填アレイパターンで構成されている。
【0139】
メサ表面２７を覆うｐ型半導体層の各第１の部分６４と、バルク半導体表面２６を覆うｐ型半導体層のバルク部分６６との間にポテンシャル障壁を設けることができる。ポテンシャル障壁は、それぞれのメサ表面２７を覆うｐ型半導体層の各第１の部分６４を取り囲む。
【0140】
各ＬＥＤの各メサ表面２７の上の活性層４０内の電荷担体閉じ込めを改善するために、各ＬＥＤ内で、メサ表面２７を覆うモノリシックＬＥＤ構造の第１の部分とバルク半導体表面２６を覆うモノリシックＬＥＤ構造の第２の部分との間にポテンシャル障壁が形成され、ポテンシャル障壁は、メサ表面２７を覆うｐ型半導体層の第１の部分を取り囲む。すなわち、本開示による方法は、規則的な台形形状の実質的に平坦な表面の上部接触表面とバルク半導体表面２６の上に形成された層との間にポテンシャル障壁を提供する。
【0141】
ＬＥＤアレイの各モノリシックＬＥＤ構造のポテンシャル障壁は、いくつかの方法で形成することができる。例えば、各モノリシックＬＥＤ構造のポテンシャル障壁は、実質的に図７を参照して上述したように、または実質的に図９を参照して上述したように形成することができる。
【0142】
図７に示す構造と同様に、ポテンシャル障壁は、メサ表面を覆うｐ型半導体層の各第１の部分６４を取り囲むｐ型半導体層の第３の部分６１を選択的に除去することによって形成することができる。図７に示すように、ｐ型半導体層６０が、層の厚さを通じて選択的に除去されて、下の層（図７の構造における電子ブロック層５０）が露出される。
【0143】
図９の構造と同様に、ポテンシャル障壁は、Ａｌを含むＩＩＩ族窒化物を備えるｐ型半導体層６０を提供することによって形成されてもよい。ｐ型半導体層６０は、ｐ型半導体層の側壁部分６３とｐ型半導体層の第１の部分６４との間にポテンシャル障壁が提供されるように、メサ表面２７を覆うｐ型半導体層の第１の部分６４よりも高濃度のＡｌがｐ型半導体層の側壁部分６３に組み込まれるように提供される。ｐ型半導体層の側壁部分６３との第１の部分６４とのＡｌ組成の差は、バンドギャップの変化が室温においてｋＴｅＶより大きく（すなわち、約０．２６ｅＶより大きく）なるようなものとすることができる。
【0144】
したがって、ＬＥＤアレイ前駆体を形成する方法が提供される。
本開示のさらなる実施形態によれば、ＬＥＤアレイ前駆体が提供される。
本開示のさらなる実施形態によれば、ＬＥＤアレイ前駆体が提供される。
【0145】
発光ダイオードアレイ前駆体は、第１の半導体層２０と、モノリシックＬＥＤアレイ構造とを備える。
【0146】
第１の半導体層２０はＩＩＩ族窒化物を備える。図４に示すように、第１の半導体層２０は、基板１０上に設けることができる。基板１０は、サファイア、シリコンまたはＳｉＣを備えることができる。基板１０は、ＩＩＩ族窒化物層の形成に適した基板表面を提供するように構成された１つ以上のバッファ層を備えることができる。無論、いくつかの実施形態では、ＬＥＤアレイ前駆体は、上述の方法に従って製造することができ、その後、基板１０を除去することができる。いくつかの実施形態では、ＬＥＤアレイ前駆体は、バックプレーン電子基板に接合されてもよい。バックプレーン電子基板は、ＬＥＤアレイ前駆体のＬＥＤを制御し接触させるように構成された電気回路および接点を備えることができる。いくつかの実施形態では、バックプレーン電子基板は、ｐ型半導体層６０に接合されてもよい。したがって、第１の半導体層２０は、実質的に上で概説した方法に従って提供することができる。
【0147】
図４、図５、図７および図９に示す実施形態と同様に、第１の半導体層２０は、バルク半導体表面２６およびメサ表面２７を含む成長表面２５を画定するように第１の半導体層の主面から延在する複数のメサ構造２４を含む。上述のように、複数のメサ構造２４を備える第１の半導体層の一例を図８ａに示す。
【0148】
図４、図５、図７および図９に示す実施形態と同様に、モノリシックＬＥＤアレイ構造は、モノリシックＬＥＤアレイ構造がメサ表面２７およびバルク半導体表面２６を覆うように、第１の半導体層２０の成長表面２５上に設けられる。
【0149】
上述のように、モノリシックＬＥＤアレイ構造は複数の層を備える。各層は、ＩＩＩ族窒化物から形成される。モノリシックＬＥＤアレイ構造は、第２の半導体層３０と、活性層４０と、電子ブロック層５０と、ｐ型半導体層６０とを備えることができる。モノリシックＬＥＤアレイ構造の層の各々は、連続層として形成されてもよい。したがって、モノリシックＬＥＤアレイ構造の層の各々は、上述したモノリシックＬＥＤ構造と同様の方法で提供することができる。
【0150】
ＬＥＤアレイ前駆体の各メサ表面２７の上の活性層内の電荷担体閉じ込めを改善するために、アレイの各ＬＥＤ前駆体は、それぞれのメサ表面２７を覆う各モノリシックＬＥＤ構造の第１の部分とバルク半導体表面２６を覆う各モノリシックＬＥＤ構造の第２の部分との間にポテンシャル障壁を備え、ポテンシャル障壁は、それぞれのメサ表面２７を覆う各ｐ型半導体層の第１の部分を取り囲む。すなわち、本開示による方法は、規則的な台形形状の各実質的に平坦な表面とバルク半導体表面２６の上に形成された層との間にポテンシャル障壁を提供する。
【0151】
図７および図９を参照すると、各モノリシックＬＥＤアレイ構造は、メサ表面６４を覆うｐ型半導体層の第１の部分と、バルク半導体表面を覆うｐ型半導体層の第２の部分６６との間にポテンシャル障壁が設けられるように形成され、ポテンシャル障壁は、メサ表面６５を覆うｐ型半導体層の第１の部分を囲む。
【0152】
図７および上記の説明を参照すると、ポテンシャル障壁は、メサ表面を覆うｐ型半導体層の第１の部分６７を取り囲むｐ型半導体層の第３の部分６１を選択的に除去することによって形成することができる。図５に示すように、ｐ型半導体層６０を、層の厚さを通じて選択的に除去して、下の層（図５の実施形態における電子ブロック層５０）が露出させることができる。
【0153】
図９を参照すると、ポテンシャル障壁は、Ａｌを含むＩＩＩ族窒化物を備えるｐ型半導体層６０を提供することによって形成されてもよい。ｐ型半導体層６０は、ＬＥＤアレイ前駆体内の各ＬＥＤ前駆体について、ｐ型半導体層の側壁部分６３とｐ型半導体層の第１の部分６７との間にポテンシャル障壁が提供されるように、メサ表面２７を覆うｐ型半導体層の第１の部分６４よりも高濃度のＡｌがｐ型半導体層６０の側壁部分６３に組み込まれるように提供される。ｐ型半導体層の側壁部分６８との第１の部分６４とのＡｌ組成の差は、バンドギャップの変化が室温においてｋＴｅＶより大きく（すなわち、約０．２６ｅＶより大きく）なるようなものとすることができる。
【0154】
例えば、ｐ型半導体層の側壁部分６８は、ｐ型ＡｌｘＧａ１－ｘＮを備えてもよく、２≦ｘ≦５０％であり、ｐ型半導体層のメサ表面部分６５は、ｐ型ＡｌｙＧａ１－ｙＮを備えてもよく、１≦ｙ≦１５％である。
【0155】
上述したように、第２の半導体層３０の傾斜した側壁は、成長表面が傾斜した側壁であるか、または基板に実質的に平行であるかに応じて、ＩＩＩ族窒化物の堆積速度の変動をもたらす。ｐ型半導体層６０の成長について、成長速度の差は、ｐ型半導体層６０へのＡｌの取り込みにも影響する。したがって、傾斜した側壁部分６８は、同じ堆積プロセスを使用してｐ型半導体層の第１の部分６４よりも高いＡｌ含有量を有して形成することができる。したがって、モノリシックＬＥＤ構造のメサ表面部分に電流を閉じ込めるための所望のポテンシャル障壁は、さらなるパターニング工程なしで形成することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2022-04-26
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
発光ダイオード（ＬＥＤ）前駆体を形成する方法であって、（ａ）基板上に第１の半導体層を形成するステップであって、
前記基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成すること、および
前記基板に対して前記第１の半導体副層の反対側で前記第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成することであって、前記歪み副層は、前記歪み副層と前記第１の半導体副層との間の界面において、前記界面における前記歪み副層の面内格子定数が前記第１の面内格子定数であるように圧縮歪み下にある、歪み副層を形成すること
を備える、第１の半導体層を形成するステップと、
（ｂ）前記第１の半導体層がバルク半導体層表面から延在するメサ構造を画定するように、前記第１の半導体層の前記バルク半導体層表面を露出させるために前記第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）前記歪み副層を歪み緩和温度まで加熱するステップであって、前記歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、前記メサ構造は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する前記歪み緩和副層の一部分から形成されたメサ表面を有する、加熱するステップと、
（ｄ）前記メサ表面および前記バルク半導体表面を覆うように前記第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、前記モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
前記メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分、および
前記第１のモノリシックＬＥＤ構造部分を取り囲み、前記メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分
を有する、モノリシックＬＥＤ構造を形成するステップと
を備える、方法。
【請求項2】
前記第１の半導体層の一部分を選択的に除去するステップは、前記バルク半導体層表面が前記第１の半導体副層内に形成されるように、前記歪み副層の一部分を、前記歪み副層の厚さおよび前記第１の半導体副層の対応する部分を通じて除去することを含む、請求項１に記載の方法。
【請求項3】
前記歪み副層はＩｎＸＧａ１－ＸＮを備え、０＜Ｘ≦１である、請求項１または２に記載の方法。
【請求項4】
前記歪み副層は、ＧａＮを備える第１の歪み層とＩｎＸＧａ１－ＸＮを備える第２の歪み層とが交互になっている複数の層を備え、０＜Ｘ≦１である、請求項３に記載の方法。
【請求項5】
前記歪み副層のＩｎ含有量（Ｘ）は、前記第１の半導体副層から離れる厚さ方向に減少する、請求項３又は４に記載の方法。
【請求項6】
前記モノリシックＬＥＤ構造は、前記第１の半導体層の前記メサ表面および前記バルク半導体層表面の上に設けられた第２の半導体層と、
前記第２の半導体層上に設けられた複数のＩＩＩ族窒化物層を備える活性層と、
前記活性層上に形成されたＩＩＩ族窒化物を備えるｐ型半導体層と
を備える、請求項１～６のいずれか１項に記載の方法。
【請求項7】
前記第２の半導体層は、ＧａＮまたはＩｎＹＧａ１－ＹＮを備え、０＜Ｙ≦１である、請求項６に記載の方法。
【請求項8】
前記活性層が、少なくとも５００ｎｍの波長を有する光を出力するように構成されている、請求項６または７に記載の方法。
【請求項9】
前記活性層が、少なくとも前記第２の面内格子定数に等しい第３の面内格子定数を有するＩｎＺＧａ１－ＺＮを備える少なくとも１つの量子井戸層を備え、０＜Ｚ≦１である、請求項６～８のいずれか１項に記載の方法。
【請求項10】
前記メサ表面を覆う前記ｐ型半導体層の第１の部分と、前記バルク半導体表面を覆う前記ｐ型半導体層の第２の部分との間にポテンシャル障壁が設けられており、前記ポテンシャル障壁は、前記メサ表面を覆う前記ｐ型半導体層の前記第１の部分を囲む、請求項６～９のいずれか１項に記載の方法。
【請求項11】
前記歪み緩和温度が少なくとも８００°Ｃである、請求項１～１０のいずれか１項に記載の方法。
【請求項12】
発光ダイオード（ＬＥＤ）前駆体であって、ＩＩＩ族窒化物を備える第１の半導体層であって、前記第１の半導体層は、バルク半導体表面およびメサ表面を含む成長表面を画定するように前記第１の半導体層の主面から延在するメサ構造を含み、前記第１の半導体層は、
第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層、および
前記第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備える歪み緩和副層であって、前記歪み緩和副層は、前記メサ構造の前記メサ表面を提供し、前記メサ表面は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する、歪み緩和副層
を備える、第１の半導体層と、
前記メサ表面および前記バルク半導体表面を覆うように、前記第１の半導体層の前記成長表面上に設けられたモノリシックＬＥＤ構造であって、前記モノリシックＬＥＤ構造は、複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
前記メサ表面の上に設けられた第１のモノリシックＬＥＤ構造部分と、
前記第１のモノリシックＬＥＤ構造部分を取り囲み、前記メサ表面に対して傾斜した側壁表面を有する第２のモノリシックＬＥＤ構造部分と
を有する、モノリシックＬＥＤ構造と
を備える、発光ダイオード（ＬＥＤ）前駆体。
【請求項13】
ＬＥＤアレイ前駆体を形成する方法であって、（ａ）基板上に第１の半導体層を形成するステップであって、
基板の表面上に第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層を形成するステップ、および
前記基板に対して前記第１の半導体副層の反対側の前記第１の半導体副層上にＩＩＩ族窒化物を備える歪み副層を形成するステップであって、前記歪み副層と前記第１の半導体副層との間の界面における前記歪み副層は、前記界面における前記歪み副層の面内格子定数が前記第１の面内格子定数であるように圧縮歪み下にある、ステップと、
（ｂ）前記第１の半導体層がバルク半導体層表面からそれぞれ延在する複数のメサ構造を画定するように、前記第１の半導体層の前記バルク半導体層表面を露出させるために前記第１の半導体層の一部分を選択的に除去するステップと、
（ｃ）前記歪み副層を歪み緩和温度まで加熱するステップであって、前記歪み副層は塑性変形によって緩和して歪み緩和副層を形成し、各メサ構造は、第１の面内格子定数よりも大きい第２の面内格子定数を有する前記歪み緩和副層の一部分から形成されたメサ表面を有する、ステップと、
（ｄ）前記メサ表面および前記バルク半導体表面を覆うように前記第１の半導体層上にモノリシックＬＥＤ構造を形成するステップであって、前記モノリシックＬＥＤ構造は複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
複数の第１のモノリシックＬＥＤ構造部分であって、各々がそれぞれのメサ表面の上に設けられる、複数の第１のモノリシックＬＥＤ構造部分、および
複数の第２のモノリシックＬＥＤ構造部分であって、各々が前記第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれの前記メサ表面に対して傾斜した側壁表面を有する、複数の第２のモノリシックＬＥＤ構造部分と、を有する、ステップと、を備える方法。
【請求項14】
ＬＥＤアレイ前駆体であって、複数のメサ構造を含む第１の半導体層であって、各メサ構造は、バルク半導体表面および複数のメサ表面を含む成長表面を画定するように前記第１の半導体層の主面から延在し、前記第１の半導体層は、
第１の面内格子定数を有するＩＩＩ族窒化物を備える第１の半導体副層、および
前記第１の半導体副層全体にわたって設けられたＩＩＩ族窒化物を備える歪み緩和副層であって、前記歪み緩和副層は、各メサ構造の前記メサ表面を提供し、前記メサ表面は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有する、歪み緩和副層
を備える、第１の半導体層と、
各メサ表面および前記バルク半導体表面を覆うように、前記第１の半導体層の前記成長表面上に設けられたモノリシックＬＥＤ構造であって、前記モノリシックＬＥＤ構造は、複数のＩＩＩ族窒化物層を備え、前記モノリシックＬＥＤ構造は、
各々がそれぞれのメサ表面の上に設けられている複数の第１のモノリシックＬＥＤ構造部分と、
各々が前記第１のモノリシックＬＥＤ構造部分を取り囲み、それぞれの前記メサ表面に対して傾斜した側壁表面を有する複数の第２のモノリシックＬＥＤ構造部分と
を有する、モノリシックＬＥＤ構造と
を備える、ＬＥＤアレイ前駆体。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【0029】
いくつかの実施形態では、歪み副層のＩｎ含有量（Ｘ）は、厚さ方向に変化する（例えば、増加または減少する）。例えば、いくつかの実施形態では、歪み副層のＩｎ含有量（Ｘ）は、厚さ方向に変化し、第１の半導体副層から離れる厚さ方向に減少する。例えば、いくつかの実施形態では、歪み副層はＩｎＸＧａ１－ＸＮの単一層であってもよく、組成（すなわち、Ｉｎ含有量Ｘ）は厚さ方向において漸変する。いくつかの実施形態では、歪み副層が、第１の歪み層と第２の歪み層とが交互になっている複数の層を備える場合、第２の歪み層の各々のＩｎ含有量は異なっていてもよい（すなわち、第１の半導体副層から離れる厚さ方向に減少する）。第１の半導体層に向かってより高いＩｎ含有量を有する歪み副層を提供することによって、歪み緩和副層を形成するときのミスフィット転位の形成が、歪み緩和表面から離れた領域で促進され得る。すなわち、最大の格子不整合が第１の半導体層の成長表面から離れて提供され、それによって、ＬＥＤ前駆体の電気的特性に対する格子不整合（転位）の影響が低減される。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【0098】
図５の実施形態では、第２の歪み層１０２の組成は、歪み緩和副層２２ａの厚さ全体にわたって変化する。図５の実施形態では、第２の歪み層の第１のセット１０４は第１の組成を与えられ、第２の歪み層の第２のセット１０６は第２の組成を与えられる。第１の組成および第２の組成は、第２の歪み層の第２のセット１０６の面内格子定数が第２の歪み層の第１のセット１０４の面内格子定数よりも低くなるように与えることができる。例えば、図５の実施形態では、第２の歪み層の第１のセット１０４はＩｎＸ３ Ｇａ１－Ｘ３ Ｎを備え、０．１≦Ｘ３≦０．４であり、第２の歪み層の第２のセット１０６はＩｎＸ４
Ｇａ１－Ｘ４
Ｎを備え、０＜Ｘ４≦０．１５である。したがって、図５の実施形態は、上述のように、漸変する組成を有する歪み緩和副層２２ａ（歪み副層２２から形成される）の例を提供することが理解されよう。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【0129】
ＬＥＤのメサ表面２７の上の活性層内の電荷担体閉じ込めを改善するために、本開示によるＬＥＤ前駆体は、メサ表面２７を覆うモノリシックＬＥＤ構造の第１の部分とバルク半導体表面２６を覆うモノリシックＬＥＤ構造の第２の部分との間にポテンシャル障壁を備えることができ、ポテンシャル障壁は、メサ表面２７を覆うｐ型半導体層の第１の部分を取り囲む。すなわち、本開示による方法は、規則的な台形形状の実質的に平坦な表面とバルク半導体表面２６の上に形成された層との間にポテンシャル障壁を提供する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【0134】
複数のメサ構造２４は、第１の半導体層２０の基板成長表面２５の全体にわたって規則的に離間していてもよい。例えば、メサ構造は、メサ構造２４の六方最密充填アレイまたは正方形充填アレイで提供されてもよい。図１０ａは、本開示による第１の半導体層２０と同様の複数のメサ構造を含む典型的な層の走査型電子顕微鏡（ＳＥＭ）画像を示す。第１の半導体層２０の一部分として、複数のメサ構造２４を設けることができることが、図１０ａから諒解されよう。メサ構造２４の各々は、円柱形状（円形断面）の柱であり得る。図１０ｂは、図１０ａに示すメサ構造２４のうちの１つの拡大図を示す。
【国際調査報告】