特表2022-548604電界効果トランジスタと直列に接続された絶縁ゲート型電界効果トランジスタを備える半導体デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-11-21
(54)【発明の名称】電界効果トランジスタと直列に接続された絶縁ゲート型電界効果トランジスタを備える半導体デバイス
(51)【国際特許分類】
H01L 21/338 20060101AFI20221114BHJP
H01L 21/8234 20060101ALI20221114BHJP
H01L 21/337 20060101ALI20221114BHJP
【ＦＩ】
H01L29/80 E
H01L27/088 B
H01L27/06 102A
H01L29/80 C
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2022516333
(86)(22)【出願日】2020-08-27
(85)【翻訳文提出日】2022-05-16
(86)【国際出願番号】 SE2020050823
(87)【国際公開番号】W WO2021049990
(87)【国際公開日】2021-03-18
(31)【優先権主張番号】16/570,373
(32)【優先日】2019-09-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】515317134
【氏名又は名称】ケー．エクランド イノベーション
(74)【代理人】
【識別番号】110001243
【氏名又は名称】弁理士法人谷・阿部特許事務所
(72)【発明者】
【氏名】クラス－ハカン エクランド
(72)【発明者】
【氏名】ラーズ ヴェストリング
【テーマコード（参考）】
5F048
5F102
【Ｆターム（参考）】
5F048AC01
5F048AC06
5F048AC09
5F048AC10
5F048BA03
5F048BB02
5F048BB19
5F048BC03
5F048BC07
5F048BD01
5F048BD05
5F048BD09
5F048BG13
5F048BG14
5F102GA01
5F102GA14
5F102GB01
5F102GC02
5F102GC05
5F102GD04
5F102GL03
5F102HC01
(57)【要約】
電界効果トランジスタ（２）ＦＥＴと直列に接続された絶縁ゲート型電界効果トランジスタ（１）を備え、ＦＥＴ（２）は、いくつかの平行な導電性層（ｎ１～ｎ５、ｐ１～ｐ４）を備える、半導体デバイスであって、第１の導電型の基板（１１）は、両方のトランジスタ（１、２）の下を伸張して、半導体デバイスの基礎として配置され、第２の導電型の第１の層（ｎ１）は、基板（１１）上に伸張して配置され、この第１の層（ｎ１）の上部には、いくつかの導電性層が配置され、この導電性層は、第１の導電型の層（ｐ１～ｐ４）を両側に備えた第１の導電型のドープされたエピタキシャル層（ｎ２～ｎ４）によって形成されたチャネルを有し、デバイスの最も上側の層（ｐ５）は、好ましくは、すぐ下にあるいくつかの平行な導電性層（ｐ１～ｐ４、ｎ１～ｎ４）より実質的に厚く、電界効果トランジスタ（２）ＪＦＥＴは、ＪＦＥＴのソース側の第２の導電型のディープポリトレンチＤＮＰＴ、（２２）によって絶縁され、絶縁ゲート型電界効果トランジスタ（１）は、両側の第１の導電型のディープポリトレンチ、ＤＰＰＴ（２２、２３）によって絶縁され、論理およびアナログ制御機能を備えるさらなる絶縁された領域（５）が、両側の第１の導電型のディープポリトレンチ、ＤＰＰＴ、（２３、２４）によって絶縁される、半導体デバイス。
【特許請求の範囲】
【請求項1】
高電圧電界効果トランジスタ（２）ＪＦＥＴと直列に接続された、絶縁ゲート型電界効果トランジスタ（１）ＩＧＦＥＴを備え、前記ＪＦＥＴ（２）は、いくつかの平行な導電性層（ｎ１～ｎ５、ｐ１～ｐ４）を備える半導体デバイスであって、
第１の導電型の基板（１１）は、前記半導体デバイスの基礎として配置され、両方のトランジスタ（１、２）の下で伸張し、
第２の導電型（ｎ１）の第１の層は、前記基板（１１）上に伸張して配置され、
前記第１の層（ｎ１）の上部には、いくつかの導電性層が配置され、前記導電性層は、両側に第１の導電型の層（ｐ１～ｐ４）を備えた、前記第２の導電型のドープされたエピタキシャル層（ｎ２～ｎ４）のいくつかによって形成されたチャネルを有し、
前記デバイスの最も上側の層（ｐ５）は、好ましくは、すぐ下にあるいくつかの平行な導電性層（ｐ１～ｐ４、ｎ１～ｎ４）より実質的に厚く、
前記高電圧電界効果トランジスタ（２）ＪＦＥＴは、前記ＪＦＥＴのソース側で第２の導電型ディープポリトレンチＤＮＰＴ（２２）によって絶縁され、
前記絶縁ゲート型電界効果トランジスタ（１）は、両側の前記第１の導電型のディープポリトレンチ、ＤＰＰＴ（２２、２３）によって絶縁され、
論理およびアナログ制御機能を備えるさらなる絶縁された領域（５）は、両側の前記第１の導電型のディープポリトレンチ、ＤＰＰＴ（２３、２４）によって絶縁されることを特徴とする半導体デバイス。
【請求項2】
前記最も上側の導電性層（ｐ５）は、前記デバイスの表面に前記第２の導電型のマスクされた、注入された層（ｎｘ）（３１）を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項3】
前記ＪＦＥＴソース（１８）に近い側に前記第１の導電型のドープされたゲートを備える前記層（ｐ１～ｐ５）は、前記ドープされたゲートを備える前記層（ｐ１～ｐ５）の他方の部分より高いドーピングを有する遮蔽領域（１７”）を備えることを特徴とする請求項１または２に記載の半導体デバイス。
【請求項4】
前記ＪＦＥＴソース（１８）に近い側で前記基板（１１）上に伸張して配置された前記第２の導電型（ｎ１）の前記第１の層には、前記第１の導電型の遮蔽層（２９）が設けられ、前記遮蔽層は、前記第２の導電型（ｎ１）の前記第１の層からのすべての電流が、前記第２の導電型ディープポリトレンチＤＮＰＴ（２１）を介して前記ソース（１８）に到達することをブロックすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体デバイス。
【請求項5】
前記ＪＦＥＴソース（１８）に近い側で前記基板（１１）上に伸張して配置された前記第２の導電型の前記第１の層（ｎ１）には、前記ｎ１層の中間に少なくとも１つのｐ領域（ｐａ、ｐｂ）が設けられ、前記少なくとも１つのｐ領域（ｐａ、ｐｂ）の上部および下方に新しいチャネルを作り出すことを特徴とする請求項１ないし３のいずれか１つに記載の半導体デバイス。
【請求項6】
開口部（３０、１７’、３０）は、前記ソース接続領域（２１）内に配置され、すべてのゲート層（１７）が前記ディープポリトレンチＤＰＰＴ（２２）と接触することを可能にすることを特徴とする請求項１ないし５のいずれか１つに記載の半導体デバイス。
【請求項7】
前記第１の導電型のフィンガ（１７’）は、前記ソース接続領域（２１）内の前記開口部（３０、１７’、３０）を通じて伸張して配置されて、前記遮蔽領域（１７’’）を前記ディープポリトレンチＤＰＰＴ（２２）に接続することを特徴とする請求項３または６に記載の半導体デバイス。
【請求項8】
前記ＤＰＰＴ材料のフィンガ（１７’）は、前記ソース接続領域（２１）内の前記開口部（３０、１７’、３０）を通じて伸張して配置されて、前記ディープポリトレンチＤＰＰＴ（２２）を前記ソースの近くで規則的な間隔で前記ｐ層ｐ１～ｐ５に接続することを特徴とする請求項３または６に記載の半導体デバイス。
【請求項9】
前記基板（１１）は、前記ＤＰＰＴ（２２～２４）と接続されて、前記第２の導電型の前記第１の層（ｎ１）の第２のゲートとして作用することを特徴とする請求項１ないし８のいずれか１つに記載の半導体デバイス。
【請求項10】
前記第１の導電型のドープされたゲートは、エピタキシャル的に形成された層（ｐ１～ｐ４）であることを特徴とする請求項１ないし９のいずれか１つに記載の半導体デバイス。
【請求項11】
前記第１の導電型のドープされたゲート（ｐ１およびｐ２）は、導電性層（ｎ１およびｎ２）を作り出す、前記第２の導電型のドープされたエピタキシャル層（Ｎ１）のイオン注入形成された層であり、次いで同じ手順が、後続の前記第２の導電型のドープされたエピタキシャル層（Ｎ２～Ｎ４）の堆積後に繰り返されており、最後に、第１の導電型のドープされたエピタキシャル層（ＰＸ）が、堆積されることを特徴とする請求項１ないし９のいずれか１つに記載の半導体デバイス。
【請求項12】
前記ＪＦＥＴ（２）のドレイン側（１９）のチャネル層（ｎ１～ｎ５）は一緒になって、ディープｎポリトレンチＤＮＰＴ（２０）に接続され、前記ＪＦＥＴ（２）のソース側（１８）の前記チャネル層（ｎ１～ｎ５）は一緒になって、ディープｎポリトレンチＤＮＰＴ（２１）に接続されることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体デバイス。
【請求項13】
前記絶縁ゲート型電界効果トランジスタ（１）のドレイン接触（１６）は、前記電界効果トランジスタＪＦＥＴ（２）のソース接触（１８）に電気的に接触されることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体デバイス。
【請求項14】
前記絶縁ゲート型電界効果トランジスタ（１）は、ＭＯＳトランジスタ（１）であることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体デバイス。
【請求項15】
一体型の高速ショットキーダイオードは、ＤＮＰＴ（２１）と前記ＤＰＰＴ（２２）との間に並列に接続され、ｎチャネル層（２７）を、前記ＭＯＳトランジスタ（１）から絶縁されたショットキー金属（２８）に接触させることによって前記ＪＦＥＴの前記ソース側に実装されることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体デバイス。
【請求項16】
前記デバイスは、ラッチ無しＬＩＧＢＴであり、前記ラッチ無しＬＩＧＢＴにおいて、前記ＪＦＥＴ（２）の前記ドレイン（１９）の前記ドーピングは、第２の導電型から第１の導電型に変更されており、横方向ＰＮＰトランジスタを作り出し、前記横方向ＰＮＰトランジスタにおいて、前記ＰＮＰのベースは、前記ＭＯＳトランジスタ（１）によって給電されることを特徴とする請求項１２に記載の半導体デバイス。
【請求項17】
前記第１の導電型の前記層は、ｐ層であり、前記第２の導電型の前記層は、ｎ層であることを特徴とする請求項１ないし１６のいずれか１つに記載の半導体デバイス。
【請求項18】
前記第１の導電型の前記層は、ｎ層であり、前記第２の導電型の前記層は、ｐ層であることを特徴とする請求項１ないし１６のいずれか１つに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、改良された電圧および電流能力を備えた、電界効果トランジスタと直列に接続された絶縁ゲート型電界効果トランジスタを備える半導体デバイスに関し、特に非常に低いオン抵抗を有するデバイスに関する。本発明は、２０１９年３月１４日出願の本出願者の先行出願（特許文献１）のさらなる開発である。
【背景技術】
【0002】
ＪＦＥＴとシリコン内で直列に接続されたＭＯＳＦＥＴなどの絶縁ゲート型電界効果トランジスタは、今日まで長い間、低電圧アナログおよびデジタル機能と同じチップ上に高電圧電力デバイスを組み合わせるためのこの業界の主力となっている。
【0003】
電圧および電流能力を改良するために、片面ＪＦＥＴから、たとえば、特許文献２によって得られるような、オン抵抗を半分に低減する対称ＪＦＥＴに進化してきており、この文献は、高電圧ＭＯＳトランジスタを形成するために同じチップ上に直列に接続された、絶縁ゲート型電界効果トランジスタおよび両面接合ゲート型電界効果トランジスタを説明している。さらなる開発は、特許文献３に示されるように、オン抵抗を３０％にさらに低減する直列の２チャネルを備えたＪＦＥＴを有する。
【0004】
この最新の特許は、特許文献４によってさらに改良されており、この文献は、平行な複数の導電性層が基板内の共通のＮウエル内に、または基板の上部のＮ型エピ層内に垂直に実装されたＪＦＥＴを提案している。その後、絶縁ゲート型電界効果トランジスタおよびＪＦＥＴの直列接続が行われる場合、オン抵抗のさらなる低減が外部から行われ、パフォーマンスが高周波数において改良され、信頼性が高められることが可能であることも示されており、これは、たとえば特許文献５において説明されている。この特許では、いくつかの平行なＪＦＥＴチャネルが、ＪＦＥＴチャネルの数と合致するように最適化されることが可能であるサイズの絶縁ゲート型電界効果トランジスタと直列に共通Ｎウエル内に実装されることも提案されている。これは、外部接続であるため、接続がシリコン内の内部にあるような特許文献４では行われることは可能ではない。
【0005】
平行な導電性層の数は、実際的には、絶縁ゲート型トランジスタおよびさらにこの特許では１５μｍに設定されるＮウエルの深さによって設定される。類似の制限は、特許文献５においても存在し、注入エネルギーによって設定される。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】ＰＣＴ／ＳＥ２０１９／０５０２２９
【特許文献2】米国特許第４，８１１，０７５号明細書
【特許文献3】米国特許第５，３１３，０８２号明細書
【特許文献4】米国特許第６，１６８，９８３号明細書
【特許文献5】米国特許第８，２６４，０１５号明細書
【非特許文献】
【0007】
【非特許文献1】Ｈｉｇｈ－Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：Ｈｉｓｔｏｒｙ，Ｓｔａｔｅ ｏｆ ｔｈｅ Ａｒｔ，Ａｎｄ Ｆｕｔｕｒｅ Ｐｒｏｓｐｅｃｔｓ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．６４．Ｎｏ．３
【発明の概要】
【0008】
イオン注入で複数の導電性層を作製する提案された概念は、上記で指摘されたような基本的制限であるエネルギー注入が非常に高いことにより、期待通りには成功していない。
【0009】
他の制限問題は、注入された原子のプロファイルの移動度および広がりを低下させる放射損傷である。現況技術は、たとえば２０１７年３月のＤｏｎ Ｄｉｓｎｅｙらの非特許文献１に従うと、依然として２～３の平行な導電性層である。
【0010】
現在の手法では、導電性層が、エピタキシャル層によってより良好な制御で放射損傷を有さずに作製されることが提案されている。さらに、Ａｓが、イオン注入においてＰの代わりにドーパントとして使用されることが可能であり、それによってより高い移動度を与える。エピタキシャル技術では、平行に作製されることが可能である導電性層の数に対する基本的な制限はない。
【0011】
導電性層の抵抗が知られているとき、パフォーマンスの予想は、デバイスについての性能指数Ｒｏｎ*Ａとして容易に行われることが可能である。
６～８導電性層について得られるのは：
２３０Ｖデバイスについては、Ｒｏｎ*Ａは、５００ｍΩｍｍ2の現況技術と比較して約１００ｍΩｍｍ2である。
７００Ｖデバイスについては、Ｒｏｎ*Ａは、たとえば、２０１７年３月のＤｏｎ Ｄｉｓｎｅｙらの非特許文献１に従うと、現況技術の１５Ω＊ｍｍ2と比較して約２Ω＊ｍｍ2である。
６～８導電性層について得られるのは：
２３０Ｖデバイスについては、Ｒｏｎ*Ａは、５００ｍΩｍｍ2の現況技術と比較して約１００ｍΩｍｍ2である。
７００Ｖデバイスについては、Ｒｏｎ*Ａは、たとえば、２０１７年３月のＤｏｎ Ｄｉｓｎｅｙらの非特許文献１に従うと、現況技術の１５Ω＊ｍｍ2と比較して約２Ω＊ｍｍ2である。
【0012】
面積の利点は、当然ながらコスト低減だけでなく、静電容量の劇的な低減、切り替え速度の上昇、および極めて高い効率性を意味する。１２００Ｖであっても、垂直電力ＭＯＳデバイスおよびＳｉＣデバイスと競合する実際の機会が存在する。
【0013】
これはすべて、６～８の適度な数の平行な導電性層を備えている。層の数は、基本的な制限が存在しないため、唯一実用的で、容易に増加させることができる。
【図面の簡単な説明】
【0014】
次に、添付の図に示され、先行出願の実施形態を含むいくつかの非限定的な実施形態を用いて、本発明がさらに説明される。
【図1】いくつかの導電性層を備えるＪＦＥＴと直列のＭＯＳトランジスタの形態の、従来の発明に従う半導体デバイスの第１の実施形態の概略図である。
【図2】各エピタキシャル層内に２つのｐ層が注入された、いくつかの導電性層を備えるＪＦＥＴと直列のＭＯＳトランジスタの形態の、従来の発明に従う半導体デバイスの第２の実施形態の図である。
【図6】ドレインのドーピングがｐ＋に変更されているＳＯＩ上に実装された、図２に従うデバイスに基づくＬＩＧＢＴデバイスの図であり、ＬＩＧＢＴデバイスは、ＤＰＰＴと接触して置かれてラッチ無しＬＩＧＢＴを作り出している。
【発明を実施するための形態】
【0015】
図１では、右のＪＦＥＴ２と直列接続の左のＭＯＳトランジスタ１が示され、ＪＦＥＴ２は、いくつかの導電性層、ＪＦＥＴチャネルを備え、ＪＦＥＴチャネルは、図に示されるように平行なｎ層ｎ１～ｎ５によって形成され、共通のｐ層ｐ１～ｐ４ゲートによって分離されている。層は、エピタキシャルリアクタ内に、またはｎ層が一方のリアクタ内に、ｐ層が他方のリアクタ内に堆積される２つのリアクタ内に原位置に堆積される。ウェハがインターロックを通じて真空下で一方から他方に輸送されれば大きな利点となる。第１の層は、１０Ωｃｍから１３５Ωｃｍの範囲の抵抗率を有するｐ型基板の上部で開始する。層の厚さおよびドーピングは、リサーフ原理によって決定され、これは、層の厚さおよびドーピングの積が、約２*１０12チャージ／ｃｍ2でなければならないことを意味し、これは、この条件が満たされる限り、厚さおよびドーピングが変動できることを意味する。
【0016】
図内の第１のチャネル領域は、１*１０16／ｃｍ3のドーピングで２μｍ厚さであるように選択され、そのため上記の条件を満たす。後続の層の厚さおよびドーピングは、次いで、４*１０16／ｃｍ3のドーピングで０．５μｍであるように選択され、実際には好きな層数であることができる。
【0017】
実用的な例として、平行なｎ層ｎ１～ｎ５の数は、好ましくはより厚く２．５μｍで作製されたｎ５エピタキシャル層の前で止められ、ｎ５エピタキシャル層は、０．５μｍの厚さおよび１*１０12／ｃｍ2のチャージを有する、マスクされた、注入されたｐｘ層１７を上側ゲートとして有する。ｐｘ層１７は、２μｍの厚さで５*１０15/ｃｍ3のドーピング密度を有するチャネル層を作製する最も上側のチャネルのためのゲートとして作用するだけである。ドレイン側のチャネル層は一緒になって、ディープＮポリトレンチＤＮＰＴ、２０に接続され、そしてソース側のチャネル層もまた、ディープＮポリトレンチＤＮＰＴ、２１に接続される。ＪＦＥＴ２は、ディープＰポリトレンチ、ＤＰＰＴ２２によって、それと同時にｐ層ｐ１～ｐ４を接続することによって絶縁され、ｐ層ｐ１～ｐ４は、通常接地され、他の方向でｐ層ｐ１～ｐ４に接触するために、開口部３０を備えたソースＤＮＰＴを約５μｍの所与の間隔で分断する。ＪＦＥＴ２のそのように形成された絶縁された領域３に加えて、追加のＤＰＰＴ２３が、たとえば、図では４および５の絶縁されたｎ島を作り出すことができる。
【0018】
第１の導電型のＭＯＳトランジスタ１の絶縁されたｎ領域４の本体領域１２内には、たとえばｐ型材料が配置され、１ｃｍ3あたり１*１０17から１*１０18原子の間でドープされる。本体領域１２は、通常、デバイスの表面の下方を１μｍ以下の深さまで延びる。ＭＯＳトランジスタ１の本体領域１２内には、たとえばｎ＋型材料が１ｃｍ3あたり１＊１０18から１*１０20原子の間でドープされた、第２の導電型のソース領域１３が、配置される。ソース領域１３は、デバイスの表面の下方をたとえば、０．４μｍ以下で延びる。第１の導電型のソース領域１３の左の本体領域１２内の本体接触領域１２１は、１ｃｍ3あたり１*１０18から１*１０20原子の間でドープされる。本体接触領域１２１は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。本体領域１２と本体接触領域１２１の両方は、本体領域１２および本体接触領域１２１を、形成されたポケット領域の外側に延ばすことによって基板に電気的に接続されてよい。
【0019】
第２の導電型の、ＭＯＳトランジスタ１のドレイン接触領域１６は、たとえばｎ＋型材料が、１ｃｍ3あたり１*１０18から１*１０20の間でドープされる。ドレイン接触領域１６は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。
【0020】
ＪＦＥＴ２の絶縁された領域３内には、たとえばｎ＋型材料が１*１０18および１*１０20原子でドープされた、第２の導電型のソース領域１８およびドレイン領域１９が、位置する。ソース領域１８およびドレイン領域１９は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。
【0021】
ＭＯＳトランジスタ１のドレイン接触１６は、ＪＦＥＴ２のソース接触１８と電気的に接続され、こうしてＪＦＥＴ２と直列のＭＯＳトランジスタ１を構成する。
【0022】
デバイスの降伏電圧は、ＪＦＥＴ２のソース領域１８とドレイン領域１９との間のドリフト領域ＬＤおよび基板抵抗率によって決定される。
【0023】
たとえば論理およびアナログ制御機能のために、いくつかの絶縁された領域５が、容易に作製されることが可能である。
【0024】
論理およびＭＯＳデバイスが、絶縁されたｎ層内に図１に示されるように、そして先行出願に説明されるように実装されることが可能である場合、ｐ層が、ＭＯＳデバイスの論理および作動にもかなり好ましくなり、これは、本発明の目的である。
【0025】
同じようにして、絶縁されたｐ領域が、作り出されることが可能である。図７を参照されたい。ｐ層ｐ４の後、薄いエピタキシャルｎ層ｎ５が堆積され、次いで、好ましくはより厚く２．５μｍで作製されたエピタキシャルｐ層ｐ５が堆積され、このｐ層ｐ５は、マスクされた、注入されたｎｘ層３１を有する。０．５μｍの厚さおよび１*１０12／ｃｍ2のチャージを有する上側導電性層であるとき、下にあるｐ５層の厚さは、２μｍであり、２*１０12／ｃｍ2のチャージを有し、これは１*１０16／ｃｍ3のドーピング密度に対応する。ｐ型領域４および５は、２．５μｍの厚さで同じドーピング密度を有し、このドーピング密度は、現況技術のＣＭＯＳの標準である。１*１０15／ｃｍ3の開始材料のｐ型ドーピング密度を有するＣＭＯＳのためのより古い標準もまた、ｐ５エピタキシャル層を２つのｐ層、すなわち１μｍ厚さで２*１０16のドーピングを有する第１のｐ層と、その上部の１．５μｍの厚さで１*１０15のドーピングを有する他方のｐ層とで挟むことによって、容易に達成されることが可能である。そして、マスクされたｎｘ層３１は、ｐ５層の上部を覆わなければならない。
【0026】
デバイスは、好ましくは、図では右に鏡像を備えて、対称的に作製されることが可能であり、２６は、対称線を示す。
【0027】
図１に示されるデバイスが作動するための重要な要件は、ＪＦＥＴ２内のＦＥＴのいずれのピンチ電圧も、ＭＯＳトランジスタ１の絶縁破壊電圧より低いことである。ピンチ電圧は、ＦＥＴの共通表面１８上に現れ、次いで、絶縁されたＭＯＳトランジスタ１のドレイン１６に接続される。図１では、ｐ基板１１の上部の第１の層ｎ１がより太く示され、これは、高い絶縁破壊電圧についての要件を満たすためである。約８００Ｖの絶縁破壊電圧の場合、層の厚さは、約６～７μｍで、５０Ｖ以上のピンチ電圧を有さなければならない。これは、ＭＯＳトランジスタが良好な余力で５０Ｖに耐えることを意味する。また、５０ＶのＭＯＳトランジスタは、１０ＶのＭＯＳデバイスより低いパフォーマンスでより多くのスペースを占有する。したがって、残りのｎ層が、１０Ｖピンチ電圧から開始するように設計され、第１の層が図１に示されるような遮蔽層２９によってＪＦＥＴ２のソース１８から遮蔽されることが、提案される。
【0028】
ここで、層ｎ１からの電流および抵抗への寄与がないとう問題を解決するために、次に、遮蔽層２９を取り除き、新しいｐ領域ｐａをｎ１層の中間にソースに近づけて置き、次いでｐａの上部に一方、ｐａの下方に他方の２つの新しいチャネルを形成し、その両方のチャネルが１０Ｖをずっと下回ってピンチすることが、提案される。ｐａの長さは、約３μｍであり、チャージは、１*１０13／ｃｍ2程度である。これは、図８に示される。２つの短いチャネルは、ｎ１層の抵抗をドレインからソースにかけて非常にわずかに上昇させる（１０～１５％）。総合的には、第５の導電性層が、前の４つに平行に加えられて、オン抵抗を約２０％低減する。より厚いｎ１層を必要とする依然として高い降伏電圧については、別のｐ領域ｐｂ、場合によっては必要とされるパフォーマンスが達成されるまでそれ以上の領域ｐｃなどを加えることが、提案される。
【0029】
共通のＪＦＥＴのピンチ電圧、または実際にはソース電圧は、ＪＦＥＴのドレイン電圧がたとえば８００Ｖまで上昇するときに低く、一定でなければならない。これは、ドレイン電圧が上昇するときにソース電圧の上昇が存在するときには起こらない。ＪＦＥＴソース１８の近くでゲート層ｐ１～ｐ５内のドーピングを上昇させることによって、ゲート層ｐ１～ｐ５の縁に沿って遮蔽領域１７”をこうして形成し、そうしてスーパージャンクションＦＥＴと直列の従来のＦＥＴを形成し、この場合ゲート層は、完全に空乏化されることはない。これは、ＪＦＥＴのドレイン電圧が８００Ｖまで上昇するときにＪＦＥＴ２のソース電圧を一定にする。これは、さらに、重要なミラー静電容量を大幅に低下させる。示される領域内のドーピングは実質的に上昇しているので、これは、ゲート層を接地に接触させる頻度をかなり少なくし、ＪＦＥＴの有効幅を増大させるために使用されることが可能である。遮蔽領域内のチャージは、２＊１０13／ｃｍ2程度であることができる。
【0030】
ゲート層ｐ１～ｐ５は、好ましくは、同じ領域で層をＤＰＰＴ層２２と接触させるフィンガ１７’によって接地され、この領域では、ＤＮＰＴ２１はマスク内の開口部３０によって分断されて、フィンガ１７’がゲート層から伸張し、ｎ＋ソース１８、１８’の接触が中断される領域を作り出す。すべてのゲート層はまた、ソースＤＮＰＴ２１が各ｐ層ｐ１～ｐ５と接触するために分断される領域内にＤＰＰＴ２２から伸張するＤＰＰＴのフィンガによって、したがってフィンガ１７’を置き換えることによって接続されることが可能である。ＤＰＰＴフィンガは、４～５μｍごとに非常に頻繁にｐ層と接触してよい。ＤＰＰＴフィンガはまた、ｎ層のためのサイドゲートとしても作用し、そのため、上記で説明されたような遮蔽領域１７”とほぼ同じパフォーマンス利点を与える。
【0031】
基板１１は、第１の導電型のものであり、通常は、第１の導電型の層と同様に接地される。ドレイン、すなわちｎ１層上の電圧が上昇するとき、層は、基板、および第１のｐ層ｐ１から空乏化される。それにより、基板は、第２の導電型の第１の層ｎ１の第２のゲートとして作用する。
【0032】
【0033】
２μｍの厚さを有する第１のｎ型エピタキシャル層が、１０Ωｃｍから１３５Ωｃｍの範囲の抵抗率のｐ基板の上部で成長する。ウェハは、リアクタから取り出され、２つの導電性層、ｎ１およびｎ２が、注入されたゲート層ｐ１およびｐ２によって形成される。
【0034】
層の厚さおよびドーピングは、リサーフ原理によって決定され、これは、層の厚さおよびドーピングの積が、約２*１０12チャージ／ｃｍ2でなければならないことを意味し、これは、この条件が満たされる限り、厚さおよびドーピングが変動できることを意味する。
【0035】
図内の第１のチャネル領域ｎ１は、４*１０16／ｃｍ3のドーピングで０．５μｍ厚さであるように選択され、そのため上記の条件を満たす。
【0036】
後続の層の厚さおよびドーピングは、次いで、４*１０16／ｃｍ3のドーピングで０．５μｍであるように選択され、実際には好きな層数であることができる。
【0037】
実用的な例として、５つのエピタキシャル層Ｎ１～Ｎ５が堆積され、そのそれぞれは、２つの注入されたｐ層を有する。
【0038】
ドレイン側のチャネル層は一緒になって、表面内のｎ＋ドレイン注入部３に接続される。ソース側のチャネル層は一緒になって、表面内のｎ＋ドレイン注入部３に接続される。
【0039】
ＪＦＥＴ２は、ＪＦＥＴのソース側のディープｐポリトレンチＤＰＰＴ２２によって絶縁される。ソース側のＤＰＰＴ２２は、所与の間隔をあけてｐ層ｐ１～ｐ１０を接続するフィンガを有する。
【0040】
上側ｐ１０ゲート層１７は、マスク内の開口部３０を通じてＤＰＰＴ層と接触させられ、この開口部は、フィンガ１７’がゲート層から伸張し、ｎ＋ソース１８、１８’の接触が中断される領域を作り出している。同じマスクが、すべての他のゲート層を作り出し、接触させるために使用される。フィンガ１７’は、ｎ層すべてが接触していることを確実にする。
【0041】
第１の導電型の絶縁されたｎ領域の本体領域内または部分的にその中では、たとえばｐ型材料が、１ｃｍ3あたり１*１０17および１*１０18原子の間でドープされる。本体領域１２は、通常、デバイスの表面の下方を１μｍ以下の深さまで延びる。
【0042】
ＭＯＳトランジスタ１の本体領域１２の第２の導電型のソース領域１３内では、たとえばｎ＋型材料が、１ｃｍ3あたり１*１０18および１*１０20原子でドープされる。ソース領域１３は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。第１の導電型のソース領域の左の本体領域１２内の本体接触領域１２１は、１ｃｍ3あたり１*１０18から１*１０20原子の間でドープされる。本体接触領域１２１は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。本体領域１２と本体接触領域１２１の両方は、本体領域１２および本体接触領域１２１をポケット領域の外側に延ばすことによって、基板に電気的に接続されてよい。
【0043】
第２の導電型のドレイン接触領域１６は、たとえばｎ＋型材料が、１ｃｍ3あたり１*１０18から１*１０20原子の間でドープされる。ドレイン接触領域１６は、表面の下方をたとえば０．４μｍ以下で延びる。
【0044】
ＪＦＥＴの絶縁された領域３には、たとえばｎ＋型材料が１ｃｍ3あたり１*１０18および１*１０20原子でドープされた、第２の導電型のソース領域１８およびドレイン１９が、位置する。ソース領域１８およびドレイン領域１９は、表面の下方をたとえば０．４μｍ以下で延びる。
【0045】
ＭＯＳトランジスタ１のドレイン接触１６は、ＪＦＥＴ２のソース接触１８に電気的に接触され、こうしてＪＦＥＴ２と直列のＭＯＳトランジスタ１を構成する。
【0046】
デバイスの降伏電圧は、ドリフト領域ＬＤおよび基板抵抗率によって決定される。
【0047】
これまで論じたように、ｎ型の代わりにｐ型の最も外側の厚い層を有することが有益であることができ、これは、本発明の目的である。
【0048】
図２に示されるデバイスはまた、エピ層Ｎ４内のｐ８を取り除き、Ｎ４エピ層の厚さを２μｍから１．５μｍに低減し、ドーピング密度が１*１０16／ｃｍ3である２．５μｍ厚さのｐエピ層ＰＸをその上部に堆積させることによって、変更されることが可能である。その上部には、厚さ０．５μｍおよび１*１０12／ｃｍ2のチャージを有するｎｘ層３１が、注入される。これは、図９に示される。下にあるｐ層の厚さは、このとき、２μｍであり、２*１０12／ｃｍ2のチャージを有し、これは１*１０16／ｃｍ3のドーピング密度に対応する。ｐ型領域４および５は、２．５μｍの厚さで同じドーピング密度を有し、このドーピング密度は、現況技術ＣＭＯＳの標準である。１*１０15／ｃｍ3の開始材料のｐ型ドーピング密度を有するＣＭＯＳのためのより古い標準もまた、ｐ５エピタキシャル層を２つのｐ層、すなわち１μｍ厚さで２*１０16のドーピングを有する第１のｐ層と、その上部の１．５μｍの厚さで１*１０15のドーピングを有する他方のｐ層とで挟むことによって、容易に達成されることが可能である。そして、マスクされたｎｘ層３１は、ｐ５層の上部を覆わなければならない。ＤＮＰＴはまた、ソース側にも付加される。
【0049】
いくつかの絶縁された領域は、論理およびアナログ制御機能のための例５として容易に作製されることが可能である。
【0050】
図２に示されるデバイスが作動するための重要な要件は、ＪＦＥＴ２内のＦＥＴのいずれのピンチ電圧も、ＭＯＳトランジスタ１の絶縁破壊電圧より低いことである。ピンチ電圧は、ＦＥＴの共通表面１８上に現れ、次いで、絶縁されたＭＯＳトランジスタ１のドレイン１６に接続される。図１に説明されるのと同じように、ｐ基板１１の上部の第１の層ｎ１はより厚く、これは、高い絶縁破壊電圧についての要件を満たすためである。約８００Ｖの絶縁破壊電圧については、層の厚さは、約６～７μｍで、５０Ｖ以上のピンチ電圧を有さなければならない。これは、ＭＯＳトランジスタが良好な余力で５０Ｖに耐えることを意味する。また、５０ＶのＭＯＳトランジスタは、１０ＶのＭＯＳデバイスより低いパフォーマンスでより多くのスペースを占有する。したがって、残りのｎ層が、１０ピンチ電圧で開始するように設計され、第１の層が図２に示されるような遮蔽層２９によってＪＦＥＴ２のソース１８から遮蔽されることが、提案される。
【0051】
ここで第１の層２９から電流および抵抗への寄与がないという問題を解決するために、ｐ１が、図１０に示されるように取り除かれる。そのためｐ２の下の厚さは、６μｍにならなければならない。この層は、ｎ２と名付けられる。その厚さのほぼ中間には、新しいｐ領域ｐａが置かれ、次いでｐａの上部に一方およびｐａの下方に他方の２つの新しいチャネルを作り出し、その両方のチャネルは、１０Ｖをずっと下回ってピンチする。２つの短いチャネルは、ｎ２層の抵抗をドレインからソースにかけてわずかに上昇させる（１０～１５％）。より厚いｎ２の層を必要とする依然として高い降伏電圧については、別のｐ領域ｐｂ、場合によっては必要とされるパフォーマンスが達成されるまでそれ以上の領域ｐｃなどを加えることが、提案される。
【0052】
共通のＪＦＥＴのピンチ電圧、または実際にはソース電圧１８は、ＪＦＥＴのドレイン電圧１９がたとえば８００Ｖまで上昇するときに低く、一定でなければならない。これは、ドレイン電圧が上昇するときにソース電圧の上昇が存在するときには起こらない。ＪＦＥＴソース１８の近くでゲート層ｐ１～ｐ１０内のドーピングを上昇させることによって、ゲート層ｐ１～ｐ１０の縁に沿って遮蔽領域１７”を形成し、そうしてスーパージャンクションＦＥＴと直列の従来のＦＥＴを形成し、この場合、ゲート層は、完全に空乏化されることはない。これは、ＪＦＥＴのドレイン電圧が８００Ｖまで上昇するときにＪＦＥＴ２のソース電圧１８を一定にする。これは、さらに、重要なミラー静電容量を大幅に低下させる。示される領域内のドーピングは実質的に上昇しているので、これは、ゲート層を接地に接触させる頻度をかなり少なくし、ＪＦＥＴの有効幅を増大させるために使用されることが可能である。遮蔽領域内のチャージは、２*１０13／ｃｍ2であることができる。
【0053】
図３は、ＪＦＥＴ２と直列接続のＭＯＳトランジスタ１を示し、ＪＦＥＴ２は、いくつかの導電性層、図では平行なｎ層ｎ１～ｎ５であり、共通Ｐ層、ｐ１～ｐ４のゲートによって分離されたＪＦＥＴチャネルを備える。層は、ｐ基板１１によって担持された酸化層１０の上部にエピタキシャルリアクタ内で原位置に堆積される。酸化層１０の上部には、エピタキシャル層ｎ１～ｎ５、ｐ１～ｐ４の成長を開始する前の薄い結晶シード層が存在する。
【0054】
層の厚さおよびドーピングは、リサーフ原理によって決定され、これは、層の厚さおよびドーピングの積が、約２*１０12チャージ／ｃｍ2でなければならないことを意味し、これは、この条件が満たされる限り、厚さおよびドーピングが変動できることを意味する。
【0055】
図では、エピタキシャル層は、等しい厚さ０．５μｍおよび４*１０16／ｃｍ3のドーピングで開始され、実際には好きな層数であることができる。
【0056】
実用的な例として、エピタキシャル層の数は、ｎ５エピタキシャル層の前で止められ、ｎ５エピタキシャル層は、より厚く４．５μｍで作製され、０．５μｍの厚さおよび１＊１０12のチャージを有する、マスクされた、注入されたｐｘ層１７を上側ゲートとして有する。注入されたｐｘ層は、４μｍの厚さで５*１０15/ｃｍ3のドーピング密度を有するチャネル層を作製する１つのチャネルのためのゲートとして作用するだけである。
【0057】
ｐｘゲート層１７は、図１のデバイスと同じようにして、フィンガ１７’によってＤＰＰＴ２２と接触される。
【0058】
ドレイン側のチャネル層ｎ１～ｎ５は一緒になって、ディープＮポリトレンチＤＮＰＴ、２０に接続され、そして、ソース側のチャネル層もまた、ディープＮポリトレンチＤＮＰＴ、２１に接続される。ＪＦＥＴ２は、ディープＰ型ポリトレンチ、ＤＰＰＴ２２によって、それと同時にｐ層ｐ１～ｐ４を接続することによって絶縁され、ｐ層ｐ１～ｐ４は、通常接地され、他の方向でｐ層ｐ１～ｐ４に接触するためにソースＤＮＰＴ２１を所与の間隔で中断する。絶縁された領域３に加えて、追加のＤＰＰＴ２３、２４が、たとえば図では４および５である絶縁されたｎ島を作り出すことができる。
【0059】
第１の導電型の絶縁されたｎ領域４の本体領域１２内または部分的にその中では、たとえばｐ型材料が、１ｃｍ3あたり１*１０17から１*１０18原子の間でドープされる。本体領域１２は、デバイスの表面の下方を１μｍ以下の深さまで延びる。第２の導電型のＭＯＳトランジスタ１の本体領域１２内のソース領域１３内に、たとえばｎ＋型材料が、１ｃｍ3あたり１*１０18および１*１０20原子でドープされる。ソース領域１３は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。第１の導電型のソース領域１２の左の本体領域１２内の本体接触領域１２１が、配置され、１ｃｍ3あたり１*１０18から１*１０20原子の間でドープされる。本体接触領域１２１は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。本体領域１２と本体接触領域１２１の両方は、本体領域１２および本体接触領域１２１をポケット領域の外側まで延ばすことによって基板に電気的に接続されてよい。
【0060】
第２の導電型のドレイン接触領域１６は、たとえばｎ＋材料が、１ｃｍ3あたり１*１０18から１*１０20原子の間でドープされる。ドレイン接触領域１６は、デバイスの表面の下方をたとえば０．４μｍ以下で延びる。
【0061】
ＪＦＥＴ２の分離された領域３内には、たとえばｎ＋型材料が１ｃｍ3あたり１*１０18および１*１０20原子でドープされた、第２の導電型のソース領域１８およびドレイン領域１９が、位置する。ソース領域１８およびドレイン領域１９は、表面の下方をたとえば０．４μｍ以下で延びる。
【0062】
ＭＯＳトランジスタ１のドレイン接触１６は、ＪＦＥＴ２のソース接触１８に電気的に接触され、こうしてＪＦＥＴ２と直列のＭＯＳトランジスタ１を構成する。デバイスの降伏電圧は、ドリフト領域ＬＤによって決定される。
【0063】
いくつかの絶縁された領域５は、論理およびアナログ制御機能用に例として容易に作製されることが可能である。
【0064】
図３に関連して示され、説明される実施形態では、エピタキシャル層は、酸化層１０の上部にある。そのような実装はまた、ｐ層がエピタキシャルｎ層内に注入される図２に関連して示され、説明される実施形態と共に提供されることが可能である。
【0065】
ドレインおよび接地と平行な高電圧ショットキーダイオードが、内部に容易に実装されることが可能である。
【0066】
図１のｐｘフィンガ１７’は、図４に参照されるように２つに分離されて、その中間にｎ型表面領域２７を作り出し、ショットキー金属またはケイ化物とのこの接触２８は、ＰＮ接合部と平行なショットキーダイオードを作り出す。高パフォーマンスダイオードは、ダイオードが順方向にバイアスされ、正常な逆転条件に切り替えられて戻ったときに多くの寄生電力を発生させる多くの自動車用途において非常に重要である。ダイオードは遅くなりすぎるが、一体化されたショットキーダイオードは、この問題を解決する。外部のダイオードを使用することは、必要ではない。
【0067】
対応するデバイスが、図２のデバイスを使用し、ｐ１０フィンガを図５に参照されるように２つに分離し、その中間にｎ型表面領域２７を作り出すことによって形成され、ショットキー金属またはケイ化物とのこの接触２８は、ＰＮ接合部と平行なショットキーダイオードを作り出す。
【0068】
横方向ＬＩＧＢＴは、ＭＯＳトランジスタと横方向ＰＮＰトランジスタの組み合わせであり、ここではＭＯＳトランジスタは、ＰＮＰトランジスタのベースを駆動する。デバイスは、その電流能力を制限するラッチアップが発生しやすい。従来のデバイスでは、ＭＯＳトランジスタおよび横方向ｐｎｐは、同じＮウエル（Ｎ領域）内に作製される。デバイスを分割することによって、劇的に増大された電流能力を有するラッチ無しのＬＩＧＢＴが生成されることが可能である。特許文献５を参照されたい。
【0069】
図６では、図２のデバイスは、ドレイン１９のドーピングがｐ＋に変更されているＳＯＩ上に実装され、ＤＰＰＴ２０と接触して置かれる。これは、横方向ＰＮＰトランジスタを形成し、ここではエミッタは、Ｐ＋接続されたＤＰＰＴ２０であり、ベースはすべて、ベース接触に接続された導電性のｎ層である。コレクタはすべて、ＤＰＰＴ２０に接続されたゲート層である。ベースが外部ＭＯＳトランジスタによって給電されるとき、多くの導電性Ｎ領域を有するラッチ無しＬＩＧＢＴが作り出されており、これによって電流能力を劇的に上昇させるはずである。
【0070】
図では右に鏡像を備えて対称的に作製されることが可能であるすべてのデバイスにおいて、参照記号２６は、対称線を示す。
【0071】
本明細書で説明される本発明はまた、本明細書で説明されるすべてのｎ層がｐ層によって置き換えられ、それに対応して、ｐ基板を含むすべてのｐ層がｎ層によって置き換えるように変更されることが可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2022-05-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
高電圧接合電界効果トランジスタ（２）ＪＦＥＴと直列に接続された、絶縁ゲート型電界効果トランジスタ（１）ＩＧＦＥＴを備え、前記ＪＦＥＴ（２）は、いくつかの平行な導電性層（ｎ１～ｎ５、ｐ１～ｐ５）を備える半導体デバイスであって、
第１の導電型の基板（１１）は、前記半導体デバイスの基礎として配置され、両方のトランジスタ（１、２）の下で伸張し、
第２の導電型（ｎ１）の第１の層は、前記基板（１１）上に伸張して配置され、
前記第１の層（ｎ１）の上部には、いくつかの平行な導電性層（ｎ２～ｎ５、ｐ１～ｐ５）が配置され、前記導電性層は、両側に第１の導電型の層（ｐ１～ｐ５）を備えた、前記第２の導電型のドープされたエピタキシャル層（ｎ２～ｎ５）のいくつかによって形成されたチャネルを有し、
前記デバイスの最も上側の層（ｐ５）は、前記第１の導電型であり、すぐ下にあるいくつかの平行な導電性層（ｐ１～ｐ４、ｎ１～ｎ５）より実質的に厚く、および、前記最も上側の層（ｐ５）の上部を覆う前記デバイスの表面に前記第２の導電型のマスク注入層（ｎｘ）（３１）を有し、前記マスク注入層（３１）は、前記ＪＦＥＴのソース接触（１８）およびドレイン接触（１９）に接続され、
前記接合電界効果トランジスタ（２）ＪＦＥＴは、前記ＪＦＥＴのソース側で第１の導電型ディープポリトレンチ（２２）によって絶縁され、前記第１の導電型のディープポリトレンチ（２２）は、前記第１の導電型の前記いくつかの平行な導電性層（ｐ１～ｐ５）に接続され、
前記絶縁ゲート型電界効果トランジスタ（１）は、両側の前記第１の導電型のディープポリトレンチ（２２、２３）によって絶縁され、
論理およびアナログ制御機能を備えるさらなる絶縁された領域（５）は、両側の前記第１の導電型のディープポリトレンチ（２３、２４）によって絶縁されることを特徴とする半導体デバイス。
【請求項2】
前記第１の導電型のドープされたゲートを含む前記層（ｐ１～ｐ５）は、前記ＪＦＥＴソース（１８）に近い側に配置され、および、前記ドープされたゲートを含む前記層（ｐ１～ｐ５）の他方の部分より高いドーピングを有する遮蔽領域（１７”）を備えたことを特徴とする請求項１に記載の半導体デバイス。
【請求項3】
前記ＪＦＥＴソース（１８）に近い側で前記基板（１１）上に伸張して配置された前記第２の導電型（ｎ１）の前記第１の層には、前記第１の導電型の遮蔽層（２９）が設けられ、前記遮蔽層は、前記第２の導電型（ｎ１）の前記第１の層からの電流のいずれもが、前記第２の導電型のディープポリトレンチ（２１）を介して前記ソース（１８）に到達することをブロックすることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項4】
前記ＪＦＥＴソース（１８）に近い側で前記基板（１１）上に伸張して配置された前記第２の導電型の前記第１の層（ｎ１）には、前記ｎ１層の中間に少なくとも１つのｐ領域（ｐａ、ｐｂ）が設けられ、前記少なくとも１つのｐ領域（ｐａ、ｐｂ）の上部および下方に新しいチャネルを作り出すことを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項5】
開口部（３０、１７’、３０）は、前記ソース接続領域（２１）内に配置され、すべてのゲート層（１７）が前記ディープポリトレンチ（２２）と接触することを可能にすることを特徴とする請求項１ないし４のいずれか１つに記載の半導体デバイス。
【請求項6】
前記第１の導電型のフィンガ（１７’）は、ソース接続領域（２１）内の前記開口部（３０、１７’、３０）を通じて伸張して配置されて、前記遮蔽領域（１７’’）を前記ディープポリトレンチ（２２）に接続することを特徴とする請求項２または５に記載の半導体デバイス。
【請求項7】
前記第１の導電型材料のフィンガ（１７’）は、前記ソース接続領域（２１）内の前記開口部（３０、１７’、３０）を通じて伸張して配置されて、前記第１の導電型の前記ディープポリトレンチ（２２）を前記ソースの近くで規則的な間隔で前記ｐ層（ｐ１～ｐ５）に接続することを特徴とする請求項２または５に記載の半導体デバイス。
【請求項8】
前記第１の導電型のドープされたゲート（ｐ１およびｐ２）は、導電性層（ｎ１およびｎ２）を作り出す、前記第２の導電型のドープされたエピタキシャル層（Ｎ１）のイオン注入形成層であり、次いで同じ手順が、後続の前記第２の導電型のドープされたエピタキシャル層（Ｎ２～Ｎ４）の堆積後に繰り返されており、最後に、第１の導電型のドープされたエピタキシャル層（ＰＸ）が堆積されることを特徴とする請求項１ないし７のいずれか１つに記載の半導体デバイス。
【請求項9】
前記ＪＦＥＴ（２）のドレイン側（１９）のチャネル層（ｎ１～ｎ５）は一緒になって、前記第２の導電型のディープポリトレンチ（２０）に接続され、前記ＪＦＥＴ（２）のソース側（１８）の前記チャネル層（ｎ１～ｎ５）は一緒になって、前記第２の導電型のディープポリトレンチ（２１）に接続されることを特徴とする請求項１ないし８のいずれか１つに記載の半導体デバイス。
【請求項10】
前記絶縁ゲート型電界効果トランジスタ（１）のドレイン接点（１６）は、前記電界効果トランジスタＪＦＥＴ（２）のソース接触（１８）に電気的に接触されることを特徴とする請求項１ないし９のいずれか１つに記載の半導体デバイス。
【請求項11】
前記絶縁ゲート型電界効果トランジスタ（１）は、ＭＯＳトランジスタ（１）であることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体デバイス。
【請求項12】
一体型の高速ショットキーダイオードは、第２の導電型のディープポリトレンチ（２１）と前記前記第１の導電型のディープポリトレンチ（２２）との間で並列に接続され、ｎチャネル層（２７）を前記ＭＯＳトランジスタ（１）から絶縁されたショットキー金属（２８）に接触させることによって、前記ＪＦＥＴの前記ソース側に実装されることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体デバイス。
【請求項13】
前記デバイスは、ラッチ無しＬＩＧＢＴであり、前記ラッチ無しＬＩＧＢＴにおいて、前記ＪＦＥＴ（２）の前記ドレイン（１９）の前記ドーピングは、第２の導電型から第１の導電型に変更されており、横方向ＰＮＰトランジスタを作り出し、前記横方向ＰＮＰトランジスタにおいて、前記ＰＮＰのベースは、前記ＭＯＳトランジスタ（１）によって給電されることを特徴とする請求項９に記載の半導体デバイス。
【請求項14】
前記第１の導電型はｐ型であり、前記第２の導電型はｎ型であることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体デバイス。
【請求項15】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体デバイス。
【国際調査報告】