特表 2022-550062 セグメント化された抵抗器デジタルアナログコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-30

(54)【発明の名称】セグメント化された抵抗器デジタルアナログコンバータ

(51)【国際特許分類】

   H03M 1/38 20060101AFI20221122BHJP

   H03M 1/68 20060101ALI20221122BHJP

   H03M 1/80 20060101ALI20221122BHJP

【ＦＩ】

H03M1/38

H03M1/68

H03M1/80

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022519132

(86)(22)【出願日】2020-09-21

(85)【翻訳文提出日】2022-05-24

(86)【国際出願番号】 US2020051742

(87)【国際公開番号】W WO2021061547

(87)【国際公開日】2021-04-01

(31)【優先権主張番号】16/582,243

(32)【優先日】2019-09-25

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】ロヒット ナルラ

(72)【発明者】

【氏名】プリータム チャラン アナンド タデパーシ

(72)【発明者】

【氏名】マヤンク ジェイン

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AB04

5J022AB09

5J022BA05

5J022CF01

(57)【要約】

アナログデジタルコンバータ（ＡＤＣ）が抵抗回路ネットワークを有するデジタルアナログ変換器（ＤＡＣ、４０８）を含む。抵抗器ネットワークは第１及び第２セグメント（Ｂ０～９、Ｔ１～１５）を含む。第１セグメント（Ｂ０～９、Ｔ１～１５）は第１の供給電圧ノードと抵抗器（Ｒ）の第１のセットの間に結合される第１のスイッチ（ＳＷ）を含む。第２セグメント（Ｔ１３、１４）は第１の供給電圧ノードと第２のセット（４５０）の抵抗器の間に結合される第２のスイッチ（ＳＷ）を含む。第１セグメントは第２の抵抗器と直列結合される第３のスイッチを含む。第３のスイッチと第２の抵抗器の直列組み合わせは抵抗器の第１のセットの少なくとも１つの抵抗器と並列に結合される。第２セグメントは第３の抵抗器と直列結合される第４スイッチを含む。第４スイッチと第３の抵抗器の直列組み合わせは抵抗器の第２のセットの少なくとも１つの抵抗器と並列に結合される。

【特許請求の範囲】

【請求項1】

アナログデジタルコンバータ（ＡＤＣ）であって、
抵抗器ネットワークを含むデジタルアナログコンバータ（ＤＡＣ）を含み、
前記抵抗器ネットワークが、第１のセグメント及び第２のセグメントを含み、前記第１のセグメントが、第１の供給電圧ノードと抵抗器の第１のセットとの間に結合される第１のスイッチを含み、前記第２のセグメントが、前記第１の供給電圧ノードと抵抗器の第２のセットとの間に結合される第２のスイッチを含み、
前記第１のセグメントが、第２の抵抗器と直列に結合される第３のスイッチを含み、前記第３のスイッチと前記第２の抵抗器の前記直列の組み合わせが、前記抵抗器の第１のセットの少なくとも１つの抵抗器と並列に結合され、
前記第２のセグメントが、第３の抵抗器と直列に結合される第４のスイッチを含み、前記第４のスイッチと前記第３の抵抗器との前記直列の組み合わせが前記抵抗器の第２のセットの少なくとも１つの抵抗器と並列に結合される、
ＡＤＣ。

【請求項2】

請求項１に記載のＡＤＣであって、
前記第３のスイッチと前記第２の抵抗器との前記直列の組み合わせが、前記抵抗器の第１のセットの少なくとも２つの抵抗器の直列の組み合わせと並列に結合され、
前記第４のスイッチと前記第３の抵抗器との前記直列の組み合わせが、前記抵抗器の第２のセットの少なくとも２つの抵抗器の直列の組み合わせと並列に結合される、
ＡＤＣ。

【請求項3】

請求項１に記載のＡＤＣであって、前記第１のセグメントがバイナリセグメントを含み、前記第２のセグメントがサーモメトリックセグメントを含み、前記抵抗器ネットワークが前記バイナリセグメントとサーモメトリックセグメントとの間に結合される抵抗器の第３のセットをさらに含み、前記抵抗器の第３のセットが、直列に結合される第４及び第５の抵抗器、直列に結合される第６及び第７の抵抗器を含み、前記第４及び第５の抵抗器の直列の組み合わせが、前記第６及び第７の抵抗器の直列の組み合わせと並列に結合される、ＡＤＣ。

【請求項4】

請求項１に記載のＡＤＣであって、前記抵抗器の第２のセットが、
前記第２のスイッチと前記ＤＡＣの出力ノードとの間に直列に結合される第４、第５、第６、及び第７の抵抗器と、
直列に結合される第８、第９、第１０、第１１の抵抗器と、
を含み、
前記第４～第７の抵抗器が、前記第８～第１１の抵抗器の前記直列組み合わせと並列に結合される、
ＡＤＣ。

【請求項5】

請求項４に記載のＡＤＣであって、前記抵抗器の第１のセットが、前記抵抗器の第２のセットよりも少ない抵抗器を含む、ＡＤＣ。

【請求項6】

請求項１に記載のＡＤＣであって、前記抵抗器の第１のセットの各抵抗器が、
ｎウェル上に形成されるポリシリコン抵抗器と、
ｐドープ基板と、
前記ｎウェルより高いドーピング濃度を有するｎドープ領域と、
前記ｎドープ領域への電気的接続と、
を含み、
前記電気的接続が前記第１のスイッチに結合される、
ＡＤＣ。

【請求項7】

請求項１に記載のＡＤＣであって、前記ＤＡＣの出力ノードに結合されるコンパレータをさらに含み、また、前記コンパレータの出力及び前記ＤＡＣの入力に結合されるレジスタを含む、ＡＤＣ。

【請求項8】

アナログデジタルコンバータ（ＡＤＣ）であって、
抵抗器ネットワークを含むデジタルアナログコンバータ（ＤＡＣ）を含み、
前記抵抗器ネットワークが、複数のバイナリセグメントと複数のサーモメトリックセグメントとを含み、
第１のサーモメトリックセグメントが、第１のスイッチと、第１のスイッチとＤＡＣの出力ノードとの間に直列に結合される一対のユニット抵抗器とを含み、第２のサーモメトリックセグメントが、第２のスイッチと、第２のスイッチと出力ノードとの間に結合される２つ以上のユニット抵抗とを含む、
ＡＤＣ。

【請求項9】

請求項８に記載のＡＤＣであって、前記第２のサーモメトリックセグメントが、前記第２のスイッチと前記出力ノードとの間に結合される８つのユニット抵抗を含む、ＡＤＣ。

【請求項10】

請求項９に記載のＡＤＣであって、前記８つのユニット抵抗器のうちの４つが直列に結合され、前記８つのユニット抵抗器のうちの別の４つも直列に結合され、前記２つの直列のユニット抵抗器が互いに並列に結合される、ＡＤＣ。

【請求項11】

請求項８に記載のＡＤＣであって、前記第１のサーモメトリックセグメントが、第２の抵抗器と直列に結合される第３のスイッチを含み、前記第３のスイッチと第２の抵抗器の直列組み合わせが、前記第１のサーモメトリックセグメントの対応するユニット抵抗器の対のうちの少なくとも１つと並列に結合されている、ＡＤＣ。

【請求項12】

請求項９に記載のＡＤＣであって、前記第２のセグメントが、第３の抵抗器と直列に結合される第４のスイッチを含み、前記第４のスイッチと前記第３の抵抗器との直列組み合わせが、前記第２のサーモメトリックセグメントの前記ユニット抵抗器のうちの少なくとも１つと並列に結合される、ＡＤＣ。

【請求項13】

請求項８に記載のＡＤＣであって、前記複数のバイナリセグメントの第１のバイナリセグメントが、複数のユニット抵抗器と、第２の抵抗器と直列に結合される第３のスイッチとを含み、前記第３のスイッチと第２の抵抗器の前記直列組み合わせが、前記第１のバイナリセグメントの前記複数のユニット抵抗器の少なくとも１つのユニット抵抗器と並列に結合される、ＡＤＣ。

【請求項14】

請求項８に記載のＡＤＣであって、前記第１及び第２のサーモメトリックセグメントのそれぞれのユニット抵抗器が、
ｎウェル上に形成されるポリシリコン抵抗器と、
ｐドープ基板と、
前記ｎウェルよりも高いドーピング濃度を有するｎドープ領域と、
前記ｎドープ領域への電気的接続と、
を含み、
前記電気的接続が、それぞれの第１又は第２のスイッチに結合される、
ＡＤＣ。

【請求項15】

アナログデジタルコンバータ（ＡＤＣ）であって、
抵抗器ネットワークを含むデジタルアナログコンバータ（ＤＡＣ）を含み、
前記抵抗器ネットワークが複数のセグメントを含み、前記複数のセグメントが、第１のスイッチと抵抗器の第１のセットとを含む第１のセグメントを含み、前記第１のスイッチが供給電圧ノードと抵抗器の第１のセットとの間に結合され、
前記第１のセグメントがまた、第２の抵抗器と直列に結合される第２のスイッチを含み、前記第２のスイッチと第２の抵抗器との直列の組み合わせが、前記抵抗器の第１のセットのうちの少なくとも１つの抵抗器と並列に結合され、前記第１のスイッチが、動作時間期間の間、前記抵抗器の第１のセットに供給電圧を印加するように制御されるとき、前記第２のスイッチが、前記動作時間期間未満の間オンにされ、次いで、前記動作時間期間の残りの間オフにされるように構成される、
ＡＤＣ。

【請求項16】

請求項１５に記載のＡＤＣであって、前記第２のスイッチと前記第２の抵抗器との前記直列の組み合わせが、前記抵抗器の第１のセットの少なくとも２つの抵抗器の直列の組み合わせと並列に結合される、ＡＤＣ。

【請求項17】

請求項１５に記載のＡＤＣであって、前記複数のセグメントが第２のセグメントを含み、前記第２のセグメントが第３のスイッチ及び抵抗器の第２のセットを含み、前記第３のスイッチが前記供給電圧ノードと前記抵抗器の第２のセットとの間に結合され、前記抵抗器ネットワークがさらに、前記バイナリ及びサーモメトリックセグメント間に結合される抵抗器の第３のセットを含み、前記抵抗器の第３のセットが、直列に結合される第４及び第５の抵抗器、直列に結合される第６及び第７の抵抗器を含み、前記第４及び第５の抵抗器の前記直列の組み合わせが、前記第６及び第７の抵抗器の前記直列の組み合わせと並列に結合される、ＡＤＣ。

【請求項18】

請求項１７に記載のＡＤＣであって、前記抵抗器の第１のセットが前記抵抗器の第２のセットよりも多くの抵抗器を含み、前記抵抗器の第１のセットが、前記抵抗器の第２のセットと同じ実効抵抗を有する、ＡＤＣ。

【請求項19】

請求項１７に記載のＡＤＣであって、前記抵抗器の第１のセットが、
前記第１のスイッチと前記ＤＡＣの出力ノードとの間に直列に結合される第４、第５、第６、及び第７の抵抗器と、
直列に結合される第８、第９、第１０、第１１の抵抗器と、
を含み、
前記第４～第７の抵抗器の直列の組み合わせが、前記第８～第１１の抵抗器の前記直列の組み合わせと並列に結合される、
ＡＤＣ。

【請求項20】

請求項１５に記載のＡＤＣであって、前記抵抗器の第１のセットの各抵抗器が、
ｎウェル上に形成されるポリシリコン抵抗器と、
ｐドープ基板と、
前記ｎウェルよりも高いドーピング濃度を有するｎドープ領域と、
ｎ‐ドープ領域への電気的接続と、
を含み、
前記電気的接続が前記第１のスイッチに結合される、
ＡＤＣ。

【発明の詳細な説明】

【技術分野】

【0001】

アナログデジタルコンバータ（ＡＤＣ）の一種として、逐次比較レジスタ（ＳＡＲ）ＡＤＣがある。ＳＡＲ ＡＤＣは、最上位ビット（ＭＳＢ）で始まり、次に最上位のビットなど、最下位ビット（ＬＳＢ）が決定されるまで反復して、出力デジタルコードを決定する。ＳＡＲ ＡＤＣの各サイクルは、入力アナログ信号を、連続する各反復でリセットされる閾値電圧と比較する。最初のサイクルでは、閾値電圧が入力電圧範囲の中間点にセットされ、入力電圧が閾値電圧より高い場合はＭＳＢが「１」に、閾値電圧より低い場合は「０」に決定される。一旦ＭＳＢが既知となると、閾値電圧は、そのサイクルにおいて、ＭＳＢが１であると決定された場合、前の中間点電圧と最大入力電圧との間の範囲の中間点、又はＭＳＢが０であると決定された場合、０Ｖ（すなわち、入力電圧範囲の下端）と前の中間点電圧との間の範囲の中間点にリセットされる。このプロセスは繰り返され、閾値電圧は、ＬＳＢが決定されるまで、サイクル毎にリセットされる。その時点で、完全なデジタル出力コードが決定されている。

【0002】

ＳＡＲ ＡＤＣは、デジタル値を、コンパレータによってアナログ信号と比較すべき閾値電圧に変換するデジタルアナログコンバータ（ＤＡＣ）を含む。ＤＡＣに提供されるデジタル値はサイクル毎に変更され、そのため、ＤＡＣからのアナログ出力閾値電圧も、上述したように、サイクル毎に変更される。

【発明の概要】

【0003】

一例において、アナログデジタルコンバータ（ＡＤＣ）が、抵抗器ネットワークを有するデジタルアナログコンバータ（ＤＡＣ）を含む。抵抗器ネットワークは、第１及び第２のセグメントを含む。第１のセグメントは、第１の供給電圧ノードと抵抗器の第１のセットとの間に結合された第１のスイッチを含む。第２のセグメントは、第１の供給電圧ノードと抵抗器の第２のセットとの間に結合された第２のスイッチを含む。第１のセグメントは、第２の抵抗器と直列に結合された第３のスイッチを含む。第３のスイッチと第２の抵抗器との直列の組み合わせは、抵抗器の第１のセットの少なくとも１つの抵抗器と並列に結合される。第２のセグメントは、第３の抵抗器と直列に結合された第４のスイッチを含む。第４のスイッチと第３の抵抗器との直列の組み合わせは、抵抗器の第２のセットの少なくとも１つの抵抗器と並列に結合される。

【0004】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【図面の簡単な説明】

【0005】

【図1】逐次比較レジスタ（ＳＡＲ）ベースのアナログデジタルコンバータ（ＡＤＣ）の例を図示する。

【0006】

【図2】図１のＳＡＲ ＡＤＣにおいて用いられる抵抗器ベースのデジタルアナログコンバータ（ＤＡＣ）の例示の実装を示す。

【0007】

【図3】図１のＳＡＲ ＡＤＣを用いた集積回路（ＩＣ）を含むサーバコンピュータを示す。

【0008】

【図4】図１のＳＡＲ ＡＤＣにおいて用いられる抵抗器ベースのＤＡＣの別の例示の実装を図示する。

【0009】

【図5】ＳＡＲ ＡＤＣのＤＡＣにおいて用いられるユニット抵抗器の例示の実装を示す。

【0010】

【図6】直列に接続された図５のような２つのユニット抵抗器を図示する。

【0011】

【図7】図６のように、抵抗器ベースのＤＡＣの２つの隣り合ったセグメントの電気回路モデルを含む。

【0012】

【図8】図１のＳＡＲ ＡＤＣにおいて用いられる抵抗器ベースのＤＡＣのさらに別の例示の実装を図示する。

【0013】

【図9】図８のように、抵抗器ベースのＤＡＣの２つの隣り合ったセグメントの電気回路モデルを含む。

【0014】

【図10】図２の抵抗器ベースＤＡＣのセグメントの整定時間期間を図示するタイミング図を示す。

【0015】

【図11】抵抗器ベースのＤＡＣの個々のセグメントの代替例と、整定時間期間を示すタイミング図を示す。

【0016】

【図12】ＤＡＣ内のスイッチ抵抗ミスマッチに起因する一対の直列接続抵抗器の積分非線形性を低減するための例示の実装を示す。

【発明を実施するための形態】

【0017】

図１は、ＳＡＲ ＡＤＣ１００の例示の実装を示す。例示のＳＡＲ ＡＤＣ１００は、サンプル・ホールド回路１０２と、コンパレータ１０４と、ＳＡＲ１０６と、ＤＡＣ１０８とを含む。サンプル・ホールド回路１０２は、入力電圧ＶＩＮをサンプル・ホールドし、それをコンパレータ１０４によってＤＡＣ１０８からの閾値電圧１０９と比較する。コンパレータ１０４からの出力は、ＶＩＮがＤＡＣの出力電圧より大きいか小さいかに応じて、高レベル又は低レベルである。各サイクルにおけるコンパレータ１０４からの出力は、出力デジタルコードの次の最上位ビットを表す。出力デジタルコードは、ＳＡＲ１０６に記憶され、そこからデジタル出力コード１１０として取り出され得る。ＳＡＲ１０６はまた、デジタル値１０７をＤＡＣ１０８に提供する。ＤＡＣ１０８は、デジタル値１０７をコンパレータ１０４に提供すべきアナログ閾値電圧１０９に変換する。デジタル値１０７は、デジタル出力コード１１０の全てのビットが決定されるまで、変換プロセスの各サイクルで更新される。

【0018】

図２は、ＤＡＣ１０８の例示の実装を示す。この例では、ＤＡＣ１０８は、抵抗器ネットワークと、バイナリサーモメトリックコンバータ２３５とを含む。抵抗器ネットワークは、複数のバイナリセグメント２１０、及び複数のサーモメトリックセグメント２４０を含む。この例では、各バイナリセグメント２１０が、スイッチＳＷと、２つの直列接続された抵抗器Ｒとを含む。別の抵抗器Ｒが、図示するように、１つのバイナリセグメント２１０をバイナリセグメント２１０に接続する。各抵抗器Ｒは「ユニット」抵抗器と呼ばれる。バイナリセグメント２１０のアーキテクチャは、Ｒ‐２Ｒ抵抗器ネットワークと呼ばれることがある。各サーモメトリックセグメント２４０はまた、スイッチＳＷと、２つの直列接続された抵抗器Ｒとを含むが、サーモメトリックセグメント２４０間に接続される付加的な抵抗器は伴わない。

【0019】

各スイッチＳＷは、そのセグメントのそれぞれの直列接続された抵抗器を、基準電圧（ＶＲＥＦ）又は接地（ＶＧＮＤ）のいずれかに結合する。この例では、ＤＡＣ１０８が、１０個のバイナリセグメント２１０及び１５個のサーモメトリックセグメント２４０を含む。図２の例におけるＤＡＣ１０８は、１４ビットＤＡＣであり、ここでは、ＳＡＲ１０６からのデジタル値１０７の１０個の最下位ビット［Ｂ９：Ｂ０］が、２３６で示されるように、バイナリセグメント２１０のスイッチＳＷを制御する。例えば、「１」であるバイナリビットは、対応するスイッチにＶＲＥＦをそのセグメントの抵抗器に結合させ、「０」であるバイナリビットは、対応するスイッチにＶＧＮＤをそのセグメントの抵抗器に結合させる。デジタル値１０７の上位４ビットは、バイナリサーモメトリックコンバータ２３５によって１５ビットサーモメトリックコードに変換されて、１５個のサーモメトリックセグメントＴ１～Ｔ１５のスイッチＳＷを制御する。各サイクルにおいて、デジタル値１０７の上位４ビットの値に基づいて、サーモメトリックビットのうちの１つが高であり（又はいずれも高でない）（それらのセグメントの抵抗器をＶＲＥＦに結合し）、残りは低である（それらのセグメントの抵抗器をＶＧＮＤに結合する）。サーモメトリックセグメント２４０を共に接続するノードＮ１は、ＤＡＣ１０８からコンパレータ１０４に閾値電圧１０９を提供する。

【0020】

図３は、サーバ３００（又は他のタイプのコンピュータ）の例を示し、サーバ３００は、パルス幅変調器（ＰＷＭ）集積回路（ＩＣ）３０１、複数の電力段３２０、複数のインダクタＬ１、中央処理装置（ＣＰＵ）３９０、及びメモリ３９２を含む。他の構成要素も同様に含まれ得る。ＰＷＭ ＩＣ３０１は、多相ＰＷＭを含む。複数のＰＷＭ制御回路３１０はＰＷＭ ＩＣ３０１内に設けられ、各ＰＷＭ制御回路３１０は対応する電力段３２０に結合される。各電力段３２０は、例えば、電力供給ノードと接地との間に接続された一対のトランジスタを含み得る。各電力段３２０は対応するインダクタＬＩに結合する。インダクタＬＩは、ＣＰＵ３９０への供給電圧（ＶＯＵＴ）を生成するために、図示のように共に接続される。供給電圧はまた、メモリ３９２などのサーバ３００内の他のデバイスに電力供給するために使用されてもよい。各ＰＷＭ制御回路３１０は、対応する電力段３２０内の各トランジスタがオン及びオフであるときを制御し、それによってＣＰＵ３９０への電圧を調整する。

【0021】

各電力段３２０は、電流感知（ＣＳ）信号及び温度感知（ＴＳ）信号を生成する。ＣＳ信号は、それぞれの電力段３２０の電流を表す。ＣＳ信号は、組み合わせ電流（ＩＭＯＮ）を生成するために加算器３４５によって共に加算される。ＴＳ信号はそれぞれの電力段３２０の温度を示す。ＴＳ信号は共に、最も高温の電力段３２０を示す信号を提供するために、ＰＷＭ ＩＣ３０１に単一の入力として接続される。

【0022】

図３の例におけるＰＷＭ ＩＣ３０１はまた、多数のアナログ信号３５５のいずれかをデジタル値３５７に変換するために使用可能なＳＡＲ ＡＤＣ３５０を含む。このようなアナログ信号３５５の例には、ＰＷＭ ＩＣ３００への入力電圧（ＶＩＮ）、ＩＭＯＮ信号、ＴＥＭＰ信号などが含まれる。通信インタフェース３６０（例えば、電力管理バス（「ＰＭＢｕｓ」）プロトコルに準拠する）が、ＳＡＲ ＡＤＣ３５０に結合され、デジタル値３５５を外部デバイスに送信することができる。

【0023】

ＤＡＣの差動非線形性（ＤＮＬ）は、隣接する入力デジタル値に対応する２つのアナログ電圧間の偏差を記述する計量であり、デジタル‐アナログ変換プロセスにおける誤差を測定する。幾つかの応用例（例えば、ＰＷＭ ＩＣ３０１）では、１つのＳＡＲ ＡＤＣ３５０を使用して、複数の異なるアナログ信号をデジタル化する。したがって、異なる電圧範囲に対して、異なるＤＮＬ要件がＳＡＲ ＡＤＣ３５５に課され得る。例えば、アナログ信号３５５の１つに対して、ＳＡＲ ＡＤＣのＤＡＣに対するＤＮＬ要件は、１４ビットコンバータ、及び１．５Ｖ～１．７５Ｖの電圧範囲及び１．９２ＶのＤＡＣ内の基準電圧（ＶＲＥＦ）に対して、２分の１ ＬＳＢ ＤＮＬであり得る。他のアナログ信号３５５は、より厳しくないＤＮＬ要件を有する可能性がある。

【0024】

特定の電圧範囲に対して或るＤＮＬ要件を有するＳＡＲ ＡＤＣに加えて、ＳＡＲ ＡＤＣのＤＡＣの整定時間によって、ＳＡＲ ＡＤＣの変換速度が制限される。整定時間は、ノードＮ１上の電圧が最終電圧レベルに達したことが保証される前に経過しなければならないスイッチＳＷの状態の変化に続く時間である。より長い整定時間は、より遅いデジタル‐アナログ変換を意味する。考慮すべきもう一つの問題はスイッチＳＷのオン抵抗であり、これは比較的大きな積分非線形性（ＩＮＬ）を引き起こすのに十分大きくし得る。以下に説明するＤＡＣは、これら３つの問題、つまり、（１）特定の電圧範囲に対するＤＮＬ要件、（２）整定時間、及び（３）ＩＮＬに対するスイッチオン抵抗の効果、のうちの１つ又はそれ以上に対処する。その結果、サーバ３００内のアナログ‐デジタル変換プロセスは、（少なくとも１つ又はそれ以上のアナログ信号３５５に対して）より少ないエラーを有し得、より速い整定時間を有し得、及び／又は（以下に説明されるように）スイッチサイズを増加させることなく一層低いＩＮＬを有し得る。一例では、ＣＰＵ３９０は、ＩＭＯＮ、ＴＥＭＰ、ＶＩＮなどのデジタル化された値を読み取り、これらのパラメータのうちの１つ又は複数の大きさに応じて、その動作環境を改変する。例えば、ＣＰＵ３９０は、電流又は温度がそれぞれの閾値を超える場合、その動作周波数又は動作電圧を低下させ得る。ＣＰＵ３９０は、インタフェース３６０を介してＰＷＭ ＩＣ３０１に信号又はメッセージを送ってＶＯＵＴを変更させ得る。その結果、（改善されたＤＮＬ性能に起因して）、例えばＩＭＯＮのデジタル化された値がより正確であればあるほど、ＣＰＵの動作環境の制御はより効果的になる。この例では、ＳＡＲ ＡＤＣ３５０内のＤＡＣは、サーバ３００がその動作環境をより効果的に監視及び制御することができるように、ＩＭＯＮ信号の信号範囲に対して、事前決定されたＤＮＬを有するように構成される。

【0025】

抵抗器ネットワークベースのＤＡＣのＤＮＬは、バイナリセグメント２１０を有するスイッチＳＷの全てが状態を変更させるとき、１つのデジタル値から次のデジタル値への遷移において悪化する。例えば、１４ビットのＤＡＣでは、デジタル値１０２３（十進法）の場合、最下位１０ビットは全て「１」であるため、バイナリセグメント２１０の全ての１０個のスイッチＳＷが制御されて、これらのセグメントの抵抗器ＲをＶＲＥＦに接続する。次に隣接するデジタル値は１０２４であり、これは最下位１０ビットの全てが「０」であることを意味し、そのため、バイナリセグメント２１０の１０個のスイッチＳＷ全てが、抵抗器ＲをＶＧＮＤに接続するように制御される。バイナリセグメント２１０内の全ての１０個のスイッチＳＷの状態の変化は、２０４７から２０４８、３０７１から３０７２などへの遷移においても生じ、最下位１０ビットが全て「１」から全て「０」に変化するたびに生じる。

【0026】

ＤＡＣのＤＮＬは、抵抗器Ｒの抵抗が全て正確に同じである場合、より低くなる。しかし、実際には、抵抗器ベースのＤＡＣは、その全ての抵抗器の同一の抵抗を含まない。ＤＡＣ１０８内の抵抗器の抵抗はＲ（１＋σ）としてモデル化することができ、ここで、σは抵抗器のミスマッチ係数である。抵抗器ミスマッチは一般に、所与の抵抗器サイズに対して、ＤＡＣの抵抗器全体にわたってランダムである。つまり、ＤＡＣを含むＩＣの製造業者は、あるサイズの全ての抵抗器に対して、ミスマッチ係数（σ）の特定の値を保証する。そのため、例示のＤＡＣ１０８内の抵抗器は全て同じ寸法であり、したがって同じ面積（面積は、抵抗器を通る電流経路に沿った抵抗器の断面積を指す）である。ユニット抵抗Ｒのミスマッチ係数σは、性質上ガウス型である。ミスマッチ係数σは、抵抗器の面積の平方根に反比例する。直列に接続された２つのユニット抵抗Ｒは、例えば、２Ｒ（１＋σ/ｓｑｒｔ（２））の実効抵抗を有する。このように、抵抗器の面積を増加させることは実効ミスマッチ係数の減少（すなわち、σ／ｓｑｒｔ（２））をもたらし、ＤＡＣ内の抵抗器のミスマッチ係数の減少は望ましく一層低いＤＮＬをもたらす。

【0027】

上述のように、ＤＡＣの特定の電圧範囲に対して一層低いＤＮＬを有することが望ましい場合がある。上の例では、１４ビットコンバータで、１．５Ｖ～１．７５Ｖの電圧範囲及び１．９２Ｖの基準電圧（ＶＲＥＦ）に対して１／２ ＬＳＢ ＤＮＬのＤＮＬが望ましい場合がある。１．９２Ｖ基準の１４ビットＤＡＣ（１０バイナリビット及び１５サーモメトリックビット）で１．５Ｖ～１．７５Ｖの範囲では、１．５６Ｖと１．６８ＶのＤＡＣアナログ出力電圧で主要なデジタル値遷移が生じる（１０個のバイナリセグメント２１０スイッチＳＷの全てが状態を変える）。これらの電圧は、Ｔ１３スイッチＳＷを制御してその抵抗器をＶＲＥＦ（これは１．５６Ｖを生成する）に接続し、また、Ｔ１４スイッチＳＷを制御してその抵抗器をＶＲＥＦ（これは１．６８Ｖを生成する）に接続するときに生じる。

【0028】

図４は、図２のＤＡＣ１０８のアーキテクチャに類似したアーキテクチャを有するが、単一ユニット抵抗器Ｒがバイナリセグメント２１０を、図４では（４０１で示される）ユニット抵抗器Ｒの４つのインスタンスとして実装される、図２のサーモメトリックセグメント２４０に接続するＤＡＣ４０８の例示の実装を示し、図２ではＴ１３及びＴ１４のためのサーモメトリックセグメント内の２つのユニット抵抗器Ｒの各々が、２つの並列セットの４つの直列接続されたユニット抵抗器Ｒ（４５０で示される）を備える図４の例で置き換えられている。４０１における４つのユニット抵抗器Ｒは、直列接続された２つの抵抗器４０２と、直列接続された２つの抵抗器４０３とを含む。直列接続された抵抗器４０２は、直列接続された抵抗器４０３と並列に接続される。結果として生じるノードＮ１とＮ３との間の実効抵抗は、依然として単一ユニット抵抗器Ｒの抵抗であるが、抵抗器４０２と４０３のグループの面積は単一ユニット抵抗器の面積の４倍である。同様に、参照符号４５０は、４Ｒの組み合わせ抵抗を有する４つの直列接続されたユニット抵抗器Ｒを示す。直列接続された各４個のユニット抵抗器を、４つの直列接続されたユニット抵抗器Ｒの別のセットと並列接続すると、結果として生じるそのセグメントの実効抵抗は２Ｒとなる。

【0029】

このように、ノードＮ１とＮ２との間の実効抵抗は、依然としてＲであり、Ｔ１３及びＴ１４サーモメトリックセグメント内では、実効抵抗は依然として２Ｒである。しかしながら、４０１における４つのユニット抵抗器の総面積は、ユニット抵抗器Ｒの面積（Ａ）の４倍（すなわち、４Ａ）であり、そのため、４０１における２つの並列接続されたユニット抵抗器のセットの実効抵抗はＲ（１＋σ／２）であり、そのため、単一ユニット抵抗器と比較して、抵抗ミスマッチはより小さい。また、４５０におけるＴ１３及びＴ１４サーモメトリックセグメントにおける８個のユニット抵抗器の総面積は、図２におけるように直列の２個のユニット抵抗器の面積よりも４倍大きい。有利には、４５０における２つの並列接続されたユニット抵抗器の実効抵抗は２Ｒ（１+σ’／２）であるのに対して、図２におけるような２つの直列接続されたユニット抵抗器の場合、そのような各セグメントの実効抵抗は２Ｒ（１＋σ’）であり、ここでσ’は直列の２つのユニット抵抗器の実効ミスマッチ係数である。そのため、抵抗器ミスマッチは、図２における対応する抵抗と比較して、図４の４０１及び４５０における実効抵抗に対してより小さい。

【0030】

そのため、ＤＡＣ４０８は対象とするアナログ出力電圧に対応する或るデジタル値において一層低いＤＮＬを有し、他のデジタル値において一層高いＤＮＬを有し得る。他のデジタル値に対してＤＮＬが高くなり得ることは、特定のアナログ信号がデジタル化されて用いられる場合にＤＡＣ４０８が用いられるＳＡＲ ＡＤＣの性能に有害な影響を与えない。

【0031】

図５は、単一ユニット抵抗器Ｒの例示の実装を示す。この例では、ユニット抵抗器は、二酸化シリコン（又は他のタイプの誘電体）層５０２内のポリシリコン５０２の抵抗である。誘電体層５０２は、ドープされた（例えば、ｎドープされた）ウェル５２０上に形成され、ドープされたウェル５２０は、基板５１８（例えば、ｐドープされた基板）内に形成される。電気的コンタクト５３０及び５３５（例えば、ビア）が、ポリシリコン５０２の対向する端部に提供される。抵抗５１５はポリシリコン５０２の抵抗を表す。電気的コンタクト５４０もまた、ｎウェル５２０内のｎドープされた領域５４５に提供される。ｎドープされた領域５４５は、ｎ‐ウェル５２０よりも高いドーピング濃度を有する。図示の例では、ウェル５２０及び領域５４５はｎドープされているが、他の例ではｐドープすることもできる。一例において、領域５４５はｐドープされ、基板５１８はｎドープされ、それによってｐ‐ｎ接合を形成する。ｐドープされた領域５４５とｎドープされた基板５１８との間に形成されるｐ‐ｎ接合の順方向バイアスを回避するために、基板に印加される同じ電圧が、電気的コンタクト５４５にも印加される。この電圧は、図５ではＰＢＫＧとして示されている。ｎウェル５２０はまたＰＢＫＧ電圧に接続され得る。

【0032】

図５のコンデンサＣは、ポリシリコン５０２とｎウェル５２０との間に形成される寄生バルク静電容量を表す。寄生静電容量は、ポリシリコン５０２の長さ及び下にあるｎウェル５２０に沿って分布するが、ポリシリコン５０２の対向する端部に示されるように、等しい静電容量の２つのコンデンサＣとして数学的にモデル化することができる。

【0033】

図６は、２つの直列接続されたポリシリコンベースのユニット抵抗器を図示する。一方の抵抗器の電気的コンタクト５３０は、図示のように他方の抵抗器の電気的コンタクト５３５に接続される。右側のポリシリコンベースの抵抗器上の電気的コンタクト５３５と、左側のポリシリコンベースの抵抗器の電気的コンタクト５３０との間の実効抵抗は２Ｒである。コンデンサ５６０及び５６２は、導体５５８を介して並列に電気的に接続され、両方のｎウェル５２０が同じ電圧ＰＢＫＧでバイアスされる寄生静電容量Ｃを表す。

【0034】

図７は、コンデンサＣ１の寄生静電容量を含む、ＤＡＣ１０８のバイナリ又はサーモメトリックセグメント２１０、２４０のうちの２つの電気回路モデル７１５を示す。各セグメントは、上述のように直列の２個のユニット抵抗Ｒを含む。抵抗器Ｒの各端部とＰＢＫＧ電圧との間にコンデンサＣが接続される。参照符号７０２及び７０４は、図６に関して上述したような、隣接する抵抗器間のコンデンサ５６０及び５６２の並列組合せを表す２Ｃコンデンサを示す。

【0035】

電気回路モデル７１５は、ＤＡＣの分散ＲＣネットワークをより容易に示すため表現７２０として図７で再び示される。ポリシリコンベースのユニット抵抗Ｒの寄生容量に起因して、ＤＡＣの整定時間はＲとＣの積の関数である。

【0036】

図８は、図２のアーキテクチャと同様であるが、各ユニット抵抗器Ｒがその電気的コンタクト５４０（ｎウェル５２０に接続され、そのため、コンデンサＣの１つの端子に接続される）を有し、ＰＢＫＧ電圧にではなく、対応するスイッチＳＷに接続されるアーキテクチャを有するＤＡＣ８０８を示す。所与のセグメント８１０又は８４０のスイッチＳＷを介して、ユニット抵抗器の電気的コンタクト５４０は、スイッチの状態に応じて、ＶＲＥＦ又はＶＧＮＤのいずれかに接続される。バイナリセグメント８１０間、及び、バイナリセグメント８１０とサーモメトリックセグメント８４０と間の抵抗器は、図示のようにＰＢＫＧに接続されるそれらの電気的コンタクト５４０を有する。図８のＤＡＣ８０８では、ユニット抵抗器が、隣接するバイナリセグメント８１０を接続する抵抗器、及び、バイナリセグメントとサーモメトリックセグメントとの間の抵抗器とは別個のウェル内、並びに、ＩＣ内の他の構造のウェルとは別個のウェル内に配置される。

【0037】

電気的コンタクト５４０をスイッチＳＷに接続した結果、電気回路モデルは、図７に示されるモデル７１５／７２０から、図９に示されるモデル９１０／９２０／９３０に変わる。図７のコンデンサ７７０は、電気的コンタクト５４０のスイッチＳＷへの接続に起因して図８において短絡され、そのため、図９では示されない。回路モデル９２０により良く例示されているように、図９における組み合わせ並列２Ｃコンデンサは、各セグメントにおける上側抵抗器を介して接続される。各セグメントの底部におけるより低いコンデンサＣは、回路モデル９２０により良く例示されているように、直列接続されたユニット抵抗器を介して接続される。各セグメントは、２つの直列接続されたユニット抵抗Ｒと、両方のユニット抵抗を介するコンデンサＣと、ユニット抵抗器の１つを介する２Ｃコンデンサとを含む。各セグメントのインピーダンスは同じであり、インピーダンスＺとして回路モデル９３０に表される。回路モデル９３０は、サーモメトリックセグメントが分圧器であり、インピーダンスＺ間のド９３１上の電圧がＶＲＥＦ／２であることを示す。

【0038】

ＤＡＣに用いられる抵抗器は、隣接するバイナリセグメント８１０と、バイナリセグメントとサーモメトリックセグメントとの間の抵抗器とを接続する抵抗器のためのｎウェルとは別個であり、また、ＩＣ内の他の構造のウェルとは別個であるｎウェル５２０を含む。別個のｎ‐ウェルを使用し、それらのウェルをスイッチノードに接続することによって、特定のサーモメトリックレッグがオンにされると、そのような各サーモメトリックレッグは、図９に関して上述したような整合インピーダンスネットワークを含む。スイッチの状態の変化はＲ及びＣに依存せず、それにより図２の場合よりも速い整定時間となる。

【0039】

図２を再び参照すると、各スイッチＳＷは、そのセグメントをＶＲＥＦ又はＶＧＮＤのいずれかに接続する。各スイッチＳＷは、一対のトランジスタ、例えば、ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳ）及びｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳ）、として実装され得る。ＰＭＯＳトランジスタは、ＶＲＥＦに接続され、オンのとき、直列接続された抵抗器にＶＲＥＦを接続する。ＮＭＯＳトランジスタは、ＶＧＮＤに接続され、オンのとき、直列接続された抵抗器にＶＧＮＤを接続する。一般に、ＩＣ上のＰＭＯＳトランジスタのオン抵抗は、温度又はＶＲＥＦ電圧などの変化にもかかわらず、それら自体の間で一貫して追跡する。同様に、ＩＣ上のＮＭＯＳトランジスタのオン抵抗も、それらの間で一貫して追跡する。

【0040】

ＰＭＯＳ及びＮＭＯＳトランジスタは、ＰＭＯＳ及びＮＭＯＳトランジスタ間のオン抵抗がプロセス及び温度にわたって追跡しないという制約を提示している。スイッチ抵抗ミスマッチによるＩＮＬは、

に等しいことが示され得る。ここで、式（１）のＲ’は、単一のサーモメトリックセグメントの抵抗（例えば、本明細書に記載される例では２Ｒ）であり、ＩＮＬ_{ＳＷＩＴＣＨ}は、スイッチ抵抗ミスマッチに起因するＩＮＬ貢献である。スイッチ抵抗ミスマッチのためにＩＮＬを減少させる方式の１つは、ユニット抵抗Ｒに対してより大きな抵抗を選択することである。しかしながら、より大きな抵抗はより長い整定時間をもたらし、一般に、Ｒの値はＤＡＣに対する整定要件によって決定される。あるいは、ＩＮＬ_{ＳＷＩＴＣＨ}が、ＰＭＯＳ及びＰＭＯＳトランジスタのサイズを増加させることによって減少され得、その結果、それらのオン抵抗の値がより小さくなる。しかし、残念ながら、トランジスタのサイズを大きくするとＤＡＣの面積が大きくなる。

【0041】

図１０及び図１１は、ＩＮＬを減少させるための異なるメカニズムを記載する。図１０は、単一セグメント１０１０（例えば、バイナリセグメント又はサーモメトリックセグメント）を図示する。抵抗器Ｒは、ターゲット整定時間ｔを達成するためのセグメントの抵抗器を表す。つまり、スイッチ１０１２が抵抗器ＲをＶＲＥＦに接続するように構成される場合、ＶＧＮＤからＶＲＥＦへの急激さに起因するノード１０１５上の電圧は、期間ｔ内に整定するはずである。

【0042】

図１１は、抵抗器Ｒが、スイッチ１１１１を介して並列に結合される２つの抵抗器Ｒ２及びＲ３で置き換えられる実装を示す。Ｒ２は、図５に示されるようなポリシリコンベースの抵抗器として実装され得、Ｒ３は、比較的高いシート抵抗率及び比較的小さな幅（抵抗器Ｒ２と比較して）を有するポリシリコンベースの抵抗器として実装され得る。整定期間ｔ（動作時間期間とも呼ばれる）は、２つの部分ｔ１及びｔ２に分割される。ｔ１の間、スイッチ１１１１は閉じられ、Ｒ２とＲ３の並列組み合わせの実効抵抗は、個々にＲ２又はＲ３のいずれかより小さく、Ｒより小さい。ｔ２の間、スイッチ１１１１は開かれ、Ｒより大きい抵抗器Ｒ２のみが電流を受け取る。この構成では、ｔ１の間、Ｒ２||Ｒ３（これはＲより小さい）が用いられ、ｔ２の間、Ｒ２が用いられるので、整定時間は概して同じ（ｔ）のままである。最終的な整定はＲ２（Ｒより大きい）で起こり、そのため、上記式（１）に従って、Ｒ’がより大きいとＩＮＬはより小さくなる。

【0043】

以下の式は、抵抗器Ｒ２とＲ３の値をどのように選択するかの例を図示する。スイッチ１１１１は時間ｔ１の間オンにされ、Ｒ２とＲ３の並列組み合わせ（実効抵抗Ｒ１）は、スイッチ１０１２を介してＶＲＥＦに結合される。Ｒ１の実効バルク容量（例えば、図５に示すようにＲ２の寄生容量）はＣである。時間間隔ｔ１における充電式は次のようになる。

ここで、Ｖ１は中間電圧値（すなわち、ｔ１の終わりのＲ１の電圧）であり、Ｖｘは時間期間ｔ２の終わりの最終電圧である。

【0044】

時間ｔ１の後、スイッチ１１１１が開き（オフになり）、抵抗値がＲ２になる。最終的な整定は、下記式に従って、中間電圧Ｖ１から最終電圧値（ＶＦ）まで起こる。

【0045】

式（６）に従って、時間ｔ１＋ｔ２におけるターゲット整定に対するＲの値は、時間ｔ１に抵抗器Ｒ１及び時間ｔ２に抵抗器Ｒ２を用いることによって達成され得る。例えば、６０ＫΩの抵抗がターゲット整定時間に必要とされると仮定する。抵抗器Ｒ２は１００ＫΩの抵抗器とし得、Ｒ３は別の１００ＫΩの抵抗器とし得る。スイッチ１１１１をオンにすると、Ｒ２とＲ３の並列組合せの実効抵抗は５０ＫΩとなる。スイッチ１１１１が時間２ｔ／３の間オンにされ、ｔ／３の間オフにされた場合、整定時間は、全時間期間ｔの間単一の６０ＫΩが用いられた場合と同じになる。時間期間ｔの終わりにおける抵抗は１００ＫΩであるため、ＩＮＬは、スイッチ１０１２に用いられるトランジスタのサイズを増大させることなく低減される。

【0046】

一例では、図２における各ユニット抵抗器Ｒは、図１１の例に示すように実装され得る。別の例において、図１２に図示されているように、スイッチ１１１及び抵抗器Ｒ５が、各個別のユニット抵抗器を介してではなく、直列接続された各対のユニット抵抗器Ｒ４を介して接続され得る。各抵抗器Ｒ４の抵抗は、図２におけるＲよりも大きく、２×Ｒ４及びＲ５の実効並列抵抗は、上述したようにＲよりも小さい。

【0047】

「結合する」という用語は本明細書全体を通じて用いられている。この用語は、本開示の説明と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合され、或いは第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合に、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】