特表 2022-551207 量子チップ、量子プロセッサ及び量子コンピュータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-12-08

(54)【発明の名称】量子チップ、量子プロセッサ及び量子コンピュータ

(51)【国際特許分類】

   G06N 10/40 20220101AFI20221201BHJP

   G06F 7/38 20060101ALI20221201BHJP

   H01L 39/22 20060101ALI20221201BHJP

【ＦＩ】

G06N10/40

G06F7/38 510

H01L39/22 Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021562094

(86)(22)【出願日】2021-08-06

(85)【翻訳文提出日】2021-10-19

(86)【国際出願番号】 CN2021111184

(87)【国際公開番号】W WO2022048399

(87)【国際公開日】2022-03-10

(31)【優先権主張番号】202010906492.6

(32)【優先日】2020-09-01

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】514187420

【氏名又は名称】テンセント・テクノロジー・（シェンジェン）・カンパニー・リミテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ホアイ，サイナン

(72)【発明者】

【氏名】ジョウ，ユィ

(72)【発明者】

【氏名】ジャン，ジェンシン

(72)【発明者】

【氏名】ジォン，ヤルォイ

(72)【発明者】

【氏名】ジャン，ウエンロォン

(72)【発明者】

【氏名】ヤン，チュホォン

(72)【発明者】

【氏名】ダイ，マオチュン

(72)【発明者】

【氏名】ジォン，イツォン

(72)【発明者】

【氏名】ジャン，ションユィ

【テーマコード（参考）】

4M113

【Ｆターム（参考）】

4M113AC06

4M113AC45

(57)【要約】

量子技術の分野に関し、量子チップ、量子プロセッサ及び量子コンピュータを開示する。該量子チップは、下部シートと、上部シートと、を含み、上部シートには、量子ビットアレイが設けられ、量子ビットアレイは、Ｍ行×Ｎ列のアレイ構造となるように分布している複数の量子ビットを含み、Ｍ及びＮは、１よりも大きい整数であり、下部シートには、読み取りキャビティが設けられ、読み取りキャビティは、量子ビットの状態情報を取得し、下部シートと上部シートとは、電気的に接続されている。本発明は、Ｍ行×Ｎ列の表面符号構造を用いることで、量子ビット間の接続性を向上させ、量子体積を増加させ、アルゴリズムの実行の難しさを低減させることができる。また、量子ビットと他の素子とのレイアウト分離を実現するため、ビットサンプル層から損失のあるデバイス又は加工プロセスを除外し、チップ配線スペース及び複雑なプロセスでの量子ビットのコヒーレンスを向上させることができる。従って、より多くのビット数と精度を同時に実現し、量子チップの計算能力を向上させることができる。
【選択図】図３

【特許請求の範囲】

【請求項1】

下部シートと、上部シートと、を含む量子チップであって、
前記上部シートには、量子ビットアレイが設けられ、前記量子ビットアレイは、Ｍ行×Ｎ列のアレイ構造となるように分布している複数の量子ビットを含み、Ｍ及びＮは、１よりも大きい整数であり、
前記下部シートには、読み取りキャビティが設けられ、前記読み取りキャビティは、前記量子ビットの状態情報を取得し、
前記下部シートと前記上部シートとは、電気的に接続されている、量子チップ。

【請求項2】

前記複数の量子ビットは、複数のデータ量子ビット及び複数の測定量子ビットを含み、
前記Ｍ行の各行について、前記データ量子ビットと前記測定量子ビットとは、１つずつ交互に配列され、
前記Ｎ列の各列について、前記データ量子ビットと前記測定量子ビットとは、１つずつ交互に配列されている、請求項１に記載の量子チップ。

【請求項3】

前記Ｍ行のうちの各行は、Ｎ個の量子ビットを含み、
前記Ｎ列のうちの各列は、Ｍ個の量子ビットを含む、請求項１又は２に記載の量子チップ。

【請求項4】

前記上部シートは、前記下部シートの上方に位置し、
前記読み取りキャビティは、前記下部シートの前記上部シートに対向する面に設けられ、
前記量子ビットは、前記上部シートの前記下部シートに対向する面に設けられている、請求項１乃至３の何れかに記載の量子チップ。

【請求項5】

前記下部シートと前記上部シートとは、金属溶接点を介して電気的に接続されている、請求項１乃至４の何れかに記載の量子チップ。

【請求項6】

前記下部シートには、フィルタが設けられ、
前記フィルタは、前記読み取りキャビティと結合され、
前記フィルタは、前記量子ビットのコヒーレンス時間を延長し、前記量子ビットの環境へのエネルギー緩和を低減させる、請求項１乃至５の何れかに記載の量子チップ。

【請求項7】

前記フィルタと前記読み取りキャビティとは、誘導結合されている、請求項６に記載の量子チップ。

【請求項8】

前記フィルタは、反射型読み取り方式を用いて前記量子ビットの状態情報を取得する、請求項６又は７に記載の量子チップ。

【請求項9】

前記下部シートには、ビット制御線が設けられ、
前記ビット制御線は、マイクロ波制御信号及び直流バイアス信号を伝送し、
前記マイクロ波制御信号は、前記量子ビットが異なるエネルギー準位間を遷移するように駆動するために使用され、
前記直流バイアス信号は、前記量子ビットの周波数を調整するために使用され、
前記マイクロ波制御信号と前記直流バイアス信号とは、同一の前記ビット制御線を共有する、請求項１乃至８の何れかに記載の量子チップ。

【請求項10】

前記ビット制御線は、前記量子ビットとの相互インダクタンスを用いて、前記量子ビットが異なるエネルギー準位間を遷移するように駆動するために使用される、請求項９に記載の量子チップ。

【請求項11】

前記下部シートの前記上部シートに対応する領域は、ビット制御信号間の分離性を増加させるように、被覆エアブリッジを用いる、請求項１乃至１０の何れかに記載の量子チップ。

【請求項12】

前記量子チップは、中規模の量子チップである、請求項１乃至１１の何れかに記載の量子チップ。

【請求項13】

請求項１乃至１２の何れかに記載の量子チップを含む、量子プロセッサ。

【請求項14】

請求項１乃至１２の何れかに記載の量子チップを含む、量子コンピュータ。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２０年９月１日に中国特許庁に出願した出願番号が２０２０１０９０６４９２．６号、発明名称が「量子チップ、量子プロセッサ及び量子コンピュータ」の中国特許出願に基づく優先権を主張するものであり、その全内容を本願に参照により援用する。

【0002】

本発明の実施例は、量子技術の分野に関し、特に量子チップ、量子プロセッサ及び量子コンピュータ量子ノイズプロセス解析技術に関する。

【背景技術】

【0003】

量子チップは、量子コンピュータの重要な処理コンポーネントである。

【0004】

現在、量子チップの構造設計は、まだ検討段階にあり、量子チップの構造設計に関する関連技術が少なく、量子ビットの配置が十分に合理的ではなく、量子チップにより提供される量子ビット及びチップ処理の精度に影響を与えてしまう。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施例は、量子ビット及び関連するデバイスの配置を最適化することで、より多くのビット数と精度を同時に実現することができるため、量子チップの計算能力を向上させることができる、量子チップ、量子プロセッサ及び量子コンピュータを提供する。

【課題を解決するための手段】

【0006】

本発明の実施例の１つの態様では、下部シートと、上部シートと、を含む量子チップであって、前記上部シートには、量子ビットアレイが設けられ、前記量子ビットアレイは、Ｍ行×Ｎ列のアレイ構造となるように分布している複数の量子ビットを含み、Ｍ及びＮは、１よりも大きい整数であり、前記下部シートには、読み取りキャビティが設けられ、前記読み取りキャビティは、前記量子ビットの状態情報を取得し、前記下部シートと前記上部シートとは、電気的に接続されている、量子チップを提供する。

【0007】

本発明の実施例の１つの態様では、上記の量子チップを含む、量子プロセッサを提供する。

【0008】

本発明の実施例の１つの態様では、上記の量子チップを含む、量子コンピュータを提供する。

【0009】

本発明の実施例に係る態様は、少なくとも以下の有利な効果を有する。

【0010】

量子ビットの配置では、Ｍ行×Ｎ列の表面符号構造を用いることで、量子ビット間の接続性を向上させ、量子体積を増加させ、アルゴリズムの実行の難しさを低減させることができると共に、より強力なエラー訂正機能及びデコード時の境界エラー分布の分析機能、並びにより柔軟な拡張性及びより大きな規模の量子チップへの適応性を有する。一方、チップ構造では、上部シートに量子ビットを配列し、下部シートに読み取りキャビティ、フィルタ、ビット制御線、読み取り線及びエアブリッジなどの他の素子を配置することで、量子ビットと他の素子とのレイアウト分離を実現するため、ビットサンプル層から損失のあるデバイス又は加工プロセスを除外し、チップ配線スペース及び複雑なプロセスでの量子ビットのコヒーレンスを向上させることができる。従って、量子ビット及び関連するデバイスの配置を最適化することで、より多くのビット数と精度を同時に実現し、量子チップの計算能力を向上させることができる。

【図面の簡単な説明】

【0011】

本発明の実施例に係る態様をより明確に説明するために、以下は実施例の説明に必要な図面を簡単に紹介する。なお、以下に説明される図面は単なる本発明の実施例であり、当業者は創造的な作業を行うことなく、これらの図面に基づいて他の図面を得ることができる。

【図1】本発明の１つの実施例に係る表面符号の２次元構造の概略図である。

【図2】関連技術に係る中規模の量子チップの量子ビット配列構造の概略図である。

【図3】本発明の１つの実施例に係る量子チップの構造の概略図である。

【図4】本発明の１つの実施例に係る量子ビットアレイのアレイ構造の概略図である。

【図5】本発明の１つの実施例に係る量子ビットの読み取り回路の概略図である。

【図6】本発明の１つの実施例に係る単一量子ビットの駆動回路の概略図である。

【発明を実施するための形態】

【0012】

本発明の目的、解決手段、利点をより明確にするために、以下は、図面を参照しながら本発明の実施形態をさらに詳細に説明する。

【0013】

クラウド技術（ｃｌｏｕｄ ｔｅｃｈｎｏｌｏｇｙ）とは、ワイドエリアネットワーク又はローカルエリアネットワーク内でハードウェア、ソフトウェア、ネットワークなどのリソースを統合して、データの計算、保存、処理、共有を実現するホスティング技術を意味する。

【0014】

クラウド技術は、クラウドコンピューティングのビジネスモデルの応用に基づくネットワーク技術、情報技術、統合技術、管理プラットフォーム技術、応用技術などの総称であり、必要に応じて柔軟、便利に利用できるリソースプールを構成してもよい。クラウドコンピューティング技術は重要なサポートになる。ビデオウェブサイト、画像ウェブサイト及び他のポータルウェブサイトなどのテクニカルネットワークシステムのバックグラウンドサービスには、大量のコンピューティング及びストレージリソースが必要である。インターネット業界の急速な発展と応用に伴い、将来的には、各アイテムに独自の識別マークが付けられ、論理処理のためにバックエンドシステムに伝送する必要がある。異なるレベルのデータは個別に処理され、様々な業界のデータを強力にサポートするためのシステムは、クラウドコンピューティングにより実現されてもよい。

【0015】

クラウド技術は、クラウドコンピューティング、クラウドストレージ、データベース、ビッグデータなどの基本技術を含む。クラウド技術に基づくクラウドアプリケーションは、医療クラウド、クラウドＩｏＴ、クラウドセキュリティ、クラウド通話、プライベートクラウド、パブリッククラウド、ハイブリッドクラウド、クラウドゲーム、クラウド教育、クラウド会議、クラウドソーシャル、人工知能クラウドサービスなどを含む。クラウド技術の発展及びクラウド技術の様々な分野での応用に伴い、益々多くのクラウドアプリケーションが現れる。

【0016】

一般的には、クラウド技術に基づいて構築されたシステムは、サーバと端末を含む。サーバは、独立した物理サーバであってもよいし、複数の物理サーバで構成されるサーバクラスター又は分散式システムであってもよいし、クラウドサービス、クラウドデータベース、クラウドコンピューティング、クラウド関数、クラウドストレージ、ネットワークサービス、クラウド通信、中間クラウド、ドメインネームサービス、セキュリティサービス、ＣＤＮ（Ｃｏｎｔｅｎｔ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ：コンテンツ配信ネットワーク）、並びにビッグデータ及び人工知能プラットフォームなどの基本クラウドコンピューティングサービスを提供するクラウドサーバであってもよい。端末は、スマートフォン、タブレットコンピュータ、ノートブックコンピュータ、デスクトップコンピュータ、スマートスピーカ、スマートウォッチなどであってもよいが、これらに限定されない。端末とサーバとは、有線通信又は無線通信を介して直接又は間接的に接続されてもよいが、本発明はこれに限定されない。

【0017】

量子コンピュータ（ｑｕａｎｔｕｍ ｃｏｍｐｕｔｅｒ）は、量子力学の原理を利用して計算を行う機器である。量子コンピュータは、量子力学の重ね合わせ原理及び量子もつれに基づいて、強力な並列処理機能を備えており、古典的なコンピュータで計算しにくい幾つかの問題を解決できる。超伝導量子ビットのゼロ抵抗特性及び集積回路に近い製造プロセスにより、超伝導量子ビットを使用して構築された量子コンピューティングシステムは、実用的な量子コンピューティングを実現するための最も有望なシステムの１つになっている。

【0018】

量子プロセッサとは、量子レベルのコンピュータプロセッサ、即ち量子コンピュータのプロセッサを意味する。量子プロセッサは、１つ又は複数の量子チップを含んでもよい。

【0019】

量子チップ（又は超伝導量子チップ）は、量子コンピュータの中央処理装置であり、量子コンピュータのコアコンポーネントである。量子チップは、基板に量子回路を集積し、量子情報処理の機能を担っている。従来のコンピュータの発展の歴史を参照し、量子コンピュータ研究のボトルネック技術を克服した後、商業化と産業のアップグレードを実現するために、集積化を行う必要がある。超伝導システム、半導体量子ドットシステム、マイクロナノフォトニクスシステム、さらには原子及びイオンシステムでは、全てチップ化を行うと考えられる。開発の観点から、超伝導量子チップシステムは、他の物理システムよりも技術的に進んでいる。以下のように従来の半導体産業の発展が既に成熟しているため、従来の半導体量子ドットシステムも検討しようとする目標である。半導体量子チップは、デコヒーレンス時間と制御精度がフォールトトレラントな量子コンピューティングの閾値を超えると、従来の半導体工業の既存の成果を統合し、開発コストを節約することが期待される。

【0020】

量子コンピュータの利点を考慮して、クラウド技術に基づいて構築された将来のシステムは、量子コンピュータを使用して処理と計算を実行し、より良いサービスを提供することができる。

【0021】

本発明の実施例を説明する前に、まず、本発明に係る用語を解釈、説明する。

【0022】

１．中規模の量子チップ
中規模の量子チップに含まれる量子ビットの数は５０～１００である。量子コンピューティングの応用の１つは、量子システムをシミュレートすることである。十数個の量子ビットのみを有する量子システムは、大量のスーパーコンピュータリソースを消費する可能性がある。システムに５０個の量子ビットが含まれると仮定すると、該システムの状態を記述するために２^５０＝１０^１５の複素振幅が必要である。複素振幅を１２８ビットの精度で記憶する場合、各振幅を記憶するには２５６ビット又は３２バイトが必要である。合計３２×１０^１５バイトの情報は、約３２０００ＴＢであり、既存のコンピュータの能力を遥かに超えている。同一の精度レベルの９０ビットには３２×１０^２７バイトが必要である。

【0023】

２．フリップチップ技術（Ｆｌｉｐ Ｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ）
「フリップチップパッケージング法」とも称され、チップパッケージング技術の１つである。基板にチップを直接配置し、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）技術を使用してチップと基板上のパッド（ｐａｄ、チップの入力／出力部分を意味する）とを接続する従来のチップパッケージング技術とは異なり、フリップチップパッケージング技術は、チップ接続点においてバンプ（ｂｕｍｐ）を成長し、表面が下に向かうようにチップを裏返して、パッケージング筐体又は配線基板（ｓｕｂｓｔｒａｔｅ）に直接接続することを意味する。該技術は、チップ加工の分野で広く使用されている。フリップチッププロセスにより加工されたチップは、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）と称される。

【0024】

３．表面符号（ｓｕｒｆａｃｅ ｃｏｄｅ）
表面符号は、二次元の多様性で定義されたトポロジカル量子エラー訂正符号である。そのスタビライザー生成元（ｓｔａｂｉｌｉｚｅｒ ｇｅｎｅｒａｔｉｎｇ ｅｌｅｍｅｎｔ）は通常４個の量子ビットでサポートされ（境界で２個の量子ビットでサポートされ）、論理演算子は、ストリップクロスアレイの非自明チェーンである。表面符号の具体的な２次元構造は、図１に示すように、白い円１は、量子計算のためのデータ量子ビットを表し、黒い円２は、補助量子ビットを表す。白と斜線で塗りつぶされた正方形（又は三角形）は、物理量子ビットの量子状態でランダムに生成されたパウリ（Ｐａｕｌｉ）Ｚ及びＸの進化エラーをそれぞれ検出するための２つの異なるタイプのスタビライザー生成元を表す。本発明では、図１に示す表面符号化トポロジに対応する設計アーキテクチャを採用する。

【0025】

ムーア氏の法則で説明されているように、コンポーネントのサイズを継続的に縮小し、電子チップの集積度（収容可能なトランジスタの数）を増やすことで、コンピューティングパフォーマンスを継続的に向上させることができる。より高度なチップ加工技術の導入により、従来のチップの製造精度は数十ナノメートルから７ナノメートル以下に徐々に低下し、原子サイズに近づいている。この規模では、量子トンネリングやエンタングルメントなどの量子効果が現れ始めており、デバイスの動作を古典的な理論を使用して完全に予測及び設計することはできない。一方、デバイスのサイズが小さく、集積度が高いほど、放熱の必要性が高くなる。放熱が不十分であると、デバイスの動作の安定性と精度が低下する。そのため、ムーア氏の後の時代には、古典的なコンピュータの計算能力の向上も困難になり、多くの科学者が量子計算の開発を期待している。

【0026】

１９８２年には早くも、リチャードファインマン（Ｒｉｃｈａｒｄ Ｆｅｙｎｍａｎ）は、量子シミュレーションを説明する際に、量子シミュレーションが多体問題を考慮する場合、非常に大きな自由度（粒子数に伴って指数関数的成長）が必要であると指摘した。このレベルでは、古典的なコンピュータはもはや効果的なシミュレーションを行うことができない。量子力学の重ね合わせの原理と量子もつれの特性により、量子コンピュータは、強力な並列処理能力を備えている。中規模の量子ビットは、従来の計算能力の限界を超えるための十分に大きなヒルベルト空間を提供できるため、古典的なコンピュータでは解決できない大規模コンピューティング問題を解決でき、量子化学シミュレーション、量子人工知能と暗号分析、天気予報、薬物設計、金融分析、石油探査などの分野で大きなポテンシャル性を有する。超伝導量子ビットの製造工程は、従来の集積回路と同様であるため、拡張性に大きな利点があり、ゼロ抵抗特性により、より長い時間のコヒーレンスを実現することができる。近年の急速な発展により、超伝導量子コンピューティングソリューションは、学界や産業界の注目を集め、実用的な量子コンピューティングを最初に実現するための最も有望な技術ソリューションの１つになっている。

【0027】

２０００年に物理学者のディヴィンチェンツォ（ＤｉＶｉｎｃｅｎｚｏ）によって提唱された基準によると、量子ビット数の増加は、単なる問題の一部である。量子ビットの数が多いほど、それらの間の相互作用はより複雑になる。ビット数が増えると、その精度も十分に高くなるようにする必要がある。チップ設計の観点から、読み取り効率を確保すると共に、ビット間のクロストーク、及び環境との結合を最小限に抑えることが非常に重要である。量子チップは、量子ビット、読み取りキャビティ、フィルタ、読み取り線、ビット制御線、空気ブリッジ（「エアブリッジ」と略称される）などの要素を含んでもよい。小規模な超伝導量子チップは、例えば２列に直線的に配列された単一層の平面構造を採用してもよく、各量子ビットは隣接するビットとの直接的な容量性相互作用しかなく、拡張性が優れているが、アルゴリズムの実行の困難性が高い。もう１つは、ラップアラウンドタイプであり、共振キャビティを使用して任意の２ビット間の結合を実現するが、このレイアウトは分散しており、大きなチップ面積を消費し、ビット制御線と読み取り線とが交差する必要がある場合が多いため、多くの不安定性とクロストークをもたらしてしまう。中規模の量子チップでは、どの配列方法を採用しても、限られた平面空間で多数の部品のレイアウトを実現し、且つ高い量子体積を確保することは略不可能である。「量子体積」は、ＩＢＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ）社により導入された、量子ビット、接続パフォーマンス、コンパイラー、ソフトウェアスタックパフォーマンスなどの要素を含むより包括的なパフォーマンス測定インデックスである。ビットのアドレス指定可能性及び拡張性により、３Ｄパッケージングとフリップチッププロセスの発展を促進した。

【0028】

現在、中規模の量子チップの具体的な設計、処理、測定、制御方法は、まだ検討と検証の段階にある。図２は関連技術に係る中規模の量子チップの量子ビット配列構造の概略図である。ここで、図２の（ａ）は、Ｇｏｏｇｌｅ社が提供する中規模の量子チップ（Ｓｙｃａｍｏｒｅプロセッサと称される）の量子ビットの配列構造の概略図であり、図２の（ｂ）は、ＩＢＭが提供する中規模の量子チップ（Ｒｏｃｈｅｓｔｅｒプロセッサと称される）の量子ビットの配列構造の概略図である。Ｇｏｏｇｌｅ社が提供する量子ビットの配列構造には、５３個の量子ビットが含まれ、量子ビット間に調整可能な結合器（ａｄｊｕｓｔａｂｌｅ ｃｏｕｐｌｅｒ）を追加することで、ビット間の結合を調整することができる。ＩＢＭ社が提供する量子ビットの配列構造には、同様に５３個の量子ビット（図では円で表されている）が含まれているが、量子ビット間に結合器がなく、ビット間の結合は固定値しかできない。

【0029】

Ｇｏｏｇｌｅ社のＳｙｃａｍｏｒｅプロセッサ（ビット間に結合器が存在する）は、回転（又は対角）の表面符号化の配列方式、及びフィルタとビットの読み取りキャビティとが容量結合されている方式を使用して、チップの配列が分散しており、占有面積が大きい。特に、ビット間に結合器が存在せず、ビット間隔が十分に大きくないと、この配列及び結合方式は適用できなくなる可能性がある。また、ＩＢＭ社のＲｏｃｈｅｓｔｅｒプロセッサ（ビット間に結合器が存在しない）は、６つの長方形グリッドを使用し、レイアウトが分散しており、ビットの接続性が低く、アルゴリズムの実装の難しさが高い。さらに、Ｒｏｃｈｅｓｔｅｒプロセッサは、平面構造を採用しているため、避けられないクロス配線によりシステムの不安定性及びクロストークが増加する。また、２つのプロセッサのレイアウトが異なり、チップのパフォーマンスも異なる。これは、異なる連続性がチップのパフォーマンスレベルへ影響を及ぼし、量子体積が異なることを示している。

【0030】

益々増加している計算能力への要求及び従来の中規模の量子チップ設計の配線問題という上記の２点を鑑み、本発明の実施例は、量子チップ及び量子コンピュータを提供する。本発明の態様では、量子ビット及び関連するデバイスの配置を最適化することで、より多くのビット数と精度を同時に実現することができるため、量子チップの計算能力を向上させることができる。以下は、幾つかの実施例を参照しながら本発明の実施形態を説明する。

【0031】

図３は本発明の１つの実施例に係る量子チップ３０の構造の概略図である。図３に示すように、量子チップ３０は、下部シート１０及び上部シート２０を含む。

【0032】

図３において、下層の面積が比較的に大きい領域は下部シート１０であり、上層の領域は上部シート２０である。好ましくは、上部シート２０のサイズは、下部シート１０のサイズよりも小さい。図３において、説明の便宜上、上部シート２０は、僅かに持ち上げられ、下部シート１０からずらされている。

【0033】

上部シート２０には、量子ビットアレイ２１が設けられる。量子ビットアレイ２１は、Ｍ行×Ｎ列のアレイ構造となるように分布している複数の量子ビットを含み（図３では、十字形で示される）、即ち、量子ビットアレイ２１のアレイ構造は、行列型の表面符号構造を採用し、Ｍ及びＮは、１よりも大きい整数である。

【0034】

図４は量子ビットアレイ２１のアレイ構造の概略図である。図４に示すように、量子ビット（図では十字形で示されている）の配列は、行列型の表面符号のトポロジ構造を採用し、Ｍ行×Ｎ列に配列されている。好ましくは、Ｍ行のうちの各行は、Ｎ個の量子ビットを含み、Ｎ列のうちの各列は、Ｍ個の量子ビットを含み、即ち、量子ビットアレイにおける量子ビットの数はＭ×Ｎである。

【0035】

また、量子ビットは、データ量子ビット（ｄａｔａ ｑｕｂｉｔ）２２１及び測定（操作）量子ビット（ｍｅａｓｕｒｅｍｅｎｔ ｑｕｂｉｔ）２２２を含む。ここで、データ量子ビット２２１は、量子コンピューティング時のデータを記憶するために使用される。測定量子ビット２２２は、補助量子ビットとも称され、データ量子ビット２２１の量子状態を安定化、操作するために使用される。好ましくは、図４に示すように、該Ｍ行の各行について、データ量子ビット２２１と測定量子ビット２２２とは、１つずつ交互に配列され、該Ｎ列の各列について、データ量子ビット２２１と測定量子ビット２２２とは、１つずつ交互に配列されている。

【0036】

このようなＭ行×Ｎ列の表面符号構造の量子ビット配列方式を採用することで、境界での各測定量子ビット２２２は３つのデータ量子ビット２２１に接続することができ、各測定量子ビット２２２は、それに接続された３つのデータ量子ビット２２１の量子状態について１回の測定をそれぞれ行うことができる（２つのデータ量子ビット２２１のみに接続される左上隅及び右上隅の測定量子ビット２２２を除く）。境界での各データ量子ビット２２１は、３つの測定量子ビット２２２に接続することができる（２つの測定量子ビット２２２のみに接続される左下隅及び右下隅のデータ量子ビット２２１を除く）。図２の（ａ）に示す回転された表面符号構造に対応する配列方式と同様に、境界でのデータ（測定）量子ビットは、２つの測定（データ）量子ビットにのみ接続する。従って、このようなＭ行×Ｎ列の表面符号構造の量子ビット配列方法を採用することで、冗長のビット数が増加し、より多くの追加的な奇偶検査演算子を提供し、境界でのエラーより多くの情報を取得できるため、チップのエラー訂正能力及びデコード時の境界誤差分布の解析能力がより強力になる。さらに、同様な表面符号スケールでＭ行×Ｎ列の表面符号構造の面積も２倍になり、エンタングルメントをより便利に生成し、エンタングルメントにスペースを提供するためのより広い面積を有し、基本的な量子ゲートを実行することができる。従って、このようなＭ行×Ｎ列の表面符号構造は、ビットの規模がより大きな量子チップの設計に適する。

【0037】

また、図３に示すように、下部シート１０には、読み取りキャビティ１１が設けられる。ここで、読み取りキャビティ１１は、量子ビットの状態情報を取得する。量子ビットの状態情報を取得するために、幾つかの外部測定デバイスに接続する必要があり、測定デバイスは、精度、高効率と再現性、ビットコヒーレンス、非破壊性、多重化などの特性を備える必要がある。通常、共振キャビティを中間媒体として使用し、量子ビットと直接結合し、その伝送特性を測定することで量子ビットの状態情報を取得し、この場合、この共振キャビティを読み取りキャビティと称する。また、上記の読み取りキャビティ１１と外部測定装置とを接続する回路を読み取り線と称し、読み取りキャビティ１１により取得された量子ビットの状態情報を外部測定装置に伝送するために、下部シート１０に該読み取り線を設けてもよい。

【0038】

好ましくは、図３に示すように、下部シート１０には、ビット制御線１２がさらに設けられる。ビット制御線１２は、ビット制御信号を伝送し、該ビット制御信号は、量子ビットを制御するために使用される。ビット制御線１２は、マイクロ波制御線及び直流バイアス線を含んでもよい。ここで、マイクロ波制御線は、ＸＹ線とも称され、マイクロ波制御信号を伝送する。該マイクロ波制御信号は、量子ビットの反転を駆動するために使用される。直流バイアス線は、Ｚ線とも称され、直流バイアス信号を伝送する。該直流バイアス信号は、量子ビットの周波数を調整するために使用される。また、上記のビット制御信号の信号源は信号発生器であってもよく、信号発生器の出力端はビット制御線に接続されてもよい。これによって、信号発生器により生成されたビット制御信号をビット制御線に伝送することができ、ビット制御線を使用して該ビット制御信号を量子ビットにさらに送信することができる。１つの例では、マイクロ波制御信号と直流バイアス信号とは、同一の信号源を共有し、例えば同一の信号発生器を共有してもよい。もう１つの例では、マイクロ波制御信号と直流バイアス信号とは、異なる信号源を使用し、例えば異なる信号発生器を使用してもよい。

【0039】

好ましくは、図３に示すように、下部シート１０には、フィルタ１３がさら設けられ、フィルタ１３は、読み取りキャビティ１１と結合され、フィルタ１３は、量子ビットのコヒーレンス時間を延長し、量子ビットの環境へのエネルギー緩和を低減させる。図３に示すように、読み取りキャビティ１１の出力端にフィルタ１３を結合することで、ビット読み取りに影響を与えることなく、ビット周波数での漏れを低減することができる。

【0040】

下部シート１０と上部シート２０とは、積層するように配置されてもよい。例えば、上部シート２０は、下部シート１０の上方に位置する。下部シート１０と上部シート２０とは電気的に接続されている。

【0041】

１つの例示的な実施例では、電気接続を実現するために、下部シート１０と上部シート２０との間にフリップチップアーキテクチャが採用され、即ち、下部シート１０の回路及び素子が配置された面と、上部シート２０の量子ビットが配置された面とは、対向するように設けられる。例えば、上部シート２０は、下部シート１０の上方に位置し、読み取りキャビティ１１は、下部シート１０の上部シート２０に対向する面に設けられ、量子ビットは、上部シート２０の下部シート１０に対向する面に設けられている。

【0042】

もう１つの例示的な実施例では、電気接続を実現するために、下部シート１０と上部シート２０との間に非フリップチップアーキテクチャが採用され、即ち、下部シート１０の回路及び素子が配置された面と、上部シート２０の量子ビットが配置された面とは、同一の方向に向かっている。例えば、上部シート２０は、下部シート１０の上方に位置し、読み取りキャビティ１１は、下部シート１０の上部シート２０に対向する面に設けられ（即ち、読み取りキャビティ１１は、下部シート１０の上側に向かっている面に設けられ）、量子ビットは、上部シート２０の下部シート１０に対向する面以外の面に設けられている（即ち、量子ビットは、上部シート２０の上側に向かっている面に設けられている）。

【0043】

好ましくは、図３に示すように、下部シート１０と上部シート２０とは、金属溶接点４０を介して電気的に接続されている。好ましくは、金属溶接点４０は、インジウムピラーの溶接点であってもよいし、他の導電性材料からなる溶接点であってもよい。好ましくは、下部シート１０には、少なくとも１つの第１の金属溶接点が形成され、上部シート２０には、少なくとも１つの第２の金属溶接点が形成され、第１の金属溶接点の位置と第２の金属溶接点の位置とは対向している。上記の第１の金属溶接点と第２の金属溶接点との接続により、下部シート１０と上部シート２０との間の電気的接続を実現する。なお、下部シート１０と上部シート２０との間でフリップチップ構造を使用して電気的接続を実現する場合、上部シート２０の下部シート１０に対向する面（即ち量子ビットが設けられた面）に少なくとも１つの止まり穴（ｂｌｉｎｄ ｈｏｌｅ）を形成してもよい。該止まり穴に金属材料を堆積して上記の第１の金属溶接点を形成し、該第１の金属溶接点及び下部シート１０における第２の金属溶接点により電気的接続を実現する。下部シート１０と上部シート２０との間で非フリップチップ構造を使用して電気的接続を実現する場合、上部シート２０に少なくとも１つの貫通穴を形成してもよい。該貫通穴に金属材料を堆積して上記の第１の金属溶接点を形成し、該第１の金属溶接点及び下部シート１０における第２の金属溶接点により電気的接続を実現する。また、下部シート１０の上部シート２０に対向する面（即ち、読み取りキャビティ１１などの素子が設けられた面）には、少なくとも１つの止まり穴が形成され、該止まり穴に金属材料を堆積して上記の第２の金属溶接点を形成する。

【0044】

また、データ及び信号の入力及び出力を実現するために、量子チップ３０の読み取り及び制御の回路は、下部シートのパッド（ｐａｄ、図示せず）に接続されている。

【0045】

量子チップ３０には、読み取りキャビティ、フィルタ、ビット制御線、空気ブリッジ、量子ビット、インジウムピラーの溶接点などの複数のデバイスがある。加工プロセスが複雑であり、Ａｌ（アルミニウム）メッキ、ＳｉＯ_２（二酸化ケイ素）メッキ、接着剤付のＩｎ（インジウム）メッキ、ＨＦ（フッ化水素酸）を通過させること、ギ酸を通過させることなどの多くのステップを含む。各ステップは、量子ビットのジョセフソン接合の接合抵抗に一定の影響を及ぼすが、フリップチップでは、上部シート２０にのみ量子ビットを配置し、上部シート２０の下部シートと電気的に接続するための金属溶接点４０（例えばインジウムピラーの溶接点）を保留する。残りの全てのデバイスを下部シート１０に配置し、ビットサンプル層（量子ビットが加工されるサンプル層、即ち上部シート２０）から関連するプロセス（例えばＳｉＯ_２メッキ、ＨＦ通過、ギ酸通過など）を除外することで、ビット性能への影響を回避することができる。従って、このようにビットサンプル層から損失のあるデバイス又は加工プロセスを除外し、チップ配線スペース及び複雑なプロセスでの量子ビットのコヒーレンスを向上させることができる。

【0046】

好ましくは、下部シート１０の上部シート２０に対応する領域は、ビット制御信号間の分離性を増加させるように、被覆エアブリッジを使用する。平面チップ構造で一般的に使用される従来の分離式の超伝導真空ブリッジ（アプローチブリッジ部分は通常傾斜する面であり、角度はエアブリッジの高さとスパンに依存する）と比較して、本発明の実施例では、フリップチップにおける下部シート１０の上部シート２０に対応する領域において、ビット制御信号間の分離性を増加させるように、被覆エアブリッジを使用し、残りの部分において、分離式のエアブリッジ又は被覆エアブリッジを使用する。本発明の実施例で使用する超伝導真空ブリッジのエアブリッジの高さは制御可能であり、且つアプローチブリッジ部分は緩やかな弧形状であり、エアブリッジ全体がアーチ型であり、分離性を確保すると共に、安定性を向上させることができる。

【0047】

また、本発明の実施例に係る上記の量子チップは、中規模の量子チップであってもよく、例えば、該量子チップに含まれる量子ビットの数は、５０～１００である。１つの例では、上部シート２０における量子ビットアレイ２１は、図４に示す８行×７列の構造を有し、合計５６個の量子ビットを含む。

【0048】

以上のことから、量子ビットの配置では、Ｍ行×Ｎ列の表面符号構造を用いることで、量子ビット間の接続性を向上させ、量子体積を増加させ、アルゴリズムの実行の難しさを低減させることができると共に、より強力なエラー訂正機能及びデコード時の境界エラー分布の分析機能、並びにより柔軟な拡張性及びより大きな規模の量子チップへの適応性を有する。一方、チップ構造では、上部シートに量子ビットを配列し、下部シートに読み取りキャビティ、フィルタ、ビット制御線、読み取り線及びエアブリッジなどの他の素子を配置することで、量子ビットと他の素子とのレイアウト分離を実現するため、ビットサンプル層から損失のあるデバイス又は加工プロセスを除外し、チップ配線スペース及び複雑なプロセスでの量子ビットのコヒーレンスを向上させることができる。従って、量子ビット及び関連するデバイスの配置を最適化することで、より多くのビット数と精度を同時に実現し、量子チップの計算能力を向上させることができる。

【0049】

以下は、量子ビットの読み取りプロセスを説明する。例示的な実施例では、フィルタと読み取りキャビティとは誘導結合され、フィルタは、反射型読み取り方式を用いて量子ビットの状態情報を取得する。フィルタの読み取り方式は、通常、透過型読み取り方式、及び反射型読み取り方式を含む。ここで、透過型読み取り方式とは、信号入力端子と信号出力端子とがポートを共有しないことを意味し、反射型読み取り方式は、信号入力端子と信号出力端子とが同一のポートを共有することを意味する。

【0050】

図５は本発明の１つの実施例に係る量子ビットの読み取り回路の概略図である。図５では、伝送線モデルで示している。ここで、破線枠５１は、量子ビットの結合容量（破線枠５１内）及び２つのジョセフソン接合から構成されるＳＱＵＩＤ（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉｃｅ：超伝導量子干渉デバイス）を含む量子ビットの等価回路図を表す。破線枠５２は、読み取りキャビティの等価回路図を表す。破線枠５３は、フィルタの等価回路図を表す。図５から分かるように、読み取りキャビティとフィルタとは誘導結合されている。

【0051】

定義から分かるように、読み取りキャビティの品質係数Ｑ_ｒは次のように表してもよい。

【0052】

【数1】

ここで、Ｐ_ｌｏｓｓは、読み取りキャビティで消費したエネルギーを表し、Ｅ_ｒは、読み取りキャビティに記憶されたエネルギーを表し、ω_ｒは、読み取りキャビティの周波数を表す。

【0053】

通常の場合、読み取りキャビティの内部損失は非常に小さいため、回路全体の唯一の散逸チャネルは、フィルタと外部測定回路との結合であると想定できる。このプロセスは、フィルタの品質係数Ｑｆにより説明する。

【0054】

【数2】

ここで、Ｐ_ｌｏｓｓは、フィルタで消費したエネルギーを表し、Ｅ_ｆは、フィルタに記憶されたエネルギーを表し、ω_ｆは、フィルタの周波数を表す。

【0055】

仮定によると、回線全体の後の単位時間あたりに消費したエネルギーは同一であり、次のようになる。

【0056】

【数3】

ここで、ω_ｉ及びＩ_ｉ（ｉ＝ｒ，ｆ）はそれぞれ、等価統合モデルにおける読み取りキャビティとフィルタの周波数と電流を表す。Ｑ_ｒ及びＱ_ｆと同様に、量子ビットの品質係数Ｑ_ｑは次のように表してもよい。

【0057】

【数4】

ここで、Ｐ_ｌｏｓｓは、量子ビットで消費したエネルギーを表し、Ｅ_ｑは、量子ビットに記憶されたエネルギーを表し、ω_ｑは、量子ビットの周波数を表し、Ｔ_１は、量子ビットのコヒーレンス時間を表す。

【0058】

Ｑ_ｆ及びＱ_ｑから

を取得できる。ここで、

及び

はそれぞれ、異なる周波数ω_ｑ及びω_ｒでの下部フィルタの等価インピーダンスであり、κ_ｒは、読み取りキャビティ内の光子減衰率を表し、Δは読み取りキャビティとビットとの周波数の差を表し、即ちΔ＝ω_ｑ－ω_ｒ、

は、読み取りキャビティとビットとの結合強度を表す。Ｑ_ｆ＝３０、ω_ｒ／２π＝６．４６２５ＧＨｚ、ω_ｆ／２π＝６．５ＧＨｚ、ω_ｑ／２π＝５．５ＧＨｚの場合、

となる。なお、フィルタがない場合と比較して、κ_ｒＴ_１は２桁で増幅することができる。κ_ｒＴ_１は量子ビットのコヒーレンス時間を反映する。κ_ｒＴ_１は２桁で増幅することは、回線による量子ビットの読み取り速度を確保しながら、量子ビットのコヒーレンス時間を約１００倍に延長でき、より多くのゲート操作が可能になり、ゲートの忠実度の向上及び実用的な量子計算の基礎を築くことを意味する。

【0059】

これによって、フィルタと読み取りキャビティとが誘導結合されることで、レイアウトをコンパクトにすることができる。一方、フィルタは反射型読み取り方式を採用し、反射型読み取り方式の信号入力端及び信号出力端が同一のポートを共有するため、読み取り線の数を半分にすることができる。従って、量子チップの回路配置を最適化し、ビットの読み取り効率及びコヒーレンス時間を確保することができる。

【0060】

以下は、量子ビットの調整プロセスを説明する。図６は本発明の１つの実施例に係る単一量子ビットの駆動回路の概略図である。

【0061】

図６の（ａ）に示すように、量子ビット６１の調整は、通常、ビット制御線（ＸＹ線及びＺ線を含む）により実現される。マイクロ波制御線（ＸＹ線とも称される）は、マイクロ波制御信号を伝送し、該マイクロ波制御信号は、量子ビットが異なるエネルギー準位間を遷移するように駆動するために使用される。直流バイアス線は、直流バイアスを伝送し、該直流バイアス信号は、量子ビットの周波数を調整するために使用される。通常、ＸＹ線は、結合コンデンサＣ_ｄを介して入力インピーダンスがＺ_ｄの電圧源を量子ビットに結合する（図６の（ｂ）に示すように、破線枠６２は、量子ビット６１の等価回路図を表す）。計算を簡略化するために、ビットの代わりにＬＣ発振回路を使用し、Ｌ及びＣは、それぞれ回路のインダクタンス及びインピーダンスを表す。この場合、システムのハミルトニアンは、

に記述される。ここで、ω_ｑは、量子ビットの周波数であり、

は、ＬＣ発振回路の特性インピーダンスであり、

は、この時の量子ビットのグランドへの総静電容量であり、σ_ｚ及びσ_ｙは、パウリｚ及びパウリｙ演算子である、３次元ユークリッド空間におけるスピンσのｚ軸及びｙ軸の投影成分を記述する。

は、縮小プランク定数である。ハミルトニアンから分かるように、回路に駆動電圧信号を印加することで、量子ビットを励起することができる。図６の（ｃ）に示すように、量子ビットに二重接合がある場合（図では、１つの×で１つの接合を表す）、構成されたＳＱＵＩＤは、臨界電流が外部磁場により変化するジョセフソン接合６３と同等に見なしてもよく、そのエネルギーＥ_ｊは外部磁場による変化は、

である。ここで、Φは、ＳＱＵＩＤを通過する磁束であり、

は、Φが０に等しい場合のジョセフソン接合６３のエネルギーであり、Φ_０＝ｈ／２ｅは、磁束量子（ｍａｇｎｅｔｉｃ ｆｌｕｘ ｑｕａｎｔｕｍ）であり、ｈはプランク定数であり、

、ｅは電荷定数であり、ｅ＝１．６０２×１０^－１９Ｃ。それに応じて、ω_ｑの外部磁場の変化との関係は、

となる。ここで、Ｅ_ｃは、コンデンサの静電エネルギーであり、ビット内の接合の非対称性が小さいと想定される。

【0062】

本発明の実施例では、マイクロ波制御線（ＸＹ線）と直流バイアス線（Ｚ線）とは、同一の制御線を共有する（「多重化する」とも称される）、即ち、マイクロ波制御信号と直流バイアス信号とは、同一のビット制御線を共有する。マイクロ波制御信号と直流バイアス信号とを異なる時間に伝送できるため、信号の精度と信頼性を確保することを前提に、同一の制御線を多重化して該２つの信号を送信することができる。好ましくは、ビット制御線は、量子ビットとの相互インダクタンスを用いて、量子ビットが異なるエネルギー準位間を遷移するように駆動するために使用される。ＸＹ線とＺ線とを共有することで、電流を使用して量子ビットを遷移させる。同様に、システムのラグランジアン量は、

で表されてもよく、システムのハミルトニアンは、

である。ここで、Ｃは静電容量であり、Ｌはインダクタンスであり、

は、Φの微分であり、Ｉは電流であり、Φ及びｑは、それぞれＬＣ発振回路におけるインダクタＬでの磁束、及びコンデンサＣでの電荷を表し、両者は何れも共役変数である。Ｍは、ビット制御線と量子ビットとの間の相互インダクタンスである。

及び

により、ここで、ａ及び

は、ＬＣ発振回路におけるマイクロ波光子に対応するボソンの昇降演算子であり、ハミルトニアンを昇降演算子で書き直し、システムを２つのエネルギー準位に切り捨てると、次の式を得る。

【0063】

【数5】

ここで、σ_ｘは、パウリｘ演算子であり、３次元ユークリッド空間におけるスピンσのｘ軸の射影成分を記述する。上記の式の２項目から分かるように、回路に電流駆動を印加することで、量子ビットを遷移させることができる。

【0064】

本発明の実施例では、量子ビットのＸＹ制御線とＺ制御線とを共有することで、制御線の数を半分に低減させ、チップの配線スペースを増加させることができる。

【0065】

本発明の１つの例示的な実施例は、上記の実施例の量子チップを含む量子プロセッサをさらに提供する。

【0066】

本発明の１つの例示的な実施例は、上記の実施例の量子チップを含む量子コンピュータをさらに提供する。

【0067】

なお、本明細書で言及される「複数」は、２つ以上を指す。また、本明細書で説明されるステップの番号付けは、単にステップ間の実行の可能な順序を例示的に示し、他の実施例では、上記のステップは、２つの異なる番号の順序で実行されなくてもよく、例えば２つの異なる番号のステップが同時に実行されてもよいし、２つの異なる番号のステップが図示する順序とは逆の順序で実行されてもよく、本発明の実施例はこれらに限定されない。

【0068】

以上は、単なる本発明の例示的な実施例であり、本発明を限定することを意図するものではない。本発明の主旨及び原則の範囲内で行われる如何なる変更、均等的な置換、改善などは、本発明の保護範囲内のものである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】