知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-15
(54)【発明の名称】窒化チタンシリコンバリヤー層
(51)【国際特許分類】
H01L 21/8239 20060101AFI20221208BHJP
H01L 45/00 20060101ALI20221208BHJP
H01L 21/285 20060101ALI20221208BHJP
H01L 21/28 20060101ALI20221208BHJP
【ＦＩ】
H01L27/105 449
H01L45/00 A
H01L21/285 C
H01L21/28 301R
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022520983
(86)(22)【出願日】2020-09-14
(85)【翻訳文提出日】2022-04-22
(86)【国際出願番号】 US2020050641
(87)【国際公開番号】W WO2021071629
(87)【国際公開日】2021-04-15
(31)【優先権主張番号】16/595,912
(32)【優先日】2019-10-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】518196871
【氏名又は名称】ユージェヌス インコーポレイテッド
(74)【代理人】
【識別番号】100095267
【弁理士】
【氏名又は名称】小島 高城郎
(74)【代理人】
【識別番号】100124176
【弁理士】
【氏名又は名称】河合 典子
(74)【代理人】
【識別番号】100224269
【弁理士】
【氏名又は名称】小島 佑太
(72)【発明者】
【氏名】ヘオ、ジャエ、セオク
(72)【発明者】
【氏名】マック、ジェリイ
(72)【発明者】
【氏名】ラシ、ソミルクマール、ジェイ．
(72)【発明者】
【氏名】ムクヘルジー、ニロイ
【テーマコード（参考）】
4M104
5F083
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104AA04
4M104AA05
4M104AA06
4M104BB01
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB08
4M104BB09
4M104BB13
4M104BB17
4M104BB18
4M104BB20
4M104BB21
4M104BB25
4M104BB27
4M104BB28
4M104BB29
4M104BB33
4M104DD43
4M104DD45
4M104FF18
4M104GG10
4M104GG16
4M104HH05
5F083FZ10
5F083HA02
5F083JA32
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA60
5F083MA05
5F083MA06
5F083MA16
5F083PR21
5F083PR22
(57)【要約】
開示する技術は、概して窒化チタンシリコンを有するバリヤー層に関し、さらにとりわけ不揮発性メモリデバイスのためのバリヤー層、及びそれを形成する方法に関する。一つの態様において、相変化メモリデバイスのための電極の形成方法は、半導体基板にわたってメモリ状態を記憶するために形成された相変化記憶素子上に窒化チタンシリコン（ＴｉＳｉＮ）を含む電極を形成することを含む。
電極の形成は、半導体基板を１つ以上の周期的な蒸着サイクルにさらすことを含み、複数の周期的な蒸着サイクルはＴｉ前駆体への曝露、Ｎ前駆体への曝露及びＳｉ前駆体への曝露を含む。
電極の形成は、半導体基板を１つ以上の周期的な蒸着サイクルにさらすことを含み、複数の周期的な蒸着サイクルはＴｉ前駆体への曝露、Ｎ前駆体への曝露及びＳｉ前駆体への曝露を含む。
【特許請求の範囲】
【請求項1】
相変化メモリデバイスのための電極を形成する方法であって、半導体基板にわたって、メモリ状態を記憶するために形成された相変化記憶素子上に窒化チタンシリコン（ＴｉＳｉＮ）を含む前記電極を形成することを含み、
前記電極を形成することが１つ以上の蒸着サイクルに半導体基板をさらすことを含み、複数の前記蒸着サイクルがチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体への曝露を含むことを特徴とする電極形成方法。
【請求項2】
前記電極を形成することが、サーマル原子層堆積によって形成されることを含む請求項１に記載の電極形成方法。
【請求項3】
前記電極を形成することが、約２００℃と約４００℃との間の温度で１つ以上の前記蒸着サイクルに半導体基板をさらすことを含む請求項１に記載の電極形成方法。
【請求項4】
前記電極が少なくとも部分的に非晶質であることを特徴とする請求項１に記載の電極形成方法。
【請求項5】
前記電極を形成することが、前記電極が約５００μΩ‐ｃｍと約３０，０００μΩ‐ｃｍの間で電気抵抗率を有するようにシリコン濃度を調節することを含む請求項１に記載の電極形成方法。
【請求項6】
電極層が約５原子％を超えるシリコン濃度を有することを特徴とする請求項１に記載の電極形成方法。
【請求項7】
前記Ｓｉ前駆体がＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、Ｓｉ２Ｃｌ６、又はＳｉ３Ｃｌ８を含むグループから選択された前駆体であることを特徴とする請求項１に記載の電極形成方法。
【請求項8】
前記半導体基板を１回以上の前記蒸着サイクルにさらすことが、少なくとも１つの第１堆積フェーズが前記Ｔｉ前駆体への曝露及び前記Ｎ前駆体への曝露を含む１つ以上の前記第１堆積フェーズに半導体基板をさらすことと、
少なくとも１つの第２堆積フェーズが前記Ｓｉ前駆体への曝露を含む１つ以上の前記第２堆積フェーズに半導体基板をさらすことと、を含む請求項１に記載の電極形成方法。
【請求項9】
少なくとも１つの前記第２堆積フェーズが、前記Ｎ前駆体へのさらなる曝露をさらに含む請求項８に記載の電極形成方法
【請求項10】
前記半導体基板が絶縁体層を通り形成されたビア又はトレンチを含み、かつ電極を形成することが、前記ビア又は前記トレンチを連続的に成長したコンフォーマルなＴｉＳｉＮ層によって満たすことを含む請求項１に記載の電極形成方法。
【請求項11】
相変化メモリデバイスを形成する方法であって、窒化チタンシリコン（ＴｉＳｉＮ）を含む拡散バリヤー及び相変化記憶素子を含むメモリセルを半導体基板にわたり形成することを含み、
拡散バリヤーを形成することが、複数の蒸着サイクルがチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体への曝露を含むような１つ以上の前記蒸着サイクルに半導体基板をさらすことを含む相変化メモリデバイス形成方法。
【請求項12】
前記拡散バリヤーが、相変化記憶素子とセレクタデバイス又はメタライゼーション構造を含む隣接構造との間に差し挟まれたことを特徴とする請求項１１に記載の相変化メモリデバイス形成方法。
【請求項13】
前記隣接構造が前記セレクタデバイスを含み、かつ前記セレクタデバイスがオボニック閾値スイッチを含むことを特徴とする請求項１２に記載の相変化メモリデバイス形成方法。
【請求項14】
前記隣接構造が前記メタライゼーション構造を含み、かつ前記メタライゼーション構造がＣｕ又はＷを含むメタライゼーションラインを含むことを特徴とする請求項１２に記載の相変化メモリデバイス形成方法。
【請求項15】
前記拡散バリヤーを形成することが、前記拡散バリヤーが約５００μΩ‐ｃｍと約３０，０００μΩ‐ｃｍとの間の電気抵抗率を有するようにシリコン濃度を調節することを含む請求項１１記載の相変化メモリデバイス形成方法。
【請求項16】
１つ以上の蒸着サイクルに前記半導体基板をさらすことが、少なくとも１つの第１堆積フェーズが前記Ｔｉ前駆体への曝露及び前記Ｎ前駆体への曝露を含むような１つ以上の第１堆積フェーズに、前記半導体基板をさらすことと、
少なくとも１つの第２堆積フェーズが前記Ｓｉ前駆体への曝露を含むような１つ以上の第２堆積フェーズに前記半導体基板をさらすことと、を含む請求項１１に記載の相変化メモリデバイス形成方法。
【請求項17】
それぞれの前記第２堆積フェーズがさらなる前記Ｎ前駆体への曝露をさらに含む請求項１６に記載の相変化メモリデバイス形成方法。
【請求項18】
前記半導体基板が絶縁体層を通り形成されたビア又はトレンチを含み、かつ前記拡散バリヤーを形成することが連続的に成長するコンフォーマルなＴｉＳｉＮの層によって前記ビア又は前記トレンチを満たすことを含むことを特徴とする請求項１１に記載の相変化メモリデバイス形成方法。
【請求項19】
前記拡散バリヤーが、少なくとも１つの横方向において前記相変化記憶素子の横方向の寸法に実質的に符合する横方向の寸法を有することを特徴とする請求項１１に記載の相変化メモリデバイス形成方法。
【請求項20】
前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、Ｓｉ２ＣＬ６，又はＳｉ３Ｃｌ８を含むグループから選択された前駆体であることを特徴とする請求項１１に記載の相変化メモリデバイス形成方法。
【請求項21】
ＴｉＳｉＮが少なくとも部分的に非晶質であることを特徴とする請求項１１に記載の相変化メモリデバイス形成方法。
【請求項22】
半導体にわたって形成された拡散バリヤーであって、窒化チタンシリコン（ＴｉＳｉＮ）及び相変化記憶素子とセレクタデバイス又はメタライゼーション構造を含む隣接構造との間に差し挟まれた前記拡散バリヤーを有し、前記拡散バリヤーが５００μΩ‐ｃｍと３０，０００μΩ‐ｃｍとの間の電気抵抗率を有するようなシリコン濃度を有することを特徴とする不揮発性メモリデバイス。
【請求項23】
前記拡散バリヤーが約５原子％を超えたシリコン濃度を有することを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項24】
前記拡散バリヤーが少なくとも部分的に非晶質であることを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項25】
前記隣接構造が前記セレクタデバイスを備え、かつ前記セレクタデバイスがオボニック閾値スイッチを備えることを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項26】
前記隣接構造が前記メタライゼーション構造を備え、かつ前記メタライゼーション構造がＣｕ又はＷを含むメタライゼーションラインを備えることを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項27】
前記半導体基板が絶縁体層を通り形成されたビア又はトレンチを含み、かつ前記拡散バリヤーがＴｉＳｉＮで満たされた前記ビア又は前記トレンチを備えることを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項28】
前記拡散バリヤーが、少なくとも１つの横方向において前記相変化記憶素子の横方向の寸法に実質的に符合する横方向の寸法を備えることを特徴とする請求項２２に記載の不揮発性メモリデバイス。
【請求項29】
複数の蒸着サイクルがチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体への曝露を含むような１つ以上の前記蒸着サイクルに半導体基板を２００℃と３９０℃の間の温度でさらすことによって窒化チタンシリコン（ＴｉＳｉＮ）を含む拡散バリヤーを形成することを含む拡散バリヤー層を形成する方法。
【請求項30】
前記拡散バリヤー層を形成することが、サーマル原子層堆積によって形成することを含む請求項２９に記載の拡散バリヤー層形成方法。
【請求項31】
前記拡散バリヤー層が少なくとも部分的に非晶質であることを特徴とする請求項２９に記載の拡散バリヤー層形成方法。
【請求項32】
前記拡散バリヤー層を形成することが、前記拡散バリヤー層が約５００μΩ‐ｃｍと約３０，０００μΩ‐ｃｍの間の電気抵抗率を有するようにシリコン濃度を調節することを含む請求項２９に記載の拡散バリヤー層形成方法。
【請求項33】
前記拡散バリヤー層が約５原子％を超えるシリコン濃度を有することを特徴とする請求項２９に記載の拡散バリヤー層形成方法。
【請求項34】
前記Ｓｉ前駆体が、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、Ｓｉ２Ｃｌ６、又はＳｉ３Ｃｌ８を含むグループから選択された前駆体であることを特徴とする請求項２９に記載の拡散バリヤー層形成方法。
【請求項35】
１つ以上の前記蒸着サイクルに前記半導体基板をさらすことが、前記Ｔｉ前駆体への曝露と前記Ｎ前駆体への曝露をそれぞれ含む第１堆積フェーズに前記半導体基板を１回以上さらすことと、
前記Ｓｉ前駆体への曝露をそれぞれ含む第２堆積フェーズに前記半導体基板を１回以上さらすことと、を含む請求項２９に記載の拡散バリヤー層形成方法。
【請求項36】
各前記第２堆積フェーズがさらなる前記Ｎ前駆体への曝露をさらに含む請求項３５に記載の拡散バリヤー層形成方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して窒化チタンシリコンを有するバリヤー層に関し、さらにとりわけ不揮発性メモリデバイスのためのバリヤー層、及びそれを形成する方法に関する。
【背景技術】
【0002】
不揮発性メモリ又は記憶デバイスは、記憶素子の物理的状態を変更することで、メモリ状態、例えば１と０の状態の間を切り替えられる。例えば、フラッシュメモリデバイスなどのいくつかの不揮発性メモリデバイスは、記憶素子として形成されたフローティングゲートに、又はフローティングゲートから、電荷を転送することでメモリ状態を切り替えられる。いくつかのその他の不揮発性又は記憶デバイスは、記憶素子の抵抗を変化させることでメモリ状態を切り替えることができる。後者のタイプの不揮発性メモリデバイスは、相変化メモリ（ＰＣＭ）デバイスを含み、ＰＣＭデバイスは記憶素子に相変化材料を含む。ＰＣＭデバイスは、記憶素子の相変化材料における結晶質化と非晶質化を含む相変化を誘発することによって、切り替えられる。
【0003】
ＰＣＭデバイスのための拡散バリヤーは、構造的、熱的、そして電気的な特性を利用する多数の目的に適う。しかしながら、数ある傾向の中でも、ＰＣＭデバイスの継続する寸法のスケーリング、パフォーマンスの改善、低温調整、コンフォーマリティ、調節可能な抵抗、電圧／電流スケーリング及び／又はＰＣＭデバイスの３次元（３Ｄ）集積化の必要性は、ＰＣＭデバイス及びそれを形成する方法のための改良された拡散バリヤーに対応する必要性を駆り立ててきた。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第 2006/0 201 427号明細書
【特許文献2】独国特許出願公開第103 23 085号明細書
【特許文献3】特開 2012-178488号公報
【特許文献4】特開 2016-035080号公報
【特許文献5】特開 2013-004593号公報
【特許文献6】米国特許第2006/0 201 427号明細書
【特許文献7】欧州特許出願第1 657 744号明細書
【特許文献8】米国特許出願公開第 2015/0 345 016号明細書
【特許文献9】独国特許出願公開第10 2014 104 218号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの態様において、相変化メモリデバイスのための電極の形成方法は、半導体基板にわたってメモリ状態を記憶するために形成された相変化記憶素子上に窒化チタンシリコン（ＴｉＳｉＮ）を含む電極を形成することを含む。
電極の形成は、半導体基板を１つ以上の蒸着サイクルにさらすことを含み、複数の蒸着サイクルはチタン前駆体への曝露、窒素前駆体への曝露及びシリコン前駆体への曝露を含む。
電極の形成は、半導体基板を１つ以上の蒸着サイクルにさらすことを含み、複数の蒸着サイクルはチタン前駆体への曝露、窒素前駆体への曝露及びシリコン前駆体への曝露を含む。
【0006】
別の態様において、相変化メモリデバイスの形成方法は、窒化チタンシリコン（ＴｉＳｉＮ）を含む拡散バリヤー及び相変化記憶素子を備えるメモリセルを半導体基板にわたって形成することを含む。拡散バリヤーの形成は半導体基板を１つ以上の蒸着サイクルにさらすことを含み、複数の蒸着サイクルはチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体への曝露を含む。
【0007】
別の態様において、不揮発性メモリデバイスは、半導体基板にわたって形成される拡散バリヤーを備え、その拡散バリヤーは窒化チタンシリコン（ＴｉＳｉＮ）を含み、かつ相変化記憶素子とセレクタデバイス又はメタライゼーション構造を備える隣接構造体との間に差し挟まれる。拡散バリヤーは、拡散バリヤーが約５００μΩ‐ｃｍと約３０，０００μΩ‐ｃｍの間で電気抵抗率を有するようなシリコン濃度を有する。
【0008】
別の態様において、２００℃と３９０℃との間の温度での窒化チタンシリコン（ＴｉＳｉＮ）を含むバリヤー層の形成方法は、半導体基板を１つ以上の蒸着サイクルにさらすことを含み、少なくとも１つの蒸着サイクルがチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、そしてシリコン（Ｓｉ）前駆体への曝露を含む。
【図面の簡単な説明】
【0009】
本発明の実施形態について、添付した図を参照しつつ、限定的ではない例により、以下に記述する。
【発明を実施するための形態】
【0010】
上述の通り、ＰＣＭデバイスのための拡散バリヤーは、構造的、熱的、そして電気的な特性を利用する多数の目的に適う。しかしながら、数ある傾向の中でも、ＰＣＭデバイスの継続する寸法のスケーリング、パフォーマンスの改善、低温調整、コンフォーマリティ、調節可能な抵抗、電圧／電流スケーリング及び／又はＰＣＭデバイスの３次元（３Ｄ）集積化の必要性は、同様にＰＣＭデバイス及びそれを形成する方法のための改良された拡散バリヤーに対応する必要性を駆り立ててきた。拡散バリヤーは、電極としてそしてそれを形成する方法に資する。
材料特性における改良の分野は、数ある材料特性の中でも、電圧／セルスケーリングのための及び／又は発熱最適化のための抵抗率調節可能性、汚染及び相変化記憶素子を含む隣接素子間での相互汚染の軽減、書き込み／消去操作の間の電力消費の軽減のための断熱能力、デバイスパラメータの変化性を減らすための軽減されたフィルムの粗さが、含まれる。加えて、ＰＣＭデバイスの微細化が進むにつれて、電極は増加するより小さな寸法、高いアスペクト比、及び複雑なトポロジを有する特徴によって形成され得る。例えばいくつかの電極がヒーター電極として形成され得、高い（例えば１以上）アスペクト比のビア又はトレンチで形成され得る。加えて、テクノロジーノードが１０ｎｍノードかそれ以上に微細化すると、数ナノメートルほどの小さな寸法となる高いアスペクト比のビア又はトレンチをコンフォーマルに並べることができる電極層が必要となり得、例えばラテラルメモリセルのスケーリング及び／又はメモリセルの３Ｄ集積化などである。加えて、１つ以上のメタライゼーションレベルにおけるＰＣＭデバイスの集積化のために、電極層のための蒸着温度は、製造プロセスのバックエンド（ＢＥＯＬ）工程で４００℃又はそれを下回り得るサーマルバジェットを超えるべきではない。
材料特性における改良の分野は、数ある材料特性の中でも、電圧／セルスケーリングのための及び／又は発熱最適化のための抵抗率調節可能性、汚染及び相変化記憶素子を含む隣接素子間での相互汚染の軽減、書き込み／消去操作の間の電力消費の軽減のための断熱能力、デバイスパラメータの変化性を減らすための軽減されたフィルムの粗さが、含まれる。加えて、ＰＣＭデバイスの微細化が進むにつれて、電極は増加するより小さな寸法、高いアスペクト比、及び複雑なトポロジを有する特徴によって形成され得る。例えばいくつかの電極がヒーター電極として形成され得、高い（例えば１以上）アスペクト比のビア又はトレンチで形成され得る。加えて、テクノロジーノードが１０ｎｍノードかそれ以上に微細化すると、数ナノメートルほどの小さな寸法となる高いアスペクト比のビア又はトレンチをコンフォーマルに並べることができる電極層が必要となり得、例えばラテラルメモリセルのスケーリング及び／又はメモリセルの３Ｄ集積化などである。加えて、１つ以上のメタライゼーションレベルにおけるＰＣＭデバイスの集積化のために、電極層のための蒸着温度は、製造プロセスのバックエンド（ＢＥＯＬ）工程で４００℃又はそれを下回り得るサーマルバジェットを超えるべきではない。
【0011】
一方で様々な材料が、種々のＰＣＭデバイスにおいて拡散バリヤー又は電極を形成するために使用されており、改良の上記分野の１つ以上に関して更なる改良が提供され得る。例えばＴｉＮは相対的に低い電気抵抗率を持ち、電極の抵抗を増加させるためにとても小さな横断面積又は断面積をもち得る。調節可能な抵抗率はフィーチャサイズのための更なる柔軟性が提供され得る。加えて、ＴｉＮは相対的に低い熱抵抗を有するため、書き込み／消去操作の間の電力消費は相対的に高くなり得る。さらにＰＣＭデバイスのための電極はしばしば物理的気相成長（ＰＶＤ）及び化学的気相成長（ＣＶＤ）のような技術を用いて堆積されるが、上述した電極層のコンフォーマリティを増加する必要性が、それらの使用をやがて制限し得る。
【0012】
こうしてこれらの認識とその他の必要性の下、本明細書での開示は、ＴｉＳｉＮを含む層の堆積方法、及びそれを用いて形成される様々なメモリ構造である。様々な実施形態において、窒化チタンシリコン（ＴｉＳｉＮ）を含む薄膜の形成方法は、Ｔｉ前駆体への曝露、Ｎ前駆体への曝露、及びＳｉ前駆体への曝露を含む、サーマルＡＬＤサイクルのようなＡＬＤサイクルとすることができ、１つ以上の周期的な蒸着サイクルに半導体基板をさらすことを含む、薄膜は、相変化メモリデバイスを含む様々なＩＣデバイスのために、数ある目的の中で、電極、拡散バリヤー及び／又はヒーターとして役に立ち得る。
【0013】
本明細書に記述するように、それについての特定の化学量論比なしに、構成元素によって言及された化合物は、明確に限定しない限り、すべてのとり得るゼロでない各元素の濃度を包含すると理解されるものとする。例えば窒化チタン（ＴｉＮ）は、その他のＴｉとＮの非化学量論的組成と同様に、ＴｉＮ，Ｔｉ３Ｎ４、Ｔｉ４Ｎ３、Ｔｉ６Ｎ５、Ｔｉ２Ｎ、及びＴｉＮ２を含む、ｘ＞０となる一般的な化学式ＴｉＸＮによって表現できる窒化チタンのとりうる全ての化学量論的組成及び非化学量論的組成を包含すると理解されるものとする。同様に窒化シリコン（ＳｉＮ）は、ｙ＞０となる一般的な化学式ＳｉｙＮによって表現できる窒化シリコンのとりうる全ての化学量論的組成及び非化学量論的組成を包含すると理解されるものとする。同様に、窒化チタンシリコン（ＴｉＳｉＮ）は、ｘ＞０かつｙ＞０となる一般的な化学式ＴｉｘＳｉｙＮによって表現できる窒化チタンシリコンのとりうる全ての化学量論的組成及び非化学量論的組成を包含すると理解されるものとする。
【0014】
図１は、実施形態に沿って本明細書で開示する方法を用いて製造することができるＰＣＭデバイスなどの不揮発性メモリデバイス１００の例えばメモリセルのスタックの一部である例示的構成を示している。不揮発性メモリデバイス１００は、相変化記憶素子１１０と隣接構造１３０との間に差し挟まれた窒化チタンシリコン（ＴｉＳｉＮ）を含む、例えば拡散バリヤー電極などの電極１２０を含む。相変化記憶素子１１０は複数のメモリ状態を記憶するために形成され、不揮発性の又は永続的なメモリ状態であることができる。いくつかの例示的実施形態において隣接構造１３０は相変化記憶素子１１０と電気的に直列接続されたセレクタデバイスを含む。セレクタデバイスは、複数のメモリ状態の間又はその中の相変化記憶素子１１０を切り替えるための相変化記憶素子１１０に向けた電圧源又は電流源によって供給される電圧又は電流を制御するためのスイッチとして形成される。その他いくつかの実施形態において、隣接構造１３０はメタライゼーション構造をとり得、メタライゼーションライン、接続構造、又は相変化記憶素子１１０を制御回路に電気的に接続するための金属材料で形成されたその他の導電経路を含むことができる。いくつかの実施形態において、電極１２０は相変化記憶素子１１０と隣接構造１３０の一方又は両方と接続され得る。しかしながら、その他の実装において、介在する層又は構造が、電極１２０と、相変化記憶素子１１０と隣接構造１３０の一方又は両方との間に存在する。
【0015】
図２は、図１において上述した不揮発性メモリデバイス１００で実行できる例示的なアクセス操作を概略的に示す。
相変化記憶素子１１０（図１）において結晶質から非晶質への転移を誘発する操作又はリセット操作は、実質的に結晶質の相変化材料を構成する低抵抗状態又はセット状態において、例えば電流又は電圧パルスといったリセットパルス２１０を相変化記憶素子１１０（図１）に印加することによって実行される。
パルスは、その持続期間及び／又は振幅を制御ためのセレクタデバイス（例えば図１における隣接構造１３０）を使用することで印加することができる。
リセットパルス２１０は、相変化記憶素子１３０（図１）の相変化材料を、相変化材料の融解温度（Ｔｍｅｌｔ）で少なくとも部分的に融解させる。
リセットパルス２１０のピークに到達後、相変化記憶素子は、相変化材料の物質的な再結晶化を防ぐのに十分な持続時間以内で急激に冷却される。
相変化記憶素子１１０（図１）において結晶質から非晶質への転移を誘発する操作又はリセット操作は、実質的に結晶質の相変化材料を構成する低抵抗状態又はセット状態において、例えば電流又は電圧パルスといったリセットパルス２１０を相変化記憶素子１１０（図１）に印加することによって実行される。
パルスは、その持続期間及び／又は振幅を制御ためのセレクタデバイス（例えば図１における隣接構造１３０）を使用することで印加することができる。
リセットパルス２１０は、相変化記憶素子１３０（図１）の相変化材料を、相変化材料の融解温度（Ｔｍｅｌｔ）で少なくとも部分的に融解させる。
リセットパルス２１０のピークに到達後、相変化記憶素子は、相変化材料の物質的な再結晶化を防ぐのに十分な持続時間以内で急激に冷却される。
【0016】
さらに図２を参照すると、相変化材料の非晶から結晶への転移を誘発するための操作は、実質的に非晶質の相変化材料を構成する高抵抗状態において、例えば電流又は電圧パルスであるセットパルス２２０を相変化記憶素子１１０（図１）に印加することによって実行される。パルスは、その持続期間及び／又は振幅を制御するためのセレクタデバイス（例えば図１における隣接構造１３０）を用いて印加されることができる。セットパルス２２０は、相変化記憶素子１１０（図１）の相変化材料を、相変化材料の結晶化温度（Ｔｃｒｙｓ）で少なくとも部分的に再結晶化させる。
【0017】
相変化記憶素子１１０（図１）の状態を決定するための操作又は読み込み操作は、電流又は電圧パルスといったリードパルス２３０を印加し、生じる電気信号をセンス増幅器によって計測することで実行され得る。パルスは、その持続時間及び／又は振幅を制御するために、セレクタデバイスを使用して印加することができる。
【0018】
本明細書に記載される不揮発性メモリデバイスの様々な操作は、相変化記憶素子の領域を比較的高い電界と、数百度を超え得る相変化材料の融解温度と同程度又はそれを超える温度とにさらすことができるものとして理解されるようになる。ＰＣＭデバイスが周期的にそのような条件に何万、何十万回以上さらされ得るため、１つ以上のセット、リセット、又はリード電圧又は電流は、経年劣化し、信頼性不良につながる。いくつかの不良は、相変化記憶素子を含むＰＣＭデバイスの異なる領域の相互汚染に帰する。そうして、本明細書に記載する様々なその他の機能同様に有効な拡散バリヤーとして役立つように電極１２０における両立しない特徴を適合させることは、とりわけ挑戦的となり得る。
【0019】
図１に戻り参照すると、発明者は、実施形態に従いサーマルＡＬＤなどのＡＬＤによってＴｉＳｉＮを含む電極１３０を形成することによって、１つ以上のセット、リセット、及びリード操作が改良され得ることを発見した。例えば実施形態に従い電極１２０のＴｉＳｉＮ材料によって提供される改良された断熱は、同様にセット及び／又はリセット操作の間、改良された熱の維持を提供することができる。それによりエネルギー及び／又はそれぞれの操作の時間を減らすことができる。別の例として、いくつかの実施形態では、電極１２０はセット及び／又はリセット操作の間、相変化記憶素子１１０を融解するための熱の少なくとも一部を提供するための加熱素子として形成されうる。これらの実施形態において電極１３０のＴｉＳｉＮ材料の合成物を調節することによって、電極１２０の熱抵抗によって発生する電力は各操作を最適化するために有利に調節され得る。これらの及びその他の有利性はさらに以下に記す。
【0020】
＜相変化メモリデバイスのためのＴｉＳｉＮを備えるバリヤー又は電極の形成について＞
図３Ａは、実施形態におけるＴｉＳｉＮを含む電極を備える相変化メモリデバイスの、例えばメモリセルなどのメモリ構造を形成する方法３００のフローチャートを示す。その方法３００は、半導体基板にわたって相変化記憶素子を形成すること３１０を含む。その方法３００は加えて、電極としても役にも立つことのできる、１つ以上の蒸着サイクルに半導体基板がさらされることによって窒化チタンシリコン（ＴｉＳｉＮ）を含む拡散バリヤーを形成すること３２０を含み、複数の蒸着サイクルが、チタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）への曝露、シリコン（Ｓｉ）前駆体への曝露を含む。
図３Ａは、実施形態におけるＴｉＳｉＮを含む電極を備える相変化メモリデバイスの、例えばメモリセルなどのメモリ構造を形成する方法３００のフローチャートを示す。その方法３００は、半導体基板にわたって相変化記憶素子を形成すること３１０を含む。その方法３００は加えて、電極としても役にも立つことのできる、１つ以上の蒸着サイクルに半導体基板がさらされることによって窒化チタンシリコン（ＴｉＳｉＮ）を含む拡散バリヤーを形成すること３２０を含み、複数の蒸着サイクルが、チタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）への曝露、シリコン（Ｓｉ）前駆体への曝露を含む。
【0021】
ここで及び本明細書を通して記述されるように、半導体基板にわたってＴｉＳｉＮを含む拡散バリヤーが形成された半導体基板は、第ＩＶ族元素の材料（例えばＳｉ、Ｇｅ、Ｃ、又はＳｎ）又は第ＩＶ族の材料（ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＳｉＳｎ、ＳｉＳｎＣ、ＧｅＳｎ、等）で形成された合金、ＩＩＩ-Ｖ族化合物半導体材料（例えばＧａＡｓ、ＧａＮ、ＩｎＡｓ，等）又はＩＩＩ-Ｖ族材料で形成された合金、ＩＩ‐ＶＩ族半導体材料（ＣｄＳｅ、ＣｄＳ、ＺｎＳｅ、等）又はＩＩ‐ＶＩ族材料で形成された合金、で形成することができる、ドーピングされた半導体基板を含むがそれに限定されない様々な基板において実装されることができるものと理解されるようになる。
【0022】
一つの実施形態として、基板はシリコンオンインシュレータ（ＳＯＩ）のようなセミコンダクタオンインシュレータとして実装することもできる。ＳＯＩ基板は典型的にシリコンオンインシュレータを含み、上述の様々な構造はＳｉＯ２埋め込み層（ＢＯＸ）のような絶縁層を用いることで支持基板から絶縁される。加えて、本明細書で記載した様々な構造が表面領域に又はその近くに形成されたエピタキシャル層において少なくとも部分的に形成され得るものと理解されるであろう。
【0023】
明確さと分かりやすさのために図示しないが、方法３００（図３）は、フロントエンドを通して処理された基板上で実行され得、様々な周辺装置及び／又は支援装置、例えばワードライン及びビットラインドライバ回路及びセンスアンプ回路の一部を形成するＣＭＯＳトランジスタを含み得るものと理解されるようになる。さらに、半導体基板は、１つ以上の様々な前処理された構造、数例挙げると、例えば相変化記憶素子、セレクタデバイス、拡散領域、絶縁領域、電極、並びに接続及びメタライゼーションラインのようなメタライゼーション構造などを含むことができ、それらにわたって方法３００は実行される。その結果、ＴｉＳｉＮを含む拡散バリヤーは、ビア、キャビティ、ホール、トレンチのようなトポロジの特徴を含む様々な構造上で形成され得る。実施形態においてＴｉＳｉＮを含む拡散バリヤーが形成される表面は、相変化材料表面、いくつか例を挙げると、例えばカルコゲナイド素材の表面、例えばメタライゼーション構造の表面などの金属表面、ドーピングされた又はドーピングされていないＳｉ表面などの半導体表面、及び／又は例えば層間絶縁膜（ＩＬＤ）表面のような絶縁体表面、マスク又はハードマスク表面、又はゲート絶縁膜表面などを含む。
【0024】
さらに図３Ａを参照すると、メモリ構造を形成する方法３００は、半導体基板にわたって相変化記憶素子１１０（図１）を形成することを含む。限定はされないが、相変化記憶素子１１０の相変化材料は、数あるカルコゲナイド合金システムの中で、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７といったＧｅＳｂＴｅ（ＧＳＴ）合金システムのうち少なくとも２つの元素を含むカルコゲナイド合金組成、又は例えばＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７、といったＩｎＳｂＴｅ（ＩＳＴ）合金システムのうち少なくとも２つの元素を含むカルコゲナイド合金組成を含む。１つ以上のカルコゲナイド元素を含み、かつ電気信号に反応して直接又は間接に相変化を受けることができるその他のカルコゲナイド合金システムも使用され得る。適切な堆積技術は相変化記憶素子が形成され得る薄膜層を形成するために使用され得る。例えば相変化材料の薄膜層は、いくつか例を挙げると例えば物理的気相成長法、化学的気相成長法、及び原子層堆積などが使用され堆積され得る。適切なパターン技術の組み合わせにより相変化記憶素子１１０（図１）が薄膜層から形成され得る。
【0025】
図１に関して上述したように、いくつかの実施形態において、窒化チタンシリコン（ＴｉＳｉＮ）を含む電極として供することができる拡散バリヤーが、数ある機能性の中で、相変化記憶素子（図１における１１０）とセレクタデバイスを備える隣接構造（図１における１３０）との間で拡散バリヤーとして機能するために、それらの間に差し挟まれ得る。これらの実施形態において、セレクタデバイスは、相変化記憶素子のメモリ状態の切り替えに使用され得る適切な２端子又は３端子デバイスを備える。いくつかのその他の実施形態では、セレクタデバイスは、いくつか例を挙げると、金属シリコン酸化膜（ＭＯＳ）トランジスタ、バイポーラジャンクショントランジスタ（ＢＪＴ）、シリコン制御整流子（サイリスタ）、ダイアック、ＰＮ接合ダイオード、及びショットキーダイオードといった半導体デバイスを備えることができる。いくつかのその他の実施形態では、セレクタデバイスは、双方向で対称な２端子スイッチであるオボニック閾値スイッチ（ＯＴＳ）を備えることができる。いくつかのＯＴＳは、カルコゲナイド組成を含む。しかしながら相変化材料と違いＯＴＳのカルコゲナイド材料は結晶化又は相変化を起こすことができない。代わりに閾値をまたぎ超過する電圧又は電界が印加されるとＯＴＳが電流を流すためにオンになり得、電圧又は電界が除去されるとＯＴＳが電流の流れを止めるためにオフになり得る。限定はしないが、ＯＴＳを形成することができるカルコゲナイド合金システムの実施例は、いくつか例を挙げるとＴｅＡｓＧｅＳｉ、ＧｅＴｅＰｂ、ＧｅＳｅＴｅ、ＡｌＡｓＴｅ、ＳｅＡｓＧｅＳｉ、ＳｅＡｓＧｅC、ＳｅＴｅＧｅＳｉ、ＧｅＳｂＴｅＳｅ、ＧｅＢｉＴｅＳｅ、ＧｅＡｓＳｂＳｅ、ＧｅＡｓＢｉＴｅ、及びＧｅＡｓＢｉＳｅ合金システムなどを含む。プロセス技術の適切な組み合わせは、ＯＴＳが形成され得る薄膜層を形成するために使用され得る。例えばＯＴＳ材料の薄膜層は、いくつか例を挙げると物理的気相成長法、化学的気相成長法、原子層堆積などを使用して堆積され得、適切なパターン技術の組み合わせによって薄膜層からセレクタデバイスが形成され得る。
【0026】
いくつかの実施形態において、窒化チタンシリコン（ＴｉＳｉＮ）を含む電極として供することができる拡散バリヤー層は、数ある機能性の中で、相変化記憶素子（図１における１１０）とメタライゼーション構造を備える隣接構造（図１における１３０）との間で拡散バリヤーとして供するためにその間に差し挟まれ得る。これらの実施形態において、メタライゼーション構造は、メタライゼーションライン、接続構造、又は相変化記憶素子１１０とＰＣＭデバイスのその他の部品と電気的に接続するための金属又は金属材料で形成されたその他の導電構造を含むことができる。メタライゼーション構造は任意の適した金属又は金属素材、いくつか例を挙げればＡｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、及びＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性の窒化金属、ケイ化タンタル、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルト、ケイ化チタンを含む導電性のケイ化金属、及びＲｕＯ２を含む導電性の酸化金属で形成され得る。
【0027】
開示された拡散バリヤーの位置はあまり限定されず、メモリセル内で任意の適した位置で形成され得る。例えば拡散バリヤー層は、相変化記憶素子の任意の表面又は境界面上、又はセレクタデバイスの任意の表面又は境界面上に形成され得る。
【0028】
さらに図３Ａを参照すると、メモリ構造を形成する方法３００は、リアクタチャンバ内で１つ以上の蒸着又は原子層堆積（ＡＬＤ）のサイクルに半導体基板をさらすことで窒化チタンシリコン（ＴｉＳｉＮ）を含む電極として供し得る、拡散バリヤーを形成すること３２０をさらに含む。その場合少なくとも１つのＡＬＤサイクルが１回以上のチタン（Ｔｉ）前駆体への曝露、１回以上の窒素（Ｎ）前駆体への曝露、及び１回以上のシリコン（Ｓｉ）前駆体への曝露を含む。
【0029】
ここで及び本明細書にわたって記載するように、リアクタチャンバは、例えばサーマルサイクリック蒸着又はＡＬＤなどのサイクリック蒸着又は原子層堆積（ＡＬＤ）のために適切に形成された単一のウエハプロセスリアクタチャンバ又はバッチ式ウエハプロセスリアクタチャンバを含む、任意のリアクタチャンバのことである。サーマルＡＬＤリアクタにおいて、基板はサセプタ又はキャリアボートのような好適な基板上に配置され得る。基板は加熱されたサセプタを介した伝導によって直接的に加熱、又はランプのような放射源からの輻射により又は加熱されたチャンバ壁を介した対流によって間接的に加熱され得る。
【0030】
一般に、サイクリック蒸着又はＡＬＤプロセスにおいて、例えば酸化還元した反応物といった複数の反応物又は前駆体は、基板を中に配置するリアクタチャンバに交互に導入する。１つ以上の反応物又は前駆体の導入は、リアクタチャンバから余分な反応物又は前駆体を除去するためのパージ及び／又はポンプアウトプロセスと順番に交互に行われ得る。反応物は、拡散バリヤーが配置されることになる表面が反応物にさらされるように、適切な時間にわたる条件の下でリアクタチャンバの中に導入され得、それにより基板の表面は、前駆体又は反応物及び／又は反応物の反応生成物で少なくとも部分的に飽和されるようになる。それから余分な又は残余の前駆体又は反応体は、リアクタチャンバからパージ及び／又はポンプアウトされる。ポンプアウトプロセスは、適切な真空ポンププロセスよって実行され、かつパージステップは例えば窒素又は希ガスといった非反応性又は不活性ガスの導入によって実行される。その他の技術もまた相互に反応的な反応物を気相において混合しないようにするために存在する。
【0031】
図３Ｂと図３Ｃは、実施形態に沿ってＴｉＳｉＮを含む拡散バリヤーを形成する方法を示したフローチャートとダイヤグラムである。図３Ｂを参照しつつ、様々な実施形態によると、半導体基板をＡＬＤサイクルであってもよい１つ以上の蒸着サイクルにさらすこと３２０（図３Ａ）は、基板を１つ以上の第１蒸着フェーズ（第１堆積フェーズ）にさらすこと３２５を含み、その場合第１堆積フェーズの少なくとも１つがＴｉ前駆体への曝露、窒素前駆体への曝露を含む。半導体基板をＡＬＤサイクルであってもよい１つ以上の蒸着サイクルにさらすこと３２０（図３Ａ）は、さらに基板を１つ以上の第２蒸着フェーズ（第２堆積フェーズ）にさらすこと３３０を含み、その場合第２蒸着フェーズの少なくとも１つがＳｉ前駆体、又はＳｉ前駆体とさらなるＮ前駆体への曝露との組み合わせにさらされることを含む。1つ以上の第１堆積フェーズと１つ以上の第２堆積フェーズは１つのサイクルを形成するために組み合わされ、順番に複数回繰り返される。基板を１つ以上の第１堆積フェーズにさらすこと３２５と１つ以上の第２堆積フェーズにさらすこと３３０との組み合わせはＴｉＳｉＮ層又は領域を備える電極層を生じる。例えば以下に述べるパルスにおいて、１つ以上の第１堆積フェーズに基板をさらすこと３２５と基板を１つ以上の第２堆積フェーズにさらすこと３３０のそれぞれは、順に１つ以上の各前駆体への曝露を含むことができる。
【0032】
さらに図３Ｂと図３Ｃを参照すると、様々な実施形態において、１つ以上の第１堆積フェーズのそれぞれに基板をさらすこと３２５は、Ｔｉ前駆体に１回以上曝露することとＮ前駆体に１回以上曝露することを基板に受けさせることを含む。Ｔｉ前駆体への各曝露は、拡散バリヤーが配置されることになる基板の表面がＴｉ前駆体に曝露され、それによって基板が大部分又は部分的にＴｉ前駆体で飽和されるようになる。Ｔｉ前駆体への基板の曝露後、余分な又は残余のＴｉ前駆体又は基板表面に吸着又は化学吸着されたままとならないその反応生成物が、プロセスチャンバをポンプ又はパージアウトするなどにより、基板から除去され得る。同様にＮ前駆体への各曝露は、拡散バリヤーが配置されることになる基板がＮ前駆体に曝露され、それによって表面が大部分又は部分的にＮ前駆体で飽和されるようになる。Ｎ前駆体への曝露後、余分な又は残余のＮ前駆体又は基板表面で吸着又は化学吸着されたままとならないその反応生成物が、プロセスチャンバをポンプ又はパージアウトするなどにより、基板から除去され得る。１回以上のＴｉ前駆体への曝露と１回以上のＮ前駆体への曝露をそれぞれ含む１つ以上の第１堆積フェーズを基板に受けさせることは、１つ以上の単分子層又は大部分がＴｉＮで形成された領域を、堆積される場合と同様に局所的に形成し得る。
【0033】
いくつかの実施形態では、与えられた第１堆積フェーズにおいてＴｉ前駆体への曝露は順に複数回実行され得る。同様に与えられた第１堆積フェーズにおいてＮ前駆体への曝露は順に複数回実行され得る。有利なことに、いくつかの環境下では、複数回のＴｉ及び／又はＮ前駆体への基板の曝露は、それぞれの前駆体の吸着のためにより反応的な部位をさらすことで、例えば相当な立体障害効果が存在する場合など、より高いレベルの表面飽和をもたらし得る。
【0034】
さらに図３Ｂと図３Ｃを参照すると、様々な実施形態においては、基板をそれぞれの１つ以上の第２堆積フェーズにさらすこと３３０は、基板にＳｉ前駆体への曝露を１回以上受けさせることを含む。各Ｓｉ前駆体への曝露は拡散バリヤーが配置されることになる基板の表面がＳｉ前駆体に曝露され、それによってその表面の大部分又は一部がＳｉ前駆体で飽和されるように行う。Ｓｉ前駆体への基板の曝露後、余分な又は残余のＳｉ前駆体、又は基板の表面上で吸着又は化学吸着されたままとならないその反応生成物が、プロセスチャンバをポンプ又はパージアウトするなどにより、基板表面から除去され得る。１回以上のＳｉ前駆体への曝露をそれぞれ含む１つ以上の第２堆積フェーズを基板に受けさせることは、１つ以上の単分子層又は大部分がＳｉで形成された領域を、堆積される場合と同様に局所的に形成し得る。
【0035】
いくつかの実施形態において、与えられた第２堆積フェーズにおけるＳｉ前駆体への曝露は順に複数回実行される。同様にＮ前駆体への更なる曝露が複数回順に実行され得る。有利なことに、いくつかの環境下では、複数回のＳｉ前駆体への基板の曝露は、それぞれの前駆体の吸着のためにより反応的な部位をさらすことで、例えば相当な立体障害効果が存在する場合など、より高いレベルの表面飽和をもたらし得る。
【0036】
さらに図３Ｂと図３Ｃを参照すると、いくつかの実施形態において、それぞれの１つ以上の第２堆積フェーズに基板をさらすこと３３０は、基板をＳｉ前駆体に１回以上曝露をうけさせること及び第１堆積フェーズのＮ前駆体と同じ又は異なり得るＮ前駆体に基板を１回以上の曝露をさらに受けさせることを含む。Ｓｉ前駆体への各曝露は、拡散バリヤーが配置されることになる基板の表面がＳｉ前駆体に曝露され、それによって表面の大部分又は一部がＳｉ前駆体で飽和されるように行う。Ｓｉ前駆体への基板の曝露後、余分な又は残余のＳ前駆体又は基板の表面上で吸着又は化学吸着されたままとならないその反応生成物は、プロセスチャンバをポンプ又はパージアウトするなどにより、基板表面から除去され得る。Ｎ前駆体への各曝露は、拡散バリヤーが配置されることになる基板の表面がＮ前駆体に曝露され、それによってその表面の大部分又は一部がＮ前駆体で飽和されるように行う。Ｎ前駆体への１回以上のさらなる曝露後、余分な又は残余のＮ前駆体、又は基板の表面上で吸着又は化学吸着されたままとならないその反応生成物は、プロセスチャンバをポンプ又はパージアウトするなどにより、基板表面から除去され得る。１回以上のＳｉ前駆体及び１回以上のＮ前駆体への曝露をそれぞれ含む１つ以上の第２堆積フェーズを基板に受けさせることは、１つ以上の単分子層又は大部分がＳｉＮで形成された領域を、堆積される場合と同様に局所的に形成し得る。
【0037】
いくつかの実施形態では、与えられた第２堆積フェーズにおけるＳｉ前駆体への曝露は、順に複数回実行され得る。同様にＮ前駆体へのさらなる曝露は順に複数回実行され得る。有利なことに、いくつかの環境下では、Ｓｉ及び／又はＮ前駆体への基板の曝露は、複数回本明細書で記述したように、それぞれの前駆体の吸着のためにより反応的な部位をさらすことで、例えば相当な立体障害効果が存在する場合など、より高いレベルの表面飽和をもたらし得る。
【0038】
様々な実施形態において、第１及び第２堆積フェーズの一方又は両方をそれぞれ含むサイクルの数、第１堆積フェーズの反復の頻度と回数及び第２堆積フェーズの反復の頻度と回数、第１堆積フェーズにおける基板のＴｉ前駆体及びＮ前駆体への曝露の反復の頻度と回数、並びに第２堆積フェーズにおけるＳｉ前駆体又はＳｉ前駆体及びＮ前駆体への基板の曝露の反復の頻度と回数は、前駆体の立体障害効果の受けやすさを含む様々な考慮に基づき、結果として生じるＴｉＳｉＮを含む拡散バリヤー層において望まれる厚み、化学量論、及び本明細書に記載したその他の特性を得るために、本明細書に記載されるように変えることができるものと理解されるであろう。
【0039】
さらに図３Ｂと図３Ｃを参照すると、得ようとした改良又は環境に応じて、第１又は第２堆積フェーズのどちらか一方に基板をさらしたＴｉＳｉＮを含む拡散バリヤーの堆積を開始するために有利になり得る。例えば発明者は、基板を先ず１回以上の第２拡散フェーズ（Ｓｉ前駆体又はＮ前駆体）にさらすこと３３０、引き続き１回以上の第１堆積フェーズ（Ｔｉ前駆体又はＮ前駆体）に基板をさらすこと３２５は、拡散バリヤー層の層ごとの成長モードを高める点でとりわけ有利になり得、それによってコンフォーマリティを高めかつ表面粗さを軽減する。例えば基板表面が、例えば層間絶縁体（ＩＬＤ）層において形成されるトレンチ又はビア表面の側壁のような絶縁表面、又はＳｉ拡散領域のような半導体表面といった、非金属性の表面を備える場合においてである。
【0040】
しかしながら、実施形態はそのように限定されず、その他の実施形態において１つ以上の第１堆積フェーズ（Ｔｉ前駆体又はＮ前駆体）に先ず基板をさらすこと３２５、引き続き１つ以上の第２堆積フェーズ（Ｓｉ前駆体又はＮ前駆体）に基板をさらすこと３３０は、良好なコンフォーマリティ及び表面粗さを維持する一方で接続抵抗を減らす場合において、より有利になり得る。例えば基板表面が金属製の表面（例えばＷ、Ａｌ、又はＣｕ金属メタライゼーション）である場合などである。
【0041】
様々な実施形態によると、拡散バリヤーの層又は領域を形成するＴｉ前駆体の限定的ではない実施例は、四塩化チタン（ＴｉＣｌ４）、テトラキス(ジメチルアミド)チタン（ＴＤＭＡＴ）又はテトラキス(ジメチルアミド)チタン（ＴＤＥＡＴ）を含む。
【0042】
様々な実施形態によると、拡散バリヤーの層又は領域を形成するＮ前駆体の限定的ではない実施例は、アンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）、又はモノメチルヒドラジン（ＣＨ３（ＮＨ）ＮＨ２、“ＭＭＨ”）を含む。上述したように、異なったＮ前駆体は、第１及び第２堆積フェーズのために使用することができ、かつ全く異なった前駆体を、同一フェーズの異なったサイクルに使用することができる。
【0043】
様々な実施形態によると、パージングのための不活性ガスの限定的ではない実施例は、窒素Ｎ又はＡｒのような希ガスを含む。
【0044】
いくつかの実施形態によると、拡散バリヤーを形成するためのＳｉ前駆体は水素化物であってもよい。水素化物前駆体の実施例には、シラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）が含まれる。いくつかその他の実施形態によると、拡散バリヤー層を形成するためのＳｉ前駆体は、シリコン塩化物又はクロロシランであってもよい。実施例には、四塩化シリコン（ＳｉＣｌ４）、モノクロロシラン（ＳｉＨ３Ｃｌ、“ＭＣＳ”）、ジクロロシラン（ＳｉＨ２ＣＬ２、“ＤＣＳ”）、トリクロロシラン（ＳｉＨＣｌ３）、ヘキサクロロシラン（Ｓｉ２Ｃｌ６、“ＨＣＤＳ”）、及びオクタクロロシラン（Ｓｉ３Ｃｌ８、“ＯＣＴＳ”）が含まれる。発明者は、ＴｉＳｉＮを含む拡散バリヤー層が、前駆体によって表面のより高レベルな飽和が広範の様々な条件下で望まれるときには、好ましくはシリコン及び塩素含有のシリコン前駆体を使用して形成され得ることを発見した。どの理論にも拘束されることなく、発明者は、第１の非窒素の前駆体として導入されたとき、これらのＳｉ前駆体がその他のＳｉ前駆体と比較してＴｉＳｉＮ層の層ごとの成長モードを高めるためにとりわけ有利となり得ることを発見した。層ごとの成長モードは、成長の初期におけるＴｉＳｉＮ層の核による基板表面の改善されたぬれ性を通して実現され、それは核と基板表面との間の小さな接触角によって特徴づけられ得る。層ごとの成長モードの結果として、改良されたコンフォーマリティと軽減された表面粗さは実現され、これが小さな面積の高いアスペクト比において堆積されることによって拡散バリヤーを形成するために特に有利である。さらにどの理論にも拘束されずに、塩素含有のＳｉ前駆体は、吸着を抑制する又は自己制限することによって、成長方向における組成のより精密な制御を可能にする。
【0045】
本明細書に記載された様々な技術的有利性と利益は、実施形態に従い、ＴｉＳｉＮを含む拡散バリヤー層が、基板温度が２００℃‐２５０℃、２５０℃‐３００℃、３００℃‐３５０℃、３５０℃‐３９０℃、３５０℃‐４００℃、４００℃‐４５０℃、４５０℃‐５００℃、５００℃‐５５０℃、５５０℃‐６００℃、６００℃‐６５０℃、又はこれらの任意の値によって定義された範囲における温度、例えば約４００℃を基板温度として形成される場合に理解され得る。上述したように、開示された方法は、４００℃又はそれを下回り得るプロセスフローのバックエンド（ＢＥＯＬ）工程におけるサーマルバジェットを超えない堆積温度で、有利に実行され得る。さらに相変化記憶素子の形成後に形成される拡散バリヤー層は、相変化記憶素子のナノ構造又はミクロ構造を著しく変化させない堆積温度にて有利に形成され得る。例えば、形成された非晶質フェーズを含むことが相変化記憶素子にとって有利であるとき、その次の拡散バリヤー層の低い堆積温度は非晶質フェーズの実質的な結晶化を抑制することができる。このように実施形態によれば、拡散バリヤー層は、相変化記憶素子の結晶化温度よりも低い温度で形成される。形成された記憶素子における非晶質フェーズを有することが、例えば相変化記憶素子の製造後の信頼性テストのためなどにおいて、有利になり得る。
【0046】
このように、実施形態によると、Ｔｉ前駆体に基板を曝露する間、リアクタチャンバ内の任意の個々の前駆体のリアクタチャンバの圧力又は部分的な圧力の総量が、０．００１．０‐３．０トル、３．０‐５．０トル、５．０‐７．０トル、７．０‐１０．０トル、又は任意のこれらの値によって定義された範囲における圧力であってよい。Ｔｉ前駆体、Ｎ前駆体、及び／又はＳｉ前駆体への曝露のそれぞれにおいて、各前駆体が、リアクタチャンバ内のガス分子の総量の１‐２％、２‐５％、５‐１０％、１０‐２０％、２０‐５０％、５０‐１００％、又は任意のこれらの値によって定義された範囲におけるパーセンテージによって構成することができる。発明者は、数ある中でのいくつかの状況下において、全圧又は分圧がこれらの値の外側にあるとき、コンフォーマリティ又は段差被覆性が劣化し始める可能性があることを発見した。
【0047】
様々な実施形態において、様々な前駆体の曝露時間又はパルス時間は約０．１秒と６０秒の範囲となる。
【0048】
様々な実施形態によると、ＴｉＳｉＮを含む拡散バリヤーを形成するとき、第１堆積フェーズ（それぞれＴｉ前駆体及びＮ前駆体への曝露の組み合わせを含む）への基板の曝露回数の、第２堆積フェーズ（それぞれＳｉ前駆体への曝露又はＳｉ前駆体とＮ前駆体への曝露の組み合わせが含まれる）への基板の曝露の回数に対する比は、およそ１：３０‐１：１５、１：１５‐１：６、１：６‐１．３、１：３‐１：２、１：２‐２：３，２：３‐５：６、５：６‐１．１、１：１‐６：５、６：５‐３：２、３：２‐２：１、２：１‐３：１、３：１‐６：１、６：１‐１５：１、１５：１‐３０：１、又は任意のこれらの値によって定義された範囲における比とすることができる。代わりに、Ｔｉ前駆体とＳｉ前駆体への曝露をこれらの比とすることができる。ＴｉＳｉＮを含む堆積バリヤーを形成するための本明細書に記載したプロセス状態の組み合わせの下で、第１堆積フェーズへの曝露の、第２堆積フェーズへの曝露に対する比は、Ｓｉが拡散バリヤーに、拡散バリヤーにおける原子の総量を基礎として、約１％、３％、１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％を超える平均濃度で、又は任意のこれらの値により定義された範囲における値で存在するようなものとなる。
【0049】
要約すると、ＴｉＳｉＮを含み電極として供され得る拡散バリヤーを形成すること３２０は、１つ以上の第１堆積フェーズ及び／又は１つ以上の第２堆積フェーズをそれぞれ含む１つ以上のサイクルに基板をさらすことが含まれる。各第１堆積フェーズは１回以上のＮ前駆体への曝露と交互に、１回以上のＴｉ前駆体への曝露を順に含む。いくつかの実施形態によると、各第２堆積フェーズは１回以上のＳｉ前駆体への曝露を順に含む。いくつかのその他の実施形態によると、各第２堆積フェーズは１回以上のＮ前駆体への曝露と交互に、１回以上のＳｉ前駆体への曝露を含む。結果として生じる拡散バリヤー層は、ＴｉＳｉＮ層又は領域を備える。様々な実施形態によると、Ｔｉ前駆体、Ｎ前駆体、及びＳｉ前駆体のそれぞれへの基板の曝露の頻度と回数、並びに、曝露の手順と同様に、サイクル、第１堆積フェーズ、及び第２堆積フェーズのそれぞれへの基板の曝露の頻度と回数は、後述するように望まれる化学量論、結晶化度の厚み及び割合を得るために適合させ得る。
【0050】
実施形態に沿って形成された拡散バリヤーは、好適なメモリセル構造に適合可能な厚みを持つことができ、それが約２０ｎｍ、１５ｎｍ、１０ｎｍ、７ｎｍ、４ｎｍ、２ｎｍ、又は任意のこれらの値によって定義された範囲における値を有する厚みを超えない。
【0051】
発明者は有利なことに、本明細書で開示された実施形態に従い拡散バリヤーが形成された場合に、表面粗さが、例えばＣＶＤ又はＰＶＤといったその他の技術を用いて形成された例えばＴｉＮ又はＴｉＳｉＮのような相変化メモリ素子のために使用されるその他の拡散バリヤー素材と比較して、軽減されることを発見した。拡散バリヤーが堆積する表面が、例えばビアやトレンチのような開口により露出される絶縁性の表面及び／又は半導体の表面などの非金属性表面を含む場合に、その軽減された表面粗さは、その他の素材又は技術と比較してとりわけ有利である。上記で指摘した厚みで堆積された拡散バリヤーは、０．５ｎｍ、０．４ｎｍ、０．３ｎｍ、０．２ｎｍ、０．１ｎｍ、又は任意のこれらの値によって定義された範囲の値以下となる二乗平均平方根（ＲＭＳ）表面粗さの値をとることができる。軽減されたＲＭＳ粗さは、拡散バリヤー層のコンフォーマリティを同様に改善することができる。さらには凹凸を減らすことにより、ＴｉＳｉＮを含む拡散バリヤー層は、ＴｉＳｉＮ層と接続された相変化記憶素子の、例えば、上述したセット及びリセットのスイッチング操作の電流、電圧、及び／又は持続時間といった、スイッチングパラメータにおける可変性を減らすことができる。
【0052】
＜Ｓｉ前駆体曝露による抵抗率及び結晶化度の調節＞
相変化メモリデバイスは異なったメモリセル構造を有することができる。いくつかのセル構造において、相変化記憶素子における相変化を誘発する熱の相当部分は、例えば電極との接続におけるその抵抗加熱など、外部から供給することができる。これらのセル構造において、効率的なヒーターとして機能する相対的に高い抵抗を有するように、相変化記憶素子に熱を供給する電極を構成することが有利となり得る。いくつかその他のセル構造において、相変化を誘発する熱の相当部分が、相変化記憶素子の抵抗の自己発熱によって発生し得る。これらのセル構造では、過剰な電圧降下を減らすための相対的に低い抵抗を有する相変化記憶素子の電極を構成することが有利となり得る。有利なことに、本明細書で開示された実施形態による電極を形成する方法は、相対的なＳｉ含有量を調節することによって相対的に広範な値にわたって電極の抵抗率を調節することに用いることができる。結果として本明細書で開示された異なった実施形態による電極は、様々なＰＣＭセル構造における電極として用いられ得る。
相変化メモリデバイスは異なったメモリセル構造を有することができる。いくつかのセル構造において、相変化記憶素子における相変化を誘発する熱の相当部分は、例えば電極との接続におけるその抵抗加熱など、外部から供給することができる。これらのセル構造において、効率的なヒーターとして機能する相対的に高い抵抗を有するように、相変化記憶素子に熱を供給する電極を構成することが有利となり得る。いくつかその他のセル構造において、相変化を誘発する熱の相当部分が、相変化記憶素子の抵抗の自己発熱によって発生し得る。これらのセル構造では、過剰な電圧降下を減らすための相対的に低い抵抗を有する相変化記憶素子の電極を構成することが有利となり得る。有利なことに、本明細書で開示された実施形態による電極を形成する方法は、相対的なＳｉ含有量を調節することによって相対的に広範な値にわたって電極の抵抗率を調節することに用いることができる。結果として本明細書で開示された異なった実施形態による電極は、様々なＰＣＭセル構造における電極として用いられ得る。
【0053】
図４は、実施形態におけるＴｉＳｉＮを含む電極について、シリコン含有量の関数として実験的に測定された抵抗率のグラフである。当該グラフは、電極の抵抗率を電極における相対的なＳｉ含有量を調節することによって広範な値にわたって調節することができることを示し、ＡＬＤサイクルにおいてＳｉ前駆体への曝露の回数を調節することによって、同様に調節できる。発明者は、Ｓｉ前駆体の曝露が相対的に低回数となるＳｉ前駆体曝露の関数として、電極の抵抗率が相対的にゆっくりと増加する一方で、相対的に高回数の曝露となるＳｉ前駆体曝露の関数として、電極の抵抗率は非線形的に相対的に速く増加することを発見した。発明者はさらに透過電子顕微鏡によって実験的に確かめられたように、相対的に高回数の曝露となるＳｉ前駆体曝露の関数としての抵抗率における相対的に速い増加は、ＴｉＳｉＮの非晶質フェーズの出現の開始４１０と概ね同時に生じることを発見した。
【0054】
従って、相対的に高い抵抗率、相対的に高い拡散バリヤー特性、相対的に高い熱抵抗、及び／又は相対的に低い表面粗さを有する電極を備えることの有利性のあるメモリセル構造を有するＰＣＭデバイスにおいて、電極層の構成は、ＴｉＳｉＮを含む電極が少なくとも部分的に非晶質であるように有利に調節されることができる。これらの実施形態において、電極は実質的に全体的に非晶質になり得、又は非晶質マトリクスによって囲まれるナノ結晶質を備え得る。例えば電極は、Ｔｉ、Ｓｉ、及びＮを含む非晶質マトリクスにおいて、ＴｉＳｉ、ＴｉＮ、及び／又はＴｉＳｉＮナノ結晶を含み得る。図示された実施形態において、約１６００μΩ‐ｃｍでの開始４１０は、ＴｉＳｉＮ層の約８％のシリコンの平均原子濃度に対応する。しかしながら、実施形態は、あまり限定的ではなく、かつその他の実施形態において、当該開始は、堆積状態及び使用される前駆体に依存するＴｉＳｉＮの、約５％、１０％、１５％、２０％、又は２５％のＳｉの平均原子濃度で、又は任意のこれらの値によって定義される範囲における値、で生じ得る。代替として、当該開始４１０は、１：１‐２：１、２：１‐３：１、３：１‐６：１、６：１‐１５：１、１５：１‐３０：１、又は任意のこれらの値によって定義された範囲における比で、１つ以上の第２堆積フェーズ（Ｓｉ前駆体又はＳｉ前駆体とＮ前駆体への曝露の組み合わせをそれぞれ含む）への基板の曝露の回数に対する１つ以上の第１堆積フェーズ（Ｔｉ前駆体及びＮ前駆体への曝露の組み合わせをそれぞれ含む）への基板の曝露回数の比に対応する。代替的にこれらの比は、Ｎ前駆体への曝露の数に対するＴｉ前駆体への曝露の数を表すこともできる。
【0055】
ＴｉＳｉＮ電極は、５００μΩ‐ｃｍ未満、５００‐１０００μΩ‐ｃｍ、１０００‐２０００μΩ‐ｃｍ、２０００‐３０００μΩ‐ｃｍ、３０００‐４０００μΩ‐ｃｍ、４０００‐５０００μΩ‐ｃｍ、５０００‐６０００μΩ‐ｃｍ、６０００‐７０００μΩ‐ｃｍ、７０００‐８０００μΩ‐ｃｍ、８０００‐９０００μΩ‐ｃｍ、９０００‐１０，０００μΩ‐ｃｍ、１０，０００‐１５，０００μΩ‐ｃｍ、１５，０００‐２０，０００μΩ‐ｃｍ、２０，０００‐２５，０００μΩ‐ｃｍ、２５，０００‐３０，０００μΩ‐ｃｍ、又は３０，０００μΩ‐ｃｍより大きい、又は任意のこれらの値によって定義される範囲における値の電気抵抗率を有することができる。
【0056】
＜相変化メモリデバイスにおけるＴｉＳｉＮ電極の例示的実施形態＞
図５は実施形態における相変化メモリ（ＰＣＭ）デバイス５００又はセルの実施例であり、ＴｉＳｉＮを含む少なくとも１つの電極が実装され得る。ＰＣＭデバイス５００は、ヒーター電極などの底面に形成された電極５２０及び上面に形成された上面電極５５０を有する相変化記憶素子５１０を含む。実施形態によると、電極５２０と上面電極５５０の一方又は両方は、ＴｉＳｉＮを含む。図示するように、ＴｉＳｉＮを含む電極５２０は、例えば層間絶縁膜（ＩＬＤ）などの絶縁体５４０を通り形成される縦断的な接触構造を有し得、メタライゼーション構造５６０に相変化記憶素子５１０を電気的に接続するために縦断的に延在する。メタライゼーションラインであり得るメタライゼーション構造５６０は、トランジスタデバイス（図示なし）のような基板上に形成される上述の任意のセレクタデバイスに、順に接続され得る。図示したＰＣＭデバイス５００において、相変化記憶素子５１０において相変化を誘発する熱の相当部分は、電極５２０との接点におけるその抵抗加熱によって供給される。抵抗と発熱を増加するために、相変化記憶素子５１０に接触する電極５２０の幅又は断面積は、相変化記憶素子５１０の幅又は断面積と比較して、図示するように、小さく設計し得る。しかしながら、実施形態は、あまり限定的ではなく、かつ特に本明細書で示すように電極５２０の抵抗率を調節できることを考慮すると、電極５２０と相変化記憶素子５１０の幅又は断面積は実質的に類似するように設計し得る（例えば２０％又は１０％以内）。
図５は実施形態における相変化メモリ（ＰＣＭ）デバイス５００又はセルの実施例であり、ＴｉＳｉＮを含む少なくとも１つの電極が実装され得る。ＰＣＭデバイス５００は、ヒーター電極などの底面に形成された電極５２０及び上面に形成された上面電極５５０を有する相変化記憶素子５１０を含む。実施形態によると、電極５２０と上面電極５５０の一方又は両方は、ＴｉＳｉＮを含む。図示するように、ＴｉＳｉＮを含む電極５２０は、例えば層間絶縁膜（ＩＬＤ）などの絶縁体５４０を通り形成される縦断的な接触構造を有し得、メタライゼーション構造５６０に相変化記憶素子５１０を電気的に接続するために縦断的に延在する。メタライゼーションラインであり得るメタライゼーション構造５６０は、トランジスタデバイス（図示なし）のような基板上に形成される上述の任意のセレクタデバイスに、順に接続され得る。図示したＰＣＭデバイス５００において、相変化記憶素子５１０において相変化を誘発する熱の相当部分は、電極５２０との接点におけるその抵抗加熱によって供給される。抵抗と発熱を増加するために、相変化記憶素子５１０に接触する電極５２０の幅又は断面積は、相変化記憶素子５１０の幅又は断面積と比較して、図示するように、小さく設計し得る。しかしながら、実施形態は、あまり限定的ではなく、かつ特に本明細書で示すように電極５２０の抵抗率を調節できることを考慮すると、電極５２０と相変化記憶素子５１０の幅又は断面積は実質的に類似するように設計し得る（例えば２０％又は１０％以内）。
【0057】
電極５２０によって抵抗と発熱を増加するために、抵抗率、電極５２０の長さと断面積を含む様々なパラメータは、ジュール加熱のための電極５２０の抵抗を増加するように最適化され得る。様々な存在するメモリセル構造において図５に示したセル構造と同様に、相対的に低い抵抗率を有する電極材料（例えばＣ、ＴｉＮ、ＴａＮ、Ｗ，及びＷＮ）が使用され、かつ加熱を高めるために、電極５２０の長さが増加され得、電極５２０の断面積が減少され得、又はその両方がされ得る。しかしながら、長さの増加と断面積の減少の両方が電極５２０を形成するために満たされ得るビア又はトレンチのアスペクト比を増加させることが理解されるであろう。加えてメモリセルサイズの継続するスケーリングに伴い、高アスペクト比のビア又はトレンチを満たすことによってそのような接続構造を形成することは、ＰＶＤ又はＣＶＤのような既存の技術ではますます難しくなる。
【0058】
加えて、プラズマ強化原子層堆積（ＰＥ‐ＡＬＤ）のようなプラズマプロセスは、相対的に低アスペクト比を有する表面上のコンフォーマル膜の形成において効果的であり、そのようなプロセスは相対的に高アスペクト比であるビアやキャビティ内に膜を堆積するには効果的ではない。理論による制限なしに、これ関する一つのありえる理由として、プラズマは、ある状況下において高アスペクト比のビアの深い部分に届かないか、又はプラズマ反応材料の反応性の度合いが深さに伴い変化する可能性がある。これらの状況において、ビアの異なった部分が、異なった度合いのプラズマのエネルギー又は反応性にさらされ、より深い部分と比較してビアの開口近くにより厚い膜（先のとがった又はキーホール型の形成と時に呼ばれる）が堆積されるように、均一ではない堆積として望まない構造的な結果を生じ得る。これらの理由のために、サーマルＡＬＤはより有利になり得る。なぜならばサーマルＡＬＤは、堆積される表面の部分に届くためのプラズマの能力に依存しないからである。
【0059】
発明者は、実施形態に従い、上述のようにコンフォーマルなＴｉＳｉＮ層の連続する層ごとの堆積によって高い（例えば、＞１）アスペクト比のビア又はトレンチを満たす方法を提供することによる、かつ、例えば堆積フェーズ及び／又は個々の前駆体にさらす割合を制御することによるなど、Ｓｉ含有率を調節することによって結果として生じる電極の抵抗率を調節する方法を提供することによる、これらのそしてその他の技術的な挑戦に取り組むＴｉＳｉＮを含む電極を形成する方法を発見した。ＰＶＤ又はＣＶＤのような技術が高アスペクト比のビアやトレンチを満たすために使用される場合は、堆積比率は、ビアやトレンチの底側の領域に比較してその開口付近でより高くなり、結果として生じる電極がその中で閉じた空所又は“キーホール”を有するといった結果を生じ得るものとして、理解されるであろう。そのような空所は、抑制不可能に電極の抵抗を上昇させ、ＰＣＭデバイス５００を組み込むプロセスフローにおける更なる下流で電気的なショートを発生させるなどその他の集積の問題を生じさせる。有利なことに、本明細書に開示したサーマルサイクリック蒸着又はＡＬＤ方法において、開示したＡＬＤ方法に従って形成された連続する層のそれぞれは、コンフォーマルに堆積表面を覆うことによってビアやトレンチを満たすため、結果として生じる電極５２０は空所又は“キーホール”の形成を実質的に減らす又は除去し得る点でさらに有利性を備える。さらには、実施形態におけるサーマルサイクリック堆積又はＡＬＤ方法は、コンフォーマルなＴｉＳｉＮ層の連続する層ごとの堆積によって、１、２、５、１０、２０、又は任意のこれらの値によって定義される範囲における値を超すアスペクト比を有するビア又はトレンチを満たすことに適合する。このようにセル構造において、電極５２０は縦断的な接触構造を有し、スイッチングのための熱の少なくとも一部を提供するためのヒーター電極として形成され得、ＴｉＳｉＮを含む電極５２０は、絶縁体５４０を通り形成されるビア又はトレンチを満たすことによって形成され得る。ビア又はトレンチは、例えばＩＬＤ素材を含む表面などの非金属性の表面を含み得るビア又はトレンチの表面を上述したようにチタン（Ｔｉ）前駆体への曝露、窒素（Ｎ）前駆体への曝露、及びシリコン（Ｓｉ）前駆体への曝露を含む少なくとも１回の蒸着サイクルとなる１回以上の蒸着サイクルにさらすことによって形成され得る。ＴｉＳｉＮでビア又はトレンチを満たした後、ビアやトレンチの外側に堆積された余分なＴｉＳｉＮは、例えば化学的機械的研磨などを使用して除去し得る。相変化記憶素子５１０はその上に引き続き形成することができる。
【0060】
上述した高アスペクト比のビア又はトレンチを満たす改良された特性に加えて、電極素材の抵抗率を調節する能力は、効率的なヒーターとして役に立つために電極５２０の相対的に高い抵抗を維持又は増加させる一方で、最初に電極５２０を形成するために満たされるビア又はトレンチのアスペクト比（開口幅にわたる深さの比率）を減らすことを可能にすることによって、更なる優位性を提供し得る、図４に関して記述したように、実施形態における電極５２０を形成する方法は、１０年以上にわたる長い期間にわたり、例えば１０００μΩ‐ｃｍ未満から、１００００μΩ‐ｃｍを超えるまで、堆積したＴｉＳｉＮ素材の抵抗率を調節することを可能にする。電極素材の抵抗率を増加させることによって電極の断面積にわたる長さの割合は、比例して減少し得る。いくつかの実施形態において、電極５２０の構成は、Ｓｉの平均の原子濃度が上述のようにＴｉＳｉＮの非晶質フェーズの開始４１０（図４）と対応するかより大きくなるように調節され得る。
【0061】
ＴｉＳｉＮを含む電極５２０の追加的な有利性が存在する。例えばＴｉＮやＷといったその他の電極素材と比較してＴｉＳｉＮのより低い熱伝導性により、相変化記憶素子５１０における相変化を誘発するために消失する熱エネルギーを、実質的に減らし得る。加えて、電極が上述のように相対的に低い表面粗さを有することで、相変化記憶素子５１０のための様々なスイッチング及びリードパラメータの可変性が改良され得る。加えて、電極が上述のように改良された拡散バリヤー特性を有することで、隣接素材による又は隣接素材と相互の、相変化記憶素子５１０の汚染／相互汚染が実質的に抑制され得る。
【0062】
いくつかの実施形態において、上述の同様の方法において抵抗加熱、断熱、拡散バリヤー特性、及び／又は相変化記憶素子５１０のスイッチング／リードパラメータ均一性をより高めるために、実施形態に従い、上面電極５５０はＴｉＳＩＮを含む。しかしながら、実施形態はあまり限定的ではなく、上面電極５５０は他のいかなる適した電極素材によっても形成され得る。その素材にはいくつか例を挙げれば、炭素（Ｃ）、ｎドープポリシリコン及びｐドープポリシリコン、Ａｌ，Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、Ｗ，及びＷＮを含む金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性の窒化金属、ケイ化タンタル、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルト、及びケイ化チタンを含むケイ化金属、並びにＲｕＯ２を含む導電性の酸化金属を含む。
【0063】
図示はしないが、上面メタライゼーションラインが、上面電極５５０上に形成されてもよく、数ある適切な素材の中で、Ａｌ、Ｃｕ、及びＷを含むことができる。上面電極５５０は実施形態によりＴｉＳｉＮを含み、相変化記憶素子５１０とメタライゼーションラインとの間で効果的な拡散バリヤーとして機能することができる。
【0064】
図６は、実施形態に従い、ＴｉＳｉＮを含む少なくとも１つの電極が実装可能な、相変化メモリ（ＰＣＭ）デバイス６００又はセルの別の例である。ＰＣＭデバイス６００は、底側に形成された例えば拡散バリヤー電極などの電極６２０及び上面に形成された上面電極６５０を備える相変化記憶素子６１０を有するセルスタック６０５を備える。実施形態によると、電極６２０と上面電極６５０の一方又は両方は、実施形態に従い、ＴｉＳｉＮを含む。セルスタック６０５は、追加的に電極６２０によって相変化記憶素子６１０から離れて存在し得るセレクタデバイス６３０及び底部電極６６０を含む。セレクタデバイス６３０は、上述した任意のセレクタデバイスであってもよく、例えば２つのＯＴＳのような２端子デバイスである。相変化記憶素子６１０とセレクタデバイス６３０を備えるセルスタック６０５は、順にその一端で上部電極６５０を介して、例えばワードライン及びビットラインの１つである上部メタライゼーションライン６７０に接続され、他端で底部電極６６０を介して、例えばその他のワードライン及びビットラインである底部メタライゼーションライン６８０に接続される。
【0065】
相変化記憶素子６１０における相変化のための熱の相当部分は、電極との接点におけるその抵抗加熱によって供給される、図５に関して上述したセル構造と異なり、ＰＣＭデバイス６００は、相変化記憶素子６１０における相変化を誘発する熱の相当部分がその抵抗の自己発熱によって発生されるセル構造を有する。これらのセル構造において、抵抗での過剰な電圧降下を減らすために相対的に低い抵抗を有するような相変化記憶素子の電極が構成されることが有利になり得る。従って相変化記憶素子６１０に接続される電極６２０の幅又は断面積は、相変化記憶素子６１０の幅又は断面積に相当するように（例えば約２０％又は１０％以内）設計され得る。
【0066】
例えばＴｉＮ又はＷなどの電極素材又はその他の方法によって形成されたＴｉＳｉＮと比較して、ある程度高められた拡散バリヤー特性及び電極６２０の低減された表面粗さにより、電極６２０は、数ある利点のうち、バリヤー特性、表面の滑らかさ、及び／又は断熱特性を犠牲にすることなく、厚みを相当に減らすことができる。厚みの減少は、同様に、操作電圧と同じようにセルスタック６０５の全体の高さの大幅な削減を可能にし、それにより数ある利点の中でＰＣＭデバイス６００の集積を容易にした。図５に関して上述したＴｉＳｉＮを含む電極を有することの様々なその他の有利性と利益は、ＰＣＭデバイス６００において理解され、そして上記のそれぞれに関連した詳細は、簡潔さのためにここでは省略する。
【0067】
上述と同様の方法において、抵抗加熱、断熱、拡散バリヤー特性、及び／又は相変化記憶素子６１０のスイッチングパラメータ均一性をさらに高めるために、いくつかの実施形態において、上面電極６５０は、実施形態に従いＴｉＳｉＮを含む。図示はしないが、上面メタライゼーションラインは上面電極６５０上で形成され得、かつ数ある適切な材料のなかで、Ａｌ、Ｃｕ、及びＷを含むことができる。そうして電極６２０は、相変化記憶素子６１０と相変化記憶素子６１０の一端における記憶デバイス６３０との間の汚染に対する拡散バリヤーとして役に立ち得、上部電極６５０は、相変化記憶素子６１０と相変化記憶素子６１０の他端における上部メタライゼーションライン６７０との間の汚染に対する拡散バリヤーとして役に立ち得る。
【0068】
しかしながら、上部電極６５０は、その他任意の適切な電極材料で形成され得る。その素材にはいくつか例を挙げれば、炭素（Ｃ）、ｎドープポリシリコン及びｐドープポリシリコン、Ａｌ，Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、Ｔａ、Ｗ，及びＷＮを含む金属、ＴｉＮ、ＴａＮ、ＷＮ、及びＴａＣＮを含む導電性の窒化金属、ケイ化タンタル、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルト、及びケイ化チタンを含むケイ化金属、並びにＲｕＯ２を含む導電性の酸化金属を含む。
【0069】
上部メタライゼーションライン６７０のための適切な材料の例には、数ある適切な材料のうち、Ａｌ、Ｃｕ、及びＷが含まれ、かつ、相変化記憶素子６１０とセレクタデバイス６３０との間で効果的な拡散バリヤーとして役に立つ電極６２０と同様の方法において、実施形態におけるＴｉＳｉＮを含む上部電極６５０は、相変化記憶素子６１０とメタライゼーションライン６７０との間の効果的な拡散バリヤーとして役に立ちうる。
【0070】
本発明について特定の実施形態に関して本明細書に記載してきたが、これらの実施形態は発明を限定するものではなく、説明目的のために開示されたものである。本発明の真意と範囲から逸脱することなく、修正及び改善がなされ得ることは、当業者にとって明らかであろう。
【0071】
本明細書で開示した様々な実施形態のそのようなシンプルな修正及び改善は、開示された技術の範囲内であり、かつ開示された技術の特定の範囲は、添付の請求の範囲によって追加的に定義されるだろう。
【0072】
前述において、いずれか１つの実施形態のいずれかの特徴も、その他任意の実施形態のその他どの特徴とも組み合わせ又は置き換えることができるだろう。
【0073】
文脈がそうでないことを明確に要求しない限り、説明及び特許請求の範囲を通して、「有する」、「有している」、「含む」、「含んでいる」などの用語は、排他的又は網羅的な意味ではなく、包括的な意味で；つまり、「含むが、これに限定されない」という意味で解釈されるべきである。本明細書で一般的に使用される「結合した」という用語は、直接接続されるか、１つ以上の中間要素を介して接続される２つ以上の要素を指す。同様に、本明細書で一般的に使用される「接続された」という語は、直接接続されるか、１つ以上の中間要素を介して接続される２つ以上の要素を指す。さらに、本出願で使用される場合、「本明細書」、「上記の」、「以下の」という用語及び同様の意味の用語は、本願の特定の部分ではなく、本願全体を指すものとする。文脈が許す場合、単数又は複数を用いた上記の詳細な説明の用語は、それぞれ複数又は単数を含む場合もある。２つ又はそれ以上のアイテムのリストを参照する「又は」という用語は、その用語の次の全ての解釈を網羅している：リスト内のアイテムのいずれか、リスト内の全てのアイテム、及び、リスト内のアイテムの任意の組合せ。
【0074】
さらに、特にそれ以外であると言及されない限り、又は、用いられた文脈内でそれ以外に理解されるのでない限り、本明細書で用いられる、とりわけ「できる」、「できた」、「あり得た」、「あり得る」、「例えば」、「のような」などの条件付き文言は、一般に、特定の実施形態が特定の特徴、要素及び／又は状態を含むが、他の実施形態はそれらを含まないことを伝えることを意図している。したがって、そのような条件付き文言は、一般に、機能、要素及び／又は状態が１つ又はそれ以上の実施形態に何らかの形で必要とされること、又は、これらの機能、要素及び／又は状態が任意の特定の実施形態に含まれるか又は実行されるべきかを示唆することを意図しない。
【0075】
特定の実施形態を説明したが、これらの実施形態は例としてのみ提示されており、本開示の範囲を限定することを意図するものではない。実際、本明細書に記載した新規の装置、方法、及びシステムは、多様な他の形態で具現化され得る；さらに、本開示の精神から逸脱することなく、本明細書に記載の方法及びシステムの形態における様々な省略、置換、及び変更を行うことができる。例えば、機能は所定の配置で提示されるが、代替の実施形態が異なる部品及び／又はセンサのトポロジで同様の機能を実行でき、そして幾つかの機能は、削除、移動、追加、細分化、組合せ、及び／又は変更することができる。これらの機能の各々は、多様な方法で実装することができる。上記の様々な実施形態の要素及び動作の任意の適切な組合せを組み合わせて、更なる実施形態を提供することができる。上記の多様な機能とプロセスは、互いに独立して実装することも、多様な方法で組み合わせることもできる。本開示の特徴の全ての可能な組合せ及びサブコンビネーションは、本開示の範囲内に含まれると意図されている。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【国際調査報告】