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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-15
(54)【発明の名称】スイッチトキャパシタ回路
(51)【国際特許分類】
H03K 17/00 20060101AFI20221208BHJP
H03K 17/687 20060101ALI20221208BHJP
【ＦＩ】
H03K17/00 D
H03K17/687 G
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022520994
(86)(22)【出願日】2020-09-30
(85)【翻訳文提出日】2022-06-03
(86)【国際出願番号】 EP2020077371
(87)【国際公開番号】W WO2021069278
(87)【国際公開日】2021-04-15
(31)【優先権主張番号】19201664.0
(32)【優先日】2019-10-07
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】520417403
【氏名又は名称】イニベーション・アー・ゲー
(74)【代理人】
【識別番号】110001173
【氏名又は名称】弁理士法人川口國際特許事務所
(72)【発明者】
【氏名】リー，チュンハン
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX29
5J055AX44
5J055BX05
5J055BX17
5J055DX22
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5J055EY21
5J055EZ09
5J055GX01
5J055GX05
(57)【要約】
本発明は、金属酸化膜半導体電界効果トランジスタベースのスイッチを含むスイッチトキャパシタ回路であって、金属酸化膜半導体電界効果トランジスタベースのスイッチは、ゲートとソースとドレインとを有する第１の金属酸化膜半導体電界効果トランジスタ（１）であって、ソースが第１のノード（Ｔ１）に接続され、ドレインが第２のノード（Ｔ２）に接続されるか、または、ドレインが第１のノード（Ｔ１）に接続され、ソースが第２のノード（Ｔ２）に接続された、第１の金属酸化膜半導体電界効果トランジスタ（１）と、ゲートとソースとドレインとを有する第２の金属酸化膜半導体電界効果トランジスタ（２）であって、ソースがドレインに接続され、ソースとドレインとがともに第２のノード（Ｔ２）に接続された、第２の金属酸化膜半導体電界効果トランジスタ（２）と、第１のノード（Ｔ１）と第３のノード（Ｔ３）の間に接続された第１のキャパシタ（Ｃ１）と、第２のノード（Ｔ２）と第３のノード（Ｔ３）の間に接続された第２のキャパシタとを含む、スイッチトキャパシタ回路に関する。
【特許請求の範囲】
【請求項1】
金属酸化膜半導体電界効果トランジスタベースのスイッチを備えるスイッチトキャパシタ回路であって、金属酸化膜半導体電界効果トランジスタベースのスイッチは、ゲートとソースとドレインとを有する第１の金属酸化膜半導体電界効果トランジスタ（１）であって、ソースが第１のノード（Ｔ１）に接続され、ドレインが第２のノード（Ｔ２）に接続されるか、または、ドレインが第１のノード（Ｔ１）に接続され、ソースが第２のノード（Ｔ２）に接続された、第１の金属酸化膜半導体電界効果トランジスタ（１）と、
ゲートとソースとドレインとを有する第２の金属酸化膜半導体電界効果トランジスタ（２）であって、ソースがドレインに接続され、ソースとドレインとがともに第２のノード（Ｔ２）に接続された、第２の金属酸化膜半導体電界効果トランジスタ（２）と、
第１のノード（Ｔ１）と第３のノード（Ｔ３）の間に接続された第１のキャパシタ（Ｃ１）と、
第２のノード（Ｔ２）と第３のノード（Ｔ３）の間に接続された第２のキャパシタ（Ｃ２）とを備える、スイッチトキャパシタ回路。
【請求項2】
前記第１の金属酸化膜半導体電界効果トランジスタ（１）のゲートが第１のゲート信号を受信し、前記第２の金属酸化膜半導体電界効果トランジスタ（２）のゲートが第２のゲート信号を受信するように設計され、第１のゲート信号と第２のゲート信号は、第１の金属酸化膜半導体電界効果トランジスタ（１）がオフに切り換えられた後で第２の金属酸化膜半導体電界効果トランジスタ（２）がオンに切り替わるように形成される、請求項１に記載のスイッチトキャパシタ回路。
【請求項3】
前記第１の金属酸化膜半導体電界効果トランジスタ（１）のゲートが第１のゲート信号を受信し、前記第２の金属酸化膜半導体電界効果トランジスタ（２）のゲートが、反転された第１のゲート信号である第２のゲート信号を受信するように設計された、請求項１または２に記載のスイッチトキャパシタ回路。
【請求項4】
第１のゲート信号の立ち下がりエッジと第２のゲート信号の立ち上がりエッジとの間に、および／または、第１のゲート信号の立ち上がりエッジと第２のゲート信号の立ち下がりエッジとの間に遅延があるように設計された、請求項２または３に記載のスイッチトキャパシタ回路。
【請求項5】
第１の金属酸化膜半導体電界効果トランジスタ（１）と第２の金属酸化膜半導体電界効果トランジスタ（２）とが同じ型である、請求項１から４のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項6】
第２の金属酸化膜半導体電界効果トランジスタ（２）は、第１の金属酸化膜半導体電界効果トランジスタ（１）のチャネル長の９０％と１１０％の間であるか、または第１の金属酸化膜半導体電界効果トランジスタ（１）のチャネル長と実質的に等しいチャネル長を有する、請求項１から５のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項7】
第２の金属酸化膜半導体電界効果トランジスタ（２）は、第１の金属酸化膜半導体電界効果トランジスタ（１）のチャネル幅の４０％と６０％の間であるか、または第１の金属酸化膜半導体電界効果トランジスタ（１）のチャネル幅の半分に実質的に等しいチャネル幅を有する、請求項１から６のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項8】
前記第１のキャパシタ（Ｃ１）の第１の静電容量と前記第２のキャパシタ（Ｃ２）の第２の静電容量とが、同じオーダーであるか、または実質的に等しい、請求項１から７のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項9】
前記第１のキャパシタ（Ｃ１）および／または前記第２のキャパシタ（Ｃ２）は、ある静電容量を有するか、あるいは、少なくとも１０ｆＦ、３２ｆＦ、１００ｆＦまたは３２０ｆＦの静電容量を有する、請求項１から８のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項10】
前記第１のキャパシタ（Ｃ１）および／または前記第２のキャパシタ（Ｃ２）は、ある静電容量を有するか、あるいは、第１のノード（Ｔ１）の第１の寄生容量（ＣＰ１）の、第２のノード（Ｔ２）の第２の寄生容量（ＣＰ２）の、および／または、第３のノード（Ｔ３）の第３の寄生容量（ＣＰ３）の、少なくとも５倍、１０倍または２０倍の静電容量を有する、請求項１から９のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項11】
第２のノード（Ｔ２）または第３のノード（Ｔ３）は仮想接地に維持されるように構成される、請求項１から１０のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項12】
第１のノード（Ｔ１）に接続された入力バッファ（Ｂｉ）と、第３のノード（Ｔ３）に接続された仮想接地バッファ（Ｂｖｇ）とを備えるサンプルホールド回路として構成されて、第２のノード（Ｔ２）がサンプルホールド回路の出力として構成された、請求項１から１１のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項13】
第３のノード（Ｔ３）に接続された入力バッファ（Ｂｉ）、ならびに第１のノード（Ｔ１）と第２のノード（Ｔ２）の間に並列接続された、増幅器（Ａ）および第３のキャパシタ（Ｃ３）を備える、特にデルタ変調器のための、容量帰還増幅器回路として構成され、第２のノード（Ｔ２）が増幅器（Ａ）の入力に接続され、第１のノード（Ｔ１）が容量帰還増幅器回路の出力として構成された、請求項１から１１のいずれか一項に記載のスイッチトキャパシタ回路。
【請求項14】
前記第１のキャパシタ（Ｃ１）および／または前記第２のキャパシタ（Ｃ２）は、ある静電容量を有するか、あるいは、値１／（２・π・ｆ・Ｒ）の少なくとも５倍、１０倍または２０倍の静電容量を有し、ｆは、第１および／または第２のＭＯＳ（１、２）のゲートに供給されるゲート信号のゲート信号主周波数成分であり、Ｒは前記入力バッファ（Ｂｉ）の小信号出力抵抗、または前記仮想接地バッファ（Ｂｖｇ）の小信号出力抵抗、または前記増幅器（Ａ）の小信号出力抵抗、またはこれらの３つの小信号出力抵抗値のうちの最小値である、請求項１２または１３に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、金属酸化膜半導体電界効果トランジスタを含むスイッチトキャパシタ回路に関する。
【背景技術】
【0002】
スイッチトキャパシタ回路は、サンプルホールド回路やアナログ－デジタル変換器など、様々なアナログ回路およびミクストシグナル回路で広く使用されている。スイッチトキャパシタ回路の正確さは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳ）からなるスイッチによってもたらされるチャージインジェクションとクロックフィードスルーとによって制限されることが多い。チャージインジェクションは、スイッチＭＯＳがオフにされるときに起こり、その残留チャネル電荷をそのソース端子とドレイン端子とに注入する。クロックフィードスルーは、ゲート－ソース／ゲート－ドレイン静電容量によって生じる、スイッチＭＯＳのゲートに接続されるデジタル信号とスイッチＭＯＳのソースまたはドレインにおけるアナログ信号との望ましくない容量結合である。チャージインジェクションとクロックフィードスルーは両方とも、スイッチＭＯＳのソース端子またはドレイン端子においてアナログ信号に誤差を生じさせる。
【0003】
【0004】
印刷物に文書化されていない図１Ａに示す回路は、２つの端子すなわちノードＴ１とＴ２の間に並列接続されたＮ型ＭＯＳ（またはＮＭＯＳ）とＰ型ＭＯＳ（またはＰＭＯＳ）とからなる１対の相補型ＭＯＳＦＥＴを使用する。２つの相補型ＭＯＳＦＥＴは、２つの反転信号Ｓ１およびＳ２によって制御される。この回路は、両方が同時にオフに切り換えられたときに、ＮＭＯＳによって注入された電荷にＰＭＯＳによって注入された電荷を打ち消させることを目的としている。クロックフィードスルーの効果は、ＮＭＯＳとＰＭＯＳの間のゲート－ソース間／ゲート－ドレイン間静電容量を一致させることによって最小化される。しかし、ＮＭＯＳとＰＭＯＳによってそれぞれ注入される電荷の量は、両方がオフに切り換えられる前のチャネル電位と、プロセス変動とに依存する。ＮＭＯＳとＰＭＯＳの間のゲート－ソース間／ゲート－ドレイン間静電容量の一致も、プロセス変動の影響を受ける。したがって、実際には、注入電荷とクロックフィードスルーの打ち消しは通常、不完全である。
【0005】
印刷物として文書化されていない図１Ｂに示す回路は、スイッチとしての単一のＭＯＳと、スイッチＭＯＳの約半分のサイズのダミーＭＯＳとを使用する。スイッチＭＯＳとダミーＭＯＳとは同じ型（すなわちＮＭＯＳまたはＰＭＯＳ）であるが、反転信号Ｓ１およびＳ２によって制御され、第１の信号Ｓ１はスイッチＭＯＳのゲートを制御し、第２の信号Ｓ２はダミーＭＯＳのゲートを制御する。ダミーＭＯＳのソース端子とドレイン端子の両方がスイッチＭＯＳの一方の端子Ｔ２に接続され、そこで注入電荷が打ち消されることになる。スイッチＭＯＳがオフに切り替わると、ダミーＭＯＳがオンに切り替わる。スイッチＭＯＳがオフに切り替わるときにスイッチＭＯＳのチャネル電荷の厳密に半分がそのソース端子とドレイン端子のそれぞれに注入されると仮定すると、ダミーＭＯＳはダミーＭＯＳがオンに切り替わるときにその厳密な量の注入電荷を吸収することができるはずである。スイッチＭＯＳがダミーＭＯＳの２倍の幅である場合、スイッチＭＯＳの一方の端子のゲート－ソース／ゲート－ドレイン静電容量は、ダミーＭＯＳの両方の端子のゲート－ソース／ゲート－ドレイン静電容量と一致する。したがって、スイッチＭＯＳのクロックフィードスルーの効果はダミーＭＯＳによって打ち消される。しかし、スイッチＭＯＳがオフに切り替わるときにスイッチＭＯＳチャネル電荷の厳密に半分が端子Ｔ１またはＴ２のそれぞれに注入されるという仮定は、妥当でないことが多い。したがって、この回路は実際の状況では完全なチャージインジェクション打ち消しを保証することができない。
【0006】
米国特許第５４７９１２１号では、スイッチＭＯＳと、ダミーＭＯＳと、インバータと、３つのキャパシタＣ１、Ｃ２、Ｃ３とからなる図２に示す回路が、スイッチＭＯＳのチャージインジェクションを補償するように設計されている。しかし、比較的複雑で電力を消費するにもかかわらず、この補償機構は、ソース端子Ｔ１とドレイン端子Ｔ２のそれぞれに注入されるスイッチＭＯＳのチャネル電荷の分配がダミーＭＯＳのチャネル電荷の分配と同じであるという仮定に依拠している。電荷分配はＭＯＳの２つの端子間のインピーダンス比に依存するため、この仮定は実際にはスイッチＭＯＳとダミーＭＯＳとの端子インピーダンス比の差によってしばしば無効化され、その結果として不完全なチャージインジェクション補償となる。
【0007】
米国特許第６８５００９８号では、スイッチＭＯＳと２つのダミーＭＯＳと２つのキャパシタＣ１、Ｃ２とを含む、チャージインジェクションを無効にする図３に示す回路と方法とが提案されている。しかし、この回路もスイッチＭＯＳによって注入され、無効化ダミーＭＯＳによって吸収されるチャネル電荷の割合が等しいという仮定に依拠している。この仮定も実際には保証されず、その結果として不完全なチャージインジェクション補償となる。
【0008】
米国特許第７６６３４２４号には、粗い（ｃｏａｒｓｅ）スイッチＭＯＳと細かい（ｆｉｎｅ）スイッチＭＯＳと、任意によるバッファ回路とを含む、図４に示す低チャージインジェクションおよびクロックフィードスルーの２スイッチ回路が記載されている。この２スイッチ回路は、粗いサンプル期間には粗いスイッチＭＯＳと細かいスイッチＭＯＳの両方をオンにし、粗いスイッチＭＯＳの結果として生じるチャージインジェクションとクロックフィードスルーを補正するために、細かいスイッチＭＯＳをオンにしたままで粗いスイッチＭＯＳをオフに切り換える。細かいスイッチＭＯＳがオフにされると、チャージインジェクションとクロックフィードスルーを依然として生じさせる。粗いスイッチＭＯＳトランジスタを所定のサイズとし、サンプリング期間を適切に選定することによって、細かいスイッチＭＯＳのサイズを小さくすることができる。したがって、そのチャージインジェクションとクロックフィードスルーを、同じサンプリング速度で粗いスイッチＭＯＳのみを使用する場合と比較して低下させることができる。しかし、この回路は、細かいスイッチＭＯＳのサイズを、細かいスイッチＭＯＳからのチャージインジェクションとクロックフィードスルーの影響が受容可能なほど小さくなる程度まで十分に小さくすることができるという仮定に依拠している。実際には、（製造プロセスによって可能な）最小サイズでなる単一のＭＯＳスイッチが十分なサンプリング速度を与えるコンパクトな設計の場合、この回路はその最小サイズのＭＯＳスイッチのチャージインジェクションとクロックフィードスルーをさらに低下させない。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第５４７９１２１号明細書
【特許文献2】米国特許第６８５００９８号明細書
【特許文献3】米国特許第７６６３４２４号明細書
【特許文献4】米国特許第７７２８２６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
要約すると、スイッチトキャパシタ回路におけるスイッチチャージインジェクションおよび／またはクロックフィードスルーを打ち消すための実際的で有効な回路設計という必要がまだ満たされていない。その回路設計は、以下の目的のうちの１つまたは一部または全部に対処し、および／または達成する必要がある：ＭＯＳスイッチ、具体的には微小または最小サイズのＭＯＳスイッチの、チャージインジェクションおよび／またはクロックフィードスルーを実質的に低下させるかまたは打ち消し、必要消費電力が小さく、必要とする複雑さが少なく、および／または、回路を実現するためのチップ面積が小さい。
【課題を解決するための手段】
【0011】
上記の目的は、本発明によれば、請求項１に記載の特徴を有するスイッチトキャパシタ回路を提供することによって達成される。本発明のさらなる有利な実施形態は、従属請求項の主題である。
【0012】
図１Ｂに示す回路におけるようなスイッチＭＯＳによって注入されるチャネル電荷を吸収し、したがって補償するためにダミーＭＯＳに依拠する従来技術のＭＯＳＦＥＴ回路解決策から始めると、本発明の基礎にある基本概念は、スイッチオフ時のスイッチＭＯＳのチャネル電荷の分配または分割比が両方の端子Ｔ１およびＴ２のインピーダンスに依存することである。したがって、スイッチオフ時にスイッチの両側のインピーダンスが一致しない場合、そのような回路は完全なチャージインジェクション打ち消しを達成することができない。したがって、本発明によるスイッチトキャパシタ回路では、スイッチＭＯＳのソース端子とドレイン端子とに対応する第１のノードと第２のノードが、既知のインピーダンス、すなわち、それぞれ第１のキャパシタと第２のキャパシタを通して共通の第３の端子に接続される。
【0013】
したがって、本発明によれば、スイッチトキャパシタ回路は金属酸化膜半導体電界効果トランジスタベースのスイッチを含む。このスイッチは、以下ではＭＯＳと略称する場合がある、第１の金属酸化膜半導体電界効果トランジスタと、第２のＭＯＳとを含む。第１のＭＯＳのソースまたはドレインが回路の第１のノードに接続され、また逆に、ドレインまたはソースが回路の第２のノードに接続される。それに対して、第２のＭＯＳのソースはドレインに接続され、ソースとドレインはともに第２のノードに接続される。第１のＭＯＳは、第１のノードと第２のノードとの間の実際のスイッチング動作を担うため、スイッチＭＯＳとみなすことができ、一方、ダミーＭＯＳとみなすことができる第２のＭＯＳは、短絡され、スイッチＭＯＳがオフになるとスイッチＭＯＳによって注入される電荷を吸収することによって、チャージインジェクションを打ち消す機能を有する。
【0014】
ＡＣ（交流）接地とも呼ばれる場合がある小信号接地は、関心のあるＡＣ信号に影響されない任意の安定ノードを指すことがある。これには、回路接地ノードＧＮＤまたは回路電源電圧ノードＶＤＤなどのノードが含まれる。本明細書において第１のノードと第２のノードの間のインピーダンスを一致させることが要求される場合は常に、第１のノードと小信号接地との間のインピーダンスを、第２のノードと小信号接地との間のインピーダンスと一致させる必要があることを意味する。
【0015】
２つのキャパシタのインピーダンスは既知であり、自由に事前選択可能であるため、これらのキャパシタはスイッチＭＯＳのスイッチング時に、第１および第２のノードのそれぞれと小信号接地との間の対応する全インピーダンスが一致されるように選定することができる。２つの静電容量の値を適正に選択することによって、第１のノードと第２のノードの間のインピーダンスを、第１、第２または第３のノードにおける寄生インピーダンスを含む第１、第２または第３のノードと小信号接地との間のいずれのインピーダンスと比較しても無視可能な程度にすることができる。
【0016】
好ましい一実施形態によれば、スイッチトキャパシタ回路は、前記第１のＭＯＳのゲートが第１のゲート信号を受信し、前記第２のＭＯＳのゲートが第２のゲート信号を受信するように設計され、第１のゲート信号と第２のゲート信号は、第１のＭＯＳがオフに切り換えられた後で第２のＭＯＳがオンに切り換えられるように形成される。図１Ｂに示す従来技術に関連して上述したように、第１のＭＯＳスイッチがオフに切り替わった後で第２のＭＯＳをオンに切り換えさせることで、オフへの切り換え時に第１のＭＯＳが第２のノードに注入したチャネル電荷の部分が相対的に予測可能になり、したがって第２のＭＯＳによる補償の信頼性をより高くする。
【0017】
好ましい一実施形態によれば、スイッチトキャパシタ回路は、前記第１のＭＯＳのゲートが第１のゲート信号を受信し、前記第２のＭＯＳのゲートが、反転された第１のゲート信号である第２のゲート信号を受信するように設計される。言い換えると、第１のゲート信号が論理ゼロを伝達するときに第２のゲート信号が論理１を伝達し、その逆も同様であるように、第１のゲート信号と第２のゲート信号は互いに相補的である。第１または第２のゲート信号は、他方のゲート信号をインバータ回路に通すことによって得ることができる。反転ゲート信号の使用は、第１のＭＯＳがオフにされると第２のＭＯＳがオンにされ、したがって、第２のノードに注入される第１のＭＯＳの残留チャネル電荷を第２のＭＯＳが吸収することができるようにするという効果を有する。
【0018】
好ましくは、第１のゲート信号の立ち下がりエッジと第２のゲート信号の立ち上がりエッジの間、および／または、第１のゲート信号の立ち上がりエッジと第２のゲート信号の立ち下がりエッジの間には遅延がある。２つのＭＯＳが両方ともＮ型であるとき、第２のゲート信号の立ち上がりエッジは第１のゲート信号の立ち下がりエッジに続く。２つのＭＯＳが両方ともＰ型であるとき、第２のゲート信号の立ち下がりエッジは第１のゲート信号の立ち上がりエッジに続く。遅延は、第２のノード上の注入電荷を吸収するように第２のＭＯＳがオンにされる前に第１のＭＯＳが完全にオフにされ、チャージインジェクションが生じて分配されるように保証することができる。具体的には、スイッチトキャパシタ回路は、第２のゲート信号が、立ち上がりエッジか立ち下がりエッジかを問わず対応する信号エッジの最大で１０％、３０％または５０％を通過している前に、第１のゲート信号が、立ち下がりエッジか立ち上がりエッジかを問わず対応する信号エッジの少なくとも５０％、７０％または９０％を通過しているように設計することができる。一例として、第２のゲート信号の立ち上がりエッジが第１のゲート信号の立ち下がりエッジに続くとき、有利には、第１のゲート信号は第２のゲート信号がその最高値の１０％まで立ち上がっている前に少なくとも９０％だけ立ち下がっていることになる。
【0019】
理想的には、第１および第２のＭＯＳのチャネルは厳密に、またはほぼ同じ長さを有するか、または実質的に等しい長さを有する。しかし、本発明は、第２のＭＯＳが第１のＭＯＳのチャネル長の９０％と１１０％の間、またはさらに７５％と１２５％の間のチャネル長を有する場合にも、完全ではないとしても機能する。
【0020】
好ましくは、第２のＭＯＳは、第１のＭＯＳのチャネル幅の３０％と７０％の間、もしくは４０％と６０％の間であるか、または第１のＭＯＳのチャネル幅の半分に実質的に等しいチャネル幅を有する。ほぼ、または実質的に等しい長さを有する２つのＭＯＳのチャネルに関連して、第１のＭＯＳの幅のほぼ、または実質的に半部の幅を有する第２のＭＯＳのチャネルは、第２のＭＯＳが第１のＭＯＳのチャネル電荷のほぼ、または実質的に半分を吸収することができることを意味する。第１のＭＯＳがオフにされると、第１のＭＯＳはそのチャネル電荷の半分をそのソースに注入し、他方の半分をそのドレインに注入する。したがって、この実施形態は、第２のＭＯＳが第２のノードに注入されるチャネル電荷の全部を吸収することができるという効果を有することになる。
【0021】
有利な一実施形態によれば、前記第１のキャパシタの第１の静電容量と前記第２のキャパシタの第２の静電容量とは、同じオーダーであるかまたは実質的に等しい。第１の静電容量と第２の静電容量とが同じオーダーであることは、具体的には両者が１０倍を超えて相違しないことを意味する。好ましくは、第１の静電容量と第２の静電容量とは、５倍または２倍だけ異なる。より好ましくは、両者は値が１０％または５％未満だけ異なる。
【0022】
好ましい一実施形態では、前記第１のキャパシタおよび／または前記第２のキャパシタは、ある静電容量を有するか、あるいは、少なくとも１０ｆＦ、３２ｆＦ、１００ｆＦまたは３２０ｆＦの静電容量を有する。静電容量が高いほど、第１のノードと第２のノードの間のインピーダンスが、第１、第２または第３のノードにおける寄生インピーダンスを含む第１、第２または第３のノードと小信号接地との間のいずれのインピーダンスと比較しても、より無視できるほど小さくなるという利点を有する。ここで、および以下で言及しているいずれのインピーダンス値（いずれの寄生インピーダンスも含む）も、第１および第２のＭＯＳに提供される第１および第２のスイッチング信号など、回路内のＭＯＳのゲートに提供されるゲート信号の主周波数成分であるゲート信号周波数で決定されるインピーダンスを指すことが意図されている。
【0023】
さらなる好ましい一実施形態によれば、前記第１のキャパシタおよび／または前記第２のキャパシタは、ある静電容量を有するか、あるいは、第１のノードの第１の寄生容量、第２のノードの第２の寄生容量、および／または第３のノードの第３の寄生容量の、少なくとも５倍、１０倍、２０倍、または１００倍の静電容量を有する。第１のキャパシタと第２のキャパシタの両方が、３つの寄生容量のうちの最大値の少なくとも５倍、１０倍、２０倍または１００倍の静電容量を有すればさらによいであろう。各寄生容量は、それぞれのノードと小信号接地との間の容量として測られ得る。
【0024】
有利には、スイッチトキャパシタ回路は、第２のノードまたは第３のノードが仮想接地に維持されるように構成される。これは、具体的には、この第２のノードまたは第３のノードの電位が、事前定義された信号周波数範囲内に収まる信号周波数で安定または固定されることを意味する。この第２のノードまたは第３のノードは、信号周波数が前記事前定義された信号周波数範囲外にあるときに浮遊電位を有し得る。
【0025】
好ましい一実施形態によれば、スイッチトキャパシタ回路は、第１のノードに接続された入力バッファと第３のノードに接続された仮想接地バッファとを含み、それによって第２のノードがサンプルホールド回路の出力として構成された、サンプルホールド回路として構成される。この実施形態では、サンプルホールド回路への入力信号は、入力バッファの入力端子に提供され、一方、仮想接地バッファの入力端子には基準信号が提供される。したがって、仮想接地バッファにより、第３のノードは仮想接地電位に保持される。
【0026】
別の一実施形態によれば、スイッチトキャパシタ回路は、第３のノードに接続された入力バッファと、第１のノードと第２のノードの間に並列接続された増幅器と第３のキャパシタとを含み、第２のノードが増幅器の入力に接続され、第１のノードが容量帰還増幅器回路の出力として構成された、具体的にはデルタ変調器のための容量帰還増幅器回路として構成可能である。この場合も、入力バッファにはその入力端子に入力信号が提供される。この構成では、増幅器の入力端子に接続された第２のノードは、仮想接地電位で動作する。第３のキャパシタは、増幅器のフィードバックループとして機能する。第１のＭＯＳは容量帰還増幅器のリセットスイッチとして機能する。
【0027】
有利には、上記の両方の実施形態の場合、第１のキャパシタおよび／または第２のキャパシタは、ある静電容量を有するか、あるいは、値１／（２・π・ｆ・Ｒ）の少なくとも５倍、１０倍、２０倍または１００倍の静電容量を有する。ここで、ｆは第１および／または第２のＭＯＳのゲートに供給されるゲート信号のゲート信号主周波数成分であり、Ｒは第１のノードにおける小信号ノード抵抗、第３のノードにおける小信号ノード抵抗、またはこれら２つの小信号ノード抵抗のうちの小さい方である。ノード抵抗は、具体的にはそれぞれのノードと小信号接地の間で測定可能である。上述のように、小信号接地は回路接地ＧＮＤと回路電源電圧ノードＶＤＤとを含むが、これはこれらが関心のある周波数範囲で安定しているノードであるためである。
【0028】
スイッチトキャパシタ回路が上述のようなサンプルホールド回路として構成される場合、Ｒは前記入力バッファの小信号出力抵抗、前記仮想接地バッファの小信号出力抵抗、またはこれら２つの小信号出力抵抗値のうちの小さい方とすることができる。一方、スイッチトキャパシタ回路が上述のような容量帰還増幅器回路として構成される場合、Ｒは前記入力バッファの小信号出力抵抗、前記増幅器の小信号出力抵抗、またはこれら２つの小信号出力抵抗値のうちの小さい方とすることができる。
【0029】
好ましくは、第１のＭＯＳと第２のＭＯＳとは同じ型であり、すなわちどちらもＮＭＯＳまたはＰＭＯＳとして構成される。
【0030】
本発明の実施形態のいくつかの例について、以下の説明で添付の概略図を参照しながらより詳細に説明する。
【図面の簡単な説明】
【0031】
【図1A】従来技術による、チャージインジェクションとクロックフィードスルーとを最小限にするための第１のＭＯＳＦＥＴを示す図である。
【図1B】従来技術による、チャージインジェクションとクロックフィードスルーとを最小限にするための第２のＭＯＳＦＥＴ回路を示す図である。
【図2】従来技術による、チャージインジェクションとクロックフィードスルーとを最小限にするための第３のＭＯＳＦＥＴ回路を示す図である。
【図3】従来技術による、チャージインジェクションとクロックフィードスルーとを最小限にするための第４のＭＯＳＦＥＴ回路を示す図である。
【図4】従来技術による、チャージインジェクションとクロックフィードスルーとを最小限にするための第５のＭＯＳＦＥＴ回路を示す図である。
【図5】好ましい一実施形態による、ＭＯＳＦＥＴベースのスイッチを示す図である。
【図8】第１および第２のＭＯＳに提供されるゲート信号と、それらの対応する立ち上がり時間および立ち下がり時間とを示す図である。
【発明を実施するための形態】
【0032】
図５に、好ましい一実施形態による、金属酸化膜半導体電界効果トランジスタベースのスイッチを示す。このスイッチは、第１の金属酸化膜半導体電界効果トランジスタ１（以下では単にＭＯＳと略す）と、第２のＭＯＳ２と、第１のキャパシタＣ１と、第２のキャパシタＣ２とを含む。スイッチＭＯＳとして機能する第１のＭＯＳ１は、第１のノードＴ１を第２のノードＴ２に接続する。第１のＭＯＳ１のソースまたはドレインのどちらかは、第１のノードＴ１に接続可能であり、その結果他方の端子が第２のノードＴ２に接続される。ダミーＭＯＳとして機能する第２のＭＯＳ２は、ドレインに接続されたソースを有し、両方が第２のノードＴ２にのみ接続されている。第１のＭＯＳ１と第２のＭＯＳ２は同じ型であるが、反転信号Ｓ１およびＳ２によって制御される。第１のＭＯＳ１と第２のＭＯＳ２はＮ型またはＰ型のどちらかとすることができるが、以下では一例としてＮ型のみを示す。第２のＭＯＳ２は、チャネル面積が第１のＭＯＳ１のサイズの半分である。具体的には、第２のＭＯＳ２は、第１のＭＯＳ１と同じチャネル長を有するが、チャネル幅は第１のＭＯＳ１の半分である。第１のノードＴ１は第１のキャパシタＣ１を介して第３のノードＴ３に接続され、一方、第２のノードＴ２は第２のキャパシタＣ２を介して第３のノードＴ３に接続されている。
【0033】
【0034】
図６は、サンプルホールド回路として構成されたスイッチトキャパシタ回路を示す。これは、入力信号が入力バッファＢｉを通して第１のノードＴ１に供給され、出力信号が第２のキャパシタＣ２でアナログ信号をサンプルホールドする第２のノードＴ２において供給される、汎用サンプルホールド回路とみなすことができる。第３のノードＴ３は定常基準信号に接続された仮想接地バッファＢｖｇによって駆動される仮想接地端子である。入力バッファＢｉと仮想接地バッファＢｖｇは両方ともアナログバッファである。
【0035】
入力バッファＢｉは以下のような小信号出力抵抗Ｒ１を有する：
ここで、ＶＡＰおよびＶＡＮは、第１のノードＴ１を駆動する入力バッファＢｉ内のＮＭＯＳおよびＰＭＯＳのアーリー電圧値であり、ＩＤＳ１は、第１のノードＴ１を駆動する入力バッファＢｉ内のＮＭＯＳおよびＰＭＯＳのドレイン－ソース電流である。｜｜は並列接続された２つの抵抗またはインピーダンスの全抵抗値または全インピーダンス値を計算するための演算子である。
【数1】
【0036】
同様に、仮想接地バッファＢｖｇは、以下のような小信号出力抵抗Ｒ２を有する：
ここで、ＶＡＰおよびＶＡＮは、第３のノードＴ３を駆動する仮想接地バッファＢｖｇ内のＮＭＯＳおよびＰＭＯＳのアーリー電圧値であり、ＩＤＳ２は、第３のノードＴ３を駆動する仮想接地バッファＢｖｇ内のＮＭＯＳおよびＰＭＯＳのドレイン－ソース電流である。
【数2】
【0037】
第１のＭＯＳ１および第２のＭＯＳ２のゲートに接続される第１および第２のスイッチング信号Ｓ１およびＳ２の主周波数成分はｆである。したがって、第１のＭＯＳ１によって注入される電荷の主周波数成分もｆである。注入電荷に対し
、第１のキャパシタＣ１の小信号インピーダンスはＺ１であり、第２のキャパシタＣ２の小信号インピーダンスはＺ２であり（ここで、ｉは１または２を表し、Ｃｉは第１または第２のキャパシタＣ１、Ｃ２の対応する静電容量を表す）、以下のようになる：
、第１のキャパシタＣ１の小信号インピーダンスはＺ１であり、第２のキャパシタＣ２の小信号インピーダンスはＺ２であり（ここで、ｉは１または２を表し、Ｃｉは第１または第２のキャパシタＣ１、Ｃ２の対応する静電容量を表す）、以下のようになる：
【数3】
【0038】
注入電荷に対する小信号等価回路を図７に示す。寄生インピーダンスＺＰ１、ＺＰ２またはＺＰ３（破線で描かれている）は、それぞれ、第１、第２または第３のノードＴ１、Ｔ２またはＴ３と小信号接地との間の対応する寄生インピーダンスである。これらは、３つのノードＴ１、Ｔ２、Ｔ３のそれぞれと小信号接地との間の等価な全寄生容量ＣＰ１、ＣＰ２、ＣＰ３によって生じる（ここで、ｉは１、２または３を表す）：
【数4】
【0039】
第１および第２のキャパシタＣ１およびＣ２の静電容量の望ましい値は、２つの条件によって決まり得る。第１の条件は、Ｚ１およびＺ２の値が値ＺＰ１、ＺＰ２およびＺＰ３のそれぞれの値の１／１０（１０分の１）未満である必要があることである。したがって、本明細書でＣ１およびＣ２によっても表す静電容量のそれぞれは、以下の制約を満たす必要があり、ここでｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）は、３つの静電容量値ＣＰ１、ＣＰ２およびＣＰ３のうちの最大の値を表す（ここでｉは１または２を表す）：
Ｃｉ＞１０・ｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）
Ｃｉ＞１０・ｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）
【0040】
実際には、寄生静電容量値ＣＰ１、ＣＰ２、ＣＰ３は、それら自体が静電容量値Ｃ１およびＣ２による影響を受ける。２つのキャパシタＣ１およびＣ２は、典型的には、金属－絶縁体－金属（ＭＩＭ）キャパシタまたは金属－酸化膜－金属（ＭＯＭ）キャパシタとして形成される。一般に、Ｃ１およびＣ２の値が１０ｆＦ未満の場合、ＣＰ１、ＣＰ２、ＣＰ３の最小静電容量値は、ほぼ１ｆＦの範囲である。したがって、値Ｃ１およびＣ２は通常、少なくとも１０ｆＦでなければならない。ＣＰ１、ＣＰ２、ＣＰ３の値は、Ｃ１およびＣ２の値とともに上昇する。適正なレイアウト設計により、ＣＰ１、ＣＰ２、ＣＰ３の値はＣ１およびＣ２の値の１／１０未満に維持することができる。したがって、インピーダンスＺ１およびＺ２は、キャパシタＣ１およびＣ２の適切なレイアウト設計によって寄生インピーダンスＺＰ１、ＺＰ２、ＺＰ３の１／１０未満に維持される。
【0041】
また、第２の条件は、値Ｚ１およびＺ２もＲ１およびＲ２の１／１０未満である必要があることである。低電力サンプルホールド回路の場合、ＩＤＳ１およびＩＤＳ２は、通常、１ｎＡと１ｍＡの間の範囲である。ＶＡＰおよびＶＡNが両方とも１０Ｖであると仮定すると、Ｒ１およびＲ２は、通常、５ｋオームと５×１０９オームの間の範囲である。ＩＤＳ１およびＩＤＳ２が約１ｍＡである場合、Ｒ１およびＲ２は約５ｋオームである。したがって、それぞれのＣ１およびＣ２制約は以下の式によって決定することができ、式において、ｍｉｎ（Ｒ１，Ｒ２）はＲ１とＲ２のうちの小さい方を表し、ｆは通常は１０ＧＨｚであり、これはスイッチング信号Ｓ１およびＳ２が約１００ｐｓの立ち上がり時間および立ち下がり時間を有することを意味する（ここでｉは１または２を表す）：
【数5】
【0042】
したがって、ＩＤＳ１とＩＤＳ２が両方とも約１ｍＡである場合、Ｃ１およびＣ２は少なくとも３２ｆＦとなる。ＩＤＳ１およびＩＤＳ２が約１ｎＡである場合、Ｒ１およびＲ２は約５×１０９オームである。この場合、第２の条件はＣ１およびＣ２が３．２×１０－２０Ｆより大きいことを必要とするだけである。
【0043】
総合的に見れば、上記２つの条件は、１ｎＡと１ｍＡの間の範囲のＩＤＳ１およびＩＤＳ２を有する低電力サンプルホールド回路の場合、Ｃ１およびＣ２が少なくとも３２ｆＦであることを要求する。しかし、より優れたチャージインジェクション打ち消し性能を持たせるためには、上記２つの条件を満たすだけでなく、超えることが望ましい（これについては以下でより詳細に説明する）。たとえば、より優れたチャージインジェクション打ち消しは、Ｃ１およびＣ２を少なくとも３２０ｆＦになるように選定し、ＣＰ１、ＣＰ２、ＣＰ３を３．２ｆＦ未満に維持することによって、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の１／１００未満となる場合に実現可能である。
【0044】
非限定的な一例として、ＶＡＰおよびＶＡＮが両方とも１０Ｖであり、ｆが１０ＧＨｚであると仮定すると、以下の値を選定することができる：Ｒ１が５Ｍオームとなり、Ｒ２が５００ｋオームとなり、Ｒ１がＲ２を超えるように、ＩＤＳ１は１μＡであり、ＩＤＳ２は１０μＡであり、Ｚ１とＺ２が両方とも約１６０オームとなり、Ｒ１およびＲ２の１／１０００未満となるように、Ｃ１とＣ２は両方とも１００ｆＦである。さらに、Ｚ１およびＺ２がＺＰ１、ＺＰ２およびＺＰ３のそれぞれの２０分の１となるように、ＣＰ１、ＣＰ２およびＣＰ３は、レイアウト設計によって５ｆＦ未満に維持される。
【0045】
サンプルフェーズ中、第１のＭＯＳ１はオンであり、第２のＭＯＳ２はオフである。第１のＭＯＳ１と第２のＭＯＳ２が両方ともＮ型の場合、第１のＭＯＳ１のゲートは高電圧（Ｓ１＝ＶＤＤ）にあり、第２のＭＯＳ２のゲートは低電圧（Ｓ２＝ＧＮＤ）にある。第１のＭＯＳ１と第２のＭＯＳ２が両方ともＰ型の場合、第１のＭＯＳ１のゲートは低電圧（Ｓ１＝ＧＮＤ）にあり、第２のＭＯＳ２のゲートは高電圧（Ｓ２＝ＶＤＤ）にある。したがって、サンプリングフェーズでは、出力端子として機能する第２のノードＴ２は、入力端子として機能する第１のノードＴ１に接続され、入力バッファ（Ｂｉ）の帯域幅内の任意の入力信号に従う。
【0046】
サンプルフェーズを終了し、ホールドフェーズに入るために、第１のＭＯＳ１がオフにされ、次に第２のＭＯＳ２がオンにされる。第１のＭＯＳ１と第２のＭＯＳ２の両方がＮ型の場合、第１のＭＯＳ１のゲートが高電圧（Ｓ１＝ＶＤＤ）から低電圧（Ｓ１＝ＧＮＤ）に遷移し、次に第２のＭＯＳ２のゲートが低電圧（Ｓ２＝ＧＮＤ）から高電圧（Ｓ２＝ＶＤＤ）に遷移する。第１のＭＯＳ１と第２のＭＯＳ２の両方がＰ型の場合、第１のＭＯＳ１のゲートが低電圧（Ｓ１＝ＧＮＤ）から高電圧（Ｓ１＝ＶＤＤ）に遷移し、次に第２のＭＯＳ２のゲートが高電圧（Ｓ２＝ＶＤＤ）から低電圧（Ｓ２＝ＧＮＤ）に遷移する。
【0047】
第１のＭＯＳ１がオン状態からオフ状態に遷移すると、その残留チャネル電荷が第１のノードＴ１と第２のノードＴ２の両方に注入される。この注入電荷に対し、第１のノードＴ１と小信号接地との間の全インピーダンスはＺＴ１であり、第２のノードＴ２と小信号接地との間の全インピーダンスはＺＴ２である。Ｚ１とＺ２は両方ともＲ１、Ｒ２と、ＺＰ１、ＺＰ２およびＺＰ３のそれぞれよりもはるかに小さいため、以下の関係：ＺＴ１≒ＺＴ２≒Ｒ１｜｜Ｒ２｜｜ＺＰ１｜｜ＺＰ２｜｜ＺＰ３が成り立つ。
【0048】
この近似的等しさの許容範囲は、設計が、Ｃ１およびＣ２に対する制約を決定する前述の２つの条件を超えるマージンに依存する。たとえば、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の約１／１０である場合、ＺＴ１はＺＴ２と１０％だけ異なってもよく、一方、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の約１／１００である場合、ＺＴ１はＺＴ２と１％のみだけ異なってもよい。
【0049】
ＺＴ１とＺＴ２が第１のＭＯＳ１の残留チャネル電荷によって見られたときにほぼ等しい場合、第１のＭＯＳ１の残留チャネル電荷のほぼ半分が第１のノードＴ１と第２のノードＴ２のそれぞれに注入される。
【0050】
第１のＭＯＳ１がオフにされた直後、図８に示すように、第２のＭＯＳ２はオフ状態からオン状態に遷移し始め、図８は、第１のＭＯＳ１のゲートを駆動する第１のゲート信号Ｓ１を実線で示し、第２のＭＯＳ２のゲートを駆動する第２のゲート信号Ｓ２を破線で示している。上述のように、第１のＭＯＳ１の残留チャネル電荷のほぼ半分が第２のノードＴ２に注入される。第２のＭＯＳ２は第１のＭＯＳ１のチャネル面積の半分のチャネル面積を有するため、第２のＭＯＳ２のオフ状態からオン状態への遷移時に、第２のＭＯＳ２のチャネルは第１のＭＯＳ１の残留チャネル電荷の半分を吸収する。したがって、第２のＭＯＳ２がオンにされた後、第１のＭＯＳ１によって第２のノードＴ２に注入された電荷は、第２のＭＯＳ２によってほぼ完全に吸収され、回路の出力端子において実質的なチャージインジェクション打ち消しを実現する。設計がＣ１およびＣ２の値を決定する前述の２つの条件を超えるマージンが大きいほど、チャージインジェクション打ち消しの効果が大きい。
【0051】
また、第２のＭＯＳ２のチャネル幅が第１のＭＯＳ１のチャネル幅の半分であるため、ゲート－ソース静電容量とゲート－ドレイン静電容量との和である第２のＭＯＳ２のゲートと第２のノードＴ２との間の全静電容量は、第１のＭＯＳ１ゲートと第２のノードＴ２との間のゲート－ソース間（または第１のＭＯＳ１のソースとドレインのいずれが第２のノードＴ２に接続されているかによって、ゲート－ドレイン間）静電容量とほぼ等しい。したがって、第１のＭＯＳ１ゲート信号Ｓ１と第２のＭＯＳ２ゲート信号Ｓ２からのクロックフィードスルー効果も、第２のノードＴ２において実質的に相殺する。
【0052】
入力端子としての第１のノードＴ１が駆動され、したがって最終的にチャージインジェクションとクロックフィードスルー効果に打ち勝つことができるため、第１のノードＴ１に対するチャージインジェクション効果とクロックフィードスルー効果は問題ではない。ホールドフェーズ中は、第１のＭＯＳ１はオフであり、第２のＭＯＳ２はオンである。第２のノードＴ２における出力端子は、その電圧信号を保持する。Ｒ１はＲ２より大きく設計され、これはＩＤＳ２がＩＤＳ１よりも大きいことを意味し、したがって仮想接地バッファＶｂｇは入力バッファＢｉよりも強い駆動強度と高い帯域幅とを有する。したがって、第２のノードＴ２は、第１のノードＴ１から実質的に分離される。
【0053】
第１のノードＴ１と第２のノードＴ２の両方がサンプルフェーズで駆動され、したがってチャージインジェクション効果およびクロックフィードスルー効果に最終的に打ち勝つことができるため、ホールドフェーズからサンプルフェーズへの遷移時、第１のノードＴ１と第２のノードＴ２の両方に対するチャージインジェクション効果とクロックフィードスルーの効果は問題にならない。
【0054】
デルタ変調器アナログ－デジタル変換器では単一入力容量帰還増幅器回路が使用される。「Ｐｈｏｔｏａｒｒａｙ ｆｏｒ ｄｅｔｅｃｔｉｎｇ ｔｉｍｅ－ｄｅｐｅｎｄｅｎｔ ｉｍａｇｅ ｄａｔａ」という名称の米国特許第７７２８２６９Ｂ２号では、各光検出画素においてデルタ変調を使用して光強度依存アナログ信号を符号化するために、容量帰還増幅器回路が使用されていた。この容量帰還増幅器は、前のリセットからのアナログ信号の差を増幅する。リセットスイッチが容量帰還増幅器回路をリセットし、新たな基準レベルを現在のアナログ信号値に設定する。しかし、実際には、単一のＭＯＳからなるこのリセットスイッチは、リセット期間の終わりにオフに切り替わるたびにチャージインジェクションとクロックフィードスルーとを生じさせる。注入された電荷とクロックフィードスルーは、容量帰還増幅器出力をそのリセットレベルから逸脱するように駆動し、それによってその後の量子化段階で有意な誤りを生じさせる。
【0055】
図９に、容量帰還増幅器回路として構成されたスイッチトキャパシタ回路を示す。この構成では、第１のノードＴ１が、容量帰還増幅器の出力に接続された出力端子として機能する。第３のノードＴ３が、入力信号に接続されるアナログバッファである入力バッファＢｉによって駆動される入力端子として機能する。第２のノードＴ２が、増幅器Ａの入力に接続された仮想接地端子として機能する。
【0056】
入力バッファＢｉは、以下のような小信号出力抵抗Ｒ１を有する：
ここでＶＡＰとＶＡＮは、第３のノードＴ３を駆動する入力バッファＢｉ内のＮＭＯＳとＰＭＯＳのアーリー電圧値であり、ＩＤＳ１は、第３のノードＴ３を駆動する入力バッファＢｉ内のＮＭＯＳとＰＭＯＳのドレイン－ソース電流である。通例通り、｜｜は並列接続された２つの抵抗またはインピーダンスの全抵抗値または全インピーダンス値を計算するための演算子である。
【数6】
【0057】
増幅器Ａは、以下のような小信号出力抵抗Ｒ２を有する：
ここで、ＶＡＰとＶＡＮは、第１のノードＴ１を駆動する増幅器Ａ内のＮＭＯＳとＰＭＯＳのアーリー電圧値であり、ＩＤＳ２は第１のノードＴ１を駆動する増幅器Ａ内のＮＭＯＳとＰＭＯＳのドレイン－ソース電流である。
【数7】
【0058】
第１のＭＯＳ１および第２のＭＯＳ２のゲートに接続されるスイッチング信号Ｓ１およびＳ２の主周波数成分はｆであり、したがって注入電荷の主周波数成分もｆである。注入電荷に対し、第１のキャパシタＣ１の小信号インピーダンスはＺ１であり、第２のキャパシタＣ２の小信号インピーダンスはＺ２であり、第３のキャパシタＣ３の小信号インピーダンスはＺ３である（ここで、ｉは１、２または３を表し、Ｃｉは第１、第２または第３のキャパシタＣ１、Ｃ２またはＣ３の対応する静電容量を表す）：
【数8】
【0059】
注入電荷に対する小信号等価回路を図１０に示す。寄生インピーダンスＺＰ１、ＺＰ２またはＺＰ３（破線で描かれている）は、それぞれ第１、第２または第３のノードＴ１、Ｔ２またはＴ３と小信号接地との間の対応する寄生インピーダンスである。これらは、３つのノードＴ１、Ｔ２、Ｔ３のそれぞれと小信号接地との間の等価な全寄生容量によって生じる（ここで、ｉは１、２または３を表す）：
【数9】
【0060】
第１および第２のキャパシタＣ１およびＣ２の静電容量の望ましい値は、２つの条件によって決まり得る。第１の条件は、Ｚ１およびＺ２の値が値ＺＰ１、ＺＰ２およびＺＰ３のそれぞれの値の１／１０未満である必要があることである。したがって、本明細書でＣ１およびＣ２によっても表す静電容量のそれぞれは、以下の制約を満たす必要があり、ここでｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）は３つの静電容量値ＣＰ１、ＣＰ２およびＣＰ３のうちの最大値を表す（ここで、ｉは１または２を表す）：
Ｃｉ＞１０・ｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）
Ｃｉ＞１０・ｍａｘ（ＣＰ１，ＣＰ２，ＣＰ３）
【0061】
実際には、ＣＰ１、ＣＰ２、ＣＰ３の寄生静電容量値自体が静電容量値Ｃ１およびＣ２によって影響される。２つのキャパシタＣ１およびＣ２は、典型的には金属－絶縁体－金属（ＭＩＭ）キャパシタまたは金属－酸化膜－金属（ＭＯＭ）キャパシタとして形成される。一般に、Ｃ１およびＣ２の値が１０ｆＦ未満である場合、ＣＰ１、ＣＰ２、ＣＰ３の最小静電容量値はほぼ１ｆＦの範囲内である。したがって、値Ｃ１およびＣ２は通常、少なくとも１０ｆＦでなければならない。ＣＰ１、ＣＰ２、ＣＰ３の値は、Ｃ１およびＣ２の値とともに上昇する。適正なレイアウト設計により、ＣＰ１、ＣＰ２、ＣＰ３の値をＣ１およびＣ２の値の１／１０未満に維持することができる。したがって、インピーダンスＺ１およびＺ２は、キャパシタＣ１およびＣ２の適正なレイアウト設計によって寄生インピーダンスＺＰ１、ＺＰ２、ＺＰ３の１／１０未満に維持される。
【0062】
また、第２の条件は、値Ｚ１およびＺ２もＲ１およびＲ２の１／１０未満である必要があるということである。米国特許第７７２８２６９Ｂ２のような２Ｄ配列として特に実現された低電力単一入力容量帰還増幅器回路の場合、ＩＤＳ１およびＩＤＳ２は通常、１ｐＡと１μＡの間の範囲であり、ＶＡＰとＶＡＮの両方が１０Ｖであると仮定すると、Ｒ１およびＲ２は通常、５Ｍオームと５×１０１２オームの間の範囲である。ＩＤＳ１およびＩＤＳ２が約１μＡの場合、Ｒ１およびＲ２は約５Ｍオームである。したがって、それぞれのＣ１およびＣ２制約は以下の式によって決定可能であり、式においてｍｉｎ（Ｒ１，Ｒ２）はＲ１とＲ２のうちの小さい方を表し、ｆは通常１０ＧＨｚであり、これはスイッチング信号Ｓ１およびＳ２が約１００ｐｓの立ち上がり時間と立ち下がり時間を有することを意味する（ここで、ｉは１または２を表す）：
【数10】
【0063】
したがって、ＩＤＳ１とＩＤＳ２が両方とも約１μＡである場合、Ｃ１とＣ２は少なくとも３．２×１０－１７Ｆでなければならない。ＩＤＳ１と１ＤＳ２が約１ｐＡである場合、Ｒ１とＲ２は約５×１０１２オームである。この場合、第２の条件はＣ１とＣ２が３．２×１０－２３Ｆより大きいことを必要とするだけである。
【0064】
総合的に見れば、上記２つの条件は、１ｐＡと１μＡの間の範囲のＩＤＳ１およびＩＤＳ２を有する低電力単一入力容量帰還増幅器回路の場合、Ｃ１およびＣ２が少なくとも１０ｆＦであることを要求する。しかし、より優れたチャージインジェクション打ち消し性能を持たせるためには、上記２つの条件を満たすだけでなく、超えることが望ましい（これについては以下でより詳細に説明する）。たとえば、より優れたチャージインジェクション打ち消しは、Ｃ１およびＣ２を少なくとも１００ｆＦになるように選定し、ＣＰ１、ＣＰ２、ＣＰ３を１ｆＦ未満に維持することによって、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の１／１００未満となる場合に実現可能である。
【0065】
非限定的な一例として、ＶＡＰおよびＶＡＮが両方とも１０Ｖであり、ｆが１０ＧＨｚであると仮定すると、以下の値を選定することができる。：Ｒ１が５Ｇオームとなり、Ｒ２が５００Ｍオームとなり、Ｒ１がＲ２より大きくなるように、ＩＤＳ１は１ｎＡであり、ＩＤＳ２は１０ｎＡであり；Ｚ１とＺ２が両方とも約１６０オームとなり、Ｒ１およびＲ２の１／１００００００未満となるように、Ｃ１とＣ２は両方とも１００ｆＦである。さらに、Ｚ１およびＺ２がＺＰ１、ＺＰ２およびＺＰ３の２０分の１となるように、ＣＰ１、ＣＰ２およびＣＰ３は、レイアウト設計によって５ｆＦ未満に維持される。Ｃ３は５ｆＦであり、したがってＣ２とＣ３の比率は２０であり、容量帰還増幅器のために利得２０を設定する。
【0066】
リセットフェーズ中、第１のＭＯＳ１はオンであり、第２のＭＯＳ２はオフである。第１のＭＯＳ１と第２のＭＯＳ２が両方ともＮ型の場合、第１のＭＯＳ１のゲートは高電圧（Ｓ１＝ＶＤＤ）にあり、第２のＭＯＳ２のゲートは低電圧（Ｓ２＝ＧＮＤ）にある。第１のＭＯＳ１と第２のＭＯＳ２が両方ともＰ型の場合、第１のＭＯＳ１のゲートは低電圧（Ｓ１＝ＧＮＤ）にあり、第２のＭＯＳ２のゲートは高電圧（Ｓ２＝ＶＤＤ）にある。したがって、リセットフェーズでは、第１のノードＴ１の電位は第２のノードＴ２の電位と等しくなるように駆動される。Ｒ１はＲ２より大きく設計され、これはＩＤＳ２がＩＤＳ１より大きいことを意味し、したがって仮想接地バッファＢｖｇは入力バッファＢｉよりも強い駆動強度と高い帯域幅とを有する。したがって、第１のノードＴ１と第２のノードＴ２は、入力信号による影響を受けずにそれらのリセットレベルを維持する。
【0067】
リセットフェーズを終了するために、第１のＭＯＳ１がオフにされ、次いで、第２のＭＯＳ２がオンにされる。第１のＭＯＳ１と第２のＭＯＳ２の両方がＮ型の場合、第１のＭＯＳ１のゲートが高電圧（Ｓ１＝ＶＤＤ）から低電圧（Ｓ１＝ＧＮＤ）に遷移し、次に第２のＭＯＳ２のゲートが低電圧（Ｓ２＝ＧＮＤ）から高電圧（Ｓ２＝ＶＤＤ）に遷移する。第１のＭＯＳ１と第２のＭＯＳ２の両方がＰ型の場合、第１のＭＯＳ１のゲートが低電圧（Ｓ１＝ＧＮＤ）から高電圧（Ｓ１＝ＶＤＤ）に遷移し、次に第２のＭＯＳ２のゲートが高電圧（Ｓ２＝ＶＤＤ）から低電圧（Ｓ２＝ＧＮＤ）に遷移する。
【0068】
第１のＭＯＳ１がオン状態からオフ状態に遷移すると、その残留チャネル電荷が第１のノードＴ１と第２のノードＴ２の両方に注入される。この注入電荷の場合、第１のノードＴ１と小信号接地との間の全インピーダンスはＺＴ１であり、第２のノードＴ２と小信号接地との間の全インピーダンスはＺＴ２である。Ｚ１とＺ２は両方ともＲ１、Ｒ２と、ＺＰ１、ＺＰ２およびＺＰ３のそれぞれよりもはるかに小さいため、以下の関係：ＺＴ１≒ＺＴ２≒Ｒ１｜｜Ｒ２｜｜ＺＰ１｜｜ＺＰ２｜｜ＺＰ３が成り立つ。
【0069】
この近似的等しさの許容範囲は、設計が、Ｃ１およびＣ２に対する制約を決定する前述の２つの条件を超えるマージンに依存する。たとえば、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の約１／１０である場合、ＺＴ１はＺＴ２と１０％だけ異なってもよく；一方、Ｚ１およびＺ２がＺＰ１、ＺＰ２、ＺＰ３とＲ１およびＲ２の約１／１００である場合、ＺＴ１はＺＴ２と１％のみだけ異なってもよい。
【0070】
ＺＴ１とＺＴ２が第１のＭＯＳ１の残留チャネル電荷によって見られたときにほぼ等しい場合、第１のＭＯＳ１の残留チャネル電荷のほぼ半分が第１のノードＴ１と第２のノードＴ２のそれぞれに注入される。
【0071】
図８に示したのと同様に、第１のＭＯＳ１がオフにされた直後に、第２のＭＯ２がオフ状態からオン状態に遷移する。前述のように、第１のＭＯＳ１の残留チャネル電荷のほぼ半分が第２のノードＴ２に注入される。第２のＭＯＳ２は第１のＭＯＳ１のチャネル面積の半分のチャネル面積を有するため、第２のＭＯＳ２のオフ状態からオン状態への遷移中に、第２のＭＯＳ２のチャネルは第１のＭＯＳ１の残留チャネル電荷の半分を吸収する。したがって、第２のＭＯＳ２がオンにされた後、第１のＭＯＳ１によって第２のノードＴ２に注入された電荷は第２のＭＯＳ２によってほぼ完全に吸収され、第２のノードＴ２において実質的なチャージインジェクション打ち消しを実現する。設計がＣ１およびＣ２の値を決定する前述の２つの条件を超えるマージンが大きいほど、チャージインジェクション打ち消しの効果が大きい。
【0072】
また、第２のＭＯＳ２のチャネル幅が第１のＭＯＳ１のチャネル幅の半分であるため、ゲート－ソース静電容量とゲート－ドレイン静電容量との和である第２のＭＯＳ２のゲートと第２のノードＴ２との間の全静電容量は、第１のＭＯＳ１ゲートと第２のノードＴ２との間のゲート－ソース間（または第１のＭＯＳ１のソースとドレインのいずれが第２のノードＴ２に接続されているかによって、ゲート－ドレイン間）静電容量とほぼ等しい。したがって、第１のＭＯＳ１ゲート信号Ｓ１と第２のＭＯＳ２ゲート信号Ｓ２からのクロックフィードスルー効果も、第２のノードＴ２において実質的に相殺する。
【0073】
増幅器Ａの出力としての第１のノードＴ１は駆動され、したがって最終的にチャージインジェクションとクロックフィードスルー効果に打ち勝つことができるため、第１のノードＴ１に対するチャージインジェクション効果とクロックフィードスルー効果は問題ではない。
【0074】
増幅フェーズ中は、第１のＭＯＳ１はオフであり、第２のＭＯＳ２はオンである。第２のノードＴ２はその信号を保持する。出力端子Ｔ２は、Ｃ２とＣ３との比率によって決まる利得により、容量帰還増幅器の帯域幅内で入力信号の変化を増幅する出力信号を生成する。
【0075】
増幅フェーズからリセットフェーズへの遷移時、第２のノードＴ２と第１のノードＴ１は両方ともリセットフェーズで駆動され、したがって最終的にチャージインジェクション効果とクロックフィードスルー効果に打ち勝つため、第２のノードＴ２と第１のノードＴ１に対するチャージインジェクション効果とクロックフィードスルー効果は問題にならない。
参照番号：
１ 第１の金属酸化膜半導体電界効果トランジスタ（第１のＭＯＳ）
２ 第２の金属酸化膜半導体電界効果トランジスタ（第２のＭＯＳ）
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｓ１ 第１のゲート信号
Ｓ２ 第２のゲート信号
Ｔ１ 第１のノード
Ｔ２ 第２のノード
Ｔ３ 第３のノード
Ｂｉ 入力バッファ
Ｂｖｇ 仮想接地バッファ
Ａ 増幅器
ＣＰ１、ＣＰ２、ＣＰ３ 寄生容量
ＺＰ１、ＺＰ２、ＺＰ３ 寄生インピーダンス
参照番号：
１ 第１の金属酸化膜半導体電界効果トランジスタ（第１のＭＯＳ）
２ 第２の金属酸化膜半導体電界効果トランジスタ（第２のＭＯＳ）
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｓ１ 第１のゲート信号
Ｓ２ 第２のゲート信号
Ｔ１ 第１のノード
Ｔ２ 第２のノード
Ｔ３ 第３のノード
Ｂｉ 入力バッファ
Ｂｖｇ 仮想接地バッファ
Ａ 増幅器
ＣＰ１、ＣＰ２、ＣＰ３ 寄生容量
ＺＰ１、ＺＰ２、ＺＰ３ 寄生インピーダンス
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】