特表2022-552915ＣＭＯＳ回路を使用して正確かつＰＶＴ安定な時間遅延または周波数を生成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-20
(54)【発明の名称】ＣＭＯＳ回路を使用して正確かつＰＶＴ安定な時間遅延または周波数を生成する方法
(51)【国際特許分類】
H03K 5/134 20140101AFI20221213BHJP
H03K 3/03 20060101ALI20221213BHJP
H03K 3/354 20060101ALI20221213BHJP
【ＦＩ】
H03K5/134
H03K3/03
H03K3/354 B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022536832
(86)(22)【出願日】2020-10-28
(85)【翻訳文提出日】2022-06-15
(86)【国際出願番号】 US2020057693
(87)【国際公開番号】W WO2021126373
(87)【国際公開日】2021-06-24
(31)【優先権主張番号】16/722,572
(32)【優先日】2019-12-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ジェンジェン・ウ
(72)【発明者】
【氏名】シュー・ジャン
(72)【発明者】
【氏名】シュハオ・フアン
【テーマコード（参考）】
5J001
5J300
【Ｆターム（参考）】
5J001AA05
5J001BB00
5J001BB20
5J001CC03
5J001DD01
5J300AA01
5J300AA02
5J300AA14
5J300AA26
5J300LL01
(57)【要約】
CMOS回路を使用して正確かつPVT安定な時間遅延または周波数を生成する方法について説明する。いくつかの実装形態では、方法は、演算増幅器の正入力端子において抵抗モジュールを使用して基準電圧を供給するステップと、一対のp型金属酸化膜半導体(pMOS)トランジスタのゲートおよび補償キャパシタを演算増幅器の出力端子に結合して、第1のバイアス信号を生成するステップと、一対のn型金属酸化膜半導体(nMOS)トランジスタを演算増幅器の負端子に結合して、負端子において第2のバイアス信号を生成するステップとを含み、一対のnMOSトランジスタは、CMOS遅延回路内の一対のnMOSトランジスタと実質的に同じである。
【特許請求の範囲】
【請求項1】
一対の差動入力信号を受信して、時間における遅延の後に一対の差動出力信号を生成するように構成された少なくとも1つの相補型金属酸化膜半導体(CMOS)遅延回路と、前記少なくとも1つのCMOS遅延回路に第1のバイアス信号および第2のバイアス信号を供給するように構成されたバイアス発生器とを含み、前記バイアス発生器は、
出力、正入力端子および負入力端子を有する演算増幅器と、
前記正入力端子と接地との間に結合された抵抗モジュールと、
前記負入力端子と前記接地との間に結合された、一対のn型金属酸化膜半導体(nMOS)トランジスタとを含み、前記演算増幅器の前記出力は、前記第1のバイアス信号を供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、装置。
【請求項2】
前記少なくとも1つのCMOS遅延回路は、第1の入力トランジスタと第1の一対のnMOSトランジスタとを有する第1の分岐を含み、前記第1の一対のnMOSトランジスタは、前記第1の入力トランジスタのドレインと前記接地との間に互いに並列に結合される、請求項1に記載の装置。
【請求項3】
前記少なくとも1つのCMOS遅延回路は、第2の入力トランジスタと第2の一対のnMOSトランジスタとを有する第2の分岐をさらに含み、前記第2の一対のnMOSトランジスタは、前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合され、前記バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタ、および前記第2の一対のnMOSトランジスタは、実質的に同じである、請求項2に記載の装置。
【請求項4】
前記少なくとも1つのCMOS遅延回路は、ゲート、ソースおよびドレインを有するバイアストランジスタをさらに含み、前記ゲートは、前記バイアス発生器から前記第1のバイアス信号を受信するように構成され、前記ソースは、電圧源を受けるように構成される、請求項3に記載の装置。
【請求項5】
前記バイアストランジスタは、p型金属酸化膜半導体(pMOS)トランジスタである、請求項4に記載の装置。
【請求項6】
前記少なくとも1つのCMOS遅延回路は、さらに、ソース、ドレインおよびゲートを有する第1の起動スイッチであって、前記第1の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合され、前記第1の起動スイッチの前記ドレインは、前記第1の入力トランジスタのソースに結合される、第1の起動スイッチと、
ソース、ドレインおよびゲートを有する第2の起動スイッチであって、前記第2の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合される、第2の起動スイッチと、
第1のpMOSトランジスタおよび第2のpMOSトランジスタを有する補助分岐とを含み、前記第1のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第1の入力トランジスタの前記ドレインとの間に結合され、前記第2のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第2の入力トランジスタの前記ドレインとの間に結合される、請求項4に記載の装置。
【請求項7】
前記補助分岐の前記第1のpMOSトランジスタのゲートが、低電圧源を受けるように構成され、前記補助分岐の前記第2のpMOSトランジスタのゲートが、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項6に記載の装置。
【請求項8】
前記第1の一対のnMOSトランジスタの第1のnMOSトランジスタのゲートおよび前記第2の一対のnMOSトランジスタの第2のnMOSトランジスタのゲートが、一緒に結合されて、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項3に記載の装置。
【請求項9】
前記遅延は、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項1に記載の装置。
【請求項10】
前記抵抗モジュールは、スイッチを有するスイッチトキャパシタ抵抗器と、互いに並列に結合されたCSWのキャパシタンスを有する第1のキャパシタおよびCHのキャパシタンスを有する第2のキャパシタとを含む、請求項1に記載の装置。
【請求項11】
前記少なくとも1つのCMOS遅延回路は、さらに、第1の出力ノードと前記接地との間に結合された第1の負荷キャパシタと、
第2の出力ノードと前記接地との間に結合された第2の負荷キャパシタとを含み、前記第1の負荷キャパシタおよび前記第2の負荷キャパシタは、実質的に同じキャパシタンスCLを有し、前記遅延は、CLのCSWに対する比に比例する、請求項10に記載の装置。
【請求項12】
前記少なくとも1つのCMOS遅延回路は、前記遅延の微細チューニングのためのキャパシタアレイをさらに含み、前記キャパシタアレイは、前記バイアス発生器からの前記第2のバイアス信号によってバイアスされる複数のバッファから複数の制御ビットを受信するように構成される、請求項1に記載の装置。
【請求項13】
前記抵抗モジュールは可変抵抗器を含む、請求項1に記載の装置。
【請求項14】
互いに直列に結合されてリングを形成する複数の相補型金属酸化膜半導体(CMOS)遅延回路であって、前記複数のCMOS遅延回路の各々は、一対の差動入力信号を受信し、時間における遅延の後に一対の差動出力信号を生成するように構成される、複数のCMOS遅延回路と、前記複数のCMOS遅延回路のうちの少なくとも1つに第1のバイアス信号(pbias)および第2のバイアス信号(nbias)を供給するように構成されたバイアス発生器とを含み、前記少なくとも1つのバイアス発生器は、
出力、正入力端子および負入力端子を有する演算増幅器と、
前記正入力端子と接地との間に結合された抵抗モジュールと、
前記負入力端子と前記接地との間に結合された、一対のn型金属酸化膜半導体(nMOS)トランジスタとを含み、前記演算増幅器の前記出力は、前記第1のバイアス信号を供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、リング発振器。
【請求項15】
前記複数のCMOS遅延回路の各々は、第1の入力トランジスタと第1の一対のnMOSトランジスタとを有する第1の分岐を含み、前記第1の一対のnMOSトランジスタは、前記第1の入力トランジスタのドレインと前記接地との間に互いに並列に結合される、請求項14に記載のリング発振器。
【請求項16】
前記複数のCMOS遅延回路の各々は、第2の入力トランジスタと第2の一対のnMOSトランジスタとを有する第2の分岐をさらに含み、前記第2の一対のnMOSトランジスタは、前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合され、前記バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタ、および前記第2の一対のnMOSトランジスタは、実質的に同じである、請求項15に記載のリング発振器。
【請求項17】
前記複数のCMOS遅延回路の各々は、ゲート、ソースおよびドレインを有するバイアストランジスタをさらに含み、前記ゲートは、前記バイアス発生器から前記第1のバイアス信号を受信するように構成され、前記ソースは、電圧源を受けるように構成される、請求項16に記載のリング発振器。
【請求項18】
前記バイアストランジスタは、p型金属酸化膜半導体(pMOS)トランジスタである、請求項17に記載のリング発振器。
【請求項19】
前記複数のCMOS遅延回路の各々は、さらに、ソース、ドレインおよびゲートを有する第1の起動スイッチであって、前記第1の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合され、前記第1の起動スイッチの前記ドレインは、前記第1の入力トランジスタのソースに結合される、第1の起動スイッチと、
ソース、ドレインおよびゲートを有する第2の起動スイッチであって、前記第2の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合される、第2の起動スイッチと、
第1のpMOSトランジスタおよび第2のpMOSトランジスタを有する補助分岐とを含み、前記第1のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第1の入力トランジスタの前記ドレインとの間に結合され、前記第2のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第2の入力トランジスタの前記ドレインとの間に結合される、請求項17に記載のリング発振器。
【請求項20】
前記補助分岐の前記第1のpMOSトランジスタのゲートが、低電圧源を受けるように構成され、前記補助分岐の前記第2のpMOSトランジスタのゲートが、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項19に記載のリング発振器。
【請求項21】
前記第1の一対のnMOSトランジスタの第1のnMOSトランジスタのゲートおよび前記第2の一対のnMOSトランジスタの第2のnMOSトランジスタのゲートが、一緒に結合されて、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項16に記載のリング発振器。
【請求項22】
前記遅延は、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項14に記載のリング発振器。
【請求項23】
前記抵抗モジュールは、スイッチを有するスイッチトキャパシタ抵抗器と、互いに並列に結合されたCSWのキャパシタンスを有する第1のキャパシタおよびCHのキャパシタンスを有する第2のキャパシタとを含む、請求項14に記載のリング発振器。
【請求項24】
前記複数のCMOS遅延回路の各々は、さらに、第1の出力ノードと前記接地との間に結合された第1の負荷キャパシタと、
第2の出力ノードと前記接地との間に結合された第2の負荷キャパシタとを含み、前記第1の負荷キャパシタおよび前記第2の負荷キャパシタは、実質的に同じキャパシタンスCLを有し、前記遅延は、CLのCSWに対する比に比例する、請求項23に記載のリング発振器。
【請求項25】
前記複数のCMOS遅延回路の各々は、前記遅延の微細チューニングのためのキャパシタアレイをさらに含み、前記キャパシタアレイは、前記第2のバイアス信号によってバイアスされる複数のバッファから複数の制御ビットを受信するように構成される、請求項14に記載のリング発振器。
【請求項26】
前記抵抗モジュールは可変抵抗器を含む、請求項14に記載のリング発振器。
【請求項27】
相補型金属酸化膜半導体(CMOS)遅延回路をバイアスするための方法であって、演算増幅器の正入力端子において抵抗モジュールを使用して基準電圧を供給するステップと、
一対のp型金属酸化膜半導体(pMOS)トランジスタのゲートおよび補償キャパシタを前記演算増幅器の出力端子に結合して、第1のバイアス信号(pbias)を生成するステップと、
一対のn型金属酸化膜半導体(nMOS)トランジスタを前記演算増幅器の負端子に結合して、前記負端子において第2のバイアス信号(nbias)を生成するステップとを含み、前記一対のnMOSトランジスタは、前記CMOS遅延回路内の一対のnMOSトランジスタと実質的に同じである、方法。
【請求項28】
前記抵抗モジュールは、スイッチと、互いに並列に結合されたCSWのキャパシタンスを有する第1のキャパシタおよびCHのキャパシタンスを有する第2のキャパシタとを有するスイッチトキャパシタ抵抗器を含み、前記CMOS遅延回路の遅延が、前記CMOS遅延回路の負荷キャパシタンスCLの、CSWに対する比に比例する、請求項27に記載の方法。
【請求項29】
前記抵抗モジュールは可変抵抗器を含む、請求項27に記載の方法。
【請求項30】
前記CMOS遅延回路の遅延が、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項27に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権の主張
本特許出願は、2019年12月20日に出願された「METHOD OF GENERATING PRECISE AND PVT-STABLE TIME DELAY OR FREQUENCY USING CMOS CIRCUITS」という名称の出願第16/722572号の優先権を主張する。この出願は、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる。
本特許出願は、2019年12月20日に出願された「METHOD OF GENERATING PRECISE AND PVT-STABLE TIME DELAY OR FREQUENCY USING CMOS CIRCUITS」という名称の出願第16/722572号の優先権を主張する。この出願は、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる。
【0002】
本開示の態様は、一般に、遅延回路のバイアシングに関し、より詳細には、相補型金属酸化膜半導体(CMOS)回路を使用して正確かつプロセス、電圧および温度(PVT)安定な時間遅延または周波数を生成するための装置および方法に関する。
【背景技術】
【0003】
遅延回路は、時間遅延によって信号を遅延させるように構成される回路である。遅延回路は、一定の時間遅延によって信号を遅延させることによって信号のタイミングを調整するために使用され得る。たとえば、複数の遅延回路が、信号(たとえば、データ信号またはクロック信号)のタイミングを調整するように遅延線を組み立てるために使用され得る。遅延回路は、位相ロックループ(PLL)、遅延ロックループ(DLL)、時間ベースアナログデジタル変換器(ADC)、無線周波数(RF)移相器などにおいて広く使用されている。しかしながら、遅延回路の時間遅延は、プロセス、電圧および温度(PVT)変動の影響を受けやすい。
【発明の概要】
【課題を解決するための手段】
【0004】
以下は、そのような実装形態の基本的理解を与えるために、1つまたは複数の実装形態の簡略化された概要を提示する。本概要は、企図されるすべての実装形態の包括的な概説ではなく、すべての実装形態の主要または重要な要素を特定することも、いずれかまたはすべての実装形態の範囲を定めることも意図しない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、1つまたは複数の実装形態のいくつかの概念を簡略化された形で提示することである。
【0005】
いくつかの実装形態では、装置は、一対の差動入力信号を受信し、時間における遅延の後に一対の差動出力信号を生成するように構成された少なくとも1つの相補型金属酸化膜半導体(CMOS)遅延回路と、第1のバイアス信号および第2のバイアス信号を少なくとも1つのCMOS遅延回路に供給するように構成されたバイアス発生器とを有する。バイアス発生器は、出力、正入力端子および負入力端子を有する演算増幅器と、正入力端子と接地との間に結合された抵抗モジュールと、負入力端子と接地との間に結合された一対のn型金属酸化膜半導体(nMOS)トランジスタとを含むことができ、演算増幅器の出力は第1のバイアス信号を供給するように構成され、演算増幅器の負入力端子は第2のバイアス信号を供給するように構成される。
【0006】
本開示のいくつかの態様によれば、CMOS遅延回路およびバイアス発生器はリング発振器の一部であり得る。リング発振器は、遅延回路が互いに結合してリングを形成するように、追加の遅延回路をさらに含むことができる。
【0007】
いくつかの実装形態では、少なくとも1つのCMOS遅延回路は、第1の入力トランジスタと第1の一対のnMOSトランジスタとを有する第1の分岐を含み、第1の一対のnMOSトランジスタは、第1の入力トランジスタのドレインと接地との間に互いに並列に結合される。さらに、少なくとも1つのCMOS遅延回路は、第2の入力トランジスタと第2の一対のnMOSトランジスタとを有する第2の分岐をさらに含み、第2の一対のnMOSトランジスタは、第2の入力トランジスタのドレインと接地との間に互いに並列に結合され、バイアス発生器の一対のnMOSトランジスタ、第1の一対のnMOSトランジスタ、および第2の一対のnMOSトランジスタは、実質的に同じである。
【0008】
いくつかの実装形態では、少なくとも1つのCMOS遅延回路は、ゲート、ソースおよびドレインを有するバイアストランジスタをさらに含み、ゲートは、バイアス発生器から第1のバイアス信号を受信するように構成され、ソースは、電圧源を受けるように構成される。さらに、バイアストランジスタは、p型金属酸化膜半導体(pMOS)トランジスタである。
【0009】
いくつかの実装形態では、少なくとも1つのCMOS遅延回路は、ソース、ドレインおよびゲートを有する第1の起動スイッチであって、第1の起動スイッチのソースはバイアストランジスタのドレインに結合され、第1の起動スイッチのドレインは第1の入力トランジスタのソースに結合される、第1の起動スイッチと、ソース、ドレインおよびゲートを有する第2の起動スイッチであって、第2の起動スイッチのソースはバイアストランジスタのドレインに結合される、第2の起動スイッチと、第1のpMOSトランジスタおよび第2のpMOSトランジスタを有する補助分岐とをさらに含み、第1のpMOSトランジスタは第2の起動スイッチのドレインと第1の入力トランジスタのドレインとの間に結合され、第2のpMOSトランジスタは第2の起動スイッチのドレインと第2の入力トランジスタのドレインとの間に結合される。
【0010】
いくつかの実装形態では、補助分岐の第1のpMOSトランジスタのゲートは、低電圧源を受けるように構成され、補助分岐の第2のpMOSトランジスタのゲートは、バイアス発生器から第2のバイアス信号を受信するように構成される。
【0011】
いくつかの実装形態では、第1の一対のnMOSトランジスタの第1のnMOSトランジスタのゲートおよび第2の一対のnMOSトランジスタの第2のnMOSトランジスタのゲートは、一緒に結合されて、バイアス発生器から第2のバイアス信号を受信するように構成される。
【0012】
いくつかの実装形態では、遅延は、抵抗モジュールの等価抵抗Rrefに比例する。
【0013】
代替的に、抵抗モジュールは、スイッチを有するスイッチトキャパシタ抵抗器と、互いに並列に結合されたCSWのキャパシタンスを有する第1のキャパシタおよびCHのキャパシタンスを有する第2のキャパシタとを含む。少なくとも1つのCMOS遅延回路は、第1の出力ノードと接地との間に結合された第1の負荷キャパシタと、第2の出力ノードと接地との間に結合された第2の負荷キャパシタとをさらに含み、第1の負荷キャパシタおよび第2の負荷キャパシタは、実質的に同じキャパシタンスCLを有し、遅延は、CLのCSWに対する比に比例する。
【0014】
いくつかの実装形態では、少なくとも1つのCMOS遅延回路は、遅延の微細チューニングのためのキャパシタアレイをさらに含み、キャパシタアレイは、バイアス発生器からの第2のバイアス信号によってバイアスされる複数のバッファから複数の制御ビットを受信するように構成される。
【0015】
いくつかの実装形態では、抵抗モジュールは、可変抵抗器を含む。
【0016】
上記の目的および関係する目的の達成のために、1つまたは複数の実装形態が、以下で十分に説明されるとともに特に特許請求の範囲において指摘される特徴を含む。以下の説明および添付の図面は、1つまたは複数の実装形態のいくつかの例示的な態様を詳細に示している。しかしながら、これらの態様は、様々な実装形態の原理が採用されることがある様々な方法のうちの小数の方法のみを示しており、記載される実装形態は、そのようなすべての態様およびそれらの均等物を含むものとする。
【図面の簡単な説明】
【0017】
【図1A】遅延回路のためのいくつかの従来のバイアス回路を示す図である。
【図1C】遅延回路のためのいくつかの従来のバイアス回路を示す図である。
【図1B】従来の遅延回路である。
【図2】CMOS遅延回路の一実装形態を示す図である。
【図3】1つまたは複数のCMOS遅延回路に対するバイアス信号を生成するためのバイアス発生器の一実装形態を示す図である。
【図5】CMOS遅延回路の別の実装形態を示す図である。
【図6】リング発振器の一実装形態を示す図である。
【図7A】遅延回路の微細チューニングに使用可能なキャパシタアレイの一実装形態を示す図である。
【図7B】遅延回路の微細チューニングに使用可能なキャパシタアレイの一実装形態を示す図である。
【図8】CMOS回路を使用して正確かつPVT安定な時間遅延または周波数を生成するための方法の一実装形態を示す図である。
【発明を実施するための形態】
【0018】
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実践され得る唯一の構成を表すものではない。詳細な説明は、様々な概念の完全な理解をもたらすための具体的な詳細を含む。しかしながら、これらの具体的な詳細なしにこれらの概念が実践される場合があることは当業者には明らかであろう。場合によっては、そのような概念を不明瞭にすることを避けるために、よく知られている構造および構成要素がブロック図の形態で示される。
【0019】
上述のように、遅延回路は、一定の時間遅延によって信号を遅延させることによって信号のタイミングを調整するために広く使用される。たとえば、相補型金属酸化膜半導体(CMOS)遅延回路は、しばしば、PLL、DLLなどの時間ベース回路において使用される。しかしながら、CMOS遅延回路の時間遅延は、PVT変動の影響を受ける可能性が極めて高い。発振器(たとえば、デジタル制御発振器(DCO)、電圧制御発振器(VCO))において使用される従来の電圧または電流調節技法は、長い起動/静定(settling)時間に起因して、プログラマブル遅延線、デジタルRF移相器、時間ベースADCなどに適用することができない。さらに、これらの従来の電圧または電流調節技法は、PVTドリフトに対して閉ループ補正を必要とする。PVT感度の問題は、図1Aおよび図1Bに示す従来のバイアス回路および遅延回路を使用してより良く示され得る。
【0020】
図1Aは、バイアス電圧Vbiasを遅延回路に供給するように構成された従来のバイアス回路100を示す。バイアス回路100は、演算増幅器110と、n型金属酸化膜半導体(nMOS)トランジスタ120と、3つの抵抗器131、132および133とを含む。抵抗器131、132および133は、すべて同じ抵抗Rである。抵抗器131は、演算増幅器110の負入力端子と接地との間に結合される。抵抗器132は、演算増幅器110の負入力端子と電圧源Vddとの間に結合される。抵抗器133は、演算増幅器110の正入力端子と電圧源Vddとの間に結合される。nMOSトランジスタ120は、ゲートと、ソースと、ドレインとを有する。ゲートは演算増幅器110の出力に結合され、ソースは接地に結合され、ドレインは抵抗器133および演算増幅器110の入力端子に結合される。
【0021】
動作中、演算増幅器110は、演算増幅器110の正と負の両方の入力端子における電圧が、Vrefにおいて実質的に同じになるように強制する。抵抗器133を通って流れるバイアス電流は、
IR=(Vdd-Vref)/R [式1]
によって決定され得る。演算増幅器110は、電流がその入力端子に流入することを許容しないので、抵抗器133を通って流れるバイアス電流IRは、nMOSトランジスタ120を通って流れることになる。バイアス電圧Vbiasは、Vbiasによってバイアスされる他のトランジスタが、IRと実質的に同じバイアス電流をミラーリングする(または生成する)ように、nMOSトランジスタ120のゲートにおいて供給される。しかしながら、上記の式1に示すように、供給電圧Vddにおける任意の変動が、IRを同様に変動させる可能性がある。バイアス電圧Vbiasは、図1Bに示す従来の遅延回路をバイアスするために使用され得る。
IR=(Vdd-Vref)/R [式1]
によって決定され得る。演算増幅器110は、電流がその入力端子に流入することを許容しないので、抵抗器133を通って流れるバイアス電流IRは、nMOSトランジスタ120を通って流れることになる。バイアス電圧Vbiasは、Vbiasによってバイアスされる他のトランジスタが、IRと実質的に同じバイアス電流をミラーリングする(または生成する)ように、nMOSトランジスタ120のゲートにおいて供給される。しかしながら、上記の式1に示すように、供給電圧Vddにおける任意の変動が、IRを同様に変動させる可能性がある。バイアス電圧Vbiasは、図1Bに示す従来の遅延回路をバイアスするために使用され得る。
【0022】
図1Bは、図1Aのバイアス回路100からのバイアス電圧Vbiasによってバイアスされ得る従来の遅延回路150を示す。遅延回路150は、2つの遅延段階160および170と、2つの粗い金属酸化膜半導体(MOS)キャパシタのバンク181および182と、2つの細かい金属酸化膜半導体(MOS)キャパシタのバンク183および184とを含む。
【0023】
2つの遅延段階160および170は、実質的に同じである。遅延段階160は、一対の入力トランジスタ161Aおよび161Bと、バイアストランジスタ163と、2つの負荷抵抗器162Aおよび162Bとを含む。同様に、遅延段階170は、一対の入力トランジスタ171Aおよび171Bと、バイアストランジスタ173と、2つの負荷抵抗器172Aおよび172Bとを含む。入力トランジスタ161Aおよび161Bは、それらのゲートにおいて一対の入力差動信号を受信し、それらのドレインにおいて一対の出力差動信号を出力し、それらの出力は、それぞれ、入力トランジスタ171Bおよび171Aのゲートに結合される。粗いキャパシタのバンク181と182の両方、ならびに細かいキャパシタのバンク183と184の両方は、入力トランジスタ161Aおよび161Bのドレインに結合される。キャパシタバンク181～184は、遅延段階160および170を通して遅延を変動させるためにデジタル制御される。典型的な設計では、細かい遅延範囲は、プロセス変動をカバーするために、粗い遅延解像度よりずっと大きくなる(2倍(by a factor of 2X)など)ように、意図的に構成される。しかしながら、遅延段階160および170の遅延は、同じく、以下で説明するように、バイアス電圧Vbiasにおける変動によって変動する場合がある。
【0024】
図1Bに示すように、遅延段階160および170の各々は、それぞれ、バイアストランジスタ163および173を含む。バイアストランジスタ163および173の各々は、それぞれ、接地と、一対の入力nMOSトランジスタ161Aおよび161Bまたは171Aおよび171Bとの間に結合される。バイアストランジスタ163と173の両方は、バイアス回路100からのVbiasによってそれらのゲートにおいて駆動され、実質的にIRと同様のバイアス電流をそれぞれ生成する。IRは、上記の式1によって示されるように、供給電圧Vddとともに変動する可能性があることに留意されたい。IRにおける変化/変動は、次に、遅延段階160および170の遅延における変化につながる可能性がある。要するに、バイアス回路100によってバイアスされる遅延回路150によってもたらされる遅延は、安定した電圧ではない。図1Cに示す代替の従来の設計では、バンドギャップ電流基準141は、バイアス電圧Vbias147を規定するために使用される基準電流Iref145を生成する。具体的には、バンドギャップ電流基準141の出力は、nMOSトランジスタ143のドレインおよびゲートに接続される。nMOSトランジスタ143のソースは、接地に接続される。バンドギャップ電流基準141からの基準電流Iref145はより安定しているが、遅延段階160および170の遅延は、依然として、遅延回路150におけるトランジスタの特性のドリフトによって変動し、遅延回路150における電圧振幅において変化する場合がある。バンドギャップ電流基準141は、遅延回路150におけるトランジスタ特性のドリフトまたは電圧振幅の変化を追跡または補償しない。それゆえ、プロセス、電圧および温度(PVT)安定な(または無反応の)バイアシング方式を遅延回路に与えることが、当技術分野において必要である。
【0025】
本開示では、CMOS回路を使用してPVT安定な時間遅延(周波数)を生成するために、1つまたは複数の遅延回路にPVT安定な(またはPVT無反応の)バイアス信号を供給する新規のバイアス発生器の様々な実装形態について説明する。CMOS遅延回路バイアシング方式のいくつかの実装形態では、バイアス発生器は、演算増幅器および抵抗モジュールを使用して第1および第2のバイアス信号をCMOS遅延回路に供給する。たとえば、抵抗モジュールは、CSWのスイッチキャパシタンスを有するオンチップスイッチトキャパシタ抵抗器を使用して実装され得る。CMOS遅延回路は、一対の差動入力信号を受信し、時間における遅延の後に一対の差動出力信号を出力するように構成される。CMOS遅延回路は、負荷キャパシタンスCLをさらに含む。時間における遅延は、CSWのCLに対する比に比例するように構成され得る。さらに、時間における遅延は、バイアス発生器および/またはCMOS遅延回路への供給電圧とは無関係である。CLのCSWに対する比は、一般に、半導体回路内の個々の構成要素のキャパシタンス(またはインピーダンス)に対してより正確に制御され得るので、CMOS遅延回路バイアシング方式は、従来の手法よりもPVT安定な時間遅延を提供することができる。より詳細なCMOS遅延回路バイアシング方式について、以下で説明する。
【0026】
図2は、CMOS遅延回路200の一実装形態を示す。CMOS遅延回路200は、バイアストランジスタ270を介して電圧源VDDに結合される。いくつかの実装形態では、バイアストランジスタ270は、pMOSトランジスタである。バイアストランジスタ270のソースは電圧源VDDに結合され、バイアストランジスタ270のドレインはCMOS遅延回路200に結合され、バイアストランジスタ270のゲートはバイアス電圧pbiasによって駆動されるように構成される。バイアス電圧pbiasは、図3に示すバイアス発生器300などのバイアス発生器によって供給され得る。より詳細なバイアス発生器300について、以下で説明する。pbiasにおけるバイアス電圧は、バイアス発生器300内の同じノードによって規定され得、バイアス電流(Ibias)が電圧源VDDからバイアストランジスタ270を通ってCMOS遅延回路200に流れることを可能にする。
【0027】
いくつかの実装形態では、遅延回路200は、2つの入力トランジスタ210および220と、2つの一対のトランジスタ230および240ならびに250および260と、2つの負荷キャパシタ280および290とを含む。2つの一対のトランジスタ230および240ならびに250および260は、アクティブ負荷トランジスタと呼ばれることもある。負荷キャパシタ280および290は、実質的に同じCLのキャパシタンスを有することができる。負荷キャパシタ280と290との間のノードは、接地に、または交流(AC)仮想接地を有するバイアスノードに結合される。負荷キャパシタ280および290は、金属-酸化物-金属(MOM)キャパシタ、金属酸化膜半導体(MOS)キャパシタ、または両者の組合せなど、固定キャパシタンスを有する単純なキャパシタを使用して実装され得る。
【0028】
いくつかの実装形態では、入力トランジスタ210および220は、pMOSトランジスタである。入力トランジスタ210と220の両方のソースは、バイアストランジスタ270のドレインに結合される。入力トランジスタ210のゲートは、入力信号inpを受信するように構成され、入力トランジスタ220のゲートは、入力信号innを受信するように構成される。入力信号inpおよびinnは、相補値(complementary value)の一対の差動入力信号である。たとえば、inpが論理高であるとき、innは論理低であり、その逆も成り立つ。入力トランジスタ210のドレインは、CMOS遅延回路200の左側の出力ノードoutnにおいて負荷キャパシタ280に結合される。同様に、入力トランジスタ220のドレインは、CMOS遅延回路200の右側の出力ノードoutpにおいて負荷キャパシタ290に結合される。
【0029】
図2に示すように、出力ノードoutnは、さらに、一対のアクティブ負荷トランジスタ230および240のドレインに結合される。一対のトランジスタ230および240は、さらに、接地に結合されたそれらのソースにおいて互いに結合される。トランジスタ230のゲートは、トランジスタ230のドレインに接続される一方で、トランジスタ240のゲートは、CMOS遅延回路200の右側のトランジスタ260のゲートに接続される。出力ノードoutpは、さらに、一対のアクティブ負荷トランジスタ250および260のドレインに結合される。一対のトランジスタ250および260は、さらに、接地に結合されたそれらのソースにおいて互いに結合される。トランジスタ250のゲートは、トランジスタ250のドレインに接続される一方で、トランジスタ260のゲートは、CMOS遅延回路200の左側のトランジスタ240のゲートに接続される。
【0030】
いくつかの実装形態では、アクティブ負荷トランジスタ230、240、250および260は、nMOSトランジスタである。トランジスタ240と260の両方のゲートは、バイアス電圧nbiasによって駆動されるように構成される。バイアス電圧nbiasと同様に、バイアス電圧pbiasが、図3に示すバイアス発生器300などのバイアス発生器によって供給され得る。より詳細なバイアス発生器300について、以下で説明する。
【0031】
動作中、一対の差動入力信号inpおよびinnは、それぞれ、入力トランジスタ210および220のゲートに印加され得る。例示のために、inpは高電圧であり、innは低電圧であると仮定する。inpは高電圧であるので、入力トランジスタ210はオフになる。その反対に、innは低電圧であるので、入力トランジスタ220はオンになる。その結果、バイアストランジスタ270を通って流れるバイアス電流は、実質的にすべてが入力トランジスタ220を通って流れ、入力トランジスタ210を通って流れる電流はない。入力トランジスタ210を通って流れる電流はないので、入力トランジスタ210のドレインoutnにおける電圧は0になる。入力トランジスタ220を通って流れる電流は、トランジスタ250および260によって形成される分岐の中に、次いで接地に流れるので、出力ノードoutpにおいて高電圧が生成される。トランジスタ260のゲートは、バイアス電圧nbiasによって駆動されるので、出力ノードoutp上の電圧振幅は、ほぼ0とバイアス電圧nbias(Vnbias)との間である。負荷キャパシタ290は、出力ノードoutpにおいて高から低へのまたは低から高への遷移を遅延させるように充電または放電される。
【0032】
CMOS遅延回路200は、inpが低電圧であってinnが高電圧であるときに、相補的に動作する。inpは低電圧であるので、入力トランジスタ210はオンになる。その反対に、innは低電圧であるので、入力トランジスタ220はオフになる。その結果、バイアストランジスタ270を通って流れるバイアス電流は、実質的にすべてが入力トランジスタ210を通って流れ、入力トランジスタ220を通って流れる電流はない。入力トランジスタ220を通って流れる電流はないので、入力トランジスタ220のドレインoutpにおける電圧はゼロになる。入力トランジスタ210を通って流れる電流は、トランジスタ230および240によって形成される分岐の中に、次いで接地に流れるので、出力ノードoutnにおいて高電圧が生成される。トランジスタ240のゲートは、バイアス電圧nbiasによって駆動されるので、出力ノードoutn上の電圧振幅は、ほぼ0とバイアス信号nbias(この実装形態ではバイアス電圧Vnbiasである)との間である。負荷キャパシタ280は、出力ノードoutnにおいて低から高へのまたは高から低への遷移を遅延させるように充電または放電される。
【0033】
上記で説明した2つの例によって示されるように、CMOS遅延回路200は、一対の差動出力信号outpおよびoutnを生成するために、入力差動信号inpおよびinnの値を反転させるためのインバータとして機能する。一対の差動入力信号inpおよびinnが新しい値に遷移した後、一対の差動出力信号outpおよびoutnが、Vnbiasにほぼ比例する一定の時間の遅延の後、追従する。具体的には、時間の遅延(ΔT)は、
ΔT=CL・ΔV/I [式2]
によって決定され得る。ΔV/I≒Vnbias/(K・Inbias)であることに留意されたい。ここでKは電流ミラー比であり、それゆえ時間の遅延(ΔT)は、
ΔT≒CL・Vnbias/(K・Inbias) [式3]
として近似され得る。
ΔT=CL・ΔV/I [式2]
によって決定され得る。ΔV/I≒Vnbias/(K・Inbias)であることに留意されたい。ここでKは電流ミラー比であり、それゆえ時間の遅延(ΔT)は、
ΔT≒CL・Vnbias/(K・Inbias) [式3]
として近似され得る。
【0034】
CMOS遅延回路200に対するプロセス、電圧および温度(PVT)の影響を低減するために、バイアス信号nbiasおよびpbiasは、PVT安定でなければならない。PVT安定なバイアス信号pbiasおよびnbiasを生成することができるバイアス発生器のいくつかの実装形態を、図3に示す。
【0035】
図3は、図2のCMOS遅延回路200などの1つまたは複数のCMOS遅延回路に対するバイアス信号を生成するためのバイアス発生器300の一実装形態を示す。言い換えれば、バイアス発生器300は、単一の遅延回路または複数の遅延回路のためのバイアス信号を生成することができる。バイアス発生器300は、演算増幅器(「オペアンプ」)310と、オンチップ抵抗モジュール320と、一対のnMOSトランジスタ330および340と、第1の補償キャパシタCC1 350と、第2の補償キャパシタCC2 360と、一対のpMOSトランジスタ370および380とを含む。バイアス発生器300の他の実装形態が、たとえば、追加のデカップリングキャパシタなど、図3に示されない追加の構成要素を含んでもよいことを諒解されたい。
【0036】
図3に示すように、演算増幅器310は、正入力端子と、負入力端子と、出力端子とを有する。オンチップ抵抗モジュール320は、正端子と接地との間に結合される。演算増幅器310の負入力端子は、nbiasノード390に結合される。一対のnMOSトランジスタ330および340は、nbiasノード390と接地との間に互いに並列に結合される。第1の補償キャパシタCC1 350は、演算増幅器310の出力端子と電圧源VDD305との間に結合される。pMOSトランジスタ370と380の両方のゲートも、出力端子に結合される。pMOSトランジスタ370と380の両方のソースは、電圧源VDD305に結合される。pMOSトランジスタ370のドレインは、演算増幅器310の正端子とオンチップ抵抗モジュール320の両方に結合される。pMOSトランジスタ380のドレインは、nbiasノード390に結合される。加えて、第2の補償キャパシタCC2 360は、nbiasノード390と接地との間に結合される。第2の補償キャパシタCC2 360は、バイアス発生器300内で、補償キャパシタと、雑音を低減するためのデカップリングキャパシタの両方としての役割を果たすことができる。バイアス信号nbias(この実装形態ではバイアス電圧Vnbiasである)は、nbiasノード390において供給され得る一方で、バイアス信号pbiasは、演算増幅器310の出力端子において(すなわち、pMOSトランジスタ370と380の両方のゲートにおいて)供給され得る。関連するバイアス電流Ibiasは、そのゲートにおいてバイアス信号pbiasによって駆動されるpMOSトランジスタ380を通して生成され得る。同様のバイアス電流Ibiasが、CMOS遅延回路を電圧源に電気的に結合するバイアストランジスタ(たとえば、バイアストランジスタ270)のゲートにバイアス信号pbiasを印加することによって、CMOS遅延回路(たとえば、CMOS遅延回路200)に供給され得る。
【0037】
いくつかの実装形態では、オンチップ抵抗モジュール320は、バイアス発生器300内で基準電圧を供給する。オンチップ抵抗モジュール320は、バイアス発生器300の他の構成要素と同じシリコン基板上に存在する構成要素(たとえば、nMOSトランジスタ330および340、pMOSトランジスタ370および380、演算増幅器310、ならびに補償キャパシタ350および360)を使用して実装される。したがって、抵抗モジュール320は、「オンチップ」と呼ばれる。いくつかの実装形態では、オンチップ抵抗モジュール320は、単純な抵抗器で作られる。いくつかの実装形態では、オンチップ抵抗モジュール320は、可変抵抗器で作られる。一般的な商用ファウンドリプロセスでは、オンチップ抵抗モジュール320は、温度および電圧安定に作られる。その結果、バイアス発生器300によって生成されるバイアス電圧は、同じく、温度および電圧安定であり得る。
【0038】
代替実装形態では、オンチップ抵抗モジュール320は、スイッチトキャパシタ抵抗器で作られる。上記で説明した実装形態と同様に、スイッチトキャパシタ抵抗器は、バイアス発生器300の他の構成要素と同じシリコン基板上に存在する構成要素で作られる。バイアス発生器300に好適なスイッチトキャパシタ抵抗器400の一例を、図4に示す。図4を参照すると、スイッチトキャパシタ抵抗器400は、第1のスイッチ410と、第1のキャパシタCSW420と、第2のキャパシタCH430と、第2のスイッチ440とを含む。第1のスイッチ410、第1のキャパシタCSW420、および第2のキャパシタCH430は、2つのノード401と402との間に互いに並列に結合される。ノード401は、さらに、第2のスイッチ440に結合される。スイッチトキャパシタ抵抗器400の等価抵抗Rrefは、
Rref=1/CSW・f0 [式4]
によって計算され得、ここでf0は基準クロック周波数である。いくつかの実装形態では、f0は、周波数精度が100万分の1であり、動作環境にわたって安定な水晶時計(または水晶発振器)によって供給され得る。代替的に、f0は、遅延値を変化させるためにチューニング可能な、位相ロックループ(PLL)またはデジタルシンセサイザーなどの周波数源(またはクロック源)によって供給され得る。
Rref=1/CSW・f0 [式4]
によって計算され得、ここでf0は基準クロック周波数である。いくつかの実装形態では、f0は、周波数精度が100万分の1であり、動作環境にわたって安定な水晶時計(または水晶発振器)によって供給され得る。代替的に、f0は、遅延値を変化させるためにチューニング可能な、位相ロックループ(PLL)またはデジタルシンセサイザーなどの周波数源(またはクロック源)によって供給され得る。
【0039】
図3のバイアス発生器300に戻って参照すると、オンチップ抵抗モジュール320は、演算増幅器310の正入力端子において基準電圧を供給し、演算増幅器310の負入力端子における電圧(すなわち、Vnbias)が基準電圧と実質的に同じになるように強制する。pMOSトランジスタ380を通るバイアス電流Ibiasも、pMOSトランジスタ370に対してミラーリングされる。したがって、ノードnbias390における電圧は、
Vnbias=Rref*Ibias、
すなわち、
Vnbias/Ibias=Rref [式5]
として表現され得る。式5を上記の式3に代入することによって、遅延回路200の時間の遅延ΔTは、
ΔT=(CL*Rref)/K [式6]
としてRrefに対して参照され得る。時間の遅延ΔTは、スイッチトキャパシタ抵抗器400の等価抵抗Rrefに比例することに留意されたい。さらに式4を式6に代入することによって、遅延回路200の時間の遅延ΔTは、
ΔT=(CL/(CSW・f0))/K=(CL/CSW)/(f0*K) [式7]
として表現され得る。上記の式7によって示すように、遅延回路200の時間の遅延は、抵抗モジュール320のスイッチキャパシタンスCSWに対する遅延回路200の負荷キャパシタCLの比(すなわち、CL/CSW)に比例する。半導体集積回路内の構成要素のインピーダンスの比は、一般に、プロセス変動の影響をあまり受けず、個々の構成要素のインピーダンスより正確に制御され得るので、バイアス発生器300は、よりPVT安定な(またはPVT無反応の)バイアス信号を供給することができる。そのようなPVT安定なバイアス信号の利用可能性は、半導体集積回路動作において極めて有利である。遅延回路200のより正確な制御を提供することに加えて、PVT安定なバイアス信号のうちの1つまたは複数は、遅延回路200のいくつかの実装形態を微細チューニングすることにおいて使用され得、それについて、図6を参照しながら以下でさらに説明する。
Vnbias=Rref*Ibias、
すなわち、
Vnbias/Ibias=Rref [式5]
として表現され得る。式5を上記の式3に代入することによって、遅延回路200の時間の遅延ΔTは、
ΔT=(CL*Rref)/K [式6]
としてRrefに対して参照され得る。時間の遅延ΔTは、スイッチトキャパシタ抵抗器400の等価抵抗Rrefに比例することに留意されたい。さらに式4を式6に代入することによって、遅延回路200の時間の遅延ΔTは、
ΔT=(CL/(CSW・f0))/K=(CL/CSW)/(f0*K) [式7]
として表現され得る。上記の式7によって示すように、遅延回路200の時間の遅延は、抵抗モジュール320のスイッチキャパシタンスCSWに対する遅延回路200の負荷キャパシタCLの比(すなわち、CL/CSW)に比例する。半導体集積回路内の構成要素のインピーダンスの比は、一般に、プロセス変動の影響をあまり受けず、個々の構成要素のインピーダンスより正確に制御され得るので、バイアス発生器300は、よりPVT安定な(またはPVT無反応の)バイアス信号を供給することができる。そのようなPVT安定なバイアス信号の利用可能性は、半導体集積回路動作において極めて有利である。遅延回路200のより正確な制御を提供することに加えて、PVT安定なバイアス信号のうちの1つまたは複数は、遅延回路200のいくつかの実装形態を微細チューニングすることにおいて使用され得、それについて、図6を参照しながら以下でさらに説明する。
【0040】
さらに、バイアス発生器300における一対のnMOSトランジスタ330および340は、遅延回路200内の一対のnMOSトランジスタ250および260ならびに一対のnMOSトランジスタ230および240と実質的に同じであるか、または互いに所定の比において拡縮される。言い換えれば、一対のnMOSトランジスタ330および340は、一対のnMOSトランジスタ250および260ならびに一対のnMOSトランジスタ230および240の複製である。したがって、nMOSトランジスタ330および340に対する任意のプロセス変動の影響は、一対のnMOSトランジスタ230および240または一対のnMOSトランジスタ250および260に対するプロセス変動の同様の影響によって実質的に相殺され得る。
【0041】
図5は、図3のバイアス発生器300によってバイアスされ得るCMOS遅延回路500の別の実装形態を示す。CMOS遅延回路500は、図2の遅延回路200に実質的に同様のコア200aを含む。したがって、同様の構成要素が、コア200a内の同様の参照番号を用いてラベル付けられる。コア200aに加えて、CMOS遅延回路500は、2つのpMOSトランジスタ510および520と、一対の起動スイッチ530および540と、バイアストランジスタ550とを有する補助分岐を含む。
【0042】
いくつかの実装形態では、コア200aは、2つの入力トランジスタ210および220と、2つの一対のトランジスタ230および240ならびに250および260と、2つの負荷キャパシタ285および295とを含む。2つの一対のトランジスタ230および240ならびに250および260は、アクティブ負荷トランジスタと呼ばれることもある。負荷キャパシタ285および295は、それぞれ、金属酸化膜半導体(MOS)トランジスタを使用して実装される。さらに、2つの負荷キャパシタ285および295は、実質的に同じCLのキャパシタンスを有することができる。負荷キャパシタ280と290との間のノードは、バイアス電圧Vbiasに結合される。バイアス電圧Vbiasは、図3に示すバイアス発生器300と同様に、バイアス発生器によって供給され得る。負荷キャパシタ280および290の有効負荷キャパシタンスは、バイアス電圧Vbiasを変更することによって調整され得、それは、次にCMOS遅延回路500の遅延定数を変化させる。
【0043】
いくつかの実装形態では、コア200aの入力トランジスタ210および220は、pMOSトランジスタである。入力トランジスタ210と220の両方のソースは、図5のコア200aの上の起動スイッチ530のドレインに結合される。入力トランジスタ210のゲートは、入力信号inpを受信するように構成され、入力トランジスタ220のゲートは、入力信号innを受信するように構成される。入力信号inpおよびinnは、相補値の一対の差動入力信号である。たとえば、inpが論理高であるとき、innは論理低であり、その逆も成り立つ。入力トランジスタ210のドレインは、コア200aの左側の出力ノードoutn208において負荷キャパシタ280に結合される。同様に、入力トランジスタ220のドレインは、コア200aの右側の出力ノードoutp209において負荷キャパシタ290に結合される。
【0044】
図5に示すように、出力ノードoutn208は、さらに、一対のアクティブ負荷トランジスタ230および240のドレインに結合される。一対のアクティブ負荷トランジスタ230および240は、さらに、接地に結合されたそれらのソースにおいて互いに結合される。トランジスタ230のゲートは、トランジスタ230のドレインに接続される一方で、トランジスタ240のゲートは、コア200aの右側のトランジスタ260のゲートに接続される。出力ノードoutp209は、さらに、一対のトランジスタ250および260のドレインに結合される。一対のトランジスタ250および260は、さらに、接地に結合されたそれらのソースにおいて互いに結合される。トランジスタ250のゲートは、トランジスタ250のドレインに接続される一方で、トランジスタ260のゲートは、コア200aの左側のトランジスタ240のゲートに接続される。
【0045】
いくつかの実装形態では、アクティブ負荷トランジスタ230、240、250および260は、nMOSトランジスタである。トランジスタ240と260の両方のゲートは、バイアス電圧nbiasによって駆動されるように構成され、バイアス電圧nbiasは、上記で説明した、図3に示すバイアス発生器300などのバイアス発生器によって供給され得る。
【0046】
上述のように、入力トランジスタ210および220のソースは、起動スイッチ530のドレインに結合される。起動スイッチ530のソースは、他の起動スイッチ540のソースとバイアストランジスタ550のドレインとに結合される。起動スイッチ540のゲートは、イネーブル信号「en」を受信するように構成され、他の起動スイッチ530のゲートは、相補信号「enb」を受信するように構成される。いくつかの実装形態では、起動スイッチ530と540の両方は、pMOSトランジスタを使用して実装される。バイアストランジスタ550のソースは、電圧源VDDに結合される。バイアストランジスタ550のゲートは、上記で説明した、図3に示すバイアス発生器300などのバイアス発生器からバイアス信号pbiasを受信するように構成される。バイアス信号pbiasは、バイアストランジスタ550をオンにして、どれだけのバイアス電流(Ibias)が、電圧源VDDからバイアストランジスタ550を通って起動スイッチ530および540に流れることができるかを制御することができる。バイアス電流Ibiasの決定の詳細については、図3を参照しながら上記で説明した。遅延回路500がオン状態にあるとき、enbは低であり、起動スイッチ530をオンにして、バイアス電流Ibiasが起動スイッチ530を通ってコア200aに流れることを可能にする。イネーブル信号enはenbに対して相補であるので、enbが低のときにenは高であり、したがって、他の起動スイッチ540をオフにする。その結果、他の起動スイッチ540を通って電流は流れない。
【0047】
いくつかの実装形態では、他の起動スイッチ540のドレインは、一対のpMOSトランジスタ510および520のソースに結合される。一対のpMOSトランジスタ510および520は、遅延回路500内に補助分岐を形成する。pMOSトランジスタ510および520のドレインは、それぞれ、出力ノードoutn208とoutp209とに結合される。遅延回路500がオフ状態にあるとき、イネーブル信号「en」は低であり、相補信号「enb」は高である。enbが高になると、起動スイッチ530はオフになり、バイアス電流Ibiasが起動スイッチ530を通って流れるのを妨げる。その一方で、enが低である場合、起動スイッチ540がオンになり、バイアス電流Ibiasが他の起動スイッチ540を通って補助分岐内のpMOSトランジスタ510および520に流れることを可能にする。いくつかの実装形態では、pMOSトランジスタ510のゲートは、接地またはVSSに結合される(すなわち、「低にされる」)一方で、pMOSトランジスタ520のゲートは、図3のバイアス発生器300などのバイアス発生器からのバイアス電圧nbiasに結合される(すなわち、「高にされる」)。それゆえ、一対のpMOSトランジスタ510および520は、バイアス電圧nbiasに基づいて遅延回路500のオフ状態の直流(DC)レベルを規定することができる。遅延回路500がオン状態に遷移する(または活性化される)とき、enは高になる一方で、enbは低になる。その結果、起動スイッチ540はオフになり、バイアス電流Ibiasが補助分岐に流入するのを妨げる。反対に、起動スイッチ530はオンになり、バイアス電流Ibiasがコア200aに流入することを可能にする。pMOSトランジスタは、非常に速くオンになり得るので、この起動メカニズムは非常に速く、「ほぼ瞬時に」と言及されることがある。したがって、遅延回路500は、ほぼ瞬時にオンまたはオフになる能力を有するリング発振器を実装することにおいて、特に有利である。リング発振器の一実装形態の詳細について、以下で説明する。
【0048】
図6は、遅延回路(遅延回路200および/または遅延回路500など)とバイアス発生器300とを用いて組み立てられたリング発振器600の一実装形態を示す。リング発振器600は、バイアス発生器640と、3つの遅延回路610、620および630とを含む。他の実装形態では、リング発振器600は、より多くの遅延回路(たとえば、4つ、5つ、6つなど)を含んでもよい。バイアス発生器640は、遅延回路610～630の各々に結合されて、2つのバイアス信号、pbiasおよびnbiasを遅延回路610～630の各々に供給する。リング発振器600は、バイアス信号を遅延回路610～630に供給するために、2つ以上のバイアス発生器を有することができることを諒解されたい。たとえば、1つのバイアス発生器が遅延回路610～630の各々に対して設けられてよく、または1つのバイアス発生器が遅延回路610～630のサブセットに対して設けられてよもよい。バイアス発生器640のいくつかの実装形態については、図3を参照しながら上記で説明した。
【0049】
いくつかの実装形態では、リング発振器600は、3つの遅延回路610～630を有する。遅延回路610～630は、互いに結合されてリングを形成する。具体的には、遅延回路610の出力が、遅延回路620の入力に結合される。同様に、遅延回路620の出力が、遅延回路630の入力に結合され、遅延回路630の出力が、スイッチ605を介して遅延回路610の入力に結合されて、リングを完成する。遅延回路610～630は、図5に示す遅延回路500を使用して実装され得る。いくつかの実装形態では、スイッチ605は、nMOSトランジスタ(図示せず)を使用して実装され得、nMOSトランジスタは、イネーブル信号enが高に移行することに応答してオンになり、その逆も成り立つ。
【0050】
リング発振器が不活性化される(またはオフになる)とき、イネーブル信号enは低であり、その相補信号enbは高である。上記で説明したように、スイッチ605は、イネーブル信号enが低であることに応答してオフになる。同じく、図5を参照しながら上記で説明したように、遅延回路610～630の各々は、enが低であると起動スイッチ530がオフになるので、同じく不活性化される(オフになる)。さらに、起動スイッチ540が、enbによってオンになるので、バイアス電流は、遅延回路610～630の各々の補助分岐に流入する。図3を参照しながら上記で説明したように、pMOSトランジスタ510のゲートは、接地またはVSSに結合される(すなわち、「低にされる」)一方で、pMOSトランジスタ520のゲートは、バイアス発生器640からのバイアス電圧nbiasに結合される(すなわち、「高にされる」)。それゆえ、一対のpMOSトランジスタ510および520は、バイアス電圧nbiasに基づいて遅延回路610～630のうちのそれぞれの1つのオフ状態のDCレベルを規定することができる。言い換えれば、遅延回路610～630の各々の出力(すなわち、図5のoutpおよびoutn)は、リング発振器600の起動(または活性化)に備えるのに適した論理レベルによって規定され得る。
【0051】
イネーブル信号enが高に移行し、相補信号enbが低に移行して、リング発振器600をオンにする(または活性化する)とき、起動スイッチ530がオンになって起動スイッチ540がオフになる。その結果、バイアス電流が、遅延回路610～630の各々のコア200aに流入して遅延回路610～630を活性化する一方で、それらのそれぞれの補助分岐への電流の流れが遮断される。nMOSおよびpMOSトランジスタは、非常に速くオン/オフを切り替えることができ、遅延段階610～630の出力は、すでに活性化に備えて明確に定義された論理レベルに置かれているので、上記で説明したリング発振器600のオフ状態からオン状態への遷移は、非常に速い。
【0052】
バイアス発生器300によって提供されるPVT安定なバイアス信号の別の有利なアプリケーションは、遅延回路のいくつかの実装形態における微細チューニングの中にある。そのようなアプリケーションの一例を、図7A～図7Cに示す。図7Aは、キャパシタアレイ700Aを使用する図5の遅延回路500内の負荷キャパシタ285および295など、CMOS遅延回路の負荷キャパシタの一実装形態を示す。キャパシタアレイ700Aは、4つの一対のキャパシタ710Aおよび710B、720Aおよび720B、730Aおよび730Bならびに740Aおよび740Bを含む。キャパシタ710A、710B、720A、720B、730A、730B、740Aおよび740Bの各々は、MOSキャパシタを使用して実装され得る。710A、720A、730Aおよび740Aのゲートは、すべて、出力ノードoutpに結合される。同様に、710B、720B、730Bおよび740Bのゲートは、すべて、出力ノードoutnに結合される。キャパシタ710Aと710Bとの間のノードは、VSSまたは接地などの低電圧に接続される(すなわち、低にされる)。したがって、キャパシタペア710Aおよび710Bは、出力ノードoutpおよびoutnに結合されて、固定された最小負荷キャパシタンスを遅延回路に供給する。キャパシタ720Aと720Bとの間のノードは、一緒に接続されて、制御ビットD0を受信するように構成される。同様に、キャパシタ730Aと730Bとの間のノードは、一緒に接続されて、制御ビットD1を受信するように構成され、キャパシタ740Aと740Bとの間のノードは、一緒に接続されて、制御ビットD2を受信するように構成される。制御ビットD2～D0の値に基づいて、キャパシタペア740Aおよび740B、730Aおよび730B、ならびに720Aおよび720Bは、それぞれ、出力ノードoutpおよびoutnに選択的に結合され得る。キャパシタペア740Aおよび740B、730Aおよび730B、ならびに720Aおよび720Bを出力ノードoutpおよびoutnに選択的に接続することによって、キャパシタアレイ700Aの有効キャパシタンスが調整され得る。
【0053】
図7Bは、図7Aのキャパシタアレイ700Aを具現化する回路図を示す。回路モデル600Bでは、4つの一対のキャパシタ710Aおよび710B、720Aおよび720B、730Aおよび730Bならびに740Aおよび740Bは、それぞれ、キャパシタ710、720、730および740によって表されるかまたは具現化される。加えて、キャパシタ720、730および740の各々は、キャパシタアレイ700Bの回路モデル内のそれぞれのスイッチと接地との間に結合される。制御ビットD2～D0に応答して、スイッチは、キャパシタ720、730および740を、個別にまたは組合せでキャパシタ710に選択的に結合し、それにより、異なる有効負荷キャパシタンスを遅延回路に供給するようにキャパシタアレイ700Bを構成することができる。
【0054】
いくつかの実装形態では、制御ビットD2～D0の各々は、図7Cに示すインバータによって供給される。図7Cに示す3つのインバータ750、760および770がある。インバータ750は信号D0bを受信してD0を出力し、インバータ760は信号D1bを受信してD1を出力し、インバータ770は信号D2bを受信してD2を出力する。チップへの電圧源のうちの1つまたは複数を使用する代わりに、インバータ750、760および770のすべてが、バイアス電圧nbiasをそれらの電圧源として使用することができる。上記で説明したように、バイアス電圧nbiasは、図3に示すバイアス発生器300によって供給され得る。インバータ750、760および770への電圧源としてバイアス電圧nbiasを使用することにおいて、いくつかの利点が存在する。第1に、バイアス電圧nbiasは、チップ電源雑音(chip supply noise)または電圧設定から分離される。第2に、出力ノードoutpおよびoutnにおける差動振幅は、交流(AC)接地の近くにバイアスノードを作ることができる。さらに、図7Cに示す設計において、付加的な電圧バッファは不要である。
【0055】
図8は、相補型金属酸化膜半導体(CMOS)回路を使用して正確かつPVT安定な時間遅延または周波数を生成するための方法800の一実装形態を示す。方法は、上記で説明した遅延回路200および/または遅延回路500ならびにバイアス発生器300の様々な実装形態によって実行され得る。
【0056】
方法800は、ブロック810において開始し、そこにおいて、基準電圧が、バイアス発生器内の演算増幅器の正入力において抵抗モジュールを使用して供給される。たとえば、演算増幅器および抵抗モジュールは、それぞれ、図3に示すバイアス発生器300内の演算増幅器310および抵抗モジュール320であり得る。次いで、方法800は、ブロック820に移行する。ブロック820では、一対のpMOSトランジスタのゲートおよび補償キャパシタが、演算増幅器の出力に結合されて、第1のバイアス信号を生成する。たとえば、第1のバイアス信号は、図3に示すpbiasであり得る。さらに、一対のpMOSトランジスタおよび補償キャパシタは、それぞれ、図3に示す一対のpMOSトランジスタ370および380ならびに補償キャパシタ350であり得る。ブロック820から、方法はブロック830に移行することができ、そこにおいて、一対のnMOSトランジスタが、演算増幅器の負端子に結合されて、第2のバイアス信号を生成する。たとえば、第2のバイアス信号は、図3に示すnbiasであり得る。さらに、一対のnMOSトランジスタは、図3の一対のnMOSトランジスタ330および340であり得る。いくつかの実装形態では、一対のnMOSトランジスタは、図2に示す遅延回路200の、一対のnMOSトランジスタ230および240または一対のnMOSトランジスタ250および260など、遅延回路内の別の一対のnMOSトランジスタと実質的に同じであり得る。
【0057】
いくつかの実装形態では、抵抗モジュールは、スイッチトキャパシタ抵抗器を有する。スイッチトキャパシタ抵抗器は、スイッチと、互いに並列に結合されたCSWのキャパシタンスを有する第1のキャパシタおよびCHのキャパシタンスを有する第2のキャパシタとを使用して実装され得る。次いで、バイアス発生器を使用してバイアスされたCMOS遅延回路の遅延は、CMOS遅延回路の負荷キャパシタンスCLの、CSWに対する比に比例することができる。一般に、CLのCSWに対する比は、半導体回路内の個別の構成要素のキャパシタンス(またはインピーダンス)に対して、より正確に制御され得ることに留意されたい。したがって、方法800は、従来の手法よりも、よりPVT安定な時間遅延を提供することができる。
【0058】
本開示の以上の説明は、いかなる当業者も本開示を作成または使用することが可能となるように提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は本明細書で説明する例に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【0059】
100 バイアス回路
110 演算増幅器
120 n型金属酸化膜半導体(nMOS)トランジスタ
131 抵抗器
132 抵抗器
133 抵抗器
140 従来のバイアス回路
141 バンドギャップ電流基準
143 nMOSトランジスタ
145 基準電流Iref
147 バイアス電圧Vbias
150 遅延回路
160 遅延段階
161A 入力トランジスタ
161B 入力トランジスタ
162A 負荷抵抗
162B 負荷抵抗
163 バイアストランジスタ
170 遅延段階
171A 入力トランジスタ
171B 入力トランジスタ
172A 負荷抵抗
172B 負荷抵抗
173 バイアストランジスタ
181 粗いキャパシタバンク
182 粗いキャパシタバンク
183 細かいキャパシタバンク
184 細かいキャパシタバンク
200 CMOS遅延回路
200a コア
201 入力inp
202 入力inn
208 出力ノードoutn
209 出力ノードoutp
210 入力トランジスタ
220 入力トランジスタ
230 アクティブ負荷トランジスタ
240 アクティブ負荷トランジスタ
250 トランジスタ
260 トランジスタ
270 バイアストランジスタ
280 負荷キャパシタ
285 負荷キャパシタ
290 負荷キャパシタ
295 負荷キャパシタ
300 バイアス発生器
305 電圧源VDD
310 演算増幅器
320 オンチップ抵抗モジュール
330 nMOSトランジスタ
340 nMOSトランジスタ
350 第1の補償キャパシタ
360 第2の補償キャパシタ
370 pMOSトランジスタ
380 pMOSトランジスタ
390 ノードnbias
400 スイッチトキャパシタ抵抗器
401 ノード
402 ノード
410 第1のスイッチ
420 第1のキャパシタCSW
430 第2のキャパシタCH
440 第2のスイッチ
500 CMOS遅延回路
510 pMOSトランジスタ
520 pMOSトランジスタ
530 起動スイッチ
540 起動スイッチ
550 バイアストランジスタ
600 リング発振器
601 入力
605 スイッチ
609 出力
610 遅延回路
620 遅延回路
630 遅延回路
640 バイアス発生器
700A キャパシタアレイ
700B キャパシタアレイ
710A キャパシタ
710B キャパシタ
720A キャパシタ
720B キャパシタ
730A キャパシタ
730B キャパシタ
740A キャパシタ
740B キャパシタ
750 インバータ
760 インバータ
770 インバータ
110 演算増幅器
120 n型金属酸化膜半導体(nMOS)トランジスタ
131 抵抗器
132 抵抗器
133 抵抗器
140 従来のバイアス回路
141 バンドギャップ電流基準
143 nMOSトランジスタ
145 基準電流Iref
147 バイアス電圧Vbias
150 遅延回路
160 遅延段階
161A 入力トランジスタ
161B 入力トランジスタ
162A 負荷抵抗
162B 負荷抵抗
163 バイアストランジスタ
170 遅延段階
171A 入力トランジスタ
171B 入力トランジスタ
172A 負荷抵抗
172B 負荷抵抗
173 バイアストランジスタ
181 粗いキャパシタバンク
182 粗いキャパシタバンク
183 細かいキャパシタバンク
184 細かいキャパシタバンク
200 CMOS遅延回路
200a コア
201 入力inp
202 入力inn
208 出力ノードoutn
209 出力ノードoutp
210 入力トランジスタ
220 入力トランジスタ
230 アクティブ負荷トランジスタ
240 アクティブ負荷トランジスタ
250 トランジスタ
260 トランジスタ
270 バイアストランジスタ
280 負荷キャパシタ
285 負荷キャパシタ
290 負荷キャパシタ
295 負荷キャパシタ
300 バイアス発生器
305 電圧源VDD
310 演算増幅器
320 オンチップ抵抗モジュール
330 nMOSトランジスタ
340 nMOSトランジスタ
350 第1の補償キャパシタ
360 第2の補償キャパシタ
370 pMOSトランジスタ
380 pMOSトランジスタ
390 ノードnbias
400 スイッチトキャパシタ抵抗器
401 ノード
402 ノード
410 第1のスイッチ
420 第1のキャパシタCSW
430 第2のキャパシタCH
440 第2のスイッチ
500 CMOS遅延回路
510 pMOSトランジスタ
520 pMOSトランジスタ
530 起動スイッチ
540 起動スイッチ
550 バイアストランジスタ
600 リング発振器
601 入力
605 スイッチ
609 出力
610 遅延回路
620 遅延回路
630 遅延回路
640 バイアス発生器
700A キャパシタアレイ
700B キャパシタアレイ
710A キャパシタ
710B キャパシタ
720A キャパシタ
720B キャパシタ
730A キャパシタ
730B キャパシタ
740A キャパシタ
740B キャパシタ
750 インバータ
760 インバータ
770 インバータ
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【手続補正書】
【提出日】2022-06-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
一対の差動入力信号を受信して、時間における遅延の後に一対の差動出力信号を生成するように構成された少なくとも1つの相補型金属酸化膜半導体(CMOS)遅延回路と、前記少なくとも1つのCMOS遅延回路に第1のバイアス信号および第2のバイアス信号を供給するように構成されたバイアス発生器とを含み、前記バイアス発生器は、
出力、正入力端子および負入力端子を有する演算増幅器と、
前記正入力端子と接地との間に結合され、スイッチならびに互いに並列に結合されたC SW のキャパシタンスを有する第1のキャパシタおよびC H のキャパシタンスを有する第2のキャパシタを有するスイッチトキャパシタ抵抗器を含む、抵抗モジュールと、
前記負入力端子と前記接地との間に結合された、一対のn型金属酸化膜半導体(nMOS)トランジスタとを含み、前記演算増幅器の前記出力は、前記第1のバイアス信号を供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、装置。
【請求項2】
前記少なくとも1つのCMOS遅延回路は、第1の入力トランジスタと第1の一対のnMOSトランジスタとを有する第1の分岐を含み、前記第1の一対のnMOSトランジスタは、前記第1の入力トランジスタのドレインと前記接地との間に互いに並列に結合される、請求項1に記載の装置。
【請求項3】
前記少なくとも1つのCMOS遅延回路は、第2の入力トランジスタと第2の一対のnMOSトランジスタとを有する第2の分岐をさらに含み、前記第2の一対のnMOSトランジスタは、前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合され、前記バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタ、および前記第2の一対のnMOSトランジスタは、実質的に同じである、請求項2に記載の装置。
【請求項4】
前記少なくとも1つのCMOS遅延回路は、ゲート、ソースおよびドレインを有するバイアストランジスタをさらに含み、前記ゲートは、前記バイアス発生器から前記第1のバイアス信号を受信するように構成され、前記ソースは、電圧源を受けるように構成される、請求項3に記載の装置。
【請求項5】
前記バイアストランジスタは、p型金属酸化膜半導体(pMOS)トランジスタである、請求項4に記載の装置。
【請求項6】
前記遅延は、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項1に記載の装置。
【請求項7】
前記少なくとも1つのCMOS遅延回路は、さらに、第1の出力ノードと前記接地との間に結合された第1の負荷キャパシタと、
第2の出力ノードと前記接地との間に結合された第2の負荷キャパシタとを含み、前記第1の負荷キャパシタおよび前記第2の負荷キャパシタは、実質的に同じキャパシタンスCLを有し、前記遅延は、CLのCSWに対する比に比例する、請求項1に記載の装置。
【請求項8】
前記少なくとも1つのCMOS遅延回路は、前記遅延の微細チューニングのためのキャパシタアレイをさらに含み、前記キャパシタアレイは、前記バイアス発生器からの前記第2のバイアス信号によってバイアスされる複数のバッファから複数の制御ビットを受信するように構成される、請求項1に記載の装置。
【請求項9】
前記第1の一対のnMOSトランジスタの第1のnMOSトランジスタのゲートおよび前記第2の一対のnMOSトランジスタの第2のnMOSトランジスタのゲートが、一緒に結合されて、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項3に記載の装置。
【請求項10】
一対の差動入力信号を受信して、時間における遅延の後に一対の差動出力信号を生成するように構成された、少なくとも1つの相補型金属酸化膜半導体(CMOS)遅延回路であって、前記少なくとも1つのCMOS遅延回路は、
第1の入力トランジスタおよび前記第1の入力トランジスタのドレインと接地との間に互いに並列に結合された第1の一対のn型金属酸化膜半導体(nMOS)トランジスタを有する第1の分岐と、
第2の入力トランジスタおよび前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合された第2の一対のnMOSトランジスタを有し、バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタおよび前記第2の一対のnMOSトランジスタは実質的に同じである、第2の分岐と、
ゲート、ソースおよびドレインを有し、前記ソースは電圧源を受けるように構成される、バイアストランジスタと、
ソース、ドレインおよびゲートを有する第1の起動スイッチであって、前記第1の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合され、前記第1の起動スイッチの前記ドレインは、前記第1の入力トランジスタのソースに結合される、第1の起動スイッチと、
ソース、ドレインおよびゲートを有する第2の起動スイッチであって、前記第2の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合される、第2の起動スイッチと、
第1のp型金属酸化膜半導体(pMOS)トランジスタおよび第2のpMOSトランジスタを有する補助分岐とを含み、前記第1のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第1の入力トランジスタの前記ドレインとの間に結合され、前記第2のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第2の入力トランジスタの前記ドレインとの間に結合される、少なくとも1つのCMOS遅延回路と、
前記少なくとも1つのCMOS遅延回路に第1のバイアス信号および第2のバイアス信号を供給するように構成されたバイアス発生器とを含み、
前記バイアス発生器は、出力、正入力端子および負入力端子を有する演算増幅器と、前記正入力端子と接地との間に結合された抵抗モジュールと、前記負入力端子と前記接地との間に結合された、一対のnMOSトランジスタとを含み、前記演算増幅器の前記出力は、前記第1のバイアス信号を前記バイアストランジスタの前記ゲートに供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、装置。
【請求項11】
前記補助分岐の前記第1のpMOSトランジスタのゲートが、低電圧源を受けるように構成され、前記補助分岐の前記第2のpMOSトランジスタのゲートが、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項10に記載の装置。
【請求項12】
前記抵抗モジュールは可変抵抗器を含む、請求項10に記載の装置。
【請求項13】
互いに直列に結合されてリングを形成する複数の相補型金属酸化膜半導体(CMOS)遅延回路であって、前記複数のCMOS遅延回路の各々は、一対の差動入力信号を受信し、時間における遅延の後に一対の差動出力信号を生成するように構成される、複数のCMOS遅延回路と、前記複数のCMOS遅延回路のうちの少なくとも1つに第1のバイアス信号(pbias)および第2のバイアス信号(nbias)を供給するように構成されたバイアス発生器とを含み、前記少なくとも1つのバイアス発生器は、
出力、正入力端子および負入力端子を有する演算増幅器と、
前記正入力端子と接地との間に結合され、スイッチならびに互いに並列に結合されたC SW のキャパシタンスを有する第1のキャパシタおよびC H のキャパシタンスを有する第2のキャパシタを有するスイッチトキャパシタ抵抗器を含む、抵抗モジュールと、
前記負入力端子と前記接地との間に結合された、一対のn型金属酸化膜半導体(nMOS)トランジスタとを含み、前記演算増幅器の前記出力は、前記第1のバイアス信号を供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、リング発振器。
【請求項14】
前記複数のCMOS遅延回路の各々は、第1の入力トランジスタと第1の一対のnMOSトランジスタとを有する第1の分岐を含み、前記第1の一対のnMOSトランジスタは、前記第1の入力トランジスタのドレインと前記接地との間に互いに並列に結合される、請求項13に記載のリング発振器。
【請求項15】
前記複数のCMOS遅延回路の各々は、第2の入力トランジスタと第2の一対のnMOSトランジスタとを有する第2の分岐をさらに含み、前記第2の一対のnMOSトランジスタは、前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合され、前記バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタ、および前記第2の一対のnMOSトランジスタは、実質的に同じである、請求項14に記載のリング発振器。
【請求項16】
前記複数のCMOS遅延回路の各々は、ゲート、ソースおよびドレインを有するバイアストランジスタをさらに含み、前記ゲートは、前記バイアス発生器から前記第1のバイアス信号を受信するように構成され、前記ソースは、電圧源を受けるように構成される、請求項15に記載のリング発振器。
【請求項17】
前記バイアストランジスタは、p型金属酸化膜半導体(pMOS)トランジスタである、請求項16に記載のリング発振器。
【請求項18】
前記遅延は、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項13に記載のリング発振器。
【請求項19】
前記複数のCMOS遅延回路の各々は、さらに、第1の出力ノードと前記接地との間に結合された第1の負荷キャパシタと、
第2の出力ノードと前記接地との間に結合された第2の負荷キャパシタとを含み、前記第1の負荷キャパシタおよび前記第2の負荷キャパシタは、実質的に同じキャパシタンスCLを有し、前記遅延は、CLのCSWに対する比に比例する、請求項13に記載のリング発振器。
【請求項20】
前記複数のCMOS遅延回路の各々は、前記遅延の微細チューニングのためのキャパシタアレイをさらに含み、前記キャパシタアレイは、前記第2のバイアス信号によってバイアスされる複数のバッファから複数の制御ビットを受信するように構成される、請求項13に記載のリング発振器。
【請求項21】
前記第1の一対のnMOSトランジスタの第1のnMOSトランジスタのゲートおよび前記第2の一対のnMOSトランジスタの第2のnMOSトランジスタのゲートが、一緒に結合されて、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項15に記載のリング発振器。
【請求項22】
互いに直列に結合されてリングを形成する複数の相補型金属酸化膜半導体(CMOS)遅延回路であって、前記複数のCMOS遅延回路の各々は、
一対の差動入力信号を受信し、時間における遅延の後に一対の差動出力信号を生成するように構成され、前記複数のCMOS遅延回路の各々は、第1の入力トランジスタおよび前記第1の入力トランジスタのドレインと接地との間に互いに並列に結合された第1の一対のn型金属酸化膜半導体(nMOS)トランジスタを有する第1の分岐と、
第2の入力トランジスタおよび前記第2の入力トランジスタのドレインと前記接地との間に互いに並列に結合された第2の一対のnMOSトランジスタを有し、バイアス発生器の前記一対のnMOSトランジスタ、前記第1の一対のnMOSトランジスタおよび前記第2の一対のnMOSトランジスタは実質的に同じである、第2の分岐と、
ゲート、ソースおよびドレインを有し、前記ソースは電圧源を受けるように構成される、バイアストランジスタと、
ソース、ドレインおよびゲートを有する第1の起動スイッチであって、前記第1の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合され、前記第1の起動スイッチの前記ドレインは、前記第1の入力トランジスタのソースに結合される、第1の起動スイッチと、
ソース、ドレインおよびゲートを有する第2の起動スイッチであって、前記第2の起動スイッチの前記ソースは、前記バイアストランジスタの前記ドレインに結合される、第2の起動スイッチと、
第1のp型金属酸化膜半導体(pMOS)トランジスタおよび第2のpMOSトランジスタを有する補助分岐とをさらに含み、前記第1のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第1の入力トランジスタの前記ドレインとの間に結合され、前記第2のpMOSトランジスタは、前記第2の起動スイッチの前記ドレインと前記第2の入力トランジスタの前記ドレインとの間に結合される、複数のCMOS遅延回路と、
前記複数のCMOS遅延回路のうちの少なくとも1つに第1のバイアス信号および第2のバイアス信号を供給するように構成されたバイアス発生器とを含み、
前記少なくとも1つのバイアス発生器は、出力、正入力端子および負入力端子を有する演算増幅器と、前記正入力端子と接地との間に結合された抵抗モジュールと、前記負入力端子と前記接地との間に結合された、一対のnMOSトランジスタとを含み、
前記演算増幅器の前記出力は、前記第1のバイアス信号を前記バイアストランジスタの前記ゲートに供給するように構成され、前記演算増幅器の前記負入力端子は、前記第2のバイアス信号を供給するように構成される、リング発振器。
【請求項23】
前記補助分岐の前記第1のpMOSトランジスタのゲートが、低電圧源を受けるように構成され、前記補助分岐の前記第2のpMOSトランジスタのゲートが、前記バイアス発生器から前記第2のバイアス信号を受信するように構成される、請求項22に記載のリング発振器。
【請求項24】
前記抵抗モジュールは可変抵抗器を含む、請求項22に記載のリング発振器。
【請求項25】
相補型金属酸化膜半導体(CMOS)遅延回路をバイアスするための方法であって、演算増幅器の正入力端子において抵抗モジュールを使用して基準電圧を供給するステップと、
一対のp型金属酸化膜半導体(pMOS)トランジスタのゲートおよび補償キャパシタを前記演算増幅器の出力端子に結合して、第1のバイアス信号(pbias)を生成するステップと、
一対のn型金属酸化膜半導体(nMOS)トランジスタを前記演算増幅器の負端子に結合して、前記負端子において第2のバイアス信号(nbias)を生成するステップとを含み、前記一対のnMOSトランジスタは、前記CMOS遅延回路内の一対のnMOSトランジスタと実質的に同じであり、
前記抵抗モジュールは、スイッチならびに互いに並列に結合されたC SW のキャパシタンスを有する第1のキャパシタおよびC H のキャパシタンスを有する第2のキャパシタを有するスイッチトキャパシタ抵抗器を含み、
前記CMOS遅延回路の遅延は前記CMOS遅延回路の負荷キャパシタC L のC SW に対する比に比例する、
方法。
【請求項26】
前記抵抗モジュールは可変抵抗器を含む、請求項25に記載の方法。
【請求項27】
前記CMOS遅延回路の遅延が、前記抵抗モジュールの等価抵抗Rrefに比例する、請求項25に記載の方法。
【国際調査報告】