(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-22
(54)【発明の名称】メモリサブシステムの電力無効化
(51)【国際特許分類】
G11C 5/14 20060101AFI20221215BHJP
G11C 7/24 20060101ALI20221215BHJP
【ＦＩ】
G11C5/14
G11C7/24
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022523810
(86)(22)【出願日】2020-10-22
(85)【翻訳文提出日】2022-06-09
(86)【国際出願番号】 US2020056889
(87)【国際公開番号】W WO2021081224
(87)【国際公開日】2021-04-29
(31)【優先権主張番号】62/924,866
(32)【優先日】2019-10-23
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/714,503
(32)【優先日】2019-12-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】カルティケヤン マノハル
(72)【発明者】
【氏名】パルトゥ メフディ
(57)【要約】
システムは、メモリデバイスと、バスコネクタとメモリデバイスをパワーオン及びオフするように適合された電源回路と結合された電力無効化回路とを含む。処理デバイスは、バスコネクタ、電力無効化回路、及びメモリデバイスに結合される。処理デバイスは、ＰＷＤＩＳ信号が第１の電圧レベルにある間にバスコネクタの電力無効化（ＰＷＤＩＳ）信号の状態を監視し、ＰＷＤＩＳ信号が第２の電圧レベルに遷移することに応答して、ＰＷＤＩＳ信号が第２の電圧レベルにある時間の長さが閾値基準を満たすか否かを判定することを行う。ＰＷＤＩＳ信号が第２の電圧レベルにある時間の長さが閾値基準を満たすことに応答して、処理デバイスは、汎用入力／出力信号を用いて電力無効化回路を有効化することを行う。
【特許請求の範囲】
【請求項1】
メモリデバイスと、ホストシステムのバスコネクタと、前記メモリデバイスをパワーオン及びオフするように適合された電源回路とに結合された電力無効化回路と、
前記バスコネクタ、前記電力無効化回路、及び前記メモリデバイスに動作可能に結合された処理デバイスであって、前記処理デバイスは、
ＰＷＤＩＳ信号が第１の電圧レベルにある間に前記バスコネクタの前記電力無効化（ＰＷＤＩＳ）信号の状態を監視することと、
前記ＰＷＤＩＳ信号が第２の電圧レベルに遷移することに応答して、前記ＰＷＤＩＳ信号が前記第２の電圧レベルにある時間の長さが閾値基準を満たすか否かを判定することと、
前記ＰＷＤＩＳ信号が前記第２の電圧レベルにある時間の前記長さが前記閾値基準を満たすことに応答して、汎用入力／出力信号を用いて前記電力無効化回路を有効化すること
を行う、前記処理デバイスと
を含む、システム。
【請求項2】
前記ＰＷＤＩＳ信号が前記第２の電圧レベルにある時間の前記長さを判定するために、前記処理デバイスは、タイマーを開始及び追跡することを行い、時間の前記長さは、前記閾値基準を満たすための３０秒～６０秒である、請求項１に記載のシステム。
【請求項3】
一旦有効化されると、前記電力無効化回路は、前記ＰＷＤＩＳ信号が前記第１の電圧レベルに戻って遷移することに応答して、前記処理デバイス及び前記メモリデバイスへの電力を遮断するための信号を前記電源回路へ送る、請求項１に記載のシステム。
【請求項4】
前記電力無効化回路は、相互に結合されたソースと、前記ＰＷＤＩＳ信号を受信するためのゲートを備えた第１の電界効果トランジスタ（ＦＥＴ）及び第２のＦＥＴであって、前記第２のＦＥＴの第２のゲートにおける前記ＰＷＤＩＳ信号のアサートされた入力に応答して、前記第１のＦＥＴのドレインはフローティングのままである、前記第１のＦＥＴ及び前記第２のＦＥＴと、
前記汎用入力／出力信号に応答して出力をアサートするためのラッチ回路と、
前記第１のＦＥＴの前記ドレインと前記ラッチ回路の前記出力とに結合された第３のＦＥＴであって、前記ラッチ回路の前記出力のアサートに応答して、前記第３のＦＥＴは、前記処理デバイス及び前記メモリデバイスへの電力を遮断するための信号を前記電源回路へ送ること行う、前記第３のＦＥＴと
を含む、請求項１に記載のシステム。
【請求項5】
前記電力が遮断されることに応答して、前記ラッチ回路は、前記汎用入力／出力信号の電圧状態にラッチし、前記ＰＷＤＩＳ信号が前記第２の電圧レベルに遷移するのを待機することを行い、前記ＰＷＤＩＳ信号が前記第２の電圧レベルに向かうことに応答して、前記第１のＦＥＴの前記ドレインは、前記第２の電圧レベルに遷移することを行い、前記電力を回復するための信号を前記第３のＦＥＴに前記電源回路へ送らせることを行う、請求項４に記載のシステム。
【請求項6】
前記第１のＦＥＴの第１のゲートに結合された抵抗器及びコンデンサの組み合わせを更に含み、前記第１のゲートにおける前記ＰＷＤＩＳ信号の前記アサートされた入力に応答して、前記抵抗器及びコンデンサは、デグリッチを実施するために前記ＰＷＤＩＳ信号の前記アサートされた入力を遅延させることを行う、請求項４に記載のシステム。
【請求項7】
前記メモリデバイスの初期のパワーアップ中に、前記電力無効化回路は、前記ＰＷＤＩＳ信号の状態を無視する、請求項１に記載のシステム。
【請求項8】
前記第１の電圧レベルは高電圧レベルであり、前記第２の電圧レベルは低電圧レベルである、請求項１に記載のシステム。
【請求項9】
メモリサブシステムをパワーオン及びオフするための電源回路と、ホストシステムのバスコネクタと前記電源回路とに結合された電力無効化回路と、
タイマーを含み、前記バスコネクタ、前記電力無効化回路、及び前記メモリサブシステムのメモリデバイスに動作可能に結合された、前記メモリサブシステムの処理デバイスであって、前記処理デバイスは、
前記メモリデバイスの初期のパワーアップ中に、前記バスコネクタの電力無効化（ＰＷＤＩＳ）信号の状態を無視することと、
前記メモリデバイスがパワーオンされた後、前記ＰＷＤＩＳ信号が高電圧レベルにある間に前記バスコネクタの前記ＰＷＤＩＳ信号の前記状態を監視することと、
前記ＰＷＤＩＳ信号が低電圧レベルに遷移することに応答して、前記タイマーを開始することと、
前記タイマーが閾値基準を満たすことに応答して、有効化信号を用いて前記電力無効化回路を有効化すること
を行う、前記処理デバイスと
を含むシステム。
【請求項10】
前記閾値基準は３０秒～６０秒である、請求項９に記載のシステム。
【請求項11】
一旦有効化されると、前記電力無効化回路は、前記ＰＷＤＩＳ信号が前記高電圧レベルに戻って遷移することを監視することと、
前記ＰＷＤＩＳ信号が前記高電圧レベルに戻って遷移することに応答して、前記メモリサブシステムへの電力を遮断するための信号を前記電源回路へ送ること
を行う、請求項９に記載のシステム。
【請求項12】
前記電力無効化回路は、相互に結合されたソースと、前記ＰＷＤＩＳ信号を受信するためのゲートとを備えた第１の電界効果トランジスタ（ＦＥＴ）及び第２のＦＥＴであって、前記第２のＦＥＴの第２のゲートにおける前記ＰＷＤＩＳ信号のアサートされた入力に応答して、前記第１のＦＥＴのドレインはフローティングのままである、前記第１のＦＥＴ及び前記第２のＦＥＴと、
前記有効化信号に応答して出力をアサートするためのラッチ回路と、
前記第１のＦＥＴの前記ドレインと前記ラッチ回路の前記出力とに結合された第３のＦＥＴであって、前記ラッチ回路の前記出力のアサートに応答して、前記第３のＦＥＴは、前記メモリサブシステムへの電力を遮断するための信号を前記電源回路へ送ることを行う、前記第３のＦＥＴと
を含む、請求項９に記載のシステム。
【請求項13】
前記電力が遮断されることに応答して、前記ラッチ回路は、前記有効化信号の高電圧状態にラッチし、前記ＰＷＤＩＳ信号が前記低電圧レベルに遷移するのを待機することを行い、前記ＰＷＤＩＳ信号が前記低電圧レベルに遷移することに応答して、前記第１のＦＥＴの前記ドレインは、前記低電圧レベルに遷移することを行い、前記電力を回復するための信号を前記第３のＦＥＴに前記電源回路へ送らせることを行う、請求項１２に記載のシステム。
【請求項14】
電力回復をトリガーするために前記低電圧レベルに遷移した場合に、前記ＰＷＤＩＳ信号の立ち下がりエッジにデグリッチを提供するための、前記第１のＦＥＴの第１のゲートに結合された抵抗器及びコンデンサの組み合わせと、前記電力と前記第２のＦＥＴのドレインとの間の第２の抵抗器とを更に含む、請求項１３に記載のシステム。
【請求項15】
ホストシステムのバスコネクタと電源回路とに結合された電力無効化回路と、前記バスコネクタ、前記電力無効化回路、及びメモリデバイスに動作可能に結合された処理デバイスとを含むシステムを動作させることであって、前記システムを動作させることは、前記メモリデバイスの初期のパワーアップ中に、前記バスコネクタの電力無効化（ＰＷＤＩＳ）信号の状態を無視することと、
前記メモリデバイスがパワーオンにされた後、前記ＰＷＤＩＳ信号が高電圧レベルにある間に、前記バスコネクタの前記ＰＷＤＩＳ信号の前記状態を前記処理デバイスが監視することと、
前記ＰＷＤＩＳ信号が低電圧レベルに遷移することに応答して、前記ＰＷＤＩＳ信号が前記低電圧レベルにある時間の長さが閾値基準を満たすか否かを判定することと、
前記ＰＷＤＩＳ信号が前記低電圧レベルにある時間の前記長さが前記閾値基準を満たすことに応答して、前記処理デバイスが汎用入力／出力信号を用いて前記電力無効化回路を有効化すること
を含むこと
を含む、方法。
【請求項16】
前記システムを動作させることは、ＰＷＤＩＳが前記システムによってサポートされているか否かを判定することと、
ＰＷＤＩＳが前記システムによって有効化されているか否かを判定するとと、
前記ＰＷＤＩＳがサポートされ、有効化されていると判定することに応答して、前記ＰＷＤＩＳ信号の前記状態の前記監視を有効化すること
を更に含む、請求項１５に記載の方法。
【請求項17】
タイマーを開始及び追跡することによって、前記ＰＷＤＩＳ信号が前記低電圧レベルにある時間の前記長さを判定することを更に含み、前記閾値基準を前記満たすことは、前記タイマーが３０～６０秒に到達することを含む、請求項１５に記載の方法。
【請求項18】
前記システムを動作させることは、一旦有効化されると、前記電力無効化回路が、前記ＰＷＤＩＳ信号が前記高電圧レベルに戻って遷移することに応答して、前記処理デバイス及び前記メモリデバイスへの電力を遮断するための信号を前記電源回路へ送ることを更に含む、請求項１５に記載の方法。
【請求項19】
前記電力無効化回路は、相互に結合されたソースを備えた第１の電界効果トランジスタ（ＦＥＴ）及び第２のＦＥＴと、ラッチ回路と、前記第１のＦＥＴの前記ドレインと前記メモリデバイス及び前記処理デバイスとに結合された第３のＦＥＴとを含み、前記システムを動作させることは、前記第１のＦＥＴ及び前記第２のＦＥＴのゲート、並びに前記ラッチ回路の入力において前記ＰＷＤＩＳ信号を受信することと、
前記第２のＦＥＴの第２のゲートにおける前記ＰＷＤＩＳ信号のアサートされた入力に応答して、前記第１のＦＥＴのドレイン出力をフローティングのままにすることと、
前記汎用入力／出力信号に応答して前記ラッチ回路の出力をアサートすることと、
前記ラッチ回路の前記出力を前記アサートすることに応答して前記第３のＦＥＴによって、前記処理デバイス及び前記メモリデバイスへの電力を遮断するための信号を前記電源回路へ送ること
を更に含む、請求項１５に記載の方法。
【請求項20】
前記電力を遮断することに応答して、前記システムを動作させることは、前記ラッチ回路を前記汎用入力／出力信号の高電圧状態にラッチすることと、
前記ＰＷＤＩＳ信号が前記低電圧レベルに遷移するのを待機することと、
前記ＰＷＤＩＳ信号が前記低電圧レベルに遷移することに応答して、前記第１のＦＥＴの前記ドレインにおける電圧を前記低電圧レベルに遷移させ、前記電力を回復するための信号を前記電源回路に信号を送るように前記第３のＦＥＴをトリガーすること
を更に含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
開示の実施形態は、一般的に、メモリサブシステムに関し、より具体的には、メモリサブシステムの電力無効化に関する。
【背景技術】
【0002】
メモリサブシステムは、データを蓄積する１つ以上のメモリデバイスを含み得る。メモリデバイスは、例えば、不揮発性メモリデバイス及び揮発性メモリデバイスであり得る。一般的に、ホストシステムは、メモリデバイスにデータを蓄積するため、及びメモリデバイスからデータを検索するためにメモリサブシステムを利用し得る。
【図面の簡単な説明】
【0003】
本開示は、以下に与えられる詳細な説明から、及び開示の様々な実施形態の添付の図面から、より完全に理解されるであろう。
【0004】
【図1A】開示の実施形態に従ったメモリサブシステムを含む例示的なコンピューティング環境を説明する。
【図1B】開示の実施形態に従ったメモリサブシステム及び電力無効化回路を含むより詳細なコンピューティング環境を説明する。
【図2】一実施形態に従ったメモリサブシステムの電力無効化をサポートするためのコントローラのファームウェアと電力無効化回路との間の相互作用を説明する方法のフローチャートである。
【図3A】幾つかの実施形態に従った電力無効化回路の概略図である。
【図3B】幾つかの実施形態に従った電力無効化回路の概略図である。
【図3C】幾つかの実施形態に従った電力無効化回路の概略図である。
【図4】一実施形態に従ったメモリサブシステムの電力無効化制御のための例示的な方法のフロー図である。
【図5A】様々な実施形態に従ったメモリサブシステムの電力無効化制御のための例示的な方法のフロー図である。
【図5B】様々な実施形態に従ったメモリサブシステムの電力無効化制御のための例示的な方法のフロー図である。
【図6】本開示の実施形態が動作し得る例示的なコンピュータシステムのブロック図である。
【発明を実施するための形態】
【0005】
本開示の態様は、メモリサブシステムの電源無効化をサポートするための回路及び関連するファームウェア機能に向けられている。メモリサブシステムは、ストレージデバイス、メモリモジュール、又はストレージデバイスとメモリモジュールとのハイブリッドであり得る。ストレージデバイス及びメモリモジュールの例は、図１Ａに関連して以下に説明される。一般的に、ホストシステムは、１つ以上のメモリコンポーネント又はデバイスを含むメモリサブシステムを利用し得る。ホストシステムは、メモリサブシステムに蓄積されるデータを提供し、メモリサブシステムから検索されるデータをリクエストし得る。
【0006】
メモリサブシステムは、ホストシステムからのデータを蓄積し得る複数のメモリコンポーネント又はメモリデバイスを含み得る。シリアル及びパラレルＡＴアタッチメント（例えば、ＳＡＴＡ、ＰＡＴＡ）に対するインターフェース等のバスコネクタでは、電力無効化機構は、サポート及び有効化される場合に、デバイス回路への電力を無効化するために使用され得る。例えば、ＳＡＴＡコネクタピン３（例えば、電力無効化（ＰＷＤＩＳ）ピン）がＴＨＮにより定義された数秒間ネゲートされ、その後アサートされた（ＴＨＡによって定義された）場合、ＳＡＴＡソリッドステートドライブ（ＳＳＤ）はパワーサイクルすべきである。表１は、例としてシリアルＡＴＡリビジョン３．３ゴールドに対するＰＷＤＩＳプロトコルを説明する。（既存の又は創出される）その他の電力無効化プロトコルが本開示により想定される。
【0007】
顧客は、主に、個々のメモリサブシステム、例えば、ストレージデバイス又はドライブへのオペレーターのアクセスを必要とせずにメモリサブシステムへの電力をリモートでオフにするために、このＰＷＤＩＳ機構を使用することに動機付けられる。この機構は、メモリサブシステムが望ましくない状態にあり、電力がオフにされ、又はパワーサイクルオンされる必要があり得る場合に、メモリサブシステムへの電力をリモートでオフ又は遮断するために使用され得る。メモリサブシステムとしてＳＳＤへの言及が主になされるが、その他のメモリサブシステム又はデバイスの電力をリモートで無効化することが想定されている。メモリサブシステムからの電力をオフ又は遮断することは、図１Ａ及び図１Ｂに説明するように、メモリサブシステムの処理デバイス及びメモリデバイスからの電力を切断することを含むと理解され得る。
【表1】
【0008】
幾つかの実施形態では、電力無効化機構は、メモリコントローラのファームウェアの実行とメモリサブシステム内に提供されるハードウェアとの組み合わせを介して有効化され得る。一実施形態では、ファームウェアは、ＰＷＤＩＳ（又はＰ３ピン）信号及び関連するレジスタを監視する。ＰＷＤＩＳ信号がサポートされ、ＰＷＤＩＳがローであるタイミング要件が満たされている場合、例えば、コントローラに電力が供給されていない場合であってもメモリサブシステム又はデバイスをパワーオフしパワーバックアップする時期を検出するために、コントローラは、ＰＷＤＩＳ信号の監視を更に実施するために電力無効化回路を有効化し得る。
【0009】
一実施形態では、システムは、メモリデバイスと、ホストシステムのバスコネクタに結合され、メモリサブシステムの少なくとも処理デバイス（例えば、コントローラ）及びメモリデバイスをパワーオン（及びオフ）にするように適合された電源回路に結合された電力無効化回路とを含み得る。処理デバイスは、バスコネクタ、電力無効化回路、及びストレージデバイスに動作可能に結合され得る。処理デバイスは、ＰＷＤＩＳ信号が高電圧レベルにある間、（例えば、ＳＡＴＡのためのＰ３ピンにおいて）バスコネクタの電源無効化（ＰＷＤＩＳ）信号の状態を監視するように適合され得る。ＰＷＤＩＳ信号が低電圧レベルに向かうことに応答して、処理デバイスは、ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たしているか否かを判定するために、タイマー（又は同等のもの）を使用し得る。一実施形態では、（閾値基準を満たすための）時間のこの長さは、少なくとも３０秒であるが、ベンダー又は実装に応じて、より長い期間（例えば、最大６０秒以上）に延長し得る。処理デバイスは更に、ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たすことに応答して、汎用入力／出力信号（ＧＰＩＯ）を介して電力無効化回路を有効化し得る。
【0010】
様々な実施形態において、一旦有効化されると、電力無効化回路は、ＰＷＤＩＳ信号が高電圧レベルに戻ることを監視し得、それに応答して、電力無効化回路は、メモリサブシステム、例えば、処理デバイス及びメモリデバイスへの電力を遮断することを行う。更に、メモリサブシステムの初期のパワーアップ中に、電力無効化回路は、ＰＷＤＩＳ信号の状態を無視するように適合され得、したがって、レガシーメモリサブシステムが依然として用いられ得る。本明細書では“高電圧レベル”及び“低電圧レベル”に言及されるが、これらは、後で論じるように、更新されたロジックで逆にされ得る。
【0011】
本開示の利点は、メモリサブシステムの遠隔でパワーオフする、及び／又はパワーオフし、その後パワーバックオンする（例えば、パワーサイクルする）機能を含むが、これらに限定されない。開示する実施形態は、ＰＷＤＩＳがサポート及び／又は有効化されないことがあるレガシーデバイスにおいてさえ、そうした電力遮断（又はサイクリング）を実施することを可能にする。このようにして、製造元又はオペレーターの要件に従って、様々なデバイス上で電力無効化機構が選択的に有効化され得る。その他の利点は、以下で論じるメモリサブシステムの電力無効化機構の当業者には明らかであろう。
【0012】
図１Ａは、本開示の幾つかの実施形態に従ったメモリサブシステム１１０を含む例示的なコンピューティングシステム１００Ａを説明する。メモリサブシステム１１０は、１つ以上の揮発性メモリデバイス（例えば、メモリデバイス１４０）、１つ以上の不揮発性メモリデバイス（例えば、メモリデバイス１３０）、又はそれらの組み合わせ等の媒体を含み得る。各メモリデバイス１３０又は１４０は、１つ以上のメモリコンポーネントであり得る。
【0013】
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、又はストレージデバイスとメモリモジュールとのハイブリッドであり得る。ストレージデバイスの例は、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、組み込みマルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、及びハードディスクドライブ（ＨＤＤ）を含む。メモリモジュールの例は、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、及び不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）を含む。
【0014】
コンピューティングシステム１００Ａは、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、車両（例えば、航空機、ドローン、列車、自動車、又は他の輸送手段）、モノのインターネット（ＩｏＴ）対応デバイス、組み込みコンピュータ（例えば、車両、産業用機器、若しくはネットワーク化された商用デバイス内に含まれるもの）、又はメモリ及び処理デバイスを含むそうしたコンピューティングデバイス等のコンピューティングデバイスであり得る。
【0015】
コンピューティングシステム１００Ａは、１つ以上のメモリサブシステム１１０に結合されたホストシステム１２０を含み得る。幾つかの実施形態では、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合される。図１Ａは、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を説明する。本明細書で使用するとき、“に結合される”又は“と結合される”は、一般的に、電気、光、及び磁気等の接続を含む、有線であるか無線であるかに関わらない、間接的通信接続又は（例えば、介在するコンポーネント又はデバイスがない）直接的通信接続であり得るコンポーネント又はデバイス間の接続を指す。
【0016】
ホストシステム１２０は、プロセッサチップセットと、プロセッサチップセットにより実行されるソフトウェアスタックとを含み得る。プロセッサチップセットは、１つ以上のコア、１つ以上のキャッシュ、メモリコントローラ（例えば、ＮＶＤＩＭＭコントローラ）、及びストレージプロトコルコントローラ（例えば、ＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含み得る。ホストシステム１２０は、例えば、メモリサブシステム１１０にデータを書き込むため、及びメモリサブシステム１１０からデータを読み出すためにメモリサブシステム１１０を使用する。
【0017】
ホストシステム１２０は、システムバス１５０を介して通信し得る物理ホストインターフェースを介してメモリサブシステム１１０に結合され得る。物理ホストインターフェースの例は、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）等を含むが、これらに限定されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。ホストシステム１２０は更に、メモリサブシステム１１０がＰＣＩｅインターフェースによりホストシステム１２０と結合される場合に、メモリコンポーネント（例えば、メモリデバイス１３０）にアクセスするために、ＮＶＭエクスプレス（ＮＶＭｅ）インターフェースを利用し得る。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御、アドレス、データ、及びその他の信号を渡すためのインターフェースを提供し得る。
【0018】
メモリデバイスは、異なるタイプの不揮発性メモリデバイス及び／又は揮発性メモリデバイスの任意の組み合わせを含み得る。揮発性メモリデバイス（例えば、メモリデバイス１４０）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）であり得るが、これらに限定されない。
【0019】
不揮発性メモリデバイス（例えば、メモリデバイス１３０）の幾つかの例は、ネガティブａｎｄ（ＮＡＮＤ）タイプのフラッシュメモリ及び３次元クロスポイント（“３Ｄクロスポイント”）等のライトインプレースメモリである。不揮発性メモリのクロスポイントアレイは、スタック可能なクロスグリッドデータアクセスアレイと組み合わせて、バルク抵抗の変化に基づいてビットストレージを実施し得る。また、多くのフラッシュベースのメモリとは対照的に、クロスポイント不揮発性メモリは、不揮発性メモリセルを事前に消去することなく不揮発性メモリセルがプログラミングされ得るライトインプレース動作を実施し得る。
【0020】
メモリデバイス１３０の各々は、メモリセルの１つ以上のアレイを含み得る。１つのタイプのメモリセル、例えば、シングルレベルセル（ＳＬＣ）は、セル毎に１ビットを蓄積し得る。マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、及びクアッドレベルセル（ＱＬＣ）等のその他のタイプのメモリセルは、セル毎に複数ビットを蓄積し得る。幾つかの実施形態では、メモリデバイス１３０の各々は、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、又はそれらの任意の組み合わせ等のメモリセルの１つ以上のアレイを含み得る。幾つかの実施形態では、特定のメモリデバイスは、メモリセルのＳＬＣ部分、及びＭＬＣ部分、ＴＬＣ部分、又はＱＬＣ部分を含み得る。メモリデバイス１３０のメモリセルは、データを蓄積するために使用されるメモリデバイスの論理ユニットを指し得るページとしてグループ化され得る。幾つかのタイプのメモリ（例えば、ＮＡＮＤ）では、ページは、ブロックを形成するためにグループ化され得る。
【0021】
３Ｄクロスポイントタイプ及びＮＡＮＤタイプのメモリ等の不揮発性メモリコンポーネントが説明されているが、メモリデバイス１３０は、リードオンリーメモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）、自己選択メモリ、その他のカルコゲナイドベースのメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、ネガティブｏｒ（ＮＯＲ）フラッシュメモリ、及び電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）等のその他のタイプの不揮発性メモリに基づき得る。
【0022】
メモリサブシステムコントローラ１１５（又は簡単にするためにコントローラ１１５）は、メモリデバイス１３０でのデータの読み出し、データの書き込み、又はデータの消去等の動作及びその他のそうした動作等の動作を実施するためにメモリデバイス１３０と通信し得る。メモリサブシステムコントローラ１１５は、１つ以上の集積回路及び／若しくはディスクリートコンポーネント、バッファメモリ、又はそれらの組み合わせ等のハードウェアを含み得る。ハードウェアは、本明細書に説明する動作を実施するための専用の（すなわち、ハードコードされた）ロジックを備えたデジタル回路を含み得る。メモリサブシステムコントローラ１１５は、マイクロコントローラ、特殊目的論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等）、又はその他の適切なプロセッサであり得る。
【0023】
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９内に蓄積された命令を実行するように構成されたプロセッサ１１７（例えば、処理デバイス）を含み得る。説明する例では、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信の処理を含む、メモリサブシステム１１０の動作を制御する様々なプロセス、動作、論理フロー、及びルーチンを実施するための命令を蓄積するように構成された組み込みメモリを含む。
【0024】
幾つかの実施形態では、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータ等を蓄積するメモリレジスタを含み得る。ローカルメモリ１１９は、マイクロコードを蓄積するためのリードオンリーメモリ（ＲＯＭ）をも含み得る。図１Ａの例示的なメモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含むものとして説明されているが、本開示の別の実施形態では、メモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含まず、代わりに、（例えば、外部ホストによって、又はメモリサブシステムとは別のプロセッサ若しくはコントローラによって提供される）外部制御に依存し得る。
【0025】
一般的に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンド又は動作を受信し得、メモリデバイス１３０への所望のアクセスを達成するために、コマンド又は動作を命令又は適切なコマンドに変換し得る。メモリサブシステムコントローラ１１５は、ウェアレベリング動作、ガベージコレクション動作、エラー検出及びエラー訂正コード（ＥＣＣ）動作、暗号化動作、キャッシング動作、並びにメモリデバイス１３０と関連付けられた論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ）、ネームスペース）と物理アドレス（例えば、物理ブロックアドレス）との間のアドレス変換等のその他の動作を担当し得る。メモリサブシステムコントローラ１１５は、物理ホストインターフェースを介してホストシステム１２０と通信するためのホストインターフェース回路を更に含み得る。ホストインターフェース回路は、ホストシステムから受信したコマンドをメモリデバイス１３０にアクセスにするためのコマンド命令に変換すると共に、メモリデバイス１３０と関連する応答をホストシステム１２０に対する情報に変換し得る。
【0026】
メモリサブシステム１１０はまた、説明されない追加の回路又はコンポーネントを含み得る。幾つかの実施形態では、メモリサブシステム１１０は、キャッシュ又はバッファ（例えば、ＤＲＡＭ）と、メモリサブシステムコントローラ１１５からアドレスを受信し得、メモリデバイス１３０にアクセスするためのアドレスをデコードし得るアドレス回路（例えば、行デコーダ及び列デコーダ）とを含み得る。
【0027】
幾つかの実施形態では、メモリデバイス１３０は、メモリデバイス１３０の１つ以上のメモリセル上で動作を実行するようにメモリサブシステムコントローラ１１５と連動して動作するローカル媒体コントローラ１３５を含む。外部コントローラ（例えば、メモリサブシステムコントローラ１１５）は、メモリデバイス１３０を外部で管理し（例えば、メモリデバイス１３０上で媒体管理動作を実施し）得る。幾つかの実施形態では、メモリデバイス１３０は、管理されたメモリデバイスであり、これは、同じメモリデバイスパッケージ内の媒体管理のためのローカルコントローラ（例えば、ローカルコントローラ１３５）と組み合わされた未加工なメモリデバイスである。管理されたメモリデバイスの例は、マネージドＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
【0028】
幾つかの実施形態では、コントローラ１１５は、エラー訂正コード（ＥＣＣ）エンコーダ／デコーダ１１１を含む。ＥＣＣエンコーダ／デコーダ１１１は、メモリデバイス１３０に書き込まれるデータに対するＥＣＣエンコードと、メモリデバイス１３０から読み出されたデータに対するＥＣＣデコードとを夫々実施し得る。ＥＣＣデコードは、未加工の読み出しデータのエラーを訂正するようにＥＣＣコードワードをデコードするために、及び多くの場合、未加工の読み出しデータ内のビットエラーの数を報告するためにも実施され得る。
【0029】
図１Ｂは、実施形態に従ったメモリサブシステム１１０及び電力無効化回路を含む、より詳細なコンピューティング環境１００Ｂを説明する。開示する実施形態では、ホストシステム１２０は、コンピューティング環境１１０Ｂのバスコネクタ１２４に結合された物理ホストインターフェース１２２（上記参照）を含み得る。物理ホストインターフェース１２２の例は、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、シリアルアタッチドＳＣＳＩ（ＳＡＳ）等を含むが、これらに限定されない。物理ホストインターフェース１２２は、例えば、バスコネクタ１２４を介して、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。
【0030】
コンピューティング環境１００Ｂは、説明するように、電源回路１６０に結合された電力無効化回路１５０を更に含み得、それらの両方は、メモリサブシステム１１０に結合される。図３Ａ～図３Ｃを参照してより詳細に論じられるであろう電源回路１６０は、コントローラ１１５からの電力無効化信号（ＰＷＤＩＳ）信号を監視するハンドオフを受信するために、コントローラ１１５から汎用入力／出力（ＧＰＩＯ）又はその他のイネーブル信号を受信するように適合され得る。電力無効化回路１５０は、それに応じて電源回路１６０をトリガーすることによって、メモリデバイス１３０又は１４０への電力のパワーオフ及び随意のサイクルバックオンを更に実施し得る。電源回路１６０は、したがって、電力無効化回路１５０からのパワーオン／オフ信号に応答し、それに応じてコントローラ１１５並びにメモリデバイス１３０及び／又は１４０への電力をオフに（又はバックオン）するように適合され得る。一実施形態では、電源回路１６０は、ＳＳＤアプリケーションのための高効率エネルギーストレージ及び管理ユニットであるＭＰ５５０５である。
【0031】
コントローラ１１５は、バスコネクタ１２４からＰＷＤＩＳ信号の電圧レベルを検出するために、電力無効化コネクタ（ＰＷＤＩＳ）モニタ１１３（又はＰＷＤＩＳ＿ＣＯＮＮモニタ）を更に含み得る。該電圧レベルは、（例えば、一実施形態では高い）第１の電圧レベル又は（例えば、一実施形態では低い）第２の電圧レベルであり得る。これらは、現在のＰＷＤＩＳプロトコルの電圧レベルである。逆の電圧レベルに応答するようにロジックが更新（現在のプロトコルから変更）された場合、第１の電圧レベルは、第２の電圧レベルと逆にされ得る。したがって、本開示では、関連するとみなされ得るのは、バスコネクタ１２４を介してＰＷＤＩＳ信号で用いられるＰＷＤＩＳプロトコルに従った、詳細に論じられであろうような電圧レベル間の遷移である。ＰＷＤＩＳコネクタモニタ１１３は、電源無効化の目的で電力無効化回路１５０を有効化又は活性化するためにＧＰＩＯ（又はその他の）信号を電力無効化回路１５０へ送信する前にＰＷＤＩＳ信号が第２の又は低電圧のレベルにある時間を判定するために使用されるタイマー１１３Ａを更に含み得、又は結合され得る。ＰＷＤＩＳコネクタモニタ１１３及びタイマー１１３Ａの機能は、後でより詳細に論じられるであろう。
【0032】
図２は、実施形態に従ったメモリサブシステムの電力無効化機構をサポートするための、コントローラのファームウェアと電力無効化回路との間の相互作用を説明する方法２００のフローチャートである。方法２００は、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行（ｒｕｎ）又は実行（ｅｘｅｃｕｔｅ）される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法２００は、図１Ａのコントローラ１１５（例えば、ＰＷＤＩＳコネクタモニタ１１３）によって実施される。方法２００のその他の部分は、電力無効化回路１５０によって、及び随意で電源回路１６０によっても実施され得る。特定のシーケンス又は順序で示されているが、特に明記しない限り、プロセスの順序は変更され得る。したがって、説明する実施形態は、ほんの一例として理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスは省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。その他のプロセスフローが可能である。
【0033】
図２を参照すると、動作２０２において、処理ロジックは、コールドパワーオン、例えば、メモリサブシステム１１０の初期のパワーアップを実施する。動作２０４において、処理ロジックは、メモリサブシステムが準備されていることを検出する。動作２０８において、処理ロジックは、例えば、ローカルレジスタ又はローカルメモリ１１９内に蓄積され得るコントローラ１１５からのＰＷＤＩＳ識別ビットを確認する。ＰＷＤＩＳ識別ビットは、ＰＷＤＩＳプロトコルがサポートされているか否か、サポートされる場合は有効化されているか否かを指し示し得る。動作２１０において、処理ロジックは、例えば、ＰＷＤＩＳ識別ビットの状態に応じて、ＰＷＤＩＳがサポートされているか否かを判定する。ＰＷＤＩＳがサポートされていない場合、動作２１２において、処理ロジックは、（例えば、バスコネクタのＰ３ピンからの）ＰＷＤＩＳ信号の状態を無視する。
【0034】
ＰＷＤＩＳがサポートされている場合、動作２１４において、処理ロジックは、例えば、ＰＷＤＩＳ識別ビットの状態に応じて、ＰＷＤＩＳが有効化されているか否かを判定する。ＰＷＤＩＳが有効化されていない場合、動作２１６において、処理ロジックは、ＰＷＤＩＳが常に有効化されているか否かを判定する。ＰＷＤＩＳが常に有効化されていない場合、動作２１２において、処理ロジックは、例えば、バスコネクタ１２４のＰ３ピンから来るＰＷＤＩＳ信号の状態を無視する。
【0035】
ＰＷＤＩＳが有効化（動作２１４）又は常に有効化（動作２１６）されている場合、動作２２０において、処理ロジックは、ＰＷＤＩＳ信号の監視を有効化する。ＰＷＤＩＳ信号が監視される場合、動作２２４において、処理ロジックは、夫々、ＰＷＤＩＳ信号電圧レベルが高いか、それとも低いか、例えば、第１の電圧レベルであるか、それとも第２の電圧レベルかを判定する。高電圧レベルにある場合、動作２２４において、処理ロジックは、ＰＷＤＩＳ信号を監視し続ける。処理ロジックがＰＷＤＩＳ信号の低電圧レベルへの遷移を検出した場合、動作２２７において、処理ロジックは、ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たすか（例えば、３０秒、４０秒、６０秒等に到達したか）否かを判定するために、タイマー１１８Ａを使用する。ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たしている場合、動作２３０Ａにおいて、処理ロジックは、電力無効化回路１５０を有効化するために、ＧＰＩＯ（又はその他の有効化）信号を送信する。
【0036】
図２を引き続き参照すると、動作２３０Ｂにおいて、電力無効化回路１５０は、ＧＰＩＯ又はその他の有効化信号を受信すると有効化される。動作２３５において、処理ロジックは、ＰＷＤＩＳ信号がアサートされたか否かを判定する（例えば、表１を参照）。ＰＷＤＩＳ信号が一旦アサートされると、動作２４０において、処理ロジックは、電力無効化回路に着信するＰＷＤＩＳ信号をある一定の数（例えば、少なくとも１、１．５、２、又はそれ以上）のマイクロ秒だけに遅延させる。このことは、着信するＰＷＤＩＳ信号のデグリッチを実施するためである。アサートされ、デグリッチ遅延に後続する場合、動作２４５において、処理ロジックは、電気ヒューズにおいて５ボルトの電源を遮断する。動作２５０において、処理ロジックは、例えば、コントローラ１１５（例えば、処理デバイス）及びメモリデバイス１３０又は１４０をパワーダウンするために、標準的電力損失ルーチンを実施する。動作２５０において、この標準的電力損失ルーティングは、コントローラ１１５及びメモリデバイス１３０又は１４０への電力の遮断を電源回路１６０に引き継がせるための信号を処理ロジックが電源回路１６０へ送信することを含み得る。コントローラ１１５のファームウェアが、ＧＰＩＯ信号を介した電力無効化回路１５０に対する監視をハンドオフするまで、電力無効化回路１５０は、ＰＷＤＩＳ信号を無視し得る。
【0037】
図３Ａ～図３Ｃは、幾つかの実施形態に従った電力無効化回路１５０の概略図である。様々な実施形態において、電力無効化回路１５０は、（例えば、Ｄ型ラッチ又はその他のタイプのラッチであり得る）ラッチ回路Ｕ４０、電界効果トランジスタ（ＦＥＴ）のセットＱ１、電圧バッファＵ４２、及び電圧スーパーバイザーＵ４３を含む。一実施形態では、ラッチ回路Ｕ４０は、ＰＷＤＩＳ信号（例えば、図３ＡのＰＷＤＩＳ＿ＣＯＮＮ）がアサートされることに応答してストレージデバイス１３０又は１４０が無電力モードになった場合に、高電圧レベルにあるＰＷＤＩＳイネーブル（ＰＷＤＩＳ＿ＥＮ）ＧＰＩＯ出力信号をラッチする。その結果、電力無効化回路１５０は、電力がコントローラ１１５から除去され、したがって、そのＧＰＩＯが低電圧レベルに移行したとしても、電力が供給され、有効化されたままであり得る。結果として、電力無効化回路１５０は、ＰＷＤＩＳ信号に直接反応し得、ＰＷＤＩＳ信号が（表１による高電圧レベルに）アサートされたままである限り電力を切断したままにし得、ＰＷＤＩＳ信号が（表１により低電圧レベルに）ネゲートされると直ぐにストレージデバイス１３０に電力を回復し得る。
【0038】
開示する実施形態では、ラッチ回路Ｕ４０のＰＧＩＮ信号は、入力電力が許容可能な閾値以下であることを指し示す電源回路１６０（図１Ｂ）からの電力良好信号を参照する。
【0039】
電力無効化回路１５０の様々な実施形態では、ラッチ回路Ｕ４０へのラッチ有効化（ＬＥ）及びＤ入力は２．８５Ｖ信号レベルであるので、ＶＣＣがＶＩＨレベルを許容範囲よりも上に設定し得るため、ＶＣＣは５Ｖ＿ＣＯＮＮに直接接続されない。電力無効化回路１５０は、この問題に対処するために、５Ｖから３Ｖまでの分圧器（Ｒ１５０／Ｒ１５１）を更に含み得る。ラッチ回路Ｕ４０から引き出される電流は、（例えば、４７．５ｋオームであり得る）Ｒ２２１により約７０マイクロアンペアに制限されるので、何らかの電流／抵抗（ＩＲ）の低下の問題が発生すると予想され、したがって、コンデンサＣ２７８は、信号遷移中の電荷と共にノイズデカップリングを提供するために配置される。
【0040】
開示する実施形態では、抵抗器（Ｒ４１＋Ｒ６５）及びコンデンサＣ２７７は、電力回復中にＰＷＤＩＳ＿ＣＯＮＮ信号の立ち下がりエッジ上にデグリッチ遅延（例えば、ＲＣ遅延）を提供し得る。更に、抵抗器Ｒ６５及びコンデンサＣ２７７は、電力シャットダウン中にＰＷＤＩＳ信号（例えば、図３ＡのＰＷＤＩＳ＿ＣＯＮＮ）の立ち上がりエッジ上でデグリッチ遅延を提供し得る。電力回復及びパワーダウンシーケンスは、５Ｖ＿ＣＯＮＮ＿ＥＮ信号をアサート／デアサートすることによってトリガーされ得、この信号は、電源回路１６０（図１Ｂ）をトリガーするために電気ヒューズ（ＥＦＵＳＥ）のイネーブル信号を制御する。
【0041】
電力無効化回路１５０は、コンポーネントＱ１内に（第１のゲートＧ１、第１のドレインＤ１、及び第１のソースＳ１を備えた）第１のＦＥＴと（第２のゲートＧ２、第２のドレインＤ２、及び第２のソースＳ２を備えた）第２のＦＥＴとを含む電界効果トランジスタ（ＦＥＴ）のセットを更に含み得、第１及び第２のＦＥＴのソースは相互に結合される。ＰＷＤＩＳ信号（例えば、ＰＷＤＩＳ＿ＣＯＮＮ）は、第１及び第２のＦＥＴの第１及び第２のゲートにおいて受信され得る。第３のＦＥＴ（Ｑ３）は、ラッチ回路Ｕ４０の出力（ピンＱ）及び第１のＦＥＴの第１のドレインに結合されたゲートを有し得る。電力無効化回路１５０は、初回又は初期のパワーアップ中にＰＷＤＩＳ信号の状態を無視し得る。したがって、本明細書に開示するメモリサブシステム１１０に従って設計されたＳＳＤは、電源無効化機構をもサポートしないホストにプラグインされ得る。
【0042】
開示する実施形態では、以前に説明したように電力無効化回路１５０が一旦有効化されると、電力無効化回路１５０は、ＰＷＤＩＳ信号（例えば、図３ＡのＰＷＤＩＳ＿ＣＯＮＮ）が高電圧レベルになるのを監視し得る。第３の電界効果トランジスタ（ＦＥＴ）Ｑ３のゲートは、電源回路１６０に信号を送るため、並びにコントローラ１１５及びメモリデバイス１３０又は１４０への電力をオフ（又は遮断）するために、高電圧レベルにある。ＰＷＤＩＳ信号が（例えば、低電圧レベルに）ローになるまで、又はローである間に、第１のＦＥＴの第１のドレインは（例えば、第２の電圧レベルに）ローにある。このことは、第３のＦＥＴ Ｑ３のゲートがローにあり、したがって、電力が遮断されないことを意味する。ＰＷＤＩＳ信号が（例えば、第１の又は高電圧レベルまで）ハイに一旦遷移すると、第１のＦＥＴの第１のドレインはフローティングのままである。コントローラ１１５は、ＧＰＩＯ信号を用いてピンＱが現在有効化されているので、ラッチ回路Ｕ４０の出力（ピンＱ）はハイであり得る。このことは、第３のＦＥＴ Ｑ３のゲートがハイであり、したがって、例えば、電力を遮断するための信号を電源回路１６０へ送ることを介して電力が現在遮断されていることを意味する。電力が一旦遮断されると、コントローラ１１５からのＧＰＩＯ信号も失われる。
【0043】
様々な実施形態では、電力が遮断されるが、ラッチ回路Ｕ４０は、以前の状態（例えば、高電圧レベル）にラッチし得、ＰＷＤＩＳ信号がローに、例えば、低電圧レベルに遷移するのを待機し得る。ＰＷＤＩＳ信号が低電圧レベルに一旦遷移すると、Ｑ１内の第１のＦＥＴの第１のドレインも低電圧レベルに遷移する。このことは、第３のＦＥＴ Ｑ３のゲートが再び低電圧レベルに遷移し、したがって、電力がコントローラ１１５及びストレージデバイス１３０に再接続される（例えば、サイクルバックオンされる）ことを意味する。
【0044】
電力無効化回路１５０のコンポーネントのその他の値は、異なる実装に対して、例えば、異なるストレージデバイス１３０又は１４０に対して異なる電圧レベルを適合させるために用いられ得る。論じたように、３Ａの回路は、第１の又は高電圧のレベルが第２の又は低電圧のレベルと逆にされる逆ロジックのために更新され得る。図３Ａ～図３Ｂの実装は、５ボルトの入力の実装用であるが、別のそうした異なる実装は、３．３電圧の入力等に適合させられ得る。
【0045】
図３Ｂを参照すると、電力無効化回路１５０は、ＰＧＩＮ信号が高電圧レベルになった後、ＶＣＣを通じてラッチ回路Ｕ４０に電力を供給する電圧スーパーバイザーＵ４３を含み得、これは、ラッチ回路Ｕ４０が既知の状態に上昇することを可能にするであろう。ＰＧＩＮが上昇する前にラッチ回路のパワーアップされている場合、Ｄラッチは、例えば、フローティング入力に起因して、未知の又は未判定の状態に出力する。電圧スーパーバイザーＵ４３は、ＰＷＤＩＳ信号の状態に関係なく、コントローラ１１５及びストレージデバイス１３０をパワーアップすることを可能にする。
【表2】
【0046】
より具体的には、正味のＰＧＩＮ信号は、電源回路１６０から到来し得、ストレージデバイス１３０への入力電力が一旦安定すると、高電圧レベルに遷移し得る。安定するまでに約１００ミリ秒かかり得る。電圧スーパーバイザーＵ４３は、ラッチ回路Ｕ４０がその後パワーアップされる約２００ミリ秒の遅延を提供し得る。ラッチ回路Ｕ４０が電力を供給された場合、ＰＧＩＮ信号はハイになるであろうし、コントローラからのＧＰＩＯはローになるであろう。このことは、ラッチ回路Ｕ４０のピンＱにおける出力がローになるであろうし、メモリサブシステム１１０が、ＰＷＤＩＳ信号（例えば、図３ＡのＰＷＤＩＳ＿ＣＯＮＮ）の状態に関係なくオンになることを意味する。電圧スーパーバイザーＵ４３を使用せずに、ホスト側でＰＷＤＩＳ信号が誤ってハイになった場合、ストレージデバイス１３０は最初にパワーアップしないことがある。
【0047】
図３Ｃを参照すると、３．３ボルトシステムでは、負荷スイッチＳ４は、第３のＦＥＴ Ｑ３と電源回路１６０との間に配置され得、これは、幾つかの実施形態では、ＳＳＤアプリケーションに対するＭＰ５５０５又はその他の高効率エネルギーストレージ及び管理ユニットを含み得る。ＭＰ５５０５コンポーネントは、本明細書で論じるように、閾値基準を満たす時間の長さに渡ってネゲートされた後にＰＷＤＩＳ信号が一旦アサートされると、コントローラ１１５及びメモリデバイス１３０又は１４０をオフにする。表２は、ＰＷＤＩＳ信号（ＰＷＤＩＳ＿ＣＯＮＮ）、コントローラ１１５からのＰＷＤＩＳイネーブル信号（ＰＷＤＩＳ＿ＥＮ）、電源回路１６０のラッチイネーブル信号（ＬＡＴＣＨ＿ＥＮ）、ラッチアウト信号（ＬＡＴＣＨ＿ＯＵＴ）、及び電子ヒューズイネーブル信号（ＥＦＵＳＥ＿ＥＮ）と関連付けられるものを含む、様々な信号の値及び機能を説明する真理値表を有する。
【0048】
図４は、実施形態に従ったメモリサブシステム１１０の電力無効化制御のための例示的な方法４００のフロー図である。方法４００は、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行又は実行される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法４００は、図１Ａのコントローラ１１５（例えば、ＰＷＤＩＳコネクタモニタ１１３）によって実施される。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は変更され得る。したがって、説明する実施形態は、ほんの一例として理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスは省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。その他のプロセスフローが可能である。
【0049】
図４を参照すると、動作４１０において、処理ロジックは、バスコネクタ１２４の電力無効化（ＰＷＤＩＳ）信号の状態を無視する。動作４１５において、メモリデバイス１３０又は１４０がパワーオンにされた後、処理ロジックは、ＰＷＤＩＳ信号が第１の又は高電圧のレベルにある間にバスコネクタ１２４のＰＷＤＩＳ信号の状態を監視する。この高電圧レベルは、約２．１ボルト～３．６ボルト等の電圧範囲であると理解され得る。以前に論じたように、処理ロジックが反対の電圧レベルによってトリガーされるように更新された場合、この第１の電圧レベルは低電圧レベルであり得、第２の電圧レベルへの遷移は低電圧レベルから高電圧レベルへの遷移であり得る。本説明の目的のために、及び表１のＰＷＤＩＳプロトコルに従って、ＰＷＤＩＳ信号は、パワーオフ信号を指し示し得る低電圧レベルへの遷移に対して、高電圧レベルでまず監視されると推定される。
【0050】
図４を引き続き参照すると、動作４２０において、処理ロジックは、ＰＷＤＩＳ信号が第２の又は低電圧のレベルに遷移したか否かを検出する。低電圧レベルはまた、約－０．５ボルト～０．７ボルト等の電圧レベルの範囲であり得る。遷移が発生しなかった場合、動作４１５において、処理ロジックは、第２の又は低電圧のレベルへの遷移を監視し続ける。低電圧レベルへの遷移が発生した場合、動作４３０において、処理ロジックは、ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たすか否かを判定する。閾値基準を満たすために、時間の長さは、ＰＷＤＩＳネゲートホールド時間（ＴＨＮ）として表１に説明されているＰＷＤＩＳプロトコルに対しては少なくとも３０秒であるが、３０～６０秒以上等、より長くし得る。異なる電力無効化プロトコルのために設計された場合、時間の長さは３０秒未満（例えば、１５秒）でさえあり得る。処理ロジックは、ＰＷＤＩＳ信号が第２の又は低電圧のレベルにある時間を追跡するためにタイマー又はその他のクロックロジックを使用し得る。
【0051】
様々な実施形態において、時間の長さが閾値基準を満たす前にＰＷＤＩＳ信号が高電圧レベルに戻って遷移する場合、動作４１５において、処理ロジックは、ＰＷＤＩＳ信号を監視し続ける。ＰＷＤＩＳ信号が低電圧レベルにある時間の長さが閾値基準を満たしている場合、動作４３５において、処理ロジックは、ＧＩＰＯ又はその他の有効化信号を介して電力無効化回路１５０を有効化する。電力無効化回路１５０が一旦有効化されると、電力無効化回路１５０は、監視することを引き継ぎ得、ＰＷＤＩＳ信号が第１の又は高電圧レベルに戻って遷移することに応答して、処理デバイス及びメモリデバイスへの電力を遮断するための信号を電源回路１６０へ送る。これを行うための一実施形態が図３Ａに説明され、プロセスフローは、図５Ｂを参照してより詳細に論じられる。
【0052】
図５Ａは、様々な実施形態に従ったメモリサブシステム１１０の電力無効化制御のための例示的な方法５００Ａのフロー図である。方法５００Ａは、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行又は実行される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法５００Ａは、図１Ａのコントローラ１１５（例えば、ＰＷＤＩＳコネクタモニタ１１３）によって実施される。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は変更され得る。したがって、説明する実施形態は、ほんの一例として理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスが省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。その他のプロセスフローが可能である。
【0053】
図５Ａを参照すると、動作５１０において、処理ロジックは、ＰＷＤＩＳ信号が高電圧レベルにある間に、バスコネクタ１２４の電力無効化（ＰＷＤＩＳ）信号の状態を監視する。この高電圧レベルは、約２．１ボルト～３．６ボルト等の電圧範囲であると理解され得るが、その他の電圧範囲が想定される。動作５１５において、処理ロジックは、ＰＷＤＩＳ信号が低電圧レベルに遷移したか否かを判定する。低電圧レベルもまた、約－０．５ボルト～０．７ボルト等の電圧レベルの範囲であり得るが、その他の電圧範囲が想定される。Ｎｏである場合、動作５１０において、処理ロジックは、ＰＷＤＩＳ信号の状態を監視し続ける。Ｙｅｓである場合、動作５２０において、処理ロジックは、ＰＷＤＩＳ信号が低電圧レベルに留まっている時間を追跡するために、タイマー１１３Ａを開始する。
【0054】
図５Ａを引き続き参照すると、動作５３０において、処理ロジックは、タイマー１１３Ａが閾値基準（例えば、一実施形態では３０秒、別の実施形態では４５秒、又は更に別の実施形態では６０秒等）を満たす時間の長さに到達したか否かを判定する。タイマー１１３Ａが閾値基準を満たさない場合、動作５１０において、処理ロジックは、ＰＷＤＩＳ信号レベルの状態を監視し続ける。タイマー１１３Ａが閾値基準を満たした場合、動作５３５において、処理ロジックは、ＧＰＩＯ（又はその他の有効化）信号を介して電力無効化回路１５０を有効化する。電力無効化回路１５０が一旦有効化されると、電力無効化回路１５０は、監視することを引き継ぎ得、ＰＷＤＩＳ信号が第１の又は高電圧レベルに戻って遷移することに応答して、処理デバイス及びメモリデバイスへの電力を遮断するための信号を電源回路１６０へ送る。この機能は、例として図５Ｂを参照してより詳細に論じられる。
【0055】
図５Ｂは、様々な実施形態に従ったメモリサブシステム１１０の電力無効化制御のための例示的な方法５００Ｂのフロー図である。方法５００Ｂは、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行又は実行される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法５００Ｂは、図１Ａの電力無効化回路１５０によって実施される。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は変更され得る。したがって、説明する実施形態は、ほんの一例として理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスが省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。その他のプロセスフローが可能である。
【0056】
図５Ｂを参照すると、動作５４０において、処理ロジックは、ストレージデバイスの初期のパワーアップに応答してＰＷＤＩＳ信号の状態を無視する。初期のパワーアップ中にＰＷＤＩＳの状態を無視することは、開示する電力無効化機構をサポートすることを意図しないレガシーメモリサブシステム１１０において開示する電力無効化回路１５０の使用を可能にし得る（ＰＷＤＩＳのサポート／有効化の確認については図２を参照）。動作５４２において、処理ロジックは、第１のＦＥＴ及び第２のＦＥＴのゲートにおいて、並びにラッチ回路Ｕ４０の入力においてＰＷＤＩＳ信号を受信する。
【0057】
様々な実施形態において、動作５４５において、処理ロジックは、そのソースが第１のＦＥＴのソースと相互に結合されている第２のＦＥＴの第２のゲートにおいて（ＰＷＤＩＳ信号からの）アサートされた入力に応答して第１のＦＥＴのドレインをフローティングさせる。動作５５０において、処理ロジックのラッチ回路Ｕ４０は、コントローラ１１５からのＧＰＩＯ（又はその他の有効化）信号の入力に応答して出力をアサートする（図４及び図５Ａを参照）。動作５５５において、処理ロジックの第３のＦＥＴ（Ｑ３）は、ラッチ回路の出力のアサートに応答して、メモリサブシステム１１０、例えば、コントローラ１１５及びメモリデバイス１３０又は１４０への電力を遮断するための信号を電源回路へ送る。図３Ａを参照して論じたように、第３のＦＥＴ（Ｑ３）は、ラッチ回路Ｕ４０の出力（ピンＱ）及びコンポーネントＱ１内の第１のＦＥＴの第１のドレイン（Ｄ１）に結合された、そのゲートを有し得る。第３のＦＥＴの第３のソース（Ｓ３）はグランドに結合され、第３のＦＥＴの第３のドレイン（Ｄ３）は、電源回路１６０、例えば、ＳＳＤアプリケーションのための高効率エネルギーストレージ及び管理ユニットであるＭＰ５５０５に結合される。
【0058】
図５Ｂを引き続き参照すると、動作５６０において、処理ロジックのラッチ回路Ｕ４０は、ＧＰＩＯ信号の高電圧状態をラッチし、ＰＷＤＩＳ信号が低電圧レベルに遷移するのを待機する。このことは、コントローラ１１５への電力が遮断された後のＧＰＩＯ（又はその他の有効化）信号の最後の状態を電力無効化回路１５０が知ることを可能にする。動作５６５において、処理ロジックの第３のＦＥＴ（Ｑ３）は、ＰＷＤＩＳ信号が低電圧レベルに遷移することに応答して、コントローラ１１５及びメモリデバイス１３０又は１４０への電力を回復し、このことは、第１のＦＥＴのドレインを低電圧レベルに戻して遷移させ、第３のＦＥＴをオンに戻す。
【0059】
図６は、本明細書で論じる方法の内の何れか１つ以上をマシンに実施させるための命令のセットが実行され得るコンピュータシステム６００の例示的なマシンを説明する。幾つかの実施形態では、コンピュータシステム６００は、メモリサブシステム（例えば、図１Ａ～図１Ｂのメモリサブシステム１１０）を含む、結合される、又は利用するホストシステム（例えば、図１Ａ～図１Ｂのホストシステム１２０）に対応し得、又は（例えば、図１ＢのＰＷＤＩＳ＿ＣＯＮＮモニタ１１３に対応する動作を実施するためのオペレーティングシステムを実行するために）コントローラ１１５の動作を実施するために使用され得る。代替の実施形態では、マシンは、ＬＡＮ、イントラネット、エクストラネット、及び／又はインターネット内の他のマシンに接続（例えば、ネットワーク化）され得る。マシンは、ピアツーピア（又は分散）ネットワーク環境内のピアマシンとして、又はクラウドコンピューティングインフラストラクチャ若しくは環境内のサーバー若しくはクライアントマシンとして、クライアント－サーバーネットワーク環境内のサーバー又はクライアントマシンの性能で動作し得る。
【0060】
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯情報端末（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバー、ネットワークルータ、スイッチ若しくはブリッジ、又は該マシンによって実行されるアクションを指定する命令のセット（シーケンシャル又はその他）を実行可能な任意のマシンであり得る。更に、単一のマシンが説明されているが、用語“マシン”はまた、本明細書で論じる方法の内の何れか１つ以上を実施するための命令のセット（又は複数のセット）を個々に又は共同で実行するマシンの任意の集合を含むと解釈されるべきである。
【0061】
例示的なコンピュータシステム６００は、処理デバイス６０２、メインメモリ６０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、同期型ＤＲＡＭ（ＳＤＲＡＭ）又はランバスＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡＭ）等）、静的メモリ６０６（例えば、フラッシュメモリ、静的ランダムアクセスメモリ（ＳＲＡＭ）等）、及びデータストレージシステム６１８を含み、これらは、バス６３０を介して相互に通信する。
【0062】
処理デバイス６０２は、マイクロプロセッサ又は中央処理デバイス等の１つ以上の汎用処理デバイスを表す。より具体的には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命命令ワード（ＶＬＩＷ）マイクロプロセッサ、又はその他の命令セットを実装するプロセッサ、又は命令セットの組み合わせを実装するプロセッサであり得る。処理デバイス６０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、又はネットワークプロセッサ等の１つ以上の専用処理デバイスであり得る。処理デバイス６０２は、本明細書で論じる動作及びステップを実施するための命令６２６を実行するように構成される。コンピュータシステム６００は、ネットワーク６２０を介して通信するためのネットワークインターフェースデバイス６０８を更に含み得る。
【0063】
データストレージシステム６１８は、本明細書に説明する方法又は機能の内の何れか１つ以上を具体化する命令６２６又はソフトウェアの１つ以上のセットが蓄積されるマシン可読ストレージ媒体６２４（コンピュータ可読媒体としても知られる）を含み得る。命令６２６はまた、完全に又は少なくとも部分的に、コンピュータシステム６００によるその実行中にメインメモリ６０４内及び／又は処理デバイス６０２内に常駐し得、メインメモリ６０４及び処理デバイス６０２もまたマシン可読ストレージを構成する。マシン可読ストレージ媒体６２４、データストレージシステム６１８、及び／又はメインメモリ６０４は、図１Ａ～図１Ｂのメモリサブシステム１１０に対応し得る。
【0064】
一実施形態では、命令６２６は、エラー判定コンポーネント（例えば、図１ＢのＰＷＤＩＳ＿ＣＯＮＮモニタ１１３）に対応する機能を実装するための命令を含む。マシン可読ストレージ媒体６２４は、例示的な実施形態では単一の媒体であることが説明されているが、用語“非一時的マシン可読ストレージ媒体”は、命令の１つ以上のセットを蓄積する単一の媒体又は複数の媒体を含むと解釈されるべきである。用語“マシン可読ストレージ媒体”はまた、マシンによる実行のための命令のセットを蓄積又はエンコードすることが可能であり、本開示の方法の内の何れか１つ以上をマシンに実施させる任意の媒体を含むと解釈されるべきである。したがって、用語“マシン可読ストレージ媒体”は、それに応じて、固体メモリ、光学媒体、及び磁気媒体を含むがこれらに限定されないと解釈されるであろう。
【0065】
前述の詳細な説明の内の幾つかの部分は、コンピュータメモリ内のデータビットに対する動作のアルゴリズム及び記号表現の観点で提示されている。これらのアルゴリズムの説明及び表現は、データ処理技術の当業者が彼らの仕事の実体を他の当業者に最も効果的に伝えるために使用される方法である。アルゴリズムはここにあり、一般的に、所望の結果につながる自己矛盾のない一連の動作であると考えられる。動作は、物理量の物理的操作を必要とする動作である。通常、必ずしもそうとは限らないが、これらの量は、蓄積、結合、比較、及びその他の方法で操作されることが可能な電気又は磁気信号の形式をとる。主に一般的な使用の理由のため、これらの信号をビット、値、要素、記号、文字、用語、又は数値等と称することが便利であると裏付けられている。
【0066】
しかしながら、これらの及び類似の用語の内の全ては、適切な物理量と関連付けられるべきであり、これらの量に適用される単なる便利なラベルであることに留意すべきである。本開示は、コンピュータシステムのレジスタ及びメモリ内の物理（電子）量として表されるデータを操作し、コンピュータシステムのメモリ若しくはレジスタ又はその他のそうした情報ストレージシステム内の物理量として同様に表されるその他のデータに変換する、コンピュータシステム又は同様の電子コンピューティングデバイスの作用及びプロセスを指し得る。
【0067】
本開示はまた、本明細書の動作を実施するための装置に関する。この装置は、意図された目的のために特別に構築され得、又はコンピュータ内に蓄積されたコンピュータプログラムにより選択的に起動又は再構成される汎用コンピュータを含み得る。こうしたコンピュータプログラムは、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、及び磁気光学ディスクを含む任意のタイプのディスク、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、又は電子命令を蓄積するのに適した任意のタイプの媒体等を含むがこれらに限定されないコンピュータ可読ストレージ媒体内に蓄積され得、各々は、コンピュータシステムバスに結合される。
【0068】
本明細書に提示するアルゴリズム及びディスプレイは、任意の特定のコンピュータ又はその他の装置に本質的に関連しない。本明細書の教示に従ったプログラムを用いて様々な汎用システムが使用され得、又は該方法を実施するためのより特殊な装置を構築することが便利であると裏付けられ得る。これらの様々なシステムに対する構造は、以下の説明に記載するように現れるであろう。また、本開示は、何れの特定のプログラミング言語に言及して説明されない。本明細書に説明するような開示の教示を実装するために様々なプログラミング言語が使用され得ることが理解されるであろう。
【0069】
本開示は、本開示に従ったプロセスを実施するためにコンピュータシステム（又はその他の電子デバイス）をプログラミングするために使用され得る、命令をその上に蓄積しているマシン可読媒体を含み得るコンピュータプログラム製品又はソフトウェアとして提供され得る。マシン可読媒体は、マシン（例えば、コンピュータ）によって可読な形式で情報を蓄積するための任意のメカニズムを含む。幾つかの実施形態では、マシン可読（例えば、コンピュータ可読）媒体は、リードオンリーメモリ（“ＲＯＭ”）、ランダムアクセスメモリ（“ＲＡＭ”）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリコンポーネント等のマシン（例えば、コンピュータ）可読ストレージ媒体を含む。
【0070】
前述の明細書において、開示の実施形態は、その特定の例示的な実施形態に言及して説明されている。以下の特許請求の範囲に記載されるように、開示の実施形態のより広い精神及び範囲から逸脱することなく、それらに様々な修正がなされ得ることは明らかであろう。明細書及び図面は、したがって、限定的な意味ではなく、例示的な意味でみなされるべきである。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図6】
【手続補正書】
【提出日】2022-06-09
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【0017】
ホストシステム１２０は、システムバスを介して通信し得る物理ホストインターフェースを介してメモリサブシステム１１０に結合され得る。物理ホストインターフェースの例は、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）等を含むが、これらに限定されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。ホストシステム１２０は更に、メモリサブシステム１１０がＰＣＩｅインターフェースによりホストシステム１２０と結合される場合に、メモリコンポーネント（例えば、メモリデバイス１３０）にアクセスするために、ＮＶＭエクスプレス（ＮＶＭｅ）インターフェースを利用し得る。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御、アドレス、データ、及びその他の信号を渡すためのインターフェースを提供し得る。
【国際調査報告】