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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-22
(54)【発明の名称】垂直３Ｄメモリデバイス及びそれを製造するための方法
(51)【国際特許分類】
H01L 21/8239 20060101AFI20221215BHJP
【ＦＩ】
H01L27/105 449
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022537275
(86)(22)【出願日】2019-12-18
(85)【翻訳文提出日】2022-08-17
(86)【国際出願番号】 IB2019001256
(87)【国際公開番号】W WO2021123852
(87)【国際公開日】2021-06-24
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ファンティーニ パオロ
(72)【発明者】
【氏名】ヴィッラ コラード
(72)【発明者】
【氏名】テッサリオル パオロ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
(57)【要約】
垂直３Ｄメモリデバイスは、複数のデジット線のそれぞれのデジット線とそれぞれが結合された複数の導電接点を含む基板と、基板上のそれぞれの誘電層を用いて互いから分離された複数のワード線プレートであり、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第２のセットから分離された、ワード線の少なくとも第１のセットと、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第４のセットから分離された、ワード線の少なくとも第３のセットとを含む、複数のワード線プレートと、ワード線の第１のセット及びワード線の第２のセットを、ワード線の第３のセット及びワード線の第４のセットから分離する少なくとも１つの分離層であり、デジット線とワード線との両方に平行である、少なくとも１つの分離層と、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、それぞれの誘電層、及び、デジット線に対向するワード線の側壁上に形成されたコンフォーマル材料によって囲まれるように、複数のリセスのそれぞれのリセス内にそれぞれが形成された複数のストレージ素子とを含んでもよい。
【特許請求の範囲】
【請求項1】
－ 複数のデジット線のそれぞれのデジット線とそれぞれが結合された複数の導電接点を含む基板と、－ 前記基板上のそれぞれの誘電層を用いて互いから分離された複数のワード線プレートであり、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第２のセットから分離された、ワード線の少なくとも第１のセットと、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第４のセットから分離された、ワード線の少なくとも第３のセットとを含む、複数のワード線プレートと、
－ ワード線の前記第１のセット及びワード線の前記第２のセットを、ワード線の前記第３のセット及びワード線の前記第４のセットから分離する少なくとも１つの分離層であり、デジット線とワード線との両方に平行である、少なくとも１つの分離層と、
－ それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、それぞれの誘電層、及び、デジット線に対向するワード線の側壁上に形成されたコンフォーマル材料によって囲まれるように、複数のリセスのそれぞれのリセス内にそれぞれが形成された複数のストレージ素子と
を含む垂直３Ｄメモリデバイス。
【請求項2】
前記少なくとも１つの分離層は絶縁材料を含む、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項3】
前記絶縁材料は誘電材料である、請求項２に記載の垂直３Ｄメモリデバイス。
【請求項4】
前記少なくとも１つの分離層は、ワード線の前記第１のセット及びワード線の前記第２のセットを、ワード線の前記第３のセット及びワード線の前記第４のセットから電気的に分離するように構成される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項5】
前記少なくとも１つの分離層の厚さは、前記デジット線が形成される誘電材料の厚さと同一である、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項6】
前記少なくとも１つの分離層は、各部分が特定の数の前記デジット線を含むように、前記メモリデバイスをいくつかの部分に分割するように構成される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項7】
前記少なくとも１つの分離層は、特定の数の前記ワード線と関連付けられる、請求項６に記載の垂直３Ｄメモリデバイス。
【請求項8】
前記複数の導電接点は千鳥格子状に配置される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項9】
前記複数の導電接点は格子状に配置される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項10】
前記垂直３Ｄメモリデバイス上で実行されるプログラム動作又は感知動作中に、それぞれのワード線及びそれぞれのデジット線を選択するように構成された回路網をさらに含む、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項11】
垂直３Ｄメモリアレイを製造する方法であり、－ 複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成することと、
－ 複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、前記複数の導電層はワード線として構成されることと、
－ 前記複数の導電層及び前記複数の誘電層を通る蛇行トレンチを形成することであり、前記蛇行トレンチが前記基板を露出し、前記複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することと、
－ 少なくとも１つの分離トレンチを形成するように前記蛇行トレンチの少なくとも１つの特定の部分を処置することを、前記少なくとも１つの分離トレンチの両方の側の前記メモリアレイの一部が互いから分離されるように行うことと、
－ 前記少なくとも１つの分離トレンチの一方の側のワード線を、前記少なくとも１つの分離トレンチの他方の側のワード線から電気的に分離するように、前記少なくとも１つの分離トレンチを絶縁材料で埋めることと、
－ コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチの残りの部分に形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、前記コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことと
を含む、方法。
【請求項12】
コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチの残りの部分に形成することにおいて、－ 前記蛇行トレンチの残りの部分に前記コンフォーマル材料を堆積することと、
－ 前記コンフォーマル材料上に前記誘電材料を堆積することと、
－ 前記コンフォーマル材料及び前記誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、
－ 前記開口部内に前記ストレージ素子材料を堆積することと、
－ 前記複数の誘電層及び前記ストレージ素子材料の側壁が同一平面上にあるように前記ストレージ素子材料を処置することと、
－ 前記デジット線を形成するように前記開口部内に導電材料を堆積することと
をさらに含む、請求項１１に記載の方法。
【請求項13】
前記絶縁材料で埋められた前記少なくとも１つの分離トレンチは、各部分が特定の数の前記デジット線を含むように、前記メモリアレイをいくつかの部分に分割するように構成される、請求項１１に記載の方法。
【請求項14】
前記絶縁材料で埋められた前記少なくとも１つの分離トレンチは、特定の数の前記ワード線と関連付けられる、請求項１３に記載の方法。
【請求項15】
前記絶縁材料は誘電材料である、請求項１１に記載の方法。
【請求項16】
前記複数の導電接点のそれぞれは、前記複数のデジット線のそれぞれのデジット線と電気的に結合される、請求項１１に記載の方法。
【請求項17】
前記複数の導電接点は千鳥格子状に配置される、請求項１１に記載の方法。
【請求項18】
前記複数の導電接点は格子状に配置される、請求項１１に記載の方法。
【請求項19】
垂直３Ｄメモリアレイを製造する方法であり、－ 複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成することと、
－ 複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、前記複数の導電層はワード線として構成されることと、
－ 前記複数の導電層及び前記複数の誘電層を通る蛇行トレンチを形成することであり、前記トレンチが前記基板を露出し、前記複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することと、
－ コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチに形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、前記コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことと、
－ 前記メモリアレイが、互いから電気的に分離されたいくつかの部分に分割されるように、ワード線とデジット線との両方に平行なプレーンに沿って特定の位置において前記メモリアレイをカットすることであり、前記部分のそれぞれは特定の数のデジット線を含むことと
を含む、方法。
【請求項20】
コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチに形成することにおいて、－ 前記蛇行トレンチに前記コンフォーマル材料を堆積することと、
－ 前記コンフォーマル材料上に前記誘電材料を堆積することと、
－ 前記コンフォーマル材料及び前記誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、
－ 前記開口部内に前記ストレージ素子材料を堆積することと、
－ 前記複数の誘電層及び前記ストレージ素子材料の側壁が同一平面上にあるように前記ストレージ素子材料を処置することと、
－ 前記デジット線を形成するように前記開口部内に導電材料を堆積することと
をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
以下は、一般に、少なくとも１つのメモリセルを含むメモリアレイに関し、より詳細には、垂直３Ｄ（三次元）メモリデバイス及びそれを製造するための方法に関する。
【背景技術】
【0002】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスにおいて情報を格納するために広く使用される。
メモリデバイスの異なる状態をプログラムすることによって、情報が格納される。例えば、二値デバイスは、論理「１」又は論理「０」によって示されることが多い２つの状態のうちの一方を格納することが非常に多い。他のデバイスでは、２よりも多い数の状態が格納される場合がある。格納情報にアクセスするために、デバイスのコンポーネントがメモリデバイスにおける少なくとも１つの格納状態を読み出してもよく、又は感知してもよい。情報を格納するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよく、又はプログラムしてもよい。
メモリデバイスの異なる状態をプログラムすることによって、情報が格納される。例えば、二値デバイスは、論理「１」又は論理「０」によって示されることが多い２つの状態のうちの一方を格納することが非常に多い。他のデバイスでは、２よりも多い数の状態が格納される場合がある。格納情報にアクセスするために、デバイスのコンポーネントがメモリデバイスにおける少なくとも１つの格納状態を読み出してもよく、又は感知してもよい。情報を格納するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよく、又はプログラムしてもよい。
【0003】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期型動的ＲＡＭ（ＳＤＲＡＭ）、強誘電性ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、他のカルコゲナイド系メモリ、その他などを含む様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性であっても、不揮発性であってもよい。
【0004】
メモリデバイスの改良は、一般に、指標の中でもとりわけ、メモリセル密度増加、読出し／書込み速度増加、信頼性増加、データ保持増加、電力消費減少、又は製造コスト減少を含み得る。メモリアレイ容量の節約、メモリセル密度増加、又は三次元垂直アーキテクチャを有するメモリアレイの総電力使用量削減のための解決策が望まれる場合がある。
【図面の簡単な説明】
【0005】
【図1】本明細書で開示されるような実施例による垂直３Ｄメモリアレイの例を示す図である。
【図2A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの下面図である。
【図2B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの側面図である。
【図3A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図3B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図3C】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図3D】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図3E】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図4A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図4B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図4C】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図4D】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図4E】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図5A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図5B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図5C】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図6A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図6B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図7A】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図7B】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図7C】本明細書で開示されるような実施例による例示の３Ｄメモリアレイの図である。
【図8】本明細書で開示されるような実施例による例示の３Ｄメモリアレイに関係付けられた例示の寸法を示す図である。
【図9】本明細書で開示されるような実施例による３Ｄメモリアレイを製造する方法を図示するフローチャートである。
【図10】本明細書で開示されるような実施例による３Ｄメモリアレイを製造する方法を図示するフローチャートである。
【図11】本明細書で開示されるような実施例によるメモリデバイスの形式での装置のブロック図である。
【発明を実施するための形態】
【0006】
本開示は、増加した密度のメモリセル及び減少した電力消費を有する三次元（３Ｄ）垂直自己選択型メモリアレイ、並びにそれを製造する方法に関する。メモリアレイは、メモリアレイに印加される電圧を持続させる誘電体厚を維持しながらメモリセル間の間隔を減少させ得る、導電材料及び絶縁材料の交互層を通る導電接点及び開口部の構成を含んでもよい。
いくつかの実施例では、３Ｄメモリアレイは、あるパターン（例えば幾何学パターン）に配置された複数の接点を有する基板と、その基板上に形成された第１の絶縁材料（例えば誘電材料）とを含んでもよい。導電材料の複数のプレーンは、第２の絶縁材料（例えば誘電材料）によって互いから分離されて、基板材料上に形成されてもよい。導電材料のプレーンは、ワード線の例でもよい。
いくつかの実施例では、３Ｄメモリアレイは、あるパターン（例えば幾何学パターン）に配置された複数の接点を有する基板と、その基板上に形成された第１の絶縁材料（例えば誘電材料）とを含んでもよい。導電材料の複数のプレーンは、第２の絶縁材料（例えば誘電材料）によって互いから分離されて、基板材料上に形成されてもよい。導電材料のプレーンは、ワード線の例でもよい。
【0007】
そのようなメモリアレイの製造時、「櫛形」構造（例えば、指部と指部間の空隙とを有する工具に類似した構造）を形成するために奇数ＷＬ線プレーンと偶数ＷＬ線プレーンとを分離する形状でトレンチが形成されてもよい。トレンチは、いずれかの幾何学構成を有してもよく、固定距離で対向する櫛形の指部の奇数組及び偶数組を含んでもよい。いくつかの実施例では、トレンチは、蛇行形状で形成されてもよい。トレンチは、導電材料の各プレーンを２つの部分又は２つのプレートに分割してもよい。導電材料の各場所は、ワード線プレートの一例でもよい。いくつかの実施例では、トレンチの内部において、導電材料のプレーンは、誘電材料及び導電材料が複数のリセス（ｒｅｃｅｓｓ）を形成するようにエッチングされてもよく、各リセスはストレージ素子材料（例えばカルコゲナイド材料）を収容するように構成されてもよい。犠牲層（例えばコンフォーマル材料）は、トレンチに積層されてもよく、いくつかの場合では、犠牲層がリセスを埋める。絶縁材料は、犠牲層の上部のトレンチに堆積されてもよい。犠牲層及び絶縁層が蛇行形状を形成してもよい。いくつかの実施例では、トレンチの他の幾何学的構成が企図される。いくつかの実施例では、少なくとも１つの特定の分離トレンチが、絶縁材料（例えば誘電材料）で埋められるように形成されることが、メモリアレイがいくつかの部分に分割され、それらの部分のそれぞれが、後で形成されることになる特定の数のデジット線を含み、分離トレンチの一方の側のワード線が、分離トレンチの他方の側のワード線から電気的に分離されるように行われてもよい。
【0008】
開口部を形成するために、犠牲層及び絶縁層の一部が除去されてもよい。開口部は、基板の一部、複数の導電接点、並びに導電材料及び誘電材料の一部を露出させてもよい。ストレージ素子材料（例えば、カルコゲナイド材料）は、開口部に堆積されてもよい。ストレージ素子材料は、誘電材料及び導電材料によって形成されたリセスを埋めてもよい。リセスのストレージ素子材料だけが残るように、ストレージ素子材料が開口部から部分的に除去されてもよい。
【0009】
リセス内にストレージ素子材料を含む開口部に、導電性ピラーが形成されてもよい。導電性ピラーは、デジット線の例でもよい。導電性ピラーは、導電材料のプレーン及び基板に向かって（例えばほぼ垂直に）延在するように構成されてもよい。各導電性ピラーは、異なる導電接点と結合されてもよい。ピラーは、バリア材料及び導電材料から形成されてもよい。
【0010】
メモリアレイの上記のような構成及び製造方法によって、従来の解決策と比較して高密度のメモリセル及び減少した電力消費が実現され得る。各メモリセル（例えば、ストレージ素子材料）は、セル絶縁を確実とするために、導電性ピラーの対向する側部内において引っ込んだ状態で配置されてもよい。そのような構成によって、いくつかの従来の解決策と比べてセルの厚さ及び寸法に対してより厳密な制御を実現し得る。導電性ピラーと交差する導電材料の各プレーンは、そのプレーンの第１のワード線プレートと、そのプレーンの第２のワード線プレートとによってアドレス指定される２つのメモリセルを形成してもよい。各導電ピラーは、メモリアレイの下部又は上部に配置されたトランジスタによって復号されてもよい。このトランジスタは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。
【0011】
本開示の特徴が、図１を参照して説明されるようなメモリアレイの文脈において最初に説明される。本開示の特徴が、図２Ａ～図８を参照して説明されるような製造ステップ中の例示の３Ｄメモリアレイの様々な図の文脈において説明される。本開示の上記及び他の特徴は、図９及び図１０を参照して説明されるような垂直３Ｄメモリアレイアーキテクチャに関するフローチャートを参照して、さらに例証及び説明される。本開示の上記及び他の特徴は、図１１を参照して例示の３Ｄメモリデバイスの文脈においてさらに説明される。
【0012】
図１は、本開示の態様による３Ｄメモリアレイ１００の例を示す。メモリアレイ１００は、基板１０４上方に配置されたメモリセルの第１のアレイ又はデッキ１０５と、第１のアレイ又はデッキ１０５の上部のメモリセルの第２のアレイ又はデッキ１０８とを含んでもよい。
【0013】
メモリアレイ１００は、ワード線１１０と、デジット線１１５とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８のメモリセルのそれぞれは、１つ又は複数の自己選択型メモリセルを有してもよい。図１に含まれるいくつかの要素に参照番号が付されており、他の対応要素には参照番号が付されていないが、それらは同一である、又は類似していると理解される。
【0014】
メモリセルのスタックは、第１の誘電材料１２０と、ストレージ素子材料１２５（例えばカルコゲナイド材料）と、第２の誘電材料１３０と、ストレージ素子材料１３５（例えばカルコゲナイド材料）と、第３の誘電材料１４０とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８の自己選択型メモリセルは、いくつかの実施例において、各デッキ１０５及び１０８の対応する自己選択型メモリセルがデジット線１１５又はワード線１１０を共有できるように、共通の導線を有してもよい。
【0015】
いくつかの実施例では、メモリセルは、メモリストレージ素子を含み得るセルに対して電気パルスを供給することによってプログラムされてもよい。このパルスは、第１のアクセス線（例えばワード線１１０）又は第２のアクセス線（例えばデジット線１１５）、又はそれらの組み合わせを介して供給されてもよい。いくつかの場合では、パルス供給時に、メモリセルの極性に応じて、イオンがメモリストレージ素子内で移動してもよい。それによって、メモリストレージ素子の第１の側部又は第２の側部に関するイオン濃度が、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づいてもよい。いくつかの場合では、非対称形状のメモリストレージ素子が、より大きな面積を有する素子の一部におけるイオン濃度を高めてもよい。メモリストレージ素子の特定の部分はより高い抵抗を有してもよく、それによってメモリストレージ素子の他の部分よりも高い閾値電圧を発生させてもよい。イオン移動の上記説明は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の一例を表す。機構のこの例は限定的であると考えられるべきではない。本開示は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の他の例も含む。
【0016】
メモリアレイ１００のアーキテクチャは、クロスポイントアーキテクチャと呼ばれる場合があり、いくつかの場合において、メモリセルがワード線１１０とデジット線１１５との間のトポロジ上の交差点に形成される。そのようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比べて、より安価な製作コストで比較的高密度のデータストレージを実現する場合がある。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比べてメモリセルの面積を縮小し、その結果、メモリセル密度が増加し得る。
【0017】
図１の例は、２つのメモリデッキ１０５及び１０８を示すが、他の構成も可能である。いくつかの実施例では、自己選択型メモリセルの単一のメモリデッキが基板１０４の上方に構築されてもよく、これを二次元メモリと呼ぶ。いくつかの実施例では、三次元クロスポイントアーキテクチャと同様にして、メモリセルの３つ又４つのメモリデッキが構成されてもよい。
【0018】
メモリアレイ１００は、格子状又は千鳥格子状に配置された複数の接点を有する基板１０４を含んでもよい。いくつかの場合では、複数の接点は基板１０４を通って延在してメモリアレイ１００のアクセス線と結合してもよい。メモリアレイ１００は、基板材料上の第１の絶縁材料上に形成された、第２の絶縁材料によって互いから分離した導電材料の複数のプレーンを含んでもよい。導電材料の複数のプレーンのそれぞれは、その中に形成された複数のリセスを含んでもよい。複数のプレーン、例えば、ワード線プレートは、犠牲層（例えば、コンフォーマル層）を使用して、スタック堆積処理ステップ中にエッチングを行い、セル画定後にコンフォーマル層を除去し、コンフォーマル層をより導電性の高い材料と置き換えることによる置換プロセスによって取得されてもよい。
【0019】
絶縁材料は第２の絶縁材料及び導電材料を通る蛇行形状で形成されてもよい。複数の導電性ピラーは、開口部に配置され、導電材料と基板１０４の複数のプレーンにほぼ垂直に延在してもよい。複数の導電性ピラーのうちのそれぞれの導電性ピラーは、導電接点のうちの異なる接点に結合されてもよい。
【0020】
いくつかの実施例では、メモリデッキ１０５及び１０８は論理状態を格納するように構成されたカルコゲナイド材料を含んでもよい。例えばメモリデッキ１０５及び１０８のメモリセルは、自己選択型メモリセルの例でもよい。カルコゲナイド材料は、複数のリセスのうちのそれぞれのリセスのカルコゲナイド材料が複数の導電性ピラーの一方と少なくとも部分的に接触するように、複数のリセス内に形成されてもよい。
【0021】
図２Ａは、本明細書で開示されるような実施例による例示の３Ｄメモリアレイ２００－ａの下面図である。メモリアレイ２００－ａは、基板１０４に形成されて基板１０４を通って延在しメモリアレイ１００のアクセス線と結合される複数の導電接点２３５を含んでもよい。例えば、基板１０４は誘電膜などの誘電材料でもよい。
【0022】
複数の導電接点２３５の単一の導電接点２３５は、いずれかの単一の垂直ピラーをトランジスタに結合するように構成されてもよい（図示せず）。複数の導電接点２３５は格子状に配置されてもよい。いくつかの実施例では、複数の導電接点２３５のそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。いくつかの実施例では、複数の導電接点２３５は、千鳥格子状又は六角形状に配置されてもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい（図６Ａ及び６Ｂ参照）。
【0023】
図２Ｂは、本明細書で開示されるような実施例による例示の３Ｄメモリアレイ２００－ｂの側面図である。メモリアレイ２００－ｂは、基板１０４に形成されてもよい複数の導電接点２３５を含んでもよい。メモリアレイ２００－ｂは、絶縁材料２４０の複数の積層プレーン及び導電材料２４５の複数の積層プレーン（例えば、ワード線プレーン又はワード線プレート）をさらに含んでもよい。導電材料２４５の積層プレーンは、絶縁材料２４０の複数のプレーンによって互いからｚ方向で分離されてもよい（例えば、垂直方向に分離されてもよい）。例えば、第２の絶縁材料２４０の第１のプレーン（例えば、下方プレーン）は基板１０４のプレーン上に形成（例えば、堆積）されてもよく、その後、材料２４５のプレーンは、第２の絶縁材料２４０の第１のプレーン上に形成されてもよい。いくつかの実施例では、第１の絶縁材料２４０の層は、基板１０４上に堆積されてもよい。いくつかの実施例では、導電材料２４５は、導電性カーボンの層又は活性材料と親和性のある他の導電層でもよい。いくつかの実施例では、導電材料２４５は、保護バリアを介して活性材料によって分離された導電層を含んでもよい。導電材料２４５は、少なくとも１つのワード線プレートとして機能するように構成されてもよい。いくつかの実施例では、導電材料２４５及び絶縁材料２４０は交互に重なった層などの複数の層を形成する。
【0024】
図２Ｂに図示されるように、第２の絶縁材料２４０の追加のプレーンが導電材料２４５と交互に形成されてもよい。第２の絶縁材料２４０は誘電膜又は層などの誘電材料でもよい。いくつかの実施例では、第２の絶縁材料２４０及び基板１０４は、同一種類の絶縁材料でもよい。本明細書で開示される絶縁材料の例は、酸化ケイ素などの誘電材料を含むが、これに限定されない。
【0025】
導電材料２４５の複数のプレーンのそれぞれのプレーンは、３Ｄメモリアレイ２００－ｂの異なる高さに存在してもよい（例えば形成してもよい）。メモリセルを形成する材料の個々のプレーンは、３Ｄメモリアレイ２００－ｂのデッキと呼ばれる場合がある。導電材料２４５は、特に、金属（又は半金属）材料、又はドープされたポリシリコン材料などの半導体材料を含んでもよい（例えば、それで形成されてもよい）。いくつかの実施例では、導電材料２４５は導電性カーボンのプレーンでもよい。
【0026】
導電材料２４５の６つのプレーン及び第２の絶縁材料２４０の７つのプレーンを図２Ｂに示す。第２の絶縁材料２４０の７番目のプレーンは、３Ｄメモリアレイ２００－ｂの最上部層でもよい。導電材料２４５及び第２の絶縁材料２４０のプレーンの量は、図２Ｂに示される量に限定されない。導電材料２４５及び第２の絶縁材料２４０は、６よりも多い数のデッキ又は６未満のデッキに配置されてもよい。
【0027】
図３Ａ～図３Ｅは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示の３Ｄメモリアレイ２００－ｃ、２００－ｄ、２００－ｅ、及び２００－ｆの様々な図である。特に、図３Ａ～図３Ｅでは、奇数及び偶数ワード線プレーンを形成するプロセスが示される。
【0028】
図３Ａは、トレンチ３５０が形成された後の、図２Ｂに示される３Ｄメモリアレイ２００－ｂの一例でもよい例示の３Ｄメモリアレイ２００－ｃの上面図である。図３Ｂは、図３Ａに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｄの断面図である。図３Ｃは、図３Ｂに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｅの断面図である。図３Ｄは、図３Ｃに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｆの断面図である。図３Ｅは、図３Ｃに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’に沿った例示の３Ｄメモリアレイ２００－ｆの上面図である。図３Ａから図３Ｅは、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスを示す図である。
【0029】
図３Ａは、メモリアレイ２００－ｃの導電材料２４５（図３Ｂに図示）と第２の絶縁材料２４０（図３Ｂに図示）を交互に重ねたプレーンを通るトレンチ３５０の形成を示す図である。トレンチ３５０は、トレンチ３５０の下部において、基板１０４（図２Ａ及び図２Ｂに図示として上述）及び導電接点２３５（図２Ａ及び図２Ｂに図示として上述）を露出してもよい。
【0030】
トレンチ３５０は上から下へエッチングされ、蛇行形状にエッチングされてもよい。例えば、トレンチ３５０は、第１の方向（例えば左から右）に導電接点２３５の行を横切った後、第１の方向とは逆の第２の方向（例えば右から左）に導電接点２３５の隣りの行を横切ってもよい。図３Ａの例を参照すると、トレンチ３５０は導電接点２３５の第１の行を左から右へ横切った後、「向きを変えて」、導電接点２３５の次の（第２の）行（第１の行の隣）を右から左へ横切る。トレンチ３５０は再度「向きを変えて」導電接点２３５の次の（第３の）行（第２の行の隣）を左から右へ横切る。トレンチ３５０は再度「向きを変えて」導電接点２３５の次の（第４の）行（第３の行の隣）を右から左へ横切った後、再度「向きを変えて」、図３Ａの下方の導電接点２３５の次の（第５の）行（第４の行の隣）を左から右へ横切る。
【0031】
トレンチ３５０は、導電材料２４５の各プレーンを少なくとも２つの部分、すなわち第１の部分３０８及び第２の部分３０９に分岐させてもよい。導電材料２４５のプレーンの各部分は、デッキの異なるアクセス線（例えば、偶数ワード線又は奇数ワード線）でもよい。例えば、第１の部分３０８は３Ｄメモリアレイ２００－ｃのデッキの第１のアクセス線でもよく、第２の部分３０９は３Ｄメモリアレイ２００－ｃの同一デッキの第２のアクセス線でもよい。偶数プレーン及び奇数プレーンを形成する指部の延在範囲は、使用される電極の抵抗に基づいて、さらに必要とされる電流量レベルによって画定されてもよい。特に、リセスの深さは、メモリセルに対して望まれる厚さに応じて画定される。
【0032】
図３Ｂは、メモリアレイ２００－ｄのプレーンのそれぞれの導電材料２４５における複数のリセス３１５の形成を示す図である。例えば、等方的にトレンチ３５０の側壁３９０及び３９１に複数のリセス３１５を形成するために、選択的エッチング動作が実行されてもよい。いくつかの実施例では、トレンチ３５０は、第２の側壁３９１から離れて配置された第１の側壁３９０を含み、第１の絶縁材料２４０によって形成された第１の側壁３９０の第１の部分３９２は、第１の絶縁材料２４０によって形成された第２の側壁３９１の第１の部分３９３から第１の距離だけ離れて配置される。第１の導電材料２４５によって形成された第１の側壁３９０の第２の部分３９４は、第１の導電材料２４５によって形成された第２の側壁３９１の第２の部分３９５から、第１の距離よりも大きい第２の距離だけ離れて配置される。いくつかの実施例では、第１の導電材料２４５で形成されたトレンチ３５０の側壁３９０及び３９１の一部は、第１の絶縁材料２４０で形成されたトレンチ３５０の側壁３９０及び３９１の一部と比べて引っ込んだ位置に配置される。
【0033】
このエッチング動作は、１つ又は複数の垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含んでもよい。例えば、垂直エッチングプロセスはトレンチ３５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは少なくとも１つの導電材料２４５において少なくとも１つのリセス３１５を形成するために使用されてもよい。エッチングパラメータは、導電材料２４５が、例えば第２の絶縁材料２４０よりも速くエッチングされるように選択されてもよい。
【0034】
図３Ｃは、コンフォーマル材料３２０（例えば、犠牲材料又は犠牲層）の形成を示す図である。コンフォーマル材料３２０は、メモリアレイ２００－ｅのトレンチ３５０に堆積されてもよい。コンフォーマル材料３２０は、コンフォーマル材料３２０を共形的に堆積することによってリセス３１５（図３Ｂに図示）に形成されてもよい。コンフォーマル材料３２０は、各トレンチ３５０の第１の側壁３９０、第２の側壁３９１、及び底壁３９５と接触する。図３Ｃは、コンフォーマル材料３２０が、複数のリセス３１５でのコンフォーマル材料３２０の形成時にトレンチ３５０の側壁上（例えば、トレンチ３５０の方向に向かう異なる層における第２の絶縁材料２４０及び導電材料２４５の表面上）に形成されてもよいことを示すが、実施例はそのように限定されない。例えば、いくつかの場合では、コンフォーマル材料３２０は異なる層における導電材料２４５の複数のリセス３１５だけに閉じ込められてもよい。いくつかの場合ではコンフォーマル材料３２０は、コンフォーマル層又は犠牲層と呼ばれてもよい。
【0035】
いくつかの場合では、エッチング動作はコンフォーマル材料３２０の形成後に実行されてもよい。このエッチング動作において、コンフォーマル材料３２０は開口部又はトレンチ３５０を形成するためにエッチングされてもよい。このエッチング動作によって、結果的に、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に対向する表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）から離れて配置される。いくつかの場合では、このエッチング動作によって、結果的に、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に対向する表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）とほぼ同一平面上に存在するようになり、それによってトレンチの連続した側壁が形成される。本明細書で説明されるエッチング動作は垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）或いは水平エッチングプロセス（例えば、等方性エッチングプロセス）でもよい。例えば、垂直エッチングプロセスは、トレンチ３５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは、第１の導電材料２４５に少なくとも１つのリセスを形成するために使用されてもよい。
【0036】
図３Ｄは、メモリアレイ２００－ｆのコンフォーマル材料３２０上のトレンチ３５０における誘電材料３１８の堆積を示す図である。誘電材料３１８はコンフォーマル材料３２０に接触してもよい。誘電材料３１８及びコンフォーマル材料３２０はトレンチ３５０を埋めるように共に作用してもよい。いくつかの場合では、誘電材料３１８は絶縁材料の一例でもよい。いくつかの実施例では、コンフォーマル材料３２０は、誘電材料３１８と同一平面上の表面を形成するために選択的にエッチバックされてもよい。後退の深さは、所望の厚さに応じて画定されてもよい。
【0037】
図３Ｅは、本開示の実施例による、（図３Ｄに図示されたような）誘電材料３１８が堆積された後の例示の３Ｄメモリアレイ２００－ｆの上面図である。図３Ｅにおいて、トレンチ３５０に形成されたコンフォーマル材料３２０と誘電材料３１８とは、導電材料２４５の各プレーンを第１の部分３０８と第２の部分３０９との２つに分岐させる。
【0038】
図４Ａ～４Ｅは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｇ、２００－ｈ、２００－ｉ、及び２００－ｊの様々な図である。特に、図４Ａから図４Ｅは、図３Ｄ及び図３Ｅに示されたメモリアレイ２００－ｆにメモリセルを形成するためのプロセスを示す。
【0039】
図４Ａは、開口部３６０の形成後の、図３Ｅに示したメモリアレイ２００－ｆの例でもよいメモリアレイ２００－ｇの上面図である。図４Ｂは、図４Ａに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｈの断面図である。図４Ｃは、図４Ｂに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｉの断面図である。図４Ｄは、図４Ｃに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｊの断面図である。図４Ｅは、図４Ｃに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’の例示の３Ｄメモリアレイ２００－ｊの上面図である。
【0040】
図４Ａは、メモリアレイ２００－ｇの導電材料２４５のプレーンのうちのいずれか１つを通る上面図である。トレンチ３５０における複数の開口部３６０は、誘電材料３１８及び／又はコンフォーマル材料３２０の一部をエッチングして除去することによって形成されてもよい。開口部３６０は複数の導電接点２３５と整列して配置されることが意図され、開口部３６０の形成によって、基板１０４（図４Ｂに図示）を通って延在する複数の導電接点２３５（図４Ｂに図示）の少なくとも一部が露出される。このエッチングプロセスは垂直エッチングプロセスでもよい。いくつかの実施例では、例えば、複数の開口部３６０が形成されない場合、エッチング動作がコンフォーマル材料３２０の全部をエッチングして除去しなくてもよい。
【0041】
図４Ｂは、本開示の実施例による例示の３Ｄメモリアレイ２００－ｈの断面図である。図４Ｂに示すように、複数のリセス３１５はプレーンのそれぞれの導電材料２４５に形成されてもよい。例えば、選択的エッチング動作は、全体的に、又は部分的に等方的な手法で複数のリセス３１５を形成するために実行されてもよい。エッチング化学は、選択的に導電材料２４５に到達するように選択されてもよい。導電接点２３５は、トレンチ３５０に開口部３６０を形成することによって露出されてもよい。
【0042】
図４Ｃは、本開示の実施例による例示の３Ｄメモリアレイ２００－ｉの断面図である。図４Ｃに示すように、ストレージ素子材料４６５は、トレンチ３５０にストレージ素子材料４６５を共形的に堆積することによって複数のリセス３１５中に形成されてもよい。ストレージ素子材料４６５は、コンフォーマル材料３２０のエッチングによって露出されたトレンチ３５０の側壁３９０及び３９１並びに底壁３９５と接触するように堆積されてもよい。ストレージ素子材料４６５がトレンチ３５０の底壁３９５と接触すると、ストレージ素子材料４６５は露出された導電接点２３５を覆う。
【0043】
ストレージ素子材料４６５は、自己選択型ストレージ素子材料（例えば、選択装置とストレージ素子との両方の役割を果たしてもよい材料）としての役割を果たしてもよいカルコゲナイド合金及び／又はガラスなどのカルコゲナイド材料の例でもよい。例えば、ストレージ素子材料４６５は、プログラムパルスなどの印加電圧に対して反応してもよい。閾値電圧よりも小さい印加電圧に対して、ストレージ素子材料４６５は非導電状態（例えば、「オフ」状態）のままでもよい。若しくは、閾値電圧よりも大きい印加電圧に反応して、ストレージ素子材料４６５は導電状態（例えば、「オン」状態）になってもよい。
【0044】
ストレージ素子材料４６５は、プログラミング閾値を満たすパルス（例えば、プログラミングパルス）を印加することによって目標状態にプログラムされてもよい。プログラミングパルスの振幅、形状、又は他の特性は、ストレージ素子材料４６５に目標状態を示させるように構成されてもよい。例えば、プログラミングパルスを印加後、ストレージ素子材料４６５のイオンは、ストレージ素子全体にわたって再分散されてもよく、それによって読出しパルスが印加された時に検出されるメモリセルの抵抗を変化させる。いくつかの場合では、ストレージ素子材料４６５の閾値電圧は、プログラミングパルスの印加に基づいて変化させてもよい。
【0045】
ストレージ素子材料４６５によって格納された状態は、読出しパルスをストレージ素子材料４６５に印加することによって、感知、検出、又は読出しが行われてもよい。読出しパルスの振幅、形状、又は他の特性は、どの状態がストレージ素子材料４６５に格納されているかを感知コンポーネントが判断できるように構成されてもよい。例えば、いくつかの場合では、読出しパルスの振幅は、ストレージ素子材料４６５が第１の状態に対して「オン」状態となる（例えば、電流が材料に流れる）が、第２の状態に対して「オフ」状態（例えば、材料に皆無かそれに近い量の電流が流れる）となるようなレベルとなるように構成される。
【0046】
いくつかの場合では、ストレージ素子材料４６５に印加されるパルス（プログラミングパルス又は読出しパルス）の極性は、実行されている動作の成果に影響する場合がある。例えば、ストレージ素子材料４６５が第１の状態を格納する場合、第１の極性の読出しパルスの結果として、ストレージ素子材料４６５が「オン」状態を示し、第２の極性の読出しパルスの結果として、ストレージ素子材料４６５が「オフ」状態を示す。これは、ストレージ素子材料４６５が状態を格納している時のストレージ素子材料４６５におけるイオン又は他の材料の非対称な分散が原因で発生する場合がある。同様の原理が、プログラミングパルス及び他のパルス又は電圧に対しても当てはまる。
【0047】
ストレージ素子材料４６５としての役割を果たし得るカルコゲナイド材料の例は、例えば、動作中の相を変化させない合金（例えば、セレン系カルコゲナイド合金）を含むカルコゲナイド材料の中でも特に、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７などのインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などのゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含む。さらに、カルコゲナイド材料は、低濃度の他のドーパント材料を含んでもよい。カルコゲナイド材料の他の例は、テルル－砒素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、及びこれらの組み合わせを含んでもよい。本明細書で使用される場合、ハイフンでつないだ化学組成表記は、特定の混合物又は化合物に含まれる元素を示し、示された元素を含む全化学量論的特性を表すことが意図される。いくつかの実施例では、カルコゲナイド材料は、カルコゲナイドガラス又はアモルファスカルコゲナイド材料でもよい。ある例において、セレン（Ｓｅ）、砒素（Ａｓ）、及びゲルマニウム（Ｇｅ）を主成分とするカルコゲナイド材料は、ＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、ＳＡＧ合金は、シリコン（Ｓｉ）を含有してもよく、そのようなカルコゲナイド材料はＳｉＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、カルコゲナイドガラスは、それぞれが原子又は分子形態の水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）などの追加元素を含有してもよい。いくつかの実施例では、伝導率は、様々な化学種を用いたドーピングによって制御されてもよい。例えば、ドーピングは、第３族（例えば、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）など）又は第４族（スズ（Ｓｎ）、炭素（Ｃ）、シリコン（Ｓｉ）など）元素を組成に組み込むことを含んでもよい。
【0048】
図４Ｄは、本開示の実施例による例示の３Ｄメモリアレイ２００－ｊの断面図である。ストレージ素子材料４６５の形成に後続してエッチング動作が実行されてもよく、それによって、図４Ｄに示すように、ストレージ素子材料４６５の表面（例えば、トレンチ３５０の方向に向かう表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）とほぼ同一平面上にある。ストレージ素子材料４６５のエッチングは連続的な側壁を形成して、ストレージ素子材料４６５の最上部層４６６（図４Ｃに図示）を除去してもよく、それによって、ストレージ素子材料４６５のセルがリセス内のみに形成される。各リセスにおいて、ストレージ素子材料４６５の各セルは、図４Ｄに示すように、単一の導電材料２４５（例えば、ストレージ素子材料４６５のセルと隣り合って配置された単一の導電材料２４５）と、少なくとも２つの誘電層（例えばストレージ素子材料４６５のセルの上部及びストレージ素子材料４６５のセルの下部に配置された上部誘電層及び下部誘電層）と接触してもよい。ストレージ素子材料４６５のエッチングによって、ストレージ素子材料４６５が互いから分離される構成を実現してもよい。ストレージ素子材料４６５のエッチングによって、基板１０４の接点２３５も露出されてもよい。いくつかの実施例では、（図４Ｅに図示するように）犠牲材料の一部がストレージ素子材料４６５のセルのいずれかの側に配置されてもよい。
【0049】
図４Ｅは、本開示の実施例による例示の３Ｄメモリアレイ２００－ｊの上面図である。図４Ｅに示すように、トレンチ３５０に形成されたコンフォーマル材料３２０及びストレージ素子材料４６５は、導電材料２４５の各プレーンを第１の部分３０８と第２の部分３０９との２つに分岐させてもよい。プレーンの各部分はワード線プレートの一例でもよい。
【0050】
図５Ａ～Ｃは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示の３Ｄメモリアレイ２００－ｋ、２００－ｌ、及び２００－ｍの様々な図である。特に、図５Ａ～Ｃは、引っ込んだ位置に配置された自己選択型メモリセルが形成された後の、開口部３６０を埋めるプロセスを示す。
【0051】
図５Ａは、引っ込んだ位置に配置された自己選択型メモリセルの形成後の、図４Ｅに図示されるメモリアレイ２００－ｊの一例でもよいメモリアレイ２００－ｋの上面図である。図５Ｂは、図５Ａに図示されたものの後続である処理ステップにおける、図４Ｅに図示される導電材料２４５のプレーンのうちのいずれか１つを通るメモリアレイ２００－ｌの上面図である。図５Ｃは、図５Ｂに図示されたものの後続である処理ステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｍの断面図である。
【0052】
図５Ａは、バリア材料５７０がトレンチ３５０の開口部３６０内部に堆積されるメモリアレイ２００－ｋの上面図である。いくつかの実施例において、バリア材料５７０は、第１の絶縁材料２４０（図示せず）、第２の絶縁材料２４０（図示せず）、及びストレージ素子材料４６５の少なくとも一部に接触する。いくつかの実施例では、バリア材料５７０は活性材料と親和性がある。いくつかの実施例では、バリア材料５７０は導電材料又は導電材料を有するバリア層でもよい。バリア層は例えば酸化アルミニウムを含んでもよい。いくつかの実施例では、トレンチ３５０内部に堆積される導電材料のためのスペースを形成するために、エッチング動作が実行されてもよい。いくつかの場合では、バリア材料５７０は、バリア層と呼ばれてもよい。
【0053】
図５Ｂは、導電材料５７５がトレンチ３５０の開口部３６０内部に堆積されるメモリアレイ２００－ｌの上面図である。導電材料５７５は、導電性ピラー５８０を形成するために開口部３６０に堆積されてもよい。導電性ピラー５８０は、バリア材料５７０及び導電材料５７５を含んでもよい。いくつかの実施例では、導電性ピラー５８０はトレンチ３５０の側壁３９０及び３９１（図４Ｃに図示）上のストレージ素子材料４６５と接触した状態で形成されてもよい。いくつかの実施例では、導電性ピラー５８０は導電材料５７５と同一材料を含んでもよい。いくつかの実施例では、導電性ピラー５８０は、デジット線でもよい。導電性ピラー５８０は、円筒状でもよい。図５Ｄは中実のピラーとして導電性ピラー５８０を示すが、いくつかの実施例では、導電性ピラー５８０は中空円筒又は環状（例えば、管）でもよい。導電性ピラー５８０は、金属（又は半金属）材料、又は特にドープされたポリシリコン材料などの半導体材料を含んでもよい。ただし、他の金属、半金属、又は半導体材料が使用されてもよい。
【0054】
複数の開口部３６０のそれぞれの開口部に形成された導電性ピラー５８０は、導電材料２４５及び第２の絶縁材料２４０（図示せず）を交互に重ねたプレーンにほぼ直交して延在するように構成される。複数の開口部３６０のそれぞれの開口部に形成されたストレージ素子材料４６５及び導電性ピラー５８０は、ほぼ正方形に形成される。ただし、本開示の実施例は、正確又は準正確な正方形に限定されない。例えば、ストレージ素子材料４６５及び導電性ピラー５８０は、例えば円形又は楕円形を含むいずれかの形状で形成されてもよい。
【0055】
図５Ｃは、本開示の実施例による例示の３Ｄメモリアレイ２００－ｍの側面図である。図５Ｃに図示されるように、キャッピング層５８５（例えば誘電層などの絶縁材料）が、メモリアレイ２００－ｌの導電性ピラー５８０をキャップするように堆積されてもよい。
【0056】
メモリアレイ２００－ｍは、複数の垂直スタックを含んでもよい。それぞれのスタックは、導電性ピラー５８０と、導電性ピラー５８０に結合された導電接点２３５と、第１の部分３０８及び導電性ピラー５８０と接触した状態で形成されたストレージ素子材料４６５と、第２の部分３０９及び導電性ピラー５８０と接触した状態で形成されたストレージ素子材料４６５とを含んでもよい。
【0057】
導電性ピラー５８０は、導電接点２３５及び第１の絶縁材料２４０と接触し、リセス３１５内に形成されたストレージ素子材料４６５と接触していてもよい。いくつかの場合では、それぞれのリセス３１５内に形成されたストレージ素子材料４６５は、導電性ピラー５８０の周囲に部分的に（例えば完全にではなく）形成される。
【0058】
明確性のために、及び、本開示の実施例を不明瞭にしないように、図５Ｃに図示されないが、例えば、接着層若しくは材料の相互拡散を防ぐためのバリアを形成するために、及び／又は、組成混合を和らげるために、ストレージ素子材料４６５及び／又は導電性ピラー５８０の前、後、及び／又は間に他の材料が形成されてもよい。
【0059】
図６Ａ～Ｂは、本明細書で開示されるような実施例による、図２Ａ～５Ｃで処理された３Ｄメモリアレイ２００－ａから２００－ｍの例でもよい例示の３Ｄメモリアレイ６００－ａ及び６００－ｂの様々な図である。メモリアレイ６００－ａ及び６００－ｂは、図２Ａ～５Ｃを参照して説明されたメモリアレイ２００に類似する特徴を含んでもよい。複数の開口部３６０が、トレンチ３５０に、導電材料２４５と第２の絶縁材料２４０（図示せず）を交互に重ねたプレーン、及び誘電材料３１８を通して形成されてもよい。図示されるように、複数の開口部３６０の直径は、トレンチ３５０の幅とほぼ同一である。いくつかの実施例では、複数の開口部３６０の直径は、トレンチ３５０の幅よりも大きくてもよい。
【0060】
複数の開口部３６０のそれぞれは、導電接点２３５の異なるそれぞれの接点とほぼ同心であってもよい。図６Ａ及び６Ｂに図示されるように、ピラー５８０は、円形であり、それぞれの開口部３６０における幾何学パターンで、複数の接点上に形成され、それらの接点に結合される。図２Ａ～３Ｅに図示されるようないくつかの実施例では、開口部３６０は正方形であってもよい。
【0061】
複数の開口部３６０は、導電接点２３５（図示せず）の千鳥格子（例えば六角形）配置を有してもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つの他の導電接点２３５に囲まれてもよい。
【0062】
千鳥格子状は、第１の行におけるオブジェクト（例えば接点、開口部、又はピラー）の位置が、所与の方向で、第１の行と隣り合う第２の行におけるオブジェクト（例えば接点、開口部、又はピラー）の位置からオフセットされる、いずれかのパターンを指す場合がある。例えば、千鳥格子状は、オブジェクト（例えば接点、開口部、又はピラー）を、ｘ方向（例えば行）では互いと隣り合うが、ｙ方向（例えば列）ではそうでないようにしてもよい。例えば、図６Ａ及び６Ｂに図示されるように、複数の導電接点２３５は、ｘ方向では互いと隣り合い、互いと線をなしている。ただし、複数の導電接点２３５は、ｙ方向では互いと隣り合わない。複数の導電接点２３５は、ｘ方向では互いと線をなし、複数の導電接点２３５は、ｙ方向では行を互い違いにする（例えばスキップする）。図６Ａ及び６Ｂは、基板１０４全体にわたって導電接点２３５間でほぼ同一である間隔を示すが、本開示による実施例はそのように限定されない。例えば、導電接点２３５間の間隔は、基板１０４全体にわたって変化させてもよい。
【0063】
図６Ｂは、３Ｄメモリアレイが、ワード線プレートのうちの少なくとも１つと、少なくとも１つの円形ピラー５８０と、少なくとも１つの誘電材料３１８との間に配置された、カルコゲナイド材料をそれぞれが含む、複数のストレージ素子材料４６５を含んでもよいことを示す。いくつかの実施例では、復号最適化に応じて、ピラー５８０は、３Ｄメモリアレイ６００の上部、下部、又は上部と下部との両方（例えば、複数のワード線プレートの下方又は上方）に配置された複数のセレクタに結合されてもよい。
【0064】
図７Ａ～Ｃは、本明細書で開示されるような実施例による、図２Ａ～５Ｃで処理された３Ｄメモリアレイ２００－ａから２００－ｍ、及び、図６Ａ～６Ｂで処理された３Ｄメモリアレイ６００－ａから６００－ｂの例でもよい、例示の３Ｄメモリアレイ７００－ａ、７００－ｂ、及び７００－ｃの様々な図である。メモリアレイ７００－ａ、７００－ｂ、及び７００－ｃは、図２Ａ～５Ｃを参照して説明されたメモリアレイ２００、及び、図６Ａ～６Ｂを参照して説明されたメモリアレイ６００に類似する特徴を含んでもよい。絶縁材料又は誘電材料で埋められる特定の分離トレンチ３５０’が、２つのサブアレイ（例えば、第１のサブアレイ７００－ａ１及び第２のサブアレイ７００－ａ２）間で形成されてもよく、それによって、第１のサブアレイ７００－ａ１及び第２のサブアレイ７００－ａ２は、互いと電気的に分離され得る。いくつかの実施例では、メモリアレイ７００－ａは、それぞれの誘電層を用いて互いから分離された複数のワード線プレートを含んでもよい（図７Ｃに図示されるメモリアレイの側面図を参照されたい）。複数のワード線プレートは、ワード線のいくつかのセットを含んでもよい。第１のサブアレイ７００－ａ１において、ワード線の第１のセットが、蛇行形状で延在する誘電材料を用いてワード線の第２のセットから分離される。第２のサブアレイ７００－ａ２において、ワード線の第３のセットが、蛇行形状で延在する誘電材料を用いてワード線の第４のセットから分離される。ワード線の第１のセット及びワード線の第２のセットは、特定の分離トレンチ３５０’によってワード線の第３のセット及びワード線の第４のセットから分離される。例証の目的のためのものである、ただ１つの特定の分離トレンチ３５０’が、図７Ａ～７Ｃに図示される。特定の分離トレンチ３５０’並びにサブアレイ７００－ａ１及び７００－ａ２の量は、図７Ａ～７Ｃに図示される量に限定されない。いくつかの分離トレンチ３５０’が、必要に応じて３Ｄメモリアレイに形成されてもよい。
【0065】
分離層と呼ばれる場合もある、絶縁材料又は誘電材料で埋められた分離トレンチ３５０’を用いると、３Ｄメモリアレイの電力消費が、ストレージクラスメモリ（ＳＣＭ）仕様を満たしながらさらに減少される場合がある。複数のサブアレイが互いと結合される３Ｄメモリアレイと、サーバル（ｓｅｒｖａｌ）分離層が挿入された３Ｄメモリアレイを比べると、対応する静電容量値は下がる場合があり、電力消費はさらに、復号負担を増加することなくさらに減少される場合がある。
【0066】
図７Ａに図示されるように、いくつかの実施例では、３Ｄメモリアレイ７００－ａに蛇行形状でトレンチ３５０を形成後、トレンチ３５０の特定の部分が、３Ｄメモリアレイ７００－ａを第１のサブアレイ７００－ａ１と第２のサブアレイ７００－ａ２とに分割するために使用される特定の分離トレンチ３５０’として選択されてもよい。いくつかの実施例では、特定の分離トレンチ３５０’は、特定の分離トレンチ３５０’の両方の側の２つのサブアレイが完全に分離されるように、さらなるエッチング動作を受けてもよい。いくつかの実施例では、後続の処理ステップ中、特定の分離トレンチ３５０’は、ストレージ素子材料又は導電材料などのいずれかの他の材料がそれに形成されることなく、絶縁材料又は誘電材料のみで埋められてもよい。いくつかの実施例では、特定の部分が、特定の数のワード線ごとに分離トレンチ３５０’として蛇行トレンチ３５０から判断されてもよい。
【0067】
分離トレンチ３５０’（又は分離層３５０’）の形成方法に加えて、２つの他の相違方法が使用されてもよい。１つの実施例では、複数のサブアレイが、図２Ａ～５Ｃを参照して説明された処理ステップによって同一基板に形成されてもよく、その場合、いくつかの分離層３５０’が、複数のサブアレイが互いから電気的に分離されるように、蛇行形状トレンチ３５０の延在する方向でサブアレイの一方又は両方の側に堆積されてもよい。他の例では、図５Ａ～５Ｃを参照して説明された実施形態で述べられたような３Ｄメモリアレイを形成後、メモリアレイの寸法にしたがって、特定の数の分離トレンチ３５０’が、メモリアレイを複数のサブアレイにカットするために、デジット線とワード線との両方に平行なプレーンに沿って形成されてもよく、その場合、エッチング動作が、分離トレンチ３５０’を形成するためにメモリアレイ上で実行されてもよい。
【0068】
図７Ｂ及び７Ｃは、特定のトレンチ３５０’（又は分離層３５０’）が形成される位置が、３Ｄメモリアレイの寸法にしたがって調整されてもよいことを示す。例えば、図７Ｂに図示されるメモリアレイの断面積は、１２０ｕｍ×１２０ｕｍであってもよい。３Ｄメモリアレイが、本明細書で開示されるような実施例による例示の３Ｄメモリアレイに関係付けられた例示の寸法を示す図８に図示される、隣り合うピラーの例示のピッチ（例えば、ｘ方向で約１００ｎｍのピッチ、及び、ｙ方向で約１００ｎｍのピッチ）に基づいて形成される時、３Ｄメモリアレイは、１０２４×１０２４のピラーを含む場合がある。この場合では、８つの分離層３５０’が、３Ｄメモリアレイを８つの部分に分割するように３Ｄメモリアレイに形成されてもよく、それらの部分のそれぞれは、１０２４×１２８のピラーを含む場合がある。
【0069】
いくつかの実施例では、分離層３５０’の挿入が原因で、対応する静電容量値は２ｐＦに下がる場合があり、ワード線を充電するために必要とされるエネルギー（（１／２）ＣＶ２）の１次計算結果は約１５ｐＦ／ビットである。加えて、３Ｄメモリアレイの、そのアレイのピラーに関する分割は、例えば、ピラーデコーダの数、感知アンプなどを最小化する、復号回路網アンダーアレイ（ＣｕＡ：ｃｉｒｃｕｉｔｒｙ ｕｎｄｅｒ ａｒｒａｙ）最適化を実現し得、一方で、ＳＣＭ要件が、より高いレベルでのメモリアレイ細分化（すなわち、分離層の挿入によるワード線カッティング）によって満たされ得る。
【0070】
いくつかの実施例では、復号最適化に応じて、ピラー５８０は、３Ｄメモリアレイの上部、下部、又は上部と下部との両方（例えば、複数のワード線プレートの下方又は上方）に配置された複数のセレクタに結合されてもよい。「上部」、「下部」、「下側」、「上側」、「下の方」、「下方」、「上方」などを含むが、これに限定されない、空間的に関係付けられた用語は、本明細書で使用される場合、要素の、別のものに対する空間的関係を説明するための説明を容易にするために利用される。そのような空間的に関係付けられた用語は、図において描写され本明細書で説明される特定の向きに加えて、デバイスの異なる向きを包含する。例えば、図において描写される構造が裏返される、又は反転される場合、他の要素の下方又は下の方と以前は説明された部分が、その後、それらの他の要素の上方又は上であることになる。
【0071】
図９は、本開示の態様による３Ｄメモリアレイを製造するための方法９００を図示するフローチャートである。方法９００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
【0072】
Ｓ９０５において、方法９００は、基板を通って延在する複数の導電接点を形成することを含んでもよく、各接点は、複数のデジット線のそれぞれのデジット線と関連付けられる。Ｓ９０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0073】
Ｓ９１０において、方法９００は、複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、複数の導電層はワード線として構成されることを含んでもよい。Ｓ９１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0074】
Ｓ９１５において、方法９００は、複数の導電層及び複数の誘電層を通る蛇行トレンチを形成することであり、蛇行トレンチが基板を露出し、複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することを含んでもよい。Ｓ９１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0075】
Ｓ９２０において、方法９００は、少なくとも１つの分離トレンチを形成するように蛇行トレンチの少なくとも１つの特定の部分を処置することを、少なくとも１つの分離トレンチの両方の側のメモリアレイの一部が互いから分離されるように行うことを含んでもよい。Ｓ９２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0076】
Ｓ９２５において、方法９００は、少なくとも１つの分離トレンチの一方の側のワード線を、少なくとも１つの分離トレンチの他方の側のワード線から電気的に分離するように、少なくとも１つの分離トレンチを絶縁材料で埋めることを含んでもよい。Ｓ９２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0077】
Ｓ９３０において、方法９００は、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチの残りの部分に形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことを含んでもよい。Ｓ９３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0078】
さらに、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチの残りの部分に形成するステップは、蛇行トレンチの残りの部分にコンフォーマル材料を堆積することと、コンフォーマル材料上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとをさらに含んでもよい。
【0079】
いくつかの実施例において、本明細書で説明されるような装置は、方法９００などの方法を実行してもよい。この装置は、基板を通って延在する複数の導電接点を形成するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよく、各接点は、複数のデジット線のそれぞれのデジット線と関連付けられる。
【0080】
本明細書で説明される装置のいくつかの実施例は、複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、複数の導電層はワード線として構成されることのための動作、特徴、手段、又は命令をさらに含んでもよい。
【0081】
本明細書で説明される装置のいくつかの実施例は、複数の導電層及び複数の誘電層を通る蛇行トレンチを形成することであり、蛇行トレンチが基板を露出し、複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することのための動作、特徴、手段、又は命令をさらに含んでもよい。
【0082】
本明細書で説明される装置のいくつかの実施例は、少なくとも１つの分離トレンチを形成するように蛇行トレンチの少なくとも１つの特定の部分を処置することを、少なくとも１つの分離トレンチの両方の側のメモリアレイの一部が互いから分離されるように行うための動作、特徴、手段、又は命令をさらに含んでもよい。
【0083】
本明細書で説明される装置のいくつかの実施例は、少なくとも１つの分離トレンチの一方の側のワード線を、少なくとも１つの分離トレンチの他方の側のワード線から電気的に分離するように、少なくとも１つの分離トレンチを絶縁材料で埋めるための動作、特徴、手段、又は命令をさらに含んでもよい。
【0084】
本明細書で説明される装置のいくつかの実施例は、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチの残りの部分に形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うための動作、特徴、手段、又は命令をさらに含んでもよい。
【0085】
本明細書で説明される装置のいくつかの実施例は、蛇行トレンチの残りの部分にコンフォーマル材料を堆積することと、コンフォーマル材料上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとのための動作、特徴、手段、又は命令をさらに含んでもよい。
【0086】
図１０は、本開示の態様による３Ｄメモリアレイを製造するための方法１０００を図示するフローチャートである。方法１０００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
【0087】
Ｓ１０１０において、方法１０００は、基板を通って延在する複数の導電接点を形成することであり、各導電契約は、複数のデジット線のそれぞれのデジット線と関連付けられることを含んでもよい。Ｓ１０１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0088】
Ｓ１０３０において、方法１０００は、複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、複数の導電層はワード線として構成されることを含んでもよい。Ｓ１０３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0089】
Ｓ１０５０において、方法１０００は、複数の導電層及び複数の誘電層を通る蛇行トレンチを形成することであり、蛇行トレンチが基板を露出し、複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することを含んでもよい。Ｓ１０５０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0090】
Ｓ１０７０において、方法１０００は、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチに形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことを含んでもよい。Ｓ１０７０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0091】
Ｓ１０９０において、方法１０００は、垂直３Ｄメモリアレイが、互いから電気的に分離されたいくつかの部分に分割されるように、ワード線とデジット線との両方に平行なプレーンに沿って特定の位置において垂直３Ｄメモリアレイをカットすることであり、それらの部分のそれぞれは特定の数のデジット線を含むことを含んでもよい。Ｓ１０９０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
【0092】
さらに、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチに形成するステップは、蛇行トレンチにコンフォーマル材料を堆積することと、コンフォーマル層上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとを含んでもよい。
【0093】
上述した方法は可能な実施例を表すものであり、動作及びステップは、再構成されてもよく、又は他の方法で修正されてもよく、他の実施例も可能であることに留意されたい。さらに、上記方法のうちの２つ以上からの部分が組み合わされてもよい。
【0094】
図１１は、本明細書で開示されるような実施例によるメモリデバイス１１００の形式での装置のブロック図である。本明細書で使用される場合、「装置」は、例えば回路若しくは回路網、ダイ、モジュール、デバイス、又はシステムなどの様々な構造又は構造の組み合わせのいずれかを指すことができるが、これに限定されない。図１１に図示されるように、メモリデバイス１１００は、３Ｄメモリアレイ１１１０を含むことができる。３Ｄメモリアレイ１１１０は、それぞれ図５Ｂ、６Ｂ、及び７Ａに関連して以前に説明された、３Ｄメモリアレイ２００、６００、及び／又は７００に似る場合がある。図１１は、明確性のために、及び、本開示の実施形態を不明瞭にしないように、単一の３Ｄメモリアレイ１１１０を示すが、メモリデバイス１１００は、いずれかの数の３Ｄメモリアレイ１１１０を含んでもよい。
【0095】
図１１に図示されるように、メモリデバイス１１００は、３Ｄメモリアレイ１１１０に結合された復号回路網１１２０を含むことができる。復号回路網１１２０は、３Ｄメモリアレイ１１１０と同一の物理的デバイス（例えば、同一のダイ）上に含まれ得る。復号回路網１１２０は、３Ｄメモリアレイ１１１０を含む物理的デバイスに通信可能に結合される別個の物理的デバイス上に含まれ得る。
【0096】
復号回路網１１２０は、３Ｄメモリアレイ１１１０上で実行されるプログラム及び／又は感知動作中に、３Ｄメモリアレイ１１１０の、図１を参照して上記で述べられたようなメモリセルにアクセスするためのアドレス信号を受信及び復号できる。例えば、復号回路網１１２０は、プログラム又は感知動作中にアクセスするための、３Ｄメモリアレイ１１１０の特定のメモリセルを選択することにおける使用のためのデコーダ回路網の部分を含むことができる。例えば、デコーダ回路網の第１の部分が、ワード線を選択するために使用され得るものであり、デコーダ回路網の第２の部分が、デジット線を選択するために使用され得る。
【0097】
図１１に図示される実施形態は、本開示の実施形態を不明瞭にしないように図示されない、追加の回路網、論理、及び／又はコンポーネントを含むことができる。例えば、メモリデバイス１１００は、動作の中でもとりわけ、データを感知する（例えば、読み出す）、プログラムする（例えば、書き込む）、移動させる、及び／又は消去するための動作などの、３Ｄメモリアレイ１１１０上の動作を実行するためのコマンドを送出するための制御部を含むことができる。さらに、メモリデバイス１１００は、入出力（Ｉ／Ｏ）コネクタを介して、Ｉ／Ｏ回路網を通して供給されるアドレス信号をラッチするためのアドレス回路網を含むことができる。さらに、メモリデバイス１１００は、メモリアレイ１１１０とは別個である、及び／又は、メモリアレイ１１１０に加えてのものである、例えばＤＲＡＭ又はＳＤＲＡＭなどのメインメモリを含むことができる。
【0098】
本明細書で説明される情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得る。例えば、上記説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界又は磁性粒子、光場又は光学粒子、或いはそれらのいずれかの組み合わせによって表され得る。
【0099】
本明細書における本開示に関連して説明される様々な例証的なブロック及びモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、離散ゲート又はトランジスタ論理、離散ハードウェア構成要素、又は本明細書に説明される機能を実施するように設計されたそれらのいずれかの組み合わせを用いて、実現され得る、又は実施され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替形態では、プロセッサは、いずれかのプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはさらに、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用した１つ又は複数のマイクロプロセッサ、又は他のいずれかのそのような構成）として実現されてもよい。
【0100】
本明細書に説明される機能は、ハードウェア内、プロセッサによって実行されるソフトウェア内、ファームウェア内、又はそれらのいずれかの組み合わせで実現されてもよい。プロセッサによって実行されるソフトウェア内で実現される場合、機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶され得るか、又はそれらを通じて送信され得る。他の例及び実施例は、本開示及び添付の特許請求の範囲内である。例えば、ソフトウェアの性質により、上述の機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを使用して実現され得る。機能を実現する特徴は、さらに、機能の一部が異なる物理的場所において実現されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。さらに、特許請求の範囲内を含めて、本明細書で使用される場合、項目のリストにおいて使用される場合（例えば、「～のうちの少なくとも１つ」又は「～の１つ又は複数」などの句が付された項目のリスト）の「又は」という用語は、例えば、Ａ、Ｂ、又はＣのうちの少なくとも１つというリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包括的なリストを示す。さらに、本明細書で使用される場合、「～に基づいて」という句は、状態の閉じられたセットへの言及として理解されるべきではない。例えば、「状態Ａに基づいて」と記載される例示のステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づいてもよい。すなわち、本明細書で使用される場合、「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同様にして解釈されるべきである。
【0101】
本明細書における説明は、当業者が本開示を作製又は使用することを可能にするために提供される。本開示に対する様々な修正形態は、当業者にとっては明らかであるものとし、本明細書において規定される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書に説明される例及び設計に限定されず、本明細書で開示される原理及び新規の特徴に合致する最も幅広い範囲が与えられるべきである。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2022-08-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
－ 複数のデジット線のそれぞれのデジット線とそれぞれが結合された複数の導電接点を含む基板と、－ 前記基板上のそれぞれの誘電層を用いて互いから分離された複数のワード線プレートであり、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第２のセットから分離された、ワード線の少なくとも第１のセットと、蛇行形状で延在する誘電材料を用いてワード線の少なくとも第４のセットから分離された、ワード線の少なくとも第３のセットとを含む、複数のワード線プレートと、
－ ワード線の前記第１のセット及びワード線の前記第２のセットを、ワード線の前記第３のセット及びワード線の前記第４のセットから分離する少なくとも１つの分離層であり、デジット線とワード線との両方に平行である、少なくとも１つの分離層と、
－ それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、それぞれの誘電層、及び、それぞれのデジット線に対向するワード線の側壁上に形成されたコンフォーマル材料によって囲まれるように、複数のリセスのそれぞれのリセス内にそれぞれが形成された複数のストレージ素子と
を含む垂直３Ｄメモリデバイス。
【請求項2】
前記少なくとも１つの分離層は絶縁材料を含む、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項3】
前記絶縁材料は誘電材料である、請求項２に記載の垂直３Ｄメモリデバイス。
【請求項4】
前記少なくとも１つの分離層は、ワード線の前記第１のセット及びワード線の前記第２のセットを、ワード線の前記第３のセット及びワード線の前記第４のセットから電気的に分離するように構成される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項5】
前記少なくとも１つの分離層の厚さは、前記デジット線が形成される誘電材料の厚さと同一である、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項6】
前記少なくとも１つの分離層は、各部分が特定の数の前記デジット線を含むように、前記メモリデバイスをいくつかの部分に分割するように構成される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項7】
前記少なくとも１つの分離層は、特定の数の前記ワード線と関連付けられる、請求項６に記載の垂直３Ｄメモリデバイス。
【請求項8】
前記複数の導電接点は千鳥格子状に配置される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項9】
前記複数の導電接点は格子状に配置される、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項10】
前記垂直３Ｄメモリデバイス上で実行されるプログラム動作又は感知動作中に、それぞれのワード線及びそれぞれのデジット線を選択するように構成された回路網をさらに含む、請求項１に記載の垂直３Ｄメモリデバイス。
【請求項11】
垂直３Ｄメモリアレイを製造する方法であり、－ 複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成することと、
－ 複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、前記複数の導電層はワード線として構成されることと、
－ 前記複数の導電層及び前記複数の誘電層を通る蛇行トレンチを形成することであり、前記蛇行トレンチが前記基板を露出し、前記複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することと、
－ 少なくとも１つの分離トレンチを形成するように前記蛇行トレンチの少なくとも１つの特定の部分を処置することを、前記少なくとも１つの分離トレンチの両方の側の前記メモリアレイの一部が互いから分離されるように行うことと、
－ 前記少なくとも１つの分離トレンチの一方の側のワード線を、前記少なくとも１つの分離トレンチの他方の側のワード線から電気的に分離するように、前記少なくとも１つの分離トレンチを絶縁材料で埋めることと、
－ コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチの残りの部分に形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、前記コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことと
を含む、方法。
【請求項12】
前記コンフォーマル材料、前記誘電材料、前記ストレージ素子材料、及び前記デジット線を前記蛇行トレンチの残りの部分に形成することにおいて、－ 前記蛇行トレンチの残りの部分に前記コンフォーマル材料を堆積することと、
－ 前記コンフォーマル材料上に前記誘電材料を堆積することと、
－ 前記コンフォーマル材料及び前記誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、
－ 前記開口部内に前記ストレージ素子材料を堆積することと、
－ 前記複数の誘電層及び前記ストレージ素子材料の側壁が同一平面上にあるように前記ストレージ素子材料を処置することと、
－ 前記デジット線を形成するように前記開口部内に導電材料を堆積することと
をさらに含む、請求項１１に記載の方法。
【請求項13】
前記絶縁材料で埋められた前記少なくとも１つの分離トレンチは、各部分が特定の数の前記デジット線を含むように、前記メモリアレイをいくつかの部分に分割するように構成される、請求項１１に記載の方法。
【請求項14】
前記絶縁材料で埋められた前記少なくとも１つの分離トレンチは、特定の数の前記ワード線と関連付けられる、請求項１３に記載の方法。
【請求項15】
前記絶縁材料は誘電材料である、請求項１１に記載の方法。
【請求項16】
前記複数の導電接点のそれぞれは、前記複数のデジット線のそれぞれのデジット線と電気的に結合される、請求項１１に記載の方法。
【請求項17】
前記複数の導電接点は千鳥格子状に配置される、請求項１１に記載の方法。
【請求項18】
前記複数の導電接点は格子状に配置される、請求項１１に記載の方法。
【請求項19】
垂直３Ｄメモリアレイを製造する方法であり、－ 複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成することと、
－ 複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、前記複数の導電層はワード線として構成されることと、
－ 前記複数の導電層及び前記複数の誘電層を通る蛇行トレンチを形成することであり、前記トレンチが前記基板を露出し、前記複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することと、
－ コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチに形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、前記コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うことと、
－ 前記メモリアレイが、互いから電気的に分離されたいくつかの部分に分割されるように、ワード線とデジット線との両方に平行なプレーンに沿って特定の位置において前記メモリアレイをカットすることであり、前記部分のそれぞれは特定の数のデジット線を含むことと
を含む、方法。
【請求項20】
コンフォーマル材料、誘電材料、ストレージ素子材料、及び前記デジット線を前記蛇行トレンチに形成することにおいて、－ 前記蛇行トレンチに前記コンフォーマル材料を堆積することと、
－ 前記コンフォーマル材料上に前記誘電材料を堆積することと、
－ 前記コンフォーマル材料及び前記誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、
－ 前記開口部内に前記ストレージ素子材料を堆積することと、
－ 前記複数の誘電層及び前記ストレージ素子材料の側壁が同一平面上にあるように前記ストレージ素子材料を処置することと、
－ 前記デジット線を形成するように前記開口部内に導電材料を堆積することと
をさらに含む、請求項１９に記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
［関連出願へのクロスリファレンス］
本特許出願は、２０１９年１２月１８日に出願されたＦａｎｔｉｎｉ等に関する「ＶＥＲＴＩＣＡＬ ３Ｄ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」という名称の国際特許出願番号ＰＣＴ／ＩＢ２０１９／００１２５６の国内段階出願であり、その出願のそれぞれは、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。
以下は、一般に、少なくとも１つのメモリセルを含むメモリアレイに関し、より詳細には、垂直３Ｄ（三次元）メモリデバイス及びそれを製造するための方法に関する。
本特許出願は、２０１９年１２月１８日に出願されたＦａｎｔｉｎｉ等に関する「ＶＥＲＴＩＣＡＬ ３Ｄ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＴＨＥ ＳＡＭＥ」という名称の国際特許出願番号ＰＣＴ／ＩＢ２０１９／００１２５６の国内段階出願であり、その出願のそれぞれは、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。
以下は、一般に、少なくとも１つのメモリセルを含むメモリアレイに関し、より詳細には、垂直３Ｄ（三次元）メモリデバイス及びそれを製造するための方法に関する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
そのようなメモリアレイの製造時、「櫛形」構造（例えば、指部と指部間の空隙とを有する工具に類似した構造）を形成するために奇数ワード線プレーンと偶数ワード線プレーンとを分離する形状でトレンチが形成されてもよい。トレンチは、いずれかの幾何学構成を有してもよく、固定距離で対向する櫛形の指部の奇数組及び偶数組を含んでもよい。いくつかの実施例では、トレンチは、蛇行形状で形成されてもよい。トレンチは、導電材料の各プレーンを２つの部分又は２つのプレートに分割してもよい。導電材料の各場所は、ワード線プレートの一例でもよい。いくつかの実施例では、トレンチの内部において、導電材料のプレーンは、誘電材料及び導電材料が複数のリセス（ｒｅｃｅｓｓ）を形成するようにエッチングされてもよく、各リセスはストレージ素子材料（例えばカルコゲナイド材料）を収容するように構成されてもよい。犠牲層（例えばコンフォーマル材料）は、トレンチに積層されてもよく、いくつかの場合では、犠牲層がリセスを埋める。絶縁材料は、犠牲層の上部のトレンチに堆積されてもよい。犠牲層及び絶縁層が蛇行形状を形成してもよい。いくつかの実施例では、トレンチの他の幾何学的構成が企図される。いくつかの実施例では、少なくとも１つの特定の分離トレンチが、絶縁材料（例えば誘電材料）で埋められるように形成されることが、メモリアレイがいくつかの部分に分割され、それらの部分のそれぞれが、後で形成されることになる特定の数のデジット線を含み、分離トレンチの一方の側のワード線が、分離トレンチの他方の側のワード線から電気的に分離されるように行われてもよい。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【0053】
図５Ｂは、導電材料５７５がトレンチ３５０の開口部３６０内部に堆積されるメモリアレイ２００－ｌの上面図である。導電材料５７５は、導電性ピラー５８０を形成するために開口部３６０に堆積されてもよい。導電性ピラー５８０は、バリア材料５７０及び導電材料５７５を含んでもよい。いくつかの実施例では、導電性ピラー５８０はトレンチ３５０の側壁３９０及び３９１（図４Ｃに図示）上のストレージ素子材料４６５と接触した状態で形成されてもよい。いくつかの実施例では、導電性ピラー５８０は導電材料５７５と同一材料を含んでもよい。いくつかの実施例では、導電性ピラー５８０は、デジット線でもよい。導電性ピラー５８０は、円筒状でもよい。図５Ｂは中実のピラーとして導電性ピラー５８０を示すが、いくつかの実施例では、導電性ピラー５８０は中空円筒又は環状（例えば、管）でもよい。導電性ピラー５８０は、金属（又は半金属）材料、又は特にドープされたポリシリコン材料などの半導体材料を含んでもよい。ただし、他の金属、半金属、又は半導体材料が使用されてもよい。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【0059】
図６Ａ～Ｂは、本明細書で開示されるような実施例による、図２Ａ～５Ｃで処理された３Ｄメモリアレイ２００－ａから２００－ｍの例でもよい例示の３Ｄメモリアレイ６００－ａ及び６００－ｂの様々な図である。メモリアレイ６００－ａ及び６００－ｂは、図２Ａ～５Ｃを参照して説明されたメモリアレイ２００－ａから２００－ｍに類似する特徴を含んでもよい。複数の開口部３６０が、トレンチ３５０に、導電材料２４５と第２の絶縁材料２４０（図示せず）を交互に重ねたプレーン、及び誘電材料３１８を通して形成されてもよい。図示されるように、複数の開口部３６０の直径は、トレンチ３５０の幅とほぼ同一である。いくつかの実施例では、複数の開口部３６０の直径は、トレンチ３５０の幅よりも大きくてもよい。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【0063】
図６Ｂは、３Ｄメモリアレイ６００－ｂが、ワード線プレートのうちの少なくとも１つと、少なくとも１つの円形ピラー５８０と、少なくとも１つの誘電材料３１８との間に配置された、カルコゲナイド材料をそれぞれが含む、複数のストレージ素子材料４６５を含んでもよいことを示す。いくつかの実施例では、復号最適化に応じて、ピラー５８０は、３Ｄメモリアレイ６００－ｂの上部、下部、又は上部と下部との両方（例えば、複数のワード線プレートの下方又は上方）に配置された複数のセレクタに結合されてもよい。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【0064】
図７Ａ～Ｃは、本明細書で開示されるような実施例による、図２Ａ～５Ｃで処理された３Ｄメモリアレイ２００－ａから２００－ｍ、及び、図６Ａ～６Ｂで処理された３Ｄメモリアレイ６００－ａから６００－ｂの例でもよい、例示の３Ｄメモリアレイ７００－ａ、７００－ｂ、及び７００－ｃの様々な図である。メモリアレイ７００－ａ、７００－ｂ、及び７００－ｃは、図２Ａ～５Ｃを参照して説明されたメモリアレイ２００－ａから２００－ｍ、及び、図６Ａ～６Ｂを参照して説明されたメモリアレイ６００－ａから６００－ｂに類似する特徴を含んでもよい。絶縁材料又は誘電材料で埋められる特定の分離トレンチ３５０’が、２つのサブアレイ（例えば、第１のサブアレイ７００－ａ１及び第２のサブアレイ７００－ａ２）間で形成されてもよく、それによって、第１のサブアレイ７００－ａ１及び第２のサブアレイ７００－ａ２は、互いと電気的に分離され得る。いくつかの実施例では、メモリアレイ７００－ａは、それぞれの誘電層を用いて互いから分離された複数のワード線プレートを含んでもよい（図７Ｃに図示されるメモリアレイの側面図を参照されたい）。複数のワード線プレートは、ワード線のいくつかのセットを含んでもよい。第１のサブアレイ７００－ａ１において、ワード線の第１のセットが、蛇行形状で延在する誘電材料を用いてワード線の第２のセットから分離される。第２のサブアレイ７００－ａ２において、ワード線の第３のセットが、蛇行形状で延在する誘電材料を用いてワード線の第４のセットから分離される。ワード線の第１のセット及びワード線の第２のセットは、特定の分離トレンチ３５０’によってワード線の第３のセット及びワード線の第４のセットから分離される。例証の目的のためのものである、ただ１つの特定の分離トレンチ３５０’が、図７Ａ～７Ｃに図示される。特定の分離トレンチ３５０’並びにサブアレイ７００－ａ１及び７００－ａ２の量は、図７Ａ～７Ｃに図示される量に限定されない。いくつかの分離トレンチ３５０’が、必要に応じて３Ｄメモリアレイに形成されてもよい。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【0068】
図７Ｂ及び７Ｃは、特定の分離トレンチ３５０’（又は分離層３５０’）が形成される位置が、３Ｄメモリアレイの寸法にしたがって調整されてもよいことを示す。例えば、図７Ｂに図示されるメモリアレイの断面積は、１２０ｕｍ×１２０ｕｍであってもよい。３Ｄメモリアレイが、本明細書で開示されるような実施例による例示の３Ｄメモリアレイに関係付けられた例示の寸法を示す図８に図示される、隣り合うピラーの例示のピッチ（例えば、ｘ方向で約１００ｎｍのピッチ、及び、ｙ方向で約１００ｎｍのピッチ）に基づいて形成される時、３Ｄメモリアレイは、１０２４×１０２４のピラーを含む場合がある。この場合では、８つの分離層３５０’が、３Ｄメモリアレイを８つの部分に分割するように３Ｄメモリアレイに形成されてもよく、それらの部分のそれぞれは、１０２４×１２８のピラーを含む場合がある。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【0092】
さらに、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチに形成するステップは、蛇行トレンチにコンフォーマル材料を堆積することと、コンフォーマル層上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとを含んでもよい。
いくつかの実施例において、本明細書で説明されるような装置は、方法１０００などの方法を実行してもよい。この装置は、複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよい。
本明細書で説明される装置のいくつかの実施例は、複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、複数の導電層はワード線として構成されることのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、複数の導電層及び複数の誘電層を通る蛇行トレンチを形成することであり、トレンチが基板を露出し、複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチに形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、メモリアレイが、互いから電気的に分離されたいくつかの部分に分割されるように、ワード線とデジット線との両方に平行なプレーンに沿って特定の位置においてメモリアレイをカットすることであり、それらの部分のそれぞれは特定の数のデジット線を含むことのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、蛇行トレンチにコンフォーマル材料を堆積することと、コンフォーマル材料上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとのための動作、特徴、手段、又は命令をさらに含んでもよい。
いくつかの実施例において、本明細書で説明されるような装置は、方法１０００などの方法を実行してもよい。この装置は、複数のデジット線のそれぞれのデジット線とそれぞれが関連付けられた、基板を通って延在する複数の導電接点を形成するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよい。
本明細書で説明される装置のいくつかの実施例は、複数の誘電層のそれぞれの誘電層を用いて互いから分離された複数の導電層を形成することであり、複数の導電層はワード線として構成されることのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、複数の導電層及び複数の誘電層を通る蛇行トレンチを形成することであり、トレンチが基板を露出し、複数の導電層をワード線の第１のセットとワード線の第２のセットとに分割することのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、コンフォーマル材料、誘電材料、ストレージ素子材料、及びデジット線を蛇行トレンチに形成することを、それぞれのストレージ素子が、それぞれのワード線、それぞれのデジット線、コンフォーマル材料、及びそれぞれの誘電層によって囲まれるように行うための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、メモリアレイが、互いから電気的に分離されたいくつかの部分に分割されるように、ワード線とデジット線との両方に平行なプレーンに沿って特定の位置においてメモリアレイをカットすることであり、それらの部分のそれぞれは特定の数のデジット線を含むことのための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される装置のいくつかの実施例は、蛇行トレンチにコンフォーマル材料を堆積することと、コンフォーマル材料上に誘電材料を堆積することと、コンフォーマル材料及び誘電材料の一部をエッチングすることによって、それぞれの導電接点上に開口部を形成することと、開口部内にストレージ素子材料を堆積することと、複数の誘電層及びストレージ素子材料の側壁が同一平面上にあるようにストレージ素子材料を処置することと、デジット線を形成するように開口部内に導電材料を堆積することとのための動作、特徴、手段、又は命令をさらに含んでもよい。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【0093】
本明細書で説明される方法は可能な実施例を表すものであり、動作及びステップは、再構成されてもよく、又は他の方法で修正されてもよく、他の実施例も可能であることに留意されたい。さらに、上記方法のうちの２つ以上からの部分が組み合わされてもよい。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【0094】
図１１は、本明細書で開示されるような実施例によるメモリデバイス１１００の形式での装置のブロック図である。本明細書で使用される場合、「装置」は、例えば回路若しくは回路網、ダイ、モジュール、デバイス、又はシステムなどの様々な構造又は構造の組み合わせのいずれかを指すことができるが、これに限定されない。図１１に図示されるように、メモリデバイス１１００は、３Ｄメモリアレイ１１１０を含むことができる。３Ｄメモリアレイ１１１０は、それぞれ図５Ｂ、６Ｂ、及び７Ａに関連して以前に説明された、３Ｄメモリアレイ２００－１、６００－ｂ、及び／又は７００－ａに似る場合がある。図１１は、明確性のために、及び、本開示の実施形態を不明瞭にしないように、単一の３Ｄメモリアレイ１１１０を示すが、メモリデバイス１１００は、いずれかの数の３Ｄメモリアレイ１１１０を含んでもよい。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【0100】
本明細書に説明される機能は、ハードウェア内、プロセッサによって実行されるソフトウェア内、ファームウェア内、又はそれらのいずれかの組み合わせで実現されてもよい。プロセッサによって実行されるソフトウェア内で実現される場合、機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶され得るか、又はそれらを通じて送信され得る。他の例及び実施例は、本開示及び添付の特許請求の範囲内である。例えば、ソフトウェアの性質により、本明細書で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを使用して実現され得る。機能を実現する特徴は、さらに、機能の一部が異なる物理的場所において実現されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。さらに、特許請求の範囲内を含めて、本明細書で使用される場合、項目のリストにおいて使用される場合（例えば、「～のうちの少なくとも１つ」又は「～の１つ又は複数」などの句が付された項目のリスト）の「又は」という用語は、例えば、Ａ、Ｂ、又はＣのうちの少なくとも１つというリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包括的なリストを示す。さらに、本明細書で使用される場合、「～に基づいて」という句は、状態の閉じられたセットへの言及として理解されるべきではない。例えば、「状態Ａに基づいて」と記載される例示のステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づいてもよい。すなわち、本明細書で使用される場合、「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同様にして解釈されるべきである。
【国際調査報告】