特表 2022-553538 極性遷移機能を備えたマルチプレクサデコーダ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-12-23

(54)【発明の名称】極性遷移機能を備えたマルチプレクサデコーダ

(51)【国際特許分類】

   G11C 13/00 20060101AFI20221216BHJP

   G11C 8/10 20060101ALI20221216BHJP

【ＦＩ】

G11C13/00 310

G11C8/10

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022523572

(86)(22)【出願日】2020-10-22

(85)【翻訳文提出日】2022-04-21

(86)【国際出願番号】 US2020056941

(87)【国際公開番号】W WO2021086727

(87)【国際公開日】2021-05-06

(31)【優先権主張番号】16/668,549

(32)【優先日】2019-10-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】シロッカ ネイサン ジョセフ

(72)【発明者】

【氏名】クイ ミンドン

(72)【発明者】

【氏名】コーリング ジェフリー エドワード

(57)【要約】

第１の入力線を有する正の区域と、第２の入力線を有する負の区域と、正の区域と負の区域との両方からメモリセルに接続された電圧ドライバに接続された出力線とを有する集積回路メモリデバイス内のデコーダ。正の区域及び負の区域は、極性制御信号によって制御される。極性制御信号が正極性を示すとき、正の区域は、第１の入力線で受け取った信号に従って出力線を駆動し、極性制御信号が負極性を示すとき、負の区域は、第２の入力線で受け取った信号に従って出力線を駆動する。

【特許請求の範囲】

【請求項1】

集積回路メモリデバイス内のデコーダであって、
第１の入力線を有する正の区域と、
第２の入力線を有する負の区域と、
前記正の区域と前記負の区域との両方からメモリセルに接続された電圧ドライバに接続された出力線とを含み、
前記正の区域及び前記負の区域は、極性制御信号によって制御され、
前記極性制御信号が正極性を示すとき、前記正の区域は、前記第１の入力線で受け取った信号に従って前記出力線を駆動し、
前記極性制御信号が負極性を示すとき、前記負の区域は、前記第２の入力線で受け取った信号に従って前記出力線を駆動する、前記デコーダ。

【請求項2】

前記極性制御信号が正極性を示すとき、前記正の区域は正の電源電圧によって電力供給され、前記デコーダは負の電源電圧に接続されない、請求項１に記載のデコーダ。

【請求項3】

前記極性制御信号が正極性を示すとき、前記正の区域は、第１の電圧線の前記正の電源電圧と第２の電圧線のグラウンドとの間に接続され、前記負の区域は、第３の電圧線のグラウンドと第４の電圧線のグラウンドとの間に接続される、請求項２に記載のデコーダ。

【請求項4】

前記極性制御信号が負極性を示すとき、前記正の区域は、前記第１の電圧線のグラウンドと前記第２の電圧線のグラウンドとの間に接続され、前記負の区域は、前記第３の電圧線の前記負の電源電圧と前記第４の電圧線のグラウンドとの間に接続される、請求項３に記載のデコーダ。

【請求項5】

前記負の電源電圧は－４Ｖであり、前記正の電源電圧は５Ｖであり、前記極性制御信号が前記負の電源電圧にあって負極性を示すとき、前記デコーダは前記正の電源電圧に接続されない、請求項４に記載のデコーダ。

【請求項6】

前記極性制御信号が前記負の電源電圧にあって負極性を示すとき、前記正の区域内のゲートは、グラウンドにバイアスされて前記出力線を前記第１及び第２の電圧線から切断する、請求項５に記載のデコーダ。

【請求項7】

前記極性制御信号が前記正の電源電圧にあって正極性を示すとき、前記負の区域内のゲートは、１．２Ｖの所定の電圧にバイアスされて前記出力線を前記第３及び第４の線から切断する、請求項６に記載のデコーダ。

【請求項8】

前記極性制御信号が前記負の電源電圧にあるとき、前記負の区域は、前記第２の入力線で受け取った信号に従って前記出力線を前記第３及び第４の電圧線のうちの一方に接続する、請求項７に記載のデコーダ。

【請求項9】

前記極性制御信号が前記正の電源電圧にあるとき、前記正の区域は、前記第１の入力線で受け取った信号に従って前記出力線を前記第１及び第２の電圧線のうちの一方に接続する、請求項７に記載のデコーダ。

【請求項10】

前記デコーダはレベルシフト回路を有さない、請求項７に記載のデコーダ。

【請求項11】

前記デコーダは動作中にプリチャージを実行しない、請求項７に記載のデコーダ。

【請求項12】

集積回路メモリデバイス内のデコーダであって、第１の入力線を有する正の区域と第２の入力線を有する負の区域とを有する前記デコーダに極性制御信号を接続することと、
前記デコーダの出力線を前記正の区域と前記負の区域との両方から前記集積回路メモリデバイス内のメモリセル用の電圧ドライバに接続することと、
第１の電圧を有する前記極性制御信号に応答して、前記第１の入力線で受け取った信号に従って前記出力線を前記正の区域によって駆動することと、
第２の電圧を有する前記極性制御信号に応答して、前記第２の入力線で受け取った信号に従って前記出力線を前記負の区域によって駆動することとを含む方法。

【請求項13】

前記極性制御信号が前記第１の電圧を有するとき、前記第１の電圧とグラウンドとの間の第１の電圧差によって前記正の区域に電力供給することと、
前記極性制御信号が前記第２の電圧を有するとき、前記第２の電圧とグラウンドとの間の第２の電圧差によって前記負の区域に電力供給することとをさらに含む、請求項１２に記載の方法。

【請求項14】

前記第１の電圧は５Ｖであり、前記第２の電圧は－４Ｖであり、前記第１の電圧と前記第２の電圧とは前記デコーダに同時に印加されない、請求項１３に記載の方法。

【請求項15】

前記正の区域のゲート制御線をグラウンドに接続することであって、前記極性制御信号が前記第２の電圧を有するとき、前記正の区域に、前記出力線を前記正の区域の電圧線から切断させ、前記第１の電圧差は、前記極性制御信号が前記第１の電圧を有するときに前記電圧線に印加される、前記接続することをさらに含む、請求項１４に記載の方法。

【請求項16】

前記負の区域のゲート制御線を所定の電圧に接続することであって、前記極性制御信号が前記第１の電圧を有するとき、前記負の区域に、前記出力線を前記負の区域の電圧線から切断させ、前記第２の電圧差は、前記極性制御信号が前記第２の電圧を有するときに前記電圧線に印加される、前記接続することをさらに含む、請求項１４に記載の方法。

【請求項17】

メモリデバイスであって、
コントローラと、
集積回路ダイの第１の層に配置された第１のセットの平行ワイヤと、
前記集積回路ダイの第２の層に配置された第２のセットの平行ワイヤと、
前記第１のセットの平行ワイヤにそれぞれ接続された第１のセットの電圧ドライバと、
前記第２のセットの平行ワイヤにそれぞれ接続された第２のセットの電圧ドライバと、
前記第１の層と前記第２の層との間に形成されたメモリセルのアレイであって、それぞれの各メモリセルが、前記第１の層のワイヤと前記第２の層のワイヤとの交点にある、前記メモリセルのアレイとを含み、
前記第１及び第２のセットの電圧ドライバ内のそれぞれの各電圧ドライバはデコーダを有し、
前記デコードは、
第１の入力線を有する正の区域と、
第２の入力線を有する負の区域と、
前記電圧ドライバに制御信号を提供するために前記正の区域と前記負の区域との両方から接続された出力線と、
極性制御信号を前記正の区域及び前記負の区域に接続する制御線とを含み、
前記出力線の電圧レベルは、前記極性制御信号が第１の電圧を有するとき、前記第１の入力線に印加される電圧に従って前記正の区域によって制御され、
前記出力線の前記電圧レベルは、前記極性制御信号が第２の電圧を有するとき、前記第２の入力線に印加される電圧に従って前記負の区域によって制御される、前記メモリデバイス。

【請求項18】

前記各メモリセルは、選択デバイスを有し、相変化メモリデバイスを有さず、前記メモリセルは、反対の極性を有するパルスの印加を介してデータを記憶するようにプログラム可能であり、前記メモリセルを読み取る動作中、所定の一定極性の電圧が前記メモリセル上に印加される、請求項１７に記載のメモリデバイス。

【請求項19】

前記第１の電圧は５Ｖであり、前記第２の電圧は－４Ｖであり、前記極性制御信号が前記第１の電圧を有するとき、前記正の区域の電圧線は前記第１の電圧及びグラウンドに接続される一方、前記負の区域の電圧線は両方ともグラウンドに接続され、前記極性制御信号が前記第２の電圧を有するとき、前記負の区域の電圧線は前記第２の電圧及びグラウンドに接続される一方、前記正の区域の電圧線は両方ともグラウンドに接続される、請求項１８に記載のメモリデバイス。

【請求項20】

前記正の区域のゲート制御線はグラウンドに接続され、前記負の区域のゲート制御線は所定の電圧に接続され、前記極性制御信号が前記第１の電圧を有するとき、前記負の区域は前記出力線を前記負の区域の電圧線から切断し、前記極性制御信号が前記第２の電圧を有するとき、前記正の区域は前記出力線を前記正の区域の電圧線から切断する、請求項１９に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
本出願は、２０１９年１０月３０日に出願され、「ＭＵＸ ＤＥＣＯＤＥＲ ＷＩＴＨ ＰＯＬＡＲＩＴＹ ＴＲＡＮＳＩＴＩＯＮ ＣＡＰＡＢＩＬＩＴＹ」と題する米国特許出願第１６／６６８，５４９号に対する優先権を主張するものであり、その開示全体は、参照によってここで本明細書に組み込まれる。

【0002】

本明細書に開示される少なくともいくつかの実施形態は、一般に、より具体的には、限定されることはないが、反対の極性を有する制御信号で、集積回路メモリ内の電圧ドライバ用の制御信号を生成するデコーダに関する。

【背景技術】

【0003】

メモリ集積回路は、半導体材料の集積回路ダイ上に形成されたメモリセルの１つ以上のアレイを有することができる。メモリセルは、データを記憶するために個別に使用するか、または動作させることが可能なメモリの最小単位である。一般に、メモリセルは１ビット以上のデータを記憶することができる。

【0004】

ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、電気的に消去可能プログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリなどのメモリ集積回路のために、様々なタイプのメモリセルが開発されてきた。

【0005】

いくつかの集積回路メモリセルは揮発性であり、記憶されたデータをセル内に保持するために電力を必要とする。揮発性メモリの例には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）が含まれる。

【0006】

いくつかの集積回路メモリセルは不揮発性であり、電力供給されていないときでも記憶されたデータを維持することができる。不揮発性メモリの例には、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、プログラム可能な読み取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能な読み取り専用メモリ（ＥＰＲＯＭ）、及び電気的に消去可能プログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）メモリなどが含まれる。フラッシュメモリには、否定論理積（ＮＡＮＤ）型フラッシュメモリまたは否定論理和（ＮＯＲ）型フラッシュメモリが含まれる。ＮＡＮＤメモリセルは、ＮＡＮＤ論理ゲートに基づき、ＮＯＲメモリセルはＮＯＲ論理ゲートに基づく。

【0007】

クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔメモリ）は、不揮発性メモリセルのアレイを使用する。クロスポイントメモリ内のメモリセルはトランジスタレスである。このようなメモリセルのそれぞれは、集積回路内の列として共に積層された相変化メモリデバイスと選択デバイスとを有することができる。このような列のメモリセルは、互いに直交する方向に伸びる２層のワイヤを介して集積回路内で接続される。２層のうちの一方はメモリセルの上にあり、他方の層は、メモリ素子列の下にある。したがって、それぞれのメモリセルは、２つの層のそれぞれに接した１本のワイヤの交点で個別に選択することができる。クロスポイントメモリデバイスは、高速かつ不揮発性であり、処理及びストレージのためのユニファイドメモリプールとして使用することができる。

【0008】

不揮発性集積回路メモリセルは、プログラム／書き込み動作中にメモリセルに１つの電圧または電圧のパターンを印加することによってデータを記憶するようにプログラムすることができる。プログラム／書き込み動作は、メモリセルを、メモリセル内にプログラム／記憶されているデータに対応する状態に設定する。メモリセルに記憶されたデータは、メモリセルの状態を調べることによって読み取り動作において取得することができる。読み取り動作は、電圧を印加することによってメモリセルの状態を判定し、既定の状態に対応する電圧でメモリセルが導通になるかどうかを判定する。

【0009】

実施形態は、同様の参照が類似の要素を示す添付図面の図において、限定ではなく一例として例示される。

【図面の簡単な説明】

【0010】

【図1】一実施例に従ったバイポーラ電圧ドライバ用の制御信号を生成するように構成されたマルチプレクサデコーダを示す。

【図2】一実施例に従った負極性及び正極性で動作する図１のマルチプレクサデコーダの構成を示す。

【図3】一実施例に従った負極性及び正極性で動作する図１のマルチプレクサデコーダの構成を示す。

【図4】図１のマルチプレクサデコーダの変形例を示す。

【図5】図１のマルチプレクサデコーダの変形例を示す。

【図6】図１のマルチプレクサデコーダの変形例を示す。

【図7】一実施形態に従ったマルチプレクサデコーダを使用して制御電圧を生成する方法を示す。

【図8】一実施形態に従ったマルチプレクサデコーダを用いて構成されたメモリデバイスを示す。

【図9】一実施形態に従ったマルチプレクサデコーダを有するビット線ドライバ及びワード線ドライバを備えたメモリセルを示す。

【発明を実施するための形態】

【0011】

本明細書に開示される少なくともいくつかの実施形態は、集積回路メモリ内の電圧ドライバ用のパイポーラ制御信号を生成するためのシステム、方法及び装置を提供する。

【0012】

いくつかの実施態様では、クロスポイントメモリは、選択デバイスを有するが相変化メモリデバイスを有さないメモリセルを使用することができる。例えば、メモリセルは、可変閾値機能を備えた単一の合金にすることができる。このようなセルの読み取り／書き込み動作は、列として共に積層された選択デバイスと相変化メモリデバイスとを有するメモリセルのための読み取り／書き込み動作と同様の手法で、セルを閾値処理すると共に他のセルを閾値以下のバイアスで抑制することに基づくことができる。

【0013】

選択デバイスを有するが相変化メモリデバイスを有さないそのようなメモリセルは、閾値電圧窓を有するようにクロスポイントメモリにおいてプログラムすることができる。閾値電圧窓は、反対の極性を有するプログラミングパルスを選択デバイスに印加することによって作成することかできる。例えば、選択デバイスは、選択デバイスの両側の間に正の電圧差を有するように、あるいは、選択デバイスの同じ両側の間に負の電圧差を有するようにバイアスすることができる。正の電圧差が正極性とみなされるとき、負の電圧差は正極性と反対の負極性とみなされる。読み取りは、所与の／一定の極性を用いて実行することができる。プログラムされるとき、メモリセルは、リセットされたセルよりも低い閾値を有する。そのため、読み取り動作中、リセットセルが非導通のままでありながら読み取り電圧によってプログラム済みのセルが導通になる可能性がある。

【0014】

電圧ドライバは、様々な電圧の信号によって制御されて、反対の極性を有するプログラミングパルスを駆動することができる。電圧ドライバは、第１の電圧の制御信号に応答して選択電圧を駆動し、第２の電圧の制御信号に応答して反対の極性で選択電圧を駆動するように構成することができる。同様に、電圧ドライバは、第３の電圧の制御信号に応答して選択解除電圧を駆動し、第４の電圧の制御信号に応答して反対の極性で選択解除電圧を駆動するように構成することができる。制御信号の第１、第２、第３及び第４の電圧間の電圧範囲は、９Ｖまで高くなる可能性がある。

【0015】

マルチプレクサデコーダは、異なる電圧範囲下で動作する２つの区域を有するように構成することができる。極性制御信号は、デコードの出力を生成するために２つの区域のうちのどちらが現在使用されているかを選択するために使用される。区域のそれぞれは、対応する極性で選択／選択解除するための入力信号を受け取るように構成される。入力信号は、５．５Ｖ以下の電圧範囲に制限することができる。極性制御信号によって現在選択された区域は、入力信号の電圧に従ってその出力を生成する。

【0016】

マルチプレクサデコーダは、局所的なレベルシフトを使用しないため、集積回路ダイ上の領域を節約する。マルチプレクサデコーダはプリチャージを必要としないため、動作が高速である。マルチプレクサデコーダは、そのＭＯＳＦＥＴ（金属－酸化物－半導体電界効果トランジスタ）デバイスのいずれの間にも５．５Ｖを超えて印加しないため、５．５Ｖの電圧制限を有するＭＯＳＦＥＴデバイスを使用して実装することができる。しかしながら、５．５Ｖの電圧制限を有するＭＯＳＦＥＴデバイスを使用してマルチプレクサデコーダを実装する必要はない。マルチプレクサデコーダの実装では、より高い最大電圧制限を有するトランジスタを使用することもできる。

【0017】

図１は、一実施形態に従ったバイポーラ電圧ドライバ用の制御信号を生成するように構成されたマルチプレクサデコーダを示す。

【0018】

図１のマルチプレクサデコーダは、異なる電圧域下で動作するように構成された２つの区域（１０２及び１０４）を有する。所定の電圧（例えば、グラウンドの０Ｖ）が、電圧線（１１７及び１１９）で区域（１０２及び１０４）に印加される。電圧線（１０１及び１０３）で区域（１０２及び１０４）にそれぞれ印加される電圧は、デコーダの動作極性に依存する。

【0019】

図１のマルチプレクサデコーダが負極性で動作しているとき、負の区域（１０４）は、図２に示されるように、負の電圧電源によって電力供給される（例えば、ＶＮＮが、０Ｖのグラウンドに対して－４Ｖで電圧線（１０３）に印加された状態）一方、正の区域（１０２）は、正の電圧電源によって電力供給されない（例えば、電圧線（１０１）が０Ｖのグラウンドに接続されている状態）。

【0020】

図１のマルチプレクサデコーダが正極性で動作しているとき、正の区域（１０２）は、図３に示されるように、正の電圧電源によって電力供給される（例えば、ＶＰＰが、０Ｖのグラウンドに対して５Ｖで電圧線（１０１）に印加された状態）一方、負の区域（１０４）は、負の電圧電源によって電力供給されない（例えば、電圧線（１０３）が０Ｖのグラウンドに接続されている状態）。

【0021】

図１のマルチプレクサデコーダの負及び正の区域（１０２及び１０４）は、ゲート制御線（１０７及び１０９）でそれぞれ所定の電圧に（例えば、０Ｖ及び１．２Ｖに）バイアスされている。

【0022】

図１のマルチプレクサデコーダは、極性制御信号を受け取るための入力線（１１１）を有する。

【0023】

例えば、図２に示されるように、極性制御信号が入力線上に－４Ｖを印加するとき、負の区域（１０４）は、負の区域（１０４）の入力線（１１５）に印加された負極性の選択／選択解除信号に従って出力線（１０５）を駆動するための出力を生成するように構成される。例えば、入力線（１１５）が選択／選択解除のために－４Ｖ（または０Ｖ）の電圧を受け取ると、負の区域（１０４）は、０Ｖ（または－４Ｖ）の電圧で出力線（１０５）を駆動する。

【0024】

図２の負極性構成では、正の区域（１０２）は、－４Ｖ～０Ｖの電圧範囲で動作する。入力線（１１１）に印加された低電圧（－４Ｖ）と正の区域（１０２）のゲート制御線（１０７）に印加された高電圧（０Ｖ）とは、正の区域（１０２）のゲート（１０６及び１０８）に、出力線（１０５）を電圧線（１０１及び１１７）から切断させて、負の区域（１０４）が出力線（１０５）を制御することを可能にする。

【0025】

図２の負極性構成では、負の区域（１０４）は、－４Ｖ～１．２Ｖの電圧範囲で動作する。入力線（１１１）に印加された低電圧（－４Ｖ）と負の区域（１０４）のゲート制御線（１０９）に印加された高電圧（１．２Ｖ）とは、負の区域（１０４）のゲート（１１８及び１１６）に、出力線（１０５）をゲート（１１２及び１１４）にそれぞれ接続させる。負の区域（１０４）の入力線（１１５）が高電圧（０Ｖ）を受け取ると、出力線（１０５）は、ゲート（１１４）を介して電圧線（１０３）の低電圧（－４Ｖ）にさらに接続されるが、ゲート（１１２）によって電圧線（１１９）から切断される。負の区域（１０４）の入力線（１１５）が低電圧（－４Ｖ）を受け取ると、出力線（１０５）は、ゲート（１１２）を介して電圧線（１１９）の高電圧（０Ｖ）にさらに接続されるが、ゲート（１１４）によって電圧線（１０３）から切断される。

【0026】

図３の正極性構成では、負の区域（１０４）は、０Ｖ～５Ｖの電圧範囲で動作する。入力線（１１１）に印加された高電圧（５Ｖ）と負の区域（１０４）のゲート制御線（１０９）に印加された低電圧（１．２Ｖ）とは、負の区域（１０４）のゲート（１１８及び１１６）に、出力線（１０５）を電圧線（１１９及び１０３）から切断させて、正の区域（１０２）が出力線（１０５）を制御することを可能にする。

【0027】

図３の正極性構成では、正の区域（１０２）は、０Ｖ～５Ｖの電圧範囲で動作する。入力線（１１１）に印加された高電圧（５Ｖ）と正の区域（１０２）のゲート制御線（１０７）に印加された低電圧（０Ｖ）とは、正の区域（１０２）のゲート（１０８及び１０６）に、出力線（１０５）をゲート（１２２及び１２４）にそれぞれ接続させる。正の区域（１０２）の入力線（１１３）が低電圧（０Ｖ）を受け取ると、出力線（１０５）は、ゲート（１２２）を介して電圧線（１０１）の高電圧（５Ｖ）にさらに接続されるが、ゲート（１２４）によって電圧線（１１７）から切断される。正の区域（１０２）の入力線（１１３）が高電圧（５Ｖ）を受け取ると、出力線（１０５）は、ゲート（１２４）を介して電圧線（１１７）の低電圧（０Ｖ）にさらに接続されるが、ゲート（１２２）によって電圧線（１０１）から切断される。

【0028】

したがって、極性制御信号が入力線（１１１）上に５Ｖを印加するとき、正の区域（１０２）は、図３に従って構成されて、正の区域（１０２）の入力線（１１３）上に印加された正極性の選択／選択解除信号に従って出力線（１０５）を駆動する。例えば、入力線（１１３）が選択／選択解除のために０Ｖ（または５Ｖ）の電圧を受け取ると、正の区域（１０２）は、５Ｖ（または０Ｖ）の対応する電圧で出力線（１１５）を駆動する。

【0029】

同様に、極性制御信号が入力線（１１１）上に－４Ｖを印加するとき、負の区域（１０４）は、図２に従って構成されて、負の区域（１０４）の入力線（１１５）上に印加された負極性の選択／選択解除信号に従って出力線（１０５）を駆動する。例えば、入力線（１１５）が選択／選択解除のために０Ｖ（または－４Ｖ）の電圧を受け取ると、負の区域（１０４）は、－４Ｖ（または０Ｖ）の対応する電圧で出力線（１１５）を駆動する。

【0030】

したがって、入力線（１１１）での極性制御の選択に従って、図１のマルチプレクサデコーダは、正の区域（１０２）の入力線（１１３）に従って出力線（１０５）を駆動する正の区域（１０２）、または負の区域（１０４）の入力線（１１５）に従って出力線（１０５）を駆動する負の区域（１０４）のいずれかを選択する。

【0031】

図１のマルチプレクサデコーダは、－４Ｖ、０Ｖ及び５Ｖの出力電圧を生成することができる。正の電圧電源（例えば、５ＶのＶＰＰ）と負の電圧電源（例えば、－４ＶのＶＮＮ）とは、電圧線（１０１及び１０３）でマルチプレクサデコーダに同時に印加されないため、マルチプレクサデコーダは、そのＭＯＳＦＥＴデバイスのいずれの間にも５．５Ｖを超えて印加せずに－４Ｖ～５Ｖの間の電圧の範囲を生成することができる。

【0032】

図４～図６は、図１のマルチプレクサデコーダの変形例を示す。図４～図６では、電圧線（１０１及び１０３）は、図１～図３と同様の手法で、極性制御（１１１）に基づき、ＶＰＰ（５Ｖ）、ＶＮＮ（－４Ｖ）またはグラウンドに選択的に接続される。

【0033】

図１では、出力線（１０５）上の信号は、入力線（１１３及び１１５）上の入力信号の逆である。例えば、正の区域（１０２）が出力線（１０５）を制御しているとき、入力線（１１３）上の高電圧（５Ｖ）によって出力線（１０５）上に低電圧（０Ｖ）が生成され、入力線（１１３）上の低電圧（０Ｖ）によって出力線（１０５）上に高電圧（５Ｖ）が生成される。同様に、負の区域（１０４）が出力線（１０５）を制御しているとき、入力線（１１５）上の高電圧（０Ｖ）によって出力線（１０５）上に低電圧（－４Ｖ）が生成され、入力線（１１５）上の低電圧（－４Ｖ）によって出力線（１０５）上に高電圧（０Ｖ）が生成される。

【0034】

図４のマルチプレクサデコーダでは、あたかも図４のマルチプレクサデコーダが、極性制御（１１１）に基づき、入力線（１１３及び１１５）からの入力信号のうちの一方を選択し、選択された信号を出力線（１０５）上に出すかのように、出力線（１０５）上の信号が、入力線（１１３及び１１５）上の入力信号に対応する。例えば、正の区域（１０２）が出力線（１０５）を制御しているとき、入力線（１１３）上の５Ｖの電圧によって出力線（１０５）上に同じ５Ｖの電圧が生成され、入力線（１１３）上の０Ｖの電圧によって出力線（１０５）上に同じ０Ｖの電圧が生成される。同様に、負の区域（１０４）が出力線（１０５）を制御しているとき、入力線（１１５）上の０Ｖの電圧によって出力線（１０５）上に同じ０Ｖの電圧が生成され、入力線（１１５）上の－４Ｖの電圧によって出力線（１０５）上に同じ－４Ｖの電圧が生成される。

【0035】

図５のマルチプレクサデコーダでは、電圧線（１１９）は、１．２Ｖの所定の電圧に接続される。したがって、極性制御（１１１）が出力線（１０５）を制御するために負の区域（１０４）を選択したとき、入力線（１１５）上の負の選択／選択解除の電圧がそれぞれ０Ｖまたは－４Ｖ（あるいは、それぞれ１．２Ｖまたは－４Ｖ）であるときの出力線（１０５）上の電圧は１．２Ｖまたは－４Ｖである。

【0036】

図６のマルチプレクサデコーダは、追加のＭＯＳＦＥＴデバイス（１２１、１２３、１２５、１２７）を含む。これらのＭＯＳＦＥＴデバイスにより、ＮＡＮＤゲートを介してマルチプレクサデコーダを実装することができる。任意選択で、ＭＯＳＦＥＴデバイスのうちのいくつか（例えば、１２１及び１２３）を複数のマルチプレクサデコーダの間で共有することができる。例えば、８つのマルチプレクサデコーダが、ＭＯＳＦＥＴデバイス（１２１）及び／またはＭＯＳＦＥＴデバイス（１２３）を共有してもよい。図４のＮＡＮＤの変形例は、ビット線ドライバ及びワード線ドライバでの拡散と同様に、局所的な拡散領域と引き換えに信号ルーティングを削減することができる。

【0037】

図７は、一実施形態に従ったマルチプレクサデコーダを使用して制御信号を生成する方法を示す。例えば、図７の方法は、図１～図６に示されたマルチプレクサデコーダのうちの１つを使用して図８のメモリデバイスにおいて実装することができる。

【0038】

ブロック１６１で、極性制御信号は、集積回路メモリデバイス内のデコーダの入力線（１１１）に接続される。デコーダは、正の区域（１０２）及び負の区域（１０４）を有する。正の区域（１０２）は第１の入力線（１１３）を有し、負の区域（１０４）は第２の入力線（１１５）を有する。

【0039】

ブロック１６３で、デコーダの出力線（１０５）は、正の区域（１０２）と負の区域（１０４）との両方から集積回路メモリデバイス内のメモリセル用の電圧ドライバに接続される。

【0040】

例えば、メモリセルは、選択デバイスを有し、相変化メモリデバイスを有さない。メモリセルは、反対の極性を有するパルスを印加することによってデータを記憶するようにプログラム可能であり、メモリセルを読み取る動作中、所定の一定極性の電圧がメモリセルに印加される。

【0041】

ブロック１６５で、第１の電圧（例えば、図３に示された５Ｖ）を有する入力線（１１１）上の極性制御信号に応答して、正の区域（１０２）は、第１の入力線（１１３）で受け取った信号に従って出力線（１０５）を駆動する。

【0042】

ブロック１６７で、第２の電圧（例えば、図２に示された－４Ｖ）を有する入力線（１１１）上の極性制御信号に応答して、負の区域（１０４）は、第２の入力線（１１５）で受け取った信号に従って出力線（１０５）を駆動する。

【0043】

正の区域（１０２）は、２本の電圧線（１０１及び１１７）を有する。入力線（１１１）上の極性制御信号が第１の電圧（例えば、図３に示された５Ｖ）を有するとき、正の区域（１０２）の電圧線（１０１及び１１７）は、第１の電圧（例えば、５Ｖ）とグラウンド（例えば、０Ｖ）との間の第１の電圧差によって電力供給される。

【0044】

同様に、負の区域（１０４）は２本の電圧線（１０３及び１１９）を有する。入力線（１１１）上の極性制御信号が第２の電圧（例えば、図２に示された－４Ｖ）を有するとき、負の区域（１０４）の電圧線（１０３及び１１９）は、第２の電圧（例えば、－４Ｖ）とグラウンド（例えば、０Ｖ）との間の第２の電圧差によって電力供給される。

【0045】

第１の電圧（例えば、５Ｖ）と第２の電圧（例えば、－４Ｖ）とはデコーダに同時に印加されない。それにより、デコーダのどの構成要素も、５．５Ｖの正味動作電圧を超えて曝されないようになる。

【0046】

正の区域（１０２）のゲート制御線（１０７）は、グラウンドに接続される。したがって、入力線（１１１）上の極性制御信号が第２の電圧（例えば、－４Ｖ）を有するとき、正の区域（１０２）は、出力線（１０５）を正の区域（１０２）の電圧線（１０１及び１１７）から切断する。

【0047】

同様に、負の区域（１０４）のゲート制御線（１０９）は、１．２Ｖの所定の電圧に接続される。したがって、極性制御信号が第１の電圧（例えば、５Ｖ）を有するとき、負の区域（１０４）は、出力線（１０５）を負の区域（１０４）の電圧線（１０３及び１１９）から切断する。

【0048】

入力線（１１１）上の極性制御信号が第１の電圧（例えば、５Ｖ）を有するとき、正の区域（１０２）は、第１の入力線（１１３）上に印加された電圧に基づいて出力線（１０５）を正の区域（１０２）の電圧線（１０１及び１１７）のうちの一方に接続する。

【0049】

入力線（１１１）上の極性制御信号が第２の電圧（例えば、－４Ｖ）を有するとき、負の区域（１０４）は、第２の入力線（１１５）上に印加された電圧に基づいて出力線（１０５）を負の区域（１０４）の電圧線（１０３及び１１９）のうちの一方に接続する。

【0050】

図１～図６に示されるように、デコーダはレベルシフト回路を有さず、動作時にプリチャージを実行しない。

【0051】

図８は、一実施形態に従ったマルチプレクサデコーダを用いて構成されたメモリデバイスを示す。

【0052】

図８では、メモリデバイスはメモリセルのアレイ（１３３）を含む。

【0053】

図８のメモリデバイスは、アレイ（１３３）内の個々のメモリセル（例えば、１０１）にアクセスするためにビット線ドライバ（１３７）及びワード線ドライバ（１３５）を動作させるコントローラ（１３１）を含む。

【0054】

ビット線ドライバ（１３７）及び／またはワード線ドライバ（１３５）は、図１～図６に示されたデコーダを有することができ、またはそのデコーダによって制御することができる。

【0055】

アレイ（１３３）内のそれぞれのメモリセル（例えば、１４９）には、図９に示されるように、ビット線ドライバとワード線ドライバの対によって駆動される電圧を介してアクセスすることができる。

【0056】

図９は、一実施形態に従ったマルチプレクサデコーダを有するビット線ドライバ（１４７）及びワード線ドライバ（１４５）を備えたメモリセルを示す。

【0057】

例えば、ビット線ドライバ（１４７）は、ワイヤ（１４１）に対し、アレイ（１３３）内のメモリセルの行に印加される第１の電圧を駆動し、ワード線ドライバ（１４５）は、ワイヤ（１４３）に対し、アレイ（１３３）内のメモリセルの列に印加される第２の電圧を駆動する。メモリセルアレイ（１３３）の行及び列の中のメモリセル（１４９）は、ビット線ドライバ（１４７）によって駆動される第１の電圧とワード線ドライバ（１４５）によって駆動される第２の電圧との間の電圧差に曝される。第１の電圧が第２の電圧よりも高いとき、メモリセル（１４９）は、一方の電圧極性（例えば、正極性）に曝され、第１の電圧が第２の電圧よりも低いとき、メモリセル（１４９）は、反対の電圧極性（例えば、負極性）に曝される。

【0058】

ビット線ドライバ（１４７）及びワード線ドライバ（１４５）のうちの少なくとも一方は、図１～図６に示されたデコーダによって制御されるドライバとして構成することができる。

【0059】

例えば、メモリセル（１４９）を選択すべきとき、ビット線ドライバ（１４７）は、一方の極性で正の高電圧（例えば、４Ｖ）を駆動し、反対の極性で負の高電圧（例えば、－４Ｖ）を駆動する。同様に、ワード線ドライバ（１４５）は、一方の極性で負の高電圧（例えば、－４Ｖ）を駆動し、反対の極性で正の高電圧（例えば、４Ｖ）を駆動する。

【0060】

例えば、メモリセル（１４９）を選択解除すべきとき、ビット線ドライバ（１４７）は、一方の極性で低電圧（例えば、０Ｖ）を駆動し、反対の極性で低電圧（例えば、０Ｖ）を駆動する。ビット線ドライバ（１４７）が低電圧を駆動するとき、ワード線ドライバ（１４５）は、高電圧を駆動し得るか、または低電圧を駆動し得る。

【0061】

同様に、メモリセル（１４９）を選択解除すべきとき、ワード線ドライバ（１４５）は、一方の極性で低電圧（例えば、０Ｖ）を駆動し、反対の極性で低電圧（例えば、０Ｖ）を駆動する。ワード線ドライバ（１４５）が低電圧を駆動するとき、ビット線ドライバ（１４７）は、高電圧を駆動し得るか、または低電圧を駆動し得る。

【0062】

例えば、ビット線ドライバ（１３７）は、一方向に配置され、クロスポイントメモリの１つの層に配置された平行ワイヤ（例えば、１４１）を駆動するために使用することができ、ワード線ドライバ（１３５）は、別の方向に配置され、クロスポイントメモリの別の層に配置された平行ワイヤ（例えば、１４３）を駆動するために使用することができる。ビット線ドライバ（例えば、１４７）に接続されたワイヤ（例えば、１４１）とワード線ドライバ（例えば、１４５）に接続されたワイヤ（例えば、１４３）とは、２つの層において直角の方向に伸びる。メモリセルアレイ（１３３）は、２つの層のワイヤの間に挟まれており、アレイ（１３３）内のメモリセル（例えば、１４９）は、クロスポイントメモリの集積回路ダイ内の２本のワイヤ（例えば、１４１及び１４３）の交点に形成される。

【0063】

本開示は、方法と、これらの方法を実行するデータ処理システムを含む、上記の方法を実行する装置と、データ処理システム上で実行されるときにシステムにこれらの方法を実行させる命令を含むコンピュータ可読媒体とを含む。

【0064】

図８のメモリデバイスは、データ処理システムにおいて使用することができる。

【0065】

通常のデータ処理システムは、マイクロプロセッサ（複数可）とメモリとを相互接続する相互接続（例えば、バス及びシステムコアロジック）を含み得る。マイクロプロセッサは通常、キャッシュメモリに結合されている。

【0066】

相互接続は、マイクロプロセッサ（複数可）とメモリとを共に相互接続し、Ｉ／Ｏコントローラ（複数可）を介してそれらを入力／出力（Ｉ／Ｏ）デバイス（複数可）にも相互接続する。Ｉ／Ｏデバイスには、ディスプレイデバイス、ならびに／またはマウス、キーボード、モデム、ネットワークインタフェース、プリンタ、スキャナ、ビデオカメラ及び当技術分野で知られた他のデバイスなどの周辺デバイスが含まれ得る。一実施形態では、データ処理システムがサーバシステムであるとき、プリンタ、スキャナ、マウス及び／またはキーボードなどの、Ｉ／Ｏデバイスのうちのいくつかは任意選択である。

【0067】

相互接続には、様々なブリッジ、コントローラ及び／またはアダプタを通じて互いに接続された１つ以上のバスを含めることができる。一実施形態では、Ｉ／Ｏコントローラには、ＵＳＢ周辺機器を制御するためのＵＳＢ（ユニバーサルシリアルバス）アダプタ、及び／またはＩＥＥＥ－１３９４周辺機器を制御するためのＩＥＥＥ－１３９４バスアダプタが含まれる。

【0068】

メモリには、ＲＯＭ（読み取り専用メモリ）、揮発性ＲＡＭ（ランダムアクセスメモリ）、及びハードドライブ、フラッシュメモリなどの不揮発性メモリのうちの１つ以上が含まれ得る。

【0069】

揮発性ＲＡＭは、通常、メモリ内のデータを更新または保持するために継続的に電力を必要とするダイナミックＲＡＭ（ＤＲＡＭ）として実装される。不揮発性メモリは、通常、磁気ハードドライブ、磁気光学ドライブ、光学ドライブ（例えば、ＤＶＤ ＲＡＭ）、またはシステムから電源が遮断された後でもデータを保持する他のタイプのメモリシステムである。不揮発性メモリはまた、ランダムアクセスメモリであり得る。

【0070】

不揮発性メモリは、データ処理システム内の構成要素の残りに直接結合されたローカルデバイスにすることができる。モデムまたはイーサネットインタフェースなどのネットワークインタフェースを通じてデータ処理システムに結合されたネットワークストレージデバイスなど、システムから離れた不揮発性メモリも使用することができる。

【0071】

本開示では、説明を簡単にするために、ソフトウェアコードによって実行されるか、またはソフトウェアコードによって引き起こされるものとして、いくつかの機能及び動作が説明される。しかしながら、このような表現はまた、機能が、マイクロプロセッサなどのプロセッサによるコード／命令の実行の結果であることを示すためにも使用される。

【0072】

あるいは、または組み合わせて、ここで説明されるような機能及び動作は、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用するなど、ソフトウェア命令の有無にかかわらず、専用回路を使用して実装することができる。実施形態は、ソフトウェア命令無しで、またはソフトウェア命令と組み合わせて、ハードワイヤード回路を使用して実装することができる。したがって、技術は、ハードウェア回路及びソフトウェアのいずれかの特定の組み合わせにも、データ処理システムによって実行される命令のためのいずれかの特定のソースにも限定されない。

【0073】

一実施形態は、完全に機能するコンピュータ及びコンピュータシステムにおいて実装することができるが、様々な実施形態は、多種多様な形態のコンピューティング製品として配布することが可能であり、配布に実際に影響を与えるために使用される特定のタイプの機械またはコンピュータ可読媒体に関係なく適用することができる。

【0074】

開示される少なくともいくつかの態様は、少なくとも部分的に、ソフトウェアで具体化することができる。つまり、技術は、コンピューティングシステムまたは他のデータ処理システムにおいて、マイクロプロセッサなどの、そのシステムのプロセッサが、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ、キャッシュまたはリモートストレージデバイスなどのメモリに含まれる命令のシーケンスを実行したことに応答して実施され得る。

【0075】

実施形態を実装するために実行されるルーチンは、オペレーティングシステムもしくは特定のアプリケーション、構成要素、プログラム、オブジェクト、モジュール、または「コンピュータプログラム」として参照される命令のシーケンスの一部として実装され得る。コンピュータプログラムは、通常、コンピュータ内の様々なメモリ及びストレージデバイスにおいて様々な時点で設定され、コンピュータ内の１つ以上のプロセッサによって読み取られ実行されると、様々な態様を含む要素を実行するために必要な動作をコンピュータに実行させる１つ以上の命令を含む。

【0076】

機械可読媒体を使用して、データ処理システムによって実行されたときにシステムに様々な方法を実行させるソフトウェア及びデータを記憶することができる。実行可能なソフトウェア及びデータは、例えば、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ及び／またはキャッシュを含む様々な場所に記憶され得る。このソフトウェア及び／またはデータの一部は、これらのストレージデバイスのいずれか１つに記憶され得る。さらに、データ及び命令は、集中型サーバまたはピアツーピアネットワークから取得することができる。データ及び命令の異なる部分は、異なる集中型サーバ及び／またはピアツーピアネットワークから、異なる時間に、異なる通信セッションで、または同じ通信セッションで取得することができる。データ及び命令は、アプリケーションの実行前に完全に取得することができる。あるいは、データ及び命令の一部は、実行に必要なときに、ジャストインタイムで動的に取得することができる。したがって、データ及び命令が、特定の時間の場合に完全に機械可読媒体上にある必要はない。

【0077】

コンピュータ可読媒体の例には、とりわけ、揮発性及び不揮発性メモリデバイス、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリデバイス、フロッピー及び他のリムーバブルディスク、磁気ディスクストレージ媒体、光ストレージ媒体（例えば、コンパクトディスク読み取り専用メモリ（ＣＤＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）など）などの非一時的な記録可能及び記録不可能なタイプの媒体が含まれるが、これらに限定されない。コンピュータ可読媒体は、命令を記憶し得る。

【0078】

命令はまた、搬送波、赤外線信号、デジタル信号などの、電気、光、音響または他の形式の伝搬信号のデジタル及びアナログ通信リンクで具体化され得る。しかしながら、搬送波、赤外線信号、デジタル信号などの伝搬信号は、有形の機械可読媒体ではなく、命令を記憶するように構成されていない。

【0079】

一般に、機械可読媒体は、機械（例えば、コンピュータ、ネットワークデバイス、パーソナルデジタルアシスタント、製造ツール、１つ以上のプロセッサのセットを備えた任意のデバイスなど）によってアクセス可能な形式で情報を提供する（すなわち、記憶及び／または送信する）任意の機構を含む。

【0080】

様々な実施形態では、ハードワイヤード回路は、技術を実装するためにソフトウェア命令と組み合わせて使用され得る。したがって、技術は、ハードウェア回路及びソフトウェアのいずれかの特定の組み合わせにも、データ処理システムによって実行される命令のためのいずれかの特定のソースにも限定されない。

【0081】

上記の説明及び図面は例示的なものであり、限定的なものとして解釈されるべきではない。完全な理解を提供するために、多数の具体的な詳細事項が説明されている。しかしながら、説明が不明瞭になるのを避けるために、特定の例では、よく知られた、または従来の詳細事項が説明されていない。本開示における１つの実施形態またはある実施形態への言及は、必ずしも同じ実施形態への言及ではなく、そのような言及は少なくとも１つを意味する。

【0082】

前述の明細書では、本開示が、その特定の例示的な実施形態を参照して説明されてきた。以下の特許請求の範囲に述べるより広い趣旨及び範囲から逸脱することなく、それらの実施形態に様々な変更が加えられ得ることが明らかである。したがって、明細書及び図面は限定的な意味ではなく、例示的な意味で考慮されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【手続補正書】

【提出日】2022-04-21

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正の内容】

【0053】

図８のメモリデバイスは、アレイ（１３３）内の個々のメモリセル（例えば、１４９）にアクセスするためにビット線ドライバ（１３７）及びワード線ドライバ（１３５）を動作させるコントローラ（１３１）を含む。

【国際調査報告】