特表 2022-553948 集積回路メモリにおける読み出しスパイク軽減

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-12-27

(54)【発明の名称】集積回路メモリにおける読み出しスパイク軽減

(51)【国際特許分類】

   G11C 13/00 20060101AFI20221220BHJP

【ＦＩ】

G11C13/00 400F

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022523552

(86)(22)【出願日】2020-10-14

(85)【翻訳文提出日】2022-06-16

(86)【国際出願番号】 US2020055565

(87)【国際公開番号】W WO2021080830

(87)【国際公開日】2021-04-29

(31)【優先権主張番号】16/660,569

(32)【優先日】2019-10-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ハマダ ジョセフィン ティウ

(72)【発明者】

【氏名】サーディク ケネス リチャード

(72)【発明者】

【氏名】ヤン リンミン

(72)【発明者】

【氏名】クイ ミンドン

(57)【要約】

集積回路メモリデバイスは、第１のワイヤと、第２のワイヤと、第１のワイヤと第２のワイヤとの間に接続されたメモリセルと、第１のワイヤに接続された第１の電圧ドライバと、第２のワイヤに接続された第２の電圧ドライバと、を有する。メモリセルを読み出す動作の間、第２の電圧ドライバは、第１の電圧ドライバが第１のワイヤ上で印加された電圧をランプアップ及び保持することを開始した後、第２のワイヤ上で印加された電圧をランプアップすることを開始するように構成される。

【特許請求の範囲】

【請求項1】

集積回路メモリデバイスであって、
第１のワイヤと、
第２のワイヤと、
前記第１のワイヤと前記第２のワイヤとの間に接続されたメモリセルと、
前記第１のワイヤに接続された第１の電圧ドライバと、
前記第２のワイヤに接続された第２の電圧ドライバと、を備え、
前記メモリセルを読み出す動作の間、前記第２の電圧ドライバは、前記第１の電圧ドライバが前記第１のワイヤ上で印加された電圧をランプアップすることを開始した後、前記第２のワイヤ上で印加された電圧をランプアップすることを開始するように構成される、
前記集積回路メモリデバイス。

【請求項2】

前記第１のワイヤ上で印加された前記電圧は正であり、前記第２のワイヤ上で印加された前記電圧は負である、請求項１に記載の集積回路メモリデバイス。

【請求項3】

前記第２の電圧ドライバは、前記第１の電圧ドライバが前記第１のワイヤ上で印加された前記電圧をランプアップすることを開始してからの予め定められた周期の後、前記第２のワイヤ上で印加された前記電圧をランプアップすることを開始するように構成される、請求項２に記載の集積回路メモリデバイス。

【請求項4】

前記第２の電圧ドライバは、前記第１の電圧ドライバが前記第１のワイヤ上で印加された前記電圧をランプアップすることを完了した後、前記第２のワイヤ上で印加された前記電圧をランプアップすることを開始するように構成される、請求項２に記載の集積回路メモリデバイス。

【請求項5】

前記第２の電圧ドライバは、前記第１の電圧ドライバが前記第１のワイヤ上で印加された前記電圧を、予め定められた電圧を上回るまでランプアップした後、前記第２のワイヤ上で印加された前記電圧をランプアップすることを開始するように構成される、請求項２に記載の集積回路メモリデバイス。

【請求項6】

前記メモリセルを包含したクロスポイントメモリを備えた、請求項２に記載の集積回路メモリデバイス。

【請求項7】

前記第１のワイヤ及び前記第２のワイヤは、ビットライン及びワードラインの異なる１つであり、前記第１のワイヤ及び前記第２のワイヤは、集積回路ダイの２つの層内で垂直方向に広がる、請求項６に記載の集積回路メモリデバイス。

【請求項8】

前記メモリセルは、選択デバイスを含む、請求項７に記載の集積回路メモリデバイス。

【請求項9】

前記メモリデバイスは、相変化メモリデバイスを有さない、請求項８に記載の集積回路メモリデバイス。

【請求項10】

前記メモリデバイスは、反対極性を有するパルスを印加することを介してデータを記憶するようプログラム可能である、請求項９に記載の集積回路メモリデバイス。

【請求項11】

前記メモリセルを読み出す前記動作の間、前記電圧ドライバは、予め定められ、固定された極性に従って前記電圧を駆動する、請求項１０に記載の集積回路メモリデバイス。

【請求項12】

集積回路メモリデバイス内で第１のワイヤに接続された第１の電圧ドライバによって、前記第１のワイヤ上で印加された電圧をランプアップすることであって、前記集積回路メモリデバイス内のメモリセルは、前記第１のワイヤと第２のワイヤとの間に接続され、第２の電圧ドライバは、前記第２のワイヤに接続される、前記ランプアップすることと、
前記第１の電圧ドライバが前記第１のワイヤ上で印加された前記電圧をランプアップすることを開始した後、前記第２の電圧ドライバによって、前記第２のワイヤ上で印加された電圧をランプアップすることを開始することと、
を備えた、方法。

【請求項13】

前記第１の電圧ドライバが前記第１のワイヤ上で前記電圧をランプアップすることを開始することと、前記第２の電圧ドライバが前記第２のワイヤ上で前記電圧をランプアップすることを開始することとの間の時間差は、予め定められた時間間隔である、請求項１２に記載の方法。

【請求項14】

前記第２の電圧ドライバは、前記第１のワイヤ上で印加された前記電圧が２Ｖを上回るまで、前記第２のワイヤ上で印加された前記電圧をランプアップすることを遅延させる、請求項１２に記載の方法。

【請求項15】

前記第２の電圧ドライバは、前記第１のワイヤ上で印加された前記電圧が実質的に一定になるまで、前記第２のワイヤ上で印加された前記電圧をランプアップすることを遅延させる、請求項１４に記載の方法。

【請求項16】

前記第１の電圧及び前記第２の電圧は、正及び負の異なる１つである、請求項１５に記載の方法。

【請求項17】

コントローラと、
集積回路ダイの第１の層内に配置された並列ワイヤの第１のセットと、
前記集積回路ダイの第２の層内に配置された並列ワイヤの第２のセットと、
並列ワイヤの前記第１のセットのそれぞれに接続された電圧ドライバの第１のセットと、
並列ワイヤの前記第２のセットのそれぞれに接続された電圧ドライバの第２のセットと、
前記第１の層と前記第２の層との間で形成されたメモリセルのアレイであって、各々のそれぞれのメモリセルは、前記第１の層内の第１のワイヤ及び前記第２の層内の第２のワイヤのクロスポイントにある、前記メモリセルのアレイと、を備え、
前記それぞれのメモリセルを読み出す動作の間、第２の電圧ドライバは、第１の電圧ドライバが前記第１のワイヤ上で印加された電圧をランプアップすることを開始した後まで、前記第２のワイヤ上で印加された電圧をランプアップすることを遅延させる、
メモリデバイス。

【請求項18】

前記第２の電圧ドライバは、前記第１の電圧ドライバが前記第１のワイヤ上で印加された前記電圧を１．５Ｖを上回るまでランプアップした後まで、前記第２のワイヤ上で印加された前記電圧をランプアップすることを遅延させる、請求項１７に記載のメモリデバイス。

【請求項19】

前記それぞれのメモリセルは、選択デバイスを有する、請求項１８に記載のメモリデバイス。

【請求項20】

前記それぞれのメモリセルは、相変化メモリデバイスを有さない、請求項１８に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願］
本出願は、その開示全体が本明細書で以下に組み込まれる、２０１９年１０月２２日に出願され、「ＲＥＡＤ ＳＰＩＫＥ ＭＩＴＩＧＡＴＩＯＮ ＩＮ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ」と題する米国特許出願第１６／６６０，５６９号に対する優先権を主張する。

【0002】

本明細書で開示される少なくともいくつかの実施形態は概して、メモリセルに電圧を印加する電圧ドライバに関し、より詳細には、それに限定されないが、読み出し動作の間のメモリセルにおける読み出しディスターブを低減させる電圧ドライバの動作に関する。

【背景技術】

【0003】

メモリ集積回路は、半導体材料の集積回路ダイ上で形成されたメモリセルの１つ以上のアレイを有することがある。メモリセルは、データを記憶するために個々に使用することができ、またはその上で動作することができるメモリの最小の単位である。概して、メモリセルは、データの１以上のビットを記憶することができる。

【0004】

ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリなど、メモリ集積回路に対して異なるタイプのメモリセルが開発されてきた。

【0005】

一部の集積回路メモリセルは、揮発性であり、セルに記憶されたデータを維持するために電力を必要とする。揮発性メモリの例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。

【0006】

一部の集積回路メモリセルは、不揮発性であり、電力供給されていないときでさえ、記憶されたデータを保持することができる。不揮発性メモリの例は、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、及び電子的に消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）などを含む。フラッシュメモリは、否定論理積（ＮＡＮＤ）タイプフラッシュメモリまたは否定論理和（ＮＯＲ）タイプフラッシュメモリを含む。ＮＡＮＤメモリセルは、ＮＡＮＤ論理ゲートに基づいており、ＮＯＲメモリセルは、ＮＯＲ論理ゲートに基づいている。

【0007】

クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔメモリ）は、不揮発性メモリセルのアレイを使用する。クロスポイントメモリ内のメモリセルは、トランジスタレスである。そのようなメモリセルの各々は、集積回路内で列として共に積層された相変化メモリデバイス及び選択デバイスを有することができる。そのような列のメモリセルは、相互に垂直である方向に広がる（ｒｕｎ）ワイヤの２つの層を介して集積回路内で接続される。２つの層の１つは、メモリセルの上にあり、他の層は、メモリ素子列の下にある。よって、２つの層の各々の上の１つのワイヤのクロスポイントにおいて各々のメモリセルを個々に選択することができる。クロスポイントメモリデバイスは、高速且つ不揮発性であり、処理及び記憶のための統一されたメモリプールとして使用されることがある。

【0008】

不揮発性集積回路メモリセルは、プログラム／書き込み動作の間に、メモリセルに１つの電圧または電圧のパターンを印加することによって、データを記憶するようプログラムされることがある。プログラム／書き込み動作は、メモリセルにプログラム／記憶されるデータに対応する状態にメモリセルを設定する。メモリセルに記憶されたデータは、メモリセルの状態を検査することによって、読み出し動作において取り出されることがある。読み出し動作は、電圧を印加することによってメモリセルの状態を判定し、予め定義された状態に対応する電圧においてメモリセルが導電性になるかどうかを判定する。

【0009】

集積回路内のメモリセルを読み出すよう印加された電圧（複数可）は、集積回路内のメモリセル及び／または近くのメモリセルの状態をディスターブすることがある。読み出しディスターブ効果は、近くのメモリセルからデータを取り出す際に誤りを引き起こすことがある。

【0010】

添付図面の図において例として且つ限定ではなく、実施形態が例示され、添付図面では、同様の参照符号は、類似の要素を示す。

【図面の簡単な説明】

【0011】

【図1】いくつかの実施形態に従った、読み出しディスターブを低減させるためにメモリセルの１つの側からの電圧のランプアップを遅延させる技術を示す。

【図2】１つの実施形態に従った、メモリセルの１つの側からの電圧のランプアップを遅延させることと関連付けられた電圧波形及び電流波形の効果を例示する。

【図3】１つの実施形態に従った、メモリセルの１つの側からの電圧のランプアップを遅延させることと関連付けられた電圧波形及び電流波形の効果を例示する。

【図4】１つの実施形態に従った、メモリセルの１つの側からの電圧のランプアップを遅延させることと関連付けられた電圧波形及び電流波形の効果を例示する。

【図5】１つの実施形態に従った、読み出しディスターブを低減させるための電圧動作を実装するようドライバにより構成されたメモリデバイスを示す。

【図6】１つの実施形態に従った、ディスターブを低減させるための電圧動作を実装するよう構成されたビットラインドライバ及びワードラインドライバを有するメモリセルを示す。

【図7】１つの実施形態に従った、メモリセル上で読み出し電圧を印加する方法を示す。

【発明を実施するための形態】

【0012】

本明細書で開示される少なくともいくつかの実施形態は、不揮発性集積回路メモリにおいて読み出しディスターブを低減させるためのシステム、方法、及び装置を提供する。

【0013】

いくつかの実装態様では、クロスポイントメモリは、選択デバイスを有するが相変化メモリを有さないメモリセルを使用することができる。例えば、メモリセルは、可変閾値能力を有する合金の単一の部分であってもよい。そのようなセルの読み出し／書き込み動作は、選択デバイス、及び列として共に積層された相変化メモリデバイスを有するメモリセルに対する読み出し／書き込み動作と同様の方式において、セルを閾値処理すると共に、閾値下バイアスにおいて他のセルを禁止することに基づいていてもよい。

【0014】

選択デバイスを有するが相変化メモリデバイスを有さないそのようなメモリセルは、閾値電圧ウインドウを有するよう、クロスポイントメモリにおいてプログラムされてもよい。閾値電圧ウインドウは、選択デバイスに反対極性を有するプログラミングパルスを印加することによって作成されてもよい。例えば、選択デバイスは、選択デバイスの２つの側の間の正電圧差を有し、代わりに、選択デバイスの同一の２つの側の間の負電圧差を有するようにバイアスされてもよい。正電圧差が正極性において考慮されるとき、負電圧差は、正極性とは反対である負極性において考慮される。所与の／固定された極性により読み出しが実行されてもよい。プログラムされるとき、メモリセルは、閾値（リセットされたセルよりも低い）を有し、その結果、読み出し動作の間、読み出し電圧は、リセットセルが非導電性のままである間、プログラムされたセルを導電性にさせる。

【0015】

セルが導電性であるか否かを判定するよう時間周期内にリセットセル上で印加された電圧ストレスは、リセットセルの電圧閾値を低減させることがある。複数回の読み出し動作の後に電圧閾値が十分に低減するとき、セルは、読み出し動作の間に導電性になることがあり、それは、セルの状態の不正確な読み出しにつながることがある。

【0016】

電圧ストレスによって引き起こされる読み出しディスターブを低減させるために、メモリセルの１つの側上で印加された電圧のランプアップを、メモリのもう一方の側上で印加された電圧のランプアップに続く期間の間に遅延させることができる。例えば、ワードライン上で印加された電圧のランプアップの前に、ビットラインに対する電圧ドライバは、ビットライン上で印加された電圧をランプアップしてもよい。次いで、ビットラインに対する電圧ドライバは、ビットライン上で電圧を保持すると共に、ワードラインに対する電圧ドライバは、選択のためにワードライン上で電圧をランプアップする。ワードライン上の電圧のランプアップの遅延及びメモリセルの２つの側上の電圧の直列ランプアップは、電圧ストレスを低減させることができ、よって、読み出しディスターブを低減させることができる。

【0017】

図１は、いくつかの実施形態に従った、読み出しディスターブを低減させるためにメモリセルの１つの側からの電圧のランプアップを遅延させる技術を示す。

【0018】

メモリセルの２つの側にそれぞれ電圧を印加するよう、クロスポイントメモリにおいて２つの電圧ドライバが構成されてもよい。例えば、正電圧ドライバは、メモリセルの１つの側に正電圧を印加してもよく、負電圧ドライバは、メモリセルのもう一方の側に負電圧を印加してもよい。

【0019】

正電圧ドライバ及び負電圧ドライバの両方がメモリセルの２つの側に正電圧及び負電圧を印加するよう同調（ｔｕｒｎ ｏｎ）されるときにメモリセルがアドレス指定される。正電圧ドライバ及び負電圧ドライバのうちの少なくとも１つがその電圧をランプアップしないとき、メモリセルは読み出しのためにアドレス指定されない。

【0020】

図１は、正電圧ドライバが時間Ｔ１（１０１）において同調された後に負電圧ドライバが時間Ｔ２（１０３）において同調され、その結果、負電圧ドライバ及び正電圧ドライバが同時に同調されない構成を例示する。Ｔ１（１０１）とＴ２（１０３）との間の遅延は、メモリセルの状態を読み出す動作の間のメモリセル上で印加された電圧ストレスの低減を可能にする。

【0021】

図１では、正電圧ドライバ及び負電圧ドライバの両方がＴ２（１０３）の後に同調されるとき、Ｔ３（１０５）とＴ４（１０７）との間の時間周期の間にメモリセルが導電性であるかどうかを判定するよう、電流センサが活性化されてもよい。メモリセルが導電性であるかどうかは、メモリセルの状態を明らかにする。

【0022】

図２～図４は、１つの実施形態に従った、メモリセルの１つの側からの電圧のランプアップを遅延させることと関連付けられた電圧波形及び電流波形の効果を例示する。

【0023】

図２では、正電圧ドライバは、時間Ｔ１（１０１）において、予め定められた電圧（例えば、１Ｖ）からの波形（１１７）に従って、正電圧を駆動して上昇させることを開始する。時間周期の後、負電圧ドライバは、時間Ｔ２（１０３）において、波形（１１９）に従って、負電圧を駆動して上昇させることを開始する。波形（１１７及び１１９）は、メモリセルが高閾値電圧を有し、よって、正電圧ドライバ及び負電圧ドライバの両方が電圧振幅を駆動して上昇させるために活性であった後に非導電性のままであるシナリオを例示する。

【0024】

別のシナリオでは、正電圧ドライバは、時間Ｔ１（１０１）において、別の予め定められた電圧（例えば、０Ｖ）からの波形（１１３）に従って、正電圧を駆動して上昇させることを開始する。

【0025】

時間周期（例えば、時間Ｔ２に近い）の後、波形（１１３）は、より高い初期電圧（例えば、１Ｖ）から開始する波形（１１７）のレベルと類似したレベルに到達する。負電圧ドライバは、時間Ｔ２（１０３）において、波形（１１５）に従って、負電圧を駆動して上昇させることを開始する。波形（１１３及び１１５）は、メモリセルが低閾値電圧を有し、正電圧ドライバ及び負電圧ドライバの両方が電圧振幅を駆動して上昇させるために活性であった後に時間Ｔｓ（１０９）において導電性になるシナリオを例示する。波形（１１１）は、メモリセルを通過する電流を示す。メモリセルを通過する電流は、正電圧ドライバ及び負電圧ドライバによって駆動された電圧（１１３及び１１５）を低減させる。

【0026】

対照的に、図３は、正電圧ドライバ及び負電圧ドライバが時間Ｔ１（１０１）において正電圧及び負電圧を同時にランプアップすることを開始する電圧及び電流の波形を例示する。図３における波形（１１８及び１２０）は、メモリセルが高閾値電圧を有し、よって、正電圧ドライバ及び負電圧ドライバの両方が電圧振幅を駆動して上昇させるために活性であった後に非導電性のままであるシナリオに対して、図２における波形（１１７及び１１９）に対応する。

【0027】

図３の波形（１１４及び１１６）は、メモリセルが低閾値電圧を有し、正電圧ドライバ及び負電圧ドライバの両方が電圧振幅を駆動して上昇させるために活性であった後に時間Ｔｓ（１０９）において導電性になるシナリオに対して、図２の波形（１１３及び１１５）に対応する。波形（１１２）は、メモリセルを通過する電流の波形（１１１）と類似した、メモリセルを通過する電流を例示する。メモリセルを通過する電流は、正電圧ドライバ及び負電圧ドライバによって駆動された電圧（１１４及び１１６）を低減させる。

【0028】

図４は、負電圧の遅延したランプアップの波形（１１１、１１３、１１５、１１７、及び１１９）と正電圧及び負電圧の両方の同時のランプアップの対応する波形（１１２、１１４、１１６、１１８、及び１２０）との間の比較を示す。

【0029】

波形（１１１、１１３、１１５、１１７、及び１１９）並びに対応する波形（１１２、１１４、１１６、１１８、及び１２０）は、或る時間の周期の後に実質的に同一であるが、電圧のランプアップの時間周期の間、及び低閾値電圧のメモリセルが導電性になる時間周期内に、波形において著しい差が存在する。高電圧閾値を有するメモリセルについて、正電圧曲線（１１７及び１１８）が実質的に同一であると共に、遅延したランプアップの負電圧曲線（１１９）は、ランプアップにおいて遅延がない負電圧曲線（１２０）よりも電圧ストレスを有さない。

【0030】

実験は、正電圧のランプアップの後まで負電圧のランプアップを遅延させることが、電圧ストレスにおける読み出しスパイクを低減させることができ、よって、読み出しディスターブを低減させることができることを示した。

【0031】

図５は、１つの実施形態に従った、読み出しディスターブを低減させるための電圧動作を実装するようドライバにより構成されたメモリデバイスを示す。

【0032】

図５では、メモリデバイスは、メモリセル（例えば、１４９）のアレイ（１３３）を含む。例えば、アレイ（１３３）内の典型的なメモリセル（例えば、１４９）は、選択デバイスを有してもよく、相変化メモリデバイスを有さず、メモリセル（１４９）は、反対極性を有するパルスを印加することを介してデータを記憶するようプログラム可能であり、メモリセル（１４９）を読み出す動作の間、予め定められ、固定された極性の電圧は、メモリセル（１４９）上で印加される。

【0033】

図５のメモリデバイスは、アレイ（１３３）内の個々のメモリセル（例えば、１４９）にアクセスするよう、ビットラインドライバ（１３７）及びワードラインドライバ（１３５）を動作させるコントローラ（１３１）を含む。

【0034】

ビットラインドライバ（１３７）及び／またはワードラインドライバ（１３５）は、メモリセル（例えば、１４９）に印可されたその電圧をランプアップすることにおいて遅延した動作を含んでもよい。

【0035】

例えば、アレイ（１３３）内の各々のメモリセル（例えば、１４９）は、図６に例示されるように、ビットラインドライバ及びワードラインドライバのペアによって駆動された電圧を介してアクセスされてもよい。

【0036】

図６は、１つの実施形態に従った、ディスターブを低減させるための電圧動作を実装するように構成されたビットラインドライバ（１４７）及びワードラインドライバ（１４５）を有するメモリセル（１４９）を示す。

【0037】

例えば、ビットラインドライバ（１４７）は、ビットラインワイヤ（１４１）上で、アレイ（１３３）内のメモリセルの行に印加された第１の電圧を駆動し、ワードラインドライバ（１４５）は、ワードラインワイヤ（１４３）上で、アレイ（１３３）内のメモリセルの列に印加された第２の電圧を駆動する。メモリセルアレイ（１３３）の行及び列内のメモリセル（１４９）は、ビットラインドライバ（１４７）によって駆動された第１の電圧とワードラインドライバ（１４５）によって駆動された第２の電圧との間の電圧差の影響を受ける。第１の電圧が第２の電圧よりも高いとき、メモリセル（１４９）は、１つの電圧極性（例えば、正極性）の影響を受け、第１の電圧が第２の電圧よりも低いとき、メモリセル（１４９）は、反対の電圧極性（例えば、負極性）の影響を受ける。

【0038】

ビットラインドライバ（１４７）及びワードラインドライバ（１４５）のうちの１つは、読み出しディスターブを低減させるために、もう一方に対して遅延したランプアップ動作を含んでもよい。例えば、ビットラインドライバ（１４７）は、ワードラインドライバ（１４５）がその電圧をランプアップした後まで、その電圧をランプアップすることを遅延させてもよい。代わりに、ワードラインドライバ（１４５）は、ビットラインドライバ（１４７）がその電圧をランプアップした後まで、その電圧をランプアップすることを遅延させてもよい。

【0039】

読み出し動作の間、ビットラインドライバ（１４７）及びワードラインドライバ（１４５）の両方は、反対の符号だけ振幅を増大させる電圧を駆動してもよい。

【0040】

例えば、正極性の動作では、ビットラインドライバ（１４７）は、メモリセル（１４９）を読み出すために、増大する振幅により正電圧を駆動するように構成されてもよく、ワードラインドライバ（１４５）は、メモリセル（１４９）を読み出すために、増大する振幅により負電圧を駆動するように構成されてもよい。ビットラインドライバ（１４７）によって駆動された電圧とワードラインドライバ（１４５）によって駆動された電圧との間の差は、メモリセル（１４９）上で印加された電圧に対応する。ワードラインドライバ（１４５）は、読み出しディスターブを低減させるために、ビットラインドライバ（１４７）がその電圧をランプアップした後まで、その電圧をランプアップすることを遅延させてもよい。

【0041】

例えば、負極性の動作では、ビットラインドライバ（１４７）は、メモリセル（１４９）を読み出すために、増大する振幅により負電圧を駆動するように構成されてもよく、ワードラインドライバ（１４５）は、メモリセル（１４９）を読み出すために、増大する振幅により正電圧を駆動するように構成されてもよい。ビットラインドライバ（１４７）によって駆動された電圧とワードラインドライバ（１４５）によって駆動された電圧と間の差は、メモリセル（１４９）上で印加された電圧に対応する。ビットラインドライバ（１４７）は、読み出しディスターブを低減させるために、ワードラインドライバ（１４５）がその電圧をランプアップした後まで、その電圧をランプアップすることを遅延させてもよい。

【0042】

ビットラインドライバ（１４７）、ワードラインドライバ（１４５）、またはその両方がそれらの電圧をランプアップしないとき、メモリセル（１４９）は、その状態を読み出すためにアドレス指定されない。

【0043】

１つの方向に配列され、クロスポイントメモリの１つの層内に配置された並列ワイヤ（例えば、１４１）を駆動するために、ビットラインドライバ（１３７）が使用されてもよく、別の方向に配列され、クロスポイントメモリの別の層内に配置された並列ワイヤ（例えば、１４３）を駆動するために、ワードラインドライバ（１３５）が使用されてもよい。ビットラインドライバ（例えば、１４７）に接続されたワイヤ（例えば、１４１）及びワードラインドライバ（例えば、１４５）に接続されたワイヤ（例えば、１４３）は、直交方向に２つの層内で広がる。メモリセルアレイ（１３３）は、ワイヤの２つの層の間で挟まれ、アレイ（１３３）内のメモリセル（例えば、１４９）は、クロスポイントメモリの集積回路ダイ内の２つのワイヤ（例えば、１４１及び１４３）のクロスポイントにおいて形成される。

【0044】

図７は、１つの実施形態に従った、メモリセル上で読み出し電圧を印加する方法を示す。例えば、図７の方法は、図１～図４に例示されるような方式において、メモリセルの１つの側上での電圧をランプアップすることの遅延した動作により図５のメモリデバイスにおいて実装されてもよい。

【0045】

ブロック１６１において、集積回路メモリデバイスは、第１のワイヤ（１４１）と第２のワイヤ（１４３）との間のメモリセル（１４９）に接続する。

【0046】

ブロック１６３において、集積回路メモリデバイスは、第１のワイヤ（１４１）に第１の電圧ドライバ（１４７）を接続する。

【0047】

ブロック１６５において、集積回路メモリデバイスは、第２のワイヤ（１４３）に第２の電圧ドライバ（１４５）を接続する。

【0048】

例えば、統合された回路メモリデバイスは、メモリセル（１４９）を包含したクロスポイントメモリを含んでもよい。メモリセル（１４９）は、選択デバイスを含んでもよいが、相変化メモリデバイスを含まず、メモリセル（１４９）は、反対極性を有するパルスを印加することを介してデータを記憶するようにプログラム可能である。メモリセル（１４９）を読み出す動作の間、第１の電圧ドライバ及び第２の電圧ドライバ（１４７及び１４５）は、予め定められ、固定された極性に従って第１のワイヤ及び第２のワイヤ（１４１及び１４３）上で電圧を駆動する。

【0049】

例えば、第１のワイヤ（１４１）及び第２のワイヤ（１４３）は、集積回路ダイの２つの層内で垂直方向に広がり、メモリセル（１４９）は、第１のワイヤ（１４１）及び第２のワイヤ（１４３）のクロスポイントにおいて２つの層の間の列として集積回路ダイ内で形成される。

【0050】

ブロック１６７において、第１の電圧ドライバ（１４７）は、第１のワイヤ（１４１）上で印加された電圧（１１３または１１７）をランプアップする。

【0051】

ブロック１６９において、第１の電圧ドライバ（１４７）が第１のワイヤ（１４３）上で印加された電圧（１１３または１１７）をランプアップすることを開始した後、第２の電圧ドライバ（１４５）は、第２のワイヤ（１４３）上で印加された電圧（１１５または１１９）をランプアップすることを開始する。

【0052】

例えば、第２の電圧ドライバ（１４５）は、第１の電圧ドライバが第１のワイヤ（１４１）上で印加された電圧（１１３または１１７）を、予め定められた電圧（例えば、１．５Ｖまたは２Ｖ）を上回るまでランプアップした（および、保持した）後まで、時間Ｔ２（１０３）において、第２のワイヤ（１４３）上で印加された電圧（１１５または１１９）をランプアップすることを遅延させる。

【0053】

例えば、第２の電圧ドライバ（１４５）は、時間Ｔ２（１０３）までその電圧ランプアップ動作を遅延させてもよく、その結果、第１の電圧ドライバ（１４７）が時間Ｔ１（１０１）において第１のワイヤ（１４１）上で電圧をランプアップすることを開始することと、第２の電圧ドライバ（１４５）が時間Ｔ２（１０３）において第２のワイヤ（１４３）上で電圧をランプアップすることを開始することとの間の時間差は、予め定められた時間間隔Ｔ２－Ｔ１に到達する。

【0054】

例えば、第２の電圧ドライバ（１４５）は、第１の電圧ドライバ（１４７）がその電圧ランプアップ動作を完了した後、時間Ｔ２（１０３）までその電圧ランプアップ動作を遅延させてもよく、その結果、図２において時間Ｔ２（１０３）に近づく波形（１１３及び１１７）のセグメントにおいて例示されるように、第１のワイヤ（１４１）上で印加された電圧（１１３及び１１７）は、実質的に一定である。

【0055】

例えば、第１の電圧（１１３及び１１７）並びに第２の電圧（１１５及び１１９）のうちの１つは正であり、もう一方が負である。ランプアップ動作の間、第１の電圧及び第２の電圧の振幅が増大し、第１のワイヤ及び第２のワイヤ（１４１及び１４３）にわたってメモリセル（１４９）上で印加された電圧差も増大する。

【0056】

本開示は、上記説明された方法を実行するデータ処理システムを含む、それらの方法を実行する方法及び装置、並びにデータ処理システム上で実行されるとき、システムにそれらの方法を実行させる命令を包含したコンピュータ可読媒体を含む。

【0057】

図５のメモリデバイスは、データ処理システムにおいて使用されてもよい。

【0058】

典型的なデータ処理システムは、マイクロプロセッサ（複数可）及びメモリを相互接続するインターコネクト（例えば、バス及びシステムコアロジック）を含んでもよい。マイクロプロセッサは典型的には、キャッシュメモリに結合される。

【0059】

インターコネクトは、マイクロプロセッサ（複数可）及びメモリを共に相互接続し、また、Ｉ／Ｏコントローラ（複数可）を介して入力／出力（Ｉ／Ｏ）デバイス（複数可）にそれらを相互接続する。Ｉ／Ｏデバイスは、ディスプレイデバイス、並びに／またはマウス、キーボード、モデム、ネットワークインタフェース、プリンタ、スキャナ、ビデオカメラ、及び本分野において既知の他のデバイスなどの周辺デバイスを含んでもよい。１つの実施形態では、データ処理システムがサーバシステムであるとき、プリンタ、スキャナ、マウス、及び／またはキーボードなどのＩ／Ｏデバイスの一部は任意選択である。

【0060】

インターコネクトは、様々なブリッジ、コントローラ、及び／またはアダプタを通じて相互に接続された１つ以上のバスを含んでもよい。１つの実施形態では、Ｉ／Ｏコントローラは、ＵＳＢ（ユニバーサルシリアルバス）周辺機器を制御するためのＵＳＢアダプタ、及び／またはＩＥＥＥ－１３９４周辺機器を制御するためのＩＥＥＥ－１３９４バスアダプタを含む。

【0061】

メモリは、ＲＯＭ（リードオンリメモリ）、揮発性ＲＡＭ（ランダムアクセスメモリ）、及びハードドライブ、フラッシュメモリなどの不揮発性メモリのうちの１つ以上を含んでもよい。

【0062】

揮発性ＲＡＭは典型的には、メモリ内でデータをリフレッシュまたは維持するために持続的に電力を必要とする動的ＲＡＭ（ＤＲＡＭ）として実装される。不揮発性メモリは典型的には、磁気ハードドライブ、磁気光学ドライブ、光学ドライブ（例えば、ＤＶＤＲＡＭ）、または電力がシステムから取り除かれた後でさえデータを維持する他のタイプのメモリシステムである。不揮発性メモリは、ランダムアクセスメモリでもあってもよい。

【0063】

不揮発性メモリは、データ処理システム内の構成要素の残りに直接結合されたローカルデバイスであってもよい。モデムなどのネットワークインタフェースまたはイーサネットインタフェースを通じてデータ処理システムに結合されたネットワーク記憶装置などのシステムからリモートである不揮発性メモリも使用されてもよい。

【0064】

本開示では、一部の機能及び動作は、説明を単純化するために。ソフトウェアコードによって実行され、またはソフトウェアコードによって引き起こされるとして説明されてきた。しかしながら、マイクロプロセッサなどのプロセッサによるコード／命令の実行から機能が結果として生じることを指定するためにも、そのような表現が使用される。

【0065】

代わりに、または組み合わせで、ここで説明されるような機能及び動作は、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを使用して、ソフトウェア命令により、またはソフトウェア命令なしで、特殊目的回路を使用して実装されてもよい。ソフトウェア命令なしで、またはソフトウェア命令との組み合わせでハードワイヤード回路を使用して実施形態が実装されてもよい。よって、技術は、ハードウェア回路及びソフトウェアのいずれの特定の組み合わせにも限定されず、データ処理システムによって実行される命令についてのいずれの特定のソースにも限定されない。

【0066】

１つの実施形態が完全に機能するコンピュータ及びコンピュータシステムにおいて実装されてもよいと共に、様々な実施形態は、様々な形式にあるコンピューティング製品として頒布されることが可能であり、頒布に実際に影響を与えるために使用される特定のタイプのマシンまたはコンピュータ可読媒体に関わらず適用されることが可能である。

【0067】

開示される少なくとも一部の態様は、少なくとも部分的にソフトウェアにおいて具体化されてもよい。すなわち、技術は、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ、キャッシュ、またはリモート記憶装置などのメモリに包含される命令の連続を実行する、マイクロプロセッサなどのそのプロセッサに応答して、コンピュータシステムまたは他のデータ処理システムにおいて実行されてもよい。

【0068】

実施形態を実装するために実行されるルーチンは、オペレーティングシステムもしくは特定のアプリケーション、コンポーネント、プログラム、オブジェクト、モジュール、または「コンピュータプログラム」と称される命令の連続として実装されてもよい。コンピュータプログラムは典型的には、コンピュータ内の様々なメモリ及び記憶装置における様々な時間での１つ以上の命令セットを含み、１つ以上の命令セットは、コンピュータ内の１つ以上のプロセッサによって読み出され、及び実行されるとき、コンピュータに、様々な態様を伴う要素を必然的に実行するように動作を実行させる。

【0069】

データ処理システムによって実行されるとき、システムに様々な方法を実行させるソフトウェア及びデータを記憶するために機械可読媒体が使用されてもよい。実行可能ソフトウェア及びデータは、例えば、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ、及び／またはキャッシュを含む、様々な場所に記憶されてもよい。このソフトウェア及び／またはデータの部分は、それらの記憶装置のいずれか１つに記憶されてもよい。更に、集中化サーバまたはピアツーピアネットワークからデータ及び命令を取得することができる。異なる通信セッションまたは同一の通信セッション内で異なる時間において異なる集中化サーバ及び／またはピアツーピアネットワークからデータ及び命令の異なる部分を取得することができる。アプリケーションの実行の前に全体的にデータ及び命令を取得することができる。代わりに、実行のために必要なときに、動的に、ジャストインタイムにデータ及び命令の部分を取得することができる。よって、データ及び命令が特定の時間のインスタンスにおいて全体的に機械可読媒体上にあることが必要とされない。

【0070】

コンピュータ可読媒体の例は、それらに限定されないが、とりわけ、揮発性メモリデバイス及び不揮発性メモリデバイス、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリデバイス、フロッピーディスク及び他の着脱可能ディスク、磁気ディスク記憶媒体、光学記憶媒体（例えば、コンパクトディスクリードオンリメモリ（ＣＤＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）など）の非一時的、記録可能タイプの媒体及び非記録可能タイプの媒体を含む。コンピュータ可読媒体は、命令を記憶することができる。

【0071】

命令は、電気信号、光信号、音響信号、または搬送波、赤外線信号、デジタル信号など、他の形式の伝播される信号に対するデジタル通信リンク及びアナログ通信リンクにおいて具体化されてもよい。しかしながら、搬送波、赤外線信号、デジタル信号などの伝播される信号は、有形機械可読媒体ではなく、命令を記憶するように構成されない。

【0072】

概して、機械可読媒体は、マシン（例えば、コンピュータ、ネットワークデバイス、携帯情報端末、製造ツール、１つ以上のプロセッサのセットを有するいずれかのデバイスなど）によってアクセス可能な形式にある情報を提供する（すなわち、記憶及び／または伝送する）いずれかの機構を含む。

【0073】

様々な実施形態では、技術を実装するためにソフトウェア命令との組み合わせでハードワイヤード回路が使用されてもよい。よって、技術は、ハードウェア回路及びソフトウェアのいずれの特定の組み合わせにも限定されず、データ処理システムによって実行される命令についてのいずれの特定のソースにも限定されない。

【0074】

上記説明及び図面は例示的であり、限定として解釈されることにはならない。完全な理解をもたらすために、多数の特定の詳細が説明されている。しかしながら、特定の例では、説明を曖昧にすることを回避するために、公知の詳細または従来の詳細は説明されていない。本開示における１つの実施形態または実施形態への言及は、必ずしも同一の実施形態への言及ではなく、そのような言及は、少なくとも１つを意味する。

【0075】

先述の明細書では、その特定の例示的な実施形態を参照して開示が説明されてきた。以下の特許請求の範囲に示されるようにより広義の精神及び範囲から逸脱することなく、様々な修正が行われてもよいことが明白である。したがって、明細書及び図面は。限定的な意味ではなく例示的な意味で解釈されることになる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】