(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-12-28
(54)【発明の名称】ハイブリッドＡＲＱのためのシステム及び方法
(51)【国際特許分類】
H04L 1/18 20060101AFI20221221BHJP
H03M 13/27 20060101ALI20221221BHJP
H03M 13/11 20060101ALI20221221BHJP
【ＦＩ】
H04L1/18
H03M13/27
H03M13/11
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022525044
(86)(22)【出願日】2020-10-28
(85)【翻訳文提出日】2022-06-06
(86)【国際出願番号】 CN2020124388
(87)【国際公開番号】W WO2021083210
(87)【国際公開日】2021-05-06
(31)【優先権主張番号】16/665,121
(32)【優先日】2019-10-28
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＷＣＤＭＡ
(71)【出願人】
【識別番号】503433420
【氏名又は名称】華為技術有限公司
【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ジア，ミン
(72)【発明者】
【氏名】マ，ジアンレイ
【テーマコード（参考）】
5J065
5K014
【Ｆターム（参考）】
5J065AD02
5J065AG05
5J065AG06
5J065AH01
5K014BA01
5K014DA02
5K014EA02
5K014FA05
(57)【要約】
水平コードブロックのセットがコードに組み合わされることに関して、Ｈ－ＡＲＱ送信を提供するためのシステム及び方法を開示する。再送信は、水平コードブロックのセットからの垂直から決定される垂直パリティチェックブロックを含む。全ての垂直パリティチェックブロックが送信されると、非システマティック水平コードブロックの場合には水平コードブロックのコンテンツ又はシステマティック水平コードブロックの代わりにエンコーダ入力ビットのコンテンツのいずれかにインターリービングを行った後に新たなセットが決定され得る。インターリービングはビット単位又はビットサブセット単位であり得る。再送信には元のビットを含まない。デコーダでは軟判定が生成され、何も捨てる必要はない。デコーディングは典型的に再送信ごとに改善される。
【特許請求の範囲】
【請求項1】
コードブロックを送信する方法であって、当該方法は、複数の第１のコードブロックを生成することと、
前記複数の第１のコードブロックを送信することと、
第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することと、
を含む、方法。
【請求項2】
前記複数の第１のコードブロックを生成することは、複数のシステマティックコードブロックを生成することを含み、各システマティックコードブロックは、システマティックビットのそれぞれのセットと、該システマティックビットのそれぞれのセットから決定されるパリティビットのそれぞれのセットとを含む、請求項１に記載の方法。
【請求項3】
各第１のチェックブロックについて、前記第１のチェックブロックを決定するのに用いられるシステマティックビットの数は、各第１のコードブロックにおけるシステマティックビットの数とほぼ等しい、請求項２に記載の方法。
【請求項4】
前記複数の第１のコードブロックを生成することは、複数の非システマティックコードブロックを生成することを含む、請求項１に記載の方法。
【請求項5】
各第１のチェックブロックについて、各第１のチェックブロックを決定するのに用いられるビットの数は、各第１のコードブロックにおけるビットの数とほぼ等しい、請求項４に記載の方法。
【請求項6】
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することは、否定応答に対応するものであり、前記方法は、
さらなる否定応答に対応して、
第２のパリティブロックの少なくとも１つの第２のチェックブロックを含むさらなる再送信を送信することであって、該第２のパリティブロックは複数の第２のチェックブロックを含み、各第２のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットにわたって決定される、こと、
をさらに含み、
前記第１のパリティブロックの第１のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットは、前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットとは異なるようにまとめられている、請求項１に記載の方法。
【請求項7】
前記複数の第１のコードブロックを生成すること及び前記複数の第１のコードブロックを送信することは、トランスポートブロックを生成すること及び送信することを含み、前記再送信を送信することは、否定応答を受信することに対応するものであり、
前記複数のコードブロックに関する否定応答は、前記トランスポートブロックに関する否定応答である、請求項１に記載の方法。
【請求項8】
前記第２のパリティチェックブロックについて、各第１のコードブロックのビットを並べ替えること、
をさらに含み、
前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる各少なくとも１つのビットのそれぞれのセットは、ビットの並べ替え後の前記複数の第１のコードブロックのそれぞれからのビットを含む、請求項６に記載の方法。
【請求項9】
各第１のコードブロックについて、前記第１のコードブロックのビットを複数のサブブロックに分割することであって、各第１のチェックブロックは、各第１のコードブロックからの１つのサブブロックを含むビットのセットから決定される、ことをさらに含み、
前記方法は、前記第２のパリティブロックについて、
前記各コードブロックのサブブロックを並べ替えることと、
前記並べ替えられたサブブロックを用いて、前記第２のパリティチェックブロックのチェックブロックを決定することと、
をさらに含む、請求項６に記載の方法。
【請求項10】
プロセッサ及びメモリを含む装置であって、当該装置は、
複数の第１のコードブロックを生成することと、
前記複数の第１のコードブロックを送信することと、
第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することと、
を含む、方法を行うように構成されている、装置。
【請求項11】
複数のシステマティックコードブロックを生成することにより、前記複数の第１のコードブロックを生成するように構成され、各システマティックコードブロックは、システマティックビットのそれぞれのセットと、該システマティックビットのそれぞれのセットから決定されるパリティビットのそれぞれのセットとを含む、請求項１０に記載の装置。
【請求項12】
各第１のチェックブロックについて、前記第１のチェックブロックを決定するのに用いられるシステマティックビットの数は、各第１のコードブロックにおけるシステマティックビットの数とほぼ等しい、請求項１１に記載の装置。
【請求項13】
複数の非システマティックコードブロックを生成することにより前記複数の第１のコードブロックを生成するように構成されている、請求項１０に記載の装置。
【請求項14】
各第１のチェックブロックについて、各第１のチェックブロックを決定するのに用いられるビットの数は、各第１のコードブロックにおけるビットの数とほぼ等しい、請求項１３に記載の装置。
【請求項15】
否定応答に対応して、前記少なくとも１つの第１のチェックブロックを含む再送信を送信するように構成され、前記装置は、
さらなる否定応答に対応して、
第２のパリティブロックの少なくとも１つの第２のチェックブロックを含むさらなる再送信を送信することであって、該第２のパリティブロックは複数の第２のチェックブロックを含み、各第２のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットにわたって決定される、こと、
を行うようにさらに構成され、
前記第１のパリティブロックの第１のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットは、前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットとは異なるようにまとめられている、請求項１０に記載の装置。
【請求項16】
前記複数の第１のコードブロックを生成すること及び前記複数の第１のコードブロックを送信することは、トランスポートブロックを生成すること及び送信することを含み、否定応答を受信することに対応して前記再送信を送信することと、
を行うようにさらに構成され、
前記複数のコードブロックに関する否定応答は、前記トランスポートブロックに関する否定応答である、請求項１０に記載の装置。
【請求項17】
前記第２のパリティチェックブロックについて、各第１のコードブロックのビットを並べ替えること、
を行うようにさらに構成され、
前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる各少なくとも１つのビットのそれぞれのセットは、ビットの並べ替え後の前記複数の第１のコードブロックのそれぞれからのビットを含む、請求項１５に記載の装置。
【請求項18】
各第１のコードブロックについて、前記第１のコードブロックのビットを複数のサブブロックに分割することであって、各第１のチェックブロックは、各第１のコードブロックからの１つのサブブロックを含むビットのセットから決定される、ことと、前記第２のパリティブロックについて、
前記各コードブロックのサブブロックを並べ替えることと、
前記並べ替えられたサブブロックを用いて、前記第２のパリティチェックブロックのチェックブロックを決定することと、
を行うようにさらに構成されている、請求項１５に記載の装置。
【請求項19】
コンピュータ実行可能命令が記憶されたコンピュータ読み取り可能媒体であって、該命令がプロセッサによって実行された場合に、複数の第１のコードブロックを生成することと、
前記複数の第１のコードブロックを送信することと、
第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することと、
を含む方法が行われる、コンピュータ読み取り可能媒体。
【請求項20】
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することは、否定応答に対応するものであり、前記方法は、
さらなる否定応答に対応して、
第２のパリティブロックの少なくとも１つの第２のチェックブロックを含むさらなる再送信を送信することであって、該第２のパリティブロックは複数の第２のチェックブロックを含み、各第２のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットにわたって決定される、こと、
をさらに含み、
前記第１のパリティブロックの第１のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットは、前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットとは異なるようにまとめられている、請求項１９に記載のコンピュータ読み取り可能媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、２０１９年１０月２８日に出願された「ハイブリッドＡＲＱのためのシステム及び方法」と題する米国特許出願第１６／６６５１２１号の優先権を主張し、その出願は、その全体が参照により本願に組み込まれる。
【0002】
本願は、一般に無線通信に関し、特定の実施形態では電気通信システムにおけるハイブリッド自動応答要求（Ｈ－ＡＲＱ又はＨＡＲＱ）に関する。
【背景技術】
【0003】
ハイブリッド自動応答要求（Ｈ―ＡＲＱ又はＨＡＲＱ）は、無線物理層再送の一般的な特徴である。元の概念は、インクリメンタル冗長性（ＩＲ）ベースの再送信と呼ばれ、元の送信が失敗したときに、未送信のマザーコードの追加ビットを送信する。つまり、マザーコードは循環バッファに格納され、マザーコードからのビットを含む初期コードブロックが送信された後に、ＨＡＲＱプロセスの一部として、送信器は循環バッファから新たなＩＲビットを送信する。新たなＩＲビットは、先に送信されたデータと共に新たなコードブロックを形成する。これは、最大数の再送信に達するか又はコードブロックが正常にデコードされるまで繰り返される。ロングタームエボリューション（ＬＴＥ）Ｒｅｌｅａｓｅ－８では、マザーコードはレート１/３Ｔｕｒｂｏコードである。
【0004】
ＬＴＥモバイルブロードバンド（ＭＢＢ）伝送では、トランスポートブロックはしばしば伝送のために複数のコードブロック（ＣＢ）に分割される。各コードブロックは独自の巡回冗長検査（ＣＲＣ）を有し、統合されたトランスポートブロックも全体的なＣＲＣを有する。ＬＴＥ Ｒｅｌｅａｓｅ８では、１つ以上のコードブロックにエラーがある場合、送信器に再送要求が返される。送信器は、どのコードブロックにエラーであるか分からないため、トランスポートブロック内の全てのコードブロックのために、最大数の再送信に達するか又はトランスポートブロックが正常に受信されるまでＩＲビットを送信する。
【0005】
全てのコードブロックにエラーがない場合、全てのコードブロックのためにＩＲビットを再送信することにより効率損失がもたらされるのは明らかである。何故なら、正しくデコードされたコードブロックにＩＲビットを再送信することは、エラーがあるコードブロックにとって何ら助けにならないからである。別のアプローチでは、コードブロックがコードブロックグループ（ＣＢＧ）にグループ分けされ、エラーがあるＣＢを含むＣＢＧのインデックスを送信することにより、ＣＢＧごとにフィードバックを送信し、フィードバックに対応してＣＢＧ全体が再送信される。ＣＢＧベースのアプローチの欠点は、インデックスフィードバックが非効率であり得る点である。例えば、各ＣＢＧがエラーのあるＣＢを１つ有する場合、受信器は依然全てのＣＢＧのインデックスをフィードバックする必要があり、全てのＣＢは、再送信が保存されないように再送信される。
【0006】
別のアプローチでは、外部コードが用いられる。外部コードは本質的にイレージャーコードである。外部コードの主な利点は、どのＣＢの送信が失敗したかを知る必要がないことである。外部コードは、失敗したＣＢの数が少ない場合により効果的である。例としては、パリティチェックコード及びリードソロモンコード等が挙げられる。
【発明の概要】
【課題を解決するための手段】
【0007】
水平コードブロックのセットに関してＨ－ＡＲＱ伝送を提供するためのシステム及び方法を開示する。再送信は、水平コードブロックのセットからのデータの列から決定される垂直チェックブロックを含む。各垂直チェックブロックは、全ての水平コードブロックのビットに基づく。デコーダでは、水平コードブロックに基づいて軟判定が生成される。水平コードブロックの１つ以上が最初に適切にデコードされない状況において、各垂直チェックブロックは、水平コードブロックのビットに対する対数尤度比（軟判定）を改善するために用いることができ、次いで、水平デコーディングが再度行われる。
【0008】
送信器は、どの水平コードブロックにエラーがあるかを知る必要がないことが有利であり、これはフィードバックを簡素化する。
【0009】
水平コードブロックはシステマティックコードブロックであってもよく、その場合、垂直チェックブロックは、システマティックコードブロックのシステマティックビットに基づいて決定される。あるいは、水平コードブロックは非システマティックコードブロックであってもよく、その場合、垂直チェックブロックは、非システマティックコードブロックの全てのビットに基づいて決定される。
【0010】
一部の実施形態では、全ての垂直チェックブロックが送信されると、非システマティック水平コードブロックの場合には水平コードブロックの内容に又はシステマティック水平コードブロックの場合にはエンコーダ入力ビットのコンテンツにインターリーブを行った後に、新たな垂直チェックブロックのセットが決定され得る。これは、全てが受信器によって正しく知られているビットのセットに基づく垂直チェックブロックを送信する可能性を低減する。インターリーブは、ビット単位又はビットサブセット単位であり得る。一部の実施形態では、再送信は元のビットのいずれも含まない。デコーダでは、軟判定が生成され、何も捨てる必要はない。デコーディングは、典型的には、各再送信で改善される。
【0011】
本開示の一態様によれば、一実施形態において、コードブロックを送信する方法が提供される。本方法では、送信器等の装置が複数の第１のコードブロックを生成し、該複数の第１のコードブロックを送信する。装置は、第１のパリティブロックの少なくとも１つの第１のチェックブロックをさらに生成し、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される。そして、装置は、少なくとも１つの第１のチェックブロックを含む再送信を送信する。
【0012】
本開示の別の態様によれば、一実施形態において、命令を含む非一時メモリと、該非一時メモリと通信する１つ以上のプロセッサとを含む装置が提供され、該１つ以上のプロセッサは、該命令を実行して動作を行うように構成され、該動作は、複数の第１のコードブロックを生成することと、前記複数の第１のコードブロックを送信することと、第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、前記少なくとも１つの第１のチェックブロックを含む再送信を送信することと、を含む。
【0013】
本開示の別の態様によれば、プロセッサによって実行された場合に、開示の実施形態又は態様のいずれかの方法が行われるコンピュータ実行可能命令が記憶されたコンピュータ読み取り可能媒体が提供される。
【0014】
本開示の別の態様によれば、一実施形態において、複数の第１のコードブロックを生成することと、前記複数の第１のコードブロックを送信することと、第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、前記少なくとも１つの第１のチェックブロックを含む再送信を送信することとのためのユニット又は手段を含む装置が提供される。
【0015】
本開示の別の態様によれば、一実施形態において、チップセットシステムが提供される。チップセットシステムは、開示の実施形態又は態様のいずれかの方法を実施するために用いられる少なくとも１つのプロセッサを含む。チップセットシステムは、プログラム命令及びデータを記憶するためのメモリをさらに含み得る。チップセットシステムはチップセットによって構成されてもよく、また、チップセット及び他の個別デバイスのうちの少なくとも１つによって構成されてもよい。
【0016】
任意で、第１のコードブロックは水平コードブロックを含んでもよく、第１のパリティブロックは垂直パリティブロックを含んでもよく、第１のチェックブロックは水平チェックブロックを含んでもよい。
【0017】
任意で、装置は、否定応答の受信に対応して再送信を送信する。あるいは、装置は、タイマの満了に対応して再送信を送信し得る。または、装置は否定応答又はタイマの満了を待たずに再送信を送信する。
【0018】
任意で、装置が前記複数の第１のコードブロックを生成することは、複数のシステマティックコードブロックを生成することを含んでもよく、各システマティックコードブロックは、システマティックビットのそれぞれのセットと、該システマティックビットのそれぞれのセットから決定されるパリティビットのそれぞれのセットとを含む。
【0019】
任意で、各第１のチェックブロックについて、前記第１のチェックブロックを決定するのに用いられるシステマティックビットの数は、各第１のコードブロックにおけるシステマティックビットの数とほぼ等しい。
【0020】
任意で、前記複数の第１のコードブロックを生成することは、複数の非システマティックコードブロックを生成することを含む。
【0021】
任意で、各第１のチェックブロックについて、各第１のチェックブロックを決定するのに用いられるビットの数は、各第１のコードブロックにおけるビットの数とほぼ等しい。
【0022】
任意で、前記少なくとも１つの第１のチェックブロックを含む再送信を送信することは、否定応答に対応するものである。１つ以上のさらなる否定応答に対応して、装置は、第１のパリティブロックの少なくとも１つのさらなる第１のチェックブロックを送信し得る。
【0023】
任意で、少なくとも１つの第１のチェックブロックを送信することは、複数の第１のチェックブロックの全てを送信することを含む。
【0024】
任意で、前記少なくとも１つの第１のチェックブロックを含む再送信を送信することは、否定応答に対応するものである。さらなる否定応答に対応して、装置は、第２のパリティブロックの少なくとも１つの第２のチェックブロックを含むさらなる再送信を送信し、該第２のパリティブロックは複数の第２のチェックブロックを含み、各第２のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットにわたって決定される。前記第１のパリティブロックの第１のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットは、前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる前記ビットのそれぞれのセットとは異なるようにまとめられている。
【0025】
任意で、前記複数の第１のコードブロックを生成すること及び前記複数の第１のコードブロックを送信することは、トランスポートブロックを生成すること及び送信することを含み、前記再送信を送信することは、否定応答を受信することに対応するものであり、前記複数のコードブロックに関する否定応答は、前記トランスポートブロックに関する否定応答である。
【0026】
任意で、第１のパリティチェックブロックについて、少なくとも１つのビットのそれぞれのセットは、複数の第１のコードブロックのそれぞれにおいて対応して配置されたビットを含む。
【0027】
任意で、前記第２のパリティチェックブロックについて、装置は、各第１のコードブロックのビットを並べ替えてもよく、前記第２のパリティブロックの第２のチェックブロックを決定する上で用いられる各少なくとも１つのビットのそれぞれのセットは、ビットの並べ替え後の前記複数の第１のコードブロックのそれぞれからのビットを含む。
【0028】
任意で、各第１のコードブロックについて、装置は、前記第１のコードブロックのビットを複数のサブブロックに分割し、各第１のチェックブロックは、各第１のコードブロックからの１つのサブブロックを含むビットのセットから決定される。前記第２のパリティブロックについて、装置はさらに、前記各コードブロックのサブブロックを並べ替え、前記並べ替えられたサブブロックを用いて、前記第２のパリティチェックブロックのチェックブロックを決定する。
【0029】
任意で、前記複数の第１のコードブロックのそれぞれは、単一の受信器のためのトランスポートブロックの一部である。
【0030】
任意で、複数の第１のコードブロックは、単一の受信器のための複数のトランスポートブロックからのコードブロックを含む。
【0031】
任意で、複数の第１のコードブロックは、受信器のための複数のトランスポートブロックからのコードブロックを含む。
【0032】
任意で、各再送信で送信されるパリティビットの数は、設定可能なスケジュールに従う。
【図面の簡単な説明】
【0033】
添付図面を参照しながら、本開示の実施形態を以下で説明する。
【図4A】図４Ａは、垂直チェックブロックの複数のセットを生成するために異なる情報ビットインターリービングが行われる、本開示の実施形態によって提供されるＨＡＲＱに対するコードベースのアプローチの例を示す。
【図4B】図４Ｂは、垂直チェックブロックの複数のセットを生成するために異なる情報ビットインターリービングが行われる、本開示の実施形態によって提供されるＨＡＲＱに対するコードベースのアプローチの例を示す。
【図4C】図４Ｃは、垂直チェックブロックの複数のセットを生成するために異なる情報ビットインターリービングが行われる、本開示の実施形態によって提供されるＨＡＲＱに対するコードベースのアプローチの例を示す。
【図8A】図８Ａは、垂直チェックブロックの複数のセットを生成するために異なる情報ビットインターリービングが行われる、本開示の実施形態によって提供されるＨＡＲＱに対するコードベースのアプローチの例を示す。
【図8B】図８Ｂは、垂直チェックブロックの複数のセットを生成するために異なる情報ビットインターリービングが行われる、本開示の実施形態によって提供されるＨＡＲＱに対するコードベースのアプローチの例を示す。
【発明を実施するための形態】
【0034】
現在の例示の実施形態の動作及びその構造を以下で詳細に説明する。しかしながら、本開示は、広範な特定の文脈のいずれかにおいて具体化可能な多くの適用可能な発明的概念を提供することを理解すべきである。説明する特定の実施形態は、本開示の特定の構造及び本開示を操作する方法を例示するに過ぎず、本開示の範囲を制限するものではない。
【0035】
図１は、本開示の一実施形態によって提供されるＩＲ送信スキームで用いられるコードの構造を示す。全体的なコードは、Ｌ行及びＫ列（ここで、Ｌ≧２及びＫ≧２）で論理的に配置されたエンコーダ入力ビット（ＩＢ）２０２、水平チェックブロック２０４及び垂直チェックブロック２０６に基づく。コード内の各行は、ｋ１エンコーダ入力ビット２０２と、ｎ１～ｋ１パリティビットを含む水平チェックブロック２０４とを含むｎ１ビットを含む。エンコーダ入力ビット２０２及び対応する水平チェックブロック２０４の各行は、エンコーダ入力ビット２０２及び水平チェックブロック２０４が共に複数の水平ＣＢを構成するように、ｎ１ビットの水平ＣＢと見られ得る。この実施形態の場合、水平ＣＢは、それらがシステマティックビット及びシステマティックビットから決定されたパリティビットを含むという点で、システマティックコードブロックである。複数の水平ＣＢはトランスポートブロック（ＴＢ）を構成する。
【0036】
対応して、構造は、ｋ２エンコーダ入力ビットと、ｎ２～ｋ２パリティビットを含む垂直チェックブロック２０６とを含む、ｎ２ビットを含む垂直ＣＢを含む。なお、ｎ２とｋ２は図１に直接示していない。ｋ２入力ビットは、Ｌ水平ＣＢのそれぞれからのＭエンコーダ入力ビット（Ｍ≧１）を含み、ｋ２＝Ｍ×Ｌである。つまり、ｋ２入力ビットは、Ｋ列のうちの１つからのビットを含み、各列はＭビット幅である。Ｍ×Ｌのエンコーダ入力ビットのセットのビット及びｎ２～ｋ２パリティビットを含む対応する垂直チェックブロック２０６のビットは、エンコーダ入力ビット２０２及び垂直チェックブロック２０６が共に複数の垂直ＣＢを構成するように、垂直コードブロックとして見られ得る。一部の実施形態では、垂直ＣＢは、それらがそれぞれ（各水平ＣＢからのＭエンコーダ入力ビットを含む）第１のセクション及び第１のセクションから決定されるパリティを含む第２のセクションを含むという意味で、システマティックコードブロックである。図示の例では、
水平ＣＢの数＝Ｌ；
各水平ＣＢにおけるエンコーダ入力ビット数＝ｋ１；
水平におけるビットの数＝ｎ１；
水平ＣＢにおけるパリティビットの数＝水平チェックブロックのサイズ＝ｎ１－ｋ１;
垂直ＣＢに含まれる各水平ＣＢからのエンコーダ入力ビット数＝Ｍ;
各垂直ＣＢにおけるエンコーダ入力ビット数＝Ｌ×Ｍ＝ｋ２（図示せず）；
各垂直ＣＢにおけるビットの数＝ｎ２（図示せず）；
垂直ＣＢにおけるパリティビット数＝垂直チェックブロック２０６のサイズ=ｎ２－ｋ２；及び
垂直ＣＢの数＝垂直チェックブロック数＝Ｋ
である。
水平ＣＢの数＝Ｌ；
各水平ＣＢにおけるエンコーダ入力ビット数＝ｋ１；
水平におけるビットの数＝ｎ１；
水平ＣＢにおけるパリティビットの数＝水平チェックブロックのサイズ＝ｎ１－ｋ１;
垂直ＣＢに含まれる各水平ＣＢからのエンコーダ入力ビット数＝Ｍ;
各垂直ＣＢにおけるエンコーダ入力ビット数＝Ｌ×Ｍ＝ｋ２（図示せず）；
各垂直ＣＢにおけるビットの数＝ｎ２（図示せず）；
垂直ＣＢにおけるパリティビット数＝垂直チェックブロック２０６のサイズ=ｎ２－ｋ２；及び
垂直ＣＢの数＝垂直チェックブロック数＝Ｋ
である。
【0037】
本説明を通して、水平コードブロック及び水平チェックブロックのように「水平」、と、垂直コードブロック、垂直チェックブロック及び垂直パリティブロックのように「垂直」とに言及する。これらの用語は、図１及び図２を含む図の一部におけるレイアウトを理解し、２つの種類のコードブロック及びチェックブロックを互いに区別するために便宜的に用いられる。しかしながら、これらの用語は、物理的な構造を何ら意味するものではない。より一般的には、水平及び垂直コードブロックは、単純に第１及び第２のコードブロックと呼ぶことができる。水平コードブロックは、単純に、システマティックビット及びパリティビットを含む第１のシステマティックコードブロック（パリティビットが水平チェックブロックであると説明されている図１の実施形態の場合）又は第１の非システマティックコードブロックである。そのような第１のシステマティックコードブロック又は第１の非システマティックコードブロックのセットが生成され、これらは集合的にＴＢに対応し得る。加えて、垂直コードブロックは、単純に、システマティックビットを含む第２のシステマティックコードブロック及びパリティビットを含むチェックブロックである。例において、各第２のシステマティックコードブロックのシステマティックビットは、第１のコードブロックのそれぞれからの少なくとも１つのビットを含む。第２のシステマティックコードブロックのパリティビットは、システマティックビットから決定され、図１の実施形態の場合、これらは垂直チェックブロックと呼ばれる。
【0038】
エンコーダ入力ビット２０２は、転送すべき情報ビットを含む。水平チェックブロック２０４内の各行は、エンコーダ入力ビット２０２の対応する行のためのパリティビットを含む。この説明を目的として、エンコーダ入力ビット２０２は、パリティビットを生成するためにコーディングを受けるビットである。エンコーダ入力ビットは、転送すべき情報ビットを含み、一部の実施形態では、ＣＲＣビット等の追加のビットを含み得る。水平チェックブロック２０４は、水平ＣＢをデコーディングする際に用いられるパリティビットを含む。各デコーディングが試行された後、ＣＲＣビットが存在する場合、水平ＣＢが正常にデコードされたかどうかを判定するために、ＣＲＣチェックを行うことができる。同様に、各垂直チェックブロック２０６は、エンコーダ入力ビット２０２の対応する列のためのパリティビットを含む。例えば、各垂直チェックブロック２０６は、垂直ＣＢをデコーディングする際に用いられるｎ２～ｋ２パリティビットを含む。垂直ＣＢは、水平ＣＢから取られたエンコーダ入力ビットに対するＣＲＣを有さないため、垂直ＣＢが正常にデコードされたかどうかをチェックする能力がない。しかしながら、垂直ＣＢデコーダ／デコーディングステップは、（対数尤度比（ＬＬＲ）が改善され、多分正確にデコードされた）処理されたエンコーダ入力ビットを水平コードブロックデコーダ／デコーディングステップに渡し、デコードされたエンコーダ入力ビットに対してＣＲＣチェックを実行することにより各水平ＣＢが正常にデコードされるのを確実にするのは水平ＣＢデコーダの仕事である。また、垂直チェックブロック２０６は、図１において矩形／二次元構造を有するものとして示されているが、これは、１つの垂直チェックブロックのｎ２～ｋ２パリティビットがどのように伝送されるかについて特定の限定を含意するものではない。典型的には、１つの垂直チェックブロックの全てのビットは、単一の再送信の一部として送信され得る。本明細書では、垂直チェックブロック２０６をまとめて垂直パリティチェックブロックと呼ぶ。
【0039】
図１は、水平コードブロック間の分離を示し且つ垂直ＣＢのためのエンコーダ入力ビットとして用いられる入力ビットのセット間の分離を示すために破線も含む。
【0040】
先ず、水平コードブロックの全てが送信され、これにはエンコーダ入力ビット及び水平チェックブロックを含む。一部の実施形態では、図１の各水平ＣＢは、システマティック低密度パリティチェック（ＬＤＰＣ）コードのＣＢである。１つの水平ＣＢが失敗すると、対応する水平におけるいくつかのエンコーダ入力ビットにエラーがある。しかしながら、水平ＣＢにエラーがある場合でも、エンコーダ入力ビットの対数尤度比（ＬＬＲ）はデコーディングプロセスで改善され、これは次の反復デコーディングプロセスで用いることができる。ＣＲＣチェックに合格したＣＢについては、垂直デコーディング処理を促進するために、それらのＬＬＲを予め定義された大きな値に設定できる。加えて、ＬＤＰＣデコーディングの各反復で、正常にデコードされた水平ＣＢに対応するＬＬＲは、予め定義された大きな値に戻るように常にリセットできる。
【0041】
水平ＣＢにエラーがない場合、垂直チェックブロックは送信されない。水平ＣＢにエラーがある場合、送信器は１つ以上の垂直チェックブロックを送信する。一部の実施形態では、送信器は最大でＫ個の垂直チェックブロックを受信器に送信し、ここでＫは垂直チェックブロックの総数である。一部の実施形態では、垂直チェックブロックの数Ｋは水平ＣＢの数Ｌと等しい。すなわち、Ｋ＝垂直チェックブロックの数＝Ｌである。垂直チェックブロックは、受信器から受信した１つ以上の否定応答（ＮＡＣＫ）に対応して送信され得る。例えば、一部の実施形態では、
１回目のＮＡＣＫに対応する、ｍ１の垂直チェックブロックを含む１回目の再送信；
２回目のＮＡＣＫに対応する、ｍ２の垂直チェックブロックを含む２回目の再送信；
．．．
Ｑ回目のＮＡＣＫに対応する、ｍＱの垂直チェックブロックを含むＱ回目の再送信；
を含む垂直チェックブロックのセットが送信され、ｍ１、ｍ２、・・・、ｍＱのそれぞれは＞＝１であり、ｍ１＋ｍ２＋・・・＋ｍＱ＝Ｋ＝垂直チェックブロック数である。
１回目のＮＡＣＫに対応する、ｍ１の垂直チェックブロックを含む１回目の再送信；
２回目のＮＡＣＫに対応する、ｍ２の垂直チェックブロックを含む２回目の再送信；
．．．
Ｑ回目のＮＡＣＫに対応する、ｍＱの垂直チェックブロックを含むＱ回目の再送信；
を含む垂直チェックブロックのセットが送信され、ｍ１、ｍ２、・・・、ｍＱのそれぞれは＞＝１であり、ｍ１＋ｍ２＋・・・＋ｍＱ＝Ｋ＝垂直チェックブロック数である。
【0042】
一部の実施形態では、垂直チェックブロックのセットのそれぞれは、対応するＮＡＣＫが受信された場合にのみ送信される。例えば、２回目のＮＡＣＫが受信されていない場合、１回目の再送信後にＨＡＲＱの再送信が終了する。
【0043】
一部の実施形態では、各ＮＡＣＫに対応してどれだけの数の垂直チェックブロックを送信するかは、送信器の裁量であり、例えば特定の受信器のリンク適応精度に基づく。
【0044】
一般に、送信器は、エラーがある特定の行のＣＢを認識しない。一部の実施形態では、垂直パリティビットを生成するために、送信器は、各水平ＣＢからの同じ数のエンコーダ入力ビットを含む。上記の例では、この数はＭである。さらに、一部の実施形態では、各垂直チェックブロックを生成するために用いられる入力ビットの数は、各水平ＣＢのためのエンコーダ入力ビットの数と同じである。デコーダは、水平デコーディング出力からの対数尤度比（ＬＬＲ）を用いて、誤りエンコーダ入力ビットを訂正するために、新たに受信した垂直チェックブロックを用いる。例えば、４つの水平ＣＢがある場合、送信器は、垂直チェックブロックを計算するために、４つの水平ＣＢのそれぞれからの約１／４エンコーダ入力ビットを含み得る。これは、上記の制約の両方、すなわち、各水平ＣＢからのエンコーダ入力ビットの数と、垂直チェックブロックを計算するために水平チェックブロックを計算するために用いられたのと同じ数の入力ビットとを充足する。各水平ＣＢから別の約１／４エンコーダ入力ビットを取ることによって、送信器は別の垂直チェックブロックを形成できる。
【0045】
場合によっては、数を均等に分けることができない場合、上述の２つの制約を厳密に充足することができない可能性がある。例えば、水平コードブロックが２７のシステマティックビットを含み、５つの水平コードブロックのセットを用いて垂直パリティが計算される場合、理想的には、水平コードブロックのそれぞれからの２７／５ビットにそれぞれが基づく５つの垂直チェックブロックが存在し得る。２７ビットを等しく５に分割することは不可能なため、近似を行うことができる。例えば、垂直チェックブロックのうちの４つは、各水平コードブロックからの５ビットに基づくことができ、垂直チェックブロックのうちの１つは、各水平コードブロックからの残りの７ビットに基づき得る。
【0046】
対応するエンコーダ入力ビットにおける更新されたＬＬＲの形式での垂直コードからの出力は、水平コードに渡される。次いで、水平デコーダは先の誤りＣＢを再度デコードすることができる。このアプローチは、何個のＣＢ又はどのＣＢにエラーがあるかを知る必要はない。デコーダ出力は軟であるため、すべての垂直チェックブロックは（例え、全ての水平ＣＢにエラーであっても）役に立つ。
【0047】
正常にデコードされる水平ＣＢが多いほど、垂直ＣＢをデコードするのが容易になる。また、正常にデコードされる垂直ＣＢが多いほど、水平ＣＢをデコードするのが容易になる。そのため、全てのＣＢが正常にデコードされる機会が高まるように、より多くの垂直チェックブロックを送信することが有利である。効果的に、コードブロックは垂直チェックブロックを介して統合される。さらに、垂直ＣＢが正常にデコードされない場合でも、垂直チェックブロックは対応するエンコーダ入力ビットのＬＬＲを依然として改善する。それは、水平ＣＢに渡すことができ、全ての水平ＣＢをデコードするのを助けるために用いることができる。一部の水平ＣＢが正常にデコードされた場合、垂直コードは、各垂直ＣＢにおけるエンコーダ入力ビットの数が各水平ＣＢにおけるものと類似であると仮定すると、元の水平ＣＢと比較して、コードレートが低減されている。より多くの垂直チェックブロックを送信することで、水平ＣＢのデコーディングの機会が高まることが分かる。
【0048】
背景技術欄で説明したＣＢＧベースのアプローチと比べて、このアプローチはインデックスフィードバックの必要性を取り除く。つまり、送信器は、物理リンクの信頼性を保証するために、修正ビットを送信するためにどのＣＢにエラーがあるかを知る必要はない。
【0049】
外部コードベースのアプローチと比較して、受信器において、このアプローチは受信した信号を捨てず、送信器において、受信器がデコードするために新たなエンコーダ入力ビットは送信されない。このように、提供されるアプローチは、再送信効率を大幅に増加させる。外部コードベースのアプローチはＩＲアプローチではないが、提供されるアプローチはそうであることに注目する価値がある。そのため、提供されるアプローチでは、受信器はどのＣＢにエラーがあるかを知る必要がなく、本アプローチは依然としてＩＲ再送スキームである。
【0050】
追加の利点は、固定レートが存在しないという意味で、再送信はレートレスとすることができる点である。有効レートは再送信ごとに低下する。（イレージャーコードベースの場合のように、十分に正確なＣＢを受信することは対照的に）受信機が十分なエネルギーを蓄積するとすぐに、ＴＢにおけるデータを正常に受信できる。
【0051】
図２を参照して、図１の構造の具体例を示す。この例では、ｋ１＝エンコーダ入力ビット数＝１００、ｎ１＝水平ＣＢサイズ＝１２０であるため、ｎ１－ｋ１＝水平ＣＢにおけるパリティビットの数＝２０となる。１００エンコーダ入力ビット当たり２０の水平パリティビットがある。ＴＢ全体は、Ｌ＝１０の水平ＣＢで構成される。そのため、理想的なシナリオでは、Ｋ＝Ｌ＝１０の垂直チェックブロックがある。加えて、理想的には、各垂直チェックブロックは、水平パリティを決定するために用いられたのと同じ数のエンコーダ入力ビットに基づき、この例では、ｋ１＝１００である。図示の例では、各垂直チェックブロックは、合計（Ｌ＝１０）×（Ｍ＝１０）＝１００入力ビットのために、各水平ＣＢからのＭ＝１０ビットに基づいて決定される。
【0052】
しかしながら、一部の実施形態では、垂直チェックブロックの数は水平ＣＢの数と等しい必要はなく及び／又は垂直チェックブロックの計算に入力されるビットの数は、必ずしも水平チェックブロックの計算に入力されるビットの数と等しい必要はない。
【0053】
図３は、上記実施形態に係るＨ－ＡＲＱ電気通信で用いられる方法のフローチャートを示す。この方法は、複数のコードブロックを生成するブロック３００から始まり、各コードブロックは、エンコーダ入力ビットのそれぞれのセットと、エンコーダ入力ビットのそれぞれのセットから決定されるパリティビットのそれぞれのセットとを含む。ブロック３０２では、複数のコードブロックが送信される。これらは、まとめて、トランスポートブロックとして見られ得る。ブロック３０４では、複数のコードブロックに関する否定応答を受信することに対応して、第１の垂直パリティブロックの少なくとも１つの第１の垂直チェックブロックを含む再送信が送信される。第１の垂直パリティブロックは複数の第１の垂直チェックブロックを含み、各第１の垂直チェックブロックは、複数のコードブロックのそれぞれからのエンコーダ入力ビットを含む少なくとも１つのビットのそれぞれのセットから決定され、各エンコーダ入力ビットは、少なくとも１つのビットの唯一のセットに含まれる。一部の実施形態では、各垂直チェックブロックのための各水平コードブロックから用いられるエンコーダ入力ビットの数は、各水平ＣＢにおけるエンコーダ入力ビットの数を垂直チェックブロックの数で除した数とほぼ等しい。さらなるＮＡＣＫが受信された場合、この方法はブロック３０４にループバックする。それ以外の場合、ＡＣＫを受信した場合、本方法は終了する。
【0054】
垂直チェックブロックのさらなるセットのためのインターリーブデータ
一部の実施形態では、ｋ個の垂直チェックブロックが送信された後に、必要に応じて、インターリーブされた水平ＣＢからエンコーダ入力ビットを取り出すことによって、ｋ個の垂直チェックブロックの別のセットが形成される。別の実施形態によれば、インターリーバの異なるセットを用いて、垂直チェックブロックの異なるセットが生成される。これは、既に正常にデコードされた垂直ＣＢについて垂直チェックブロックを再送信することを回避できるという利点がある。
一部の実施形態では、ｋ個の垂直チェックブロックが送信された後に、必要に応じて、インターリーブされた水平ＣＢからエンコーダ入力ビットを取り出すことによって、ｋ個の垂直チェックブロックの別のセットが形成される。別の実施形態によれば、インターリーバの異なるセットを用いて、垂直チェックブロックの異なるセットが生成される。これは、既に正常にデコードされた垂直ＣＢについて垂直チェックブロックを再送信することを回避できるという利点がある。
【0055】
図４Ａ、図４Ｂ、図４Ｃに一例を示す。図４Ａは、エンコーダ入力ビットがエンコーダ入力ビッとＩＢ１、ＩＢ２、・・・、ＩＢ１６のセットに分割されたトランスポートブロック４００を示す。水平チェックブロック４０２は、トランスポートブロック内の行に基づいて決定され、垂直チェックブロック４０４は、エンコーダ入力ビットのセットの列に基づいて決定される。図４Ｂは、インターリーブ後のエンコーダ入力ビットを示す。この例では、インターリーブは、行内のエンコーダ入力ビットのブロック間として行われる。第１の行では、ブロックの順序は変わらないが、第２、第３及び第４の行では順序が変わることが分かる。垂直チェックブロック４０６の新たなセットは、並べ替えられたエンコーダ入力ビットに基づいて決定される。図４Ｃは、異なるインターリービングの後のエンコーダ入力ビットを示す。第１の行では、ブロックの順序は変わらないが、第２、第３及び第４の行では順序が変わることが分かる。垂直チェックブロック４０８の新たなセットは、並べ替えられたエンコーダ入力ビットに基づいて決定される。先ず、エンコーダ入力ビット及び水平チェックブロックを含む水平ＣＢが送信される。次に、必要に応じて、第１のセット４０４からの垂直チェックブロックが送信される。次に、必要に応じて、第２のセット４０６からの垂直チェックブロックが送信される。次に、必要に応じて、第３のセット４０８からの垂直チェックブロックが送信される。少なくとも１つの水平ＣＢが依然として正常にデコードされない場合、垂直チェックブロックのさらなるセットが送信され得る。
【0056】
図４Ａ、図４Ｂ及び図４Ｃの例では、インターリービングは情報ビットのサブブロックレベルで行われる。しかしながら、代替的な実施形態では、インターリービングはビット単位のインターリービングである。より一般的には、第１の垂直パリティブロックの垂直チェックブロックを決定する際に用いられるビットのセットは、第２のパリティブロックの第２の垂直チェックブロックを決定する際に用いられるビットのセットとは異なる形でまとめられる。サブブロックレベルのインターリービング及びビット単位のインターリービングは、異なる構造化の２つの具体的な例である。
【0057】
その結果、この実施形態は、物理層のレートレスコードのクラスを生成する。正常にデコードされたＣＢを蓄積する外部コードとは異なり、物理層のレートレスコードは受信したエネルギーを収集する。受信したエネルギーは捨てられず、受信したエネルギーの全てのビットは、最終コード（すなわち、トランスポートブロック）のデコードに役立つ。
【0058】
より一般的には、ｋ個の垂直チェックブロックのｉ番目のセットを生成するために、ｊ番目の水平ＣＢ内のエンコーダ入力ビットのインタリーバをΠｉ，ｊと表記する。｛Πｉ，ｊ｝のセットをｊ＝１、・・・、ｋ及びＩ＝１、・・・Ｎｓで定義した場合、Ｋ個の垂直チェックブロックのＮｓ個のセットを生成することができる。これはレートレスコードのクラスを生成する。元の送信と共に、ｋ個の垂直チェックブロックの各セットは同等にトランスポートブロックのデコーディングに寄与する。
【0059】
デコード処理は以下の形態をとる：
Ｎｓセットまで、さらなるｋ個の垂直チェックブロックのさらなるセットに対して
水平コードブロックのセットを含むトランスポートブロックを受信し；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍ１の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍ２の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
・・・
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍＱの垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍ１の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍ２の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
・・・
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍＱの垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードする。
Ｎｓセットまで、さらなるｋ個の垂直チェックブロックのさらなるセットに対して
水平コードブロックのセットを含むトランスポートブロックを受信し；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍ１の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍ２の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
・・・
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第１のセットからｍＱの垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第１のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍ１の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、水平ＣＢをデコードし；
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍ２の垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードし；
水平ＣＢをデコードし；
・・・
少なくとも１つの水平ＣＢのデコードに失敗した場合、ＮＡＣＫを送信し；
ｋ個の垂直チェックブロックの第２のセットからｍＱの垂直チェックブロックを受信し；
ｋ個の垂直チェックブロックの第２のセットからの垂直チェックブロックを考慮に入れて、垂直コードブロックをデコードする。
【0060】
上記の例では、ｋ個の垂直チェックブロックの各セットは、それぞれのＮＡＣＫに対応して送信されるＱ個のセットに分割される。なお、Ｑは＞＝１であり、より一般的には、Ｑは、ｋ個の垂直チェックブロックの各セットについて必ずしも同じでなくてもよい。
【0061】
この実施形態の利点としては、送信器にどのＣＢ又はＣＢＧにエラーがあるかを伝えるためのフィードバックの必要がない。さらに、受信器は、新たに受信した垂直チェックブロックを用いて対応するエンコーダ入力ビットのＬＬＲを更新できるため、Ｈ－ＡＲＱプロセスでは不必要な再送信は要求されない。
【0062】
また、前述の外部コードの使用とは異なり、Ｈ－ＡＲＱは受信した情報が用いられず、蓄積されたエネルギーの全てが、たまたまトランスポートブロックである等価ブロックコードのデコーディングに用いられるため、真にＩＲ方式で用いられる。
【0063】
図５は、上記実施形態に係るＨ－ＡＲＱ電気通信で用いられる方法のフローチャートを示す。ステップ３０２、３０４、３０６は、図３を参照して前述したものと同じである。この方法はブロック５００で継続し、さらなる否定応答に対応して、第２の垂直パリティブロックの少なくとも１つの第２の垂直チェックブロックを含むさらなる再送信を送信し、第２のパリティブロックは複数の第２の垂直チェックブロックを含み、各第２の垂直チェックブロックは、複数のコードブロックのそれぞれからのエンコーダ入力ビットを含む少なくとも１つのビットのそれぞれのセットから決定され、各エンコーダ入力ビットは、少なくとも１つのビットの唯一のセットに含まれる。前述のように、一部の実施形態では、各垂直チェックブロックのために各コードブロックから用いられるエンコーダ入力ビットの数は、各水平ＣＢにおけるエンコーダ入力ビットの数を垂直チェックブロックの数で除した数とほぼ等しい。第１の垂直パリティブロックの第１の垂直チェックブロックを計算する際に用いられるビットのそれぞれのセットは、第２の垂直パリティブロックの第２の垂直チェックブロックを計算する際に用いられるビットのそれぞれのセットとは異なった形でまとめられている。この方法は、各追加の垂直パリティブロックの送信ごとにコードレートが低下するレートレスコードを生成する。
【0064】
図６は、本開示の一実施形態によって提供されるＩＲ送信スキームで用いられるコードの構造を示す。全体的なコードは、複数の非システマティック符号語６０２に基づく。各非システマティック符号語はエンコーダ入力ビットのセットに基づいて決定されるが、エンコーダ入力ビットは、システマティックビットとして符号語には現れない。垂直チェックブロック２０６も示す。各非システマティック符号語は水平コードブロックとして見られ得る。複数の水平ＣＢはトランスポートブロック（ＴＢ）を構成する。（各水平ＣＢからのＭビットを含む）非システマティックコードブロック６０２内からのビットの各列と、垂直チェックブロック６０６内の対応するビットは、非システマティックコードブロック６０２及び垂直チェックブロック６０６のビットが共に複数の垂直ＣＢを構成するように、垂直コードブロックとして見られ得る。垂直ＣＢは、それらはそれぞれ第１のセクション（この場合は各水平ＣＢからのビットを含む）と、第１のセクションから決定されたパリティを含む第２のセクションとを含むという意味で、システマティックコードブロックである。
【0065】
各水平ＣＢ６０２は、特定の例を挙げれば畳み込みコード等の非システマティックエンコーダを用いて、エンコーダ入力ビットの対応するセットから生成され得る。同様に、各垂直チェックブロック６０６は、垂直ＣＢをデコーディングする際に用いられる、非システマティックコードブロック６０２内の対応するビット列のためにパリティビットを含む。垂直チェックブロックはＣＲＣを含まないため、非システマティックコードブロックが正常に受信されたかどうかを判定するのは依然として水平ＣＢデコーディング次第である。
【0066】
先ず、水平コードブロックが全て送信される。１つの水平ＣＢが失敗すると、水平ＣＢ内の一部のエンコーダ入力ビットにエラーがある。しかしながら、水平ＣＢにエラーがある場合でも、ビットの対数尤度比（ＬＬＲ）はデコーディングプロセスで改善され、これを次の反復デコーディングプロセスで用いることができる。ＣＲＣチェックに合格したＣＢについては、垂直デコーディングプロセスを促進するために、それらのＬＬＲを予め定義された大きな値に設定できる。加えて、デコーディングの各反復で、正常にデコードされた水平ＣＢに対応するＬＬＲは、予め定義された大きな値に戻すために常にリセットできる。
【0067】
水平ＣＢにエラーがない場合、垂直チェックブロックは送信されない。水平ＣＢにエラーが場合、送信器は１つ以上の垂直チェックブロックを送信する。一部の実施形態では、送信器は、最大でｋ個のチェックブロックをユーザに送信し、ｋは水平ＣＢの総数である。垂直チェックブロックは、受信器から受信した１つ以上の否定応答（ＮＡＣＫ）に対応して送信され得る。例えば、一部の実施形態では、
１回目のＮＡＣＫに対応して、ｍ１の垂直チェックブロックを含む１回目の再送信と；
２回目のＮＡＣＫに対応して、ｍ２の垂直チェックブロックを含む２回目の再送信と；
・・・
Ｑ回目のＮＡＣＫに対応して、ｍＱの垂直チェックブロックを含むＱ回目の再送信と；
を含む垂直チェックブロックのセットが送信され、ｍ１、ｍ２、・・・、ｍＱのそれぞれは＞＝１であり、ｍ１＋ｍ２＋・・・＋ｍＱ＝ｋ＝垂直チェックブロックの数である。垂直チェックブロックの各セットは、対応するＮＡＣＫを受信された場合にのみ送信される。例えば、２回目のＮＡＣＫが受信されていない場合、１回目の再送信後にＨＡＲＱの再送信が終了する。
１回目のＮＡＣＫに対応して、ｍ１の垂直チェックブロックを含む１回目の再送信と；
２回目のＮＡＣＫに対応して、ｍ２の垂直チェックブロックを含む２回目の再送信と；
・・・
Ｑ回目のＮＡＣＫに対応して、ｍＱの垂直チェックブロックを含むＱ回目の再送信と；
を含む垂直チェックブロックのセットが送信され、ｍ１、ｍ２、・・・、ｍＱのそれぞれは＞＝１であり、ｍ１＋ｍ２＋・・・＋ｍＱ＝ｋ＝垂直チェックブロックの数である。垂直チェックブロックの各セットは、対応するＮＡＣＫを受信された場合にのみ送信される。例えば、２回目のＮＡＣＫが受信されていない場合、１回目の再送信後にＨＡＲＱの再送信が終了する。
【0068】
一部の実施形態では、各ＮＡＣＫに対応していくつの垂直チェックブロックが送信されるかは、例えば、特定の受信器のリンク適応精度に基づいて送信器の裁量である。
【0069】
水平ＣＢの対応するビットにおける更新されたＬＬＲの形態での垂直コードからの出力は、水平ＣＢのデコーダに渡される。次いで、水平デコーダは、先のエラーのあるＣＢを再度デコードできる。このアプローチは、何個のＣＢに又はどのＣＢにエラーがあるかを知る必要はない。デコーダ出力は軟性であるため、（すべての水平ＣＢにエラーがあったとしても）全ての垂直チェックブロックは役に立つ。
【0070】
より多くの水平ＣＢが正常にデコードされるほど、垂直ＣＢをデコードするのがより容易になる。また、より多くの垂直ＣＢが正常にデコードされるほど、水平ＣＢをデコードするのより容易になる。そのため、全てのＣＢが正常にデコードされる機会が増えるようにより多くの垂直チェックブロックを送信することが有利である。効果的には、水平ＣＢは垂直チェックブロックを介して組み合わされる。
【0071】
図７は、上述の実施形態に係るＨ－ＡＲＱ電気通信で用いられる方法のフローチャートを示す。この方法は、複数の非システマティックコードブロックを生成するブロック７００から始まる。ブロック７０２では、複数のコードブロックが送信される。これらは、まとめて、トランスポートブロックと見られ得る。ブロック７０４では、複数のコードブロックに関する否定応答を受信することに対応して、第１の垂直パリティブロックの少なくとも１つの第１の垂直チェックブロックを含む再送信が送信される。第１の垂直パリティブロックは、複数の第１の垂直チェックブロックで構成され、各第１の垂直チェックブロックは、複数の水平コードブロックのそれぞれからの少なくとも１つのビットのそれぞれのセットから決定され、複数の水平コードブロックの各ビットは、少なくとも１つのビットの唯一のセットに含まれる。一部の実施形態では、各垂直チェックブロックについて各水平ＣＢから用いられるビットの数は、各水平ＣＢにおけるビットの数を垂直チェックブロックの数で除したものとほぼ等しい。さらなるＮＡＣＫが受信されると、この方法はブロック７０４にループバックする。そうでなければ、ＡＣＫが受信された場合に本方法は終了する。
【0072】
垂直チェックブロックのさらなるセットのためのインターリーブデータ
図４を参照して上述したインターリービングアプローチもこの実施形態に適用できる。一例を図８Ａ、図８Ｂ及び図８Ｃに示し、それぞれは水平コードブロックからの異なる順序のビットのための、垂直チェックブロック４０４、８０６、８６８のそれぞれのセットを示す。この例の場合、非システマティック符号語は、ビットサブセット（ＢＳ）ＢＳ１、・・・、ＢＳ１４に分割される。各垂直チェックブロックはビットサブセットの列から決定される。
図４を参照して上述したインターリービングアプローチもこの実施形態に適用できる。一例を図８Ａ、図８Ｂ及び図８Ｃに示し、それぞれは水平コードブロックからの異なる順序のビットのための、垂直チェックブロック４０４、８０６、８６８のそれぞれのセットを示す。この例の場合、非システマティック符号語は、ビットサブセット（ＢＳ）ＢＳ１、・・・、ＢＳ１４に分割される。各垂直チェックブロックはビットサブセットの列から決定される。
【0073】
デコーディングは、水平ＣＢのためのデコーダが水平ＣＢを生成するために用いられる非システマティックコードに基づく点を除いて以前と同じである。
【0074】
図９は、上述の実施形態に係るＨ－ＡＲＱ電気通信で用いられる方法のフローチャートを示す。この方法は、複数のコードブロックを生成するブロック９００から始まる。コードブロックはシステマティックコードブロック又は非システマティックコードブロックであり得る。ブロック９０２では、複数のコードブロックが送信される。これらは、まとめて、トランスポートブロックと見られ得る。ブロック９０４では、複数のコードブロックに関する否定応答を受信することに対応して、第１の垂直パリティブロックの少なくとも１つの第１の垂直チェックブロックを含む再送信が送信される。第１の垂直パリティブロックは、複数の第１の垂直チェックブロックを含み、各第１の垂直チェックブロックは、複数の水平コードブロックのそれぞれからのビットを含む少なくとも１つのビットのそれぞれのセットから決定され、各ビットは少なくとも１つのビットの唯一のセットに含まれる。一部の実施形態では、各垂直チェックブロックについて水平ＣＢから用いられるビットの数は、各水平ＣＢにおけるエンコーダ入力ビットの数を垂直チェックブロックの数で除した数とほぼ等しい。
【0075】
さらにＮＡＣＫが受信されると、本方法はブロック９０４にループバックする。そうでなければ、ＡＣＫを受信すると本方法は終了する。この方法は、第１の垂直パリティブロックの全ての垂直チェックブロックが送信された後でさらなる否定応答が受信されたことに対応して、第２の垂直パリティブロックの少なくとも１つの第２の垂直チェックブロックを含むさらなる再送信が送信されるブロック９０６に続き、第２のパリティブロックは複数の第２の垂直チェックブロックを含み、各第２の垂直チェックブロックは、複数のコードブロックのそれぞれからの少なくとも１つのビットのそれぞれのセットから決定され、各ビットは少なくとも１つのビットの唯一のセットに含まれる。第１の垂直パリティブロックの第１の垂直チェックブロックを計算する際に用いられるビットのそれぞれのセットは、第２の垂直パリティブロックの第２の垂直チェックブロックを計算する際に用いられるビットのそれぞれのセットとは異なるように定義される。本方法は、追加の垂直パリティブロック伝送ごとにコードレートが低下するレートレスコードを生成する。
【0076】
ＡＣＫ／ＮＡＣＫ
説明した実施形態では、（垂直チェックブロックを含む）再送信は、否定応答に対応して送信される。代替的に、本明細書で説明した実施形態のいずれも、否定応答を待つことなく、例えばタイマの満了に基づいて又は否定応答又はタイマの満了を待つことなく、例えば設定されたスケジュールに従って送信されるように変更することができる。この場合、送信器は、最大数の再送信に達するか又はＡＣＫが受信されるまで再送信を続ける。
説明した実施形態では、（垂直チェックブロックを含む）再送信は、否定応答に対応して送信される。代替的に、本明細書で説明した実施形態のいずれも、否定応答を待つことなく、例えばタイマの満了に基づいて又は否定応答又はタイマの満了を待つことなく、例えば設定されたスケジュールに従って送信されるように変更することができる。この場合、送信器は、最大数の再送信に達するか又はＡＣＫが受信されるまで再送信を続ける。
【0077】
複数のコードブロックのコンテンツ
説明した実施形態では、垂直パリティが決定される複数の水平ＣＢは、単一の受信器のためのトランスポートブロックの一部である。代替的に、本明細書で説明した実施形態のいずれかは、複数のコードブロックが単一の受信器のための複数のトランスポートブロックからのコードブロックを含む状況に用いることができる。代替的に、本明細書で説明した実施形態のいずれかは、複数のコードブロックが、複数の受信器のための複数のトランスポートブロックからのコードブロックを含む状況に用いることができる。
説明した実施形態では、垂直パリティが決定される複数の水平ＣＢは、単一の受信器のためのトランスポートブロックの一部である。代替的に、本明細書で説明した実施形態のいずれかは、複数のコードブロックが単一の受信器のための複数のトランスポートブロックからのコードブロックを含む状況に用いることができる。代替的に、本明細書で説明した実施形態のいずれかは、複数のコードブロックが、複数の受信器のための複数のトランスポートブロックからのコードブロックを含む状況に用いることができる。
【0078】
各再送信における垂直パリティビットの数
説明した実施形態では、各再送信では固定数の垂直パリティビットが送信される。あるいは、本明細書で説明した実施形態のいずれかは、各再送信において送信される垂直パリティビットの数が設定可能なスケジュールに従ったものになるように変更することができる。この場合、スケジュールは、送信器及び受信器の両方によって知られている必要がある。これは、予め決定され得るか又は信号を介して構成され得る。
説明した実施形態では、各再送信では固定数の垂直パリティビットが送信される。あるいは、本明細書で説明した実施形態のいずれかは、各再送信において送信される垂直パリティビットの数が設定可能なスケジュールに従ったものになるように変更することができる。この場合、スケジュールは、送信器及び受信器の両方によって知られている必要がある。これは、予め決定され得るか又は信号を介して構成され得る。
【0079】
レートレスコード
前述したように、提供されるアプローチの追加の利点（これは、説明した実施形態のいずれにも言えることである）は、固定レートがないという意味で、再送信がレートレスであり得ることである。有効レートは再送信ごとに低下する。
前述したように、提供されるアプローチの追加の利点（これは、説明した実施形態のいずれにも言えることである）は、固定レートがないという意味で、再送信がレートレスであり得ることである。有効レートは再送信ごとに低下する。
【0080】
レートレスの側面に起因する別の利点は、システム全体が変調及びコーディングスキーム（ＭＣＳ）に対して鈍感になることである。典型的には、ＭＣＳはチャネル条件に基づいて選択されるいくつかの関連コーディングレートを有する。提供されるアプローチでは、比較的高いコーディングレートを最初に用いることができ、もしチャネルがコードブロックがうまく受信されないような場合に、再送信が行われ、その結果として有効コードレートが低下する。又は、誤りがあり得るチャネルに関する仮定に基づいて、コードレートを選択できる。次に、コードレートが高すぎる場合、これは、垂直パリティを含む再送信を介して下方に自己調整される。
【0081】
垂直チェックブロックの内容
本明細書で説明した実施形態のいずれについても、１つの変形例において、垂直チェックブロックはパリティビットのみを含む。つまり、垂直チェックブロックを決定するために用いられた水平コードブロックからのビットのいずれも反復しない。あるいは、別の変形例では、垂直チェックブロックを決定するために用いられるビットの一部は、垂直チェックブロックにおいて繰り返され得る。
本明細書で説明した実施形態のいずれについても、１つの変形例において、垂直チェックブロックはパリティビットのみを含む。つまり、垂直チェックブロックを決定するために用いられた水平コードブロックからのビットのいずれも反復しない。あるいは、別の変形例では、垂直チェックブロックを決定するために用いられるビットの一部は、垂直チェックブロックにおいて繰り返され得る。
【0082】
垂直チェックブロック決定への入力
一部の実施形態では、上述したように、各システマティック水平コードブロックの各システマティックビット又は各非システマティック符号語の各ビットは、１つの垂直パリティブロックの垂直チェックブロックを決定するために用いられるビットのセットのうちの１つのみ含まれる。これは、トランスポートブロックにおける全てのビットのために垂直パリティを導入する最も効率的な方法である。しかしながら、一部の実施形態では、水平コードブロックからの一部のビットが省略され得る及び／又は水平コードブロックからの一部のビットが２回以上現れ得ることを理解すべきである。これは、全体的なＨＡＲＱスキームの効率及び信頼性に影響を及ぼす。
一部の実施形態では、上述したように、各システマティック水平コードブロックの各システマティックビット又は各非システマティック符号語の各ビットは、１つの垂直パリティブロックの垂直チェックブロックを決定するために用いられるビットのセットのうちの１つのみ含まれる。これは、トランスポートブロックにおける全てのビットのために垂直パリティを導入する最も効率的な方法である。しかしながら、一部の実施形態では、水平コードブロックからの一部のビットが省略され得る及び／又は水平コードブロックからの一部のビットが２回以上現れ得ることを理解すべきである。これは、全体的なＨＡＲＱスキームの効率及び信頼性に影響を及ぼす。
【0083】
図１０は、本開示の実施形態が実施され得る例示の通信システム１１００を示す。一般に、通信システム１１００は、複数の無線又は有線要素がデータ及び他のコンテンツを通信することを可能にする。通信システム１１００の目的は、ブロードキャスト、ナローキャスト、ユーザ装置間等を介してコンテンツ（音声、データ、ビデオ、テキスト）を提供することであり得る。通信システム１１００は、帯域幅等のリソースを共有することにより動作し得る。
【0084】
この例では、通信システム１１００は、電子装置（ＥＤ）１１１０ａ～１１１０ｃ、無線アクセスネットワーク（ＲＡＮ）１１２０ａ～１１２０ｂ、コアネットワーク１１３０、公衆電話ネットワーク（ＰＳＴＮ）１１４０、インターネット１１５０及び他のネットワーク１１６０を含む。特定数のこれらのコンポーネント又は要素を図１０に示しているが、任意の妥当な数のこれらのコンポーネント又は要素が通信システム１１００に含まれ得る。
【0085】
ＥＤ１１１０ａ～１１１０ｃは、通信システム１１００内で動作し、通信し又はその両方を行うように構成される。例えば、ＥＤ１１１０ａ～１１１０ｃは無線又は有線通信チャネルを介して送信、受信又はその両方を行うように構成されている。各ＥＤ１１１０ａ～１１１０ｃは、無線動作のための任意の適切なエンドユーザ装置を表し、ユーザ装置／デバイス（ＵＥ）、無線送／受信ユニット（ＷＴＲＵ）、移動局、固定又は移動加入者ユニット、セルラー電話、ステーション（ＳＴＡ）、マシンタイプ通信（ＭＴＣ）装置、パーソナルデジタルアシスタント（ＰＤＡ）、スマートフォン、ラップトップ、コンピュータ、タブレット、無線センサ又は消費者電子装置等の装置を含み得る。
【0086】
図１０では、ＲＡＮ１１２０ａ～１１２０ｂは基地局１１７０ａ～１１７０ｂをそれぞれ含む。各基地局１１７０ａ～１１７０ｂは、任意の他の基地局１１７０ａ～１１７０ｂ、コアネットワーク１１３０、ＰＳＴＮ１１４０、インターネット１１５０、及び／又は他のネットワーク１１６０へのアクセスを可能にするために、ＥＤ１１１０ａ～１１１０ｃのうちの１つ以上と無線でやりとりするように構成されている。例えば、基地局１１７０ａ～１１７０ｂは、基地トランシーバ局（ＢＴＳ）、ノードＢ（ＮｏｄｅＢ）、エボルブドノードＢ（ｅＮｏｄｅＢ）、ホームｅＮｏｄｅＢ、ｇＮｏｄｅＢ、送信ポイント（ＴＰ）、サイトコントローラ、アクセスポイント（ＡＰ）又は無線ルータ等の、いくつかのよく知られた装置のうちの１つ以上を含み得る（又はであり得る）。代替的に又はそれに加えて、任意のＥＤ１１１０ａ～１１１０ｃは、任意の他の基地局１１７０ａ～１１７０ｂ、インターネット１１５０、コアネットワーク１１３０、ＰＳＴＮ１１４０、他のネットワーク１１６０又はこれらの任意の組み合わせとやりとり、アクセス又は通信するように構成され得る。通信システム１１００は、ＲＡＮ１１２０ｂ等のＲＡＮを含んでもよく、対応する基地局１１７０ｂは、図示のように、インターネット１１５０を介してコアネットワーク１１３０にアクセスする。
【0087】
ＥＤ１１１０ａ～１１１０ｃ及び基地局１１７０ａ～１１７０ｂは、本明細書で説明する機能及び／又は実施形態の一部又は全てを実施するように構成可能な通信装置の例である。図１０に示す実施形態では、基地局１１７０ａは、他の基地局、基地局コントローラ（ＢＳＣ）、無線ネットワークコントローラ、中継ノード、要素及び／又は装置を含み得るＲＡＮ１１２０ａの一部を形成する。任意の基地局１１７０ａ、１１７０ｂは、図示の様に単一の要素であるか又は対応するＲＡＮ又はたのものに分散される複数の要素であり得る。また、基地局１１７０ｂは、他の基地局、要素、及び／又は装置を含み得るＲＡＮ１１２０ｂの一部を形成する。各基地局１１７０ａ～１１７０ｂは、「セル」又は「カバレッジ領域」と呼ばれ得る特定の地理的領域又はエリア内で無線信号を送信及び／又は受信する。セルはセルセクタにさらに分割されてもよく、基地局１１７０ａ～１１７０ｂは、例えば、複数のセクタにサービスを提供するために複数のトランシーバを用いり得る。一部の実施形態では、無線アクセス技術がそのようなことをサポートするピコ又はフェムトセルを確立し得る。一部の実施形態では、例えば、多入力多出力（ＭＩＭＯ）技術を用いる各セルのために複数のトランシーバが用いられ得る。図示のＲＡＮ１１２０ａ～１１２０ｂの数は例示に過ぎない。通信システム１１００を考案する際には、任意の数のＲＡＮが考慮され得る。
【0088】
基地局１１７０ａ～１１７０ｂは、無線通信リンク、例えば、無線周波数（ＲＦ）、マイクロ波、赤外線（ＩＲ）等を用いて、１つ以上のエアインターフェイス１１９０を介してＥＤ１１１０ａ～１１１０ｃのうちの１つ以上と通信する。エアインターフェイス１１９０は、任意の好適な無線アクセス技術を利用し得る。例えば、通信システム１１００は、エアインターフェイス１１９０において、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、直交ＦＤＭＡ又はシングルキャリアＦＤＭＡ（ＳＣ－ＦＤＭＡ）等の１つ以上のチャネルアクセス方法を実施し得る。
【0089】
基地局１１７０ａ～１１７０ｂは、広帯域ＣＤＭＡ（ＷＣＤＭＡ）を用いてエアインターフェイス１１９０を確立するために、ユニバーサルモバイルテレコミュニケーションシステム（ＵＭＴＳ）地上無線アクセス（ＵＴＲＡ）を実施し得る。その際、基地局１１７０ａ～１１７０ｂは、ＨＳＰＡや、ＨＳＤＰ、ＨＳＵＰＡ又はその両方を任意で含むＨＳＰＡ＋等のプロトコルを実施し得る。あるいは、基地局１１７０ａ～１１７０ｂは、ＬＴＥ、ＬＴＥ－Ａ及び／又はＬＴＥ－Ｂを用いて、エボルブドＵＴＭＳ地上無線アクセス（Ｅ－ＵＴＲＡ）とのエアインターフェイス１１９０を確立し得る。通信システム１１００は、上述のようなスキームを含む、複数チャネルアクセス機能を用いり得ることが考えられる。エアインターフェイスを実施するための他の無線技術は、ＩＥＥＥ８０２．１１、８０２．１５、８０２．１６、ＣＤＭＡ２０００、ＣＤＭＡ２０００ １Ｘ、ＣＤＭＡ２０００ ＥＶ－ＤＯ、ＩＳ－２０００、ＩＳ－９５、ＩＳ－８５６、ＧＳＭ、ＥＤＧＥ及びＧＥＲＡＮを含む。もちろん、他のマルチアクセス方式及び無線プロトコルが利用され得る。
【0090】
ＲＡＮ１１２０ａ～１１２０ｂは、ＥＤ１１１０ａ～１１１０ｃに、音声、データ、及び他のサービス等の様々なサービスを提供するためにコアネットワーク１３０と通信する。ＲＡＮ１１２０ａ～１１２０ｂ及び／又はコアネットワーク１１３０は、コアネットワーク１１３０によって直接的にサービスされ得るか又はされず、ＲＡＮ１１２０ａ、ＲＡＮ１１２０ｂ又はその両方と同じ無線アクセス技術を用いり得るか又は用いない１つ以上の他のＲＡＮ（図示せず）と直接的又は間接的に通信し得る。コアネットワーク１１３０は、（ｉ）ＲＡＮ１１２０ａ～１１２０ｂ又はＥＤ１１１０ａ～１１１０ｃ又はその両方及び（ｉｉ）他のネットワーク（ＰＳＴＮ１４０、インターネット１１５０及び他のネットワーク１１６０等）間のゲートウェイアクセスとしても機能し得る。加えて、ＥＤ１１１０ａ～１１１０ｃのうちの一部又は全ては、異なる無線技術及び／又はプロトコルを用いて異なる無線リンクを介して異なる無線ネットワークと通信するための機能を含み得る。無線通信の代わりに（又はそれに加えて）、ＥＤは有線通信チャネルを介してサービスプロバイダ又はスイッチ（図示せず）及びインターネット１１５０と通信し得る。ＰＳＴＮ１１４０は、旧来の電話サービス（ＰＯＴＳ）を提供するために回線交換電話ネットワークを含み得る。インターネット１１５０は、コンピュータのネットワーク及びサブネット（イントラネット）又はその両方を含んでもよく、ＩＰ、ＴＣＰ、ＵＤＰ等のプロトコルを組み込み得る。ＥＤ１１１０ａ～１１１０ｃは、複数の無線アクセス技術に従って動作可能なマルチモード装置であってもよく、これをサポートするために必要な複数のトランシーバを組み込み得る。
【0091】
図１１Ａ及び図１１Ｂは、本開示に係る方法及び教示を実施し得る例示の装置を示す。特に、図１１Ａは例示のＥＤ１１１０を示し、図２Ｂは例示の基地局１１７０を示す。これらのコンポーネントは、通信システム１１００で又は任意の他の適切なシステムで用いられ得る。より具体的には、図１１ＡのＥＤ１１１０は、本明細書で説明したエンコーディング方法及び／又はデコーディング方法のうちの１つを行いように構成され得る。これは、機能をプロセッサに含めることによって又はメモリに記憶された命令に含めることによって得られ得る。あるいは、エンコーディング方法のうちの１つを行うように具体的に設計された追加のコンポーネントが設けられ、ＥＤ１１１０に含められ得る。同様に、図１１ＢのＢＳ１１７０は、本明細書で説明したエンコーディング方法及び／又はデコーディング方法のうちの１つを行うように構成され得る。これは、機能をプロセッサに又はメモリに記憶された命令に含めることにより得られ得る。あるいは、エンコーディング方法のうちの１つを行うように具体的に設計された追加のコンポーネントが設けられ、ＥＤ１１１０に含められ得る。
【0092】
図１１Ａに示すように、ＥＤ１１１０は少なくとも１つの処理ユニット１２００を含む。処理ユニット１２００は、ＥＤ１１１０の様々な処理動作を実施する。例えば、処理ユニット１２００は信号コーディング、データ処理、電力制御、入出力処理又はＥＤ１１１０が通信システム１１００内で動作することを可能にする任意の他の機能を行い得る。処理ユニット１２００は、上記で詳述した機能及び／又は実施形態の一部又は全てを実施するようにも構成され得る。各処理ユニット１２００は１つ以上の動作を行うように構成された任意の好適な処理又はコンピュータ装置を含む。各処理ユニット１２００は、例えば、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、フィールドプログラマブルゲートアレイ又は特定用途向け集積回路を含み得る。
【0093】
ＥＤ１１１０は、少なくとも１つのトランシーバ１２０２も含む。トランシーバ１２０２は、少なくとも１つのアンテナ又はネットワークコントローラ１２０４により、送信のためにデータ又は他のコンテンツを変調するように構成されている。トランシーバ１２０２は、少なくとも１つのアンテナ１２０４によって受信されたデータ又は他のコンテンツを復調するようにも構成されている。各トランシーバ１２０２は、無線又は有線で送信するための信号を生成するため及び／又は無線又は有線で受信された信号を処理するための任意の好適な構造を含む。各アンテナ１２０４は、無線又は有線信号を送信及び／又は受信するための任意の好適な構造を含む。ＥＤ１１１０において１つ以上のトランシーバ１２０２が用いられ得る。ＥＤ１１１０において１つ以上のアンテナ１２０４が用いられ得る。単一の機能ユニットとして示されているが、トランシーバ１２０２は、少なくとも１つの送信器及び少なくとも１つの別個の受信器を用いて実施することもできる。
【0094】
ＥＤ１１１０は１つ以上の入出力装置１２０６又はインターフェイス（例えば、インターネット１１５０への有線インターフェイス）をさらに含む。入出力装置１２０６は、ネットワーク内のユーザ又は他の装置とのやりとりを可能にする。各入出力装置１２０６は、ネットワークインターフェイス通信を含む、スピーカ、マイクロホン、キーパッド、キーボード、ディスプレイ又はタッチスクリーン等のユーザに情報を提供するか又はユーザから情報を受信するための任意の適切な構造を含む。
【0095】
加えて、ＥＤ１１１０は少なくとも１つのメモリ１２０８を含む。メモリ１２０８は、ＥＤ１１１０で用いられるか、生成されるか又は収集される命令及びデータを記憶する。例えば、メモリ１２０８は、上述の機能及び／又は実施形態の一部又は全てを実施するように構成され、処理ユニット１２００によって実行されるソフトウェア命令又はモジュールを記憶し得る。各メモリ１２０８は、任意の好適な揮発性及び／又は不揮発性記憶及び検索装置を含む。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ハードディスク、光ディスク、加入者識別モジュール（ＳＩＭ）カード、メモリスティック、セキュアディジタル（ＳＤ）メモリカード等のような任意の好適な種類のメモリが用いられ得る。
【0096】
図１１Ｂに示すように、基地局１１７０は、少なくとも１つの処理ユニット１２５０、少なくとも１つの送信器１２５２、少なくとも１つの受信器１２５４、１つ以上のアンテナ１２５６、少なくとも１つのメモリ１２５８及び１つ以上の入出力装置又はインターフェイス１２６６を含む。送信器１２５２及び受信器１２５４の代わりに、トランシーバ（図示せず）を用いてもよい。スケジューラ１２５３は処理ユニット１２５０に連結され得る。スケジューラ１２５３は、基地局１１７０内に含まれてもいいし、分離して動作してもよい。処理ユニット１２５０は、信号コーディング、データ処理、電力制御、入出力処理又は任意の他の機能等の基地局１１７０の様々な処理動作を実施する。処理ユニット１２５０は、上記で詳述した機能及び／又は実施形態の一部又は全てを実施するようにも構成され得る。各処理ユニット１２５０は、１つ以上の動作を行うように構成された任意の好適な処理又はコンピュータ装置を含む。各処理ユニット１２５０は、例えば、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、フィールドプログラマブルゲートアレイ又は特定用途向け集積回路を含み得る。
【0097】
各送信器１２５２は、１つ以上のＥＤ又は他の装置への無線又は有線送信のための信号を生成するための任意の好適な構造を含む。各受信器１２５４は、１つ以上のＥＤ又は他の装置から無線又は有線で受信された信号を処理するための任意の好適な構造を含む。別個のコンポーネントとして示しているが、少なくとも１つの送信器１２５２及び少なくとも１つの受信器１２５４はトランシーバに統合されてもよい。各アンテナ１２５６は、無線又は有線信号を送信及び／又は受信するための任意の好適な構造を含む。ここでは、共通アンテナ１２５６が送信器１２５２及び受信器１２５４の両方に連結されているものとして示しているが、１つ以上のアンテナ１２５６は送信器１２５２に連結され得、１つ以上の別個のアンテナ１２５６は受信器１２５４に連結され得る。各メモリ１２５８は、ＥＤ１１１０に関連して上述したもの等の任意の好適な揮発性及び／又は不揮発性記憶及び検索装置を含む。メモリ１２５８は、基地局１１７０によって用いられるか、生成されるか又は収集される命令及びデータを記憶する。例えば、メモリ１２５８は、上述の機能及び／又は実施形態の一部又は全てを実施するように構成され、処理ユニット１２５０によって実行されるソフトウェア命令又はモジュールを記憶し得る。
【0098】
各入出力装置１２６６は、ユーザ又はネットワーク内の他の装置とのやりとりを可能にする。各入出力装置１２６６は、ネットワークインターフェイス通信を含む、ユーザに情報を提供するか又はユーザから情報を受信／提供するための任意の好適な構造を含む。
【0099】
本開示の数多くの修正及び変更は、上記の教示に照らして可能である。したがって、添付の特許請求の範囲の内で、本開示は、本明細書に具体的に記載した以外の方法で実施され得ることを理解すべきである。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11A】
【図11B】
【手続補正書】
【提出日】2022-06-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
コードブロックを送信する方法であって、当該方法は、複数の第１のコードブロックを生成することと、
前記複数の第１のコードブロックを送信することと、
第１のパリティブロックの少なくとも１つの第１のチェックブロックを生成することであって、該第１のパリティブロックは複数の第１のチェックブロックを含み、各第１のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットから決定される、ことと、
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することと、
を含む、方法。
【請求項2】
前記複数の第１のコードブロックを生成することは、複数のシステマティックコードブロックを生成することを含み、各システマティックコードブロックは、システマティックビットのそれぞれのセットと、該システマティックビットのそれぞれのセットから決定されるパリティビットのそれぞれのセットとを含む、請求項１に記載の方法。
【請求項3】
各第１のチェックブロックについて、前記第１のチェックブロックを決定する際に用いられるシステマティックビットの数は、各第１のコードブロックにおけるシステマティックビットの数とほぼ等しい、請求項２に記載の方法。
【請求項4】
前記複数の第１のコードブロックを生成することは、複数の非システマティックコードブロックを生成することを含む、請求項１に記載の方法。
【請求項5】
各第１のチェックブロックについて、各第１のチェックブロックを決定する際に用いられるビットの数は、各第１のコードブロックにおけるビットの数とほぼ等しい、請求項４に記載の方法。
【請求項6】
前記少なくとも１つの第１のチェックブロックを含む再送信を送信することは、否定応答に対応するものであり、前記方法は、
さらなる否定応答に対応して、
第２のパリティブロックの少なくとも１つの第２のチェックブロックを含むさらなる再送信を送信することであって、該第２のパリティブロックは複数の第２のチェックブロックを含み、各第２のチェックブロックは、前記複数の第１のコードブロックのそれぞれからの少なくとも１つのビットを含むビットのそれぞれのセットにわたって決定される、こと、
をさらに含み、
前記第１のパリティブロックの第１のチェックブロックを決定する際に用いられる前記ビットのそれぞれのセットは、前記第２のパリティブロックの第２のチェックブロックを決定する際に用いられる前記ビットのそれぞれのセットとは異なる形でまとめられている、請求項１に記載の方法。
【請求項7】
前記複数の第１のコードブロックを生成すること及び前記複数の第１のコードブロックを送信することは、トランスポートブロックを生成すること及び送信することを含み、前記再送信を送信することは、否定応答を受信することに対応するものであり、
前記複数の第１のコードブロックに関する否定応答は、前記トランスポートブロックに関する否定応答である、請求項１に記載の方法。
【請求項8】
前記第２のパリティブロックについて、各第１のコードブロックのビットを並べ替えること、
をさらに含み、
前記第２のパリティブロックの第２のチェックブロックを決定する際に用いられる各少なくとも１つのビットのそれぞれのセットは、ビットの並べ替え後の前記複数の第１のコードブロックのそれぞれからのビットを含む、請求項６に記載の方法。
【請求項9】
各第１のコードブロックについて、前記第１のコードブロックのビットを複数のサブブロックに分割することであって、各第１のチェックブロックは、各第１のコードブロックからの１つのサブブロックを含むビットのセットから決定される、ことをさらに含み、
前記方法は、前記第２のパリティブロックについて、
前記各コードブロックのサブブロックを並べ替えることと、
前記並べ替えられたサブブロックを用いて、前記第２のパリティブロックのチェックブロックを決定することと、
をさらに含む、請求項６に記載の方法。
【請求項10】
請求項１乃至９のいずれか一項に記載の方法を行うように構成されたプロセッサを含む装置。
【請求項11】
コンピュータ実行可能命令が記憶されたコンピュータ読み取り可能媒体であって、該命令がプロセッサによって実行された場合に、該プロセッサに請求項１乃至９のいずれか一項に記載の方法を行わせる、コンピュータ読み取り可能媒体。【国際調査報告】