2023-502046 低抵抗クロスポイントアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-01-20

(54)【発明の名称】低抵抗クロスポイントアーキテクチャ

(51)【国際特許分類】

   H10B 63/10 20230101AFI20230113BHJP

   H10B 63/00 20230101ALI20230113BHJP

   H10N 70/00 20230101ALI20230113BHJP

   H10N 99/00 20230101ALI20230113BHJP

   H01L 21/3205 20060101ALI20230113BHJP

【ＦＩ】

H01L27/105 449

H01L27/105 448

H01L45/00 A

H01L45/00 Z

H01L49/00 Z

H01L21/88 S

H01L21/88 M

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022527890

(86)(22)【出願日】2020-10-27

(85)【翻訳文提出日】2022-07-13

(86)【国際出願番号】 US2020057556

(87)【国際公開番号】W WO2021096674

(87)【国際公開日】2021-05-20

(31)【優先権主張番号】16/684,520

(32)【優先日】2019-11-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ヴェニガラ ラジャセカール

(72)【発明者】

【氏名】フリン パトリック エム．

(72)【発明者】

【氏名】ジェバラジ ジョンリー ムトゥラジ ジョサイア

(72)【発明者】

【氏名】エゲ エフェ シナン

(72)【発明者】

【氏名】ベイカー ケビン リー

(72)【発明者】

【氏名】グエン タオ

(72)【発明者】

【氏名】ウェイマン デイビス

【テーマコード（参考）】

5F033

5F083

【Ｆターム（参考）】

5F033HH04

5F033HH08

5F033HH11

5F033HH13

5F033HH18

5F033HH32

5F033QQ48

5F033VV03

5F033VV16

5F033XX03

5F083FZ10

5F083GA10

5F083HA02

5F083JA31

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

(57)【要約】

低抵抗クロスポイントアーキテクチャのための方法、システム、及びデバイスが説明される。製造システムは、電極材料のパターニングされた層及びメモリ材料のパターニングされた層を含む層状アセンブリ上に、遮熱材料に続いて第１の導電性材料の第１の層を堆積させ得る。製造システムは、第１の導電性材料の第１の層、遮熱材料、メモリ材料のパターニングされた層、及び電極材料のパターニングされた層内にギャップを形成するために、層状アセンブリの第１の領域をエッチングし得る。製造システムは、ギャップ内に導電性ビアを形成するために、第２の導電性材料を堆積させ得、導電性ビアは、遮熱材料の上方にある層状アセンブリ内の高さまで拡張する。

【特許請求の範囲】

【請求項1】

電極材料のパターニングされた層及びメモリ材料のパターニングされた層を含む層状アセンブリ上に遮熱材料を堆積させることと、
前記遮熱材料の上方の前記層状アセンブリ上に、第１の導電性材料の第１の層を堆積させることと、
前記層状アセンブリの第１の領域において、前記第１の導電性材料の前記第１の層、前記遮熱材料、前記メモリ材料の前記パターニングされた層、及び電極材料の前記パターニングされた層内にギャップを形成するために前記層状アセンブリを通ってエッチングすることと、
前記ギャップ内に導電性ビアを形成するために前記第２の導電性材料を堆積させることであって、前記導電性ビアは、前記遮熱材料の上方にある前記層状アセンブリ内の高さまで拡張すること
を含む方法。

【請求項2】

前記第１の導電性材料の第２の層を、前記第１の導電性材料の前記第１の層及び前記導電性ビアの上方に堆積させることであって、前記第２の層は、前記第１の導電性材料の前記第１の層を前記導電性ビアと結合すること
を更に含む、請求項１に記載の方法。

【請求項3】

前記第１の導電性材料の前記第２の層を堆積させる前に、前記第１の導電性材料をバフ研磨すること
を更に含む、請求項２に記載の方法。

【請求項4】

前記ギャップ内に誘電体材料を堆積させることであって、前記導電性ビアは、前記ギャップ内の前記誘電体材料を通って拡張すること
を更に含む、請求項１に記載の方法。

【請求項5】

前記誘電体材料を堆積させる前に、前記層状アセンブリの上方にライナー材料を堆積させること
を更に含む、請求項４に記載の方法。

【請求項6】

第１のスラリーを用いて第１の平坦化プロセスを実施することであって、前記第１の平坦化プロセスは、前記ライナー材料の第１の部分を除去すること
を更に含む、請求項５に記載の方法。

【請求項7】

第２のスラリーを用いて第２の平坦化プロセスを実施することであって、前記第２の平坦化プロセスは、前記ライナー材料の第２の部分を除去すること
を更に含む、請求項６に記載の方法。

【請求項8】

前記第１の領域において前記層状アセンブリを通ってエッチングする前に、前記層状アセンブリの上方にキャップ材料を堆積させること
を更に含む、請求項１に記載の方法。

【請求項9】

第１の部分であって、
電極材料を含む第１のパターニングされた層と、
メモリ材料を含む第２のパターニングされた層と、
導電性材料及び遮熱材料を含む第３のパターニングされた層と
を含む前記第１の部分と、
第２の部分であって、
誘電体材料を通る複数のビアを含む第４のパターニングされた層であって、前記第３のパターニングされた層内の前記遮熱材料の高さを超える高さまで拡張する前記第４のパターニングされた層と、
前記導電性材料を含む第５のパターニングされた層であって、前記第５のパターニングされた層内の前記導電性材料の厚さは、前記第３のパターニングされた層内の前記導電性材料の厚さよりも薄い、前記第５のパターニングされた層と
を含む前記第２の部分と
を含む、メモリデバイス。

【請求項10】

前記第１のパターニングされた層、前記第２のパターニングされた層、及び前記第３のパターニングされた層と接触するライナー材料であって、前記ライナー材料は、前記メモリデバイスの前記第１の部分と前記メモリデバイスの前記第２の部分との間に分離障壁を形成する、前記ライナー材料
を更に含む、請求項９に記載のメモリデバイス。

【請求項11】

前記ライナー材料は、第１の方向に拡張する第１の部分と、第２の方向に拡張する第２の部分とを含み、前記第１の部分は、前記第１のパターニングされた層、前記第２のパターニングされた層、及び前記第３のパターニングされた層と接触し、前記第２の部分は、前記複数のビアによって穴あけされる、請求項１０に記載のメモリデバイス。

【請求項12】

前記導電性材料のパターニングされた部材は、前記第４のパターニングされた層のビアと直接接触する、請求項９に記載のメモリデバイス。

【請求項13】

前記遮熱材料はタングステン窒化ケイ素を含む、請求項９に記載のメモリデバイス。

【請求項14】

前記導電性材料はタングステンを含む、請求項９に記載のメモリデバイス。

【請求項15】

層状アセンブリ内にギャップを形成するために、前記層状アセンブリの第１の領域を通ってエッチングすることであって、前記層状アセンブリは、電極材料を含む第１の層、メモリ材料を含む第２の層、遮熱材料を含む第３の層、及び第１の導電性材料を含む第４の層を含むことと、
前記層状アセンブリ内の前記ギャップ内に誘電体材料を堆積させることと、
前記誘電体材料を通って１つ以上のホールをエッチングすることと、
前記１つ以上のホール内に導電性ビアを形成するために、第２の導電性材料を堆積させることと、
前記層状アセンブリの上方に前記第１の導電性材料を含む第５の層を堆積させることであって、前記第５の層の一部分は、導電性ビア及び前記第４の層の少なくとも一部と接触すること
のステップを含むプロセスにより用意されたメモリデバイス。

【請求項16】

前記プロセスは、
前記第１の領域をエッチングする前に、前記層状アセンブリの上方にキャップ材料を堆積させること
のステップを更に含む、請求項１５に記載のメモリデバイス。

【請求項17】

前記プロセスは、
前記誘電体材料を堆積させる前に、前記層状アセンブリの上方にライナー材料を堆積させること
のステップを更に含む、請求項１６に記載のメモリデバイス。

【請求項18】

前記キャップ材料及び前記ライナー材料は同じ材料である、請求項１７に記載のメモリデバイス。

【請求項19】

前記キャップ材料及び前記ライナー材料は異なる材料である、請求項１７に記載のメモリデバイス。

【請求項20】

前記プロセスは、
前記第５の層を堆積させる前に、前記第１の導電性材料をバフ研磨すること
のステップを更に含む、請求項１５に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、２０１９年１１月１４日に出願された“ＬＯＷ ＲＥＳＩＳＴＡＮＣＥ ＣＲＯＳＳＰＯＩＮＴ ＡＲＣＨＩＴＥＣＴＵＲＥ”と題された、ＶＥＮＩＧＡＬＬＡ等による米国特許出願第１６／６８４，５２０号の優先権を主張し、該出願は、本願の譲渡人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。

【0002】

以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、低抵抗クロスポイントアーキテクチャに関する。

【背景技術】

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理１又は論理０によりしばしば示される２つの状態の内の１つを蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内に蓄積された少なくとも１つの状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイスに内に状態を書き込み得、又はプログラムし得る。

【0004】

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等の様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの蓄積された論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの蓄積された状態を失し得る。ＦｅＲＡＭは、揮発性メモリと同様の密度を実現し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して、不揮発性の特性を有し得る。

【図面の簡単な説明】

【0005】

【図1】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートするメモリデバイスの一例を説明する。

【図2】本明細書に開示されるような例に従った低抵抗クロスポイントアーキテクチャをサポートするメモリアレイの一例を説明する。

【図3A】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図3B】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図3C】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図4A】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図4B】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図4C】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図5A】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図5B】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図5C】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図6A】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図6B】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする製造プロセスの一部として実施される動作の例を説明する。

【図7】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする１つ以上の方法を説明するフローチャートを示す。

【図8】本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする１つ以上の方法を説明するフローチャートを示す。

【発明を実施するための形態】

【0006】

例えば、メモリアレイの蓄積密度を増加させ、メモリセルあたりの電力消費を減少させ、製造コストを減少させる等のために、より小さなメモリセルを形成することが望ましいことがある。幾つかの場合、メモリセルは、（例えば、各層が２次元に拡張するメモリの１つ以上の層を有する）３次元（３Ｄ）構造体で形成され得る。３Ｄ構造体は、基板（例えば、シリコンウェハ）の上方に形成され得、（例えば、ワード及びビット線等のアクセス線のための）導電性材料、メモリ材料（例えば、カルコゲニド）、及びその他の材料（例えば、電極材料、誘電体材料）の層から形成され得る。メモリセル構造体が小さくなると、製造プロセスからの二次的影響（例えば、エッチング損傷、材料の汚染等）が、最終的なメモリセルの構造体及び機能に大きな影響を与え得る。更に、メモリセルのアレイは、アレイの終端エッチング及び追加の材料（例えば、誘電体材料、ビア材料）の堆積を実施することによって、メモリセルのアレイを通って作られたメモリ層又はその他の層（例えば、基板層）間に形成された基板及び電極（例えば、ビア）の上方に形成され得る。

【0007】

幾つかの場合、メモリセルを含むメモリスタックと該メモリセルに対するアクセス線との間に遮熱材料が存在し得る。遮熱材料は、メモリスタックからアクセス線に、又はその逆に転送され得る熱量を制限し得、このことは、ＳＥＴ又はＲＥＳＥＴにプログラミングするためのメモリセルの熱特性及び電流応答を向上させ得る。しかしながら、遮熱材料は、電極経路内にある場合に電流供給に影響を与え得る関連する抵抗を有し得る。製造の幾つかの方法では、遮熱材料はまた、信号をアクセス線へ送信するために使用される導電性ビアと、該アクセス線との間に存在し得る。したがって、信号がメモリセルに対するアクセス線へ送信される場合、信号は遮熱材料を２回通過し得る。しかしながら、上記のように、熱障壁を２回通過することによって、熱障壁を１回通過する場合よりも少ない電流がメモリセルに印加され得る。

【0008】

遮熱材料が提供し得る抵抗の量を制限するために、遮熱材料は、導電性ビアを堆積するために使用されるアレイの終端エッチングを実施する前に堆積し得る。アレイの終端エッチングが発生する前に遮熱材料を提供することによって、アレイの終端エッチングは、導電性ビアを堆積するために使用されるアレイの一部分の上方の遮熱材料を除去し得る。したがって、導電性ビアは、（例えば、遮熱材料が存在することなく）アクセス線と直接接合し得る。また、製造中にメモリアレイに発生する損傷を軽減するために、ライナー及びキャップ材料が堆積及び使用され得る。

【0009】

開示の機構は、図１～図２を参照して説明するようにメモリデバイスの文脈でまずに説明される。開示の機構は、図３～図６を参照して説明するように製造プロセスの文脈で説明される。開示のこれらの及びその他の機構は、図７及び図８を参照して説明するように、低抵抗クロスポイントアーキテクチャに関連するフローチャートによって更に例証され、及びそれらを参照して説明される。

【0010】

図１は、本明細書に開示するような例示的なメモリデバイス１００を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明的表現である。したがって、メモリデバイス１００のコンポーネント及び機構は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的相互関係を説明するために示されることを理解すべきである。図１の説明的例では、メモリデバイス１００は３Ｄメモリアレイ１０２を含む。メモリアレイ１０２は、異なる状態を蓄積するようにプログラミング可能であり得るメモリセル１０５を含む。幾つかの例では、各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラミング可能であり得る。幾つかの例では、メモリセル１０５は、２つよりも多い論理状態を蓄積するように構成され得る。描写した機構の視認性と明瞭さとを高めるために、図１に含まれる幾つかの素子が数的表示でラベルが付され、その他の対応する素子はラベルが付されていないが、それらは同じであり、同様であると理解されるであろう。

【0011】

メモリアレイ１０２は、相互の上に形成された２つ以上の２次元（２Ｄ）メモリアレイ１０３を含み得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの量を増加させ得、このことは、順に、製造コスト（例えば、ビットあたりのコスト）を削減させ得、メモリデバイスの性能を向上させ得、又はそれら両方であり得る。メモリアレイ１０２は、２つのレベルのメモリセル１０５を含み得、したがって、３Ｄメモリアレイとみなされ得るが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５が各レベルに渡って相互に（正確に、重なり合って、又は凡そ）整列され得、メモリセルスタック１４５を形成するように整列又は位置付けられ得る。幾つかの場合、メモリセルスタック１４５は、以下で説明するように、両方に対するワード線又はビット線を共有しつつ、相互に上に置かれた複数のメモリセルを含み得る。幾つかの場合、メモリセルは、マルチレベルストレージ技術を使用して複数ビットのデータを蓄積するように構成されたマルチレベルメモリセルであり得る。

【0012】

幾つかの例では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。用語、アクセス線は、ワード線１１０、ビット線１１５、又はそれらの組み合わせを指し得る。ワード線１１０及びビット線１１５は、相互に垂直（又は凡そ垂直）であり得、メモリセルのアレイを創出し得る。図１に示すように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、上部のメモリセル１０５の下部電極及び下部のメモリセル１０５の上部電極と電子通信し得る。その他の構成が可能であり得、例えば、第３の層は、ワード線１１０を下部の層と共有し得る。一般的に、１つのメモリセル１０５は、ワード線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電されたアクセス線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、アクセス線１１０及びビット線１１５は、それらの交点にあるメモリセル１０５を読み出す又は書き込むために通電され得る（電位又は電流の流れを有し得る）。同じアクセス線１１０又はビット線１１５と電子通信する（例えば、接続された）その他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。

【0013】

電極は、メモリセル１０５とワード線１１０又はビット線１１５とに結合され得る。用語、電極は、導電体を指し得、幾つかの場合、メモリセル１０５への電気コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。幾つかの例では、メモリセル１０５は、第１の電極と第２の電極との間に位置付けられたカルコゲナイド材料を含み得る。第１の電極の一方の側はワード線１１０に結合され得、第１の電極の他方の側はカルコゲニド材料に結合され得る。また、第２の電極の一方の側はビット線１１５に結合され得、第２の電極の他方の側はカルコゲニド材料に結合され得る。第１の電極及び第２の電極は、同じ材料（例えば、炭素）又は異なる材料であり得る。

【0014】

アクセス線１１０及びビット線１１５を活性化又は選択することによって、メモリセル１０５上で読み出し及び書き込み等の動作が実施され得る。幾つかの例では、ビット線１１５はまた、デジット線１１５としても知られ得る。アクセス線、ワード線、及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。ワード線１１０又はビット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体（例えば、ポリシリコン）、又はその他の導電性材料、合金、若しくは化合物等から作られ得る。

【0015】

メモリセル１０５にアクセスすることは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なビット線１１５を活性化し得る。例えば、メモリアレイ１０２は、ＷＬ＿Ｔ１～ＷＬ＿ＴＭとラベルが付された上部アレイに対する複数のワード線１１０と、ＷＬ＿Ｂ１～ＢＬ＿ＢＭとラベルが付された下部アレイに対する複数のワード線１１０と、ＢＬ＿１～ＢＬ＿Ｎとラベルが付された複数のデジット線とを含み得、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びビット線１１５、例えば、ＷＬ＿Ｔ２及びＢＬ＿３を活性化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。以下でより詳細に論じるように、メモリセル１０５にアクセスすることは、メモリアレイ１０２に結合された基板内又は基板上に（例えば、トランジスタを形成する）１つ以上のドープされた材料を含み得る行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。

【0016】

アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積された状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、（対応するワード線１１０及びビット線１１５を使用して）メモリセル１０５に電圧が印加され得、もたらされる電流の存在は、印加された電圧及びメモリセル１０５の閾値電圧に依存し得る。幾つかの場合、複数の電圧が印加され得る。また、印加された電圧が電流の流れをもたらさない場合、電流がセンスコンポーネント１２５によって検出されるまで他の電圧が印加され得る。電流の流れをもたらす電圧を評価することによって、メモリセル１０５の蓄積された論理状態が判定され得る。幾つかの場合、電流が検出されるまで電圧は大きくランプアップされ得る。他の場合、電流が検出される、又は閾値若しくは限界電圧が印加されるまで、所定の電圧が連続して印加され得る。同様に、電流がメモリセル１０５に印加され得、電流を創出するための電圧の大きさは、メモリセル１０５の電気抵抗又は閾値電圧に依存し得る。

【0017】

幾つかの例では、メモリセルは、メモリ蓄積素子を含み得るセルに電気パルスを提供することによってプログラミングされ得る。パルスは、第１のアクセス線（例えば、ワード線１１０）又は第２のアクセス線（例えば、ビット線１１５）、又はそれらの組み合わせを介して提供され得る。幾つかの場合、パルスを提供すると、メモリセル１０５の極性に依存して、イオンがメモリ蓄積素子内を移動し得る。したがって、メモリ蓄積素子の第１の側又は第２の側に対するイオンの濃度は、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づき得る。幾つかの場合、非対称形状のメモリ蓄積素子は、より多くの面積を有する素子の部分においてイオンをより密集させ得る。メモリ蓄積素子の幾つかの部分は、より高い抵抗率を有し得、したがって、メモリ蓄積素子の他の部分よりも高い閾値電圧を発生させ得る。イオン移動のこの説明は、本明細書に説明する結果を達成するためのメモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定とみなされるべきではない。この開示はまた、本明細書に説明する結果を達成するためのメモリセルのメカニズムのその他の例を含む。

【0018】

センスコンポーネント１２５は、センシング又はラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネントは、列デコーダ１３０又は行デコーダ１２０に接続され得、又はそれらと電子通信し得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の何れかと関連付けられ得る。

【0019】

メモリセル１０５は、関連するワード線１１０及びビット線１１５を活性化することによってセット又は書き込まれ得、少なくとも１つの論理値がメモリセル１０５内に蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け取り得る。カルコゲナイド材料を含むメモリセルの場合、メモリセル１０５は、デコーダ（例えば、行デコーダ１２０又は列デコーダ１３０）の第１の導電線をアクセス線（例えば、ワード線１１０又はビット線１１５）と結合することに基づいて、アクセス動作の一部としてメモリセル１０５に第１の電圧を印加することによってメモリセル１０５内に論理状態を蓄積するように書き込まれ得る。

【0020】

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同配置され得る。メモリコントローラ１４０は、所望のワード線１１０及びビット線１１５を活性化するために行及び列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。

【0021】

メモリコントローラ１４０は、デコーダ（例えば、行デコーダ１２０又は列デコーダ１３０）の第１の導電線に第１の電圧を印加することによって、メモリセル１０５を選択するように構成され得る。幾つかの場合、メモリコントローラ１４０は、メモリセル１０５を選択することに基づいて、デコーダの第１の導電線を、メモリセル１０５と関連付けられたワード線（例えば、ワード線１１０又はビット線１１５）と結合するように構成され得る。メモリコントローラ１４０は、デコーダの第１の導電線をアクセス線と結合することに少なくとも部分的に基づいて、メモリセル１０５に第１の電圧を印加するように構成され得る。

【0022】

幾つかの例では、メモリコントローラ１４０は、アクセス動作の一部として、デコーダの第２の導電線に第２の電圧を印加するように構成され得る。幾つかの場合、第２の電圧は、ドープされた材料に、デコーダの第１の導電線を、メモリセル１０５と関連付けられたアクセス線と選択的に結合させ得る。第１の電圧をメモリセル１０５に印加することは、第２の電圧を第２の導電線に印加することに基づき得る。例えば、メモリコントローラ１４０は、第１の電圧と第２の電圧との交点に基づいてメモリセル１０５を選択し得る。幾つかの場合、アクセス動作の一部としてメモリセル１０５に印加される信号は、正の極性又は負の極性を有し得る。

【0023】

幾つかの例では、メモリコントローラ１４０は、メモリセル１０５上でアクセス動作を実施するための命令を含むコマンドを受信し得、コマンドを受信することに基づいてメモリセル１０５のアドレスを識別し得る。幾つかの場合、第２の電圧を第２の導電線に印加することは、アドレスを識別することに基づき得る。アクセス動作が読み出し動作である場合、メモリコントローラ１４０は、第１の電圧をメモリセル１０５に印加することに基づいて、メモリセル１０５内に蓄積された論理状態を出力するように構成され得る。アクセス動作が書き込み動作である場合、メモリコントローラ１４０は、第１の電圧をメモリセル１０５に印加することに基づいて、論理状態をメモリセル１０５内に蓄積するように構成され得る。第１の電圧及び第２の電圧を使用することによって印加されるものとして論じられているが、幾つかの場合、アクセス動作を実施するために第１の導電線と第２の導電線との間に電流が印加され得ることを理解すべきである。

【0024】

幾つかの例では、各ワード線１１０及び／又は各ビット線１１５は、ワード線１１０及び／又はビット線１１５を、メモリデバイス１００が置かれている基板と結合する導電性ビアと結合され得る。一般的に、導電性ビアは、ギャップを形成するためにメモリアレイ１０２の一部分をエッチングアウトし、導電性ビア材料をギャップ内に堆積させることによって形成され得る。しかしながら、メモリアレイ１０２の一部分をエッチングアウトする方法は、ギャップの意図した適用範囲の外側のメモリセル１０５を損傷し得、これは、タイル又はブロックの損傷と称され得る。タイル又はブロックの損傷を防ぐ方法は本明細書に説明され得る。また、ワード線及び／又はビット線に対する抵抗を低減するためにメモリアレイ及び導電性ビアを処理する方法が本明細書に説明される。

【0025】

図２は、本明細書に開示するような例に従ったメモリデバイス２００をサポートするメモリアレイの一例を説明する。メモリデバイス２００は、図１を参照して説明したメモリアレイ１０２の部分の一例であり得る。メモリデバイス２００は、基板２０４の上方に位置付けられたメモリセルの第１のアレイ又はデッキ２０５と、第１のアレイ又はデッキ２０５の上にあるメモリセルの第２のアレイ又はデッキ２１０とを含み得る。メモリデバイス２００はまた、図１を参照して説明したようなワード線１１０及びビット線１１５の例であり得るワード線１１０－ａ及びワード線１１０－ｂとビット線１１５－ｂとを含み得る。第１のデッキ２０５及び第２のデッキ２１０は、１つ以上のメモリセル（例えば、夫々、メモリセル２２０－ａ及びメモリセル２２０－ｂ）を各々有し得る。描写した機構の視認性と明瞭さとを高めるために、図２に含まれる幾つかの素子が数的表示でラベルが付され、その他の対応する素子はラベルが付されていないが、それらは、同じであり、同様である理解されるであろう。

【0026】

第１のデッキ２０５のメモリセルは、第１の電極２１５－ａ、メモリセル２２０－ａ（例えば、カルコゲニド材料を含む）、及び第２の電極２２５－ａを含み得る。また、第２のデッキ２１０のメモリセルは、第１の電極２１５－ｂ、メモリセル２２０－ｂ（例えば、カルコゲニド材料を含む）、及び第２の電極２２５－ｂを含み得る。第１の電極２１５－ａ、メモリセル２２０－ａ、及び第２の電極２２５－ａは、第１のメモリスタックを形成し得、第１の電極２１５－ｂ、メモリセル２２０－ｂ、及び第２の電極２２５－ｂは、第２のメモリスタックを形成し得る。第１のデッキ２０５及び第２のデッキ２１０のメモリセルは、幾つかの例では、図１を参照して説明したように各デッキ２０５及び２１０の対応するメモリセルがビット線１１５又はワード線１１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ２１０の第１の電極２１５－ｂ及び第１のデッキ２０５の第２の電極２２５－ａは、ビット線１１５－ａが垂直に隣接するメモリセルによって共有されるように、ビット線１１５－ａに結合され得る。本明細書の教示に従えば、メモリデバイス２００が複数のデッキを含む場合、デコーダは各デッキと結合され得る。例えば、デコーダは、第１のデッキ２０５及び第２のデッキ２１０と結合され得る。幾つかの場合、メモリセル２２０は、相変化メモリセル又は自己選択メモリセルの例であり得る。

【0027】

メモリデバイス２００のアーキテクチャは、クロスポイントアーキテクチャと称され得、そのメモリセルは、図２に示されるように、ワード線とビット線との間にトポロジカルなクロスポイントで形成される。こうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、製造コストが低く、比較的高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して、面積が減少し、その結果、メモリセル密度が増加したメモリセルを有し得る。例えば、該アーキテクチャは、３端子選択コンポーネントを有するアーキテクチャ等の６Ｆ２のメモリセル面積を有するその他のアーキテクチャと比較して、４Ｆ２のメモリセル面積を有し得、Ｆは最小の機構サイズである。例えば、ＤＲＡＭは、メモリセル毎の選択コンポーネントとして３端子デバイスであるトランジスタを使用し得、クロスポイントアーキテクチャと比較してより大きなメモリセル面積を有し得る。幾つかの場合、クロスポイントアーキテクチャは、直交する方向に沿ったパターンを有する２つの連続したエッチング又はカッティングによって形成され得る。

【0028】

図２の例は２つのメモリデッキを示すが、他の構成が可能である。幾つかの例では、メモリセルの単一のメモリデッキが基板２０４の上方に構築され得、これは、２次元メモリと称され得る。幾つかの例では、メモリセルの３つ又は４つのメモリデッキが３次元クロスポイントアーキテクチャと同様の方法で構成され得る。

【0029】

幾つかの例では、メモリデッキの内の１つ以上は、カルコゲニド材料を含むメモリセル２２０を含み得る。メモリセル２２０は、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、及びシリコン（Ｓｉ）の合金等のカルコゲニドガラスを含み得る。幾つかの例では、主としてＳｅ、Ａｓ、及びＧｅを有するカルコゲニド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はＳｉを含み得、そうしたカルコゲニド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、カルコゲニドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々原子又は分子の形式で含み得る。

【0030】

幾つかの例では、カルコゲニド材料を含むメモリセル２２０は、第１の電圧又は第１の電流を印加することによって論理状態にプログラミングされ得る。例として、特定のメモリセル２２０がプログラミングされる場合、セル内の元素が分離し得、イオンの移動を引き起こす。メモリセルに印加される電圧の極性に依存して、イオンは特定の電極に向かって移動し得る。例えば、メモリセル２２０において、イオンは、負極に向かって移動し得る。メモリセルは、センシングするためにセルに渡って電圧を印加することよって、その後読み出され得る。読み出し動作中に見られる閾値電圧は、メモリセル内のイオンの分布と読み出しパルスの極性とに基づき得る。

【0031】

例えば、メモリセルがイオンの所与の分布を有する場合、読み出し動作中に検出される閾値電圧は、第１の極性を有する第１の読み出し電圧の場合と、第２の極性を有する第２の読み出し電圧の場合とで異なり得る。メモリセルの極性に依存して、移動するイオンのこの濃度は、論理“１”又は論理“０”の状態を表し得る。イオンの移動のこの説明は、本明細書に説明する結果を達成するためのメモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定とみなされるべきではない。この開示は、本明細書に説明する結果を達成するためのメモリセルのメカニズムのその他の例にも適用可能である。

【0032】

幾つかの場合、メモリセル２２０のアクセス動作の一部として、デコーダの第１の導電線に第１の電圧が印加され得る。第１の電圧を印加すると、第１の導電線は、メモリセル２２０と関連付けられたアクセス線（例えば、ワード線１１０－ａ、ワード線１１０－ｂ、又はビット線１１５－ａ）と結合され得る。例えば、第１の導電線は、第１の導電線とアクセス線との間に第１の方向に拡張するデコーダのドープされた材料に基づいてアクセス線と結合され得る。

【0033】

幾つかの例では、デコーダの第１の導電線をアクセス線と結合することに基づいて、メモリセル２２０に第１の電圧が印加され得る。デコーダは、メモリデバイス２００の第１の導電線とアクセス線とを選択的に結合する１つ以上のトランジスタを含み得る。幾つかの場合、デコーダは、基板２０４内に形成され得る。

【0034】

幾つかの例では、電極とアクセス線との間に熱障壁が存在し得る。実例として、熱障壁は、電極２１５－ａとワード線１１０－ａとの間、電極２２５－ａとビット線１１５－ａとの間、電極２１５－ｂとビット線１１５－ａとの間、電極２２５－ｂとワード線１１０－ｂとの間、又はこれらの場所の組み合わせに存在し得る。遮熱材料は、メモリセル２２０からワード線１１０又はビット線１１５上への、又はその逆への熱の拡散を低減するように構成され得る。熱障壁は、タングステン窒化ケイ素（ＷＳｉＮ）材料であり得る。

【0035】

幾つかの例では、ワード線１１０及び／又はビット線１１５は、ワード線１１０及び／又はビット線１１５を基板２０４と結合する導電性ビアと結合され得る。幾つかの場合、導電性ビアは、異なるデッキからのワード線１１０又はビット線１１５と結合され得る。実例として、本例では、導電性ビアは、デッキ２０５内のワード線１１０－ａ及びデッキ２１０内のワード線１１０－ｂと結合され得る。本明細書に説明する技術に従えば、遮熱材料は、導電性ビアとワード線又はビット線との間にもあることなく、電極材料とワード線又はビット線との間に形成され得る。

【0036】

図３Ａ～図６Ｂは、導電性ビアを含むメモリアレイを形成するために、材料の層状アセンブリ上で一連の動作を実施することを含む製造プロセスを説明する。これらの図は、材料の層状アセンブリ上で製造プロセスの動作を実施することにより形成され得る中間構造体の例を説明する。図３Ａ、図３Ｂ、及び図３Ｃに説明する構造体は、層状アセンブリ上の初期の又は部分的な処理ステップを表し得る。図４Ａ、図４Ｂ、及び図４Ｃに説明する構造体は、初期の処理ステップ後に実施される処理ステップの第１のセットを表し得、図５Ａ、図５Ｂ、図５Ｃ、図６Ａ、及び図６Ｂに説明する構造体は、初期の処理ステップ後に実施される処理ステップの第２のセットを表し得る。共に、図３Ａ、図３Ｂ、図３Ｃ、図４Ａ、図４Ｂ、及び図４Ｃは、第１の製造プロセスを表し得、図３Ａ、図３Ｂ、図３Ｃ、図５Ａ、図５Ｂ、図５Ｃ、図６Ａ、及び図６Ｂは、第２の製造プロセスを表し得る。幾つかの場合、第１又は第２の製造プロセスは、様々な動作の組み合わせ、動作の順序の変更、これらの動作の１つ以上のステップの削除、又はそれらの任意の組み合わせを含み得る。

【0037】

図３Ａ、図３Ｂ、及び図３Ｃは、本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする材料３００－ａ、３００－ｂ、及び３００－ｃの層状アセンブリの断面図を説明する。

【0038】

図３Ａにおいて、メモリスタック３０５は、誘電体材料３１０によって相互に分離され得る。メモリスタック３０５は、電極材料（例えば、図２を参照して説明したような電極２１５及び２２５）及びメモリ材料（例えば、図２を参照して説明したようなメモリセル２２０）から構成され得る。誘電体材料３１０は、メモリスタック３０５間で転送され得る電荷の量を制限しつつ構造体を提供するように構成され得る。

【0039】

幾つかの場合、各メモリスタック３０５上の材料の配置は、各メモリスタック３０５に対して同じであり得る。実例として、第１のメモリスタック３０５が下部電極材料を有する場合、下部電極材料の上方のメモリ材料、メモリ材料の上方の上部電極材料、第２の隣接するメモリスタックは、対応する下部電極材料、対応するメモリ材料、及び対応する上部電極材料を有し得る。メモリスタック３０５間で相互に対応する材料のセットは、パターニングされた層とみなされ得る。実例として、下部電極のセットは、第１のパターニングされた層とみなされ得、メモリ材料のセットは、第２のパターニングされた層とみなされ得、上部電極のセットは、第３のパターニングされた層とみなされ得る。メモリスタック３０５の個々の材料は、明確にするために、図３Ａ～図６Ｂには説明されていない。

【0040】

また、ハードマスク（ＨＭ）３１５は、メモリスタック３０５の少なくとも一部をパターニングするために使用され得、（例えば、化学的機械平坦化（ＣＭＰ）を介した）第１の平坦化ステップ後に、メモリスタック３０５間の誘電体材料３１０のレベルで凡そあり得る。幾つかの場合、ＨＭ３１５は、窒化物材料から構成され得る。

【0041】

図３Ｂにおいて、製造システムは、ＨＭ３１５と誘電体材料３１０の少なくとも一部分をエッチング除去するための別のステップ（例えば、第２のＣＭＰステップ）を実施し得、これは、メモリスタック３０５の上部を露出させ得る。誘電体材料３１０は、ＨＭ３１５及びメモリスタック３０５よりも高い材料除去率を有し得、ＨＭ３１５をエッチングするための処理ステップ後にメモリスタック３０５よりも低い高さを有し得る。幾つかの場合、ＨＭ３１５を除去するための終端プロセスは、実質的なソケットディッシングをもたらさない湿式プロセスであり得る。

【0042】

図３Ｃにおいて、製造システムは、メモリスタック３０５及び誘電体材料３１０上に遮熱材料３１０を堆積させ得る。製造システムは、メモリスタック３０５の露出した上部及び露出した側面が完全に覆われるように遮熱材料３２０を堆積させ得る。製造システムは、導電性材料３２５を遮熱材料３２０上にその後堆積させ得る。製造システムは、導電性材料３２５が上部に比較的均一な表面を有するように導電性材料３２５を堆積させ得、又は比較的均一な表面を生み出すために処理（例えば、ＣＭＰ）を実施し得る。そうした場合、導電性材料３２５の厚さは、導電性材料がメモリスタック３０５の上方にあるか、それとも誘電体材料３１０の上方にあるかに依存して変化し得る。

【0043】

図４Ａ、図４Ｂ、及び図４Ｃは、本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする材料４００－ａ、４００－ｂ、及び４００－ｃの層状アセンブリの断面図を説明する。幾つかの場合、図４Ａ、図４Ｂ、及び図４Ｃは、図３Ａ、図３Ｂ、及び図３Ｃにより表されるステップが行われた後に行われるステップを表し得る。

【0044】

図４Ａにおいて、製造システムは、ギャップ４０５を形成するために、層状アセンブリの第１の領域においてメモリスタック３０５及び誘電体材料３１０の少なくとも幾らかをエッチング除去し得る。同じ処理ステップにおいて、製造システムは、遮熱材料３２０及び導電性材料３２５の少なくとも一部分をエッチングし得る。幾つかの場合、製造システムは、メモリスタックの１つ以上のデッキを一致エッチングする（例えば、製造システムは、１つ以上のデッキを、又は基板までずっと一致エッチングする）。図４Ａは、マスク層の堆積及びパターニングを含み、ギャップ４０５から材料を除去するために、パターニングされたマスク層を用いてエッチングを実施する、図３Ｃ後の処理ステップの結果を説明し得る。

【0045】

導電性材料３２５の存在は、アレイ４２５とギャップ４０５との間の界面におけるソケットディッシングを防止することを助力し得る。例えば、エッチングを実施する場合に導電性材料３２５が存在しない場合、ＣＭＰ負荷の増加に起因するアレイ４２５とギャップ４０５との間の界面においてより速いエッチングが引き起こされ得る。したがって、製造プロセスは、意図したギャップ４０５の外側のメモリスタック３０５中にカッティングし得、これは、ソケットディッシングと称され得る。しかしながら、導電性材料３２５の上方のマスクを除去するための平坦化ステップは、異なるマスク材料及び（例えば、導電性材料３２５の厚さに起因する）平坦化の許容範囲の増加に起因して、より少ないソケットディッシングを生み出し得る。ソケットディッシングの低減は、アレイの動作に影響を与える損傷の可能性を低減し得、又は形成され得る層の数を増加させ得る。

【0046】

図４Ｂにおいて、製造システムは、ギャップ４０５内に誘電体材料４１０を堆積させ得る。例えば、図４Ａに示したアセンブリから、誘電体材料４１０の堆積の後に、アレイ４２５の上方の誘電体材料４１０を除去するための平坦化ステップ（例えば、ＣＭＰ）が続き得る。誘電体材料４１０は、構造体を提供し、メモリスタック３０５を絶縁するように構成され得る。平坦化後、誘電体材料４１０は、導電性材料３２５と同一平面上又は実質的に同一平面上にある上面を有し得る。幾つかの場合、導電性材料３２５は、ギャップ４０５を創出するための終端エッチングの前に遮熱材料３２０が堆積される場合に平坦化ステップの許容範囲を増加させるのに役立ち得る。例えば、導電性材料３２５は、遮熱材料３１０よりも実質的に厚くてもよい。熱障壁の上方に導電性材料３２５がないと、熱障壁３２０における、又は部分的に熱障壁３２０中への平坦化を停止することは困難であり得る。例えば、平坦化ステップがアレイ４２５の上方の誘電体材料４１０の全てを除去しない場合、熱障壁を通る導電性が損なわれ得る。その一方で、平坦化ステップが過剰な量の遮熱材料を除去する場合、メモリセルの性能が損なわれ得る。しかしながら、導電性材料３２５を用いて平坦化を実施することは、導電性材料３２５の厚さ内で平坦化を停止するためのより大きな許容範囲を可能にし得る。

【0047】

図４Ｃにおいて、製造システムは、（例えば、１つ以上のマスクステップを使用して）ギャップ又はホールを形成するために誘電体材料４１０をエッチングし得る。ギャップは、誘電体材料４１０を通って、例えば、誘電体材料４１０の下方の基板まで拡張し得る。製造システムは、ビア材料４１５が誘電体材料４１０を通って拡張するように、ギャップ内に導電性ビア材料４１５を堆積させ得る。導電性ビア材料４１５は、誘電体材料４１０と一直線上にある表面を有し得る。幾つかの場合、導電性ビア材料４１５は、遮熱材料３２０の上方にある層状アセンブリ内の高さまで拡張し得る。

【0048】

また、製造システムは、導電性材料３２５、誘電体材料４１０、及び導電性ビア材料４１５上に導電性材料４２０を堆積させ得る。導電性材料４２０は、導電性ビア材料４１５を導電性材料３２５を介してメモリスタック３０５と結合し得る。導電性材料３２５及び４２０は、同じ材料で構成されてもよく、又は異なる材料で構成されてもよい。共に、導電性材料３２５及び４２０は、アクセス線（例えば、ワード線１１０又はビット線１１５）を形成し得る。幾つかの場合、導電性材料４２０はタングステンから構成され得る。幾つかの場合、製造システムは、導電性材料４２０の堆積前に導電性材料３２５をバフ研磨し得る。バフ研磨することは、導電性材料３２５の表面を滑らかにすることを含み、導電性材料４２０の接着、又は導電性材料３２５と導電性材料４２０との間の導電性を助力し得る。幾つかの場合、導電性材料３２５はタングステンから構成され得る。

【0049】

幾つかの場合、図３Ｃのステップが発生しない場合（例えば、遮熱材料３２０及び導電性材料３２５が堆積しない場合）、導電性ビア材料４１５が堆積した後ではあるが、導電性材料４２０が堆積する前に、遮熱材料３２０が堆積し得る。そうした場合、誘電体材料４１０及び導電性ビア材料４１５の上面は、メモリスタック３０５と一直線になり得る。しかしながら、このようにメモリデバイスを形成することによって、遮熱材料は、導電性ビア材料４１５と導電性材料４２０との間に不必要な抵抗を創出し得る。そうした余分な抵抗は、導電性ビア材料４１５から供給され得る電流を制限し得る。したがって、図４Ａにおけるエッチングが発生する前に遮熱材料３２０を堆積させることによって、製造システムは、導電性材料４２０が導電性ビア材料４１５と直接接合することを可能にし得る。

【0050】

図５Ａ、図５Ｂ、及び図５Ｃは、本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする材料５００－ａ、５００－ｂ、及び５００－ｃの層状アセンブリの断面図を説明する。幾つかの場合、図５Ａ、図５Ｂ、及び図５Ｃは、図３Ａ、図３Ｂ、及び図３Ｃにより表されるステップが行われた後に行われるステップを表し得る。

【0051】

図５Ａにおいて、製造システムは、導電性材料３２５の上方にキャップ材料５０５を堆積させ得る。キャップ材料５０５は、処理中に、遮熱材料３２０、導電性材料３２５、及びメモリスタック３０５を保護し得る。幾つかの場合、製造システムは、キャップ材料５０５の堆積前に導電性材料３２５をバフ研磨し得る。バフ研磨することは、導電性材料３２５のトポグラフィを平坦化し、製造システムがキャップ材料５０５を均一な表面上に堆積させることを可能にし得る。

【0052】

図５Ｂにおいて、製造システムは、ギャップ５３０を形成するために、層状アセンブリの第１の領域においてメモリスタック３０５及び誘電体材料３１０の少なくとも幾らかをエッチング除去し得る。同じ処理ステップにおいて、製造システムは、遮熱材料３２０、導電性材料３２５、及びキャップ材料５０５の少なくとも一部分をエッチングし得る。また、製造システムは、キャップ材料５０５の上方及びギャップ５３０内にライナー材料５１０を堆積させ得る。ライナー材料５１０は、ライナー材料５１０の露出部分、ギャップ５３０（例えば、基板）、及びアレイ５２５（例えば、メモリスタック又は誘電体）の側壁の上方に堆積し得る。したがって、ライナー材料５１０は、キャップ材料５０５の上方の第１の水平部分と、ギャップ５３０の上方の第２の水平部分と、キャップ材料５０５の端部、導電性材料３２５の端部、及び遮熱材料３２０の端部と接触する垂直部分とを有し得る。ライナー材料５１０の垂直部分は、隣接するメモリスタック３０５、キャップ材料５０５、導電性材料３２５、遮熱材料３２０、又はこれらの組み合わせを（例えば、追加の絶縁特性によって）追加の処理中又は動作中に保護し得る。ライナー材料５１０は、例えば、ギャップ５３０を充填するために使用される誘電体材料よりも高い誘電率を有し得る。

【0053】

また、垂直部分はメモリスタック３０５と接触し得る。幾つかの場合、垂直部分は、第１及び第２の水平部分に隣接し得る。ライナー材料５１０は、キャップ材料５０５と同じ材料から構成され得、又は異なる材料から構成され得る。実例として、キャップ材料５０５及びライナー材料５１０の両方は、窒化物類似の材料から構成され得る。或いは、キャップ材料５０５は窒化物材料から構成され得、ライナー材料５１０は、キャップ材料５０５とは異なる窒化物類似の材料から構成され得る。

【0054】

製造システムは、ギャップ５３０を充填し、誘電体５１５の堆積後にアセンブリを平坦化するために、２段階の平坦化又は除去プロセスを使用し得る。まず、図５Ａから開始すると、アレイ５２５及びギャップ５３０の両方の上方に誘電体材料５１５が堆積し得る（図示せず）。キャップ材料５０５上で停止するように設計された第１の平坦化ステップが使用され得る。第１の平坦化ステップは、第１のスラリー（例えば、酸化物スラリー）を使用し得る。第１の平坦化ステップは、図５Ｃに示すアセンブリをもたらし得る。したがって、誘電体材料５１５は、ライナー材料５１０の第２の水平部分の上方に示され、ギャップをキャップ材料５０５（又は平坦化ステップがキャップ材料５０５で停止した後に残存するキャップ材料５０５の部分）の凡その高さまで充填する。

【0055】

誘電体材料５１５を堆積し、第１の平坦化プロセスを実施した後、製造システムは、ギャップ又はホールを形成するために、誘電体材料５１５及びライナー材料５１０の一部分をエッチングし得る。製造システムは、ビア材料５２０が誘電体材料５１５を通って拡張するように、ギャップ又はホール内に導電性ビア材料５２０を堆積させ得る。幾つかの場合、導電性ビア材料５２０の上面は、誘電体材料５１５と一直線になり得る。幾つかの場合、導電性ビア材料５２０は、遮熱材料の上方にある層状アセンブリ内の高さまで拡張し得る。

【0056】

続いて、製造システムは、図６Ａに示す材料６００－ａの層状アセンブリをもたらすように、キャップ材料５０５を除去するための第２の平坦化ステップを使用し得る。第２の平坦化ステップは、第１の平坦化ステップとは異なる処理機構（例えば、第１のスラリーとは異なる第２のスラリー、異なるパッド）を使用し得る。第２の平坦化プロセスは、導電性材料３２５上で停止するように定式化され得る。

【0057】

第２の平坦化プロセスが完了した後、導電性材料３２５の上面、ライナー材料５１０の垂直部分の上面、誘電体材料５１５の上面、及び導電性ビア材料５２０の上面は、相互に凡そ同一平面上にあり得る。

【0058】

製造システムは、図６Ｂに示す材料６００－ｂの層状アセンブリをもたらすために、導電性材料３２５、ライナー材料５１０の垂直部分、誘電体材料５１５、及び導電性ビア材料５２０の上に導電性材料６０５を堆積させ得る。導電性材料６０５は、導電性材料３２５を介して導電性ビア材料５２０をメモリスタック３０５と結合し得る。導電性材料３２５及び６０５は、同じ材料から構成され得、又は異なる材料から構成され得る。導電性材料３２５及び６０５が同じ材料から構成される場合、導電性材料３２５は第１の層であるとみなされ得、導電性材料６０５は第２の層であるとみなされ得る。共に、導電性材料３２５及び６０５は、アクセス線（例えば、ワード線１１０又はビット線１１５）を形成し得る。幾つかの場合、導電性材料６０５はタングステンから構成され得る。幾つかの場合、製造システムは、導電性材料６０５の堆積前に導電性材料３２５をバフ研磨し得る。バフ研磨することは、導電性材料３２５の表面を滑らかにすることを含み得、導電性材料６０５の接着、又は導電性材料３２５と導電性材料６０５との間の導電性を助力し得る。

【0059】

図４と同様に、誘電体５１５に対するギャップを形成するためのエッチング前に遮熱材料３１０を堆積することは、導電性材料６０５が導電性ビア材料５２０と直接接合することを可能にし得る。ギャップを形成するためのエッチング後に遮熱材料３２０が堆積された場合、遮熱材料３２０は、導電性材料６０５と導電性ビア材料５２０との間にあり得、これは、導電性材料６０５と導電性ビア材料５２０との間の抵抗を増加させ得る。したがって、特定の電圧に対しては、電流の量は、後者の場合と比較して前者の場合に増加し得る。

【0060】

また、幾つかの場合、図３Ｂ及び図３Ｃのステップは発生しなくてもよい。したがって、図３ＡのＨＭ３１５は、除去されなくてもよく、遮熱材料３２０及び導電性材料３２５は堆積しなくてもよい。そうした場合、キャップ材料５０５は、図５Ａのように、誘電体材料３１０及びＨＭ３１５の上方に堆積し得、図５Ｂに説明するように、ライナー材料５１０は堆積し得、ギャップはエッチングされ得、図５Ｃのように、誘電体材料５１５及び導電性ビア材料５２０は堆積し得る。導電性ビア材料５２０を堆積させた後、キャップ材料５０５の上方のライナー材料５１０の水平部分、キャップ材料５０５、及びＨＭ３１５は、（例えば、ＣＭＰを介して）にエッチングアウトされ得る。

【0061】

エッチングプロセスが発生している間、キャップ材料５０５がより薄い過負荷及びより多くのＣＰＭ負荷を有するように、材料は組み立てられ得る。したがって、メモリダイ内の空き領域（つまり、ソケット）は早期にクリアにされ得、アレイ又はタイルの上方のＨＭ３１５がまだ完全にクリアにされる前に、ソケットを凹ませ得、ディッシュイングさせ得、物理的に損傷させ得る。本明細書に説明する方法は、ソケットの形成前にＨＭ３１５をエッチングアウトすることによってこの状況を回避し、これは、ソケットの形成を妨げ得る。図３Ｂに説明した終端プロセスが湿式プロセスである場合、キャップ材料５０５は、湿式プロセス選択膜であり得る窒化物類似の材料あり得る。或いは、キャップ膜を変更することと関連付けられるリスクを軽減するために、キャップ材料５０５は窒化物材料から構成され得る。何れの場合も、導電性材料６０５を導電性ビア材料５２０から分離するための熱障壁を欠くことに起因して電流供給は改善され得る。追加的に又は代替的に、（例えば、図５Ｃ及び図６Ａにおいて）キャップ材料５０５が除去された場合に導電性材料３２５が停止層として機能することに起因してプロセスマージンが改善され得る。したがって、本明細書に開示する方法は、図３Ｂ及び図３Ｃのステップが発生しない上に説明した場合と比較して、より健全なプロセスウィンドウを有し得る。

【0062】

一般的に、本明細書に説明するプロセスは、より小さなスケールで発生するタイルの損傷を制限し得るので、本明細書に説明するようなプロセスは、より小さなダイサイズを可能にし得る。追加的又は代替的に、本明細書に説明するプロセスは、ソケットのサイズを減少させ得、又はソケットの形成を完全に妨げ得、このことは、タイルの損傷が発生するであろう機会を低くし得る。追加的又は代替的に、本明細書に説明するプロセスは、より僅かなダミー線の機会を提供し得る。

【0063】

図７は、本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする１つ以上の方法７００を説明するフローチャートを示す。方法７００の動作は、製造システム又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明する機能を実施するために製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、特別な目的のハードウェアを使用して、説明する機能の態様を実施し得る。

【0064】

７０５において、方法７００は、電極材料のパターニングされた層及びメモリ材料のパターニングされた層を含む層状アセンブリ上に遮熱材料を堆積させることを含み得る。７０５の動作は、本明細書に説明する方法に従って実施され得る。

【0065】

７１０において、方法７００は、遮熱材料の上方の層状アセンブリ上に、第１の導電性材料の第１の層を堆積させることを含み得る。７１０の動作は、本明細書に説明する方法に従って実施され得る。

【0066】

７１５において、方法７００は、層状アセンブリの第１の領域において、第１の導電性材料の第１の層、遮熱材料、メモリ材料のパターニングされた層、及び電極材料のパターニングされた層内にギャップを形成するために、層状アセンブリを通ってエッチングすることを含み得る。７１５の動作は、本明細書に説明する方法に従って実施され得る。

【0067】

７２０において、方法７００は、ギャップ内に導電性ビアを形成するために第２の導電性材料を堆積することであって、導電性ビアは、遮熱材料の上方にある層状アセンブリ内の高さまで拡張することを含み得る。７２０の動作は、本明細書に説明する方法に従って実施され得る。

【0068】

幾つかの例では、本明細書に説明するような装置は、方法７００等の１つ以上の方法を実施し得る。装置は、電極材料のパターニングされた層及びメモリ材料のパターニングされた層を含む層状アセンブリ上に遮熱材料を堆積させることと、遮熱材料の上方の層状アセンブリ上に、第１の導電性材料の第１の層を堆積させることと、層状アセンブリの第１の領域において、第１の導電性材料の第１の層、遮熱材料、メモリ材料のパターニングされた層、及び電極材料のパターニングされた層内にギャップを形成するために、層状アセンブリを通ってエッチングすることと、ギャップ内に導電性ビアを形成するために第２の導電性材料を堆積することであって、導電性ビアは、遮熱材料の上方にある層状アセンブリ内の高さまで拡張することのための機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。

【0069】

本明細書に記載の方法７００及び装置の幾つかの例は、第１の導電性材料の第１の層及び導電性ビアの上方に第１の導電性材料の第２の層を堆積することであって、第２の層は、第１の導電性材料の第１の層を導電性ビアと結合することのための動作、機構、手段、又は命令を更に含み得る。

【0070】

本明細書に説明する方法７００及び装置の幾つかの例は、第１の導電性材料の第２の層を堆積させる前に第１の導電性材料をバフ研磨することのための動作、機構、手段、又は命令を更に含み得る。

【0071】

本明細書に説明する方法７００及び装置の幾つかの例は、ギャップ内に誘電体材料を堆積することであって、導電性ビアは、ギャップ内の誘電体材料を通って拡張することのための動作、機構、手段、又は命令を更に含み得る。

【0072】

本明細書に説明する方法７００及び装置の幾つかの例は、誘電体材料を堆積させる前に、層状アセンブリの上方にライナー材料を堆積させることのための動作、機構、手段、又は命令を更に含み得る。

【0073】

本明細書に説明する方法７００及び装置の幾つかの例は、第１のスラリーを用いて第１の平坦化プロセスを実施することであって、第１の平坦化プロセスはライナー材料の第１の部分を除去することのための動作、機構、手段、又は命令を更に含み得る。

【0074】

本明細書に説明する方法７００及び装置の幾つかの例は、第２のスラリーを用いて第２の平坦化プロセスを実施することであって、第２の平坦化プロセスはライナー材料の第２の部分を除去することのための動作、機構、手段、又は命令を更に含み得る。

【0075】

本明細書に説明する方法７００及び装置の幾つかの例は、第１の領域において層状アセンブリを通ってエッチングする前に、層状アセンブリの上方にキャップ材料を堆積させることのための動作、機構、手段、又は命令を更に含み得る。

【0076】

図８は、本明細書に開示するような例に従った低抵抗クロスポイントアーキテクチャをサポートする１つ以上の方法８００を説明するフローチャートを示す。方法８００の動作は、製造システム又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明する機能を実施するために製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、特別な目的のハードウェアを使用して、説明する機能の態様を実施し得る。

【0077】

８０５において、方法８００は、層状アセンブリ内にギャップを形成するために、層状アセンブリの第１の領域を通ってエッチングすることであって、層状アセンブリは、電極材料を含む第１の層、メモリ材料を含む第２の層、遮熱材料を含む第３の層、及び第１の導電性材料を含む第４の層を含むことを含み得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。

【0078】

８１０において、方法８００は、層状アセンブリ内のギャップ内に誘電体材料を堆積させることを含み得る。８１０の動作は、本明細書に説明する方法に従って実施され得る。

【0079】

８１５において、方法８００は、誘電体材料を通って１つ以上のホールをエッチングすることを含み得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。

【0080】

８２０において、方法８００は、１つ以上のホール内に導電性ビアを形成するために第２の導電性材料を堆積させることを含み得る。８２０の動作は、本明細書に説明する方法に従って実施され得る。

【0081】

８２５において、方法８００は、層状アセンブリの上方に第１の導電性材料を含む第５の層を堆積させることであって、第５の層の一部分は、導電性ビア及び第４の層の少なくとも一部と接触することを含み得る。８２５の動作は、本明細書に説明する方法に従って実施され得る。

【0082】

プロセスにより用意されたメモリデバイスが説明される。プロセスは、層状アセンブリ内にギャップを形成するために、層状アセンブリの第１の領域を通ってエッチングすることであって、層状アセンブリは、電極材料を含む第１の層、メモリ材料を含む第２の層、遮熱材料を含む第３の層、及び第１の導電性材料を含む第４の層を含むことと、層状アセンブリ内のギャップ内に誘電体材料を堆積させることと、誘電体材料を通って１つ以上のホールをエッチングすることと、１つ以上のホール内に導電性ビアを形成するために第２の導電性材料を堆積させることと、層状アセンブリの上方に第１の導電性材料を含む第５の層を堆積させることであって、第５の層の一部分は、導電性ビア及び第４の層の少なくとも一部と接触することのステップを含み得る。

【0083】

幾つかの例では、プロセスは、第１の領域を通ってエッチングする前に、層状アセンブリの上方にキャップ材料を堆積させることのステップを更に含み得る。幾つかの例では、プロセスは、誘電体材料を堆積させる前に、層状アセンブリの上方にライナー材料を堆積することのステップを更に含み得る。幾つかの例では、キャップ材料及びライナー材料は同じ材料であり得る。幾つかの例では、キャップ材料及びライナー材料は異なる材料であり得る。幾つかの例では、プロセスは、第５の層を堆積させる前に、第１の導電性材料をバフ研磨することのステップを更に含み得る。

【0084】

本明細書に説明する方法は可能な実装であること、動作及びステップは再配され得、さもなければ修正され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。

【0085】

装置を説明する。装置は、電極材料を含む第１のパターニングされた層を含むメモリデバイスの第１の部分と、メモリ材料を含む第２のパターニングされた層と、導電性材料及び遮熱材料を含む第３のパターニングされた層とを含み得る。装置は、誘電体材料を通るビアのセットを含む第４のパターニングされた層を含むメモリデバイスの第２の部分と、第３のパターニングされた層内の遮熱材料の高さを超える高さまで拡張する第４のパターニングされた層と、導電性材料を含む第５のパターニングされた層とを含み得、第５のパターニングされた層内の導電性材料の厚さは、第３のパターニングされた層内の導電性材料の厚さよりも薄い。

【0086】

幾つかの例では、メモリデバイスは、第１のパターニングされた層、第２のパターニングされた層、及び第３のパターニングされた層と接触するライナー材料を含み得、ライナー材料は、メモリデバイスの第１の部分とメモリデバイスの第２の部分との間に分離障壁を形成する。幾つかの例では、ライナー材料は、第１の方向に拡張する第１の部分及び第２の方向に拡張する第２の部分を含み、第１の部分は、第１のパターニングされた層、第２のパターニングされた層、及び第３のパターニングされた層と接触し、第２の部分は、ビアのセットによって穴あけされる。

【0087】

幾つかの例では、導電性材料のパターニングされた部材は、第４のパターニングされた層のビアと直接接触する。幾つかの例では、遮熱材料は、タングステン窒化ケイ素を含む。幾つかの例では、導電性材料はタングステンを含む。

【0088】

本明細書に説明する情報及び信号は、様々な異なる技法及び技術の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

【0089】

用語“電子通信する”、“導電的に接触する”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

【0090】

用語“結合する”は、信号が導電経路を介してコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信され得るコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れること可能にする変化を開始する。

【0091】

用語“絶縁される”は、信号がコンポーネント間を現在流れることができないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを相互に絶縁する場合、コントローラは、信号の流れを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防ぐ変更に影響を与える。

【0092】

本明細書で使用する用語“層”又は“レベル”は、（例えば、基板に対して）幾何学的構造体の階層又はシートを指す。各層又はレベルは、３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、層又はレベルは、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。層又はレベルは、様々な素子、コンポーネント、及び/又は材料を含み得る。幾つかの例では、１つの層又はレベルは、２つ以上のサブ層又はサブレベルから構成され得る。

【0093】

本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。

【0094】

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの例では、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

【0095】

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

【0096】

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の概念を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示されている。

【0097】

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルとを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

【0098】

本明細書に説明する情報及び信号は、様々な異なる技法及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

【0099】

本明細書の開示と関連して説明する様々な説明ブロック及びコンポーネントは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

【0100】

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含め、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“に基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明する例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“に基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。

【0101】

本明細書の説明は、当業者が開示を製作又は使用可能なように提供されている。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図7】

【図8】

【手続補正書】

【提出日】2022-07-13

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【0001】

［クロスリファレンス］
本特許出願は、２０２０年１０月２７日に出願された“ＬＯＷ ＲＥＳＩＳＴＡＮＣＥ ＣＲＯＳＳＰＯＩＮＴ ＡＲＣＨＩＴＥＣＴＵＲＥ”と題された、Ｖｅｎｉｇａｌｌａ等による国際特許出願番号ＰＣＴ／ＵＳ２０２０／０５７５５６の国内段階出願であり、２０１９年１１月１４日に出願された“ＬＯＷ ＲＥＳＩＳＴＡＮＣＥ ＣＲＯＳＳＰＯＩＮＴ ＡＲＣＨＩＴＥＣＴＵＲＥ”と題された、Ｖｅｎｉｇａｌｌａ等による米国特許出願第１６／６８４，５２０の優先権を主張し、該各々の出願は、本願の譲渡人に譲渡され、その各々は、参照によりその全体が本明細書に明示的に組み込まれる。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正の内容】

【0007】

幾つかの場合、メモリセルを含むメモリスタックと該メモリセルに対するアクセス線との間に遮熱材料が存在し得る。遮熱材料は、メモリスタックからアクセス線に、又はその逆に転送され得る熱量を制限し得、このことは、ＳＥＴ又はＲＥＳＥＴにプログラミングするためのメモリセルの熱特性及び電流応答を向上させ得る。しかしながら、遮熱材料は、電極経路内にある場合に電流供給に影響を与え得る関連する抵抗を有し得る。製造の幾つかの方法では、遮熱材料はまた、信号をアクセス線への送信に使用される導電性ビアと、該アクセス線との間に存在し得る。したがって、信号がメモリセルに対するアクセス線へ送信する場合、信号は遮熱材料を２回通過し得る。しかしながら、上記のように、熱障壁を２回通過することによって、熱障壁を１回通過する場合よりも少ない電流がメモリセルに印加され得る。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正の内容】

【0018】

センスコンポーネント１２５は、センシング又はラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネントは、列デコーダ１３０又は行デコーダ１２０に接続され得、又はそれらと電子通信し得る。又はセンスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の何れかと関連付けられ得る。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正の内容】

【0020】

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、各行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同配置され得る。メモリコントローラ１４０は、所望のワード線１１０及びビット線１１５を活性化するために行及び列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。

【国際調査報告】