特表2023-502420スイッチトキャパシタ増幅器、及びそれを含むパイプライン型アナログ－デジタル変換器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-01-24
(54)【発明の名称】スイッチトキャパシタ増幅器、及びそれを含むパイプライン型アナログ－デジタル変換器
(51)【国際特許分類】
H03F 3/70 20060101AFI20230117BHJP
H03M 1/44 20060101ALI20230117BHJP
H03M 1/14 20060101ALI20230117BHJP
H03M 1/74 20060101ALI20230117BHJP
【ＦＩ】
H03F3/70
H03M1/44
H03M1/14 A
H03M1/74
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022529329
(86)(22)【出願日】2020-11-18
(85)【翻訳文提出日】2022-07-15
(86)【国際出願番号】 EP2020082503
(87)【国際公開番号】W WO2021104960
(87)【国際公開日】2021-06-03
(31)【優先権主張番号】19211524.4
(32)【優先日】2019-11-26
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521548733
【氏名又は名称】アーエムエス インターナショナル アーゲー
【氏名又は名称原語表記】ＡＭＳ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＡＧ
【住所又は居所原語表記】Ｅｉｃｈｗｉｅｓｓｔｒａｓｓｅ １８ｂ， Ｊｏｎａ， Ｓｗｉｔｚｅｒｌａｎｄ
(74)【代理人】
【識別番号】110002952
【氏名又は名称】弁理士法人鷲田国際特許事務所
(72)【発明者】
【氏名】マイケル フリドリン
【テーマコード（参考）】
5J022
5J500
【Ｆターム（参考）】
5J022AA15
5J022AB06
5J022BA05
5J022CA07
5J022CA10
5J022CB06
5J022CF01
5J022CF02
5J500AA01
5J500AA48
5J500AC65
5J500AF17
5J500AH10
5J500AK05
5J500AK34
5J500AM13
5J500AT06
(57)【要約】
スイッチトキャパシタ増幅器は、コンパレータ（１１０）と、サンプルキャパシタ及び増幅キャパシタ（１２０、１３０）と、コンパレータの出力信号に応じて充電電流源及び放電電流源（１３５、１３６）を制御する、コントローラ（１４０）と、を備える。閉ループ制御回路（１５１、１５２、１５３）は、コンパレータ（１１０）の遅延を決定し、決定された遅延に応答してコンパレータのオフセットを制御するように構成されている。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
スイッチトキャパシタ増幅器であって、－ 入力端子と出力端子を有するコンパレータ（１１０）と、
－ 前記入力端子のうちの１つに結合されたサンプルキャパシタ（１２０）と、
－ 前記入力端子のうちの前記１つに結合され、第１のスイッチ（１４１）を介して放電電流源（１３５）に、かつ、第２のスイッチ（１４２）を介して充電電流源（１３６）に結合された増幅キャパシタ（１３０）と、
－ 前記コンパレータ（１４０）の出力信号（Ｖｃ）に依存して前記第１及び第２のスイッチ（１３５、１３６）を操作するように構成されたコントローラ（１４０）と、
－ 前記コンパレータ（１１０）の遅延を決定し、前記決定された遅延に応答して前記コンパレータのオフセットを制御するように構成された閉ループ制御回路（１５１、１５２、１５３）と、
を備える、スイッチトキャパシタ増幅器。
【請求項2】
前記閉ループ制御回路が、前記コンパレータ（１１０）の前記遅延に依存する信号（ＤＴＤＣ）を決定するための時間－デジタル変換器（１５１）を備え、前記信号が、前記コンパレータのオフセットを設定するために前記コンパレータにフィードバックされる、請求項１に記載のスイッチトキャパシタ増幅器。
【請求項3】
前記閉ループ制御回路が、前記コンパレータの前記遅延に応じて前記信号（ＤＴＤＣ）から減算される信号（Ｄｃ）をプリセットするための端子（１５５）をさらに備える、請求項２に記載のスイッチトキャパシタ増幅器。
【請求項4】
前記コンパレータの前記遅延に依存する前記信号（ＤＴＤＣ）から減算された前記プリセット信号（Ｄｃ）が、前記閉ループ制御回路が収束状態にあるとき、ゼロにプリセットされる、請求項３に記載のスイッチトキャパシタ増幅器。
【請求項5】
前記閉ループ制御回路が、前記時間－デジタル変換器（１５１）と前記コンパレータ（１１０）との間に接続された積分器（１５３）をさらに備える、請求項２～４のいずれかに記載のスイッチトキャパシタ増幅器。
【請求項6】
前記コンパレータ（１１０）が、基準電位が動作可能に供給されるように構成された別の入力端子を備え、前記コントローラ（１４０）が、前記コンパレータが仮想接地状態（２１０）を検出するまで、前記サンプルキャパシタ（１２０）の放電を生じさせるように構成されており、
前記コントローラが、前記コンパレータが別の仮想接地状態（２２０）を検出するまで、前記サンプルキャパシタ（１２０）の充電を生じさせるように構成されている、請求項２～５のいずれかに記載のスイッチトキャパシタ増幅器。
【請求項7】
前記コンパレータ（１１０）が、差動プリ増幅器ステージ（３１０）と、前記コンパレータの前記遅延に依存する前記信号（ＤＴＤＣ）に応じて制御され、前記信号（ＤＴＤＣ）を前記差動プリ増幅器ステージの分岐（３１１、３１２）のうちの１つに印加される電流信号に変換する、少なくとも１つのデジタル－アナログ変換器（３２０、３３０）と、を備える、請求項２～６のいずれかに記載のスイッチトキャパシタ増幅器。
【請求項8】
前記時間－デジタル変換器が、遅延回路（４２０、４２１、４２２）のチェーン（４１０）を備え、前記チェーンが、前記サンプルキャパシタ（１２０）の充電の開始に応答して、開始信号（ＴＤＣｓｔａｒｔ）を動作可能に受信するように構成されている、請求項２～７のいずれかに記載のスイッチトキャパシタ増幅器。
【請求項9】
前記時間－デジタル変換器（１５１）が、遅延回路（４２０、４２１、４２２）のチェーン（４１０）を備え、前記コンパレータ（１１０）による前記仮想接地状態（２１０）の前記検出に応答して開始インパルス（ＴＤＣｓｔａｒｔ）を受信し、かつ、前記コンパレータ（１１０）による前記他の仮想接地状態（２２０）の前記検出に応答して停止インパルス（ＴＤＣｓｔｏｐ）を受信するように構成されており、前記時間－デジタル変換器（１５１）が、前記開始インパルス（ＴＤＣｓｔａｒｔ）が前記遅延回路の前記チェーン（４２０、４２１、４２２）を通じて伝搬するようにさせるように、かつ、前記遅延回路の前記チェーンの前記ステータスを示す前記停止インパルス（ＴＤＣｓｔｏｐ）の前記受信に応答して出力信号（ＤＴＤＣ）を生成するようにさらに構成されている、請求項６に記載のスイッチトキャパシタ増幅器。
【請求項10】
前記遅延回路の各々が、第１の電流スターブ型インバータ（４３１）と、前記第１のインバータ（４３１）と供給電位端子（ＶＤＥＤ、ＧＮＤ）との間に接続された電流源トランジスタと、前記第１のインバータに下流に接続された第２のインバータ（４４１）と、を備える、請求項８または９に記載のスイッチトキャパシタ増幅器。
【請求項11】
前記閉ループ制御回路が、前記コンパレータ（５１０）の前記遅延に依存して充電され、前記コンパレータの前記遅延に依存する信号（ＶＤ）を生成するキャパシタ（５２１）を備え、前記信号が前記コンパレータにフィードバックされて、前記コンパレータ（５１０）のオフセットが設定される、請求項１に記載のスイッチトキャパシタ増幅器。
【請求項12】
前記閉ループ制御回路が、前記コンパレータの前記遅延に依存する前記信号（ＶＤ）から基準信号（Ｖｃ）を減算する減算器（５２３）と、
前記減算器に接続された積分器（５２４）と、をさらに備え、
前記積分器の出力が、前記コンパレータ（５１０）の別の入力端子に接続されて、前記コンパレータのオフセットを生成する、請求項１１に記載のスイッチトキャパシタ増幅器。
【請求項13】
前記コンパレータ（１５１０）の前記入力端子の別の１つに結合された別の増幅キャパシタ（１５３１）をさらに備え、前記放電電流源（１５３５）及び前記充電電流源（１５３６）が、前記増幅キャパシタ（１５３０）と前記別の増幅キャパシタ（１５３１）との間に接続され、
前記サンプルキャパシタ（１５２０）または別のサンプルキャパシタ（１５２１）が、前記コンパレータ（１５１０）の前記入力端子の別の１つに結合されている、
請求項１～５のいずれかに記載のスイッチトキャパシタ増幅器。
【請求項14】
互いに直列に接続された少なくとも２つの変換器ステージ（６１０、６２０、６３０）を備えるパイプライン型アナログ－デジタル変換器であって、前記変換器ステージの少なくとも１つが、－ アナログ入力信号（Ｖｉｎ）用の入力端子（６１６）と、
－ 前記入力端子に接続されたアナログ－デジタル変換器（６１１）及び前記アナログ－デジタル変換器（６１１）の下流に接続されたデジタル－アナログ変換器（６１２）と、
－ 前記変換器ステージの前記入力端子に接続され、かつ、前記デジタル－アナログ変換器（６１２）の出力端子に接続された減算器（６１３）と、
－ 前記減算器（６１３）の出力端子に接続され、前記減算器の前記出力端子によって供給された残差信号を増幅する、請求項１～１３のいずれかに記載のスイッチトキャパシタ増幅器（６１４）と、
を備える、パイプライン型アナログ－デジタル変換器。
【請求項15】
前記少なくとも２つの変換器ステージ（１００１、１３１０、１３３０）の前記アナログ－デジタル変換器が、逐次比較デジタル－アナログ変換を実行するように構成され、各々が、複数のキャパシタ（１０１０、．．．、１０１７）を備え、前記少なくとも２つの変換器ステージ（１３１０）のうちの前の１つが、最上位ビットの数値を決定するように構成され、
前記少なくとも２つの変換器ステージ（１００１、１０３０）のうちの別の１つが、最下位ビットの数値を決定するように構成され、
前記スイッチトキャパシタ増幅器（１３２０）が、前記少なくとも２つの変換器ステージ（１３１０）のうちの前記前の１つの前記残差信号（Ｖｎ）を増幅し、前記増幅された残差信号（Ｖｒｅｓｉｄｕｅ）を前記少なくとも２つの変換器ステージ（１００１、１０３０）のうちの前記別の１つに転送するように構成されている、請求項１４に記載のパイプライン型アナログ－デジタル変換器。
【請求項16】
前記スイッチトキャパシタ増幅器（１３２０）の前記時間－デジタル変換器（８５１）が、少なくとも２つの変換器ステージ（１３１０）のうちの前記前の１つに動作可能に接続されたとき、前記コンパレータが前記仮想接地状態（９１０）を検出するまで、前記サンプルキャパシタ（８２０）を放電する前記時間に依存する信号（ＴＤＣｏｕｔ）を決定するように構成され、前記少なくとも２つの変換器ステージのうちの前記別の１つ（１３３０）の前記複数のキャパシタのサブセット（１０１４、．．．、１０１７、１３３０）が、前記サンプルキャパシタを放電する前記時間に依存する前記信号（ＴＤＣｏｕｔ）に応答して、電荷でプリセットされるように構成されている、請求項１５に記載のパイプライン型アナログ－デジタル変換器。
【請求項17】
前記少なくとも２つの変換器ステージの前記アナログ－デジタル変換器（１００１、１３１０、１３３０）のそれぞれ１つが、－ 基準電圧電位（Ｖｒｅｆ）用の端子（１０４１）及びサンプリングされる入力電圧電位（Ｖｉｎ）用の端子（１０４２）であって、前記複数のキャパシタ（１０１０、．．．、１０１７）のうちの１つ以上に交互に結合されるように構成された前記端子（１０４１、１０４２）と、
－ 前記基準電圧（Ｖｒｅｆ）に依存して基準電流（Ｉｒｅｆ）を生成する回路（１０５０）と、
－ 前記基準電流（Ｉｒｅｆ）に依存して前記充電電流源の前記電流（ｉｃｏａｒｓｅ）を生成する回路（１２５１）及び前記基準電流（Ｉｒｅｆ）に依存して前記放電電流源の前記電流（ｉｆｉｎｅ）を生成する回路（１２５２）と、
をさらに備える、請求項１５または１６に記載のパイプライン型アナログ－デジタル変換器。
【請求項18】
前記基準電流を生成する前記回路（１０５０）が、トランジスタ（１２３０）であって、そのソース端子が抵抗器（１２４０）を介して接地電位（ＧＮＤ）用の端子に接続されており、そのドレイン端子が前記基準電流（Ｉｒｅｆ）を供給する、前記トランジスタ（１２３０）と、
基準電圧電位（Ｖｒｅｆ）用の端子に接続され、かつ、前記抵抗器（１２４０）に接続された誤差増幅器（１２１０）であって、前記トランジスタ（１２３０）を制御する前記誤差増幅器（１２１０）と、
を備える、請求項１７に記載のパイプライン型アナログ－デジタル変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチトキャパシタ増幅器に関する。具体的には、本開示は、サンプルキャパシタ及び増幅キャパシタに結合されたコンパレータを備えるスイッチトキャパシタ増幅器に関し、サンプルキャパシタは、コンパレータの出力信号に応じて対応するスイッチによって充電及び放電される。本開示はまた、アナログ－デジタル変換器、デジタル－アナログ変換器、減算器、及び残差信号を増幅するためのスイッチトキャパシタ増幅器を含む少なくとも２つの変換器ステージを備えるパイプライン型アナログ－デジタル変換器に関する。
【背景技術】
【0002】
信号増幅器は、電子信号を増幅するために電子デバイスにおいて広く用いられている。アナログ増幅器の概念は、固定された時間にわたりキャパシタ上でｇｍ電流を統合する相互コンダクタンス増幅器を使用し得る。しかしながら、このようなアナログの概念は、製造プロセス、供給電圧、及び動作温度（ＰＶＴ－プロセス、電圧、温度）の変動の影響を受け得、ゲインがＰＶＴ全体に広がることがあり、非線形性の問題を生じさせるようになっている。このことは、時間とコストのかかるプロセスである増幅器の較正を必要とする。
【0003】
コンパレータに基づいたスイッチトキャパシタ増幅器の概念があり、入力信号は、サンプルキャパシタで転送され、構成要素が、接地電位である可能性があるコンパレータの基準電圧に近づく仮想接地ノードを検出するまで、電荷がそこから除去される。コンパレータは、入力側で検出された遷移が出力側に現れるまでスイッチング遅延を呈する。従って、コンパレータベースのスイッチトキャパシタ増幅器は、サンプルキャパシタを放電するための粗電流源と、サンプルキャパシタを再充電して、その後、コンパレータの遅延によって生じる電荷オーバーシュートによる誤差を低減するための微電流源と、を含む。しかしながら、再充電フェーズは、充電電流が比較的低く、このことが従来のコンパレータベースのキャパシタ増幅器の動作を遅くすることから、かなり長い時間を要し得る。コンパレータには、オーバーシュートを低減するための調整可能な閾値を有し得るが、しかしながら、これには、コンパレータの遅延をＰＶＴで知る必要があり困難であるか、またはほとんど不可能である。
【0004】
コンパレータベースのスイッチトキャパシタ増幅器は、前ステージの残差信号をフルスケールに増幅し、次ステージに転送するために、パイプライン型アナログ－デジタル変換器（ＡＤＣ）で使用され得る。様々なタイプのＡＤＣの概念の中でも、パイプライン型ＡＤＣのステージで使用されるＡＤＣの１つの可能なクラスは、逐次比較型アルゴリズムを採用することができる。
【0005】
ＡＤＣの変換速度は実質的に残差増幅器の動作速度によって決定されるので、パイプライン型ＡＤＣなどのＡＤＣの変換速度を上げるために、コンパレータベースのスイッチトキャパシタ増幅器の動作速度を上げる必要がある。さらに、コンパレータベースのスイッチトキャパシタ残差増幅器を使用してパイプライン型ＡＤＣの精度を高めるために、ＰＶＴ変動が増幅器の速度と精度に影響を与えるのを防ぐ必要がある。
【0006】
本開示の目的は、より高速に動作するコンパレータベースのスイッチトキャパシタ増幅器を提供することである。
【0007】
本開示の別の目的は、製造プロセスの変動並びに供給電圧及び温度などの動作条件の変動にあまり依存しないコンパレータベースのスイッチトキャパシタ増幅器を提供することである。
【0008】
本開示のさらに別の目的は、より高い精度でより速く動作するパイプライン型アナログ－デジタル変換器を提供することである。
【発明の概要】
【0009】
上述の目的の１つ以上は、本請求項１に記載の特徴を備えるスイッチトキャパシタ増幅器によって達成される。
【0010】
一実施形態によれば、コンパレータベースのスイッチトキャパシタ増幅器は、１つ以上の入力端子及び出力端子を有するコンパレータを備える。サンプルキャパシタは、スイッチを介して入力端子の１つに結合される。増幅キャパシタは、コンパレータの入力端子に、かつ、電流源に結合されて、サンプルキャパシタを放電し、同様に電流源に結合されて、対応するスイッチを介してサンプルキャパシタを充電する。充電電流源は、放電電流源の電流よりも小さな電流を供給する。コントローラは、コンパレータの出力信号に応じてスイッチを操作するように構成されている。負荷キャパシタは増幅キャパシタに結合されることができ、増幅された出力電荷を蓄積することができ、増幅キャパシタとサンプルキャパシタの静電容量の比が、増幅プロセスの増幅係数を決定する。増幅器は、シングルエンド構成または差動構成を有してもよい。
【0011】
本開示の原理によれば、閉ループ制御回路が提供され、これがコンパレータの出力からコンパレータの入力へのループを閉じる。閉ループ制御回路は、コンパレータの遅延を決定し、決定された遅延に応答してコンパレータのオフセットを制御または決定するように構成される。閉ループ制御回路は、シングルエンド構成及び差動構成に含めることができる。
【0012】
閉ループ制御回路は、コンパレータの遅延が大幅に低減されるか、または補償されるように、コンパレータのオフセットを動的に制御することを可能にする。その結果、仮想接地状態の検出後の接地電位などの、コンパレータの基準信号を超えるサンプルキャパシタの放電の信号オーバーシュートが、大幅に低減されるか、ゼロに近くなる。その後、次の仮想接地状態の検出までの充電電流源を介したサンプルキャパシタの充電時間は、短くなる。制御ループは、サンプルキャパシタの放電時のオーバーシュートが小さくなり、その後のサンプルキャパシタの充電が短くなり、その結果、スイッチトキャパシタ増幅器の増幅動作が高速になることを確実にする。閉ループ制御回路は、定常状態フェーズでオーバーシュートを可能な限り小さく保つために、反復的かつ動的に動作する。これにより、調整ループはまた、関連する電子構成要素のＰＶＴ依存パラメータも補償し、その結果、増幅速度はＰＶＴ変動に実質的に依存していない。従来の増幅器の場合のように、例えば、増幅器内の構成要素を融合またはトリミングするためのパラメータの測定値を使用するデバイステスト中の較正は、これに関して必要ない。加えて、較正後のドリフトは本質的に回避される。
【0013】
増幅器はデジタルで動作し、コンパレータ、スイッチ、キャパシタ、及び電流源を使用してアナログ入力信号を増幅する。増幅器の増幅率は、主にサンプルキャパシタに対する増幅キャパシタの静電容量の比率によって決まる。これらの構成要素はすべて、より小さなフィーチャサイズに容易にスケーリングされ得、増幅器の設計はスケーリング可能であるようになっている。従って、性能が維持されることが期待できる一方で、本開示の原理に従って検証された増幅器の設計及び寸法を、スケーリングによってより小さなフィーチャサイズを使用する新しいプロセスに移行することは簡単である。このことは、アナログ－デジタル変換器などの大規模なシステムで増幅器を使用する際の重要な利点である。同様に、ＰＶＴ変動に対する増幅器のロバストネスも維持される。
【0014】
実施形態によれば、閉ループ制御回路は、デジタル構成要素を使用することができ、主にデジタルで動作することができる。閉ループ制御回路は、コンパレータ遅延に依存する信号を決定するための時間－デジタル変換器（ＴＤＣ）を備えることができ、信号の情報は、コンパレータのオフセットを設定するためにコンパレータに戻され、フィードバックされる。ＴＤＣ変換器を使用するデジタル実施形態は、非常にＰＶＴロバストである。充電時間が、コンパレータ遅延に依存するオーバーシュートの量に依存するように、時間はコンパレータ遅延を表すものであることから、ＴＤＣは、微充電フェーズの間のサンプルキャパシタの充電時間を決定することができる。ＴＤＣは、微充電フェーズの開始から、仮想接地状態の検出に応答してコンパレータによって決定される微充電フェーズの終了までの時間のデジタル信号を決定することができる。ＴＤＣは、ゼロをわずかに上回る固定プリセット信号を使用して、ＴＤＣ出力がゼロであり得るときに、負のフィードバック値を有効にすることができる。このことは、開始直後に微充電フェーズが非アクティブ化されたときに、正の初期コンパレータオフセットで発生する可能性がある。従って、閉ループ制御回路内の負のフィードバック値は、対応するデッドゾーンから出て移動するのに役立つ。コンパレータの遅延に依存する信号から差し引いたデジタルプリセット信号は、双方向コンパレータオフセットチューニングのＴＤＣ出力がゼロか、またはゼロより大きいときに、負のフィードバック値を有効にする。フィードバックループが十分に高い制御信号を蓄積した後、例えば、ループ内の積分器がコンパレータオフセットを負の範囲に押し込むと仮定すると、ループは、コンパレータオフセットのさらなる微チューニングを可能にするためにゼロかゼロに近い値に下げられているプリセット信号で動作し続けることができる。ループが収束すると、かつ、ループが収束状態にあるか、または定常状態にあると、デジタルプリセット信号がゼロに設定されることができる。統合される信号は線形信号であり、そのため、制御ループは線形で動作し、安定化され、ゼロの誤差をもたらす。
【0015】
積分器は、時間－デジタル変換器とコンパレータの入力端子との間に接続されることができる。積分器は、離散時間積分器などのデジタル化されて動作する積分器であり得る。離散時間積分器は、アキュムレータとしても具現化され得る。代替的に、デジタルゲインブロックが使用されてもよい。積分器は時間信号を整形して制御ループを閉じ、コンパレータのオフセット設定を有効化する。コンパレータのオフセットは、例えば、コンパレータの基準入力を介して、またはオフセットの設定を可能にするコンパレータの補助端子を介してなど、当業者には既知の様々な方法で設定され得る。
【0016】
コンパレータは、サンプルキャパシタ及び増幅キャパシタまたはフィードバックキャパシタに接続される第１の入力端子を備え得る。コンパレータの第２の入力端子は、接地電位などの基準電位に接続され得る基準入力の機能を有し得る。コンパレータの第１の入力端子は負の入力端子であり得、第２の入力端子はコンパレータの正の入力端子であり得る。また、第１の入力端子正の入力であり、第２の入力端子が負の入力である他の構成も有用である。コントローラは、スイッチを操作し、それを介して、サンプルキャパシタの放電と充電が行われる。コントローラは、コンパレータが仮想接地状態を検出するまでサンプルキャパシタを放電させ、かつ、コンパレータが別の仮想接地状態を検出するまでサンプルキャパシタを充電させるように構成されることができる。
【0017】
実施形態によれば、コンパレータは、コンパレータの入力側に前置増幅器ステージを備えることができ、閉ループ制御回路から送達される信号に応じて電流を加えることによってオフセットの設定を可能にする。コンパレータの前置増幅器ステージは、第１の分岐及び第２の分岐を有する差動前置増幅器であり得る。デジタル－アナログ変換器は、積分器から出力されるデジタル信号によって制御されるという点で、コンパレータの決定された遅延に応答して制御されることができる。デジタル－アナログ変換器は、閉ループ制御回路によって供給される信号に応じて電流を生成し、これは、コンパレータの差動前置増幅器ステージの分岐の１つに印加または追加される。分岐の一方は、デジタル－アナログ変換器を介して負のフィードバック信号によって調整されることができ、分岐の他方は、別のデジタル－アナログ変換器を介して正のフィードバック信号によって調整されることができる。積分器から出力されるデジタル信号などのデジタル信号に応答して電流を生成するために、デジタル－アナログ変換器について様々な可能性が考えられる。
【0018】
時間－デジタル変換器（ＴＤＣ）は、遅延回路のチェーンを備え得る。チェーンは、遅延回路のステージを伝搬する開始信号を受信するための入力を有し得る。開始信号は、サンプルキャパシタの充電開始を表すことができる。チェーンに入るインパルスはチェーンを通って伝播し、仮想接地状態が満たされたときのチェーン内のインパルスの場所が読み取られてエンコードされ、ＴＤＣのデジタル出力信号が生成される。仮想接地状態は、対応する停止インパルスでＴＤＣに伝達される。ＴＤＣの出力信号は、コンパレータの遅延の測定値であるサンプルキャパシタの充電時間を表す。
【0019】
一実施形態では、遅延チェーンの遅延ステージの１つ以上またはすべては、電流スターブ型インバータを含み得、そこでは電流源トランジスタが、ＣＭＯＳインバータと供給電位端子との間に接続されている。インバータの遷移スイッチングフェーズでインバータを流れる電流は、電流源トランジスタによって制限され、遷移スイッチング動作は遅延され、インバータが規定された遅延を使用するようになっている。別のインバータが、電流スターブ型インバータの下流に接続され、出力信号を形成し、極性を適応させる。電流スターブ型インバータの電流源トランジスタは、電流スターブ型インバータの電流を供給電位レールに制限するためにバイアス電流が供給される電流ミラーの一部であり得る。
【0020】
さらに別の実施形態によれば、閉ループ制御回路は、アナログ制御ループとして実現化され得る。これに関して、閉ループ制御回路は、コンパレータの遅延に応じて充電されるキャパシタを含み得る。キャパシタの充電は、コンパレータの遅延を示すサンプルキャパシタの充電と並行して同時に実行され得る。閉制御ループからのキャパシタによって決定された信号は、そのオフセットを設定するために整形され、コンパレータに転送され得る。
【0021】
アナログ閉ループ制御回路は、遅延依存信号から基準信号を減算するための減算器を備え得る。減算器の下流に接続された積分器は、減算器からの出力信号を積分し、積分された信号をコンパレータの入力端子に転送して、コンパレータのオフセットを生成することができる。オフセットは、積分器の出力がコンパレータの基準入力または積分器の補助端子に接続されて、コンパレータのオフセットを設定することで生成されることができる。増幅器が積分器の代わりに使用されることもできる。アナログコンパレータの遅延補償制御ループには、減算器などのアクティブな回路要素が含まれる。アクティブな回路要素は、ＰＶＴ変動の影響を受けることがあるが、制御ループの動的操作により、依然としてコンパレータの遅延を補償することができる。
【0022】
スイッチトキャパシタ増幅器は、差動構成で実現され得る。差動構成では、別のサンプルキャパシタが、スイッチを介してコンパレータの別の入力端子に接続され得、別の増幅キャパシタが、コンパレータの別の入力に接続され得、回路の差動動作を可能にする対称回路形状を生成する。充電電流源と放電電流源が、増幅キャパシタの間で接続され、サンプルキャパシタの充電と放電を可能にする。コンパレータの各入力端子に接続された対応するサンプルキャパシタを使用する代わりに、コンパレータの入力端子間に１つのサンプルキャパシタを差動接続することもできる。
【0023】
上で説明したスイッチトキャパシタ増幅器は、パイプライン型アナログ－デジタル変換器（ＡＤＣ）で使用され、前のステージからの残差信号を増幅し、次のステージに転送されることができる。パイプライン型ＡＤＣは、少なくとも２つ以上の変換器ステージを備え得る。変換器ステージは、互いに直列に接続されている。変換器ステージの少なくとも１つ以上は、変換されるアナログ信号用の入力信号用の端子と、入力端子に接続されたアナログ－デジタル変換器と、アナログ－デジタル変換器の下流に接続されたデジタル－アナログ変換器と、を備える。減算器は、ＤＡＣからのアナログ入力信号とアナログ再変換信号の間で減算を実行する。スイッチトキャパシタ増幅器は、減算器の出力端子に接続され、減算器によって供給される残差信号を増幅する。増幅器の出力信号は、次のステージの入力端子に転送される。次のステージは、上で説明したのと同じ構造を有する別のステージであり得るか、または単一のＡＤＣを含むパイプライン型ＡＤＣの最終ステージであり得る。
【0024】
パイプライン型ＡＤＣでは、残差信号の増幅用のスイッチトキャパシタ増幅器が、速度と電力のボトルネックをもたらし、変換の精度にとって非常に重要になっている。本開示の原理によるスイッチトキャパシタ増幅器を使用すると、オフセット補償による遅延を最小化することによってＡＤＣの動作速度が改善される。オフセット補償は、ＰＶＴロバストであるように、閉制御ループで実行される。増幅キャパシタとサンプルキャパシタの静電容量比によって、増幅率が決まる。この静電容量比は容易に再現でき、そのため精度が保証される。さらに、これはスケーラブルであり、増幅器設計が、他の製造プロセスにおいて、かつ、他の技術用途において、再利用できるようになっている。
【0025】
１つ以上の変換器ステージでのアナログ－デジタル変換器は、逐次比較型（ＳＡＲ）ＡＤＣであり得る。ＳＡＲ ＡＤＣは各々が、前のステージにおいて最上位ビットを変換するための、かつ、次の１つ以上のステージにおいて、いくつかの最下位ビットを変換するための複数のキャパシタを備える。本開示の原理によるスイッチトキャパシタ増幅器は、前のステージの出力と次のステージの入力との間に接続され、それによって前のステージによって提供される残差信号を増幅する。ＳＡＲ ＡＤＣの概念では、残差増幅器のコンパレータは、残差信号のコンパレータベースのスイッチトキャパシタ増幅を含む複数の機能で使用でき、また、両方の操作が異なる時点で実行されるため、ＳＡＲアルゴリズムのコンパレータとして使用できる。
【0026】
パイプライン型ＡＤＣの実施形態によれば、スイッチトキャパシタ増幅器のデジタル閉ループ制御回路の時間－デジタル変換器は、サンプルキャパシタを放電する時間を決定するためにも使用されることができる。この時間はアナログ信号の範囲を示しており、ＴＤＣ出力信号が、次の変換器ステージに転送され、後続の変換器ステージにおいてズーム範囲を設定できるようになっている。具体的には、ＴＤＣは、サンプルキャパシタの放電中に、コンパレータの遅延を含む仮想接地状態が検出されるまでの時間を検出する。ＴＤＣ出力信号は、ＴＤＣの出力信号である決定された放電時間に応じて、後続のステージのキャパシタの少なくともサブセットをプリセットするために、後続のステージに接続された下流に転送される。後続のステージの最上位キャパシタをプリセットすると、後続のステージで行われる残差変換のためのズーム範囲を設定する効果がある。デジタル閉ループ制御回路のＴＤＣが、これにより再利用され、パイプライン型ＡＤＣコンセプトでの変換速度を向上させることができる。
【0027】
さらなる実施形態によれば、パイプライン型ＡＤＣの精度は、基準信号を互いに整合させることによって向上され得る。ＳＡＲの概念によれば、ＳＡＲ ＡＤＣのキャパシタには、基準電圧電位とサンプリングされるアナログ入力信号が交互に供給される。その基準電圧電位とスイッチトキャパシタ増幅器の充電電流及び放電電流を相互に相関させるために、回路が使用されることができる。相関回路は、基準電圧電位からの基準電流を生成することができ、また、電流ミラー回路は、基準電流からスイッチトキャパシタ増幅器のための充電及び放電電流を生成するために使用されることができる。
【0028】
一実施形態では、対応する回路は、トランジスタと、トランジスタのソース端子と接地端子との間に接続されたオーム抵抗器と、誤差増幅器を含む制御ループと、を含み得る。トランジスタのドレイン端子は、基準電流をシンクし、そこから充電電流と放電電流が引き出される。誤差増幅器は、抵抗器からの信号を受け取り、それをＳＡＲ変換器キャパシタにも印加される基準電圧と比較する。誤差増幅器は、基準電流が基準電圧に直接関係するようにレギュレーションを提供する。オーム抵抗は実質的に温度不変であり、そのため、基準電圧と基準電流の相関関係は温度安定性がある。誤差増幅器は、相関精度をさらに高めるためにオフセット補償され得る。基準電流生成回路をスケーリングする場合、通常、基準電圧と基準電流の適切な相関関係を維持するために、オーム抵抗を予測可能にスケーリングすることが可能である。
【0029】
前述の一般的な説明と以下に述べる詳細な説明とは、共に例示的なものであり、特許請求の範囲で請求された本技術にさらなる説明を加えることを意図していると理解すべきである。添付の図面は、さらなる理解を提供するために含まれており、この説明に組み込まれ、その一部を構成する。図面は、１つ以上の実施形態を示し、この説明とともに、様々な実施形態の原理及び動作を説明するのに役立つ。図面の異なる図の同一要素は、同一参照記号で示される。
【図面の簡単な説明】
【0030】
【図1】デジタル閉制御ループ回路を使用する本開示の原理によるコンパレータベースのスイッチトキャパシタ増幅器を示す。
【図5】アナログ閉ループ制御回路を使用する本開示の原理によるコンパレータベースのスイッチトキャパシタ増幅器の別の実施形態を示す。
【図6】パイプライン型アナログ－デジタル変換器のブロック図を示す。
【図10】ズーム範囲の設定を有効化するＳＡＲ ＡＤＣの主な回路図を示す。
【図12】基準電圧に相関する電流を生成するための回路を示す。
【図13A】ズーム範囲を使用するパイプライン型ＳＡＲ ＡＤＣの詳細図を示す。
【図15】デジタル閉制御ループ回路を使用する差動構成における本開示の原理によるコンパレータベースのスイッチトキャパシタ増幅器を示す。
【図16】コンパレータベースのスイッチトキャパシタ増幅器の差動構成において使用される単一のサンプルキャパシタを示す。
【発明を実施するための形態】
【0031】
本開示は、これから、本開示の実施形態を示す添付の図面を参照して、以下により完全に説明される。しかしながら、本開示は、多くの異なる形態で具体化されることができ、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が本開示の範囲を当業者に完全に伝えるように提供される。図面は、必ずしも一定の縮尺で描かれているわけではないが、本開示を明確に説明するように構成されている。
【0032】
図１は、コンパレータベースのスイッチトキャパシタ増幅器のブロック図を示す。増幅器は、入力端子がサンプルキャパシタ１２０及び増幅キャパシタ１３０に結合されている中心構成要素としてのコンパレータ１１０を備える。具体的には、サンプルキャパシタ１２０の端子は、コンパレータ１１０の入力端子に切り替え可能に接続されている。スイッチ１２２が、サンプルキャパシタ１２０の端子とコンパレータ１１０の入力端子との間に接続されている。増幅キャパシタ１３０の端子は、コンパレータ１１０の入力端子に接続されている。増幅キャパシタ１３０の端子はまた、サンプルキャパシタ１２０の端子に接続されているスイッチ１２２にも接続されている。コンパレータ１１０の出力端子は、スイッチ１４１、１４２を操作する制御信号Ｅ１及びＥ２を生成するコントローラ１４０に結合されている。スイッチ１４１は、正の供給電位ＶＤＤに接続された電流源１３５と直列に接続されている。スイッチ１４２は、接地電位ＧＮＤに接続された電流源１３６と直列に接続されている。電流源１３５、１３６及び対応するスイッチ１４１、１４２は、増幅キャパシタ１３０の端子に接続されている。負荷キャパシタ１６０は、電流源１３５、１３６と増幅キャパシタ１３０との間のノードに接続されている。負荷キャパシタは、増幅器の出力に接続された容量性負荷ＣＬを表す。
【0033】
いくつかのスイッチが、増幅器を操作し、スイッチトキャパシタ動作を実行するために設けられている。サンプルキャパシタ１２０の端子は、対応するスイッチ１２１及び１２３を介して、増幅される入力電圧ｖｉｎが供給される入力端子１２５及び接地電位にそれぞれ交互に接続されることができる。サンプルキャパシタ１２０の別の端子は、対応するスイッチ１２２及び１２４を介して、コンパレータ１１０の入力端子の１つ及び接地電位にそれぞれ交互に接続されることができる。スイッチは、重複しないクロック信号φ１、φ２によって操作される。図１に示す回路では、コンパレータ１１０の負の入力端子「－」は、サンプルキャパシタ１２０及び増幅キャパシタ１３０に接続され、一方で、正の入力端子「＋」は、接地電位ＧＮＤに接続されている。分極を逆にして、正の入力をキャパシタ１２０、１３０に接続し、負の入力を接地電位に接続することも可能である。図１に示される増幅器は、シングルエンド構成であり、入力信号は、シングルエンド方式で接続されたサンプルキャパシタ１２０によって供給される。
【0034】
動作中、サンプルキャパシタ１２０は入力電圧ｖｉｎで充電され、増幅キャパシタ１３０及び負荷キャパシタ１６０は、信号φ１のアクティブフェーズ中に短絡及び放電される。次に、サンプルキャパシタは、信号φ２のアクティブフェーズ中に、入力端子１２５から接続解除され、接地電位とコンパレータ１１０の入力端子との間に接続される。第１の制御信号Ｅ１は、スイッチ１４１を閉じ、増幅キャパシタ１３０を通してサンプルキャパシタ１２０を放電するために、アクティブになる。図２の波形図に示されるように、コンパレータ１１０の負の入力ノード「－」における電圧ｖｎは、コンパレータが仮想接地状態２１０を検出するまで、電流源１３５から電流ｉｃｏａｒｓｅを供給することによって上昇する。仮想接地では、コンパレータ１１０の負の入力での入力電圧ｖｎは、図２の２１０に示すように、接地電位ＧＮＤであるコンパレータ１１０の正の入力での電圧に等しくなる。電荷は、コンパレータがＧＮＤに近づく仮想接地を検出するまで、電流源１３５からの電流ｉｃｏａｒｓｅによってサンプルキャパシタ１２０から除去される。放電電流がフィードバックキャパシタ１３０を通過すると、サンプルキャパシタ１２０の電圧は、キャパシタ１３０、１２０の静電容量の比率、Ｃｓａｍｐｌｅ／Ｃａｍｐによって増幅されたように見える。従って、ゲインは理想的にはキャパシタ比率にのみ依存する。しかしながら、実際には、コンパレータ遅延は、コンパレータ１１０の負の入力端子での入力電圧ｖｎのオーバーシュート２１１をもたらす。
【0035】
次に、信号Ｅ１による高速粗放電フェーズの後に、より低い充電電流ｉｆｉｎｅを使用する、コントローラ１４０によって生成された第２の制御信号Ｅ２の第２の微充電フェーズが続き、これがコンパレータ１１０の負の入力において入力電圧ｖｎの別の接地状態２２０になる。仮想接地点２２０で別の小さなオーバーシュートが発生する可能性があるが、電流が比較的低いため、このオーバーシュートは無視できる。第２の制御信号Ｅ２がアクティブであるときの第２の微電流フェーズは、かなりの量の時間を消費することがある。図２に示すように、微充電フェーズの期間ｔ２は、粗放電フェーズの期間ｔ１の約３倍である。信号Ｅ１、Ｅ２は、コンパレータ１１０の出力端子の電圧Ｖｃに応答して、コントローラ１４０によって供給される。放電フェーズの間、スイッチ１４１は閉じられ、放電電流源１３５から電流ｉｃｏａｒｓｅを供給し、一方で、スイッチ１４２は開いている。微充電フェーズの間、スイッチ１４２は閉じられ、電流源１３６を介して電流ｉｆｉｎｅを供給し、一方で、スイッチ１４１は開いている。
【0036】
本開示の原理によれば、オーバーシュートを補償し、それによってサンプルキャパシタの微充電のフェーズを低減するために、閉制御ループが提供される。閉ループ制御回路は、コントローラ１４０の出力１４１とコンパレータ１１０の入力端子１１５との間に接続されている。閉ループ制御回路は、コンパレータ１１０のオフセットを制御するために信号Ｄｏｆｆｓｅｔを生成する。制御ループは反復的に動作し、オーバーシュートを可能な限りゼロに近づける。図２に示されている領域２３０で見られるように、充電／放電フェーズの次のパフォーマンスでのオーバーシュートははるかに少なくなる。それに対応して、コンパレータ１１０の入力１１５に供給される信号Ｄｏｆｆｓｅｔは、動作時間が増加するにつれて低減する。定常状態では、微電流ｉｆｉｎｅによる充電フェーズがはるかに短くなり、増幅動作が高速化される。閉ループ制御回路は動的に動作し、図１の増幅回路が開始される度にコンパレータ１１０のオフセットを調整する。従って、スイッチトキャパシタ増幅器回路の製造プロセスの変動によって引き起こされる何らかの回路の固有の変動、または供給電圧ＶＤＤの変動によって引き起こされる何らかの変動、または温度などの他の周囲条件によって生成される変動、いわゆるＰＶＴ変動は、閉ループ制御回路によって可能な限りゼロに近く動的に低減される。
【0037】
閉ループ制御回路は、時間－デジタル変換器（ＴＤＣ）１５１を含み、これは微充電フェーズ（その間に電流源１３６の微充電電流ｉｆｉｎｅがスイッチ１４２の閉フェーズを通じて供給される）を表す制御信号Ｅ２の時間ｔ２を測定する。時間－デジタル変換器１５１は、その期間のデジタル表現である出力信号ＤＴＤＣを生成する。この期間は、コンパレータ１１０の遅延に対応し、これは、その入力での仮想接地状態の検出から、コンパレータ出力での対応する出力信号Ｖｃの設定までの伝播時間である。積分器１５３は、ＴＤＣ１５１の下流に接続され、デジタル信号ＤＴＤＣを、コンパレータ１１０の端子１１５に供給されるオフセット制御信号Ｄｏｆｆｓｅｔに統合する。積分器１５３は、デジタル積分器であり得る。代替的に、デジタル積分器１５３の代わりに、デジタルゲインブロックも使用されることができる。さらに、減算器１５２が、ＴＤＣ１５１と積分器１５３との間に供給されることができ、デジタル時間情報ＤＴＤＣから端子１５５における一定信号Ｄｃを減算する。デジタル信号Ｄｃは、ＴＤＣ出力信号ＤＴＤＣがゼロであるときに、正のフィードバック値を有効にするために、ゼロよりもわずか上に設定される。これは、開始直後に微フェーズが非アクティブ化されたときの、正の初期コンパレータオフセットで発生する。従って、負のフィードバック値を有効にすることは、このデッドゾーンから抜け出すのに役立つ。減算器１５２及びデジタルプリセット信号Ｄｃは、双方向コンパレータオフセット調整のための負のフィードバック値を有効にする。これにより、双方向制御ループが安定する。従って、ＴＤＣ１５１の出力信号は、常に少なくともゼロまたはゼロよりも大きいことが保証される。デジタル信号Ｄｃはループに注入され、正のフィードバック値を有効にする。これは、ＴＤＣ出力がゼロのときに該当し得る。ループが収束すると、デジタル信号Ｄｃはゼロに設定される。これにより、ゼロであるオーバーシュートが残り、線形信号が統合された線形制御ループを有効にし、ここで、制御ループが安定化され、誤差はゼロになる。
【0038】
図３は、プリ増幅器ステージと、プリ増幅器のオフセットを設定するための差動プリ増幅器ステージの分岐の各々についてのデジタル－アナログ変換器（ＤＡＣ）と、を詳述するコンパレータ１１０の実施形態を示す。ＤＡＣは、ＴＤＣ１５１によって提供される時間信号ＤＴＤＣに依存する信号Ｄｏｆｆｓｅｔによって制御され、分岐の１つに印加される対応する電流に信号を変換する。印加された電流は、差動プリ増幅器ステージに非対称性を挿入し、オフセットをもたらす。閉制御ループは、コンパレータの遅延が実質的に補償されるようにオフセットを引き起こす。
【0039】
より詳細には、図３は、差動プリ増幅器ステージの負の分岐３１１及び正の分岐３１２を有するプリ増幅器ステージ３１０を示している。デジタル－アナログ変換器３２０は、端子３２１で電流を生成し、分岐３１１を通る電流に追加される。ＤＡＣ３２０は、信号Ｄｏｆｆｓｅｔの負の値を受信し、一方で、対応するＤＡＣ３３０は、信号Ｄｏｆｆｓｅｔが正の値を有するとき、対応する電流を正の分岐３１２に加える。電流を生成するＤＡＣの多くの可能性が考えられる。図３は、一連のバイナリ加重電流ＩＵ、２ＩＵ、．．．、２Ｍ－１ＩＵを備えるＤＡＣの一例を示している。スイッチは、各電流源に直列に接続され、各スイッチは、デジタル値Ｄｏｆｆｓｅｔによって制御され、スイッチを制御する信号に依存して、ＤＡＣ３２０の出力３２１でバイナリ加重電流に寄与するようになっている。ＤＡＣ３２０は、負のデジタル制御値に使用されるが、ＤＡＣ３３０は、対応する構造を有し、スイッチは、正のデジタル制御値によって制御される。デジタルコードＤｏｆｆｓｅｔは、コンパレータのオフセットを個別のステップでプログラムする。コンパレータの遅延は、入力スロープに依存するため、オフセット補償は、サンプルキャパシタが放電されたときの粗電流フェーズの結果に基づいて実行される。サンプルキャパシタが充電される微電流フェーズでは、必要とされるオフセットは異なるが、充電が遅いため、遅延とオフセットの影響は無視できる。
【0040】
図４は、時間－デジタル変換器１５１の実現例を示している。ＴＤＣは、コンパレータ１１０における仮想接地検出に応答して生成されたコンパレータ１１０の出力信号Ｖｃのスイッチングに応答して生成された制御信号Ｅ２の（立ち上がり）エッジに応答して開始インパルスＴＤＣｓｔａｒｔを受信する。インパルスＴＤＣｓｔａｒｔは、サンプルキャパシタの微充電フェーズの開始に応答して生成される。インパルスＴＤＣｓｔａｒｔは、信号Ｅ２が、図１に示されるように立ち上がりまたは立ち下がりエッジを有するときにインパルスを形成する制御信号Ｅ２を受信するインパルス形成回路１４５によって形成され得る。インパルスＴＤＣｓｔａｒｔは、いくつかの回路の、例えば２Ｍ遅延回路４２０、４２１、４２２の直列接続を備える遅延チェーン４１０を介して伝播する。各遅延回路は、伝播するインパルスにＴＤの遅延を適用する。停止信号ＴＤＣｓｔｏｐのインパルスは、遅延回路４２０、．．．、４２２の各々の出力に接続されたエンコーダ４４０をトリガーして、遅延チェーン内で伝播する開始インパルスの現在の状態をフリーズする。エンコーダ４４０は、閉ループ制御回路内で転送されるデジタル出力信号ＤＴＤＣを提供する。停止信号インパルスＴＤＣｓｔｏｐは、コンパレータ１１０において別の仮想接地検出に応答して生成されたコンパレータ１１０の出力信号Ｖｃのスイッチングに応答して生成された制御信号Ｅ２の別の（立ち下がり）エッジに応答して生成される。インパルスＴＤＣｓｔｏｐは、サンプルキャパシタの微充電フェーズの終了に応答して生成される。インパルスＴＤＣｓｔｏｐは、サンプルキャパシタの微充電フェーズの終了に応答して生成される。開始インパルスＴＤＣｓｔａｒｔは、時間－デジタル変換器の遅延回路のチェーンを介して伝播する。停止インパルスＴＤＣｓｔｏｐを受信すると、出力信号ＤＴＤＣが生成される。出力信号ＤＴＤＣは、遅延回路のチェーンの現在のスイッチステータスを決定し、これは、遅延回路のチェーンを通って伝播する開始インパルスの伝播状態によって与えられ、このステータスは、停止インパルスが遅延回路のチェーンを通って伝搬する期間を示す。出力信号ＤＴＤＣは、停止インパルスの受信時の遅延回路のチェーンのステータスを示す。出力信号ＤＴＤＣは、微充電フェーズの測定値であり、その持続時間を示すものであり、従って、コンパレータの遅延の測定値である。
【0041】
本実施形態では、図４に示される時間－デジタル変換器は、サンプルキャパシタの微充電フェーズを決定する第２の制御信号Ｅ２の立ち上がりエッジ及び立ち下がりエッジによって示されるコンパレータ１１０のスイッチングイベントに関する開始インパルスＴＤＣｓｔａｒｔ及び停止インパルスＴＤＣｓｔｏｐを使用する。この期間ｔ２は、コンパレータ１１０のスイッチング遅延を示し、比例的に関連付けられている。
【0042】
図４の右側部分には、遅延チェーン４１０の遅延回路４２０、４２１、４２２のうちの１つ以上またはすべての実現化の例が示されている。遅延回路は、電流スターブ型インバータセルを含み、これは、供給電圧端子のいずれかの側に電流制限トランジスタを含む第１の電流スターブ型インバータ４３１を含む。例えば、接地電位ＧＮＤの側では、電流ミラー４３２が、第１のインバータのＮＭＯＳトランジスタ４３３と接地電位用の端子との間に接続されている。電流ミラーは、第１のインバータ４３１の供給経路にミラーリングされる電流Ｉｂｉａｓによって制御される。Ｉｂｉａｓへの電流を制限する対応する電流ミラーが、インバータ４３１の供給電位ＶＤＤへの経路に設けられている。第１のインバータ４３１が高から低または低から高に切り替えられるとき、切り替え電流は、電流Ｉｂｉａｓによって制限され、その結果、切り替え操作の遅延が生じる。第２のインバータ４４１は、第１のインバータ４３１の下流に接続されて、鋭いエッジを生成し、伝播するインパルスの適切な極性を生成する。
【0043】
遅延チェーン４１０の遅延回路４２０、４２１、４２２は、動的回路として実装されているため、かなりのＰＶＴ変動の影響を受ける可能性がある。しかしながら、閉ループ構成が、時間－デジタル変換器の出力信号ＤＴＤＣをゼロに駆動し、その結果、コントローラの動作が正確な、絶対精度に依存しないことから、このことは、閉ループ制御回路の本発明のトポロジでは問題にならない。遅延チェーンの有効ステップサイズは、十分なマージンのために遅延チェーンと制御ループを設計することによって達成できる、制御ループの安定した範囲内にとどまるだけで十分である。これは、時間－デジタル変換器のＰＶＴ拡散の影響を受ける有効なループ収束時間であり、回路の電源投入後の初期サイクルにのみ影響を与える。閉制御ループが安定すると、実際のコンパレータベースの増幅器の性能は、時間－デジタル変換器の特性に依存しなくなる。
【0044】
図１に示すコンパレータベースのスイッチトキャパシタ増幅器、並びに主要構成要素が図３及び４に示されるデジタル閉ループ制御は、動的消費電力のみを必要とし、そのため、定常状態での消費電力は比較的低くなる。回路は、完全にデジタルで動作し、より小さな処理済みフィーチャサイズ、かつ、より小さな処理済みノードにスケーラブルであるようになっている。閉ループ制御概念は、コンパレータの遅延をゼロまたはほぼゼロに動的に調整する。制御ループは、完全にデジタルで動作し、アクティブなゲイン依存要素が含まれておらず、そのため、回路が容易にスケーラブルであることを可能にしている。同じ回路設計が、ダウンスケールしたフィーチャサイズを有する製造プロセスで使用され得、回路の正しい機能が保証される。
【0045】
ここで図５を参照すると、コンパレータベースのスイッチトキャパシタ増幅器のコンパレータ遅延を補償するための別の閉ループ制御ソリューションが示されており、これは、図１に示されているソリューションの代替案である。図５に示される回路は、第２の制御信号Ｅ２がアクティブであるときに電流源５２２によって充電される遅延キャパシタ５２１を含む。キャパシタ５２１における電圧信号ＶＤ内の情報は、そのオフセットを制御するためにコンパレータ５１０の入力に転送される。その正の入力で電圧信号ＶＤを受信する減算器５２３が設けられている。減算器５２３の負の入力には、固定電圧電位Ｖｃが供給される。電圧Ｖｃの機能は、図１の端子１５５に示されているデジタルプリセット信号Ｄｃの機能に対応している。積分器５２４は、減算器５２３の出力とコンパレータ５１０の正の入力との間に接続されている。減算器５２３及び積分器５２４は、アクティブな構成要素を含み得るアナログデバイスであり、これらのデバイス自体がＰＶＴ変動の影響を受け得るようになっている。しかしながら、コンパレータ５１０のオフセット制御は、動的閉制御ループで実行されており、そのため、コンパレータの補償されたスイッチング遅延は、定常状態でのＰＶＴ変動から独立している。
【0046】
コンパレータ１１０、５１０のオフセット制御は、異なる方法で実行され得る。オフセット設定信号は、コンパレータの正と負の入力端子のうちの１つを介して、またはオフセットの設定を生じさせる補助入力を介して入力され得る。デジタルケースでオフセットを設定する１つの例は、図３に関連して上で説明されている。
【0047】
図１及び図５に関連して示されているスイッチトキャパシタ増幅器は、パイプライン型アナログ－デジタル変換器（ＡＤＣ）に関連して残差増幅器として使用され得る。パイプライン型ＡＤＣの一般的な例を図６に示す。パイプライン型ＡＤＣは、直列方式で接続された、いくつかの変換器ステージ６１０、６２０、６３０を備える。ステージの各々は、ステージ６１０に関連して説明されたものと実質的に同じ回路構造を有する。ステージ６１０は、端子６１６においてアナログ入力信号ｖｉｎを受信する。サンプルアンドホールド（Ｓ＆Ｈ）ステージが有用であることがある。入力信号は、サンプルキャパシタＣｓａｍｐｌｅに記憶され、アナログ－デジタル変換器６１１は、Ｎ個のビットなどのビットのサブセットをデジタルドメインに変換する。Ｎ個の変換されたビットは、すべてのステージに共通のコンバイナステージ６４０に転送される。ＡＤＣ６１１からのデジタルビットは、デジタル－アナログ変換器６１２によってアナログドメインに再変換される。アナログ再変換された信号は、減算器６１３においてアナログ入力信号ｖｉｎから減算される。従って、減算器６１３は、ＤＡＣ６１２の出力及び入力端子６１６に接続されている。減算器６１３の出力は、そのステージの残差電荷を蓄積するキャパシタ６１５に接続されている。電荷は、残差増幅器６１４によってフル信号スイングに変換され、これは、図１及び図５に示すような、コンパレータ遅延を補償するための閉ループ制御回路を含む、コンパレータベースのスイッチトキャパシタ増幅器のような、上で説明した増幅器の実施形態の１つであり得る。
【0048】
パイプライン型トポロジは、６２０などの連続するステージへの入力信号であるフルスケール信号への６１０などの前のステージの残差信号の増幅を必要とする。ステージ６２０は、ステージ６１０に関連して説明された変換と同様に、Ｍ個のビットの別のサブセットの変換を実行する。ステージ６１０、６２０、．．．、６３０のすべての追加出力は、完全に変換されたデジタル信号を生成するコンバイナ６４０に転送される。前のステージは、入力信号の別の次のサンプルを変換できるが、一方で、連続するステージは、入力信号の前のサンプルを変換しており、パイプライン動作が行われるようになっている。このようなパイプライン型ＡＤＣでは、増幅器６１４などの残差増幅器が、消費電力と変換速度のボトルネックになっている。図１及び５に関連して説明した原理による残差増幅器は、精度とＰＶＴロバストネスに影響を与えるコンパレータの遅延がない線形セトリング（linear settling）を提供する。本開示の原理による残差増幅器の使用は、ＰＶＴの許容度及び精度を損なうことなく、パイプライン型ＡＤＣにおける全体的な変換時間を高速化する。
【0049】
図７は、図６に示したＡＤＣなどのパイプライン型ＡＤＣでの残差増幅器としてのコンパレータベースのスイッチトキャパシタ増幅器の使用を示している。前のステージ７１０の残差信号は、コンパレータベースのスイッチトキャパシタ増幅器７２０のサンプルキャパシタとして機能する残差キャパシタ７１１に記憶される。サンプリングキャパシタ７１１は、残差電荷を保持するすべてのＤＡＣキャパシタの合計である。増幅器７２０の出力負荷キャパシタは、次のステージ７３０のサンプルキャパシタ７３１である。
【0050】
パイプライン型ＡＤＣ構成に有用なコンパレータベースのスイッチトキャパシタ増幅器の実施形態を図８に示す。図８は、デジタル閉ループ制御を有する図１のコンパレータベースのスイッチトキャパシタ増幅器を示し、第１の制御信号Ｅ１のアクティブフェーズ中に粗電流源ｉｃｏａｒｓｅを介してサンプルキャパシタ８２０を放電する時間を決定するようにさらに構成された時間－デジタル変換器８５１を含んでいる。放電時間は、コンパレータ遅延を含む仮想接地状態９１０が達成されるまで、コンパレータ８１０の入力電圧ｖｎのランピングを含む。サンプルキャパシタ８２０の放電のための時間は、ＴＤＣ８５１による開始インパルスＴＤＣｓｔａｒｔ１及び停止インパルスＴＤＣｓｔｏｐ１によって示されている（図９）。ＯＲゲート８３０は、制御信号Ｅ１とＥ２との間にＯＲ動作を生成し、そのため、信号Ｅ１、Ｅ２の両方がＴＤＣ８５１に転送される。ＴＤＣ８５１の出力信号ＴＤＣｏｕｔは、パイプライン型ＡＤＣのステージ６２０などの連続するステージのズーム範囲を設定するために使用され、ＴＤＣｏｕｔ値は、ステージ６１０などの前のステージから取得される。サンプリングキャパシタ８２０は、粗電流源８３５の定電流ｉｃｏａｒｓｅによって放電されるので、総放電時間は信号依存である。従って、放電時間は残差電圧に関する情報を含んでいる。ＴＤＣ８５１によって測定された放電時間は、放電時間をデジタルに変換するために再利用される。放電時間は信号依存であるため、パイプライン型ＡＤＣの後続の変換器ステージで、図１０及び図１１に関連して詳しく説明されているズーム範囲を設定するために使用できる。
【0051】
図１０は、パイプライン型ＡＤＣの変換器ステージの１つにあるＡＤＣ６１１などのアナログ－デジタル変換器の実施形態を示している。図１０は、逐次比較アルゴリズムに従ってアナログ－デジタル変換を実行する逐次比較型（ＳＡＲ）ＡＤＣ１００１を示している。ＡＤＣは、キャパシタ１０１０、１０１１、１０１２、１０１３、１０１４、１０１５、１０１６、１０１７など、いくつかのキャパシタを備える。キャパシタ１０１０、．．．、１０１７は、他の加重原理も可能であるが、バイナリ加重を有することができる。キャパシタは基準電圧ｖｒｅｆで事前充電され、次いで、サンプリングされる電圧ｖｉｎに接続される。端子１０４１は、基準電圧ｖｒｅｆを供給し、端子１０４２は入力電圧ｖｉｎを供給する。コンパレータ１０３０は、ＳＡＲコントローラ１０６０によって実行される逐次近似アルゴリズムの決定を行う。
【0052】
本開示の原理によれば、ズーム範囲セレクタ１０４０には、図８に示されるＴＤＣ８５１からの出力信号ＴＤＣｏｕｔが供給される。信号ＴＤＣｏｕｔは、図８及び図９に関連して説明されるように、粗電流源８３５を通るサンプルキャパシタ８２０の放電動作の放電時間を表す。ズーム範囲セレクタ１０４０は、ズームキャパシタ１０１４、１０１５、１０１６、１０１７の１つ以上への電荷をプリセットする。図１０に示す例では、４つのズームビットであるビット４［１：０］、ビット３［１：０］が使用されている。
【0053】
図１１は、４つのズームビットに関連する範囲を示す。本例では、７つのズーム範囲を区別するためにズームビットの７つの組み合わせが使用されている。ズームビットを使用してズーム範囲を設定することで、ＴＤＣ８５１の出力信号ＴＤＣｏｕｔによって提供される推定値の上下の範囲をカバーすることができる。これにより、変換サイクルを増やすことなく、誤差許容範囲が提供される。ズームビットの使用は、パイプライン型ＡＤＣのＡＤＣがＳＡＲ構成を有する場合に特に有用である。時間－デジタル変換器の出力によって生成されるズームビットに対するＴＤＣ範囲の広がりは、許容範囲の影響を受ける。必要な許容範囲を達成するには、増幅器回路で使用される電流源の電流が、ＳＡＲサンプリングプロセスで使用される基準電圧に関連付けられる必要がある。端子１０４１においてサンプリングキャパシタに供給される基準電圧ｖｒｅｆと、交互に端子１０４２において供給されるサンプリングされる入力電圧ｖｉｎと、の間での必要な許容範囲を達成するための回路１０５０は、放電電流源８３５及び充電電流源８３６の粗電流ｉｃｏａｒｓｅ及び微電流ｉｆｉｎｅに関連付けられるものである。
【0054】
図１２は、電圧ｖｒｅｆと電流ｉｃｏａｒｓｅとの間の相関を可能にするための相関回路１０５０を示している。この回路は、ＭＯＳトランジスタ１２３０を備え、そのソース端子は、オーム抵抗器１２４０を介して接地電位ＧＮＤに接続されている。抵抗器１２４０における電圧は、抵抗器１２４０における電圧と端子１０４１からの基準電圧ｖｒｅｆとの間の差を決定する誤差増幅器１２１０にフィードバックされる。誤差増幅器１２１０の出力は、トランジスタ１２３０のゲート端子を制御する。ＭＯＳトランジスタ１２３０のドレイン端子における基準電流ｉｒｅｆは、基準電圧ｖｒｅｆと密接に関連している。粗電流源１３５、８３５及び微電流源１３６、８３６などのスイッチトキャパシタ増幅器で使用される電流は、対応する電流ミラー１２５１、１２５２を介して基準電流ｉｒｅｆから生成される。回路１０５０は、オーム抵抗器１２４０を使用し、それ自体がＰＶＴ変動の影響を受ける。しかしながら、オーム抵抗器の設計と製造は、十分に制御可能なプロセスである。回路をより小さなフィーチャサイズにスケーリングするとき、必要に応じて、抵抗器１２４０を予測可能な方法で再設計することも簡単であり、そのため、図１２に示す回路も、アクティブ構成要素と抵抗器１２４０などのＰＶＴ関連構成要素を含んでいても予測可能な方法でスケーラブルになる。
【0055】
図１３（図１３Ａ及び図１３Ｂからなる）並びに図１４は、残差増幅器として本開示の原理によるコンパレータベースのスイッチトキャパシタ増幅器を使用する２ステージパイプライン型アナログ－デジタル変換器を示している。図１３は、回路構造を示し、図１４は、図１３の回路の関連信号の波形を示す。ＡＤＣは、ＳＡＲアーキテクチャを使用して、１２ビット［ビット０．．．．ビット１１］の出力信号を生成する。第１のステージ１３１０は、５つの最上位ビット（ＭＳＢ）を変換し、一方で、第２のステージ１３３０は、７つの最下位ビット（ＬＳＢ）の分解能で第１のステージからの増幅された残差を変換する。残差増幅器１３２０は、第１のステージ１３１０と第２のステージ１３３０との間に接続され、第１のステージ１３１０からの出力信号ｖｎを受信して、それを次のステージ１３３０によって転送及びサンプリングされる全範囲Ｖｒｅｓｉｄｕｅに増幅する。コントローラ１３４０は、適切な第１及び第２のステージ動作、増幅器のスイッチトキャパシタ動作、並びに変換されたデジタルビットの収集を実行するための制御信号を生成する。
【0056】
コントローラは、残差増幅器１３２０のＴＤＣ及び第２のステージ１３３０のズーム範囲キャパシタに関連して、ズーム範囲検出及びズーム範囲制御を実行するように構成されている。スイッチトキャパシタ増幅器１３２０のオフセット制御ループのＴＤＣは、第１のステージ１３１０からのサンプルキャパシタの放電時間を示す出力信号ＴＤＣｏｕｔを生成するために再利用される。放電時間は、サンプルキャパシタの放電が開始されてから仮想接地状態に達するまでの時間に、インパルスＴＤＣｓｔａｒｔ１からＴＤＣｓｔｏｐ１の間の信号Ｅ１のアクティブフェーズによって示されるコンパレータ遅延を加えた持続時間である。第１のステージ１３１０から取得したこのＴＤＣｏｕｔ値は、第２のステージ１３３０のズーム範囲キャパシタを設定するために使用され、ビット５［１：０］、ビット６［１：０］などの４ビットを表す。第１のステージ１３１０は、第１のステップにおいて残差増幅器１３２０に動作可能に接続され得る。第２のステージ１３３０は、次の第２のステップにおいて残差増幅器１３２０に動作可能に接続され得、ズーム範囲は、第１のステージ１３１０が残差増幅器１３２０に接続されたときに取得されたＴＤＣｏｕｔ値に応答して設定される。
【0057】
図１３に示す回路は、コンパレータベースのスイッチトキャパシタ増幅器１３２０が、オフセット補償のために閉ループ制御を使用して、コンパレータ遅延に応答してオーバーシュートを低減するために、向上した動作速度を有する。回路は完全にデジタルで動作するため、回路がＣＭＯＳ製造プロセスの様々なフィーチャサイズに合わせて容易にスケーラブルになっている。回路は、増幅器のコンパレータのオフセット補償のために、デジタル閉制御ループ内の時間－デジタル変換器によって有効化されたズームビットを使用し、これにより、より多くの変換サイクルを必要とせずに誤差許容範囲が達成され、ＴＤＣによる放電時間の決定によって得られた範囲の推定値を上回るか下回る範囲をカバーできるようになる。増幅器は完全にデジタルで動作し、そのため、ＰＶＴに耐性があり、ＰＶＴ変動に対してよりロバストである。増幅器のゲインは、増幅キャパシタとサンプルキャパシタの比率によって比較的正確に設定できる。残差増幅器は、高速、スケーラビリティ、及びＰＶＴ耐性を可能にする。パイプライン型ＳＡＲ ＡＤＣの第２のステージのズーム範囲検出により、有意な回路オーバーヘッドを伴わずに、同じ変換時間でより高い分解能が可能になる。
【0058】
図１５は、コンパレータベースのスイッチトキャパシタ増幅器の差動構成を示す。回路は、コンパレータ１５１０の負の入力端子「－」に接続された第１の増幅キャパシタ１５３０と、コンパレータ１５１０の正の入力端子「＋」に接続された第２の増幅キャパシタ１５３１と、を備える。粗放電電流源１５３５及び微充電電流源１５３６は、第１の増幅キャパシタ１５３０と第２の増幅キャパシタ１５３１との間に、コンパレータ１５１０からの出力信号に応答してコントローラ１５４０によって生成された制御信号Ｅ１、Ｅ２によってそれぞれ操作される対応するスイッチ１５４１、１５４２と共に接続されている。電流源１５３５及び電流源１５３６は、異なる反対方向の異なる強度の電流を生成する。出力信号は、第１の負荷キャパシタ１５６０と第２の負荷キャパシタ１５６１との間の差動信号であり、各々が増幅キャパシタのうちの１つに接続されている。入力側では、差動入力信号Ｖｉｎが、正の入力端子１５２５と負の入力端子１５２６との間に供給され、これら端子は、対応するスイッチを介して対応するサンプルキャパシタ１５２０、１５２１にそれぞれ接続されている。サンプルキャパシタは、対応するスイッチを介してコンパレータの正の入力端子及び負の入力端子に接続されている。さらに、サンプルキャパシタの各端子は、交互に動作する対応するスイッチを介して接地電位端子に接続されている。制御信号φ１、φ２は、スイッチ制御信号φ１のアクティブフェーズ中に、差動入力信号でのサンプルキャパシタの充電を生じさせ、制御信号φ２のアクティブフェーズ中に、コンパレータ１５１０の入力端子への接続及び電荷移動を生じさせる。
【0059】
図１５の差動増幅器回路の閉ループ制御回路１５５０は、図１の回路のシングルエンドの場合の閉ループ制御回路と同一である。また、図２に示すシングルエンド増幅器回路のタイミング図は、図１５の差動回路の動作に対応して適用される。
【0060】
図１６は、差動コンパレータベースのスイッチトキャパシタ増幅器の入力部分を示しており、図１５の回路におけるキャパシタ１５２０、１５２１などの２つのサンプルキャパシタの代わりに、単一のサンプルキャパシタ１６２０が使用されている。サンプルキャパシタ１６２０は、対応するスイッチを介して、コンパレータ１５１０の正の入力端子と負の入力端子との間に接続されている。サンプルキャパシタ１６２０の端子を差動入力電圧Ｖｉｎの端子１５２５、１５２６に接続する他のスイッチが設けられている。入力電圧Ｖｉｎの端子またはコンパレータの入力端子のいずれかにサンプルキャパシタ１６２０を接続するスイッチは、制御信号φ１、φ２によって交互に操作される。
【0061】
本開示の範囲または精神から逸脱することなく、本開示において様々な修正及び変形をなし得ることは当業者には明らかであろう。本開示の趣旨及び実体を組み込んでいる、記載された実施形態に対する修正、コンビネーション、サブコンビネーション、及び変更は、当業者に想起され得るものであり、本開示は、添付の特許請求の範囲内にある全てのものを含むように解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【国際調査報告】