(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-02-03
(54)【発明の名称】画素ユニット及び画素ユニットの信号処理方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20230127BHJP
H04N 25/76 20230101ALI20230127BHJP
【ＦＩ】
H01L27/146 A
H04N5/374
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022527808
(86)(22)【出願日】2021-06-25
(85)【翻訳文提出日】2022-05-12
(86)【国際出願番号】 CN2021102394
(87)【国際公開番号】W WO2022095474
(87)【国際公開日】2022-05-12
(31)【優先権主張番号】202011232475.5
(32)【優先日】2020-11-06
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】507232478
【氏名又は名称】北京大学
【氏名又は名称原語表記】ＰＥＫＩＮＧ ＵＮＩＶＥＲＳＩＴＹ
【住所又は居所原語表記】Ｎｏ．５， Ｙｉｈｅｙｕａｎ Ｒｏａｄ， Ｈａｉｄｉａｎ Ｄｉｓｔｒｉｃｔ， Ｂｅｉｊｉｎｇ １００８７１， Ｃｈｉｎａ
(74)【代理人】
【識別番号】100112656
【弁理士】
【氏名又は名称】宮田 英毅
(74)【代理人】
【識別番号】100089118
【弁理士】
【氏名又は名称】酒井 宏明
(72)【発明者】
【氏名】劉曉彦
(72)【発明者】
【氏名】劉力橋
(72)【発明者】
【氏名】杜剛
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118CA09
4M118CA22
5C024CX46
5C024GX14
5C024GY31
5C024HX29
(57)【要約】
本願は、画素ユニットおよび画素ユニットの信号処理方法を開示し、前記画素ユニットは、少なくとも１つの画素を含み、前記画素は、１つのＮ型主画素、１つのＰ型主画素、１つの副画素を含み、前記副画素は、前記Ｎ型主画素とＰ型主画素の間にある。もしくは、前記画素ユニットは、隣接する少なくとも１つの第１画素及び１つの第２画素を含み、前記第１画素は、１つのＮ型主画素を含み、前記第２画素は、１つのＰ型主画素を含み、前記第１画素と第２画素は、１つの副画素を共有する。副画素は、電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する。２つの主画素の間に副画素を追加し、副画素が２つの主画素から送信された電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力することで、受信信号を高効率で直接処理し、出力データ量を削減できる。回路を増やす必要がないので、複雑な回路で画素面積が増えることはない。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
１つのＮ型主画素と、１つのＰ型主画素と、１つの副画素とを含む少なくとも１つの画素を備え、前記Ｎ型主画素とＰ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記Ｎ型主画素とＰ型主画素の間で、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項2】
隣接する少なくとも１つの第１画素と１つの第２画素を備え、前記第１画素は、１つのＮ型主画素を含み、
前記第２画素は、１つのＰ型主画素を含み、
前記第１画素と前記第２画素は、１つの副画素を共有し、
前記Ｎ型主画素とＰ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項3】
前記Ｎ型主画素、Ｐ型主画素、及び副画素は、いずれもＮチャネル型ＭＯＳＦＥＴ構造、埋め込み酸化物層、及び基板を含む、ことを特徴とする請求項１又は２に記載の画素ユニット。
【請求項4】
前記Ｎチャネル型ＭＯＳＦＥＴ構造は、Ｎチャネル型ＭＯＳＦＥＴソース領域、Ｎチャネル型ＭＯＳＦＥＴチャネル領域、及びＮチャネル型ＭＯＳＦＥＴドレイン領域を含む、ことを特徴とする請求項３に記載の画素ユニット。
【請求項5】
前記Ｎチャネル型ＭＯＳＦＥＴチャネル領域のシリコンフィルムの厚さは、５ナノメートルから２０ナノメートルである、ことを特徴とする請求項４に記載の画素ユニット。
【請求項6】
前記Ｎチャネル型ＭＯＳＦＥＴソース領域と前記Ｎチャネル型ＭＯＳＦＥＴドレイン領域の長さは、２０ナノメートルから９０ナノメートルである、ことを特徴とする請求項４に記載の画素ユニット。
【請求項7】
前記埋め込み酸化物層の厚さは、１０ナノメートルから３０ナノメートルである、ことを特徴とする請求項３に記載の画素ユニット。
【請求項8】
前記Ｎ型主画素における基板は、Ｎ型ドープウェルであり、前記Ｐ型主画素における基板は、Ｐ型ドープウェルである、ことを特徴とする請求項３に記載の画素ユニット。
【請求項9】
前記Ｎ型主画素と、Ｐ型主画素と、副画素との間は、浅いトレンチ隔離によって隔離される、ことを特徴とする請求項３に記載の画素ユニット。
【請求項10】
請求項１から請求項９の何れか１項に記載の画素ユニットを用いた画素ユニットの信号処理方法であって、画素ユニットにおけるＮ型主画素に正の電圧を印加し、Ｐ型主画素に負の電圧を印加することと、
前記画素ユニットを露光させることと、
前記Ｎ型主画素とＰ型主画素が、露光に応じて、露光強さに対応する電流を前記副画素に出力することと、
前記副画素が、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力することと、含むことを特徴とする画素ユニットの信号処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、光電検出器分野に関し、特に画素ユニットおよび画素ユニットの信号処理方法に関する。
【背景技術】
【0002】
画像検知および処理システムは、特に顔認識、セキュリティモニタリング、自動運転などの分野で、生産および生活で広く使用されている。現在の主流の画像検知および処理システムでは、イメージング機能は、ＣＭＯＳ－ＡＰＳオプトエレクトロニクスデバイスなどの画像センサーによって完了され、完全な画像データは、処理のために画像信号プロセッサに送信される。画像センサーのイメージング品質が向上し続けるにつれて、画像センサーによって生成される一次画像のデータ量は増加し続ける。インテリジェントな視覚認識などのアプリケーションでは、一次画像データに大量の情報の冗長性があり、データの送信と処理に大きなプレッシャーをもたらし、システムのデータの送信と処理に不必要な遅延と電力消費をもたらす。同時に、エッジコンピューティング、モノのインターネットなどの分野での高速かつ低電力の画像処理に対する需要が高まっており、より効率的な画像検知および処理システムが必要とされている。
【0003】
画素アレイレイヤにおいて、相応の前処理回路を設計することにより、一次画像信号をリアルタイムで処理できるため、一次画像に対して特徴抽出と情報フィルタリングを実行し、データ送信ユニットと画像処理ユニットの計算量を削減できる。現在の画像前処理スキームには、主に、コンパレータや畳み込み計算回路などのさまざまな機能回路を画素内または画素周辺に追加することが含まれている。画素信号をすぐに処理し、余分なデータを除外し、意味のあるデータのみを画像処理ユニットに入力してさらに処理することで、計算に必要な時間コストとエネルギー消費を削減し、システム全体の運用効率を向上させる。ただし、画素レイヤに前処理回路を追加すると、回路が複雑になり、画素面積が増加する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
要約すると、センサー内で効率的な画像処理を実行でき、画素面積を増加させることなく、回路の複雑度が低い画素ユニットおよび画素ユニットの信号処理方法を提供する必要がある。
【課題を解決するための手段】
【0005】
本願は、上記の技術的課題を解決するために、画素ユニット及び画素ユニットの信号処理方法を提供する。
【0006】
第１の態様において、本願は画素ユニットを提供する。当該画素ユニットは、少なくとも１つの画素を備え、前記画素は、１つのＮ型主画素、１つのＰ型主画素、１つの副画素を含み、前記Ｎ型主画素と前記Ｐ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、前記副画素は、前記Ｎ型主画素と前記Ｐ型主画素の間で、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する。
【0007】
第２の態様において、本願は画素ユニットを提供する。当該画素ユニットは、隣接する少なくとも１つの第１画素と１つの第２画素を備え、前記第１画素は、１つのＮ型主画素を含み、前記第２画素は、１つのＰ型主画素を含み、前記第１画素と前記第２画素は、１つの副画素を共有し、前記Ｎ型主画素と前記Ｐ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、前記副画素は、前記電流に応じて、前記Ｎ型主画素と前記Ｐ型主画素の信号差分を生成して出力する。
【0008】
好ましくは、前記Ｎ型主画素、前記Ｐ型主画素、及び前記副画素は、いずれもＮチャネル型ＭＯＳＦＥＴ構造、埋め込み酸化物層、及び基板を含む。
【0009】
好ましくは、前記Ｎチャネル型ＭＯＳＦＥＴ構造は、Ｎチャネル型ＭＯＳＦＥＴソース領域、Ｎチャネル型ＭＯＳＦＥＴチャネル領域、及びＮチャネル型ＭＯＳＦＥＴドレイン領域を含む。
【0010】
好ましくは、前記Ｎチャネル型ＭＯＳＦＥＴチャネル領域のシリコンフィルムの厚さは、５ナノメートルから２０ナノメートルである。
【0011】
好ましくは、前記Ｎチャネル型ＭＯＳＦＥＴソース領域と前記Ｎチャネル型ＭＯＳＦＥＴドレイン領域の長さは、２０ナノメートルから９０ナノメートルである。
【0012】
好ましくは、前記埋め込み酸化物層の厚さは、１０ナノメートルから３０ナノメートルである。
【0013】
好ましくは、前記Ｎ型主画素における基板は、Ｎ型ドープウェルであり、前記Ｐ型主画素における基板は、Ｐ型ドープウェルである。
【0014】
好ましくは、前記Ｎ型主画素と前記Ｐ型主画素と前記副画素との間は、浅いトレンチ隔離によって隔離される。
【0015】
第３の態様において、本願は、上記の画素ユニットを用いた画素ユニットの信号処理方法であって、画素ユニットにおけるＮ型主画素に正の電圧を印加し、Ｐ型主画素に負の電圧を印加することと、前記画素ユニットを露光させることと、前記Ｎ型主画素と前記Ｐ型主画素が、露光に応じて、露光強さに対応する電流を前記副画素に出力することと、前記副画素が、前記電流に応じて、前記Ｎ型主画素と前記Ｐ型主画素の信号差を生成して出力することと、含む画素ユニットの信号処理方法を提供する。
【発明の効果】
【0016】
本願の利点は、２つの主画素の間に副画素を増設することにより、副画素が２つの主画素により送信された電流に応じて、Ｎ型主画素とＰ型主画素の信号差を生成して出力し、受信信号を高効率で直接処理し、出力データ量を削減できる。回路を増やす必要がないので、複雑な回路で画素面積が増えることはない。
【図面の簡単な説明】
【0017】
以下の好ましい実施態様の詳細な説明を読むことにより、他の様々な利点およびメリットが当業者に明らかになる。図面は、好ましい実施態様を示す目的でのみ使用され、本願への制限とは見なされない。また、図面全体を通して、同じ参照符号が同じ部材を示すために使用されている。
【0018】
【図1】本願により提供された画素ユニットの概念図である。
【図2】本願により提供された他の画素ユニットの概念図である。
【図3】本願により提供された画素ユニットの信号処理方法の構造概念図である。
【図4】本願により提供された画素ユニットの信号処理方法のステップ概略レイアウト図である。
【図5】本願により提供された画素ユニットの副画素の閾値電圧の変化量の曲線図である。
【発明を実施するための形態】
【0019】
以下、本開示の例示的な実施態様を、添付の図面を参照してより詳細に説明する。図面は本開示の例示的な実施態様を示しているが、本開示は様々な形態で実施することができ、本明細書に記載の実施態様によって限定されるべきではないことを理解されたい。これらの実施態様は、本開示のより完全な理解を可能にし、本開示の範囲を当業者に完全に伝えるために提供される。
【0020】
本願の実施態様により提示する画素ユニットは、図１に示されたように、少なくとも１つの画素１００を備え、画素１００は、１つのＮ型主画素１０１、１つのＰ型主画素１０２、１つの副画素１０３を含む。
【0021】
Ｎ型主画素１０１とＰ型主画素１０２は、いずれも露光に応じて、露光強さに対応する電流を副画素１０３に出力する。副画素１０３は、Ｎ型主画素１０１とＰ型主画素１０３の間で、電流に応じて、Ｎ型主画素１０１とＰ型主画素１０２の信号差分を生成して出力する。
【0022】
第２の態様において、本願が提示する画素ユニットは、図２に示されたように、隣接する少なくとも１つの第１画素２０１と１つの第２画素２０２を備え、第１画素２０１は、１つのＮ型主画素１０１を含み、第２画素２０２は、１つのＰ型主画素１０２を含み、第１画素２０１と第２画素２０２は、１つの副画素１０３を共有する。
【0023】
Ｎ型主画素１０１とＰ型主画素１０２は、いずれも露光に応じて、露光強さに対応する電流を副画素１０３に出力する。副画素１０３は、電流に応じて、Ｎ型主画素１０１とＰ型主画素１０２の信号差分を生成して出力する。
【0024】
図３に示されたように、Ｎ型主画素１０１、Ｐ型主画素１０２、及び副画素１０３は、いずれもＮチャネル型ＭＯＳＦＥＴ構造３１０、埋め込み酸化物層３２０、基板３３０を含む。
【0025】
Ｎチャネル型ＭＯＳＦＥＴ構造３１０は、Ｎチャネル型ＭＯＳＦＥＴソース領域３１１、Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１２、Ｎチャネル型ＭＯＳＦＥＴドレイン領域３１３を含む。
【0026】
Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１２のシリコンフィルムＴｓｉの厚さは、５ナノメートルから２０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴソース領域３１１（Ｌｓ）の長さは、２０ナノメートルから９０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴドレイン領域３１３（Ｌｄ）の長さは、２０ナノメートルから９０ナノメートルである。埋め込み酸化物層３２０（Ｔｂｏｘ）の厚さは、１０ナノメートルから３０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１３（Ｌｇ）の長さは、２０ナノメートルから１００ナノメートルである。
【0027】
Ｎ型主画素１０１における基板は、Ｎ型ドープウェル３３０ａであり、Ｐ型主画素１０２における基板は、Ｐ型ドープウェル３３０ｂである。
【0028】
Ｎ型主画素１０１及びＰ型主画素１０２と副画素１０３の間は、浅いトレンチ隔離３４０によって隔離される。
【0029】
主画素は、露光して光信号を電気信号に変換し、画像の一次信号を保存し、副画素は、画像信号の算出結果を生成して保存する。主画素は、Ｎ型主画素とＰ型主画素に分かれており、Ｎ型主画素が露光した後に、信号電圧が増加し、Ｐ型主画素が露光した後に、信号電圧が減少し、２種類の主画素が生成した信号は、中央の副画素において結合されると、副画素で２つの主画素信号の差分を得ることができる。異なる画素配列方式と露光タイミングにより、この構造は、空間と時間における画素信号の差分計算を実現できる。
【0030】
図２に示されたように、２つの隣接する画素には、異なるタイプの主画素が含まれ、露光後に、２つの主画素の間に位置する副画素において、隣接する画素の信号差分を得ることが出来る。図１に示されたように、１つの画素には、２種類の主画素と１つの副画素が含まれ、２つの主画素が、それぞれ前後２つのフレームで露光されると、副画素においてこの画素の前後２つのフレームの信号差分を得ることが出来る。空間と時間における画素信号差分は、多くの画像処理アルゴリズムでは事前に算出される必要があるが、この画素構造では、一次信号を生成すると同時に、差分計算の結果を得ることができ、計算効率が向上する。
【0031】
本願の実施態様におけるＮ型主画素、Ｐ型主画素、副画素は、従来のＣＭＯＳ画素又は他の新しいタイプの画素を用いて実現できる。主画素と副画素の配列方式と露光タイミングは、異なる要件に応じて調整できる。画素内の各構造パラメータは、個別に調整できる。裏面照射方式で主画素を露光できる。画素の基本構造と光電特性を用いて、画素内で光検出、信号保存、及び即時計算を完成することにより、画像処理の遅延とリソース消費を効果的に減少でき、画像処理効率が向上する。
【0032】
第３の態様において、本願は、画素ユニットの信号処理方法を提示し、図４に示されたように、
画素ユニットにおけるＮ型主画素に正の電圧を印加し、Ｐ型主画素に負の電圧を印加するＳ１０１と、
画素ユニットを露光するＳ１０２と、
Ｎ型主画素とＰ型主画素が、露光に応じて、露光強さに対応する電流を副画素に出力するＳ１０３と、
副画素が、電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力するＳ１０４とを含む。
画素ユニットにおけるＮ型主画素に正の電圧を印加し、Ｐ型主画素に負の電圧を印加するＳ１０１と、
画素ユニットを露光するＳ１０２と、
Ｎ型主画素とＰ型主画素が、露光に応じて、露光強さに対応する電流を副画素に出力するＳ１０３と、
副画素が、電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力するＳ１０４とを含む。
【0033】
本願の実施例における光電信号処理方法は、主にリセット、収集、及び読み取りの三つの過程に分割される。対応する電極バイアス条件を表１に示す。
【0034】
【表1】
【0035】
表１と図３に示されたように、リセット段階では、ＭＯＳＦＥＴのソース、ドレイン、及びゲート電圧は、ゼロになり、ＭＯＳＦＥＴは、切断状態にある。ＰＮ接合のＮ端（Ｎ型ドープ領域）に１つのリセットパルス信号Ｖｒｅｓｅｔ（リセット信号）を印加すると、ＰＮ接合は正バイアスされ、正バイアスの電流がフローティングのＰ型ドープ領域に電荷を注入し、Ｐ端（Ｐ型ドープ領域）電圧を初期電圧にリセットさせ、Ｎチャネル型ＭＯＳＦＥＴソース領域３１１、Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１２、Ｎチャネル型ＭＯＳＦＥＴドレイン領域３１３の電圧は、いずれもゼロになり、Ｎチャネル型ＭＯＳＦＥＴが切断状態になる。Ｐ型ドープウェル３３０ｂとＮ型ドープウェル３３０ａに、それぞれリセットパルス信号＋Ｖｒｅｓｅｔと－Ｖｒｅｓｅｔを印加し、ウェル内の電圧を初期電圧にリセットさせる。
【0036】
収集段階では、Ｐ型ドープウェル３３０ｂに、負の電圧－Ｖｄｄを印加し、Ｎ型ドープウェル３３０ａに、正の電圧＋Ｖｄｄを印加し、ドープウェルにおける埋め込み酸化物層３２０に近接する領域に空乏領域を生成する。入射された光は、ドープウェルで光生成キャリアを生成し、光生成キャリアは、空乏領域の電界作用で収集される。Ｐ型ドープウェル３３０ｂの空乏領域における電界方向は、下向きであり、光生成電子が収集され、光が照射された後、Ｐ型ドープウェル３３０ｂの電位が低下する。Ｎ型ドープウェル３３０ａの空乏領域における電界方向は、上向きであり、光生成正孔が収集され、光が照射された後、Ｎ型ドープウェル３３０ａの電位が上昇する。副画素１０３は、２種類の主画素の中央に位置し、２つの隣接する主画素の信号は、副画素１０３で結合される。２種類の主画素は光が照射された後、信号電圧の変化方向は逆になるので、副画素１０３で結合され後の信号の一部が互いに打ち消し合うことにより、２つの主画素信号の差分が副画素１０３で得られる。
【0037】
読み取り段階では、光信号は、埋め込み酸化物層３２０の上のＮチャネル型ＭＯＳＦＥＴドレイン領域３１３上のドレイン電極の電流によって読み取られる。Ｎチャネル型ＭＯＳＦＥＴドレイン領域３１３上のドレイン電極、及びＮチャネル型ＭＯＳＦＥＴゲート酸化誘電体層３１４上のゲート電極は、いずれも正の電圧＋Ｖｄｄである。埋め込み酸化物層３２０の下に蓄積された光生成キャリアは、埋め込み酸化物層３２０と基板３３０との界面での電位を変化させ、埋め込み酸化物層３２０を介して上方のＮチャネル型ＭＯＳＦＥＴチャネル領域３１２に作用することにより、Ｎチャネル型ＭＯＳＦＥＴチャネルの閾値電圧を変化させる。Ｎ型主画素１０１については、光が照射された後、閾値電圧が減少し、そのドレイン（ドレイン領域３１３）電流が増加する。Ｐ型主画素１０２については、光が照射された後、閾値電圧が増加し、そのドレイン（ドレイン領域３１３）電流が減少する。副画素１０３については、Ｎ型主画素１０１の光強度が、Ｐ型主画素１０２の光強度よりも大きい時、閾値電圧が減少し、そのドレイン（ドレイン領域３１３）電流が増加し、逆の場合は、閾値電圧が増加し、そのドレイン（ドレイン領域３１３）電流が減少する。主画素におけるドレイン領域電流を測定することにより、光強度を評価でき、副画素１０３におけるドレイン（ドレイン領域３１３）電流を測定することにより、２つの主画素の間の信号差分が得られる。
【0038】
図５に示されたように、２つの隣接する主画素が異なる露光強さにあるとき、副画素１０３におけるＮチャネル型ＭＯＳＦＥＴ構造３１０の閾値電圧が変化する。異なるラインの主画素２の光照強さは異なり、ライン０の上の主画素２の光照強さは、０であり、ライン１の上の主画素２の光照強さは、１であり、ライン２の上の主画素２の光照強さは、２であり、ライン３の上の主画素２の光照強さは、３であり、ライン４の上の主画素２の光照強さは、４であり、ライン５の上の主画素２の光照強さは、５である。閾値電圧の変化は、主画素１と主画素２の光強度の差分を表すので、主画素２の光強度が増加すると、曲線が下にシフトする。
【0039】
本願の実施態様は、主画素と副画素との組合せによる、画像検知と計算とを一体化した画素の基本構造を提出し、異なるタイプの主画素の信号を結合することにより、計算結果を生成する画素作動メカニズムにより、画素の基本特性を使用して画像の効率的な前処理を実現する。
【0040】
本願の実施態様では、２つの主画素の間に副画素を加えることにより、副画素が２つの主画素から送信された電流に従って、Ｎ型主画素とＰ型主画素の信号差分を生成して出力し、受信信号を高効率で直接処理し、出力データ量を削減できる。回路を増やす必要がないので、複雑な回路で画素面積が増えることはない。本願の実施態様における主画素と副画素は、いずれも基本画素構造であり、計算機能を実現すると同時に、完全な画素構造が保持され、イメージング品質と画素面積を犠牲にすることが回避される。機能回路ではなく、画素の基本物理特性を利用して計算結果を生成し、計算結果は、一次信号と同時に生成され、計算回路と比較して、計算遅延はない。主画素と副画素には、画像の一次情報と計算後の結果がそれぞれ格納され、画像の一次情報を失わないことを前提として、計算結果を生成できる。
【0041】
上記は、本願の好ましい具体的な実施態様にすぎないが、本願の保護範囲はそれに限定されない。本願に開示された技術的範囲内で当業者によって容易に想到され得るいかなる変更または置換も、本願の保護範囲によってカバーされなければならない。したがって、本願の保護範囲は、請求項の保護範囲に準ずる。
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2022-05-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
１つのＮ型主画素と、１つのＰ型主画素と、１つの副画素とを含む少なくとも１つの画素を備え、前記Ｎ型主画素とＰ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記Ｎ型主画素とＰ型主画素の間で、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項2】
隣接する少なくとも１つの第１画素と１つの第２画素を備え、前記第１画素は、１つのＮ型主画素を含み、
前記第２画素は、１つのＰ型主画素を含み、
前記第１画素と前記第２画素は、１つの副画素を共有し、
前記Ｎ型主画素とＰ型主画素は、いずれも露光に応じて、露光強さに対応する電流を前記副画素に出力し、
前記副画素は、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力する、ことを特徴とする画素ユニット。
【請求項3】
前記Ｎ型主画素、Ｐ型主画素、及び副画素は、いずれもＮチャネル型ＭＯＳＦＥＴ構造、埋め込み酸化物層、及び基板を含む、ことを特徴とする請求項１又は２に記載の画素ユニット。
【請求項4】
前記Ｎチャネル型ＭＯＳＦＥＴ構造は、Ｎチャネル型ＭＯＳＦＥＴソース領域、Ｎチャネル型ＭＯＳＦＥＴチャネル領域、及びＮチャネル型ＭＯＳＦＥＴドレイン領域を含む、ことを特徴とする請求項３に記載の画素ユニット。
【請求項5】
前記Ｎチャネル型ＭＯＳＦＥＴチャネル領域のシリコンフィルムの厚さは、５ナノメートルから２０ナノメートルである、ことを特徴とする請求項４に記載の画素ユニット。
【請求項6】
前記Ｎチャネル型ＭＯＳＦＥＴソース領域と前記Ｎチャネル型ＭＯＳＦＥＴドレイン領域の長さは、２０ナノメートルから９０ナノメートルである、ことを特徴とする請求項４に記載の画素ユニット。
【請求項7】
前記埋め込み酸化物層の厚さは、１０ナノメートルから３０ナノメートルである、ことを特徴とする請求項３に記載の画素ユニット。
【請求項8】
前記Ｎ型主画素における基板は、Ｎ型ドープウェルであり、前記Ｐ型主画素における基板は、Ｐ型ドープウェルである、ことを特徴とする請求項３に記載の画素ユニット。
【請求項9】
前記Ｎ型主画素と、Ｐ型主画素と、副画素との間は、浅いトレンチ隔離によって隔離される、ことを特徴とする請求項３に記載の画素ユニット。
【請求項10】
請求項１または請求項２に記載の画素ユニットを用いた画素ユニットの信号処理方法であって、画素ユニットにおけるＮ型主画素に正の電圧を印加し、Ｐ型主画素に負の電圧を印加することと、
前記画素ユニットを露光させることと、
前記Ｎ型主画素とＰ型主画素が、露光に応じて、露光強さに対応する電流を前記副画素に出力することと、
前記副画素が、前記電流に応じて、Ｎ型主画素とＰ型主画素の信号差分を生成して出力することと、含むことを特徴とする画素ユニットの信号処理方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
Ｎ型主画素１０１とＰ型主画素１０２は、いずれも露光に応じて、露光強さに対応する電流を副画素１０３に出力する。副画素１０３は、Ｎ型主画素１０１とＰ型主画素１０２の間で、電流に応じて、Ｎ型主画素１０１とＰ型主画素１０２の信号差分を生成して出力する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【0026】
Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１２のシリコンフィルムＴｓｉの厚さは、５ナノメートルから２０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴソース領域３１１（Ｌｓ）の長さは、２０ナノメートルから９０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴドレイン領域３１３（Ｌｄ）の長さは、２０ナノメートルから９０ナノメートルである。埋め込み酸化物層３２０（Ｔｂｏｘ）の厚さは、１０ナノメートルから３０ナノメートルである。Ｎチャネル型ＭＯＳＦＥＴチャネル領域３１２（Ｌｇ）の長さは、２０ナノメートルから１００ナノメートルである。
【手続補正4】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図3】
【国際調査報告】