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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-02-07
(54)【発明の名称】表示基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20230131BHJP
G09G 3/3233 20160101ALI20230131BHJP
G09G 3/20 20060101ALI20230131BHJP
H10K 50/00 20230101ALI20230131BHJP
H10K 59/00 20230101ALI20230131BHJP
H05B 33/02 20060101ALI20230131BHJP
H05B 33/12 20060101ALI20230131BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09F9/30 348A
G09G3/3233
G09G3/20 611H
G09G3/20 680F
H05B33/14 A
H01L27/32
H05B33/02
H05B33/12 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021538033
(86)(22)【出願日】2020-07-15
(85)【翻訳文提出日】2021-06-28
(86)【国際出願番号】 CN2020102161
(87)【国際公開番号】W WO2021114660
(87)【国際公開日】2021-06-17
(31)【優先権主張番号】201922237251.2
(32)【優先日】2019-12-13
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲許▼ 晨
(72)【発明者】
【氏名】▲ハオ▼ 学光
(72)【発明者】
【氏名】▲喬▼ 勇
(72)【発明者】
【氏名】▲呉▼ 新▲銀▼
【テーマコード（参考）】
3K107
5C080
5C094
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC31
3K107EE04
5C080AA06
5C080BB05
5C080JJ03
5C080JJ06
5C094AA02
5C094BA03
5C094BA27
5C094DA15
5C094DB01
5C094FB14
5C380AA01
5C380AB06
5C380BA10
5C380BA38
5C380BA39
5C380CC09
5C380CC26
5C380CC33
5C380CC63
5C380CC77
5C380CD013
5C380FA02
5C380FA21
5C380FA28
(57)【要約】
表示基板及び表示装置であって、該表示基板は、ベースに積層された第１金属層と、第１絶縁層と、金属酸化物層と、第２絶縁層と、第２金属層とを備え、金属酸化物層は、第１パターンと、第２パターンと、キャパシタパターンとを備え、第１金属層は第１極板を備え、第１極板と前記キャパシタパターンは少なくとも第１重複領域があり、第１ストレージキャパシタを形成し、第２金属層は第２極板を備え、前記第２極板とキャパシタパターンは少なくとも第２重複領域があり、第２ストレージキャパシタを形成し、第１極板と第２極板の電位は同じである。
【特許請求の範囲】
【請求項1】
表示基板であって、ベースと、前記ベースに配置され、異なる色に対応する複数のサブ画素とを備え、各前記サブ画素は、画素駆動回路と、前記画素駆動回路に電気的に接続される有機電界発光ダイオードとを備え、
前記画素駆動回路は、第１トランジスタと、第２トランジスタと、ストレージキャパシタとを備え、前記第１トランジスタは、ゲート電極が第１走査線に結合され、第１電極がデータ線に結合され、第２電極が前記第２トランジスタのゲート電極に結合され、前記第２トランジスタは、第１電極が第１電源電圧線に結合され、第２電極が前記有機電界発光ダイオードの第１電極に結合され、前記有機電界発光ダイオードの第２電極が第２電源電圧線に結合され、前記ストレージキャパシタは、第１電極が前記第２トランジスタのゲート電極に結合され、第２電極が前記第２トランジスタの第２電極に結合され、前記ストレージキャパシタは、前記第２トランジスタのゲート電極の電位を蓄積することに用いられ、
前記ベースに垂直な方向に、前記表示基板は、積層された第１金属層と、第１絶縁層と、金属酸化物層と、第２絶縁層と、第２金属層とを備え、
前記金属酸化物層は、前記第１トランジスタの活性層とする第１パターンと、前記第２トランジスタの活性層とする第２パターンと、前記ストレージキャパシタの第１電極とするキャパシタパターンとを備え、
前記第１金属層は第１極板を備え、前記第１極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第１重複領域があり、第１ストレージキャパシタを形成し、
前記第２金属層は第２極板を備え、前記第２極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第２重複領域があり、第２ストレージキャパシタを形成し、
前記第１極板と第２極板の電位は同じである、表示基板。
【請求項2】
前記第２パターンのベースでの正投影と前記第１極板の前記ベースでの正投影は重複領域が存在する、請求項１に記載の表示基板。
【請求項3】
前記第１絶縁層と第２絶縁層との間にはゲート絶縁層をさらに備え、前記ゲート絶縁層の厚みは前記第２絶縁層の厚みよりも小さい、請求項１に記載の表示基板。
【請求項4】
前記第１絶縁層の厚みは、前記ゲート絶縁層と前記第２絶縁層の厚みの合計よりも小さい、請求項３に記載の表示基板。
【請求項5】
前記第１金属層と第２金属層との間にはゲート金属層をさらに備え、前記ゲート金属層の厚みは前記第２金属層の厚みよりも小さい、請求項１に記載の表示基板。
【請求項6】
前記第１トランジスタのチャネルのアスペクト比は、前記第２トランジスタのチャネルのアスペクト比よりも小さい、請求項１に記載の表示基板。
【請求項7】
前記第１電源電圧線の電圧は前記第２電源電圧線の電圧よりも高く、前記データ線の最大電圧は前記第１走査線の最大電圧よりも低く、前記データ線の最大電圧は前記第１電源電圧線の電圧よりも低い、請求項１に記載の表示基板。
【請求項8】
前記第１パターンの前記ベースでの正投影は、前記キャパシタパターンの前記ベースでの正投影と間隔を置いて配置され、前記第１パターンの前記ベースでの正投影は、前記第１極板の前記ベースでの正投影と間隔を置いて配置される、請求項１～７のいずれか１項に記載の表示基板。
【請求項9】
前記第１パターンと前記キャパシタパターンは一体構造である、請求項１～７のいずれか１項に記載の表示基板。
【請求項10】
前記画素駆動回路は第３トランジスタをさらに備え、前記第３トランジスタは、ゲート電極が第２走査線に結合され、第１電極が補償線に接続され、第２電極が前記第２トランジスタの前記第２電極に結合される、請求項１に記載の表示基板。
【請求項11】
前記金属酸化物層は、前記第３トランジスタの活性層とする第３パターンをさらに備える、請求項１０に記載の表示基板。
【請求項12】
前記第２絶縁層は、前記第１走査線、前記第２走査線、前記第１トランジスタのゲート電極、前記第２トランジスタのゲート電極、及び前記第３トランジスタのゲート電極を覆い、前記第２絶縁層に複数のビアホールがそれぞれ開口される、請求項１１に記載の表示基板。
【請求項13】
前記第２金属層は、前記データ線と、前記第１電源電圧線と、前記第１トランジスタのソース電極と、前記第１トランジスタのドレイン電極と、前記第２トランジスタのソース電極と、前記第２トランジスタのドレイン電極と、前記第３トランジスタのソース電極と、前記第３トランジスタのドレイン電極とをさらに備える、請求項１２に記載の表示基板。
【請求項14】
前記第１トランジスタのソース電極と前記データ線は一体構造であり、前記第２トランジスタのソース電極と前記第１電源電圧線は一体構造であり、前記第２トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極と前記第２極板は一体構造である、請求項１３に記載の表示基板。
【請求項15】
前記キャパシタ極板は、前記第１トランジスタの活性層、前記第２トランジスタの活性層及び前記第３トランジスタの活性層と同層に配置され、材料が同じで、同じパターニングプロセスによって形成される、請求項１４に記載の表示基板。
【請求項16】
前記第２極板は、前記データ線、前記第１電源電圧線、前記第１ソース電極、前記第１トランジスタのドレイン電極、前記第２トランジスタのソース電極、前記第２トランジスタのドレイン電極、前記第３トランジスタのソース電極、前記第３トランジスタのドレイン電極と同層に配置され、材料が同じで、同じパターニングプロセスによって形成される、請求項１５に記載の表示基板。
【請求項17】
前記金属酸化物層は単層、二重層又は多層である、請求項１～１６のいずれか１項に記載の表示基板。
【請求項18】
前記金属酸化物層は、積層された第１酸化物層と第２酸化物層とを備え、前記第２酸化物層の導電性は前記第１酸化物層の導電性よりも低く、前記第２酸化物層のバンドギャップは前記第１酸化物層のバンドギャップよりも大きい、請求項１７に記載の表示基板。
【請求項19】
前記第１酸化物層は、前記第１トランジスタ、第２トランジスタ及び第３トランジスタのゲート電極に近接するように構成される、請求項１８に記載の表示基板。
【請求項20】
表示装置であって、請求項１～１９のいずれか１項に記載の表示基板を備える表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、２０１９年１２月１３日に中国特許庁に提出された、出願番号が２０１９２２２３７２５１．２であり、発明名称が「表示基板及び表示装置」である中国特許出願の優先権を主張し、該内容が引用により本願に組み込まれると理解すべきである。
【0002】
本開示の実施例は、表示技術分野に関するがこれに限定されず、具体的には表示基板及び表示装置に関する。
【背景技術】
【0003】
有機発光ダイオード表示装置（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）は、超薄で、視野角が広く、自動的に発光でき、高輝度で、発光色が連続的に調整可能で、低コストで、応答速度が速く、低消費電力で、作動温度範囲が広く、及び柔軟に表示できるなどの利点を有し、徐々に将来性のある次世代の表示技術となっている。駆動方法の異なりによって、ＯＬＥＤは、パッシブマトリクス駆動（ＰＭ、Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ）型及びアクティブマトリックス駆動（ＡＭ、Ａｃｔｉｖｅ Ｍａｔｒｉｘ）型の２種に分けられ、ＡＭＯＬＥＤは電流駆動デバイスであり、独立した薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いて各サブ画素を制御し、各サブ画素はすべて連続的に独立して駆動発光することができる。
【0004】
ＡＭＯＬＥＤについて、１フレームのデータ書き込みから次のフレームのデータ書き込みまで、駆動トランジスタのゲート電極の電圧はストレージキャパシタにより維持される。トランジスタは漏れ電流があるため、ストレージキャパシタに蓄積される電圧が徐々に低下し、トランジスタのゲート電極の電位を変化させてしまう、さらに有機電界発光ダイオードに流れる電流に影響を与え、サブ画素の発光輝度に影響を与える。このため、通常、ストレージキャパシタの容量は、電圧の持続時間を長くするのに十分に大きくなるように設計される。
【0005】
しかし、高解像度（ＰＰＩ）表示技術の発展に伴い、画素のサイズがますます小さくなり、レイアウトスペースの縮小によって、ストレージキャパシタを配置するスペースが小さくなり、ストレージキャパシタの容量の増加が大幅に制限されている。関連する技術には、いくつかの解決策が提案されているが、これらの解決策は、表示品質を低下させるという欠陥が存在している。
【発明の概要】
【課題を解決するための手段】
【0006】
以下は、本開示で詳細に説明される主題を要約するものである。本要約は、特許請求の範囲の保護範囲を限定するものではない。
【0007】
一方では、本開示は表示基板を提供し、ベースと、前記ベースに配置され、異なる色に対応する複数のサブ画素とを備え、各前記サブ画素は、画素駆動回路と、前記画素駆動回路に電気的に接続される有機電界発光ダイオードとを備え、
前記画素駆動回路は、第１トランジスタと、第２トランジスタと、ストレージキャパシタとを備え、前記第１トランジスタは、ゲート電極が第１走査線に結合され、第１電極がデータ線に結合され、第２電極が前記第２トランジスタのゲート電極に結合され、前記第２トランジスタは、第１電極が第１電源電圧線に結合され、第２電極が前記有機電界発光ダイオードの第１電極に結合され、前記有機電界発光ダイオードの第２電極が第２電源電圧線に結合され、前記ストレージキャパシタは、第１電極が前記第２トランジスタのゲート電極に結合され、第２電極が前記第２トランジスタの第２電極に結合され、前記ストレージキャパシタは、前記第２トランジスタのゲート電極の電位を蓄積することに用いられ、
前記ベースに垂直な方向に、前記表示基板は、積層された第１金属層と、第１絶縁層と、金属酸化物層と、第２絶縁層と、第２金属層とを備え、
前記金属酸化物層は、前記第１トランジスタの活性層とする第１パターンと、前記第２トランジスタの活性層とする第２パターンと、前記ストレージキャパシタの第１電極とするキャパシタパターンとを備え、
前記第１金属層は第１極板を備え、前記第１極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第１重複領域があり、第１ストレージキャパシタを形成し、
前記第２金属層は第２極板を備え、前記第２極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第２重複領域があり、第２ストレージキャパシタを形成し、
前記第１極板と第２極板の電位は同じである。
前記画素駆動回路は、第１トランジスタと、第２トランジスタと、ストレージキャパシタとを備え、前記第１トランジスタは、ゲート電極が第１走査線に結合され、第１電極がデータ線に結合され、第２電極が前記第２トランジスタのゲート電極に結合され、前記第２トランジスタは、第１電極が第１電源電圧線に結合され、第２電極が前記有機電界発光ダイオードの第１電極に結合され、前記有機電界発光ダイオードの第２電極が第２電源電圧線に結合され、前記ストレージキャパシタは、第１電極が前記第２トランジスタのゲート電極に結合され、第２電極が前記第２トランジスタの第２電極に結合され、前記ストレージキャパシタは、前記第２トランジスタのゲート電極の電位を蓄積することに用いられ、
前記ベースに垂直な方向に、前記表示基板は、積層された第１金属層と、第１絶縁層と、金属酸化物層と、第２絶縁層と、第２金属層とを備え、
前記金属酸化物層は、前記第１トランジスタの活性層とする第１パターンと、前記第２トランジスタの活性層とする第２パターンと、前記ストレージキャパシタの第１電極とするキャパシタパターンとを備え、
前記第１金属層は第１極板を備え、前記第１極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第１重複領域があり、第１ストレージキャパシタを形成し、
前記第２金属層は第２極板を備え、前記第２極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第２重複領域があり、第２ストレージキャパシタを形成し、
前記第１極板と第２極板の電位は同じである。
【0008】
１つの例示的な実施形態では、前記第２パターンのベースでの正投影と前記第１極板の前記ベースでの正投影は重複領域が存在する。
【0009】
１つの例示的な実施形態では、前記第１絶縁層と第２絶縁層との間にはゲート絶縁層をさらに備え、前記ゲート絶縁層の厚みは前記第２絶縁層の厚みよりも小さい。
【0010】
１つの例示的な実施形態では、前記第１絶縁層の厚みは、前記ゲート絶縁層と前記第２絶縁層の厚みの合計よりも小さい。
【0011】
１つの例示的な実施形態では、前記第１金属層と第２金属層との間にはゲート金属層をさらに備え、前記ゲート金属層の厚みは前記第２金属層の厚みよりも小さい。
【0012】
１つの例示的な実施形態では、前記第１トランジスタのチャネルのアスペクト比は、前記第２トランジスタのチャネルのアスペクト比よりも小さい。
【0013】
１つの例示的な実施形態では、前記第１電源電圧線の電圧は前記第２電源電圧線の電圧よりも高く、前記データ線の最大電圧は前記第１走査線の最大電圧よりも低く、前記データ線の最大電圧は前記第１電源電圧線の電圧よりも低い。
【0014】
１つの例示的な実施形態では、前記第１パターンの前記ベースでの正投影は、前記キャパシタパターンの前記ベースでの正投影と間隔を置いて配置され、前記第１パターンの前記ベースでの正投影は、前記第１極板の前記ベースでの正投影と間隔を置いて配置される。
【0015】
１つの例示的な実施形態では、前記第１パターンと前記キャパシタパターンは一体構造である。
【0016】
１つの例示的な実施形態では、前記画素駆動回路は第３トランジスタをさらに備え、前記第３トランジスタは、ゲート電極が第２走査線に結合され、第１電極が補償線に接続され、第２電極が前記第２トランジスタの前記第２電極に結合される。
【0017】
１つの例示的な実施形態では、前記金属酸化物層は、前記第３トランジスタの活性層とする第３パターンをさらに備える。
【0018】
１つの例示的な実施形態では、前記第２絶縁層は、前記第１走査線、前記第２走査線、前記第１トランジスタのゲート電極、前記第２トランジスタのゲート電極、及び前記第３トランジスタのゲート電極を覆い、前記第２絶縁層に複数のビアホールがそれぞれ開口される。
【0019】
１つの例示的な実施形態では、前記第２金属層は、前記データ線と、前記第１電源電圧線と、前記第１トランジスタのソース電極と、前記第１トランジスタのドレイン電極と、前記第２トランジスタのソース電極と、前記第２トランジスタのドレイン電極と、前記第３トランジスタのソース電極と、前記第３トランジスタのドレイン電極とをさらに備える。
【0020】
１つの例示的な実施形態では、前記第１トランジスタのソース電極と前記データ線は一体構造であり、前記第２トランジスタのソース電極と前記第１電源電圧線は一体構造であり、前記第２トランジスタのドレイン電極及び前記第３トランジスタのドレイン電極と前記第２極板は一体構造である。
【0021】
１つの例示的な実施形態では、前記キャパシタ極板は、前記第１トランジスタの活性層、前記第２トランジスタの活性層及び前記第３トランジスタの活性層と同層に配置され、材料が同じで、同じパターニングプロセスによって形成される。
【0022】
１つの例示的な実施形態では、前記第２極板は、前記データ線、前記第１電源電圧線、前記第１ソース電極、前記第１トランジスタのドレイン電極、前記第２トランジスタのソース電極、前記第２トランジスタのドレイン電極、前記第３トランジスタのソース電極、前記第３トランジスタのドレイン電極と同層に配置され、材料が同じで、同じパターニングプロセスによって形成される。
【0023】
１つの例示的な実施形態では、前記金属酸化物層は単層、二重層又は多層である。
【0024】
１つの例示的な実施形態では、前記金属酸化物層は、積層された第１酸化物層と第２酸化物層とを備え、前記第２酸化物層の導電性は前記第１酸化物層の導電性よりも低く、前記第２酸化物層のバンドギャップは前記第１酸化物層のバンドギャップよりも大きい。
【0025】
１つの例示的な実施形態では、前記第１酸化物層は、前記第１トランジスタ、第２トランジスタ及び第３トランジスタのゲート電極に近接するように構成される。
【0026】
他方では、本開示は、上記任意の表示基板を備える表示装置をさらに提供する。
【0027】
本開示の他の特徴及び利点は、以下の明細書の実施例で説明され、且つ、部分的には明細書の実施例から明らかになる、又は本開示の実施により理解される。本開示の実施例の目的及び他の利点は、明細書、特許請求の範囲及び図面で特に指摘された構造によって実現及び取得され得る。
【0028】
図面及び詳細な説明を閲読して理解した上で、他の方面を理解できる。
【0029】
図面は、本開示の技術案の更なる理解を提供するために使用され、明細書の一部を構成して、本開示の実施例とともに本開示の技術案を解釈するために使用され、本開示の技術案を限定するものではない。
【図面の簡単な説明】
【0030】
【発明を実施するための形態】
【0031】
以下、実施形態について図面を参照しながら説明する。なお、実施形態は、複数の異なる形式で実施することができる。本開示の趣旨及びその範囲から逸脱することなくその形態及び詳細な内容を様々な形式に変更し得ることは、当業者であれば容易に理解できる。従って、本開示は、以下の実施形態の記載内容のみに限定して解釈されるべきではない。なお、以下に説明される実施例は、本開示を限定するものではなく、本開示を説明及び解釈するためのものに過ぎない。矛盾しない限り、本開示における実施例及び実施例の特徴を互いに組み合わせることができる。
【0032】
図面では、明確にするために、各構成要素のサイズ、層の厚み又は領域が誇張的に表示される場合がある。従って、本開示の一態様は、必ずしも該サイズに限定されるものではなく、図面における各部材の形状及びサイズは実際の比率を表さない。なお、図面では理想的な例が例示されており、本開示の一態様は、図面で示される形状又は数値等に限定されない。
【0033】
本開示において、「第１」、「第２」、「第３」などの序数詞は、数量を限定するものではなく、構成要素の混同を回避するために設定されるものである。
【0034】
本開示では、便宜のために、「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」などの、方位又は位置関係を示す用語を使用して、図面を参照して構成要素の位置関係を説明することは、本明細書の説明を容易にして説明を簡素化するためのものに過ぎず、指定されたデバイス又は素子が必ず特定の方位を有し、特定の方位で構築及び操作することを指示したり、暗示したりすることではないため、本開示を限定すると理解されない。構成要素の位置関係は、各構成要素を説明する方向に応じて適宜変更される。従って、明細書で説明される用語に限定されず、状況に応じて適宜変更することができる。
【0035】
本開示では、トランジスタとは、少なくともゲート電極、ドレイン電極及びソース電極の３つの端子を備える素子である。トランジスタは、ドレイン電極（ドレイン電極端子、ドレイン領域又はドレイン電極）とソース電極（ソース電極端子、ソース領域又はソース電極）との間にチャネル領域が有しており、ドレイン電極、チャネル領域及びソース電極に電流を流すことができるものである。本開示では、チャネル領域とは、電流が主に流れる領域をいう。
【0036】
異なる極性のトランジスタが使用される場合、又は、回路動作において電流の方向が変化するなどの場合で、「ソース電極」及び「ドレイン電極」の機能は互いに入れ替わる場合がある。従って、本開示では、「ソース電極」及び「ドレイン電極」は互いに入れ替わることができる。
【0037】
本開示では、「電気的に接続」は、構成要素が何らかの電気的機能を備える素子により接続されている場合を含む。「何らかの電気的機能を備える素子」は、接続される構成要素間で電気信号を送受信できる限り特に限定されない。「何らかの電気的機能を備える素子」の例は、電極及び配線だけではなく、トランジスタなどのスイッチング素子、抵抗器、インダクタ、キャパシタ、各種の機能を備える他の素子などを備える。
【0038】
本開示では、「平行」とは、２本の直線のなす角度が－１０°以上１０°以下の状態を示しており、従って、該角度が－５°以上５°以下の状態も含む。また、「垂直」とは、２本の直線のなす角度が８０°以上１００°以下の状態を示しており、従って、８５°以上９５°以下の角度の状態も含む。
【0039】
本開示では、「膜」及び「層」は互いに入れ替わることができる。例えば、「導電層」は「導電膜」と呼ばれる場合がある。同様に、「絶縁膜」は「絶縁層」と呼ばれる場合がある。
【0040】
本開示では、例えば、導電性が十分に低いと、「半導体」が「絶縁体」の特性を有する場合がある。なお、「半導体」と「絶縁体」の境界が明確ではないため、「半導体」と「絶縁体」を正確に区別することができない場合がある。従って、本開示の「半導体」は「絶縁体」と呼ばれる場合がある。同様に、本開示の「絶縁体」は「半導体」と呼ばれる場合もある。また、本開示の「絶縁体」は「半絶縁体」と呼ばれる場合もある。
【0041】
本開示では、例えば、導電性が十分に高いと、「半導体」は「導電体」の特性を有する場合がある。また、「半導体」と「導電体」の境界が明確ではないため、「半導体」と「導電体」を正確に区別することができない場合がある。従って、本開示の「半導体」は「導電体」と呼ばれる場合がある。同様に、本開示の「導電体」は「半導体」と呼ばれる場合もある。
【0042】
本開示では、半導体の不純物とは、半導体の主成分以外の元素をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。半導体に不純物が含まれる場合、半導体に状態密度（ＤＯＳ、Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）が形成されて、キャリア移動度が低下したり、結晶性が低下したりする可能性がある。半導体が酸化物半導体を含む場合、半導体の特性を変化させる不純物の例としては、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、代表例としては、水素（水中に含まれる）、リチウム、ナトリウム、ケイ素、ホウ素、リン、炭素、窒素があり。酸化物半導体において、水素などの不純物の混入により酸素欠陥が生じる場合がある。また、半導体がケイ素を含む場合、半導体の特性を変化させる不純物の例としては、酸素、水素以外の第１族元素、第２族元素、第１３族元素、第１５族元素がある。
【0043】
現在、表示基板の構造においては、通常、ゲート電極とソース電極の位置が重なる部分をストレージキャパシタの２つの極板とし、ゲート絶縁層を誘電体とし、ストレージキャパシタＣＳＴの容量を増加させるために、通常、極板の重複面積を大きくし、高誘電率材料をゲート絶縁層として選択し、又はゲート絶縁層の厚みを減らすなどの手段が使用される。しかし、極板の重複面積を大きくする解決策は、高解像度の要件と矛盾しているだけではなく、設計余裕（ｍａｒｇｉｎ）を低減させ、プロセスの難易度を増加させ、歩留まりを低下させ、表示品質を低下させてしまう。また、高誘電率材料をゲート絶縁層として選択する解決策は、ストレージキャパシタの容量を増加させるが、表示基板の他の領域において、高誘電率材料がトランジスタの性能に大きな影響を与え、表示品質も低下させる。また、ゲート絶縁層の厚みを減らす解決策は、プロセスフローを増加させ、自己整合ドーピングプロセスと互換性がなく、同様に表示品質を低下させる。
【0044】
表示品質を確保する前提でストレージキャパシタの容量を効果的に増加させるために、本開示の実施例は表示基板を提供する。表示基板はベースを備え、ベースに平行な方向に、本開示の表示基板は、ベースに配置され、異なる色に対応する複数のサブ画素を備え、各前記サブ画素は、画素駆動回路と、前記画素駆動回路に電気的に接続される有機電界発光ダイオードＯＬＥＤとを備える。
【0045】
図１は本開示の実施例に係る画素駆動回路の等価回路図である。図１に示すように、画素駆動回路は、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３と、ストレージキャパシタＣＳＴとを備える。第１トランジスタＴ１はスイッチングトランジスタであり、第２トランジスタＴ２は駆動トランジスタであり、第３トランジスタＴ３は補償トランジスタである。第１トランジスタＴ１は、ゲート電極が第１走査線Ｇｎに結合され、第１電極がデータ線Ｄｎに結合され、第２電極が第２トランジスタＴ２のゲート電極に結合され、第１トランジスタＴ１は、第１走査線Ｇｎの制御下で、データ線Ｄｎによって伝送されるデータ信号を受信し、第２トランジスタＴ２のゲート電極が前記データ信号を受信することに用いられる。第２トランジスタＴ２は、ゲート電極が第１トランジスタＴ１の第２電極に結合され、第１電極が第１電源電圧線ＶＤＤに結合され、第２電極がＯＬＥＤの第１電極に結合され、第２トランジスタＴ２は、そのゲート電極で受信されたデータ信号の制御下で、第２電極で対応する電流を生成することに用いられる。第３トランジスタＴ３は、ゲート電極が第２走査線Ｓｎに結合され、第１電極が補償線Ｓｅに接続され、第２電極が第２トランジスタＴ２の第２電極に結合され、第３トランジスタＴ３は、補償タイミングに応じて第２トランジスタＴ２の閾値電圧Ｖｔｈ及び移動度を抽出し、閾値電圧Ｖｔｈを補償することに用いられる。ＯＬＥＤは、第１電極が第２トランジスタＴ２の第２電極に結合され、第２電極が第２電源電圧線ＶＳＳに結合され、ＯＬＥＤは、第２トランジスタＴ２の第２電極の電流に応答して対応する輝度の光を発光することに用いられる。ストレージキャパシタＣＳＴは、第１電極が第２トランジスタＴ２のゲート電極に結合され、第２電極が第２トランジスタＴ２の第２電極に結合され、ストレージキャパシタＣＳＴは、第２トランジスタＴ２のゲート電極の電位を蓄積することに用いられる。
【0046】
ここで、第１電源電圧線ＶＤＤの電圧は第２電源電圧線ＶＳＳの電圧よりも高く、データ線Ｄｎのデータ信号の最大電圧は第１走査線Ｇｎの最大電圧よりも低く、データ線Ｄｎのデータ信号の最大電圧は第１電源電圧線ＶＤＤの電圧よりも低い。
【0047】
ベースに垂直な方向に、本開示の実施例に係る表示基板は、積層された第１金属層と、第１絶縁層と、金属酸化物層と、第２絶縁層と、第２金属層とを備え、前記金属酸化物層は、前記第１トランジスタの活性層とする第１パターンと、前記第２トランジスタの活性層とする第２パターンと、前記ストレージキャパシタの第１電極とするキャパシタパターンとを備え、前記第１金属層は、前記ストレージキャパシタの一方の第２電極とする第１極板を備え、前記第１極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第１重複領域があり、第１ストレージキャパシタを形成し、前記第２金属層は、前記ストレージキャパシタの他方の第２電極とする第２極板を備え、前記第２極板のベースでの正投影と前記キャパシタパターンのベースでの正投影は少なくとも第２重複領域があり、第２ストレージキャパシタを形成し、前記第１極板と第２極板の電位は同じであり、それにより並列接続される第１ストレージキャパシタ及び第２ストレージキャパシタを形成する。
【0048】
本開示の実施例に係る表示基板は、金属酸化物層が第１金属層の第１極板及び第２金属層の第２極板と第１ストレージキャパシタ及び第２ストレージキャパシタをそれぞれ形成し、第１極板と第２極板の電位が同じであることにより、並列接続される第１ストレージキャパシタ及び第２ストレージキャパシタを形成して、ストレージキャパシタの容量を効果的に増加させ、表示品質に影響を与えることなく、ストレージキャパシタの容量を効果的に増加させ、高解像度の表示を実現することに役立つ。
【0049】
本開示の実施例に係る表示基板は、複数種の方法で実現されてもよく、以下、実施例により詳細に説明する。
【0050】
図２ａは本開示の実施例に係る表示基板の局所構造の例示的な模式図である。図２ｂは図２ａのＡ－Ａ方向の断面図である。図２ａ及び図２ｂに示すように、本実施例に係る表示基板は、ベース１０と、第１金属層と、第１絶縁層１２と、金属酸化物層と、ゲート絶縁層１５と、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６と、第２絶縁層１７と、第２金属層とを備え、
第１金属層は、ベース１０に配置され、第１極板１１及び接続線４０を備え、第１極板１１はストレージキャパシタの１つの第２電極とし、第１ストレージキャパシタを形成することに用いられ、
第１絶縁層１２は、第１極板１１及び接続線４０を備える第１金属層を覆い、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３とする第１パターンと、第２活性層２３とする第２パターンと、第３活性層３３とする第３パターンと、キャパシタ極板１４とするキャパシタパターンとを備え、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６はゲート絶縁層１５に配置され、ゲート絶縁層１５のパターンが第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンと同じであり、第１ゲート電極１６と第１走査線Ｇｎが一体構造であり、第３ゲート電極３６と第２走査線Ｓｎが一体構造であり、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、複数のビアホールは、第１活性層１３の両端を露出させる第１ビアホールＶ１及び第２ビアホールＶ２、第２ゲート電極２６を露出させる第３ビアホールＶ３、キャパシタ極板１４を露出させる第４ビアホールＶ４、第２活性層２３の両端を露出させる第５ビアホールＶ５及び第６ビアホールＶ６、第１極板１１を露出させる第７ビアホールＶ７、第３活性層３３の両端を露出させる第８ビアホールＶ８及び第９ビアホールＶ９、接続線４０を露出させる第１０ビアホールＶ１０を含み、１つの例示的な実施形態では、前記第１活性層は前記第１トランジスタＴ１の活性層であってもよく、前記第２活性層は前記第２トランジスタＴ２の活性層であってもよく、前記第３活性層は前記第３トランジスタＴ３の活性層であってもよい。
第１金属層は、ベース１０に配置され、第１極板１１及び接続線４０を備え、第１極板１１はストレージキャパシタの１つの第２電極とし、第１ストレージキャパシタを形成することに用いられ、
第１絶縁層１２は、第１極板１１及び接続線４０を備える第１金属層を覆い、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３とする第１パターンと、第２活性層２３とする第２パターンと、第３活性層３３とする第３パターンと、キャパシタ極板１４とするキャパシタパターンとを備え、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６はゲート絶縁層１５に配置され、ゲート絶縁層１５のパターンが第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンと同じであり、第１ゲート電極１６と第１走査線Ｇｎが一体構造であり、第３ゲート電極３６と第２走査線Ｓｎが一体構造であり、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、複数のビアホールは、第１活性層１３の両端を露出させる第１ビアホールＶ１及び第２ビアホールＶ２、第２ゲート電極２６を露出させる第３ビアホールＶ３、キャパシタ極板１４を露出させる第４ビアホールＶ４、第２活性層２３の両端を露出させる第５ビアホールＶ５及び第６ビアホールＶ６、第１極板１１を露出させる第７ビアホールＶ７、第３活性層３３の両端を露出させる第８ビアホールＶ８及び第９ビアホールＶ９、接続線４０を露出させる第１０ビアホールＶ１０を含み、１つの例示的な実施形態では、前記第１活性層は前記第１トランジスタＴ１の活性層であってもよく、前記第２活性層は前記第２トランジスタＴ２の活性層であってもよく、前記第３活性層は前記第３トランジスタＴ３の活性層であってもよい。
【0051】
第２金属層は、第２絶縁層１７に配置され、データ線Ｄｎと、第１電源電圧線ＶＤＤと、第１ソース電極１８と、第１ドレイン電極１９と、第２ソース電極２８と、第２ドレイン電極２９と、第３ソース電極３８と、第３ドレイン電極３９と、第２極板３０とを備え、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、第２極板３０は、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。第１ソース電極１８とデータ線Ｄｎは一体構造であり、第２ソース電極２８と第１電源電圧線ＶＤＤは一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９と第２極板３０は一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は第２ビアホールＶ２を介して第１活性層１３の他端に接続されるとともに、第１ドレイン電極１９は第３ビアホールＶ３を介して第２ゲート電極２６に接続され、第１ドレイン電極１９はさらに第４ビアホールＶ４を介してキャパシタ極板１４に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続され、第１極板１１と第２極板３０が同じ電位になる。
【0052】
１つの例示的な実施形態では、前記第１ソース電極１８は前記第１トランジスタＴ１のソース電極であってもよく、第１ドレイン電極１９は前記第１トランジスタＴ１のドレイン電極であってもよく、第２ソース電極２８は前記第２トランジスタＴ２のソース電極であってもよく、第２ドレイン電極２９は前記第２トランジスタＴ２のドレイン電極であってもよく、第３ソース電極３８は前記第３トランジスタＴ３のソース電極であってもよく、第３ドレイン電極３９は前記第３トランジスタＴ３のドレイン電極であってもよい。
【0053】
１つの例示的な実施形態では、前記第１トランジスタＴ１のソース電極は前記第１トランジスタＴ１の前記第１電極又は第２電極であってもよく、前記第１トランジスタＴ１のドレイン電極は前記第１トランジスタＴ１の前記第２電極又は第１電極であってもよく、前記第２トランジスタＴ２のソース電極は前記第２トランジスタＴ２の前記第１電極又は第２電極であってもよく、前記第２トランジスタＴ２のドレイン電極は前記第２トランジスタＴ２の前記第２電極又は第１電極であってもよく、前記第３トランジスタＴ３のソース電極は前記第３トランジスタＴ３の前記第１電極又は第２電極であってもよく、前記第３トランジスタＴ３のドレイン電極は前記第３トランジスタＴ３の前記第２電極又は第１電極であってもよい。
【0054】
ここで、キャパシタ極板１４は、第１活性層１３、第２活性層２３及び第３活性層３３と同層に配置され、材料が同じで、同じパターニングプロセスによって形成され、第２極板３０は、データ線Ｄｎ、第１電源電圧線ＶＤＤ、第１ソース電極１８、第１ドレイン電極１９、第２ソース電極２８、第２ドレイン電極２９、第３ソース電極３８、第３ドレイン電極３９と同層に配置され、材料が同じで、同じパターニングプロセスによって形成される。
【0055】
本実施例では、キャパシタ極板１４はストレージキャパシタの第１電極とし、第１極板１１は、ストレージキャパシタの１つの第２電極とするとともにシールド層とし、第２極板３０はストレージキャパシタの他方の第２電極とし、２つの並列接続されるストレージキャパシタを形成し、２つの並列接続されるストレージキャパシタは、それぞれ第１極板１１とキャパシタ極板１４との間の第１ストレージキャパシタと、第２極板３０とキャパシタ極板１４との間の第２ストレージキャパシタである。
【0056】
以下、本実施例に係る表示基板の製造プロセスによれば、本実施例の技術案をさらに説明する。本実施例で説明される「パターニングプロセス」は、膜層堆積、フォトレジスト塗布、マスク露光、現像、エッチング、フォトレジスト剥離などの処理を含み、成熟した製造プロセスである。堆積は、スパッタリング、蒸着、化学気相蒸着などの既知のプロセスを使用でき、塗布は既知の塗布プロセスを使用でき、エッチングは既知の方法を使用でき、ここで限定されない。本実施例の説明では、理解する必要があるのは、「薄膜」は、ある材料をベース上で堆積又は他のプロセスにより製造してなる一層の薄膜を意味している。製造プロセス全体で、該「薄膜」に対してパターニングプロセスを必要としない場合、該「薄膜」は「層」とも呼ばれる。製造プロセス全体で、該「薄膜」に対してパターニングプロセスを必要とする場合、パターニングプロセスの前は「薄膜」と呼ばれ、パターニングプロセスの後は「層」と呼ばれる。パターニングプロセスの後の「層」に少なくとも１つの「パターン」が含まれる。
【0057】
（１）第１金属層のパターンを形成する。第１金属層のパターンを形成するのは、ベースに第１金属薄膜を堆積し、パターニングプロセスによって第１金属薄膜をパターニングし、第１極板１１及び接続線４０のパターンを備える第１金属層をベース１０に形成することを含み、図３ａ及び図３ｂに示すように、図３ｂは図３ａのＡ－Ａ方向の断面図である。本実施例では、第１極板１１は、シールド層だけではなく、ストレージキャパシタの１つの第２電極もとし、第１ストレージキャパシタを形成することに用いられる。
【0058】
（２）金属酸化物層のパターンを形成する。金属酸化物層のパターンを形成するのは、上記パターンが形成されたベースに、第１絶縁薄膜及び金属酸化物薄膜を順に堆積し、パターニングプロセスによって金属酸化物薄膜をパターニングし、第１極板１１及び接続線４０を覆う第１絶縁層１２を形成し、及び第１絶縁層１２上の金属酸化物層のパターンを形成することを含み、金属酸化物層は、第２活性層２３、第１活性層１３、第３活性層３３、及びキャパシタ極板１４のパターンを備え、図４ａ及び図４ｂに示すように、図４ｂは図４ａのＡ－Ａ方向の断面図である。ここで、第１活性層１３は第１パターンに対応し、第１トランジスタの活性層とし、第２活性層２３は第２パターンに対応し、第２トランジスタの活性層とし、第３活性層３３は第３パターンに対応し、第３トランジスタの活性層とし、キャパシタ極板１４はキャパシタパターンに対応し、キャパシタパターンの導体化処理を行い、ストレージキャパシタの第１電極とする。キャパシタ極板１４（キャパシタパターン）のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、第１極板１１はストレージキャパシタの第２電極としてキャパシタ極板１４とともに第１ストレージキャパシタを形成する。第２トランジスタの活性層とする第２活性層２３（第２パターン）のベース１０での正投影と第１極板１１のベース１０での正投影は重複領域があり、シールド層とする第１極板１１は第２トランジスタのチャネル領域をシールドでき、光によるチャネルへの影響を回避して、チャネルが光発生による電流漏れのため表示効果に影響を与えることを回避するようにする。本実施例では、第１トランジスタの活性層とする第１活性層１３（第１パターン）のベース１０での正投影は、キャパシタ極板１４（キャパシタパターン）のベース１０での正投影と間隔を置いて配置され、すなわち、両者は重複領域がない。第１活性層１３（第１パターン）のベース１０での正投影は、第１極板１１のベース１０での正投影と間隔を置いて配置され、すなわち、両者は重複領域がない。本実施例では、第１活性層１３及び第２活性層２３の幅を設計することにより、第１トランジスタのチャネルのアスペクト比は第２トランジスタのチャネルのアスペクト比よりも小さくする。
【0059】
（３）ゲート電極のパターンを形成する。ゲート電極のパターンを形成するのは、上記パターンが形成されたベースに、ゲート絶縁薄膜及びゲート金属薄膜を順に堆積し、パターニングプロセスによってゲート絶縁薄膜及びゲート金属薄膜をパターニングし、ゲート絶縁層１５のパターン及びゲート絶縁層１５に配置される第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンを形成することを含み、ゲート絶縁層１５のパターンは第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンと同じであり、第２ゲート電極２６は第１極板１１の対応する位置に位置し、第１ゲート電極１６は第１走査線Ｇｎに接続される一体構造であり、第３ゲート電極３６は第２走査線Ｓｎに接続される一体構造であり、図５ａ及び図５ｂに示す通りであり、図５ｂは図５ａのＡ－Ａ方向の断面図である。
【0060】
（４）第２絶縁層のパターンを形成する。第２絶縁層のパターンを形成するのは、上記パターンが形成されたベースに、第２絶縁薄膜を堆積し、パターニングプロセスによって第２絶縁薄膜をパターニングし、上記構造を覆う第２絶縁層１７のパターンを形成することを含み、第２絶縁層１７には複数のビアホールが開口され、複数のビアホールは、第１活性層１３の両端を露出させる第１ビアホールＶ１及び第２ビアホールＶ２、第２ゲート電極２６を露出させる第３ビアホールＶ３、キャパシタ極板１４を露出させる第４ビアホールＶ４、第２活性層２３の両端を露出させる第５ビアホールＶ５及び第６ビアホールＶ６、第１極板１１を露出させる第７ビアホールＶ７、第３活性層３３の両端を露出させる第８ビアホールＶ８及び第９ビアホールＶ９、接続線４０を露出させる第１０ビアホールＶ１０を含み、図６ａ及び図６ｂに示す通りであり、図６ｂは図６ａのＡ－Ａ方向の断面図である。本実施例では、ゲート絶縁層１５の厚みは第２絶縁層１７の厚みよりも小さく、第１絶縁層１２の厚みはゲート絶縁層１５と第２絶縁層１７の厚みの合計よりも小さく、絶縁効果を確保する前提で、ストレージキャパシタの容量を増加させる。
【0061】
（５）第２金属層のパターンを形成する。第２金属層のパターンを形成するのは、上記パターンが形成されたベースに、第２金属薄膜を堆積し、パターニングプロセスによって第２金属薄膜をパターニングし、第２絶縁層１７に第２金属層のパターンを形成することを含み、図２ａ及び図２ｂに示すように、第２金属層は、データ線Ｄｎ、第１電源電圧線ＶＤＤ、第１ソース電極１８、第１ドレイン電極１９、第２ソース電極２８、第２ドレイン電極２９、第３ソース電極３８、第３ドレイン電極３９及び第２極板３０のパターンを備える。ここで、第１ソース電極１８はデータ線Ｄｎに接続される一体構造であり、第２ソース電極２８は第１電源電圧線ＶＤＤに接続される一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９は第２極板３０に接続される一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は第２ビアホールＶ２を介して第１活性層１３の他端に接続されるとともに、第１ドレイン電極１９は第３ビアホールＶ３を介して第２ゲート電極２６に接続され、第１ドレイン電極１９はさらに第４ビアホールＶ４を介してキャパシタ極板１４に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続され、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。本実施例では、第２金属層の厚みはゲート金属層の厚みよりも大きい。
【0062】
本実施例では、第１金属層、ゲート金属層及び第２金属層は、クロム（Ｃｒ）、金（Ａｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）等のいずれか、又は上記金属元素を成分とする合金、又はアルミニウムネオジム合金（ＡｌＮｄ）又はモリブデンニオブ合金（ＭｏＮｂ）などの上記金属元素の組み合わせを含む合金などの金属材料を使用してもよく、Ｍｏ／Ｃｕ／Ｍｏなどの多層金属を使用してもよい。１つの例示的な実施形態では、Ｃｕ－Ｘ合金膜（ここで、ＸはＭｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ又はＴｉであり）を使用してもよい。Ｃｕ－Ｘ合金膜を使用することにより、ウェットエッチングプロセスによって薄膜を加工できるので、製造コストを削減することができる。１つの例示的な実施形態では、Ｃｕ－Ｍｎ合金膜が使用される。第１金属層の厚みは８００～１２００オングストロームであり、ゲート金属層の厚みは３０００～５０００オングストロームであり、第２金属層の厚みは３０００～９０００オングストロームである。
【0063】
第１絶縁層、ゲート絶縁層及び第２絶縁層は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）又は酸窒化ケイ素（ＳｉＯＮ）などを使用してもよく、又は、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化マグネシウム、酸化ランタン、酸化セリウム又は酸化ネオジムなどを使用してもよい。ここで、第１絶縁層の厚みは３０００～５０００オングストロームであり、ゲート絶縁層の厚みは１０００～２０００オングストロームであり、第２絶縁層の厚みは４５００～７０００オングストロームである。
【0064】
本実施例では、金属酸化物層は、インジウムとスズを含む酸化物、タングステンとインジウムを含む酸化物、タングステンとインジウムと亜鉛を含む酸化物、チタンとインジウムを含む酸化物、チタンとインジウムとスズを含む酸化物、インジウムと亜鉛を含む酸化物、ケイ素とインジウムとスズを含む酸化物、又はインジウムとガリウムと亜鉛を含む酸化物などを使用してもよい。
【0065】
金属酸化物層は、インジウム（Ｉｎ）を含む酸化物半導体であってもよく、キャリア移動度（電子移動度）を向上させることができる。また、酸化物半導体は元素Ｍを含むことができる。元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどであってもよい。元素Ｍとして使用可能な他の元素としては、ホウ素、ケイ素、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル又はタングステンなどがある。なお、元素Ｍとしては、上記元素を複数組み合わせることもある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を備える元素である。また、金属酸化物層は、亜鉛（Ｚｎ）を含んでもよく、酸化物半導体が亜鉛を含むと結晶化しやすくなる。１つの例示的な実施例では、酸化物半導体は、インジウムを含む酸化物半導体に限定されず、亜鉛スズ酸化物又はガリウムスズ酸化物などの、インジウムを含まず亜鉛、ガリウム又はスズを含む酸化物半導体などであってもよい。
【0066】
金属酸化物層がＩｎ－Ｍ－Ｚｎ酸化物である場合、ＩｎとＭの合計が１００ａｔｏｍｉｃ％であると、Ｉｎが５０ａｔｏｍｉｃ％未満で、Ｍが５０ａｔｏｍｉｃ％以上であるようにしてもよい。金属酸化物層は、エネルギーギャップが大きな酸化物を使用し、例えば、２．５ｅＶ以上４．２ｅＶ以下であり、又は２．８ｅＶ以上３．８ｅＶ以下であってもよく、又は３ｅＶ以上３．５ｅＶ以下であってもよい。１つの例示的な実施形態では、金属酸化物層は、インジウム（Ｉｎ）、Ｍ及び亜鉛（Ｚｎ）を含む酸化物であり、ここで、Ｍはアルミニウム（Ａｌ）、ガリウム（Ｇａ）又はスズ（Ｓｎ）である。
【0067】
本実施例では、第１、第２及び第３トランジスタの活性層の組成は、製造コストを削減するために同じ又はほぼ同じであってもよい。本実施例はこれに限定されず、３つのトランジスタの活性層の組成も互いに異なってもよい。３つのトランジスタの活性層は、Ｉｎの原子百分率がＭの原子百分率よりも大きい領域がある場合、第１トランジスタ及び第２トランジスタの電界効果移動度を向上させることができる。例えば、第１トランジスタ及び第２トランジスタの電界効果移動度の一方又は両方は１０ｃｍ２／Ｖｓを超えてもよく、例えば、３０ｃｍ２／Ｖｓを超えてもよい。例えば、上記電界効果移動度の高いトランジスタが、表示装置のゲート信号を生成するゲートドライバに使用される場合、該表示装置は狭額縁化される。上記電界効果移動度の高いトランジスタは、表示装置に含まれる信号線からの信号を供給するソースドライバに使用される場合、表示装置に接続する配線数を減らすことができる。上記電界効果移動度の高いトランジスタは、表示装置に含まれる画素回路のトランジスタに使用される場合、表示装置の表示品質を向上させることができる。
【0068】
１つの例示的な実施例では、本実施例の金属酸化物層は単層であってもよく、二重層又は多層であってもよい。金属酸化物層が二重層である場合、積層された第１酸化物層と第２酸化物層とを備える。第２酸化物層の導電性は第１酸化物層の導電性よりも低く、バンドギャップは第１酸化物層のそれよりも大きい。第１酸化物層は、電子が移動する主なチャネル層であってもよく、従って、第１、第２及び第３ゲート電極に近接するように構成され得る。金属酸化物層が単層である場合、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）材料を使用することができる。
【0069】
本実施例では、金属酸化物層は一部がトランジスタの活性層とし、他部がストレージキャパシタの第１電極とするため、導体化処理を行う場合、一方では、異なるサブ画素のチャネル方向及び形状を差別化して、異なるアスペクト比の設計に適応することを実現でき、例えば、第１活性層及び第２活性層の幅を設計することにより、第１トランジスタのチャネルのアスペクト比が第２トランジスタのチャネルのアスペクト比よりも小さくする。他方では、１つのサブ画素内の異なる領域で、金属酸化物層が、異なる電気的特性の要件を満たすように異なる成分含有量を有する。
【0070】
上記説明される導体化処理は、第１、第２及び第３ゲート電極などのパターンを形成した後、第１、第２及び第３ゲート電極をマスクとしてプラズマ処理を行い、対応する領域の金属酸化物層を導体化層として処理することである。図４ａ及び図５ａに示すように、金属酸化物層は、３つの領域に分けられることができ、第１領域は、第１、第２及び第３ゲート電極と重なる領域を含み、トランジスタのチャネル領域とし、第２領域は、第１領域に隣接する領域、すなわち第１、第２及び第３ゲート電極に隣接するが、第１、第２及び第３ゲート電極で覆われていない領域を含み、トランジスタのソースドレイン領域とし、第３領域は、第１極板及び第２極板と重なる領域を含み、ストレージキャパシタの極板領域とする。本実施例では、３つの領域のインジウムガリウム亜鉛酸化物（ＩＧＺＯ）の成分は異なる。
【0071】
本実施例では、前記第１領域の酸素含有量は３０～５０ａｔｏｍａｉｃ％の範囲内であり、前記第２領域の酸素含有量は５０～６０ａｔｏｍａｉｃ％の範囲内であり、前記第２領域の酸素含有量は６０～７０ａｔｏｍａｉｃ％の範囲内であり、１つの例示的な実施形態では、第１領域におけるＩＧＺＯの酸素含有量が第２領域のＩＧＺＯの酸素含有量よりも少なく、第２領域におけるＩＧＺＯの酸素含有量が第３領域のＩＧＺＯの酸素含有量よりも少ない。第１領域におけるＩＧＺＯの亜鉛含有量が第２領域におけるＩＧＺＯの亜鉛含有量よりも多く、第２領域におけるＩＧＺＯの亜鉛含有量が第３領域におけるＩＧＺＯの亜鉛含有量よりも多く、１つの例示的な実施例では、前記第１領域における酸素元素と亜鉛元素の原子比（Ｏ／Ｚｎ）が第２領域のＯ／Ｚｎよりも小さく、前記第２領域におけるＯ／Ｚｎが第３領域のＯ／Ｚｎよりも小さい。また、第１領域における酸化物は主に半導体であり、Ｉｎ元素含有量を増加させることによりキャリア濃度を大幅に高くし、第１領域のキャリア濃度を高くしてトランジスタの駆動能力を向上させるために、第１領域におけるＩｎ原子含有量が第２領域におけるＩｎ原子含有量よりも多く、さらに第２領域におけるＩｎ原子含有量が第３領域におけるＩｎ原子含有量よりも多い。
【0072】
以下の表には３つの領域のインジウムガリウム亜鉛酸化物（ＩＧＺＯ）成分の例が示され、Ｗｅｉｇｈｔ％は酸化物中の元素の割合を表し、Ａｔｏｍｉｃ％は酸化物中の該元素の原子百分率を表す。
【0073】
【表1】
【0074】
ここで、第１領域は３つのトランジスタのうちの少なくとも１つのトランジスタのチャネル領域であり、第２領域は３つのトランジスタのうちの少なくとも１つのトランジスタのソースドレイン領域であり、第３領域がストレージキャパシタの極板領域である。上記表に示すように、ＩＧＺＯ中には、酸素（Ｏ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）などの元素が含まれ、第１領域はゲート電極によるシールドに起因してプラズマ処理されていないため、複数の元素Ｏ：Ｚｎ：Ｇａ：Ｉｎの相対重量含有量は１１．８２：２５．６８：２８．３８：３４．１２であり、相対原子含有量は４０．２４：２１．４０：２２．１８：１６．１８である。第３領域はシールドされずにプラズマ処理されたため、複数の元素Ｏ：Ｚｎ：Ｇａ：Ｉｎの相対重量含有量は２３．３５：１８．７２：２５．６６：３２．２４であり、相対原子含有量は６０．９４：１１．９５：１５．３７：１１．７２である。プラズマ処理された後、第３領域のＩＧＺＯ中の酸素の重量と原子含有量が大幅に増加し、亜鉛（Ｚｎ）の重量と原子含有量が減少し、ＩＧＺＯの導電性を向上させる。第２領域はゲート電極によりシールドされていないが、該領域がゲート電極に隣接して、ゲート電極の影響を受けるため、第２領域は、ＩＧＺＯ中の酸素の重量と原子含有量が第３領域よりも低く、亜鉛（Ｚｎ）の重量と原子含有量が第３領域よりも高く、従って、第２領域のＩＧＺＯの導電性は第３領域のＩＧＺＯの導電性よりも低い。
【0075】
第３領域の金属酸化物層はストレージキャパシタの第１電極とするため、優れる導電特性を必要とし、すなわち、良好な導体化程度を必要とする。ゲート電極をマスクとしてプラズマ処理を行う場合、理論的には、ゲート電極から遠く離れる領域は、導体化程度が良好になり、導電特性に優れている。従って、本実施例では、第３領域の金属酸化物層（キャパシタ極板１４）と第１ゲート電極１６との最小距離が第１ゲート電極１６の幅Ｌ１よりも大きく、キャパシタ極板１４と第２ゲート電極２６との最小距離が第２ゲート電極２６の幅Ｌ２よりも大きく、キャパシタ極板１４と第３ゲート電極３６との最小距離が第３ゲート電極３６の幅Ｌ３よりも大きくなるように設定されてもよい。このように、第３領域の金属酸化物層のプラズマ処理は、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６の影響を受けず、第３領域の金属酸化物層の導体化程度を最大限に向上させる。なお、上記距離は、基板に垂直な方向の両方の距離である。また、変形実施例として、高解像度バックプレーンの設計のニーズに応じて、上記第３領域の金属酸化物層（キャパシタ極板１４）と第１ゲート電極１６との最小距離はＬ１よりも大きく、キャパシタ極板１４と第２ゲート電極２６との最小距離はＬ２よりも大きく、及びキャパシタ極板１４と第３ゲート電極３６との最小距離はＬ３よりも大きく、この３つの設計は、それらのいずれか２つ又は１つの状況を満たすことができる。他の例示的な実施例では、先ずキャパシタ極板１４と第１電極及び第２電極とが重なるパターンが上記関係を満たすことを考慮するように設計できる。Ｌ１は第１ゲート電極１６の幅であり、Ｌ２は第２ゲート電極２６の幅であり、Ｌ３は第３ゲート電極３６の幅である。このように、第３領域の金属酸化物層のプラズマ処理は、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６による影響が小さく、第３領域の金属酸化物層の導体化程度を最大限に向上させる。
【0076】
本実施例に係る表示基板の構造及び製造プロセスから分かるように、本実施例では、金属酸化物材料を使用するキャパシタ極板１４はストレージキャパシタの第１電極とし、第１金属層の第１極板１１はストレージキャパシタの１つの第２電極とし、第２金属層の第２極板３０はストレージキャパシタの他方の第２電極とし、第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続されるため、第１極板１１と第２極板３０は同じ電位になり、ストレージキャパシタの第１電極とするキャパシタ極板１４は第３ビアホールＶ３、第１ドレイン電極１９及び第４ビアホールＶ４を介して第２ゲート電極２６に接続され、第１極板１１及び第２極板３０の電圧とは異なる電圧を有し、従って、第１極板１１、キャパシタ極板１４及び第２極板３０の間に２つの並列接続されるストレージキャパシタが形成され、２つの並列接続されるキャパシタは、それぞれ第１極板１１とキャパシタ極板１４との間の第１ストレージキャパシタと、第２極板３０とキャパシタ極板１４との間の第２ストレージキャパシタである。第２極板３０にも透明電極層（図示せず）が形成され、該透明電極層とキャパシタ極板１４との間に第３キャパシタも形成されるため、本実施例では、実際には３つの並列接続されるストレージキャパシタが形成される。これから分かるように、元の構造と比較して、本開示の実施例に係るストレージキャパシタは３つのキャパシタを並列接続されてなり、ストレージキャパシタの容量を最大限に増加させる。本実施例では、ストレージキャパシタの第１電極とするキャパシタ極板１４は活性層と同層に配置され、第１金属層と第２金属層との間に位置するため、キャパシタ極板１４と第１極板１１との距離が短く、第１絶縁層１２のみを離間し、キャパシタ極板１４と第２極板３０との距離も短く、第２絶縁層１７のみを離間する。離間される絶縁層の厚みが薄く、シールド層とする第１極板１１の面積が大きいため、本開示の各ストレージキャパシタの容量はいずれも既存の構造のストレージキャパシタの容量よりも大きくなり、小さな画素サイズに適用されても、必要なストレージキャパシタの容量を確保でき、高解像度の表示を実現することに役立つ。第１絶縁層１２及び第２絶縁層１７はいずれも高誘電率材料を使用したり、厚みを薄くしたりする必要がないため、本開示の実施例の構造設計は、プロセスフローを増加させず、自己整合ドーピングプロセスと互換性があり、薄膜トランジスタの性能に影響を与えず、表示品質を確保することができる。
【0077】
１つの例示的な実施例では、本実施例で製造される表示基板のパターニング回数は元の製造方法のパターニング回数と同じであり、本実施例を実施する際に、既存のプロセス装置を使用でき、プロセスの互換性が高く、実用性が高く、優れた将来の応用可能性を有する。
【0078】
以上より、本実施例は、表示品質を確保する前提でストレージキャパシタの容量を効果的に増加させることを実現し、高解像度の表示を実現することに役立つ。
【0079】
図７ａは本開示の実施例に係る表示基板の他の局所構造の例示的な模式図である。図７ｂは図７ａのＡ－Ａ方向の断面図である。本実施例は、ストレージキャパシタの第１電極とするキャパシタ極板と、シールド層及びストレージキャパシタの１つの第２電極とする第１極板と、ストレージキャパシタの他方の第２電極とする第２極板とを備え、第１極板とキャパシタ極板との間に第１ストレージキャパシタが形成され、第２極板とキャパシタ極板との間に第２ストレージキャパシタが形成され、第１ストレージキャパシタと第２ストレージキャパシタは並列接続されてストレージキャパシタを構成する。図７ａ及び図７ｂに示すように、本実施例では、キャパシタ極板１４と第１活性層１３（第１パターン）は一体構造であってもよく、すなわち、キャパシタ極板１４と第１活性層１３は連続する金属酸化物で形成され、第４ビアホールを省略する。例えば、本実施例の表示基板は、ベース１０と、第１極板１１と、接続線４０と、第１絶縁層１２と、金属酸化物層と、ゲート絶縁層１５と、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６と、第２絶縁層１７と、第２金属層とを備え、
ベース１０、第１極板１１、接続線４０、及び第１絶縁層１２について、構造は上記実施例における説明を参照すればよく、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３と、第２活性層２３と、第３活性層３３と、キャパシタ極板１４とを備え、第１活性層１３とキャパシタ極板１４は一体構造であり、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
ゲート絶縁層１５及びゲート絶縁層１５に配置される第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６について、構造は上記実施例における説明を参照すればよく、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、本実施例では、上記実施例の第４ビアホールを省略し、又は、上記実施例の第２ビアホール及び第４ビアホールが本実施例の一体構造のビアホールであると理解でき、
第２金属層は、第２絶縁層１７に配置され、データ線Ｄｎと、第１電源電圧線ＶＤＤと、第１ソース電極１８と、第１ドレイン電極１９と、第２ソース電極２８と、第２ドレイン電極２９と、第３ソース電極３８と、第３ドレイン電極３９と、第２極板３０とを備え、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、第２極板３０は、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。第１ソース電極１８とデータ線Ｄｎは一体構造であり、第２ソース電極２８と第１電源電圧線ＶＤＤは一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９と第２極板３０は一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３の他端（キャパシタ極板１４でもある）に接続されるとともに、第１ドレイン電極１９は第３ビアホールＶ３を介して第２ゲート電極２６に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続される。
ベース１０、第１極板１１、接続線４０、及び第１絶縁層１２について、構造は上記実施例における説明を参照すればよく、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３と、第２活性層２３と、第３活性層３３と、キャパシタ極板１４とを備え、第１活性層１３とキャパシタ極板１４は一体構造であり、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
ゲート絶縁層１５及びゲート絶縁層１５に配置される第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６について、構造は上記実施例における説明を参照すればよく、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、本実施例では、上記実施例の第４ビアホールを省略し、又は、上記実施例の第２ビアホール及び第４ビアホールが本実施例の一体構造のビアホールであると理解でき、
第２金属層は、第２絶縁層１７に配置され、データ線Ｄｎと、第１電源電圧線ＶＤＤと、第１ソース電極１８と、第１ドレイン電極１９と、第２ソース電極２８と、第２ドレイン電極２９と、第３ソース電極３８と、第３ドレイン電極３９と、第２極板３０とを備え、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、第２極板３０は、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。第１ソース電極１８とデータ線Ｄｎは一体構造であり、第２ソース電極２８と第１電源電圧線ＶＤＤは一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９と第２極板３０は一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３の他端（キャパシタ極板１４でもある）に接続されるとともに、第１ドレイン電極１９は第３ビアホールＶ３を介して第２ゲート電極２６に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続される。
【0080】
本実施例は、同様にストレージキャパシタの容量を増加させることができ、高解像度の表示を実現することに役立ち、表示品質を確保する。また、本実施例は、キャパシタ極板と第２活性層を一体構造に設置して同じ電位にするため、第４ビアホールを省略し、ビアホールのエッチングプロセスを簡素化し、高解像度の設計を実現することに役立つだけではなく、もともと間隔を置いて配置されるキャパシタ極板と第２活性層を一体構造に形成することにより、キャパシタ極板の面積を大きくして、さらにストレージキャパシタ全体の容量を増加させる。
【0081】
本実施例に係る表示基板の製造プロセスは、上記実施例における説明を参照すればよく、本実施例では、活性層及びキャパシタ極板のパターンの形成プロセスにおいて、第２活性層とキャパシタ極板は一体構造であり、第２絶縁層のパターンの形成プロセスにおいて、第４ビアホールを形成する必要がなく、第２金属層のパターンの形成プロセスにおいて、第２ドレイン電極は第２ビアホールのみを介して第２活性層に接続され及び第３ビアホールを介して第１ゲート電極に接続され、ここで説明を省略する。
【0082】
図８ａは本開示の実施例に係る表示基板のさらに他の局所構造の例示的な模式図である。図８ｂは図８ａのＡ－Ａ方向の断面図である。本実施例は、ストレージキャパシタの第１電極とするキャパシタ極板と、シールド層及びストレージキャパシタの１つの第２電極とする第１極板と、ストレージキャパシタの他方の第２電極とする第２極板とを備え、第１極板とキャパシタ極板との間に第１ストレージキャパシタが形成され、第２極板とキャパシタ極板との間に第２ストレージキャパシタが形成され、第１ストレージキャパシタと第２ストレージキャパシタは並列接続されてストレージキャパシタを構成する。図８ａ及び図８ｂに示すように、本実施例では、キャパシタ極板１４と第１活性層１３は一体構造に配置されてもよく、また、第３ビアホール及び第４ビアホールを省略することができ、又は、第２ビアホール、第３ビアホール及び第４ビアホールが一体構造であると理解できる。例えば、本実施例の表示基板は、ベース１０と、第１極板１１と、接続線４０と、第１絶縁層１２と、金属酸化物層と、ゲート絶縁層１５と、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６と、第２絶縁層１７と、第２金属層とを備え、
ベース１０、第１極板１１、接続線４０、及び第１絶縁層１２について、構造は上記実施例における説明を参照すればよく、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３と、第２活性層２３と、第３活性層３３と、キャパシタ極板１４とを備え、第１活性層１３とキャパシタ極板１４は一体構造であり、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６はゲート絶縁層１５に配置され、ゲート絶縁層１５のパターンが第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンと同じであり、第１ゲート電極１６は第１走査線Ｇｎに接続される一体構造であり、第３ゲート電極３６は第２走査線Ｓｎに接続される一体構造であり、第２ゲート電極２６は折れ線状であり、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、複数のビアホールは、第１活性層１３の一端を露出させる第１ビアホールＶ１、第１活性層１３の他端及び第２ゲート電極２６を同時に露出させる第２ビアホールＶ２、第２活性層２３の両端を露出させる第５ビアホールＶ５及び第６ビアホールＶ６、第１極板１１を露出させる第７ビアホールＶ７、第３活性層３３の両端を露出させる第８ビアホールＶ８及び第９ビアホールＶ９、接続線４０を露出させる第１０ビアホールＶ１０を含み、又は、上記実施例の第２ビアホール、第３ビアホール及び第４ビアホールが本実施例の一体構造のビアホールであると理解でき、
第２金属層は、第２絶縁層１７に配置され、データ線Ｄｎと、第１電源電圧線ＶＤＤと、第１ソース電極１８と、第１ドレイン電極１９と、第２ソース電極２８と、第２ドレイン電極２９と、第３ソース電極３８と、第３ドレイン電極３９と、第２極板３０とを備え、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、第２極板３０は、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。第１ソース電極１８とデータ線Ｄｎは一体構造であり、第２ソース電極２８と第１電源電圧線ＶＤＤは一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９と第２極板３０は一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３の他端及び第２ゲート電極２６に同時に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続される。
ベース１０、第１極板１１、接続線４０、及び第１絶縁層１２について、構造は上記実施例における説明を参照すればよく、
金属酸化物層は、第１絶縁層１２に配置され、第１活性層１３と、第２活性層２３と、第３活性層３３と、キャパシタ極板１４とを備え、第１活性層１３とキャパシタ極板１４は一体構造であり、キャパシタ極板１４のベース１０での正投影と第１極板１１のベース１０での正投影は第１重複領域があり、キャパシタ極板１４は、ストレージキャパシタの第１電極とし、第１極板１１とともに第１ストレージキャパシタを形成することに用いられ、
第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６はゲート絶縁層１５に配置され、ゲート絶縁層１５のパターンが第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６のパターンと同じであり、第１ゲート電極１６は第１走査線Ｇｎに接続される一体構造であり、第３ゲート電極３６は第２走査線Ｓｎに接続される一体構造であり、第２ゲート電極２６は折れ線状であり、
第２絶縁層１７は、第１走査線Ｇｎ、第２走査線Ｓｎ、第１ゲート電極１６、第２ゲート電極２６及び第３ゲート電極３６を覆い、それらのおのおのにおいて複数のビアホールがそれぞれ開口され、複数のビアホールは、第１活性層１３の一端を露出させる第１ビアホールＶ１、第１活性層１３の他端及び第２ゲート電極２６を同時に露出させる第２ビアホールＶ２、第２活性層２３の両端を露出させる第５ビアホールＶ５及び第６ビアホールＶ６、第１極板１１を露出させる第７ビアホールＶ７、第３活性層３３の両端を露出させる第８ビアホールＶ８及び第９ビアホールＶ９、接続線４０を露出させる第１０ビアホールＶ１０を含み、又は、上記実施例の第２ビアホール、第３ビアホール及び第４ビアホールが本実施例の一体構造のビアホールであると理解でき、
第２金属層は、第２絶縁層１７に配置され、データ線Ｄｎと、第１電源電圧線ＶＤＤと、第１ソース電極１８と、第１ドレイン電極１９と、第２ソース電極２８と、第２ドレイン電極２９と、第３ソース電極３８と、第３ドレイン電極３９と、第２極板３０とを備え、第２極板３０のベース１０での正投影とキャパシタ極板１４のベース１０での正投影は第２重複領域があり、第２極板３０は、ストレージキャパシタの他方の第２電極とし、キャパシタ極板１４とともに第２ストレージキャパシタを形成することに用いられる。第１ソース電極１８とデータ線Ｄｎは一体構造であり、第２ソース電極２８と第１電源電圧線ＶＤＤは一体構造であり、第２ドレイン電極２９及び第３ドレイン電極３９と第２極板３０は一体構造である。第１ソース電極１８は第１ビアホールＶ１を介して第１活性層１３の一端に接続され、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３の他端及び第２ゲート電極２６に同時に接続される。第２ソース電極２８は第５ビアホールＶ５を介して第２活性層２３の一端に接続され、第２ドレイン電極２９は第６ビアホールＶ６を介して第２活性層２３の他端に接続される。第３ソース電極３８は第８ビアホールＶ８を介して第３活性層３３の一端に接続されるとともに、第１０ビアホールＶ１０を介して接続線４０に接続され、第３ドレイン電極３９は第９ビアホールＶ９を介して第３活性層３３の他端に接続される。第２極板３０は第７ビアホールＶ７を介して第１極板１１に接続される。
【0083】
本実施例は、同様にストレージキャパシタの容量を増加させることができ、高解像度の表示を実現することに役立ち、表示品質を確保する。また、本実施例は、キャパシタ極板と第２活性層を一体構造に設置して同じ電位にし、第３ビアホール及び第４ビアホールを省略し、第２ビアホールのみを保持し、第２ドレイン電極が第２ビアホールを介して第２活性層及び第１ゲート電極に同時に接続され、プロセスを簡素化し、高解像度の設計を実現することに役立つだけではなく、もともと間隔を置いて配置されるキャパシタ極板と第２活性層を一体構造に形成することにより、キャパシタ極板の面積を大きくし、第２金属層の面積を大きくして、さらにストレージキャパシタ全体の容量を増加させる。
【0084】
本実施例に係る表示基板の製造プロセスは、上記実施例における説明を参照すればよく、本実施例では、活性層及びキャパシタ極板のパターンの形成プロセスにおいて、第２活性層とキャパシタ極板は一体構造であり、第２絶縁層のパターンの形成プロセスにおいて、第２活性層及び第１ゲート電極を同時に露出させる一体構造のビアホールが形成され、ソースドレイン電極及び第２金属層のパターンの形成プロセスにおいて、第２ドレイン電極は一体構造のビアホールを介して第２活性層及び第１ゲート電極に同時に接続され、ここで説明を省略する。
【0085】
図９ａは本開示の実施例に係る表示基板のさらに他の局所構造の例示的な模式図である。図９ｂは図９ａのＡ－Ａ方向の断面図である。図９ａ及び図９ｂに示すように、本実施例では、第１ドレイン電極１９の位置に、２つの第２ゲート電極２６が形成される。例えば、本実施例の第２ゲート電極２６は折れ線状であり、第２トランジスタの位置に２つの第２ゲート電極２６が形成され、第２絶縁層１７に開口された一体構造のビアホールは２つの第２ゲート電極２６及び第１活性層１３を同時に露出させ、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３及び２つの第２ゲート電極２６に同時に接続される。一体構造のビアホールは２つの第２ゲート電極２６間の領域の第１活性層１３を露出させるとともに、２つの第２ゲート電極２６の互いに隣接する部分の第２ゲート電極２６を同時に露出させる。
【0086】
本実施例は、同様にストレージキャパシタの容量を増加させることができ、高解像度の表示を実現することに役立ち、表示品質を確保する。また、本実施例では、２つの第１ゲート電極が配置されることにより、第２ビアホールのサイズを小さくするとともに、接続信頼性を向上させ、さらに高解像度の設計を実現することに役立つ。
【0087】
本実施例に係る表示基板の製造プロセスは、上記実施例における説明を参照すればよく、本実施例では、走査線などのパターンの形成プロセスにおいて、第２ドレイン電極の位置に２つの第１ゲート電極が形成され、ここで説明を省略する。
【0088】
図１０ａは本開示の実施例に係る表示基板のさらに他の局所構造の例示的な模式図である。図１０ｂは図１０ａのＡ－Ａ方向の断面図である。図１０ａ及び図１０ｂに示すように、本実施例の２つの第２ゲート電極２６の配置位置は異なり、２つの第２ゲート電極２６はそれぞれ第１極板１１で形成される段差の両側に配置される。例えば、本実施例の第２ゲート電極２６は折れ線状であり、第２トランジスタの位置に２つの第２ゲート電極２６が形成され、１つは第１極板１１で形成される段差上に位置し、他方は段差下に位置し、第２絶縁層１７に開口された一体構造のビアホールは２つの第２ゲート電極２６及び２つの第２ゲート電極２６間の第１活性層１３を同時に露出させ、第１ドレイン電極１９は一体構造のビアホールを介して第１活性層１３及び２つの第２ゲート電極２６に同時に接続される。
【0089】
本実施例は、同様にストレージキャパシタの容量を増加させることができ、高解像度の表示を実現することに役立ち、表示品質を確保する。また、本実施例では、２つの第１ゲート電極がそれぞれ第１金属層で形成される段差の両側に配置されることにより、段差での第２の活性層の破断による無効を効果的に防止し、接続信頼性を向上させることができる。例えば、段差上及び段差下のいずれも第２ドレイン電極に接続される第１ゲート電極が配置され、第２活性層が段差で破断しても、第２活性層とキャパシタ極板とが同じ電位になることを確保できる。
【0090】
本実施例に係る表示基板の製造プロセスは、上記実施例における説明を参照すればよく、本実施例では、走査線などのパターンの形成プロセスにおいて、第２ドレイン電極の位置に形成される２つの第１ゲート電極の位置が異なり、ここで説明を省略する。
【0091】
図１１は本開示の実施例に係る表示基板の全体的なレイアウトを示す図である。図１１に示すように、表示基板の第１電源電圧線ＶＤＤ、２本のデータ線Ｄｎ及び補償線Ｓｅは互いに平行であり、順番に配置され、第１電源電圧線ＶＤＤと隣接するデータ線Ｄｎとの間に画素列が形成され、補償線Ｓｅと隣接するデータ線Ｄｎとの間にもう１つの画素列が形成される。このように、隣接する第１電源電圧線ＶＤＤの間に１本の補償線Ｓｅ及び４本のデータ線Ｄｎが配置されることにより４つの画素列が形成され、４本のデータ線Ｄｎのうち２本は補償線Ｓｅの一側に位置し、他の２本は補償線Ｓｅの他側に位置する。同様に、隣接する補償線Ｓｅの間に１本の第１電源電圧線ＶＤＤ及び４本のデータ線Ｄｎが配置されることにより４つの画素列も形成され、４本のデータ線Ｄｎのうち２本は第１電源電圧線ＶＤＤの一側に位置し、他の２本は第１電源電圧線ＶＤＤの他側に位置する。
【0092】
本開示の実施例では、第１電源電圧線ＶＤＤ及び補償線Ｓｅはいずれも１対４構造を使用する。１つの例示的な実施例では、表示基板は、複数本の接続線４０をさらに備え、接続線４０は表示基板のシールド層（同時にストレージキャパシタの第２電極とする第１極板）と同層に配置され、同じパターニングプロセスによって形成され、接続線４０は第１電源電圧線ＶＤＤ（補償線Ｓｅ）に対して垂直である。ビアホールを介して第１電源電圧線ＶＤＤに接続される複数の接続線４０は、それぞれ第１電源電圧線ＶＤＤの両側の補償線Ｓｅとデータ線Ｄｎとの間の画素列の画素に電気的に接続され、第１電源電圧線ＶＤＤが第１電源電圧線ＶＤＤの両側の画素列の画素に直接電気的に接続されるため、１本の第１電源電圧線ＶＤＤは４つの画素列の画素に信号を供給することができる。同様に、ビアホールを介して補償線Ｓｅに接続される複数の接続線４０は、それぞれ補償線Ｓｅの両側の第１電源電圧線ＶＤＤとデータ線Ｄｎとの間の画素列の画素に電気的に接続され、補償線Ｓｅが補償線Ｓｅの両側の画素列の画素に直接電気的に接続されるため、１本の補償線Ｓｅが４つの画素列の画素に信号を供給することができる。
【0093】
本開示の実施例に係る表示基板は、第１電源電圧線及び補償線をいずれも１対４構造として設計することにより、同じ解像度で、各画素のサイズを効果的に大きくし、レイアウトスペースを十分に利用し、全体的なレイアウトを合理化するなどの利点を有する。
【0094】
本開示の実施例は、上記表示基板を備える表示装置をさらに提供する。表示装置は、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの、表示機能を備えた製品又は部材であってもよい。
【0095】
本開示の実施例の説明では、特に明示的に指定及び限定されていない限り、「実装」、「連結」、「接続」という用語は、広い意味で理解されるべきである。例えば、固定接続であってもよく、取り外し可能接続であってもよく、又は一体接続であってもよく、機械的接続であってもよく、電気的に接続であってもよく、直接接続であってもよく、中間部材を介した間接的接続であってもよく、２つの素子の内部の連通であってもよい。当業者にとっては、状況に応じて本開示での上記用語の意味を理解することができる。
【0096】
本開示に開示されている実施形態は以上のとおりであるが、前記内容は、本開示を限定するものではなく、本開示の理解を容易にするために使用される実施形態に過ぎない。当業者は、本開示に開示されている精神及び範囲から逸脱することなく、実施形態及び詳細に対して任意の修正及び変化を行うことができるが、本開示の特許保護範囲は、依然として添付の特許請求の範囲によって定義される範囲に準じるべきである。
【図1】
【図2a】
【図2b】
【図3a】
【図3b】
【図4a】
【図4b】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10a】
【図10b】
【図11】
【国際調査報告】