特表 2023-505401 半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-02-09

(54)【発明の名称】半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230202BHJP

   H01L 29/12 20060101ALI20230202BHJP

   H01L 29/78 20060101ALI20230202BHJP

【ＦＩ】

H01L29/78 658F

H01L29/78 652T

H01L29/78 653A

H01L29/78 652M

H01L29/78 652J

H01L29/78 652K

H01L29/78 658G

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021569956

(86)(22)【出願日】2020-11-20

(85)【翻訳文提出日】2021-11-24

(86)【国際出願番号】 CN2020130600

(87)【国際公開番号】W WO2022099765

(87)【国際公開日】2022-05-19

(31)【優先権主張番号】202011280137.9

(32)【優先日】2020-11-16

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】519152663

【氏名又は名称】蘇州東微半導体股▲ふん▼有限公司

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】▲ゴン▼軼

(72)【発明者】

【氏名】劉偉

(72)【発明者】

【氏名】毛振東

(72)【発明者】

【氏名】徐真▲イ▼

(57)【要約】

本願は半導体デバイスの製造方法を開示する。ゲートトレンチとソーストレンチとが同一スデップとなるエッチング工程で同時に形成され、ｐ型半導体層及びｐ型ドーピング領域をソーストレンチ内にセルフアライメントコンタクトし、工程のプロセスが簡単である。ゲートトレンチの下部に第１の絶縁層及び第１のゲートを形成し、ゲートトレンチの上部に第２の絶縁層及び第２のゲートを形成し、厚い第１の絶縁層は第２のゲートを保護し、第１のゲートはゲートトレンチの底部近傍にある電界を増加させ、半導体デバイスの耐圧を向上させる。ソーストレンチの底部は第２のｎ型半導体層内に深く入り込み、ソーストレンチの下方にあるｐ型ドーピング領域がソーストレンチの底部近傍にある電界を増加させ、半導体デバイスにおいて最高電場をソーストレンチの底部近傍に制限し、ゲートトレンチ内のゲートを保護し、半導体デバイスの耐圧を向上させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

順に積層するように設置される第１のｎ型半導体層、第２のｎ型半導体層、ｐ型半導体層及び第３のｎ型半導体層を含む半導体基板を用意することと、
リソグラフィーとエッチングを行い、前記半導体基板内に交互に間隔を置いて設置されるゲートトレンチ及びソーストレンチを同時に形成すること、そのうち、前記ゲートトレンチの底部と前記ソーストレンチの底部はいずれも前記第２のｎ型半導体層内に位置し、前記ソーストレンチの幅は前記ゲートトレンチの幅より大きく、
前記ゲートトレンチの内壁を覆うとともに、前記ソーストレンチの内壁を覆う第１の絶縁層を形成することと、
第１の導電層を形成してエッチバックし、エッチングした後に残りの前記第１の導電層が前記ゲートトレンチ内に第１のゲートを形成することと、
前記第１の絶縁層に異方性エッチングを施し、前記ソーストレンチの下方にある前記第２のｎ型半導体層を露出させることと、
ｐ型イオンを注入し、前記第２のｎ型半導体層内に前記ソーストレンチの下方に位置するｐ型ドーピング領域が形成されることと、
前記ゲートトレンチ内の前記第１の絶縁層の上面が前記ｐ型半導体層の下面より高くないように、前記ゲートトレンチ内の前記第１の絶縁層をエッチングすることと、
第２の絶縁層を形成し、前記第２の絶縁層をエッチングして、前記ソーストレンチ内の前記第２の絶縁層を除去することと、
第２の導電層を形成してから、前記第２の導電層をエッチングして、エッチングした後に残りの前記第２の導電層が前記ゲートトレンチ内に第２のゲートを形成し、前記ソーストレンチ内にソースを形成することと、を含む半導体デバイスの製造方法。

【請求項2】

前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層及び前記第３のｎ型半導体層がいずれも炭化シリコン層である、請求項１に記載の半導体デバイスの製造方法。

【請求項3】

前記第１の導電層を形成する時に、前記第１の導電層が、前記ソーストレンチを満たさずに、前記ゲートトレンチを満たす、請求項１に記載の半導体デバイスの製造方法。

【請求項4】

前記第２の絶縁層を形成する前に、前記ゲートトレンチ内の前記第１のゲートをエッチングする、請求項１に記載の半導体デバイスの製造方法。

【請求項5】

前記ソーストレンチ内の前記第２の絶縁層を除去した後、前記ソーストレンチ内の前記第１の絶縁層に異方性エッチングを継続することによって、前記ｐ型半導体層が前記ソーストレンチの側壁の位置に露出させる、請求項１に記載の半導体デバイスの製造方法。

【請求項6】

前記第１の絶縁層の厚さが前記第２の絶縁層の厚さより大きい、請求項１に記載の半導体デバイスの製造方法。

【請求項7】

前記第１の絶縁層の材料が酸化シリコンである、請求項１に記載の半導体デバイスの製造方法。

【請求項8】

前記第２の絶縁層の材料が酸化シリコン、窒化シリコン、酸窒化シリコン及び酸化ハフニウムのうちの少なくとも１つである、請求項１に記載の半導体デバイスの製造方法。

【請求項9】

前記第１の導電層の材料が導電性ポリシリコンである、請求項１に記載の半導体デバイスの製造方法。

【請求項10】

前記第２の導電層の材料がチタン、ニッケル、銅、アルミニウム、銀、金、窒化チタン及びタングステンのうちの少なくとも１つである、請求項１に記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

本出願は、２０２０年１１月１６日に中国特許局に提出された出願番号が２０２０１１２８０１３７.９号の中国特許出願の優先権を主張するものであり、当該出願の全文を引用により本出願に援用する。

【技術分野】

【0002】

本出願は、半導体デバイス技術の分野に属し、例えば、半導体デバイスの製造方法に関する。

【背景技術】

【0003】

炭化シリコンは従来のシリコン半導体材料とは異なる種々の特徴を有しており、そのバンドギャップがシリコンの２．８倍、絶縁破壊電界強度がシリコンの５．３倍であることから、高圧パワーデバイスの分野において、炭化シリコンデバイスは、シリコン材料に対して、より薄いエピタキシャル層を使用することによって、従来のシリコンデバイスと同じ耐圧レベルに達するとともに、オン抵抗もより低い。デバイスの動作時に、大きな電界がゲートトレンチ内のゲート誘電体層に印加されると、ゲートが破壊されやすく、デバイスの耐圧に影響を与える点が、現在、炭化シリコンを用いてトレンチパワーデバイスを作製する際の主な問題となっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本出願は、半導体デバイスのゲートが破壊されるリスクを低減し、且つ半導体デバイスの耐圧を向上させる半導体デバイスの製造方法を提供する。

【課題を解決するための手段】

【0005】

本出願は、順に積層するように設置される第１のｎ型半導体層、第２のｎ型半導体層、ｐ型半導体層及び第３のｎ型半導体層を含む半導体基板を用意することと、
リソグラフィーとエッチングを行い、前記半導体基板内に交互に間隔を置いて設置されるゲートトレンチ及びソーストレンチが同時に形成され、前記ゲートトレンチの底部と前記ソーストレンチの底部はいずれも前記第２のｎ型半導体層内に位置し、前記ソーストレンチの幅は前記ゲートトレンチの幅より大きく、
前記ゲートトレンチの内壁を覆うとともに、前記ソーストレンチの内壁を覆う第１の絶縁層を形成することと、
第１の導電層を形成してエッチバックし、エッチングした後に残りの前記第１の導電層は前記ゲートトレンチ内に第１のゲートを形成することと、
前記第１の絶縁層に異方性エッチングを施し、前記ソーストレンチの下方にある前記第２のｎ型半導体層を露出させることと、
ｐ型イオンを注入し、前記第２のｎ型半導体層内に前記ソーストレンチの下方に位置するｐ型ドーピング領域を形成することと、
前記ゲートトレンチ内の前記第１の絶縁層の上面が前記ｐ型半導体層の下面より高くないように、前記ゲートトレンチ内の前記第１の絶縁層をエッチングすることと、
第２の絶縁層を形成し、前記第２の絶縁層をエッチングして、前記ソーストレンチ内の前記第２の絶縁層を除去することと、
第２の導電層を形成してから、前記第２の導電層をエッチングして、エッチングした後に残りの前記第２の導電層が前記ゲートトレンチ内に第２のゲートを形成し、前記ソーストレンチ内にソースを形成することと、を含む半導体デバイスの製造方法を提供する。

【0006】

好ましくは、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層及び前記第３のｎ型半導体層はいずれも炭化シリコン層である。

【0007】

好ましくは、前記第１の導電層を形成する時に、前記第１の導電層は、前記ソーストレンチを満たさず、前記ゲートトレンチを満たす。

【0008】

好ましくは、前記第２の絶縁層を形成する前に、前記ゲートトレンチ内の前記第１のゲートをエッチングする。

【0009】

好ましくは、前記ソーストレンチ内の前記第２の絶縁層を除去した後、前記ソーストレンチ内の前記第１の絶縁層に異方性エッチングを継続することによって、前記ｐ型半導体層が前記ソーストレンチの側壁の位置に露出させる。

【0010】

好ましくは、前記第１の絶縁層の厚さは前記第２の絶縁層の厚さより大きい。

【0011】

好ましくは、前記第１の絶縁層の材料は酸化シリコンである。

【0012】

好ましくは、前記第２の絶縁層の材料は酸化シリコン、窒化シリコン、酸窒化シリコン及び酸化ハフニウムのうちの少なくとも１つである。

【0013】

好ましくは、前記第１の導電層の材料は導電性ポリシリコンである。

【0014】

好ましくは、前記第２の導電層の材料はチタン、ニッケル、銅、アルミニウム、銀、金、窒化チタン及びタングステンのうちの少なくとも１つである。

【発明の効果】

【0015】

本出願に係る半導体デバイスの製造方法は、まず、ゲートトレンチとソーストレンチとが同一スデップとなるエッチング工程で同時に形成されるとともに、ｐ型半導体層及びｐ型ドーピング領域をソーストレンチ内にセルフアライメントコンタクトすることができ、工程のプロセスが簡単である。また、ゲートトレンチの下部に第１の絶縁層及び第１のゲートを形成し、ゲートトレンチの上部に第２の絶縁層及び第２のゲートを形成し、厚い第１の絶縁層は第２のゲートを破壊されにくいように保護し、第１のゲートはゲートトレンチの底部近傍にある電界を増加させ、半導体デバイスの耐圧を向上させることができる。さらに、ソーストレンチの底部は第２のｎ型半導体層内に深く入り込むことができ、ソーストレンチの下方にあるｐ型ドーピング領域がソーストレンチの底部近傍にある電界を増加させ、半導体デバイスにおいて最高電場はソーストレンチの底部近傍に制限され、ゲートトレンチ内の第２のゲートを破壊されにくいように保護し、且つ半導体デバイスの耐圧を向上させる。

【図面の簡単な説明】

【0016】

【図1】図１は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図2】図２は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図3】図３は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図4】図４は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図5】図５は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図6】図６は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図7】図７は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図である。

【図8】図８は、本出願の半導体デバイスの製造方法により製造される半導体デバイスの他の実施例の断面構造模式図である。

【発明を実施するための形態】

【0017】

以下、本実施例における図面を参照しながら、本出願の技術案について完全に説明する。なお、本出願で使用される「有する」、「含む」及び「備える」等のような用語は、一つまたは複数の他の要素またはその組み合わせの存在を除外するものではないことを理解すべきである。同時に、本出願の具体的な実施形態を明確に説明するために、明細書の図面に示される模式図は、本出願に係る層と領域の厚さを拡大しているものであって、示されるパターンのサイズは実際の寸法を示すものではない。

【0018】

図１～図７は、本出願に係る半導体デバイスの製造方法の一実施例の製造工程における主な技術節点の断面構造模式図であり、まず、図１に示すように、順に積層するように設置される第１のｎ型半導体層２０、第２のｎ型半導体層２１、ｐ型半導体層２２及び第３のｎ型半導体層２３を含む半導体基板を用意し、第１のｎ型半導体層２０を半導体デバイスのｎ型ドレイン領域とし、好ましくは、第１のｎ型半導体層２０、第２のｎ型半導体層２１、ｐ型半導体層２２及び第３のｎ型半導体層２３はいずれも炭化シリコン層である。

【0019】

次に、図２に示すように、リソグラフィーとエッチングを行い。半導体基板内に交互に間隔を置いて設置するゲートトレンチ５１及びソーストレンチ５２が同時に形成され、ゲートトレンチ５１の底部とソーストレンチ５２の底部はいずれも第２のｎ型半導体層２１内に位置し、ソーストレンチ５２の幅はゲートトレンチ５１の幅より大きい。ゲートトレンチ５１及びソーストレンチ５２の数は設計される半導体デバイスの仕様によって決まり、本出願の実施例においては、１つのゲートトレンチ５１及び２つのソーストレンチ５２のみを模式的に示す。

【0020】

ゲートトレンチ５１とソーストレンチ５２との間にあるｐ型半導体層２２を半導体デバイスのｐ型ボディ領域とし、ゲートトレンチ５１とソーストレンチ５２との間にある第３のｎ型半導体層２３を半導体デバイスのｎ型ソース領域とする。

【0021】

次に、図３に示すように、ゲートトレンチの内壁を覆うとともに、ソーストレンチの内壁を覆う第１の絶縁層２４が形成される。好ましくは、第１の絶縁層２４の材料は酸化シリコンであり、デポジション工程により形成される。その後、第１の導電層を形成してエッチバックし、エッチングした後に残った第１の導電層がゲートトレンチ内に第１のゲート２５を形成する。好ましくは、第１の導電層は導電性ポリシリコンである。ソーストレンチの幅がゲートトレンチの幅より大きいことから、第１の導電層を形成する際に、第１の導電層にゲートトレンチを満たし、ソーストレンチを満たさないようにさせることができ、これにより第１の導電層をエッチングする時に、異方性エッチングを施すことによりソーストレンチ内の第１の導電層を直接エッチングすることができ、ゲートトレンチ内に第１の導電層の一部が残ることにより第１のゲート２５が形成される。図３では、第１のゲート２５の上面がｐ型半導体層２２の下面より低くなるように示されるが、本出願は第１のゲート２５の上面とｐ型半導体層２２の下面との位置関係を限定しない。

【0022】

次に、図４に示すように、第１の絶縁層２４に異方性エッチングを施して、ソーストレンチの下方にある第２のｎ型半導体層２１を露出させる。その後、ｐ型イオンを注入し、第２のｎ型半導体層２１内にソーストレンチの下方に位置するｐ型ドーピング領域２６は形成される。図４では、エッチングした後に残った第１の絶縁層２４の上面はｐ型半導体層２２の上面より高くなるように示され、好ましくは、エッチングした後に残った第１の絶縁層２４の上面はｐ型半導体層２２の上面より低くてもよく、またエッチングした後に残った第１の絶縁層２４の上面はｐ型半導体層２２の上面の位置と同じでもよい。

【0023】

次に、図５に示すように、単層のフォトレジスト４２をデポジション処理し、リソグラフィー工程によりゲートトレンチを露出させてから、ゲートトレンチ内の第１の絶縁層２４をエッチングし、ゲートトレンチ内に残った第１の絶縁層２４の上面がｐ型半導体層２２の下面より高くないようにする。

【0024】

次に、図６に示すように、フォトレジストを除去した後に第２の絶縁層２７が形成され、単層のフォトレジスト４３をデポジション処理し、リソグラフィー工程によりソーストレンチを露出させてから、ソーストレンチ内の第２の絶縁層をエッチングし、ソーストレンチ内の第２の絶縁層が除去される。その後、ソーストレンチ内の第１の絶縁層２４に異方性エッチングを継続し、ｐ型半導体層２２をソーストレンチの側壁の位置に露出させる。好ましくは、第１の絶縁層２４に異方性エッチングしてソーストレンチの下方にある第２のｎ型半導体層２１を露出させる時に、ｐ型半導体層２２をソーストレンチの側壁の位置に同時に露出させると、ソーストレンチ内の第２の絶縁層を除去した後にソーストレンチ内の第１の絶縁層をエッチングしなくてもよい。第２の絶縁層２７は半導体デバイスのゲート誘電体層として、その厚さが第１の絶縁層２４の厚さより小さくてもよく、第２の絶縁層２７の材料は酸化シリコン、窒化シリコン、酸窒化シリコン及び酸化ハフニウムのうちの少なくとも１つでもよく、他の高誘電率の絶縁誘電体でもよい。

【0025】

次に、図７に示すように、第２の導電層２８を形成するとともに、エッチングして、エッチングした後に残った第２の導電層２８が、ゲートトレンチ内に第２のゲートを形成し、且つソーストレンチ内にソースを形成する。好ましくは、第２の導電層２８の材料がチタン、ニッケル、銅、アルミニウム、銀、金、窒化チタン及びタングステンのうちの少なくとも１つでもよい。ｐ型半導体層２２及びｐ型ドーピング領域２６をソーストレンチ内に露出させるため、第２の導電層２８を形成する時に、第２の導電層２８はｐ型半導体層２２、第３のｎ型半導体層２３及びｐ型ドーピング領域２６をセルフアライメントコンタクトすることができる。

【0026】

本出願に係る半導体デバイスの製造方法は、第２の絶縁層２７を形成する前に、先にゲートトレンチ内の第１のゲートをエッチングしてから、第２の絶縁層２７を形成し、最後に第２導電層２８を形成することができ、これにより形成される半導体デバイスの構造は図８に示されるとおりである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】