特表 2023-505464 マルチチャネルマルチプレクサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-02-09

(54)【発明の名称】マルチチャネルマルチプレクサ

(51)【国際特許分類】

   H03K 17/693 20060101AFI20230202BHJP

   H03K 17/00 20060101ALI20230202BHJP

【ＦＩ】

H03K17/693 A

H03K17/00 E

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022533153

(86)(22)【出願日】2020-12-02

(85)【翻訳文提出日】2022-08-01

(86)【国際出願番号】 US2020062768

(87)【国際公開番号】W WO2021113276

(87)【国際公開日】2021-06-10

(31)【優先権主張番号】16/700,444

(32)【優先日】2019-12-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ナイティン アガワル

(72)【発明者】

【氏名】ヴェンカタ ラマナン アール

(72)【発明者】

【氏名】クナル スレシュ カランジカール

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX28

5J055BX03

5J055CX24

5J055DX22

5J055EX07

5J055EY21

5J055EY29

5J055EZ03

5J055EZ09

5J055EZ53

5J055GX01

(57)【要約】

回路（４００）は、第１の入力ノード及び第１の出力ノードを有する第１のスイッチアセンブリ（１１１）と、第２の入力ノード及び第２の出力ノードを有する第２のスイッチアセンブリ（１１２）とを含む。この回路はさらに、第３のスイッチアセンブリ（４３０）、演算増幅器（１３０）、及びバッファ（４１０）を含む。第３のスイッチアセンブリ（４３０）は、第３の入力ノード及び第３の出力ノードを有する。第３の入力ノードは第２の出力ノードに結合され、第３の出力ノードは第１の出力ノードに結合される。バッファ（４１０）は、バッファ入力及びバッファ出力を有する。バッファ入力は、演算増幅器（１３０）の入力段に結合される。バッファ出力は、第３のスイッチアセンブリ（４３０）に結合される。

【特許請求の範囲】

【請求項1】

回路であって、
第１の入力ノード及び第１の出力ノードを有する第１のスイッチアセンブリと、
第２の入力ノード及び第２の出力ノードを有する第２のスイッチアセンブリと、
第３の入力ノード及び第３の出力ノードを有する第３のスイッチアセンブリであって、前記第３の入力ノードが前記第２の出力ノードに結合され、前記第３の出力ノードが前記第１の出力ノードに結合される、前記第３のスイッチアセンブリと、
入力段を有する演算増幅器と、
バッファ入力及びバッファ出力を有するバッファと、
を含み、
前記バッファ入力が前記演算増幅器の前記入力段に結合され、前記バッファ出力が前記第３のスイッチアセンブリに結合される、
回路。

【請求項2】

請求項１に記載の回路であって、前記バッファがユニティゲインバッファを含む、回路。

【請求項3】

請求項２に記載の回路であって、前記第３のスイッチアセンブリが、
第１のスイッチと、
中間ノードにおける前記第１のスイッチと前記第２の出力ノードとの間に結合される第２のスイッチと、
前記中間ノードと前記バッファ出力との間に結合される第３のスイッチと、
を含む、回路。

【請求項4】

請求項１に記載の回路であって、前記バッファが、
第１のバイアス電圧ノードに結合される第１のゲートを有する第１のトランジスタと、
第２のバイアス電圧ノードに結合される第２のゲートを有する第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの間に結合され、第３のゲートとドレインとを有する第３のトランジスタであって、前記第３のゲートが前記バッファ出力において前記ドレインに結合される前記第３のトランジスタと、
を含む、回路。

【請求項5】

請求項１に記載の回路であって、前記第３のスイッチアセンブリが、バルクと、ソースと、ドレインとを有する第１のトランジスタを含み、前記回路が、前記第１のトランジスタの前記バルクに結合されるバルクバイアス回路をさらに含む、回路。

【請求項6】

請求項５に記載の回路であって、前記第１のトランジスタがｐ型金属酸化物半導体電界効果トランジスタである、回路。

【請求項7】

請求項５に記載の回路であって、前記バルクバイアス回路が、
前記第３の入力ノード上の電圧が第１の電圧レベルを上回ることに応答して、前記第１のトランジスタの前記バルクを第１のバイアス電圧でバイアスし、
前記第３の入力ノード上の電圧が第２の電圧レベルを下回ることに応答して、前記第１のトランジスタの前記バルクを第２のバイアス電圧でバイアスする、
ように構成され、
前記第１の電圧レベルが前記第２の電圧レベルより大きく、前記第２のバイアス電圧が前記第１のバイアス電圧より小さい、回路。

【請求項8】

請求項５に記載の回路であって、
前記第３のスイッチアセンブリが、第１のゲート、第１のソース、第１のドレイン、及びバルクを有する第１のトランジスタを含み、
前記バルクバイアス回路が、
第２のゲート、第２のソース、及び第２のドレインを含む第２のトランジスタと、
第３のゲート、第３のソース、及び第３のドレインを含む第２のトランジスタと、
を含み、
前記第３のソースが前記第２のドレイン及び前記バルクに結合される、
回路。

【請求項9】

請求項８に記載の回路であって、前記第３のゲートが前記第１の出力ノードに結合される、回路。

【請求項10】

回路であって、
第１の入力ノード及び第１の出力ノードを有する第１のスイッチアセンブリと、
第２の入力ノード及び第２の出力ノードを有する第２のスイッチアセンブリと、
第３の入力ノード及び第３の出力ノードを有する第３のスイッチアセンブリであって、前記第３の入力ノードが前記第２の出力ノードに結合され、前記第３の出力ノードが前記第１の出力ノードに結合され、前記第３のスイッチアセンブリが、バルクを有する第１のトランジスタを含む、前記第３のスイッチアセンブリと、
入力段を有する演算増幅器であって、前記入力段が前記第１の出力ノードに結合されている、前記演算増幅器と、
前記第１のトランジスタの前記バルクに結合されるバルクバイアス回路と、
を含み、
前記バルクバイアス回路が、前記入力ノード上の電圧が第１の電圧レベルを上回ることに応答して前記第１のトランジスタの前記バルクを第１のバイアス電圧でバイアスし、前記入力ノード上の前記電圧が第２の電圧レベルを下回ることに応答して前記第１のトランジスタの前記バルクを第２のバイアス電圧でバイアスするように構成される、
回路。

【請求項11】

請求項１０に記載の回路であって、前記第１の電圧レベルが前記第２の電圧レベルより大きく、前記第２のバイアス電圧が前記第１のバイアス電圧より小さい、回路。

【請求項12】

請求項１０に記載の回路であって、
バッファ入力及びバッファ出力を有するバッファを更に含み、
前記バッファ入力が前記演算増幅器の前記入力段に結合され、前記バッファ出力が前記第３のスイッチアセンブリに結合される、回路。

【請求項13】

請求項１２に記載の回路であって、前記バッファがユニティゲインバッファを含む、回路。

【請求項14】

請求項１３に記載の回路であって、前記第３のスイッチアセンブリが、
第１のスイッチと、
中間ノードにおける前記第１のスイッチと前記第２の出力ノードとの間に結合される第２のスイッチと、
前記中間ノードと前記バッファ出力との間に結合される第３のスイッチと、
を含む、回路。

【請求項15】

請求項１２に記載の回路であって、
前記バッファが、
第１のバイアス電圧ノードに結合される第１のゲートを有する第２のトランジスタと、
第３のゲートとドレインを有する第３のトランジスタと、
を含み、
前記第３のゲートが、前記第２のトランジスタに及び前記バッファ出力において前記ドレインに結合されている、
回路。

【請求項16】

回路であって、
第１の入力ノード及び第１の出力ノードを有する第１のスイッチアセンブリと、
第２の入力ノード及び第２の出力ノードを有する第２のスイッチアセンブリと、
第３の入力ノード及び第３の出力ノードを有する第３のスイッチアセンブリであって、前記第３の入力ノードが前記第２の出力ノードに結合され、前記第３の出力ノードが前記第１の出力ノードに結合され、前記第３のスイッチアセンブリが、バルクを有する第１のトランジスタを含む、前記第３のスイッチアセンブリと、
バッファ入力及びバッファ出力を有するバッファであって、前記バッファ入力が第１の出力ノードに結合され、前記バッファ出力が第３のスイッチアセンブリに結合される前記バッファと、
前記第１のトランジスタの前記バルクに結合されるバルクバイアス回路と、
を含み、
前記バルクバイアス回路が、前記入力ノード上の電圧が第１の電圧レベルを上回ることに応答して前記第１のトランジスタの前記バルクを第１のバイアス電圧でバイアスし、前記入力ノード上の前記電圧が第２の電圧レベルを下回ることに応答して前記第１のトランジスタの前記バルクを第２のバイアス電圧でバイアスするように構成される、
回路。

【請求項17】

請求項１６に記載の回路であって、前記バッファがユニティゲインバッファを含む、回路。

【請求項18】

請求項１６に記載の回路であって、前記バッファが、
第１のバイアス電圧ノードに結合される第１のゲートを有する第２のトランジスタと、
第３のゲートとドレインを有する第３のトランジスタと、
を含み、
前記第３のゲートが、前記第２のトランジスタに及び前記バッファ出力において前記ドレインに結合される、
回路。

【請求項19】

請求項１６に記載の回路であって、前記第３のスイッチアセンブリが、
第１のトランジスタを含む第１のスイッチと、
中間ノードにおける前記第１のスイッチと前記第２の出力ノードとの間に結合される第２のスイッチと、
前記中間ノードと前記バッファ出力との間に結合される第３のスイッチと、
を含む、回路。

【請求項20】

請求項１６に記載の回路であって、前記第１の電圧レベルが前記第２の電圧レベルより大きく、前記第２のバイアス電圧が前記第１のバイアス電圧より小さい、回路。

【発明の詳細な説明】

【技術分野】

【0001】

応用例には、センサ処理システム及びマルチプレクサを含むものがある。マルチプレクサに１つ又は複数のセンサが結合され得る。センサは、マルチプレクサを介して処理システムに結合される。マルチプレクサは複数のチャネルを含み、各チャネルは潜在的に別個のセンサに結合される。処理システムは、１つのセンサからの信号を一度に処理する。複数チャネルの１つに結合される所与のセンサからの信号を受信して処理するために、マルチプレクサへの制御信号は、マルチプレクサの残りのチャネルをディセーブルする一方で、所望のセンサに対応するチャネルをイネーブルにする。

【発明の概要】

【0002】

一例では、回路が、第１、第２、及び第３のスイッチアセンブリ、バッファ、及びバルクバイアス回路を含む。第１のスイッチアセンブリは、第１の入力ノード及び第１の出力ノードを有する。第２のスイッチアセンブリは、第２の入力ノード及び第２の出力ノードを有する。第３のスイッチアセンブリは、第３の入力ノード及び第３の出力ノードを有する。第３の入力ノードは、第２の出力ノードに結合される。第３の出力ノードは、第１の出力ノードに結合される。第３のスイッチアセンブリは、バルクを含む第１のトランジスタを含む。バッファは、バッファ入力とバッファ出力を有する。バッファ入力は第１の出力ノードに結合され、バッファ出力は第３のスイッチアセンブリに結合される。バルクバイアス回路は、第１のトランジスタのバルクに結合される。バルクバイアス回路は、入力ノード上の電圧が第１の電圧レベルを上回ることに応答して第１のバイアス電圧で第１のトランジスタのバルクをバイアスし、入力ノード上の電圧が第２の電圧レベルを下回ることに応答して第２のバイアス電圧で第１のトランジスタのバルクをバイアスするように構成される。

【0003】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【図面の簡単な説明】

【0004】

【図1】マルチチャネルシステムの一例を図示する。

【0005】

【図2】マルチチャネルシステム内に含まれるスイッチの例示の実装を示す。

【0006】

【図3】オフであるチャネルを介する漏れ電流を低減するためにバッファを含むマルチチャネルシステムの別の例を図示する。

【0007】

【図4】オフであるチャネルを介する漏れ電流を低減するためにバッファを含むマルチチャネルシステムの別の例を図示する。

【0008】

【図5】バッファの例示の実装を示す。

【0009】

【図6】マルチチャネルシステムの一部を含み、オフであるチャネルを介する漏れ電流を低減するためのバッファとバルクバイアス回路とを含む回路の例を示す。

【発明を実施するための形態】

【0010】

マルチプレクサは、それぞれの入力から単一の出力にデータを渡すいくつかの独立したチャネルを含み得、感知応用例では、マルチプレクサは、入力に結合される１セットのセンサからのデータを、出力に結合されるプロセッサに渡すことができる。マルチプレクサコントローラからの制御信号は、チャネルの１つをイネーブルにし、一方、所与の時点でセンサ処理システムによって処理されることを意図しないセンサに対応するチャネルはディセーブルされる。マルチプレクサの各チャネルは、チャネルをイネーブル及びディセーブルするために用いられるソリッドステートスイッチ（トランジスタ）を含む。或るトランジスタが「オン」であるとき、そのトランジスタを介して電流が導通され得る。トランジスタが「オフ」であるとき、主要導電経路（例えば、金属酸化物半導体電界効果トランジスタのチャネル）は、オフであり、概して電流は導通しない。ただし、トランジスタがオフであるとき、そのトランジスタを介して漏れ電流が導通する場合がある。

【0011】

多くの応用例では、トランジスタの漏れ電流は問題ではない。しかしながら、他の応用例において漏れ電流が問題となる場合がある。例えば、マルチプレクサを介して複数のセンサが処理システムに結合されている上述の応用例では、ディセーブルされているチャネルに対してトランジスタがオフである場合でも、漏れ電流がそのチャネルのトランジスタを介して依然として流れる可能性がある。そのチャネルに接続されているセンサの出力インピーダンスが大きい場合、そのセンサの大きな出力インピーダンスのために、わずかな漏れ電流でも、センサ全体にかなりの電圧が生じる可能性がある。ディセーブルされたチャネルにおいて望ましくなく生成された電圧は、そのチャネルがイネーブルされたセンサによって生成された電圧を改変（例えば、その電圧に追加）し得、それによって、処理されることが意図されたセンサ信号を望ましくなく変更し得る。

【0012】

本明細書に記載される例は、マルチプレクサの各チャネルが複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳトランジスタ）を含むマルチプレクサに関する。マルチプレクサのチャネルの１つ又は複数が、そのＭＯＳトランジスタのうちの少なくとも１つのＭＯＳトランジスタのバルクをバイアスして、イネーブルされたチャネル上のセンサによって生成される低振幅電圧のためにさもなければ存在し得る漏れ電流を低減する。また、入力がマルチプレクサの出力に結合されているバッファが設けられる。バッファの出力は、マルチプレクサのチャネルの１つ又は複数に結合される。所与のチャネルがオフである場合、その所与のチャネルの内部ノードを接地するのではなく、内部ノードがバッファを介してマルチプレクサの出力電圧レベルに結合される。したがって、各「オフ」チャネルにおけるＭＯＳトランジスタの両端のドレイン‐ソース間電位差は約０Ｖであり、そのため、トランジスタのドレインとソースとの間に漏れ電流が流れることがあったとしても、非常にわずかである。

【0013】

図１は、演算増幅器（「オペアンプ」）１３０に結合されるマルチプレクサ（「ｍｕｘ」）回路１１０を含むシステム１００の一例を示す。マルチプレクサ回路１１０は複数チャネルを含む。この例では、マルチプレクサ回路１１０は、１０１、１０２、１０３、１０４、及び１０５で示される５つのチャネルを含む。各チャネルはそれぞれの入力に結合され、チャネル１０１～１０５の入力は、それぞれ、ｉｎｐ１、ｉｎｐ２、ｉｎｐ３、ｉｎｐ４、及びｉｎｐ５で示される。各チャネル入力には、センサなどのデバイスを接続することができる。この例では、５つのセンサ（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５）を、マルチプレクサ回路１１０を介してオペアンプ１３０に結合することができる。（チャネル選択信号１３９に応答して）コントローラ１４０からマルチプレクサ回路１１０への制御信号を介して、一度に１つのチャネルがイネーブル（オン）され、残りの４つのチャネルがディセーブル（オフ）される。チャネルがイネーブルされたセンサからの信号は、マルチプレクサ回路１１０を介してノードＮ１に提供され、そのためオペアンプ１３０の非反転（＋）入力に提供される。オペアンプ１３０は、その出力がその反転（－）入力に接続されており、そのためオペアンプ１３０は、ユニティゲインのために構成されている。オペアンプのその他の構成（利得が１より大きいなど）も可能である。オペアンプ１３０からの出力は、処理システム１５０に結合されてオペアンプの出力信号を処理する。処理システム１５０は、マイクロプロセッサ、フィルタ、又は他のタイプの処理エレクトロニクスを含み得る。

【0014】

マルチプレクサ回路１１０は、各チャネルのためのスイッチアセンブリを含む。チャネル１０１はスイッチアセンブリ１１１を有し、チャネル１０２～１０５は、それぞれ、スイッチアセンブリ１１２～１１５を有する。入力ｉｎｐ１は、スイッチアセンブリ１１１が「オン」であるときノードＮ１に結合され得る。同様に、入力ｉｎｐ２～ｉｎｐ５のいずれも、それぞれのスイッチアセンブリ１１１～１１５がオンであるときノードＮ１に結合され得る。ノードＮ１は、オペアンプの非反転入力に接続される。この例では、一度にスイッチアセンブリ１１１～１１５の１つのみがオンになり、残りのスイッチアセンブリはオフである。

【0015】

図１の例では、各スイッチアセンブリ１１１～１１５は、３つのスイッチＳ１、Ｓ２、及びＳ３を含む。Ｓ１及びＳ２は、それらに関連するチャネル入力とノードＮ１との間に直列に接続される。マルチプレクサコントローラ１４０は、スイッチアセンブリ１１１～１１５のスイッチＳ１～Ｓ３への制御信号を生成して、各それぞれのスイッチをオン又はオフにする。Ｓ１とＳ２との間のノードはノードＮ２と示される。各スイッチアセンブリのＳ３は、ノードＮ２と接地との間に結合される。Ｓ３がオンであるとき、それぞれのノードＮ２は接地電位に結合される。スイッチアセンブリをオンにし、それによってチャネルをイネーブルするために、そのスイッチＳ１及びＳ２はオンにされ、そのスイッチＳ３はオフにされる。スイッチアセンブリをオフにし、それによってチャネルをディセーブルするために、そのスイッチＳ１及びＳ２はオフにされ、そのスイッチＳ３はオンにされる。図１の例に示されるように、スイッチアセンブリ１１１のＳ１及びＳ２はオンであり、対応するスイッチＳ３はオフである。残りの４つのスイッチアセンブリ１１２～１１５のＳ１及びＳ２はオフであり、それらのスイッチＳ３はオンである。このように、この例では、チャネル１０１はイネーブルされ、チャネル１０２～１０５はオフである。

【0016】

チャネルのスイッチアセンブリがオフ（そのＳ１及びＳ２がオフで、そのＳ３がオン）となるように構成されている場合でも、漏れ電流がＳ２を流れる可能性がある。オフスイッチアセンブリ１１２～１１５のＳ２を介する漏れ電流を表すために、図１において漏れ電流Ｉｌｅａｋ１、Ｉｌｅａｋ２、Ｉｌｅａｋ３、及びＩｌｅａｋ４が示されている。漏れ電流の理由の一部は、オンであるチャネル（この例ではチャネル１０１）がその入力ｉｎｐ１からスイッチアセンブリ１１１を介してノードＮ１に電圧を提供し、スイッチアセンブリ１１１～１１５の全てが、図示のようにノードＮ１に結合されるという事実に由来する。そのため、チャネル１０１からのノードＮ１上の電圧も、４つのオフスイッチアセンブリ１１２～１１５のＳ２の１つの端子に提供される。チャネル入力に接続されるセンサの出力インピーダンスは比較的高くする（例えば、数百メガオーム）ことができるので、少量の漏れ電流であっても、そのチャネルの出力インピーダンスにわたって電圧を生成し得る。オフチャネルからの漏れ電流に起因する電圧は、オンチャネルからセンサによって生成された電圧に付加的（又は漏れ電流の指示に応じて減算的）であり、そのためそのセンサの信号を歪ませる。

【0017】

図２は、スイッチアセンブリ１１１～１１５の各々のスイッチＳ２の例示の実装を示す。漏れ電流の理由は、図２の記述を介して確認できる。図２を参照すると、各スイッチアセンブリ１１１～１１５のＳ２は、ｎ型ＭＯＳトランジスタＭＮ１に結合されるｐ型ＭＯＳトランジスタＭＰ１を含む。ＭＰ１及びＭＮ１のドレインはノードＮ１で共に接続され、ＭＰ１及びＭＮ１のソースはノードＮ２で共に接続される。ＭＰ１及びＭＮ１のゲートは制御信号によって駆動されて、Ｓ２のトランジスタをオン及びオフにする。Ｓ２をオンにするには、ＭＰ１及びＭＮ１の両方をオンにする。Ｓ２をオフにするには、ＭＰ１及びＭＮ１の両方をオフにする。図２に示されている例示の構成では、ＭＮ１のゲートは、低（例えば接地）制御信号によって駆動され、ＭＰ１のゲートは、高制御信号（供給電圧であるＶｄｄａとして示されている）によって駆動される。ＭＮ１のゲートを低に、ＭＰ１のゲートを高に駆動すると、ＭＰ１及びＭＮ１の両方がオフになる。このように、図２はＳ２についてオフ状態を示している。

【0018】

ＭＯＳトランジスタには寄生バルクダイオードがある。図２は、ＭＰ１のドレイン‐バルク間ダイオードＤ１及びバルク‐ソース間ダイオードＤ２を示す。上述のように、ノードＮ１上の電圧は、スイッチアセンブリがオンであるセンサによって駆動される。図２におけるＳ２は、オフであるスイッチアセンブリのＳ２スイッチを表す。Ｖｉｎと表示された電圧は、オンである別のチャネル（例えば、チャネル１０１）のセンサからのノードＮ１上の電圧を表す。図２におけるＳ２のノードＮ２は、それぞれのスイッチアセンブリのＳ３（これはオンである）を介して接地電位を受け取る。Ｓ２のＭＰ１のバルクはＶｄｄａにバイアスされる。

【0019】

Ｓ２がオフであるとき、Ｓ２は複数の漏れ電流源を有する。第１に、Ｖｉｎが０Ｖである場合（例えば、オンチャネル１０１に結合されるセンサからの電圧）、Ｄ１は逆バイアスされ、それによって、電流Ｉｂ１がＤｌを介して流れる。したがって、漏れ電流Ｉｌｅａｋ（Ｖｉｎが低であるとき、例えば０Ｖ）は、－Ｉｂ１＋Ｉｄｓｎに等しい（ＩｄｓｎはＭＮ１を介する漏れ電流である）。しかし、ＩｄｓｎはＩｂ１よりも実質的に小さくてもよく、そのため、Ｉｌｅａｋは－Ｉｂ１にほぼ等しい。第２に、Ｖｉｎがより高い（例えば、Ｖｄｄａ）場合、Ｉｌｅａｋは、ＭＰ１及びＭＮ１のドレイン‐ソース漏れ電流の合計（Ｉｄｓｐ＋Ｉｄｓｎ）に等しい。Ｉｄｓｐ及びＩｄｓｎの両方はＶｉｎに比例する（例えば、Ｖｉｎが大きいほど、Ｉｄｓｐ及びＩｄｓｎが大きくなる）。本明細書に記載される幾つかの例は、そのようなスイッチアセンブリがオフである場合、バルクバイアス回路６１０（図６）及びバッファ（例えば、図３におけるバッファ３１０及び図４におけるバッファ４１０）の使用によって、スイッチアセンブリのＳ２を介する漏れ電流Ｉｌｅａｋを低減する。

【0020】

図３は、マルチプレクサ回路１１０と、オペアンプ１３０と、バッファ３１０とを含むシステム３００の例を示す。センサＳ１～Ｓ５、マルチプレクサコントローラ１４０、及び処理システム１５０は、簡略化のために図示していない。システム３００のアーキテクチャは、バッファ３１０を含むことを除いて、図１のシステム１００のアーキテクチャとほぼ同じである。図１のシステムでは、各スイッチＳ３が、それぞれのノードＮ２と接地との間に結合されている。図１においてＳ３がオンであるとき、それぞれのノードＮ２は接地される。ノードＮ２を接地することは、ノードＮ１が接地に対して十分に高い電圧であるとき、Ｓ２のＭＰ１及びＭＮ１トランジスタを介する漏れ電流をもたらす。図３のバッファ３１０は、ノードＮ１と、ノードＮ３におけるスイッチアセンブリ１１２～１１５のスイッチＳ３との間に結合される。バッファ３１０はユニティゲインのために構成され、そのため、バッファの出力電圧（ノードＮ３）はその入力電圧（ノードＮ１）に等しい。Ｎ１上の電圧は、スイッチアセンブリがオンであるセンサによって生成される電圧にほぼ等しい（図３の例ではスイッチアセンブリ１１１）。このように、Ｎ３上の電圧もＮ１上の電圧に等しい。

【0021】

図２の例では、Ｓ３がオンになるとＮ２は接地に結合される。Ｎ２を接地することによって、ＭＰ１及びＭＮ１の両端には、十分に大きいドレイン‐ソース電圧が発生し、漏れ電流Ｉｄｓｐ及びＩｄｓｎがＭＰ１及びＭＮ１を介して流れるようになる。図３において、スイッチアセンブリ１１２～１１５におけるＮ２を接地させる代わりに、Ｎ２は、Ｎ１上の電圧とほぼ同じ電圧を有するＮ３に結合される。そのようにして、はるかに低いドレイン‐ソース間電圧（およそ０Ｖ）が、スイッチアセンブリ１１２～１１５のＳ２についてのＭＰ１及びＭＮ１を横切って生成される。有利なことに、チャネル１０１がイネーブルされ、チャネル１０２～１０５がディセーブルされるとき、Ｖｉｎが０Ｖより著しく大きいとき（イネーブルされたチャネル１０１の使用によって引き起こされ得るように）バッファ３１０の使用によって、スイッチアセンブリ１１２～１１５のＳ２のＭＰ１及びＭＮ１を介する漏れ電流がはるかに少なくなる。

【0022】

バッファ３１０はスイッチアセンブリ１１２、１１３、１１４、及び１１５の全てのスイッチＳ３を駆動するので、バッファ３１０は、スイッチアセンブリ１１２、１１３、１１４、及び１１５の全ての４つのスイッチＳ３に給電するのに十分な大きさになるようなサイズとされる。

【0023】

図４は、マルチプレクサ回路４０２と、オペアンプ１３０と、バッファ４１０と、スイッチアセンブリ４３０と、スイッチＳ４とを含む例示のシステム４００を示す。センサＳ１～Ｓ５、マルチプレクサコントローラ１４０、及び処理システム１５０は、簡略化のために図示していない。マルチプレクサ回路４０２は、上述したマルチプレクサ回路１１０のアーキテクチャに類似したアーキテクチャを有する。マルチプレクサ回路４０２は、スイッチアセンブリ１１１～１１５を含む。スイッチアセンブリ１１２～１１５のすべてのスイッチＳ２を相互接続するノードは、図４においてＮ４で示されている。スイッチアセンブリ４３０は、ノードＮ４とバッファ４１０の出力との間に結合される。スイッチアセンブリ４３０は、スイッチアセンブリ１１１～１１５のものと同様のアーキテクチャを有する。スイッチアセンブリ４３０は、図示のように、スイッチＳ５、Ｓ６、及びＳ７を含む。スイッチＳ５及びＳ６は、ノードＮ１とＮ４との間に直列に結合される。Ｓ５とＳ６との間のノードは、中間ノード（ＩＮＴ）と示されている。Ｓ７は、ＩＮＴとバッファ４１０の出力との間に結合される。

【0024】

バッファ４１０は、その入力電圧（ノードＮ１上の電圧）にほぼ等しい出力電圧を生成する。図４におけるバッファ４１０は、スイッチアセンブリ１１２～１１５を直接駆動するのではなく、スイッチアセンブリ４３０を駆動する。１つのスイッチアセンブリ４３０を駆動する結果、バッファ４１０は、より低い出力電流要求を有することができ、そのため、図３のバッファ３１０より小さくすることができる。

【0025】

スイッチアセンブリ１１１がオンにされるとき（図４の例の場合と同様に）、スイッチアセンブリ１１２～１１５及び４３０はオフにされ、スイッチＳ４はオンにされる。Ｓ４は、ノードＮ４と接地との間に結合される。Ｓ４をオンにすることによって、ノードＮ４は接地される。スイッチアセンブリ１１１がイネーブルされ、スイッチアセンブリ１１２～１１５、４３０がオフであるとき、漏れ電流は、スイッチアセンブリ１１２～１１５、並びに４３０を介してほとんど流れないか又はまったく流れない。バッファ４１０は、バッファ３１０に関して上述したように、その漏れ電流を減少させるためにスイッチアセンブリ４３０に同じ利点を提供する。ｉｎｐ２～ｉｎｐ４のいずれかを用いる場合、その特定の入力のスイッチアセンブリがオンにされ、スイッチアセンブリ１１１～１１５のうちの残りのスイッチアセンブリ、並びにＳ４がオフにされ、スイッチアセンブリ４３０がオンにされる。

【0026】

図５は、オペアンプ１３０の入力段５１０に結合されるバッファ４１０（又は３１０）の例示の実装を示す。入力段５１０は、トランジスタＭ１～Ｍ５を含む。この例の入力段では、Ｍ１、Ｍ２、Ｍ５はＰＭＯＳトランジスタであり、Ｍ３、Ｍ４はＮＭＯＳトランジスタである。Ｍ５は電流源デバイスであり、そのゲートはＢＩＡＳ１と記される電圧でバイアスされ、テール電流Ｉｔａｉｌを生成する。Ｍ１及びＭ２は、差動トランジスタ対を含む。Ｍ１及びＭ２のソースは共にＭ５のドレインに接続される。オペアンプ１３０の正（＋）入力は、Ｍ１のゲートに結合され、ＩＮ＿Ｐと示される。オペアンプ１３０の負（－）入力は、Ｍ２のゲートに結合され、ＩＮ＿Ｍと示される。トランジスタＭ３及びＭ４のゲートは、ＢＩＡＳ２と記される電圧でバイアスされる。

【0027】

バッファ４１０は、トランジスタＭ６、Ｍ７、及びＭ８を含む。この例では、Ｍ６及びＭ８はＰＭＯＳトランジスタを含み、Ｍ７はＮＭＯＳトランジスタを含む。Ｍ８のゲートにはＢＩＡＳ３と表記される電圧がバイアスされており、Ｍ８のソースは供給電圧Ｖｄｄａに接続されている。一例では、ＢＩＡＳ３はＢＩＡＳ１に等しい。Ｍ８のドレインは、Ｍ６のソース及びノードＮ５に接続される。そのようにして、Ｍ８のドレイン及びＭ６のソースは、ノードＮ５でオペアンプ入力段５１０に接続される。Ｍ６及びＭ７のドレインは共に、ノードＮ６でＭ６のゲートに接続される。ノードＮ６はバッファ４１０の出力を表し、これは図３のノードＮ３に接続され、バッファ４１０の場合、図４でスイッチアセンブリ４３０のスイッチＳ３に接続される。Ｍ７のゲートはＢＩＡＳ４と表記される電圧でバイアスされ、Ｍ７のソースは接地に接続される。一例では、ＢＩＡＳ４はＢＩＡＳ２に等しい。

【0028】

Ｍ８を流れる電流はＩ１と記されている。電流Ｉ１は、或る程度、Ｍ８の大きさ（そのチャネル幅（Ｗ）とチャネル長（Ｌ）の比）とＭ８のゲートソース電圧（Ｖｇｓ）との関数である。Ｍ８のソースはＶｄｄａに結合され、Ｍ８のゲートはＢＩＡＳ３である。このように、ＢＩＡＳ３、及びＭ８のチャネル幅と長さの比が、電流Ｉ１の大きさを規定する。ＢＩＡＳ３がＢＩＡＳ１に等しい場合、Ｍ８のＷ／ＬがＭ５の１６分の１Ｗ／Ｌであれば、Ｉ１はＩｔａｉｌの１６分の１となる。一例では、ＢＩＡＳ３、及びＭ８のチャネル幅と長さの比が、Ｉｔａｉｌの大きさの１６分の１であるＩ１の大きさをもたらし、その割合は他の例では１６分の１と異なっていてよい。さらに、Ｍ６の長さに対するチャネル幅の比は、Ｍ１又はＭ２の長さに対するチャネル幅の比の８分の１である（それら自体は等しいサイズである）。Ｍ１、Ｍ２、及びＭ６のソースはノードＮ５で共に接続される。Ｍ６を流れる電流密度は、Ｍ１及びＭ２の電流密度と同じである。したがって、Ｍ６を介するＩ１はＩｔａｉｌの１６分の１であるが、Ｍ６のＷ／Ｌは、Ｍ１又はＭ２のＷ／Ｌの８分の１である。図４に示すように、オペアンプ１３０の出力がその負の入力（ＩＮ＿Ｍ）に接続されているので、ＩＮ＿Ｐは概してＩＮ＿Ｍに等しいままである。Ｍ６のソース電圧はＭ１及びＭ２のソース電圧に等しく、電流密度は同じであるため、Ｍ６のゲート電圧は、それぞれ、Ｍ１及びＭ２のゲート電圧ＩＮ＿Ｐ又はＩＮ＿Ｍに等しくなる。このように、ノードＮ６上のバッファ４１０の出力電圧はＩＮ＿Ｐにほぼ等しくなる。

【0029】

図２に関して上述したように、Ｖｉｎが比較的低い電圧であるとき、ＭＰ１トランジスタのバルクが供給電圧（Ｖｄｄａ）でバイアスされる場合、スイッチアセンブリ１１２～１１５のスイッチＳ２のドレイン‐バルク寄生ダイオードＤ１は逆バイアスされ、それによって、そのようなスイッチＳ２の各々を介して漏れ電流が流れる。

【0030】

図６はＶｉｎが低電圧であるとき、スイッチＳ２のＰＭＯＳトランジスタのバルクがＶｄｄａより低い電圧でバイアスされるシステム６００を示す。

【0031】

図６における例示のシステム６００は、オペアンプ１３０の入力段５１０と、バッファ４１０と、バルクバイアス回路６１０と、スイッチＳ１、Ｓ２、及びＳ４と、スイッチアセンブリ４３０とを含む。バッファ４１０におけるＩＳＲＣ１は図５におけるＭ８を表す。この例では、スイッチアセンブリ４３０のスイッチＳ６がトランジスタＭ１０及びＭ１１を含む。また、スイッチＳ５はトランジスタＭ１２及びＭ１３を含む。スイッチアセンブリ４３０は、そのオフ状態で示され、そのためスイッチＳ７はオンである。Ｓ７はその記号形式で示されている。幾つかの実装において、Ｓ７は単一のトランジスタ又は一対のＰＭＯＳ／ＮＭＯＳトランジスタを含む。Ｍ１０及びＭ１２はＰＭＯＳトランジスタを含み、Ｍ１１及びＭ１３はＮＭＯＳトランジスタを含む。Ｍ１０及びＭ１１のソースは、共に接続されており、オペアンプの入力段５１０のＩＮ＿Ｐ入力（Ｍ１のゲート）に接続する。Ｍ１０及びＭ１１のドレインは、ノードＩＮＴで共に接続されている。Ｓ７は、その閉（オン）状態で示されており、ＩＮＴをバッファ４１０（ノードＮ６）の出力に結合する。Ｍ１２及びＭ１３のソースもＩＮＴに接続されている。Ｍ１２及びＭ１３のドレインは、図４に示すように、スイッチアセンブリ１１２～１１５に提供されるノードＮ４で共に接続される。スイッチＳ４は、ノードＮ４と接地との間に結合され、スイッチアセンブリ４３０がオフであるときに閉じられる（オン）。スイッチアセンブリ４３０がオフであるときＳ５及びＳ６はオフである。Ｓ５及びＳ６がオフになるために、ＰＭＯＳトランジスタＭ１０及びＭ１２のゲートには、図示のような供給電圧（Ｖｄｄａ）が提供され、ＮＭＯＳトランジスタＭ１１及びＭ１３には、図示のような接地電圧が提供される。

【0032】

Ｓ１はトランジスタＭ１４及びＭ１５を含み、Ｓ２は、トランジスタＭ１６及びＭ１７を含む。この例では、Ｍ１４及びＭ１６はＰＭＯＳトランジスタを含み、Ｍ１５及びＭ１７はＮＭＯＳトランジスタを含む。Ｍ１５及びＭ１６のドレインは、チャネル１０１の入力ｉｎｐ１で共に接続されている。Ｍ１６及びＭ１７のソースは、オペアンプの入力段５１０内のＭ１のゲートが接続されているノードＮ１で共に接続されている。図６の構成はスイッチアセンブリ１１１のオン状態を図示し、そのため、ＰＭＯＳトランジスタＭ１４及びＭ１６のゲートは、Ｍ１４及びＭ１、６をオンにするために接地され、ＮＭＯＳトランジスタＭ１５及びＭ１７のゲートは、Ｍ１５及びＭ１７をオンにするために供給電圧Ｖｄｄａを受け取る。また、スイッチアセンブリ１１１のスイッチＳ３（図４）はオフにされ、そのためノードＮ２は接地にプルされない。Ｓ３は図５には示されていない。

【0033】

例示のバルクバイアス回路６１０は、トランジスタＭ１８及びＭ１９を含む。この実装では、Ｍ１８及びＭ１９はＰＭＯＳトランジスタである。Ｍ１８のソースはＶｄｄａに接続され、Ｍ１８のドレインはノードＮ７でＭ１９のソースに接続される。Ｍ１９のドレインは接地に接続されている。Ｍ１９のバルクは、Ｍ１９のソースに接続される。Ｍ１９がソースフォロワとして構成される場合、電流Ｉ２がＶｄｄａからＭ１８及びＭ１９を介して接地に分岐して流れる。Ｍ１９のソース上の電圧は、Ｍ１９のゲート電圧よりも１閾値電圧（約１Ｖ）高くなる。Ｍ１９のゲート上の信号はノードＮ１上の電圧である。スイッチアセンブリ１１１がオン（Ｓ１及びＳ２がオン）であり、かつｉｎｐ１上の電圧が低であるとき、Ｎ１上の電圧は低くなり、電流Ｉ２がＭ１９を介して流れ、その結果、Ｍ１９のソース上の電圧は、そのゲート電圧（Ｎ１）より約１Ｖ大きい。ノードＮ７は、オペアンプの入力段内のＭ１及びＭ２のバルク、並びにスイッチＳ６内のＭ１０のバルク、並びにスイッチアセンブリ１１１内のＳ２のＭ１６のバルクに結合される。他のスイッチアセンブリ１１２～１１５のＳ２のＰＭＯＳトランジスタの対応するバルクも、同様にノードＮ７に結合され得る。ノードＮ７上の電圧は、Ｍ１、Ｍ２、及びＭ１０のバルクをバイアスするために用いられる。入力ｉｎｐ１がＭ１０をオンするように十分低い場合、ノードＮ７上の電圧はｉｎｐ１上の電圧より約１Ｖ上までプルダウンされ、そのため、Ｍ１、Ｍ２、及びＭ１０のバルクは、Ｖｄｄａよりもはるかに低い電圧（例えば１Ｖ）にバイアスされる。Ｍ１０のバルクをＶｄｄａよりも実質的に低い電圧にバイアスすると、Ｍ１０のバルク‐ソース寄生ダイオードＤ３は、Ｍ１０のバルクをＶｄｄａにバイアスした場合よりもずっと０Ｖに近い電圧でバイアスされることになる。Ｄ３を０Ｖ又は比較的小さな電圧にバイアスした場合、Ｄ３を介する漏れ電流は、Ｄ３をより大きな電圧でバイアスした場合よりもはるかに小さくなる。スイッチアセンブリ４３０内のＰＭＯＳＭ１０のバルクを、ｉｎｐ１上の電圧が小さいとき（ｉｎｐ１がより大きな電圧を有するときよりも）より低い電圧にバイアスすることによって、スイッチアセンブリ４３０を介する漏れ電流は、ＶｄｄａでＭ１０のバルクを永続的にバイアスする場合と比較して低減される。

【0034】

「結合する」という用語は、本明細書を通して用いられている。この用語は、本明細書の説明と一貫した機能的関係を可能にする接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合されるか、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合にデバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】