ホーム > 特許ランキング > ＥＰＩＮＯＶＡＴＥＣＨ ＡＢ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-02-13
(54)【発明の名称】半導体層構造
(51)【国際特許分類】
H01L 21/338 20060101AFI20230206BHJP
H01L 29/06 20060101ALI20230206BHJP
H01L 29/201 20060101ALI20230206BHJP
H01L 21/337 20060101ALI20230206BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 601N
H01L29/201
H01L29/80 C
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2022533545
(86)(22)【出願日】2020-12-08
(85)【翻訳文提出日】2022-06-13
(86)【国際出願番号】 EP2020085010
(87)【国際公開番号】W WO2021116073
(87)【国際公開日】2021-06-17
(31)【優先権主張番号】19215267.6
(32)【優先日】2019-12-11
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】520404964
【氏名又は名称】エピノバテック、アクチボラグ
【氏名又は名称原語表記】ＥＰＩＮＯＶＡＴＥＣＨ ＡＢ
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】マルティン、アンドレアス、オルソン
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GD04
5F102GJ03
5F102GK04
5F102GK08
5F102GM04
5F102GM08
5F102GQ01
5F102GR01
5F102GS09
5F102GV07
5F102HC01
5F102HC11
5F102HC16
(57)【要約】
上面（１０４）を有するＳｉ基板（１０２）と、
基板上に構成された第１半導体層（１１０）であって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造（１１２）を含み、第１半導体層はＡｌＮを含む、第１半導体層と、
第１半導体層上に構成された、ナノワイヤー構造を横方向及び縦方向に囲う第２半導体層（１２０）であって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層上に構成された第３半導体層（１３０）であって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層上に構成された第４半導体層（１４０）であって、第４半導体層はＧａＮを含む、第４半導体層と、
を備える、半導体層構造（１００）が提供される。
高電子移動度トランジスタ装置及びこのような構造及び装置を製造する方法もまた提供される。
基板上に構成された第１半導体層（１１０）であって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造（１１２）を含み、第１半導体層はＡｌＮを含む、第１半導体層と、
第１半導体層上に構成された、ナノワイヤー構造を横方向及び縦方向に囲う第２半導体層（１２０）であって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層上に構成された第３半導体層（１３０）であって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層上に構成された第４半導体層（１４０）であって、第４半導体層はＧａＮを含む、第４半導体層と、
を備える、半導体層構造（１００）が提供される。
高電子移動度トランジスタ装置及びこのような構造及び装置を製造する方法もまた提供される。
【特許請求の範囲】
【請求項1】
上面（１０４）を有するＳｉ基板（１０２）と、前記基板上に構成された第１半導体層（１１０）であって、前記第１半導体層は前記基板の前記上面に垂直に構成された複数の縦ナノワイヤー構造（１１２）を含み、前記第１半導体層はＡｌＮを含む、第１半導体層と、
前記第１半導体層上に構成された、前記ナノワイヤー構造を横方向及び縦方向に囲う第２半導体層（１２０）であって、前記第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
前記第２半導体層上に構成された第３半導体層（１３０）であって、前記第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
前記第３半導体層上に構成された第４半導体層（１４０）であって、前記第４半導体層はＧａＮを含む、第４半導体層と、
を備える、半導体層構造（１００）。
【請求項2】
前記基板の前記上面と前記第１半導体層の間に構成された底部半導体層（２１０）をさらに含み、前記底部半導体層はＡｌＮを含む、請求項１に記載の半導体層構造。
【請求項3】
前記底部半導体層と前記第１半導体層の間に構成される中間半導体層（２２０）をさらに含み、前記中間半導体層はＡｌＮを含む、請求項２に記載の半導体層構造。
【請求項4】
前記Ｓｉ基板の前記上面は、｛１１１｝のミラー指数を有する、請求項１～３のいずれか一項に記載の半導体層構造。
【請求項5】
前記第４半導体層は、１～５ｎｍの範囲内の縦厚さを有する、請求項１～４のいずれか一項に記載の半導体層構造。
【請求項6】
前記第２半導体層は少なくとも２つの縦方向に構成された副層を含み、第１副層（１２１）のｘは第２副層（１２２）のｘより大きく、前記第２副層は、前記第１副層より前記基板から遠くに位置する、請求項１～５のいずれか一項に記載の半導体層構造。
【請求項7】
請求項１～６のいずれか一項に記載の前記半導体層構造（１００）と、前記第２半導体層（１２０）上に直接隣接して構成された金属ソースコンタクト（３０１）と、
前記第２半導体層上に直接隣接して構成された金属ドレインコンタクト（３０３）であって、前記ドレインコンタクトはソースコンタクトと離間している、ドレインコンタクトと、
前記第４半導体層（１４０）上に構成された金属ゲートコンタクトであって、前記ゲートコンタクトは前記ソースコンタクト及び前記ドレインコンタクトの横方向の間に構成され、前記ゲートコンタクトは前記ソースコンタクト及び前記ドレインコンタクトと離間している、ゲートコンタクトと、
を備える、高電子移動度トランジスタ装置（３００）。
【請求項8】
前記第４半導体層は、縦フィン（３０７）として構成され、前記縦フィンは前記第３半導体層に直接隣接して構成され、前記ゲートコンタクトは前記縦フィンを横方向及び縦方向に囲うように構成され、前記縦フィンはｐドープされたＧａＮを含む、請求項７に記載の高電子移動度トランジスタ装置。
【請求項9】
上面（１０４）を含むＳｉ基板（１０２）を提供すること（Ｓ４００１）と、前記基板上に第１半導体層（１１０）を形成すること（Ｓ４００３）であって、前記第１半導体層は前記基板の前記上面に垂直に構成された複数の縦ナノワイヤー構造（１１２）を含み、前記第１半導体層はＡｌＮを含む、第１半導体層を形成することと、
前記ナノワイヤー構造を横方向及び縦方向に囲う前記基板構造上に、第２半導体層（１２０）を堆積すること（Ｓ４００５）であって、前記第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層を堆積することと、
前記第２半導体層上に第３半導体層（１３０）を堆積すること（Ｓ４００７）であって、前記第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層を堆積することと、
前記第３半導体層上に第４半導体層（１４０）を堆積すること（Ｓ４００９）であって、前記第４半導体層はＧａＮを含む、第４半導体層を堆積することと、
を含む、半導体層構造（１００）を製造する方法。
【請求項10】
前記第１半導体層を形成することは、前記基板上に前記第１半導体層を堆積すること（Ｓ５００１）と、
前記第１半導体層から前記複数の縦ナノワイヤー構造をエッチングすること（Ｓ５００３）と、
を含む、請求項９に記載の方法。
【請求項11】
前記第１半導体層を形成することは、前記基板上に前記複数の縦ナノワイヤー構造をエピタキシャルに形成すること（Ｓ５００５）を含む、請求項９に記載の方法。
【請求項12】
前記基板を提供することと前記第１半導体層を形成することとの間に、底部半導体層（２１０）を堆積すること（Ｓ５００７）をさらに含み、前記底部半導体層はＡｌＮを含む、請求項９～１１のいずれか一項に記載の方法。
【請求項13】
前記底部半導体層を堆積することと前記第１半導体層を形成することとの間に、中間半導体層（２２０）を堆積すること（Ｓ５００９）をさらに含み、前記中間半導体層はＡＩＮを含む、請求項１２に記載の方法。
【請求項14】
前記第２半導体層を形成することは、前記第１半導体層上に第１副層（１２１）を形成すること（Ｓ５０１１）と、
前記第１副層上に第２副層（１２２）を形成すること（Ｓ５０１３）であって、前記第１副層に対するｘは前記第２副層に対するｘより大きい、第２副層を形成することと、
を含む、請求項９～１３のいずれか一項に記載の方法。
【請求項15】
請求項９～１４のいずれか一項に記載の、半導体層構造（１００）を製造する前記方法の前記ステップと、前記第３及び第４半導体層の一部をエッチングすることで、前記第３及び第４半導体層（１３０、１４０）を貫通して、少なくとも２つのトレンチ（７０２）を形成すること（Ｓ６００１）と、
前記トレンチを貫通して、且つ第２半導体層（１２０）上に第１金属層（７０４）を堆積すること（Ｓ６００３）と、
前記第１金属層の一部をエッチングして、前記トレンチの中に金属ソースコンタクト（３０１）及び金属ドレインコンタクト（３０３）を形成すること（Ｓ６００５）と、
前記ソースコンタクト及び前記ドレインコンタクト上に酸化物層（３１０）を形成すること（Ｓ６００７）と、
前記酸化物層の一部をエッチングして、前記第３及び第４半導体層を貫通する前記少なくとも２つのトレンチの間であり、且つ離間して、前記酸化物層を貫通するゲートトレンチ（７０８）を形成すること（Ｓ６００９）と、
前記ゲートトレンチを貫通して第２金属層（７１０）を堆積すること（Ｓ６０１１）と、
前記第２金属層の一部をエッチングして、前記ゲートトレンチの中に金属ゲートコンタクト（３０５）を形成すること（Ｓ６０１３）と、
を含む、高電子移動度トランジスタ装置（３００）を製造する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、窒化物半導体層構造、それに基づく電子機器、及びこのような構造及び装置を製造する方法に関する。
【背景技術】
【0002】
窒化物半導体、つまり元素周期表の３番目の族からの元素と窒素の化合物は、シリコンと比べて多くの利点を提供する。これに基づく装置も、シリコンに基づく電子機器を代替する有望な選択肢になる。例えば、このような装置はより速いスイッチング速度、増加した電子移動度、より低い抵抗、より大きい絶縁破壊電圧等を提供し得る。
【0003】
しかし、窒化物装置の不断の問題は、窒素の利点を得るために必要な高品質の、例えば低欠陥の材料をどの様に製造するかである。バルク窒化物材料をそのまま使うことは殆どの場合可能な選択肢ではない。これは窒化物の性質上、単結晶シリコンの効率的な形成を可能とするチョクラルスキー法（Czochralski process）を代替する明らかな手段がないためであるかも知れない。また、元素シリコンの相対的な物質的豊富さはウェーハや基板を形成するときバルクシリコン材料をそのまま使うことを可能とする。窒化物に対して同じ豊富さが存在するとは言えない。したがって、窒化物半導体材料及び装置を効率的に製造するためには代替が必要である。
【0004】
シリコン基板上に窒化物層及び構造を形成することは、より少ない窒化物材料が要求され、その上に形成された電子機器が同じ基板上に形成されたシリコン電子装置とより密接に統合できるため、有益であり得る。シリコン基板を使うことは、既存の製造ツール及びインフラを大幅に活用することをさらに可能とする。
【0005】
しかし、シリコンと窒化物材料の結晶格子定数及び熱膨張係数が違うなどの原因により、シリコン基板上に単に窒化物層を形成することは、例えば材料特性の不一致により、殆どの場合、形成された窒化物層の亀裂、欠陥、及び全体的な結晶品質の低下をもたらす。
【0006】
このような欠乏をただす様々な方法は、厚く複雑なバッファ層構造を利用して結晶欠陥を除去することを含む。時折、これは５μｍを超える厚さの窒化アルミニウムガリウム層構造を意味し得る。このような方法は、多くの場合に実行が複雑なうえ、高品質の窒化物半導体材料の生成に満足的な進歩を依然として提供できない。サファイアと炭化ケイ素は時折、窒化物の基板として使え得る。しかしながら、これらもまた豊富ではなく、すべての種類の装置に対して一致する材料特性を提供しない可能性がある。したがって、技術分野において発展が必要である。
【発明の概要】
【0007】
本発明の一つの目的は、上述した問題の一部を解決又は少なくとも緩和することである。
【0008】
本発明の第１の様態において、
上面を有するＳｉ基板と、
基板上に構成された第１半導体層であって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造を含み、第１半導体層はＡｌＮを含む、第１半導体層と、
第１半導体層上に構成された、ナノワイヤー構造を横方向及び縦方向に囲う第２半導体層であって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層上に構成された第３半導体層であって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層上に構成された第４半導体層であって、第４半導体層はＧａＮを含む、第４半導体層と、
を備える、半導体層構造が提供される。
上面を有するＳｉ基板と、
基板上に構成された第１半導体層であって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造を含み、第１半導体層はＡｌＮを含む、第１半導体層と、
第１半導体層上に構成された、ナノワイヤー構造を横方向及び縦方向に囲う第２半導体層であって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層上に構成された第３半導体層であって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層上に構成された第４半導体層であって、第４半導体層はＧａＮを含む、第４半導体層と、
を備える、半導体層構造が提供される。
【0009】
ここで元素材料はそれらの元素記号又は略語で参照されている。例えば、シリコンはＳｉで参照され得る。ここで複数の元素を含む化合物は元素記号の組み合わせで参照され得る。例えば、窒化ガリウムはＧａＮとして、窒化アルミニウムはＡｌＮとして参照され得る。いくつかの化合物はそれらの相対的な元素組成の比率で提供され得る。例えば、窒化アルミニウムガリウムは、ｘ及びｙが０から１の間の値を想定する変数であるＡｌｘＧａ１－ｘＮ又はＡｌｙＧａ１－ｙＮで参照され得る。下付きされた接辞は先行する元素の相対的な比率を示す。例えばｘ＝０．５又はＡｌ０．５Ｇａ０．５Ｎなら、元素含有量の２５％がアルミニウム、Ａｌ、２５％がガリウム、Ｇａ、そして５０％が窒素、Ｎ、と理解されてもよい。あるいは、比率無しのただのＡｌＧａＮなら、様々な構成の窒化アルミニウムガリウムを参照し得る。一般的に、特定の材料又は元素を含むと言われる層又は構造は、少なくとも部分的に、又は実質的にその材料又は元素を含むと理解されてもよい。
【0010】
半導体層構造の層は、ボトムアップ順に順序付けされていると理解されてもよい。この文脈で、「上」とは、層又は構造を他の層又は構造の上に構成することを言及する。「縦」とは、層がそれぞれに構成される方向を言及する。「縦方向」とは基板の上面に垂直である任意の方向を言及する。「横方向」とは縦方向に垂直である任意の方向を言及する。
【0011】
発明者は、他の半導体材料で横方向及び縦方向に囲われた複数の縦ナノワイヤー構造を有する窒化物半導体層構造は、ナノワイヤー構造のシェルに沿って転位（dislocation）の封止（encapsulation）と蓄積（accumulation）を促進して、したがってその効率的なフィルタリングを提供し、半導体層構造の表面に伝播する材料欠陥や亀裂を減らすことに気づいた。他の半導体材料とは、例えば縦ナノワイヤー構造のものと比べて元素組成又は内容が違う材料として理解されてもよい。
【0012】
封止された転位は、窒化物半導体材料ではよく観測されるウルツ鉱結晶構造の所謂Ｍ方向に、ナノワイヤー構造から横方向に伝播する傾向が特にあり得る。転位が他のナノワイヤー構造からの転位と横方向に癒合すると、転位のない薄膜が形成され得る。薄膜はナノワイヤー構造から縦方向に、又はウルツ鉱結晶構造の所謂Ｃ方向に核形成され得る。転位のない薄膜は、封止又は閉じ込められた転位が伝播せず亀裂を形成できないように、薄膜と層構造を強化して形成され得る。そうして、高品質の窒化物半導体材料は、性質の向上した電子機器を形成するためにＳｉ基板上に提供され得る。
【0013】
本発明において、薄膜内の転位は、それがまず縦ナノワイヤー構造の間の二次元癒合層より高い弾性率の他のナノワイヤー構造に移る必要がある場合、例えばＡｌＧａＮ／ＧａＮインタフェースに縦方向に伝播することを防止されてもよい。ナノワイヤー構造が細かいほど、転位伝播防止の領域は大きくなる。ＡｌＧａＮ過成長はナノワイヤー周辺のシェル内の転位を封止し、特にウルツ鉱結晶構造のＭ方向に成長する。その後に薄膜が主なＣ方向に成長されてもよい。これらナノワイヤーシェルはそれからＣ方向に成長し始める薄膜に、横方向に結び付け得る。閉じ込められた転位は亀裂が発生するようにＣ方向に広がることができなくなるので、薄膜は強化され、埋め込まれたナノワイヤー構造を有する癒合された薄膜から転位のない薄膜が核形成され得る。
【0014】
さらに、発明者はこのような層構造を薄く作って、したがって従来のバッファ層接近より簡単で材料集約的に低くできることに気づいた。層構造は従来の製造ツールやインフラとの有益な製造拡張性と互換性をさらに提供し得る。層構造は最大１２”、又はそれを超える大きさのウェーハまで適用され得る。半導体層構造はさらに、基板の上面と第１半導体層の間に構成された底部半導体層を構成してもよく、底部半導体層はＡｌＮを含む。
【0015】
一般的に「中間」とは、２つの層又は構造の間に層又は構造を構成することを言及し得る。中間構成は、例えば縦方向及び／又は横方向であり得る。間とはさらにステップとイベントの時順に関係され得る。例えば、方法の第２ステップは同じ方法の第１ステップと第３ステップの間に実行され得る。
【0016】
ＡｌＮを含む底部半導体層を半導体層構造に含むことで、Ｓｉ基板からのよりスムースな材料移行を遂げ得る。
【0017】
半導体層構造は、底部半導体層と第１半導体層の間に構成された中間半導体層をさらに含んでもよく、中間半導体層はＡｌＮを含む。
【0018】
上記のように、ＡｌＮを含む中間半導体層を半導体層構造の中に包含することは、Ｓｉ基板からのよりスムースな材料移行に繋がれ得る。
【0019】
Ｓｉ基板の上面は｛１１１｝のミラー指数を有してもよい。
【0020】
表記｛１１１｝は、ミラー指数（１１１）を有する平面と同等なすべての平面のセットを示す。上面はさらに任意の結晶方向＜１１１＞に垂直に伸ばされたと理解されてもよい。表記＜１１１＞は結晶方向［１１１］と同等なすべての結晶方向のセットを示す。
【0021】
このように標定されたＳｉ基板は、ウルツ鉱窒化物半導体に対して理想的な結晶成長方向を提供され得る。本質的に、これはナノワイヤー構造がウルツ鉱［０００１］結晶方向又は任意の同等な方向＜０００１＞に沿って縦方向に効率的に標定されることを促進し得る。これら方向はＳｉ基板の方位［１１１］及び＜１１１＞に対応する。
【0022】
第４半導体層は１－５ｎｍの範囲内の縦厚さを有してもよい。
【0023】
第４半導体層は活性装置層として利用されてもよく、したがって非常に薄い必要があり得る。半導体構造は材料品質を犠牲することなくこのような薄い構造を形成されることを可能とする。このような薄い層を有することで、その製造により少ないＧａが要求され得る。これは、Ｇａが例えばＡｌ、Ｎ、又はＳｉと比べて相対的に希少な要素であることに関連する。より少ない時間に薄い層が形成されることができ、より大きい製造スループットを可能とする。第２半導体層は少なくても２つの縦方向に構成された副層を含んでもよく、第１副層のｘは第２副層のｘより大きく、第２副層は、第１副層より基板から遠くに位置する。
【0024】
そのようにして、第２半導体層構造は本質的に、Ｓｉ基板及び／又はナノワイヤー構造のベースからさらに離間している層に対して、より低いＡｌ含有量に縦方向に段階的になり得る。発明者は、段階的なＡｌ及びＧａ含有の２以上、例えば３つの副層を有する構造は向上した転位の封止を提供することに気づいた。したがって、より高品質の窒化物材料を遂げることができる。さらに、例えば格子定数と熱膨張係数などの材料特性がより徐々に変化してもよいので、材料含有量のより徐々な変化が望ましくてもよい。ＧａＮ下ひずみ緩和のためのＡｌＧａＮ合金の必要な層の結果、シリコン上の従来の薄膜は３－１０μｍ程度に非常に厚いことを理解されたい。本発明において、過去の必要で退屈なＡｌＧａＮ層なしにも結晶品質を向上させるため、より太いホモエピタキシャルＧａＮはシリコン基板上に堆積／成長されてもよい。
【0025】
発明の第２の態様において、
本発明の第１の様態に係る半導体層構造と、
第２半導体層上に直接隣接して構成された金属ソースコンタクトと、
第２半導体層上に直接隣接して構成された金属ドレインコンタクトであって、ドレインコンタクトはソースコンタクトと離間している、ドレインコンタクトと、
第４半導体層上に構成された金属ゲートコンタクトであって、ゲートコンタクトはソースコンタクト及びドレインコンタクトの横方向の間に構成され、ゲートコンタクトはソースコンタクト及びドレインコンタクトと離間している、ゲートコンタクトと、
を備える、高電子移動度トランジスタ装置（ＨＥＭＴ：High-electron-mobility transistor）が提供される。
本発明の第１の様態に係る半導体層構造と、
第２半導体層上に直接隣接して構成された金属ソースコンタクトと、
第２半導体層上に直接隣接して構成された金属ドレインコンタクトであって、ドレインコンタクトはソースコンタクトと離間している、ドレインコンタクトと、
第４半導体層上に構成された金属ゲートコンタクトであって、ゲートコンタクトはソースコンタクト及びドレインコンタクトの横方向の間に構成され、ゲートコンタクトはソースコンタクト及びドレインコンタクトと離間している、ゲートコンタクトと、
を備える、高電子移動度トランジスタ装置（ＨＥＭＴ：High-electron-mobility transistor）が提供される。
【0026】
直接隣接する層又は構造は、縦方向に他の層又は構造の上に構成、そして上層又は構造が下層又は構造と物理的界面を共有すると理解されてもよい。このような物理的界面は導電性コンタクトを提供するように、例えば界面を横切る電子及び／又は正孔の輸送を可能とするように構成され得る。導電性コンタクトは、例えばオーミックコンタクト、ショットキーコンタクト、及び／又はｐｎ接合又はトンネル接合を横断するコンタクトを言及し得る。
【0027】
ＨＥＭＴは従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と比べて、より高いスイッチング周波数と向上された高電力特性を可能とする。これは主に、このような装置のチャネルを介しての、実質的に二次元の電子及び／又は正孔の郵送に起因し得る。主に二次元電子ガス（２ＤＥＧ：two-dimensional electric gas）と参照されるＨＥＭＴのチャネルは、わずかに異なる大きさのバンドギャップを有する２つの半導体材料の間のヘテロ接合界面に存在する。
【0028】
窒化物ＨＥＭＴがＡｌＧａＮ／ＧａＮ界面に必要なヘテロ接合を生成するためには、時折１０－３０オングストローム程の非常に薄い層が必要、又は少なくても望まれ得る。そのように薄い層は非常に高い結晶品質の半導体材料で生成される必要があり得る。したがって、転位を封止して、ＡｌＧａＮ／ＧａＮ界面と干渉してトランジスタチャネルのパフォーマンスに悪影響を与えることを防止することは重要である。
【0029】
一般的に、窒化物半導体層及び構造の材料品質は装置、例えばその上に形成されたＨＥＭＴの性能に対応する。第１の様態は、向上した特性と性能を有する窒化物ＨＥＭＴを製造するに適切な高品質な半導体層構造を提供し得る。
【0030】
第４半導体層は、縦フィンとして構成されてもよく、縦フィンは第３半導体層に直接隣接して構成され、ゲートコンタクトは縦フィンを横方向及び縦方向に囲うように構成され、縦フィンはｐドープされたＧａＮを含む。
【0031】
このようなｐドーピングは縦フィンＧａＮ結晶内に少量の不純物原子を包含させることで遂げ得る。ｐドープされた縦フィンは、特にノーマリオフ作動のための高周波、電流、及び／又は電圧において、チャネルをオンとオフに切り替えるより良い静電ゲート制御を促進する。ｐドープされたＧａＮ縦フィンは、ノーマリオフモードで作動するＧａＮ ＨＥＭＴの閾値電圧を変更するようにさらに利用されてもよい。
【0032】
本発明の第３の様態において、
上面を含むＳｉ基板を提供することと、
基板上に第１半導体層を形成することであって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造を含み、第１半導体層はＡｌＮを含む、第１半導体層を形成することと、
ナノワイヤー構造を横方向及び縦方向に囲う基板構造上に、第２半導体層を堆積することであって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層を堆積することと、
第２半導体層上に第３半導体層を堆積することであって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層を堆積することと、
第３半導体層上に第４半導体層を堆積することであって、第４半導体層はＧａＮを含む、第４半導体層を堆積することと、
を含む、半導体層構造を製造する方法が提供される。
上面を含むＳｉ基板を提供することと、
基板上に第１半導体層を形成することであって、第１半導体層は基板の上面に垂直に構成された複数の縦ナノワイヤー構造を含み、第１半導体層はＡｌＮを含む、第１半導体層を形成することと、
ナノワイヤー構造を横方向及び縦方向に囲う基板構造上に、第２半導体層を堆積することであって、第２半導体層は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層を堆積することと、
第２半導体層上に第３半導体層を堆積することであって、第３半導体層は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層を堆積することと、
第３半導体層上に第４半導体層を堆積することであって、第４半導体層はＧａＮを含む、第４半導体層を堆積することと、
を含む、半導体層構造を製造する方法が提供される。
【0033】
形成するステップとは、既存の材料の除去、新しい材料の追加、及び／又は既存の材料の変更で層又は構造を作るいずれかの方法を一般的に言及し得る。堆積とは、既存の層及び／又は構造の上に新しい材料を加えることを一般的に言及する。
【0034】
このような方法は発明の第１の様態において半導体層構造を形成することに利用され得る。したがって、同様の利点及び有益な効果が期待できる。さらに、第１半導体層及びナノワイヤー構造にＡｌＮを使うことは、ＡｌＮが、例えばプラズマ処理又はスパッタリングを通じてＳｉ基板上に良い結晶化度で堆積され得るので、有利である。
【0035】
加えて、ＡｌＮをエピタキシャルに形成する代わりにスパッタリングさせることで、Ａｌがリアクター（reactor）のメモリーに残る傾向があり、したがって、続いて成長する層の材料組成を汚染するので、リアクターの汚染は主に回避できる。
【0036】
第１半導体層の複数のナノワイヤー構造を形成することは、
基板上に第１半導体層を堆積することと、
第１半導体層から複数の縦ナノワイヤー構造をエッチングすることと、
を含んでもよい。
基板上に第１半導体層を堆積することと、
第１半導体層から複数の縦ナノワイヤー構造をエッチングすることと、
を含んでもよい。
【0037】
エッチングは、この文脈で、材料を選択的に取り除くことを言及し得る。取り除かれなかった材料はしたがって縦ナノワイヤー構造として考えられてもよい。
【0038】
第１層から複数の縦ナノワイヤー構造をエッチングすることは、高品質なＧａＮ層のために要求されるバッファの厚さを減らすのに有利であり得、代わりに大きなＧａＮ層の厚さに起因するＳｉ基板の曲がりを少なくとも減らすか排除し得る。
【0039】
複数の縦ナノワイヤー構造を形成することは、基板上に複数の縦ナノワイヤー構造をエピタキシャルに形成することを含んでもよい。
【0040】
エピタキシャルに形成することは、ここではエピタキシャル結晶成長での層及び構造の形成を言及し得る。
【0041】
このような方法は、既存の製造ツール及びインフラを活用して縦ナノワイヤー構造を製造することに有利に採用できる。
【0042】
方法は、基板を提供することと第１半導体層を形成することとの間に、底部半導体層を堆積することをさらに含んでもよく、底部半導体層はＡｌＮを含む。
【0043】
方法は、底部半導体層を堆積することと第１半導体層を形成することとの間に、中間半導体層を堆積することをさらに含んでもよく、中間半導体層はＡＩＮを含む。
【0044】
底部及び中間ＡｌＮ層を考慮するこのような方法の変形例は、第１の様態の対応する変形形態のものと同様の利点を提供し得る。
【0045】
第２半導体層を形成することは、
第１半導体層上に第１副層を形成することと、
第１副層上に第２副層を形成することであって、第１副層のｘは第２副層のｘより大きい、第２副層を形成することと、
を含んでもよい。
第１半導体層上に第１副層を形成することと、
第１副層上に第２副層を形成することであって、第１副層のｘは第２副層のｘより大きい、第２副層を形成することと、
を含んでもよい。
【0046】
このような方法の変形例は、第１の様態の対応する変形形態のものと同様の利点を提供し得る。
【0047】
例示的な実施形態において、ＧａＮを含む第４層は例えばＭＯＣＶＤの手段でエピタキシャルに成長する間に、ＡｌＮを含む第１層はスパッタ、例えば基板上にＡｒ／Ｎ２プラズマを利用してマグネトロンスパッタされる。
【0048】
この実施形態において、第２層は第１層上にスパッタされたマグネトロンであり得る。あるいは、第２層は、例えばＭＯＣＶＤの手段でエピタキシャルに成長され得る。
【0049】
ナノワイヤー構造はＵＶリソグラフィーでパターン化され、第２層からエッチングされてもよい。
【0050】
この実施形態において、ＡｌＧａＮを含む第３層は、第２層上にスパッタされたマグネトロンであり得る。あるいは、第３層は、例えばＭＯＣＶＤの手段でエピタキシャルに成長され得る。
【0051】
Ａｌを含むマグネトロンスパッタリング層はリアクターの汚染を減らし、したがって次の、例えば純度と結晶構造が装置性能に不可欠なＧａＮ層の、汚染を防ぐことができる。
【0052】
本発明の第４の様態において、
本発明の第３の様態における、半導体層構造を製造する方法のステップと、
第３及び第４半導体層を貫通して、第３及び第４半導体層の一部をエッチングすることで、少なくとも２つのトレンチを形成することと、
トレンチを貫通して、且つ第２半導体層上に第１金属層を堆積することと、
第１金属層の一部をエッチングして、トレンチの中に金属ソースコンタクト及び金属ドレインコンタクトを形成することと、
ソースコンタクト及びドレインコンタクト上に酸化物層を形成することと、
酸化物層の一部をエッチングして、第３及び第４半導体層を貫通する少なくとも２つのトレンチの間であり、且つ離間して、酸化物層を貫通するゲートトレンチを形成することと、
ゲートトレンチを貫通して第２金属層を形成することと、
第２金属層の一部をエッチングして、ゲートトレンチの中に金属ゲートコンタクトを形成することと、
を含む、高電子移動度トランジスタ装置を製造する方法が提供される。
本発明の第３の様態における、半導体層構造を製造する方法のステップと、
第３及び第４半導体層を貫通して、第３及び第４半導体層の一部をエッチングすることで、少なくとも２つのトレンチを形成することと、
トレンチを貫通して、且つ第２半導体層上に第１金属層を堆積することと、
第１金属層の一部をエッチングして、トレンチの中に金属ソースコンタクト及び金属ドレインコンタクトを形成することと、
ソースコンタクト及びドレインコンタクト上に酸化物層を形成することと、
酸化物層の一部をエッチングして、第３及び第４半導体層を貫通する少なくとも２つのトレンチの間であり、且つ離間して、酸化物層を貫通するゲートトレンチを形成することと、
ゲートトレンチを貫通して第２金属層を形成することと、
第２金属層の一部をエッチングして、ゲートトレンチの中に金属ゲートコンタクトを形成することと、
を含む、高電子移動度トランジスタ装置を製造する方法が提供される。
【0053】
このような方法は発明の第２の様態においてＨＥＭＴを製造することに採用され得る。したがって、同様の利点及び有益な効果が期待できる。
【0054】
本発明の更なる適用範囲は下述する詳細な説明から明らかになるであろう。しかしながら、発明の範囲内の様々な変形又は修正はこの詳細な説明から当業者にとって明らかであるはずなので、詳細な説明及び具体的な例は発明の好ましい実施形態を示しながら、例としてのみ与えられたことを理解されたい。
【0055】
したがって、その装置及び方法は変わってもよく、この発明は説明された装置の特定な構成部品や方法に制限されるものではないことを理解されたい。また、ここで使われた用語は特定の実施形態を説明するためであり、制限されるためではないことを理解されたい。
【0056】
なお、明細書及び添付された請求項において使われるように、冠詞「ａ」、「ａｎ」、「ｔｈｅ」、及び「ｓａｉｄ」は、文脈がそうでないことを明確に指摘しない限り、１つ以上の要素があることを意味することを意図する。したがって、例えば、「ａ ｄｅｖｉｃｅ」又は「ｔｈｅ ｄｅｖｉｃｅ」への参照は複数の装置などを含んでもよい。さらに、言葉「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｉｎｇ」、「ｃｏｎｔａｉｎｉｎｇ」及び同様の言葉は他の要素又はステップを除外しない。
【図面の簡単な説明】
【0057】
本発明の上の及び他の態様は、次において、添付された図面を参照しながらより詳しく説明される。図面は制限されるものとして理解されるべきではなく、代わりに説明及び理解のために考えられるべきである。
【0058】
図面に示されたように、層や領域の大きさは例示目的で誇張され得、したがって、一般的な構造を示すように提供されている。同じ参照番号は通しで同じ要素を参照する。
【0059】
断面図は主に概略図として考えられてもよい。装置、層、及び／又はその中の構造は相互に正確に縮尺すると考えられるべきではない。さらに、断面は装置、層、及び／又は構造を横方向の支点から見たものと考えられてもよい。
【0060】
破線の境界線を有するフロー図の四角形は任意選択及び／又は方法のいくつかの変形形態のための追加的なステップとして考えられてもよい。
【0061】
【図1】本発明に係る半導体層構造の断面を示す図。
【図2】半導体層構造変形形態の断面を示す図。
【図3】半導体層構造変形形態の断面を示す図。
【図4】半導体層構造変形形態の断面を示す図。
【図5】本発明に係るＨＥＭＴの断面を示す図。
【図6】ＨＥＭＴ変形形態の断面を示す図。
【図7】半導体層構造を製造する方法のフロー図。
【図8】半導体層構造を製造するステップの更なる詳細を含むフロー図。
【図9】半導体層構造を製造するステップの更なる詳細を含むフロー図。
【図10a】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10b】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10c】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10d】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10e】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10f】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図10g】製造の異なる時間順状態の間の半導体層構造の断面を示す図。
【図11】ＨＥＭＴを製造する方法のフロー図。
【図12a】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12b】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12c】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12d】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12e】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12f】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12g】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12h】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図12i】製造の異なる時間順状態の間のＨＥＭＴの断面を示す図。
【図13】ＨＥＭＴコンタクトの上面図。
【発明の詳細な説明】
【0062】
本発明は、発明の現在好ましい実施形態が示された添付された図面を参照して、以下により詳細に説明される。この発明は、しかしながら、様々異なる形態で実施されてもよく、以下に記載された実施形態に限定されるものとして解釈されてはならず、むしろ、これら実施形態は徹底性と完璧性のために提供され、発明の範囲を当業者に完全に伝えるためのものである。
【0063】
図１には、
上面１０４を有するＳｉ基板１０２と、
基板１０２上に構成された第１半導体層１１０であって、第１半導体層１１０は基板１０２の上面１０４に垂直に構成された複数の縦ナノワイヤー構造１１２を含み、第１半導体層１１０はＡｌＮを含む、第１半導体層と、
第１半導体層１１０上に構成された、ナノワイヤー構造１１２を横方向及び縦方向に囲う第２半導体層１２０であって、第２半導体層１２０は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層１２０上に構成された第３半導体層１３０であって、第３半導体層１３０は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層１３０上に構成された第４半導体層１４０であって、第４半導体層１４０はＧａＮを含む、第４半導体層と、
を備える、半導体層構造１００の断面図が提供される。
上面１０４を有するＳｉ基板１０２と、
基板１０２上に構成された第１半導体層１１０であって、第１半導体層１１０は基板１０２の上面１０４に垂直に構成された複数の縦ナノワイヤー構造１１２を含み、第１半導体層１１０はＡｌＮを含む、第１半導体層と、
第１半導体層１１０上に構成された、ナノワイヤー構造１１２を横方向及び縦方向に囲う第２半導体層１２０であって、第２半導体層１２０は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層と、
第２半導体層１２０上に構成された第３半導体層１３０であって、第３半導体層１３０は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層と、
第３半導体層１３０上に構成された第４半導体層１４０であって、第４半導体層１４０はＧａＮを含む、第４半導体層と、
を備える、半導体層構造１００の断面図が提供される。
【0064】
Ｓｉ基板１０２の上面１０４は｛１１１｝のミラー指数を有してもよい。Ｓｉ基板は面心ダイヤモンド立方結晶構造を有すると考えられてもよい。
【0065】
Ｓｉ基板１０２とその上面１０４は実質的に平面であってもよい。Ｓｉ基板１０２は１００－１０００μｍの範囲内の縦厚さを有してもよい。Ｓｉ基板１０２はより好ましくは２７５－５２５μｍの範囲内の縦厚さを有してもよい。一般的に、そして、そうでないと明示的に述べない限り、ここで厚さとは縦厚さを言及する。
【0066】
Ｓｉ基板１０２は、好ましくは１”以上の直径を有する、実質的に円形のウェーハの形であってもよい。ウェーハはさらに好ましくは２－１２”の範囲内の直径を、最も好ましくは２－４”範囲内の直径を有してもよい。
【0067】
第１半導体層１１０は好ましくは１００－５００ｎｍの範囲内の厚さを、より好ましくは２００－３００ｎｍの範囲内の厚さを有してもよい。
【0068】
第１半導体層１１０の縦ナノワイヤー構造１１２は、好ましくは５０－５００ｎｍの範囲内の縦長さを、より好ましくは１５０－２５０ｎｍの範囲内の縦長さを有してもよい。
【0069】
縦ナノワイヤー構造１１２は、好ましくは実質的に円形又は六角の横断面を有してもよい。縦ナノワイヤー構造１１２は、好ましくは５－５０ｎｍの範囲内の横径を、より好ましくは１０－３０ｎｍの範囲内の横径を有してもよい。
【0070】
複数の縦ナノワイヤー１１２は、縦方向から見て繰り返し配列パターンとして構成されてもよい。繰り返し配列パターンは、各縦ナノワイヤー構造１１２が６つの等距離の際も近い他の縦ナノワイヤー構造１１２を有する、六角パターンであってもよい。繰り返し配列パターンはあるいは、各縦ナノワイヤー構造１１２が４つの等距離の際も近い他の縦ナノワイヤー構造１１２を有する、正方形パターンであってもよい。最も近い他の縦ナノワイヤー構造１１２までの距離は好ましくは１０－５００ｎｍの範囲内であってもよい。最も近い距離はより好ましくは５０－２００ｎｍ範囲内であってもよい。この最も近い距離は、あるいは、縦ナノワイヤー構造１１２間の間隔として理解されてもよい。
【0071】
第２半導体層１２０は、好ましくは１００－５００ｎｍの範囲内の厚さを、より好ましくは２００－３００ｎｍの範囲内の厚さを有してもよい。第２半導体層１２０は縦ナノワイヤー構造１１２を横方向に囲う、封止、又は覆うように、すなわち縦ナノワイヤー構造１１２の間の空間を埋めるものと考えられてもよい。第２半導体層１２０はさらに縦ナノワイヤー構造１１２を横方向に囲う、封止、又は覆うように、すなわち縦ナノワイヤー構造の上に縦方向に伸びて上部を覆うものと考えられてもよい。
【0072】
第３、第４半導体層１３０、１４０は相対的に薄いエピ層、すなわちエピタキシャルに形成された薄膜層として考えられてもよい。第３半導体層１３０は好ましくは１－１００ｎｍの範囲内の厚さを有してもよい。第４半導体層１４０は１－５ｎｍの範囲内の縦厚さを有してもよい。
【0073】
一般的に、すべての窒化物に基づく層及び構造、例えば第１乃至第４半導体層１１０、１２０、１３０、１４０及び縦ナノワイヤー構造１１２に対して、材料は結晶構造ウルツ鉱を有すると考えられてもよい。結晶構造はＣ平面、すなわちミラー指数｛０００１｝を有する平面が、Ｓｉ基板１０２の上面１０４と整列又は平行であるように整列されてもよい。ウルツ鉱結晶構造はここに開示されたすべての更なる窒化物に基づく層及び構造に対して追加的に考慮されてもよい。ＧａＮ薄膜に対して好ましい結晶標定、例えば第４半導体層１４０は、垂直のＣ面が薄膜の外面で得られるように、ウルツ鉱Ｃ方向に対応され得る。このようなＣ平面は、例えばＨＥＭＴ及びＬＥＤ（light-emitting diodes）など、様々な装置の処理又は製造のための有利な基盤として考えられてもよい。
【0074】
図２は、基板１０２の上面１０４と第１半導体層１１０の間に構成された底部半導体層２１０をさらに含む半導体層構造１００を示し、底部半導体層２１０はＡｌＮを含む。
【0075】
底部半導体層２１０は、好ましくは１０－１００ｎｍの範囲内の厚さを有してもよい。
【0076】
図３は、底部半導体層２１０と第１半導体層１１０の間に構成される中間半導体層２２０をさらに含む半導体層構造１００を示し、中間半導体層２２０はＡｌＮを含む。
【0077】
中間半導体層２２０は、好ましくは１０－１００ｎｍの範囲内の厚さを有してもよい。
【0078】
図４は、少なくとも２つの縦方向に構成された副層１２１、１２２を含む第２半導体層１２０を示し、第１副層１２１のｘは第２副層１２２のｘより大きく、第２副層１２２は、第１副層１２１より基板から遠くに位置する。
【0079】
１つの例示的な第２半導体層１２０は３つの縦方向に構成された副層を備えても良い。最下副層、すなわち基板１０２に一番近い副層は、ｘ＝０．９を有してもよい。最上副層、すなわち基板１０２から一番遠い副層は、ｘ＝０．２を有してもよい。中間副層、すなわち最上副層と最下副層の間の副層は、ｘ＝０．５を有してもよい。
【0080】
副層１２１、１２２はそれぞれ２０－２５０ｎｍの範囲内の厚さを有しても良い。
【0081】
図５には、
半導体層構造１００と、
第２半導体層１２０上に直接隣接して構成された金属ソースコンタクト３０１と、
第２半導体層１２０上に直接隣接して構成された金属ドレインコンタクト３０３であって、ドレインコンタクト３０３はソースコンタクト３０１と離間している、ドレインコンタクト３０３と、
第４半導体層１４０上に構成された金属ゲートコンタクト３０５であって、ゲートコンタクト３０５はソースコンタクト３０１及びドレインコンタクト３０３の横方向の間に構成され、ゲートコンタクト３０５はソースコンタクト３０１及びドレインコンタクト３０３と離間している、ゲートコンタクト３０５と、
を備える、高電子移動度トランジスタ装置３００の断面図が提供される。
半導体層構造１００と、
第２半導体層１２０上に直接隣接して構成された金属ソースコンタクト３０１と、
第２半導体層１２０上に直接隣接して構成された金属ドレインコンタクト３０３であって、ドレインコンタクト３０３はソースコンタクト３０１と離間している、ドレインコンタクト３０３と、
第４半導体層１４０上に構成された金属ゲートコンタクト３０５であって、ゲートコンタクト３０５はソースコンタクト３０１及びドレインコンタクト３０３の横方向の間に構成され、ゲートコンタクト３０５はソースコンタクト３０１及びドレインコンタクト３０３と離間している、ゲートコンタクト３０５と、
を備える、高電子移動度トランジスタ装置３００の断面図が提供される。
【0082】
ソースコンタクト３０１及びドレインコンタクト３０３は、Ｔｉ、Ａｌ、Ｃｕ、Ｎｉ、及び／又はＡｕなどの金属材料を含んでもよい。ソースコンタクト３０１及びドレインコンタクト３０３は、例えばＡｌＣｕなどの、化合物又は合金を含んでもよい。
【0083】
ゲートコンタクト３０５は、ソースコンタクト３０１及びドレインコンタクト３０３に対して言及された材料に加えて、Ｐｄ及び／又はＡｕを含んでもよい。ソースコンタクト３０１及びドレインコンタクト３０３と同様に、化合物及び合金もゲートコンタクト３０５の選択肢になり得る。
【0084】
ＨＥＭＴ３００は、半導体層１３０、１４０上に配置された酸化物層３１０をさらに含んでもよい。酸化物層３１０は、ソースコンタクト３０１、ドレインコンタクト３０３、及びゲートコンタクト３０５の間の寄生容量を減らす低比誘電率材料で構成されてもよい。酸化物層はＳｉＯ２、又は他の種類のＳｉベースの酸化物を含んでもよい。
【0085】
ＡｌｙＧａ１－ｙＮを含む第３半導体層は、ＨＥＭＴ３００のバリア層として考えられてもよい。
【0086】
図６は、縦フィン３０７として構成された第４半導体層１４０を示し、縦フィン３０７は第３半導体層１３０に直接隣接して構成され、ゲートコンタクト３０５は縦フィン３０７を横方向及び縦方向に囲うように構成され、縦フィン３０７はｐドープされたＧａＮを含む。縦フィン３０７は第４半導体層１４０からエッチングされてもよい。縦フィン３０７は横方向に長いフィン、又はあるいは横方向に短いメサ構造として理解されてもよい。
【0087】
ＧａＮのｐドーピングのための不純物原子は、元素周期表の２番目の族からの元素、例えばＭｇを含んでもよい。不純物は、例えば熱／加熱処理又は電子衝撃／調査によって活性化され得る。第４半導体層１４０は、図５の場合のように、ソースコンタクト３０１、ドレインコンタクト３０３、及びゲートコンタクト３０５の間に連続層をさらに形成しなくてもよい。
【0088】
図７には、
上面１０４を含むＳｉ基板１０２を提供することＳ４００１と、
基板１０２上に第１半導体層１１０を形成することＳ４００３であって、第１半導体層１１０は基板１０２の上面１０４に垂直に構成された複数の縦ナノワイヤー構造１１２を含み、第１半導体層１１０はＡｌＮを含む、第１半導体層を形成することと、
ナノワイヤー構造１１２を横方向及び縦方向に囲う基板構造１０２上に、第２半導体層１２０を堆積することＳ４００５であって、第２半導体層１２０は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層を堆積することと、
第２半導体層１２０上に第３半導体層１３０を堆積することＳ４００７であって、第３半導体層１３０は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層を堆積することと、
第３半導体層１３０上に第４半導体層１４０を堆積することＳ４００９であって、第４半導体層１４０はＧａＮを含む、第４半導体層を堆積することと、
を含む、半導体層構造１００を製造する方法のフロー図が提供される。
上面１０４を含むＳｉ基板１０２を提供することＳ４００１と、
基板１０２上に第１半導体層１１０を形成することＳ４００３であって、第１半導体層１１０は基板１０２の上面１０４に垂直に構成された複数の縦ナノワイヤー構造１１２を含み、第１半導体層１１０はＡｌＮを含む、第１半導体層を形成することと、
ナノワイヤー構造１１２を横方向及び縦方向に囲う基板構造１０２上に、第２半導体層１２０を堆積することＳ４００５であって、第２半導体層１２０は０≦ｘ≦０．９５であるＡｌｘＧａ１－ｘＮを含む、第２半導体層を堆積することと、
第２半導体層１２０上に第３半導体層１３０を堆積することＳ４００７であって、第３半導体層１３０は０≦ｙ≦０．９５であるＡｌｙＧａ１－ｙＮを含む、第３半導体層を堆積することと、
第３半導体層１３０上に第４半導体層１４０を堆積することＳ４００９であって、第４半導体層１４０はＧａＮを含む、第４半導体層を堆積することと、
を含む、半導体層構造１００を製造する方法のフロー図が提供される。
【0089】
Ｓｉ基板１０２は、例えば上述したチョクラルスキー法を含んで、従来のＳｉウェーハ製造方法を使って形成されてもよい。
【0090】
第１半導体層１１０は、物理気相成長（ＰＶＤ：physical vapor deposition）、化学気相成長（ＣＶＤ：chemical vapor deposition）、プラズマ化学気相成長（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）、有機金属化学気相成長（ＭＯＣＶＤ：metalorganic chemical vapor deposition）、有機金属気相エピタキシー（ＭＯＶＰＥ：metalorganic vapor-phase epitaxy）、スパッタリング（sputtering）、又は同様の方法を利用して形成Ｓ４００３されてもよい。
【0091】
第１半導体層１１０の縦ナノワイヤー構造１１２は、ドライエッチング、ウェットエッチング、ケミカルエッチング、プラズマエッチング、反応性イオンエッチングなどのエッチング方法を利用して形成されてもよい。エッチングはナノワイヤー構造１１２を規定することを目指すパターニングステップに続いて実行されてもよい。縦ナノワイヤー構造１１２はＭＯＣＶＤ又はＭＯＶＰＥなどエピタキシー方法を利用してさらに形成されてもよく、両方とも同じ手法を言及する。ナノワイヤー構造１１２に対し、先行するパターニングに基づく選択的領域成長が使われてもよい。
【0092】
パターニング、パターン転送、又はナノワイヤー構造１１２の定義は、リソグラフィーベースであってもよい。紫外線（ＵＶ）リソグラフィーなどの光リソグラフィーが使われてもよい。電子ビームリソグラフィー（ＥＢＬ：electron beam lithography）、ナノインプリントリソグラフィー（ＮＩＬ：nanoimprint lithography）、及び同様の様々なリソグラフィー方法が使われ得る。代替として、パターニングは、エッチング又は堆積されるべき層又は構造の表面上、又は近くに整列されたソリッドマスクを介する単なるエッチング又は堆積を含んでもよい。
【0093】
図７はまた、方法が基板１０２を提供することＳ４００１と第１半導体層１１０を形成することＳ４００３との間に、底部半導体層２１０を堆積することＳ５００７をさらに含んでもよいことを示し、底部半導体層２１０はＡｌＮを含む。
【0094】
底部半導体層２１０は第１半導体層１１０と同様の方法を利用して堆積Ｓ５００７されてもよい。下層１２０は好ましくはＰＶＤを利用して堆積されてもよい。
【0095】
図７はまた、方法が底部半導体層２１０を堆積することＳ５００７と第１半導体層１１０を形成Ｓ４００３することとの間に、中間半導体層２２０を堆積することＳ５００９をさらに含んでもよいことを示し、中間半導体層２２０はＡＩＮを含む。
【0096】
中間層２２０第１半導体層１１０と同様の方法を利用して堆積Ｓ５００９されてもよい。中間層２２０は好ましくは高温ＭＯＣＶＤ／ＭＯＶＰＥを利用して堆積されてもよい。
【0097】
第２、第３、第４半導体層１２０、１３０、１４０は、ＭＯＣＶＤ／ＭＯＶＰＥを利用して堆積Ｓ４００５、Ｓ４００７、Ｓ４００９されてもよい。異なる前駆体のガス圧力及び温度はＡｌＮからＡｌＧａＮの様々な構成、ＧａＮまでの異なる構成の固体結晶材料を生成するように使われ得る。ＧａＮ ＭＯＣＶＤ／ＭＯＶＰＥに対しては１０００℃以上の温度を使うことが好ましい。
【0098】
前駆体ガスはＴＭＡｌ（trimethylaluminium）、ＴＥＡｌ（triethylaluminium）、ＴＭＧａ（trimethylgallium）、ＴＥＧａ（triethylgallium）、phenylhydrazine、ＤＭＨｙ（dimeth
ylhydrazine）、ＴＢＡｍ（tertiarybutylamine）、ＮＨ３（ammonia）などを含み得る。
ylhydrazine）、ＴＢＡｍ（tertiarybutylamine）、ＮＨ３（ammonia）などを含み得る。
【0099】
第２半導体層１２０を堆積Ｓ４００５するステップは、縦ナノワイヤー構造１１２から、縦ナノワイヤー構造１１２のウルツ鉱結晶のＭ方向にシェル又は複数のシェルを横方向又は放射状にエピタキシャルに成長させるものとして理解されてもよい。縦ナノワイヤー構造１１２からのシェル又は複数のシェルは第２半導体層１２０である１つの薄膜を形成するように癒合し得る。
【0100】
図８は、第１半導体層１１０の複数の縦ナノワイヤー構造１１２を形成することは、
基板１０２上に第１半導体層１１０を堆積することＳ５００１と、
第１半導体層１１０から複数の縦ナノワイヤー構造１１２をエッチングすることＳ５００３と、
を含んでもよいことを示す。
基板１０２上に第１半導体層１１０を堆積することＳ５００１と、
第１半導体層１１０から複数の縦ナノワイヤー構造１１２をエッチングすることＳ５００３と、
を含んでもよいことを示す。
【0101】
エッチングすることＳ５００３は、例えば先行するパターニングステップに基づく、選択的エッチング手順であってもよい。エッチングすることＳ５００３は縦ナノワイヤー構造１１２を製造し得る。エッチングすることＳ５００３は、例えば塩素基板のプラズマエッチングであってもよい。
【0102】
図８は、複数の縦ナノワイヤー構造１１２が、例えば選択的領域成長ＭＯＣＶＤ／ＭＯＶＰＥを介して、基板１０２上に複数の縦ナノワイヤー構造１１２をエピタキシャルに形成することＳ５００５を含んでもよいことをさらに示す。
【0103】
図９は、第２半導体層１２０を形成することは、
第１半導体層１１０上に第１副層１２１を形成することＳ５０１１と、
第１副層１２１上に第２副層１２２を形成することＳ５０１３であって、第１副層１２１のｘは第２副層のｘより大きい、第２副層を形成することと、
を含んでもよいことを示す。
第１半導体層１１０上に第１副層１２１を形成することＳ５０１１と、
第１副層１２１上に第２副層１２２を形成することＳ５０１３であって、第１副層１２１のｘは第２副層のｘより大きい、第２副層を形成することと、
を含んでもよいことを示す。
【0104】
副層１２１、１２２の組成の違いは温度及び前駆体のガス圧力などのパラメータを徐々に変更することで遂げ得る。
【0105】
図１０ａ－ｇは、半導体層構造を製造する方法の異なる時間順状態の間の断面図を示す。
【0106】
図１０ａは、単に提供Ｓ４００１された基板１０２とその上面１０４を示す。
【0107】
図１０ｂは底部半導体層２１０が、基板１０２の上面１０４上に堆積Ｓ５００７されたことを示す。
【0108】
図１０ｃは中間半導体層２２０が、底部半導体層２１０上に堆積Ｓ５００９されたことを示す。
【0109】
図１０ｄは第１半導体層１１０が、縦ナノワイヤー構造１１２を含んで、中間半導体層２２０上に形成Ｓ４００３されたことを示す。なお、第１半導体層１１０は基板１０２の上面１０４上に直接形成Ｓ４００３されてもよい。
【0110】
図１０ｅはナノワイヤー構造１１２を横方向及び縦方向に囲う第２半導体層１２０が、第１半導体層１１０上に堆積Ｓ４００５されたことを示す。
【0111】
図１０ｆは第３半導体層１３０が、第２半導体層１２０上に堆積Ｓ４００７されたことを示す。
【0112】
図１０ｇは、第４半導体層１４０が第３半導体層１３０上に堆積Ｓ４００９されたことで、完成された半導体層構造１００を示す。
【0113】
図１１には、
半導体層構造１００を製造する方法のステップＳ４００１－Ｓ４００９、及び任意選択でステップＳ５００１－Ｓ５０１３と、
第３及び第４半導体層１３０、１４０を貫通して、第３及び第４半導体層１３０、１４０の一部をエッチングすることで、少なくとも２つのトレンチ７０２を形成することＳ６００１と、
トレンチ７０２を貫通して、且つ第２半導体層１２０上に第１金属層７０４を堆積することＳ６００３と、
第１金属層７０４の一部をエッチングして、トレンチ７０２の中に金属ソースコンタクト３０１及び金属ドレインコンタクト３０３を形成することＳ６００５と、
ソースコンタクト３０１及びドレインコンタクト３０３上に酸化物層３１０を形成することＳ６００７と、
酸化物層３１０の一部をエッチングして、第３及び第４半導体層１３０、１４０を貫通する少なくとも２つのトレンチの間であり、且つ離間して、酸化物層３１０を貫通するゲートトレンチ７０８を形成することＳ６００９と、
ゲートトレンチ７０８を貫通して第２金属層７１０を堆積Ｓ６０１１することと、
第２金属層７１０の一部をエッチングして、ゲートトレンチ７０８の中に金属ゲートコンタクト３０５を形成することＳ６０１３と、
を含む、高電子移動度トランジスタ装置３００を製造する方法のフロー図が提供される。
半導体層構造１００を製造する方法のステップＳ４００１－Ｓ４００９、及び任意選択でステップＳ５００１－Ｓ５０１３と、
第３及び第４半導体層１３０、１４０を貫通して、第３及び第４半導体層１３０、１４０の一部をエッチングすることで、少なくとも２つのトレンチ７０２を形成することＳ６００１と、
トレンチ７０２を貫通して、且つ第２半導体層１２０上に第１金属層７０４を堆積することＳ６００３と、
第１金属層７０４の一部をエッチングして、トレンチ７０２の中に金属ソースコンタクト３０１及び金属ドレインコンタクト３０３を形成することＳ６００５と、
ソースコンタクト３０１及びドレインコンタクト３０３上に酸化物層３１０を形成することＳ６００７と、
酸化物層３１０の一部をエッチングして、第３及び第４半導体層１３０、１４０を貫通する少なくとも２つのトレンチの間であり、且つ離間して、酸化物層３１０を貫通するゲートトレンチ７０８を形成することＳ６００９と、
ゲートトレンチ７０８を貫通して第２金属層７１０を堆積Ｓ６０１１することと、
第２金属層７１０の一部をエッチングして、ゲートトレンチ７０８の中に金属ゲートコンタクト３０５を形成することＳ６０１３と、
を含む、高電子移動度トランジスタ装置３００を製造する方法のフロー図が提供される。
【0114】
少なくとも２つのトレンチ７０２の形成Ｓ６００１、及びゲートトレンチ７０８の形成Ｓ６００９は、上述したようなパターニングに基づく選択的エッチングを含み得る。パターニングはすべてのトレンチ７０２、７０８に対して同様に実行されてもよいが、エッチングはエッチングされる材料に合わせてカスタマイズされる必要があり得る。例えば、プラズマベースエッチングは、第３及びだ４半導体層１３０、１４０を貫通する少なくとも２つのトレンチを形成することＳ６００１に利用されてもよい。酸化物エッチング方法、例えば、フッ化水素酸（ＨＦ：hydrofluoric acid）ウェットエッチングは、酸化物層３１０を貫通するゲートトレンチ７０８を形成することＳ６００９に利用されてもよい。トレンチ７０２、７０８は、横方向に長いトレンチ又は、あるいは横方向に短い穴として理解されてもよい。
【0115】
第１及び第２金属層７０４、７１０の堆積Ｓ６００３、Ｓ６０１１は、スパッタリング又は金属蒸発で実行されてもよい。堆積されたとき、第１金属層７０４は金属ソースコンタクト３０１及びドレインコンタクト３０３と関連して上述したものと同じ材料を含み得る。堆積されたとき、第２金属層７１０は金属ゲートコンタクト３０５と関連して上述したものと同じ材料を含み得る。
【0116】
ソースコンタクト３０１、ドレインコンタクト３０３、及びゲートコンタクト３０５の形成Ｓ６００５、Ｓ６０１３は、エッチングされる金属材料に適合する金属エッチング方法を利用して第１及び第２金属層７０４、７１０をエッチングすることで実行されてもよい。また、エッチングは取り除く層の領域を定義するパターニングステップにてなされてもよい。このようなパターニングステップは上述したパターニング方法に従って実行されてもよい。
【0117】
酸化物層３１０の形成Ｓ６００７は、上述した堆積方法を介して酸化物層３１０を堆積することを含んでもよい。例えば、ＣＶＤ、ＰＥＣＶＤ、及びスパッタリングが酸化物層３１０を形成することに利用されててもよい。
【0118】
図１２ａ－ｇは、ＨＥＭＴ３００を製造する方法の異なる時間順状態の間の断面図を示す。
【0119】
図１２ａ、ＨＥＭＴ３００を製造する、続きのステップの基となる半導体層構造１００を示す。
【0120】
図１２ｂは、第３及び第４半導体層１３０、１４０を貫通して形成Ｓ６００１された少なくとも２つのトレンチ７０２を示す。
【0121】
図１２ｃは、トレンチ７０２を貫通して、且つ第２半導体層１２０上に堆積Ｓ６００３された第１金属層７０４を示す。
【0122】
図１２ｄは、ソースコンタクト３０１及びドレインコンタクト３０３を最初に物理的に繋いでいた第１金属層７０４の一部の選択的除去で、トレンチ７０２の中に形成Ｓ６００５された金属ソースコンタクト３０１及び金属ドレインコンタクト３０３を示す。
【0123】
図１２ｅは、ソースコンタクト３０１及びドレインコンタクト３０３並びに半導体層上に形成Ｓ６００７された酸化物層３１０を示す。
【0124】
図１２ｆは、酸化物層３１０を貫通して、ソースコンタクト３０１及びドレインコンタクト３０３の横方向の間に形成Ｓ６００９されたゲートトレンチ７０８を示す。
【0125】
図１２ｇは、ゲートトレンチを貫通して、且つ第４半導体層１４０上に堆積Ｓ６０１１された第２金属層７１０を示す。
【0126】
図１２ｈは、第２金属層７１０の選択的除去でゲートトレンチ７０８の中に形成６０１３された金属ゲートコンタクト３０５を示す。ＨＥＭＴは今、完全であると考えられてもよい。
【0127】
図１２ｉは、ＨＥＭＴ３００の上部を平坦化される追加的なステップを示す。これはソースコンタクト３０１及びドレインコンタクト３０３へのアクセスを易くし、総合接続の複雑さを減らすためにされ得る。このような平坦化ステップには化学機械研磨（ＣＭＰ：Chemical mechanical polishing）が利用されてもよい。
【0128】
さらに、図面、開示、及び添付された請求項の工夫から、当業者が請求された発明を実施することで、開示された実施形態への変形が理解され、影響され得る。
【0129】
図１３は、ＨＥＭＴ３００コンタクトレイアウトの上面図を示す。ソースコンタクト３０１、ドレインコンタクト３０３、及びゲートコンタクト３０５は、ここでマルチフィンガレイアウトとして構成されている。ソースコンタクト３０１は３つのフィンガを有し、ドレインコンタクト３０３は２つのフィンガを有する。ゲートコンタクト３０５はソースコンタクト３０１及びドレインコンタクト３０３の間に曲がりくねったことが示されている。例えば図５に示されたもののようなＨＥＭＴ装置断面は、図１３に示された断面８０２に対応すると理解されてもよい。
【0130】
レイアウトは、装置の効率的な領域間隔と均等に分配された電流を促進する。レイアウトは、より長い有効チャネル幅のおかげで、より高い電流を可能とする。有効チャネル幅は、フィンガの総数（ソース及びドレイン両方）引き１、掛け１つのフィンガの長さと理解されてもよい。レイアウトはまた、ゲート抵抗を減らし、ゲートチャネル電気容量と共にローパスフィルタが形成されることを防止できる。したがって、このようなレイアウトでＨＥＭＴスイッチング速度は向上する。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図10d】
【図10e】
【図10f】
【図10g】
【図11】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図12f】
【図12g】
【図12h】
【図12i】
【図13】
【国際調査報告】