特表 2023-505942 スーパージャンクションデバイス及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-02-14

(54)【発明の名称】スーパージャンクションデバイス及び製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230207BHJP

   H01L 21/336 20060101ALI20230207BHJP

   H01L 29/12 20060101ALI20230207BHJP

   H01L 29/06 20060101ALI20230207BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 301D

H01L29/78 301S

H01L29/78 652T

H01L29/78 652Q

H01L29/06 301D

H01L29/06 301V

H01L29/78 652N

H01L29/78 658A

H01L29/78 658E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022525446

(86)(22)【出願日】2021-10-09

(85)【翻訳文提出日】2022-06-20

(86)【国際出願番号】 CN2021122725

(87)【国際公開番号】W WO2022078248

(87)【国際公開日】2022-04-21

(31)【優先権主張番号】202011081612.X

(32)【優先日】2020-10-12

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520339091

【氏名又は名称】セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション

(74)【代理人】

【識別番号】110002572

【氏名又は名称】弁理士法人平木国際特許事務所

(72)【発明者】

【氏名】ダイ，イン

(72)【発明者】

【氏名】レン，ウェンジェン

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA25

5F140AC21

5F140AC23

5F140BA01

5F140BA05

5F140BA16

5F140BC12

5F140BF04

5F140BH05

5F140BH13

5F140BH30

5F140BK13

5F140CB01

(57)【要約】

スーパージャンクションデバイス及びかかるデバイスを製造する方法が開示され、遷移領域とコア領域との間の界面に位置する第２導電型のピラーが、少なくともその上部の厚さにわたって幅が狭くなり、これにより、遷移領域におけるピーク電界強度を低下させ、遷移領域の耐電圧性を高め、遷移領域で最初にアバランシェ降伏が発生することを防ぐ。さらに、遷移領域からコア領域への方向に増加するドーパントイオン濃度プロファイルが、コア領域の第２導電型のいくつかのピラーの上部にわたって作成され、これは、コア領域の表面の周辺の第２導電型のドーパントの存在を増加させ、こうして、第２導電型のウェルに到達できる前に垂直電界を止める。すなわち、コア領域の有効エピタキシャル厚さが抑えられ、その耐電圧性が低下する結果となる。このようにして、アバランシェ降伏が最初にコア領域内で発生することを可能にし、結果として、ＥＡＳ性能が向上する。
【選択図】 図３

【特許請求の範囲】

【請求項1】

第１導電型のエピタキシャル層を備えるスーパージャンクションデバイスであって、
前記エピタキシャル層は、コア領域と、前記コア領域を囲む終端領域と、前記コア領域と前記終端領域との間に介設されている遷移領域とを画定し、
前記エピタキシャル層は、前記コア領域及び前記遷移領域内に、交互に配置されている、前記第１導電型の多数のピラー及び第２導電型の多数のピラーを含み、
前記遷移領域に近接している前記コア領域内の前記第２導電型の前記ピラーのいくつかの上部が前記遷移領域から前記コア領域への方向に増加するドーパントイオン濃度プロファイルを呈し、
前記遷移領域と前記コア領域との間の界面に位置付けられている前記第２導電型のピラーの少なくとも部分的な厚さの幅は、前記コア領域内の前記第２導電型の前記ピラーの幅未満である、
スーパージャンクションデバイス。

【請求項2】

前記コア領域内の前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は全て、前記コア領域内の前記第２導電型の前記ピラーの残りの任意の部分のドーパントイオン濃度、及び前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの任意の部分のドーパントイオン濃度の両方よりも高い、請求項１に記載のスーパージャンクションデバイス。

【請求項3】

前記第１導電型の前記エピタキシャル層は、複数のエピタキシャル層の積み重ねであり、前記複数のエピタキシャル層の最上部の２つによって提供される前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの一部は、前記コア領域内の前記第２導電型の前記ピラーよりも狭い幅を有している、請求項１に記載のスーパージャンクションデバイス。

【請求項4】

前記複数のエピタキシャル層の最上部の２つによって提供される前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの前記一部の前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅よりも７％～１４％小さい、請求項３に記載のスーパージャンクションデバイス。

【請求項5】

前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅よりも全体として３％～５％小さい、請求項３に記載のスーパージャンクションデバイス。

【請求項6】

前記コア領域内の前記第２導電型の前記ピラーは、前記遷移領域から前記コア領域への前記方向で１からｎまでの番号が付けられ、１からｉまでの番号が付けられている前記第２導電型の前記ピラーの前記上部は、前記増加するドーパントイオン濃度プロファイルを呈し、ｉからｎまでの番号が付けられている前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は等しく、ここでｎは、１よりも大きな自然数であり、１＜ｉ＜ｎである、請求項１に記載のスーパージャンクションデバイス。

【請求項7】

前記コア領域及び前記遷移領域内の前記第２導電型の前記ピラーの上部にある前記第２導電型のウェル群と、
前記コア領域内の前記第１導電型の前記エピタキシャル層上に設けられているゲート群と、
前記ゲートの反対側の前記第２導電型の前記ウェルに設けられているソース領域群と、
前記第１導電型の前記エピタキシャル層の裏側に形成されているドレイン領域と、をさらに備える、請求項１に記載のスーパージャンクションデバイス。

【請求項8】

前記終端領域内の前記第１導電型の前記エピタキシャル層に交互に配置されている、前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーと、
前記遷移領域に近接している前記終端領域内の前記第２導電型の前記ピラーの少なくとも１つの上部にある主接合部と、
をさらに備える、請求項１に記載のスーパージャンクションデバイス。

【請求項9】

コア領域と、遷移領域と、終端領域とを画定する基板を設けることと、
前記基板上に前記第１導電型の前記エピタキシャル層を形成すること、及び少なくとも前記コア領域及び前記遷移領域内の前記第１導電型の前記エピタキシャル層に、交互に配置されている、前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーを形成することと、
を備え、
前記遷移領域に近接している前記コア領域内の前記第２導電型の前記ピラーのいくつかの上部が前記遷移領域から前記コア領域への前記方向に増加するドーパントイオン濃度プロファイルを呈し、
前記遷移領域と前記コア領域との間の前記界面に位置付けられている前記第２導電型の前記ピラーの少なくとも部分的な厚さの前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅未満である、請求項１～８のいずれか１項に記載のスーパージャンクションデバイスを製造する方法。

【請求項10】

前記コア領域内の前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は全て、前記コア領域内の前記第２導電型の前記ピラーの残りの任意の部分のドーパントイオン濃度及び前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの任意の部分のドーパントイオン濃度の両方よりも高い、請求項９に記載のスーパージャンクションデバイスを製造する方法。

【請求項11】

前記基板上の前記第１及び第２導電型の前記交互に配置されているピラーを含む前記第１導電型の前記エピタキシャル層の前記形成は、
ａ）前記基板上に前記第１導電型の下側エピタキシャル層を成長させることと、
ｂ）前記下側エピタキシャル層の領域に前記第２導電型のイオンを注入する第１イオン注入を行うことと、
ｃ）必要な回数だけステップａ）からｂ）を繰り返すことであって、前記繰り返し中、それを通して第１イオン注入処理が行われる開口部のサイズが、前記遷移領域と前記コア領域との間の前記界面に形成される前記第２導電型の前記ピラーの幅のばらつきによって、及び前記コア領域内の前記第２導電型の前記ピラーの前記上部のドーパントイオン濃度のばらつきによって、必要に応じて調整される、繰り返しと、
ｄ）前記第１イオン注入処理が行われた拡散領域が拡散して前記下側エピタキシャル層の垂直に隣接する２つと接触するようにアニーリング処理を行うことであって、前記第２及び第１導電型の前記交互に配置されているピラーが形成される結果となる、アニーリング処理を行うことと、を備える、請求項９に記載のスーパージャンクションデバイスを製造する方法。

【請求項12】

前記基板上の前記第１及び第２導電型の前記交互に配置されているピラーを含む前記第１導電型の前記エピタキシャル層の前記形成は、
ａ）前記基板上に前記第１導電型の下側エピタキシャル層を成長させることと、
ｂ）前記下側エピタキシャル層に多数の深いトレンチを形成するために、前記下側エピタキシャル層の部分的な厚さのエッチングを行うことであって、前記遷移領域と前記コア領域との間の前記界面の前記深いトレンチのうちの１つの幅は、前記コア領域内の深いトレンチのそれぞれの幅未満となる、エッチングを行うことと、
ｃ）前記深いトレンチ内に前記第２導電型のエピタキシャル層を充填することによって、前記下側エピタキシャル層に前記第２及び第１導電型の前記交互に配置されているピラーを形成することと、
ｄ）前記コア領域内の前記第２導電型の前記ピラーの前記上部の所望のドーパントイオン濃度プロファイルによって必要に応じて、前記上部に前記第２導電型のイオンを注入することであって、これにより、前記上部にわたって前記遷移領域から前記コア領域への方向に増加する前記ドーパントイオン濃度プロファイルを作成する、イオンの注入を行うことと、
を備える、請求項９に記載のスーパージャンクションデバイスを製造する方法。

【請求項13】

前記コア領域及び前記遷移領域内の前記第２導電型の前記各ピラーの上部に前記第２導電型のウェルを形成することをさらに備える、請求項９に記載のスーパージャンクションデバイスを製造する方法。

【請求項14】

前記コア領域及び前記遷移領域の前記第１導電型の前記エピタキシャル層に前記第１及び第２導電型の前記交互に配置されているピラーの前記形成中に、交互に配置されている前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーを前記終端領域に形成することと、
前記終端領域に前記第１及び第２導電型の前記交互に配置されているピラーの前記形成に続いて、前記遷移領域に近接している前記終端領域内の前記第２導電型の前記ピラーの少なくとも１つの上部に位置する主接合部を前記終端領域に形成することと、をさらに備える、請求項９に記載のスーパージャンクションデバイスを製造する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスの技術分野に関し、より具体的には、スーパージャンクションデバイス及びそのデバイスの製造方法に関する。

【背景技術】

【0002】

最先端技術では、そのコア領域及びコア領域を囲む終端領域の両方のスーパージャンクション構造から結果として生じる降伏電圧を効果的に上げる、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）デバイスに構造的に基づいている、いわゆるＣｏｏｌＭＯＳスーパージャンクションデバイスが提案されている。各スーパージャンクションは、本質的に、交互に配置されているｐ型ピラー及びｎ型ピラーから成る耐高電圧性を有する層と、層を垂直に挟むｎ＋とｐ＋領域とで構成されている。単一パルスのアバランシェエネルギー（ＥＡＳ）、すなわち、単一パルスアバランシェ動作中にオフ状態のデバイスによって消費できる最大エネルギーを定めるパラメータは、ＣｏｏｌＭＯＳデバイス、とりわけ、そのドレインとソースとの間に存在する高いオーバーシュート電圧を有し得るＣｏｏｌＭＯＳデバイスの性能を評価するための重大な測定基準である。一般的に、アバランシェの発生は、接続されている外部スナバによって防止できる、又は、高パルス電流（ｄｖ／ｄｔ）は、大きな抵抗（Ｒｇ）を追加で一体化させることで防止できる。しかしながら、これらのアプローチは、使用中におけるコストの増加又は損失の増加を招く。

【発明の概要】

【0003】

本発明の目的は、そのコア領域で最初にアバランシェ降伏を発生させることを可能にすることで単一パルスのアバランシェエネルギー（EAS）性能を向上させるスーパージャンクションデバイス、及びこのようなデバイスを製造する方法を提供することである。

【0004】

この目標を達成するために、本発明は、第１導電型のエピタキシャル層を備えるスーパージャンクションデバイスであって、前記エピタキシャル層は、コア領域と、前記コア領域を囲む終端領域と、前記コア領域と前記終端領域との間に介設されている遷移領域とを画定し、前記エピタキシャル層は、前記コア領域及び前記遷移領域内に、交互に配置されている、前記第１導電型の多数のピラー及び第２導電型の多数のピラーを含み、前記遷移領域に近接している前記コア領域内の前記第２導電型の前記ピラーのいくつかの上部が前記遷移領域から前記コア領域への方向に増加するドーパントイオン濃度プロファイルを呈し、前記遷移領域と前記コア領域との間の界面に位置付けられている前記第２導電型のピラーの少なくとも部分的な厚さの幅は、前記コア領域内の前記第２導電型の前記ピラーの幅未満である、スーパージャンクションデバイスを提供する。

【0005】

任意選択で、前記コア領域内の前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は全て、前記コア領域内の前記第２導電型の前記ピラーの残りの任意の部分のドーパントイオン濃度及び前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの任意の部分のドーパントイオン濃度の両方よりも高くてもよい。

【0006】

任意選択で、前記第１導電型の前記エピタキシャル層は、複数のエピタキシャル層の積み重ねであってもよく、前記複数のエピタキシャル層の最上部の２つによって提供される前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの一部は、前記コア領域内の前記第２導電型の前記ピラーよりも狭い幅を有している。

【0007】

任意選択で、前記複数のエピタキシャル層の最上部の２つによって提供される前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの前記一部の前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅よりも７％～１４％小さくてもよい。

【0008】

任意選択で、前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅よりも全体として３％～５％小さくてもよい。

【0009】

任意選択で、前記コア領域内の前記第２導電型の前記ピラーは、前記遷移領域から前記コア領域への前記方向で１からnまでの番号が付けられてもよく、１からiまでの番号が付けられている前記第２導電型の前記ピラーの前記上部は、前記増加するドーパントイオン濃度プロファイルを呈し、iからnまでの番号が付けられている前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は等しく、ここでnは、１よりも大きな自然数であり、１＜i＜nである。

【0010】

任意選択で、前記スーパージャンクションデバイスは、前記コア領域及び前記遷移領域内の前記第２導電型の前記ピラーの上部にある前記第２導電型のウェル群と、
前記コア領域内の前記第１導電型の前記エピタキシャル層上に設けられているゲート群と、
前記ゲートの反対側の前記第２導電型の前記ウェルに設けられているソース領域群と、
前記第１導電型の前記エピタキシャル層の裏側に形成されているドレイン領域と、をさらに備えてもよい。

【0011】

任意選択で、前記スーパージャンクションデバイスは、前記終端領域内の前記第１導電型の前記エピタキシャル層に交互に配置されている、前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーと、
前記遷移領域に近接している前記終端領域内の前記第２導電型の前記ピラーの少なくとも１つの上部にある主接合部と、をさらに備えてもよい。

【0012】

本発明はまた、コア領域と、遷移領域と、終端領域とを画定する基板を設けることと、
前記基板上に前記第１導電型の前記エピタキシャル層、及び少なくとも前記コア領域及び前記遷移領域内の前記第１導電型の前記エピタキシャル層に、交互に配置されている、前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーを形成することと、を備え、
前記遷移領域に近接している前記コア領域内の前記第２導電型の前記ピラーのいくつかの上部が前記遷移領域から前記コア領域への前記方向に増加するドーパントイオン濃度プロファイルを呈し、
前記遷移領域と前記コア領域との間の界面に位置付けられている前記第２導電型の前記ピラーの少なくとも部分的な厚さの前記幅は、前記コア領域内の前記第２導電型の前記ピラーの前記幅未満である、スーパージャンクションデバイスを製造する方法も提供する。

【0013】

任意選択で、前記コア領域内の前記第２導電型の前記ピラーの前記上部の前記ドーパントイオン濃度は全て、前記コア領域内の前記第２導電型の前記ピラーの残りの任意の部分のドーパントイオン濃度及び前記遷移領域と前記コア領域との間の前記界面における前記第２導電型の前記ピラーの任意の部分のドーパントイオン濃度の両方よりも高くてもよい。

【0014】

任意選択で、前記基板上の前記第１及び第２導電型の前記交互に配置されているピラーを含む前記第１導電型の前記エピタキシャル層の前記形成は、
ａ）前記基板上に前記第１導電型の下側エピタキシャル層を成長させることと、
ｂ）前記下側エピタキシャル層の領域に前記第２導電型のイオンを注入する第１イオン注入を行うことと、
ｃ）必要な回数だけステップａ）からｂ）を繰り返すことであって、前記繰り返し中、それを通して前記第１イオン注入処理が行われる開口部のサイズが、前記遷移領域と前記コア領域との間の前記界面に形成される前記第２導電型の前記ピラーの幅のばらつきによって、及び前記コア領域内の前記第２導電型の前記ピラーの前記上部のドーパントイオン濃度のばらつきによって、必要に応じて調整される、繰り返しと、
ｄ）前記第１イオン注入処理が行われた拡散領域が拡散して前記下側エピタキシャル層の垂直に隣接する２つと接触するようにアニーリング処理を行うことであって、前記第２及び第１導電型の前記交互に配置されているピラーが形成される結果となる、アニーリング処理を行うことと、を備えてもよい。

【0015】

代替的に、前記基板上の前記第１及び第２導電型の前記交互に配置されているピラーを含む前記第１導電型の前記エピタキシャル層の前記形成は、
ａ）前記基板上に前記第１導電型の下側エピタキシャル層を成長させることと、
ｂ）前記下側エピタキシャル層に多数の深いトレンチを形成するために、前記下側エピタキシャル層の部分的な厚さのエッチングを行うことであって、前記遷移領域と前記コア領域との間の前記界面の前記深いトレンチのうちの１つの幅は、前記コア領域内の深いトレンチのそれぞれの幅未満となるエッチングを行うことと、
ｃ）前記深いトレンチ内に前記第２導電型のエピタキシャル層を充填することによって、前記下側エピタキシャル層に前記第２及び第１導電型の前記交互に配置されているピラーを形成することと、
ｄ）前記コア領域内の前記第２導電型の前記ピラーの前記上部の所望のドーパントイオン濃度プロファイルによって必要に応じて、前記上部に前記第２導電型のイオンを注入することであって、これにより、前記上部にわたって前記遷移領域から前記コア領域への方向に増加する前記ドーパントイオン濃度プロファイルを作成する、イオンの注入を行うことと、を備えてもよい。

【0016】

任意選択で、前記方法は、前記コア領域及び前記遷移領域内の前記第２導電型の前記各ピラーの上部に前記第２導電型のウェルを形成することをさらに備えてもよい。

【0017】

任意選択で、前記方法は、前記コア領域及び前記遷移領域の前記第１導電型の前記エピタキシャル層に前記第１及び第２導電型の前記交互に配置されているピラーの前記形成中に、交互に配置されている前記第１導電型の多数のピラー及び前記第２導電型の多数のピラーを前記終端領域に形成することと、
前記終端領域に前記第１及び第２導電型の前記交互に配置されているピラーの前記形成に続いて、前記遷移領域に近接している前記終端領域内の前記第２導電型の前記ピラーの少なくとも１つの上部に位置する主接合部を前記終端領域に形成することと、をさらに備えてもよい。

【0018】

本発明は、先行技術と比較して、以下の利点のうちの少なくとも１つを有する。
１．少なくともその上側厚さにわたって幅が狭くなっている遷移領域とコア領域との間の界面に位置している第２導電型のピラー（例えば、p型ピラー）は、結果的に遷移領域でのピーク電界強度を低下させ、こうして、その耐電圧性を高めることができる。コア領域内の第２導電型のいくつかのピラーの上部にわたって遷移領域からコア領域への方向に増加するドーパントイオン濃度プロファイル、すなわち、遷移領域から最大レベルまでの距離を有するコア領域の表面周辺に存在する第２導電型のドーパントの増加は、遷移領域からコア領域に向かって減少し、コア領域内における最小強度に達するピーク電界強度プロファイルを結果的に生じる。その結果、垂直電界は第２導電型のウェル（例えば、pボディ領域）に到達できる前に止まる。このことは、結果的にコア領域の耐電圧性を抑えることとなり、この領域で最初にアバランシェ降伏が発生することを可能にし、こうして、EAS性能が結果として向上する。
２．さらに、その上側厚さにわたる遷移領域とコア領域との間の界面で第２導電型のピラー（例えば、p型ピラー）を局所的に狭くすることで、コア領域内又はその下の２導電型のピラーの１つの下部でアバランシェ降伏が発生する可能性の増加を容易にでき、こうして、デバイスのEAS性能がさらに向上する。

【図面の簡単な説明】

【0019】

【図1】既存のスーパージャンクションデバイスの構造を示す概略断面図である。

【図2】図１のスーパージャンクションデバイスの遷移領域でいかにアバランシェ降伏が発生するかを概略的に示す。

【図3】本発明の実施形態によるスーパージャンクションデバイスの構造を示す概略断面図である。

【図4】本発明の他の実施形態によるスーパージャンクションデバイスの構造を示す概略断面図である。

【図5】本発明の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図6】本発明の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図7】本発明の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図8】本発明の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図9】本発明の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図10】本発明の他の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図11】本発明の他の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図12】本発明の他の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図13】本発明の他の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図14】本発明の他の実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図15】本発明のさらなる実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図16】本発明のさらなる実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【図17】本発明のさらなる実施形態によるスーパージャンクションデバイスを製造する方法を示す概略断面図である。

【発明を実施するための形態】

【0020】

図１及び図２を参照し、既存のスーパージャンクションデバイスでは、以下の理由によってアバランシェ降伏がその遷移領域ＩＩで最初に発生する傾向があることが我々の研究においてわかった。遷移領域ＩＩとコア領域Ｉとの間の界面に位置する第２導電型のピラー１０１は、実際、部分的にコア領域Ｉ及び部分的に遷移領域ＩＩに位置していると考えることができる。コア領域Ｉ内のピラー１０１の部分は、遷移領域ＩＩの部分と比較して、ピッチ、ドーパント濃度、及び幅の点において２倍である。スーパージャンクションデバイスの電界は、垂直電界と結合している水平電界とみなすことができる。水平電界の強度は、理想的には、破線Ａで示される位置でゼロになり、遷移領域ＩＩの部分（以下、簡潔に「右部」と呼ぶ）のように、コア領域Ｉ内のピラー１０１の部分（以下、簡潔に「左部」と呼ぶ）で２倍の高さになると予想される。しかしながら、実際には、ピラー１０１の右部での水平電界の強度の左部での水平電界の強度に対する実際の比率は、０．５よりも大きく、水平電界の強度がゼロになる実際の位置は、破線Ｂで示される通りである。すなわち、予想よりも多くの電荷がピラー１０１の右部に引き付けられ、ピラー１０１の左部からの不均衡な電荷空乏を招く。また、コア領域Ｉの右部へと過剰な電荷が空乏化するため、アバランシェ降伏は、単一パルスアバランシェ動作（ＥＡＳ）中に最初に遷移領域ＩＩで発生する傾向にある。

【0021】

これにより、本発明の核心概念は、一方で、遷移領域における不平衡な電界分布が改善され、こうして、遷移領域への耐電圧性が増すことであり、他方で、遷移領域からコア領域への方向に減少するコア領域の耐電圧のプロファイルは、可能な限りアバランシェ降伏の位置をコア領域へとシフトするように作られることであり、これにより、アバランシェ降伏が、単一パルスアバランシェ動作（ＥＡＳ）中に最初に遷移領域で発生する傾向があるという問題を克服する。

【0022】

本発明は、図３から図１７を参照して、特定の実施形態を手段として以下にさらに詳細に説明される。本発明の利点及び特徴は、以下の説明からより明らかとなるであろう。図面は、必ずしも正確な縮尺で描かれているわけではない非常に単純化された形態で提示され、単にそれらの実施形態の説明を容易で明確にすることを高めるために提供されていることに留意する。

【0023】

図３を参照し、本発明の実施形態によるスーパージャンクションデバイスは、第１導電型のエピタキシャル層２０１を含み、エピタキシャル層２０１は、コア領域Ｉと、コア領域Ｉを囲む終端領域ＩＩＩと、コア領域Ｉと終端領域ＩＩＩとの間に介設されている遷移領域ＩＩとを画定する。本実施形態では、コア領域Ｉから終端領域ＩＩＩまでのエピタキシャル層２０１全体にわたって、第１導電型の多数のピラー及び第２導電型の多数のピラーが交互に配置されている。

【0024】

エピタキシャル層２０１は、ｎ型イオン又はｐ型イオンでドープされ、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板又はシリコンゲルマニウム（ＳｉＧｅ）基板等の当業者には公知の基板（不図示）上に形成されている半導体層であってもよい。エピタキシャル層２０１は、複数のエピタキシャル層の積み重ねであってもよい。第２導電型のピラーは、第１導電型の隣接するピラー間のエピタキシャル層２０１によって提供されてもよい。本実施形態では、エピタキシャル層２０１は、ｎ型単結晶シリコンである。

【0025】

さらに、ゲート２０６が、第２導電型のピラー２０２ｂ及び２０２ｃが個々のゲート２０６の両側に位置するように、コア領域Ｉ及び遷移領域ＩＩのエピタキシャル層２０１上に設けられている。第２導電型のウェル２０４が、ピラー２０２ｂ及び２０２ｃの上部にあり、ソース領域２０８が、ウェル２０４内に設けられている。

【0026】

さらに、第２導電型の主接合部２０３は、遷移領域ＩＩに近接するいくつかのピラー２０２ａ及びこれらのピラー２０２ａ間の第１導電型のピラーの両方の上部にあるように、終端領域ＩＩＩ内に設けられている。さらに、終端領域ＩＩＩにおいて、局所フィールド酸化膜２０５及びポリシリコンゲート２０７が、局所フィールド酸化膜２０５が主接合部２０３の表面の一部まで伸びて覆い、それと共に、ポリシリコンゲート２０７が局所フィールド酸化膜２０５と局所フィールド酸化膜２０５によって覆われていない主接合部２０３の表面の残りの部分との両方を覆うように、エピタキシャル層２０１上に形成されている。

【0027】

さらに、ドレイン領域２０９が、エピタキシャル層２０１の裏側に、ゲート２０６から反対側を向いて形成されている。

【0028】

ゲート２０６、第２導電型のピラー２０２ｂ、第１導電型のピラー、第２導電型のウェル２０４、ソース領域２０８、ドレイン領域２０９、及び、ある場合はコア領域Ｉ内の他のコンポーネントが、コアコンポーネントである一方、ポリシリコンゲート２０７、主接合部２０３、ドレイン領域２０９、及び、ある場合は終端領域ＩＩＩの他のコンポーネントが、入力／出力回路等の周辺回路を構成している。コア領域Ｉ内のコアコンポーネントは、必要に応じて構造的な形態で提供されてもよい。任意選択で、コア領域Ｉ内のピラー２０２ｂは、終端領域ＩＩＩのピラー２０２ａの密度とは異なる密度で存在してもよい。上部から見た場合、コア領域Ｉ内のピラー２０２ｂは、終端領域ＩＩＩ内のピラー２０２ａと同一の形状であってもよいし、そうでなくてもよい。例えば、コア領域Ｉ内の第１導電型のピラー及び第２導電型のピラー２０２ｂは、平行な細長い棒状であってもよく、一方、終端領域ＩＩＩ内の第１導電型のピラー及び第２導電型のピラー２０２ａは、コア領域Ｉを囲むリング状であってもよい。

【0029】

本実施形態では、エピタキシャル層２０１はｎ型エピタキシャル層であり、第１導電型のピラーはｎ型ピラーであり、第２導電型のピラーはｐ型ピラーであり、ソース領域２０８及びドレイン領域２０９は両方ともｎドープ領域であり、第２導電型のウェル２０４はｐ型ボディ領域である。

【0030】

さらに、図３に示すように、遷移領域IIに近接しているコア領域Iの第２導電型のピラー２０２bのいくつかの上部は、遷移領域IIからコア領域Iへの方向に増加するドーパントイオン濃度プロファイルを呈する。

【0031】

一例として、図３を参照し、コア領域Ｉ内の第２導電型のピラー２０２ｂが、遷移領域ＩＩからコア領域Ｉへの方向に２０２１から２０２ｎまでの番号が付けられ、２０２１から２０２ｉまでの番号が付けられている第２導電型のピラー２０２ｂの上部が、ｐ型ドーパントイオンの増加する濃度プロファイルを示す一方、２０２ｉから２０２ｎまでの番号が付けられている第２導電型のピラー２０２ｂの上部は、同じ濃度でドーパントのイオンを含むことが想定され、ここでｎは４より大きな自然数であり、ｉ＝４である。また、２０２１から２０２ｎまで番号が付けられているコア領域Ｉ内の第２導電型のピラー２０２ｂの上部におけるｐ型ドーパントのイオン濃度は、すべて、第２導電型のこれらのピラー２０２ｂの残りの任意の部分のｐ型ドーパントのイオン濃度及び遷移領域ＩＩにおける第２導電型のピラー２０２ｃの任意の部分のｐ型ドーパントのイオン濃度の両方よりも高いことが想定される。

【0032】

本発明の他の実施形態では、ｉは２、又は３、又は≧５であってもよい。ｉの値は、コア領域Ｉのアバランシェ降伏位置から遷移領域Ｉの境界までの距離を決定し、デバイスの設計における要求事項に応じて決定されてもよい。

【0033】

任意選択で、コア領域Ｉ内の第２導電型のピラー２０２ｂの上部の最も高いドーパント濃度がＸであり、コア領域Ｉと遷移領域ＩＩとの間の界面に最も近傍にある第２導電型のピラー２０２ｂの上部のドーパントイオン濃度がＹであると想定し、これら２つの値の差がＺ＝Ｘ－Ｙと定義する場合、遷移領域ＩＩからコア領域Ｉへの方向に増加する、２０２１から２０２ｉまでの番号が付けられている第２導電型のピラー２０２ｂの上部におけるｐ型ドーパントのイオン濃度プロファイルは、任意選択で、２５％×Ｚから５０％×Ｚの範囲であってもよい。

【0034】

本実施形態では、コア領域Ｉ内の第２導電型のピラー２０２ｂの上部にわたる上記のドーパントイオン濃度プロファイルは、少なくとも以下の利点を提供できる。１）コア領域Ｉと遷移領域ＩＩとの間の界面の周囲の水平電界分布の改善を結果としてもたらし、このことは、コア領域Ｉから遷移領域ＩＩへの電荷空乏を抑える。２）コア領域Ｉ内の第２導電型のピラー２０２ｂの表面周囲のｐ型ドーパントの存在を増やし、こうして、第２導電型のウェル２０４に到達できる前に垂直電界を止め、コア領域Ｉの有効エピタキシャル厚を抑え、その耐電圧性を低下させる。３）遷移領域ＩＩからコア領域Ｉへの方向に減少する第２導電型のピラー２０２ｂの耐電圧性プロファイルを作り、こうして、アバランシェ降伏位置を、より低い耐電圧性を呈するコア領域Ｉ内へとシフトさせる。

【0035】

さらに、本実施形態では、遷移領域ＩＩとコア領域Ｉとの間の界面に位置するピラー２０２ｃの全体的な幅Ｌ１は、コア領域Ｉ内の各ピラー２０２ｂの幅Ｌ０よりも小さい。すなわち、ピラー２０２ｃの全体的な高さがＨとして示される場合、その幅は高さＨ全体にわたって減少する。その結果、第２導電型のピラーは、コア領域Ｉから終端領域ＩＩＩまで変化する幅プロファイルを有する。このことは、結果として、遷移領域ＩＩのピーク水平電界強度を低下させ、従って、遷移領域ＩＩの耐電圧性を上げ、こうして、遷移領域ＩＩ内で最初にアバランシェ降伏が発生することを回避する。換言すると、コア領域Ｉ内のピラー２０２ｂの配置は、アバランシェ降伏がコア領域Ｉで最初に発生することを確実にするために考慮され、これにより、デバイスのＥＡＳ性能の向上を結果としてもたらす。

【0036】

試験結果は、コア領域Ｉ内のピラー２０２ｂの幅に対してピラー２０２ｃの全体的な幅Ｌ１を３％～５％減少させることで、これはスーパージャンクションデバイスの第２導電型のピラーの許容可能製造プロセスのばらつき範囲内にあるが、コア領域Ｉ内でアバランシェ降伏が最初に発生する場所をうまく制御できるため、遷移領域の電界に悪影響を与えることなく、デバイスの性能を最適にできることを示している。

【0037】

遷移領域ＩＩとコア領域Ｉとの間の界面でのピラー２０２ｃの全体的な幅Ｌ１は、終端領域ＩＩＩ内の各ピラー２０２ａの幅Ｌ２を超え得ることに留意されたい。

【0038】

また、上記の実施形態では、ピラー２０２ｃの全体的な幅が減少することを一例として説明してきたが、本発明は、その他の実施形態のように、そこまで限定されておらず、遷移領域ＩＩとコア領域Ｉとの間の界面におけるピラー２０２ｃが上側の厚さにわたってのみ幅が減少し、コア領域Ｉ内のピラー２０２ｂの上部が遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを呈することも可能なことに留意する。このような実施形態は、上記の実施形態と同様の効果を達成できる。

【0039】

例えば、図４を参照し、本発明の他の実施形態によるスーパージャンクションデバイスにおいて、遷移領域ＩＩとコア領域Ｉとの間の界面のピラー２０２ｃの上部（ピラー２０２ｃの上部から深さＨ１まで延びている）は、減少した幅Ｌ１’を有し、一方、ピラー２０２ｃの残りは、コア領域Ｉ内のピラー２０２ｂの幅Ｌ０に等しい幅を有する。この設計は、遷移領域ＩＩの表面周辺のピーク電界強度を低下できるため、表面周辺の遷移領域ＩＩの降伏を防止し、遷移領域ＩＩの耐電圧性を上げる。このようにして、アバランシェ降伏が最初に遷移領域ＩＩで発生することが回避される。この実施形態では、コア領域Ｉのピラー２０２ｂの上部は、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを呈し、これにより、第２導電型（ｐ型ボディ領域）のウェル２０４に到達できる前に垂直電界を停止する。さらに、これはまた、コア領域Ｉの耐電圧性を低下させ、コア領域Ｉで最初にアバランシェ降伏が発生することを確実にし、ＥＡＳ性能が向上する結果となる。

【0040】

試験結果は、この場合、Ｌ０からＬ１’への７％～１４％の減少が、これはスーパージャンクションデバイスの第２導電型のピラーの許容可能製造プロセスばらつき範囲内にあるが、コア領域Ｉ内でアバランシェ降伏が最初に発生する場所をうまく制御でき、表面周辺の遷移領域の降伏を防止することができるため、遷移領域内の電界に悪影響を与えることなく、デバイスの性能を最適にできることを示している。

【0041】

図４に示される実施形態では、エピタキシャル層２０１が複数のエピタキシャル層の積み重ねである場合、一例として、エピタキシャル層２０１の少なくとも２つの最上層（不図示）によって提供されるピラー２０２ｃの一部の幅が、コア領域Ｉのピラー２０２ｂに対し、７％～１４％減少されていてもよい。

【0042】

遷移領域ＩＩとコア領域Ｉとの間の界面に位置する第２導電型のピラーの全体的な幅が減少されている上記の実施形態と比較すると、この実施形態によれば、このピラーは上側厚さにわたってのみ幅が減少されている。このことは、ピラーの幅のばらつきを実現しやすくするのみならず、単一パルスアバランシェ動作（ＥＡＳ）中にコア領域Ｉの第２導電型の１つのピラーの下部で最初にアバランシェ降伏が発生する可能性を高めることもでき、こうして、デバイスのＥＡＳ性能がさらに向上する。

【0043】

図３から図４に示すスーパージャンクションデバイスの構造に基づき、本発明は、スーパージャンクションデバイスを製造する方法も提供し、以下のステップを含んでいる。
コア領域と、遷移領域と、終端領域とを画定する基板を提供することと、
基板上に第１導電型のエピタキシャル層と、少なくともコア領域及び遷移領域内に第１導電型のエピタキシャル層に、交互に配置されている第１導電型の多数のピラーと第２導電型の多数のピラーとを形成することであって、遷移領域に近接しているコア領域内の第２導電型のピラーのいくつかの上部は、遷移領域からコア領域への方向に増加するドーパントイオン濃度プロファイルを呈し、遷移領域とコア領域との間の界面に位置する第２導電型のピラーの少なくとも部分的な厚さの幅は、コア領域内の第２導電型の各ピラーの幅よりも小さい。

【0044】

スーパージャンクションデバイスを製造する方法をよりよく理解するために、その特定の実施形態を、図５から図１７を参照して以下において詳細に説明する。

【0045】

図５から図９を参照し、本発明の実施形態によれば、スーパージャンクションデバイスを製造する方法は、以下のステップを含んでいる。
Ｓ１ａ）図５に示されるように、コア領域Ｉと、遷移領域ＩＩと、終端領域ＩＩＩとを画定し、基板上に下側エピタキシャル層を形成する基板（不図示）を設けることと、
Ｓ１ｂ）第２導電型のイオンを下側エピタキシャル層の領域へと注入する第１イオン注入処理を実行することと、
Ｓ１ｃ）ステップＳ１ａからＳ１ｂを必要な回数繰り返すことであって、繰り返しの間、それを通して遷移及びコア領域において第１イオン注入処理が行われる開口部のサイズが、遷移領域とコア領域との間の界面に形成される第２導電型のピラーの所望の幅プロファイルによって、及びコア領域に形成される第２導電型のピラーの上部の所望のドーパントイオン濃度プロファイルによって必要に応じて調整される、繰り返しと、
Ｓ１ｄ）上側エピタキシャル層を成長させること、及び第２導電型のイオンを、第１イオン注入処理が実行される領域のいくつかと併せて、上側エピタキシャル層の領域に注入する第２イオン注入処理を実行することと、
Ｓ１ｅ）領域が垂直に合流して、交互に配置されている第２及び第１導電型のピラーを形成するように、第１イオン注入処理でイオン注入を受けた下側エピタキシャル層の領域のイオンが拡散するように、及び領域が延びて、第２の導電性タイプの各ピラーの上部が接触するように、第２イオン注入処理でイオン注入を受けた領域のイオンが拡散するようにアニーリング処理を実行することであって、第２導電型のウェルを形成する結果となる、アニーリング処理の実行と、
Ｓ１ｆ）終端領域の上側エピタキシャル層への第３イオン注入を実行して第２導電型のイオンを遷移領域に近接している終端領域の上側エピタキシャル層の部分へ注入することにより、その下部が終端領域内の第２導電型の少なくとも１つのピラーの上部に接触する主接合部を形成することと、
Ｓ１ｇ）少なくとも終端領域で第１導電型のエピタキシャル層の表面上にフィールド酸化膜層を形成することであって、これは主接合部の上面の一部を露出させる、フィールド酸化膜層の形成と、
Ｓ１ｈ）コア、遷移、及び終端領域にゲート酸化膜層とポリシリコンゲートとを形成することと、
Ｓ１ｉ）ソース領域が個々のポリシリコンゲートの反対側に位置するように、コア領域及び遷移領域の第２導電型のウェルにソース領域を形成することと、
Ｓ１ｊ）第１導電型のエピタキシャル層の裏側に、ポリシリコンゲートの反対側を向くようにドレイン領域を形成すること。

【0046】

図５を参照し、ステップＳ１ａで設けられるコア領域Ｉと、遷移領域ＩＩと、終端領域ＩＩＩとを画定する基板（不図示）は、例えば、単結晶シリコン基板であり、次に、最下部のエピタキシャル層３００が、化学蒸着又は原子層堆積法等の堆積技術を使用して基板上に形成される。最下部のエピタキシャル層３００は、第１導電型のイオン（例えば、ゲルマニウム及び／又はヒ素イオン等のｎ型イオン）がドープされている半導体層である。最下部のエピタキシャル層３００は、例えば、ｎ型単結晶シリコン層である。次に、最下部のエピタキシャル層３００上にフォトレジストがコーティングされ、露光及び現像を含む一連のフォトリソグラフィステップが行われて、第１パターン形成フォトレジスト層４０が形成され、これは、コア領域Ｉ内の幅Ｌ０を有する開口部と、遷移領域ＩＩとコア領域Ｉとの間の界面の幅Ｌ１を有する開口部と、終端領域ＩＩＩ内の幅Ｌ２を有する開口部とを含む第２導電型のピラーを形成するためのイオン注入用の開口部を有する。Ｌ１はＬ０未満である。例えば、Ｌ１はＬ０よりも３％～５％小さくてもよい。任意選択で、Ｌ２はＬ１未満であってもよく、これは、ひいてはＬ０未満となってもよい（Ｌ２＜Ｌ１＜Ｌ０）。

【0047】

図５を引き続き参照し、ステップＳ１ｂにおいて、第１パターン形成フォトレジスト層４０がマスクとして機能することで、第２導電型のイオンが正常に最下部のエピタキシャル層３００の上部に注入され、結果として、同じ深さで第２導電型のイオンの注入されている領域３１０が形成される。第２導電型のイオンは、例えば、ホウ素、フッ化ホウ素、リン、又はそれらの組み合わせであってもよい。次に、第１パターン形成フォトレジスト層４０が剥ぎ取られる。

【0048】

ステップＳ１ｃにおいて、ステップＳ１ａからＳ１ｂは、製造されているデバイスにより必要に応じて何度も繰り返される。本実施形態では、ステップは４回繰り返される。具体的には、図６を参照し、領域３１０を形成するために使用されたものと同じフォトマスクを使用して、新たに成長した下側エピタキシャル層上に第１パターン形成フォトレジスト層４０が形成され、新しい第１パターン形成フォトレジスト層４０がマスクとして機能することで、第２導電型のイオンが正常に新しい下側エピタキシャル層の上部に注入され、結果として、同じ深さで第２導電型のイオンが注入されているさらなる領域３１０が形成され、続いて第１パターン形成フォトレジスト層４０が除去される。この処理が繰り返されて、第１導電型の下側エピタキシャル層３０１、３０２、３０３が最下部のエピタキシャル層３００に連続して積み重ねられる。下側エピタキシャル層３０１、３０２、３０３は、同じ厚さで、最下部のエピタキシャル層３００よりも薄くてもよい。下側エピタキシャル層３０１、３０２、３０３は、最下部のエピタキシャル層３００と同じ濃度の第１導電型のイオンがドープされており、第２導電型のイオンが注入されている領域３１１は下側エピタキシャル層３０１に、第２導電型のイオンが注入されている各領域３１０と整列して形成され、第２導電型のイオンが注入されている領域３１２は下側エピタキシャル層３０２に、第２導電型のイオンが注入されている各領域３１１と整列して形成され、第２導電型のイオンが注入されている領域３１３は下側エピタキシャル層３０３に、第２導電型のイオンが注入されている各領域３１２と整列して形成されている。続いて、図７を参照し、下側エピタキシャル層３０３上に他の下側エピタキシャル層３０４が形成され、第２導電型のピラーを形成するためのイオン注入用の開口部を有する新しいフォトマスクを使用して、第２パターン形成フォトレジスト層５０が下側エピタキシャル層３０４上に形成され、遷移領域ＩＩとコア領域Ｉとの間の界面及び終端領域ＩＩＩにおける第１パターン形成フォトレジスト層４０にあるものと同じ開口部を含む。しかしながら、遷移領域Ｉから離れる方向に増加するドーパントイオン濃度プロファイルを、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型の第１から第ｉのピラーの上部にわたって作成する（すなわち、第２導電型のｉ番目のピラーの上部が最も高いドーパントイオン濃度を有する）ため、及び第２導電型の他の全てのピラーの上部にわたって、第２導電型のｉ番目のピラーの上部と同じドーパントイオン濃度を維持するために、第２パターン形成フォトレジスト層５０における開口部は、遷移領域ＩＩからコア領域Ｉへの方向におけるその幅を所定の値に達するまで徐々に増加させ、その後、幅を不変に保つ。図７に示す例では、ｉ＝４であるため、Ｌ０１＜Ｌ０２＜Ｌ０３＜Ｌ０４が満たされ、第２導電型の（ｉ＋１）番目からｎ番目のピラーに対応する第２パターン形成フォトレジスト層５０の開口部の幅は全てＬ０４に等しい。このようにして、第２導電型ピラーを形成するためのイオン注入用の異なるサイズの開口部は、同じフォトリソグラフィ処理で同時に行うことができる。その後、第２パターン形成フォトレジスト層５０がマスクとして機能することで、第２導電型のイオンが下側エピタキシャル層３０４に注入され、結果として、下側エピタキシャル層３０４に、第２導電型のイオンが注入されている各領域３１３と整列して、第２導電型のイオンが注入されている領域３１４が形成される。

【0049】

図８を参照し、ステップＳ１ｄにおいて、化学蒸着又は原子層堆積法等の堆積技術を使用して、下側エピタキシャル層３０４に上側エピタキシャル層３０５が形成される。上側エピタキシャル層３０５は、第１導電型のイオン（例えば、ゲルマニウム及び／又はヒ素イオン等のｎ型イオン）がドープされ、下側エピタキシャル層３０４の厚さよりも薄い厚さを有する半導体層である。上側エピタキシャル層３０５のドーパントイオン濃度は、下側エピタキシャル層３０４のドーパントイオン濃度と同じであってもよい。次に、上側エピタキシャル層３０５上にフォトレジストがコーティングされ、露光及び現像を含む一連のフォトリソグラフィステップが行われて、コア領域Ｉ及び遷移領域ＩＩに形成される第２導電型のウェルに対応する上側エピタキシャル層３０５の上面部を露出する開口部を有する、第３パターン形成フォトレジスト層６０が形成され、上側エピタキシャル層３０５の残りの部分を覆う。その後、第３パターン形成フォトレジスト層６０がマスクとして機能することで、第２導電型のイオンが正常に上側エピタキシャル層３０５の上部に注入され、結果として、同じ深さで第２導電型のイオンが注入される複数の領域３１５が形成される。領域３１５のドーパントイオン濃度は、領域３１４のドーパントイオン濃度よりも低くてもよい。その後、第３パターン形成フォトレジスト層６０が除去される。

【0050】

図８及び図９を参照し、ステップＳ１ｅにおいて、領域３１５の形成から結果として生じる構造全体のアニーリングを行うために急速なアニーリング技術が利用されて、領域３１５及び３１０から３１４内の第２導電型の注入イオンが垂直及び水平の両方に拡散される。領域３１０から３１４における第２導電型の注入イオンの垂直拡散の結果として、領域３１４は下向きに延び、領域３１３は上向きに延びて、各下向きに延びる領域３１４に結合し、領域３１３は下向きに延び、領域３１２は上向きに延びて、各下向きに延びる領域３１３に結合し、領域３１２は下向きに延び、領域３１１は上向きに延びて、各下向きに延びる領域３１２に結合し、領域３１１は下向きに延び、領域３１０は上向きに延びて、各下向きに延びる領域３１１に結合する。その結果、第２導電型のピラー３１８ｂとコア領域Ｉ内の各ピラー３１８ｂの上部にある第２導電型のウェル３１５’、遷移領域ＩＩとコア領域Ｉとの間の界面における第２導電型のピラー３１８ａとピラー３１８ａの上部にある第２導電型のウェル３１５’、及び終端領域ＩＩＩ内の第２導電型のピラー３１７が形成される。最下部のエピタキシャル層３００、下側エピタキシャル層３０１から３０４、及び上側エピタキシャル層３０５は、共に積み重ねられて、第１導電型の前述のエピタキシャル層を作り上げる。第２導電型の隣接するピラー間に挟まれている第１導電型のエピタキシャル層の部分は、第１導電型の前述のピラーとして機能する。このようにして、第１及び第２導電型のピラーは、第１導電型のエピタキシャル層に交互に配置されている。さらに、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のピラー３０８ｂのいくつかの上部は、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを呈する。遷移領域ＩＩとコア領域Ｉとの間の界面における第２導電型のピラー３０８ａは、コア領域Ｉ内の第２導電型の各ピラー３０８ｂの幅よりも小さい全体的な幅を有する。

【0051】

図９を参照し、ステップＳ１ｆにおいて、フォトレジストは上側エピタキシャル層３０５上にコーティングされ、露光及び現像を含む一連のフォトリソグラフィステップが行われて、形成される主接合部に対応する上側エピタキシャル層３０５の上面部分を露出する開口部を有し、上側エピタキシャル層３０５の残りの部分を覆う、第４パターン形成フォトレジスト層（不図示）が形成される。続いて、第４パターン形成フォトレジスト層をマスクとして、第３イオン注入処理が行われ、第２導電型のイオンを上側エピタキシャル層３０５の上部に正常に注入し、続いて第４パターン形成フォトレジスト層のアニーリングを行い、これにより、主接合部３１６が形成される結果となり、その底部は終端領域ＩＩＩの第２導電型の少なくとも１つのピラー３１７の上部と接触している。

【0052】

図３及び図９を組み合わせて参照し、ステップＳ１ｇにおいて、局所的なフィールド酸化膜が、酸化シリコンの堆積、フォトリソグラフィ、及びエッチングによって形成される。終端領域ＩＩＩ内の主接合部３１６の上面は、全体的又は部分的に局所的なフィールド酸化膜から露出している。ステップＳ１ｈでは、ゲート形成処理が行われ、ゲート酸化物層及びポリシリコンゲート層が積み重ねとして連続して形成され、その後、積み重ね上でフォトリソグラフィ及びエッチング処理を行うことによってゲートが形成される。ステップＳ１ｉにおいて、ソース領域は、コア領域Ｉ及び遷移領域ＩＩ内の第２導電型のウェルに形成されて、ソース領域が個々のポリシリコンゲートの反対側に位置することとなる。ステップＳ１ｊにおいて、ドレイン領域は、ポリシリコンゲートから反対を向くように第１導電型のエピタキシャル層の裏側に形成される。ステップＳ１ｇからステップＳ１ｊは、従来技術を使用して達成できるため、その詳細な説明は、本明細書では省略されている。

【0053】

この実施形態の方法では、第１及び第２導電型のピラー及び第２導電型のウェルは、エピタキシャル層堆積及びイオン注入の繰り返しサイクルによって形成される。また、従来技術と比較して、遷移領域に第２導電型のピラーを形成するためのイオン注入用開口部のサイズを微調整し、コア領域Ｉ内に第２導電型のピラーを形成するためのイオン注入用上側エピタキシャル層に最も近い下側エピタキシャル層の開口部のサイズが若干拡大されているため、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルが、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のピラーのいくつかの上部にわたって作成され、遷移領域ＩＩ内の第２導電型のピラーが、コア領域Ｉ内の第２導電型のピラーよりも少なくとも部分的な厚さにわたって狭くなっている。従って、この方法は低コストで実施が容易な単純な処理を含む。

【0054】

上記の実施形態では、主接合部及び第２導電型のウェルが、２つの別個のイオン注入処理で形成されるものとして説明されてきたが、本発明の他の実施形態では、図８に示す第３パターン形成フォトレジスト層６０が、形成される主接合部に対応する部分が露出される他の開口部を有することで、主接合部及び第２導電型のウェルが単一のイオン注入処理で形成されることを可能にして、さらに処理を単純化することもできることに留意されたい。本発明のさらなる実施形態では、第２導電型のピラーの上部にわたって遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルは、複数のフォトリソグラフィ処理を使用して開口部を連続して形成し、コア領域内に第２導電型のピラーを形成するために、異なるドーズで開口部からイオンを注入することによって代替的に形成されてもよい。

【0055】

本発明の他の実施形態では、ステップＳ１ｃにおけるステップＳ１ａからステップＳ１ｂの繰り返しの中で、遷移領域ＩＩとコア領域Ｉとの間の界面のピラーに関して、イオン注入のためのより小さなサイズの開口部を少なくとも最後の２回の繰り返しで形成してもよい。このようにして、遷移領域ＩＩとコア領域Ｉとの間の界面に位置する第２導電型の結果的なピラーは、コア領域内の第２導電型のピラーよりもその厚さの少なくとも一部にわたって幅が狭くなる。このような実施形態の特定の例では、図１０から図１４を参照し、ステップＳ１ｃは以下のサブステップを含んでいる。

【0056】

まず、図１０を参照し、同じフォトマスクを使用してフォトリソグラフィ処理を行い、同一のパターン形成フォトレジスト層７０を連続して形成し、次に、対応するイオン注入処理を行い、最下部のエピタキシャル層３００ならびに下側エピタキシャル層３０１及び３０２にそれぞれ第２導電型のイオンが注入される領域３１０、３１１、３１２を形成する。ここで、パターン形成フォトレジスト層７０は、コア領域Ｉ内及び遷移領域ＩＩとコア領域Ｉとの間の界面に同じサイズの開口部を有し、開口部は全てＬ０の開口幅を有し、終端領域の開口部はそれぞれＬ２の開口幅を有する。つまり、パターン形成フォトレジスト層７０は、コア領域Ｉ及び終端領域ＩＩＩにおいて上記の第１パターン形成フォトレジスト層４０と同じ方法でパターン形成されるが、遷移領域ＩＩとコア領域Ｉとの間の界面にあるパターン形成フォトレジスト層７０の開口部は、第１パターン形成フォトレジスト層４０の開口幅よりも広い開口幅を有する。

【0057】

次に、図１１を参照し、下側エピタキシャル層３０３と第１パターン形成フォトレジスト層４０が下側エピタキシャル層３０２に連続して形成され、イオン注入処理を使用して、第２導電型のイオンが注入される領域３１３が下側エピタキシャル層３０３に形成され、続いて第１パターン形成フォトレジスト層４０が除去される。このステップの詳細に関しては上記の説明を参照でき、簡潔さのために、そのさらなる説明はここでは省略されている。

【0058】

その後、図１２を参照し、下側エピタキシャル層３０３に下側エピタキシャル層３０４及び第２パターン形成フォトレジスト層５０が連続して形成される。コア領域Ｉ内の第２パターン形成フォトレジスト層５０の開口部の幅は、遷移領域ＩＩからコア領域Ｉへの方向で定められるように、Ｌ０１＜Ｌ０２＜Ｌ０３＜Ｌ０４＝Ｌ０５＝…＝Ｌ０ｎを満たす。Ｌ０５からＬ０ｎ（不図示）は、コア領域Ｉ内のＬ０４の左側にある第２パターン形成フォトレジスト層５０の開口部の幅を表す。第２導電型のイオンが注入される領域３１４が、イオン注入処理を使用して下側エピタキシャル層３０４に形成された後、第２パターン形成フォトレジスト層５０が除去される。このステップの詳細に関しては上記の説明を参照でき、簡潔さのために、そのさらなる説明はここでは省略されている。

【0059】

以降のステップは上記と同じであるため、そのさらなる詳細な説明は省略されている。上側エピタキシャル層３０５の形成、イオン注入、及びアニーリングに続いて、結果的な第１導電型のピラー、第２導電型のピラー、及び第２導電型のウェルが図１３及び図１４に示されている。遷移領域ＩＩに近接するコア領域Ｉの第２導電型のいくつかのピラーの上部は、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを示す。さらに、遷移領域ＩＩとコア領域Ｉとの間の界面における第２導電型のピラーは、コア領域Ｉ内の第２導電型のピラーよりも少なくとも上側の厚さにわたって幅が狭くなる。

【0060】

本発明によれば、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のピラーのいくつかの上部にわたって、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを有し、遷移領域ＩＩとコア領域Ｉとの間の界面に、コア領域Ｉ内の第２導電型のピラーと比較して、全体的な幅が小さい第２導電型のピラーを有する交互に配置された第１及び第２の導電型のピラーは、エッチング、トレンチの充填、及び補足的なイオン注入によるトレンチの形成を含む代替的な一連の処理を使用して代替的に形成されてもよいことに留意されたい。

【0061】

具体的には、本発明の実施形態によれば、以下に詳述されるステップを含む、スーパージャンクションデバイスを製造する他の方法が提供されている。

【0062】

Ｓ２ａにおいて、第１導電型の下側エピタキシャル層３０が、コア領域Ｉと、遷移領域ＩＩと、終端領域ＩＩＩとを画定する基板（不図示）に成長する。図１５に示すように、第１導電型の下側エピタキシャル層３０は、エピタキシャル層堆積処理を複数回繰り返すことによって形成されてもよく、最下部のエピタキシャル層３００と、図７に示すようにその上に積み重ねられている下側エピタキシャル層３０１から３０４との合計の厚さに等しい厚さを有してもよい。

【0063】

Ｓ２ｂにおいて、下側エピタキシャル層３０の部分的な厚さのエッチングを行うことによって、いくつかの深いトレンチが形成される。図１５に示すように、深いトレンチは、それぞれ幅Ｌ０を有するコア領域Ｉのトレンチ、幅Ｌ１を有する遷移領域ＩＩとコア領域Ｉとの間の界面に位置するトレンチ、及びＬ１未満であってもよい幅をそれぞれ有する終端領域ＩＩＩのトレンチを含む。

【0064】

Ｓ２ｃでは、第２導電型のエピタキシャル層が深いトレンチに充填され、こうして、下側エピタキシャル層３０に第２及び第１導電型の交互に配置されたピラーが形成される。具体的には、図１５を参照し、エピタキシャル層は、結果的なエピタキシャル層が第２導電型となるように、エピタキシャル層堆積処理を使用して深いトレンチ内に充填され、堆積されつつ、第２導電型のイオンでその場でドープされてもよい。充填が完了した後、化学機械研磨処理を採用して、下側エピタキシャル層３０の上面の上のエピタキシャル層の望ましくない部分を除去してもよく、こうして、第２導電型のピラー３１８ｂをコア領域Ｉの個々の深いトレンチ内に、第２導電型のピラー３１８ａを遷移領域ＩＩとコア領域Ｉとの間の界面に位置する深いトレンチ内に、第２導電型のピラー３１７を終端領域ＩＩＩの個々の深いトレンチ内に形成する。第２導電型の隣接するピラー間の下側エピタキシャル層３０の部分は、第１導電型のピラーを提供する。

【0065】

Ｓ２ｄにおいて、コア領域Ｉ内の第２導電型のピラーの上部の所望のドーパントイオン濃度プロファイルによって必要であれば、第２導電型のイオンは、異なるドーズで遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のピラーのサブセットの上部に注入され、こうして、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のピラーのサブセットの上部にわたって遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルを作成し、コア領域Ｉ内の第２導電型のその他の全てのピラーの上部は、最も高いドーパントイオン濃度を有するサブセットの１つと同じドーパントイオン濃度を維持している。例として、図１６を参照し、パターン形成フォトレジスト層８０は、終端領域ＩＩＩ及び遷移領域ＩＩの両方を覆い、遷移領域ＩＩからコア領域Ｉへの方向にサイズが徐々に増加する開口部を有する、下側エピタキシャル層３０上に形成されてもよい。図１６に示されるように、開口部の幅はＬ０１＜Ｌ０２＜Ｌ０３＜Ｌ０４＝Ｌ０５＝…＝Ｌ０ｎを満たしてもよく、ここで、Ｌ０５からＬ０ｎは、コア領域ＩのＬ０４の左側のパターン形成フォトレジスト層８０の開口部（不図示）の幅を表している。このようにして、１つのフォトリソグラフィ処理及び補足的なイオン注入の結果として、遷移領域ＩＩに近接しているコア領域Ｉ内の第２導電型のいくつかのピラーの上部にわたって、遷移領域ＩＩからコア領域Ｉへの方向に増加するドーパントイオン濃度プロファイルが得られる。

【0066】

Ｓ２ｅにおいて、上側エピタキシャル層３０５が下側エピタキシャル層３０上に成長し、この２つが共に第１導電型の前述のエピタキシャル層を作り上げる。このことに関し、図１７が参照できる。

【0067】

Ｓ２ｆにおいて、第２導電型の各ピラー３０８ａ、３０８ｂの上部に接合されている第２導電型のウェル３１５’及び終端領域ＩＩＩで第２導電型の複数のピラー３１７に接合されている主接合部３１６が、上側エピタキシャル層３０５に浅いトレンチを形成し、その後、第２導電型のエピタキシャル層でそれらを満たすことにより、又は上側エピタキシャル層３０５に第２導電型のイオンを注入することにより、上側エピタキシャル層３０５に形成される。

【0068】

本実施形態では、局所フィールド酸化膜、ゲート酸化膜層、ポリシリコンゲート、ソース領域、及びドレイン領域が、ステップＳ２ｆの完了に続いて形成されてもよく、こうしてスーパージャンクションデバイスが完成する。この点に関する詳細については上記の説明が参照でき、簡潔さのために、そのさらなる説明はここでは省略されている。

【0069】

本実施形態の方法によれば、第２導電型のピラーは第１導電型の十分な厚みのある下側エピタキシャル層をエッチングしてその中にトレンチを形成し、その後、トレンチを第２導電型のエピタキシャル層で満たし、複数のイオン注入処理の必要性を排除してさらに単純な処理を必然的に伴うことにより、簡単に形成することができる。

【0070】

上記の実施形態では、ステップＳ２ｄにて、コア領域内で徐々に増加していくサイズの開口部を形成することにより、増加するドーパントイオン濃度プロファイルが、コア領域Ｉ内の第２導電型のいくつかのピラーの上部にわたって作成されることが説明されたが、本発明はそれに限定されず、本発明の他の実施形態においてのように、他の任意の適切な処理を使用して、このような増加するドーパントイオン濃度プロファイルが、コア領域Ｉ内の第２導電型のピラーの上部にわたって作成されることも可能であることに留意されたい。例えば、上部の下のコア領域Ｉ内の第２導電型のピラーの部分は、ステップＳ２ａからステップＳ２ｃで形成されてもよく、その後、ステップＳ１ｃにおいて、エピタキシー及びイオン注入によって、これらの上部のいくつかが遷移領域からコア領域への方向に増加するドーパントイオン濃度プロファイルを呈するような方法で、上部が形成されてもよい。他の例として、第２導電型のピラー全体がステップＳ２ａからステップＳ２ｃで形成されてもよく、その後、エッチングバック処理が形成されて、コア領域内の第２導電型のピラー及び第１導電型の周囲のピラーの上部を除去してもよく、異なるサイズの開口部を残す。その後、第２導電型のピラーの新しい上部を、個々の開口部でエピタキシャル成長させてもよい。第２導電型のピラーの新しい上部は、遷移領域からコア領域への方向に徐々に増加する幅を有してもよく、このことは、コア領域I内の第２導電型のピラーのいくつかの上部にわたって同じ方向に増加するドーパントイオン濃度プロファイルを作成できる。

【0071】

上記の説明は、本発明のいくつかの好ましい実施形態の説明に過ぎず、いかなる意味においてもその範囲を限定する意図はない。当業者によって上記の教示に基づいてなされる、いくつかの及び全ての変更及び修正は、添付の特許請求の範囲に定義されている範囲内にある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【国際調査報告】