特表 2023-506759 ソリッドステートデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-02-20

(54)【発明の名称】ソリッドステートデバイス

(51)【国際特許分類】

   H01L 31/12 20060101AFI20230213BHJP

   H01L 31/10 20060101ALI20230213BHJP

   H01S 5/026 20060101ALI20230213BHJP

   H01L 33/30 20100101ALI20230213BHJP

   G02B 6/12 20060101ALI20230213BHJP

【ＦＩ】

H01L31/12 B

H01L31/10 A

H01S5/026 612

H01L33/30

G02B6/12 301

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022535445

(86)(22)【出願日】2020-12-10

(85)【翻訳文提出日】2022-08-08

(86)【国際出願番号】 EP2020085530

(87)【国際公開番号】W WO2021116286

(87)【国際公開日】2021-06-17

(31)【優先権主張番号】62/947,110

(32)【優先日】2019-12-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】519416451

【氏名又は名称】ブロリス センサー テクノロジー，ユーエイビー

【氏名又は名称原語表記】ＢＲＯＬＩＳ ＳＥＮＳＯＲ ＴＥＣＨＮＯＬＯＧＹ，ＵＡＢ

(74)【代理人】

【識別番号】100087642

【弁理士】

【氏名又は名称】古谷 聡

(74)【代理人】

【識別番号】100082946

【弁理士】

【氏名又は名称】大西 昭広

(74)【代理人】

【識別番号】100195693

【弁理士】

【氏名又は名称】細井 玲

(72)【発明者】

【氏名】ヴィズバラス，クリスティヨナス

(72)【発明者】

【氏名】ヴィズバラス，アウグスティナス

【テーマコード（参考）】

2H147

5F149

5F173

5F241

5F849

5F889

【Ｆターム（参考）】

2H147AA02

2H147AB04

2H147AB05

2H147AB10

2H147BA15

2H147BG04

2H147EA12A

2H147EA12C

2H147EA13C

2H147EA14B

2H147EA32A

2H147EA32B

2H147FA06

2H147FC01

5F149AA03

5F149AA04

5F149CB01

5F149CB05

5F149CB06

5F149CB07

5F149CB14

5F149DA29

5F149DA35

5F149DA36

5F149EA04

5F149EA14

5F149FA05

5F149GA06

5F149JA11

5F149JA14

5F149LA01

5F149XB18

5F149XB24

5F149XB37

5F149XB40

5F173AD11

5F173AD16

5F173AH01

5F241AA47

5F241CA34

5F241CA65

5F241CB32

5F849AA03

5F849AA04

5F849CB01

5F849CB05

5F849CB06

5F849CB07

5F849CB14

5F849DA29

5F849DA35

5F849DA36

5F849EA04

5F849EA14

5F849FA05

5F849GA06

5F849JA11

5F849JA14

5F849LA01

5F849XB18

5F849XB24

5F849XB37

5F849XB40

5F889BA05

5F889BB08

5F889BC16

5F889BC25

(57)【要約】

ソリッドステートデバイス、並びにその使用および形成。このデバイスは、エミッタのエピタキシャル層スタック（９４０）を含み光をビーム伝搬方向に発光する光エミッタ（１０２）；光エミッタと光学的に通信する光路媒体（１０３）；およびディテクタのエピタキシャル層スタック（９４５）を含み、光路媒体と光学的に通信して光エミッタにより発光された光を検出する光ディテクタ（１０４）を含んでいる。光エミッタおよびディテクタは、半導体基板上にモノリシックに形成される。エミッタおよびディテクタのエピタキシャル層スタックは、単一のエピタキシャル層スタックをなす複数の異なる層を含んでいる。ビーム伝搬方向は、単一のエピタキシャル層スタックの面内で行われて光ディテクタが光を単一のエピタキシャル層スタックの面外で検出を行うか、あるいは単一のエピタキシャル層スタックの面外で行われて光ディテクタが光を単一のエピタキシャル層スタックの面内で検出を行う。
【選択図】図９

【特許請求の範囲】

【請求項1】

ソリッドステートデバイスであって：
半導体基板；
半導体基板上に配置されたソリッドステート光エミッタであって、光をビーム伝搬方向に発光するよう構成されたソリッドステート光エミッタ；
ソリッドステート光エミッタと光学的に通信する光路媒体；および
半導体基板上に光路媒体と光学的に通信するよう配置され、ソリッドステート光エミッタによって発光された光を検出するよう構成されたソリッドステート光ディテクタを含み、
（ｉ）ソリッドステート光エミッタおよびソリッドステート光ディテクタは両方とも基板上にモノリシックに形成され、（ｉｉ）ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、ソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含み、（ｉｉｉ）エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックは各々、半導体基板上に配置された単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含み、そして（ｉｖ）ビーム伝搬方向は（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックの面外で光を検出するか、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタが単一のエピタキシャル層スタックの面内で光を検出する、ソリッドステートデバイス。

【請求項2】

ディテクタのエピタキシャル層スタックの最上部のエピタキシャル層は、エミッタのエピタキシャル層スタックの最上部のエピタキシャル層よりも半導体基板に近く配置されている、請求項１のソリッドステートデバイス。

【請求項3】

（ｉ）エミッタのエピタキシャル層スタックの複数のエピタキシャル層は単一のエピタキシャル層スタックの各層である第１の部分を含み、そして（ｉｉ）ディテクタのエピタキシャル層スタックの複数のエピタキシャル層は単一のエピタキシャル層スタックの最下部のサブセットの各層である第２の部分から本質的になる、請求項１または請求項２のソリッドステートデバイス。

【請求項4】

エミッタのエピタキシャル層スタックの最上部のエピタキシャル層は、ディテクタのエピタキシャル層スタックの最上部のエピタキシャル層よりも半導体基板に近く配置されている、請求項１から３のいずれか１のソリッドステートデバイス。

【請求項5】

（ｉ）ディテクタのエピタキシャル層スタックの複数のエピタキシャル層は単一のエピタキシャル層スタックの各層である第１の部分を含み、そして（ｉｉ）エミッタのエピタキシャル層スタックの複数のエピタキシャル層は単一のエピタキシャル層スタックの最下部のサブセットの各層である第２の部分から本質的になる、請求項４のソリッドステートデバイス。

【請求項6】

半導体基板、ソリッドステート光エミッタ、およびソリッドステート光ディテクタの各々はＩＩＩ－Ｖ族半導体材料を含む、請求項１から５のいずれか１のソリッドステートデバイス。

【請求項7】

ＩＩＩ－Ｖ族半導体材料はＡｌ、Ｇａ、Ｉｎ、Ａｓ、Ｓｂ、Ｐ、Ｎ、Ｂｉ、またはそれらの組み合わせ合金の少なくとも１つを含む、請求項６のソリッドステートデバイス。

【請求項8】

ＩＩＩ－Ｖ族半導体材料は導電性のために少なくとも１つのドーパントを含む、請求項６または請求項７のソリッドステートデバイス。

【請求項9】

単一のエピタキシャル層スタックは厚さ整合層を含む、請求項１から８のいずれか１のソリッドステートデバイス。

【請求項10】

厚さ整合層はエミッタのエピタキシャル層スタックの最上層またはディテクタのエピタキシャル層スタックの最上層の上側に配置される、請求項９のソリッドステートデバイス。

【請求項11】

ディテクタのエピタキシャル層スタックは：
（ｉ）半導体基板上に配置され、ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）第１のコンタクト層上に配置され、ドーパントと同じ型の多数キャリアの流れを阻止し、多数キャリアと反対の型の少数キャリアの流れを許容するように構成されたＩＩＩ－Ｖ族非ドープバリア層；
（ｉｉｉ）ＩＩＩ－Ｖ族非ドープバリア層上に配置され、第１のコンタクト層のドーパントと同じ型のドーパントを含んでいる低ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｖ）光吸収層上に配置され、ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含む、請求項１から１０のいずれか１のソリッドステートデバイス。

【請求項12】

第１および第２のコンタクト層は同じ型のドーパントを含む、請求項１１のソリッドステートデバイス。

【請求項13】

第１および第２のコンタクト層は異なる型のドーパントを含む、請求項１１または請求項１２のソリッドステートデバイス。

【請求項14】

ディテクタのエピタキシャル層スタックは：
（ｉ）ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）非ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｉｉ）ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含む、請求項１から１３のいずれか１のソリッドステートデバイス。

【請求項15】

第１および第２のコンタクト層は異なる型のドーパントを含む、請求項１４のソリッドステートデバイス。

【請求項16】

エミッタのエピタキシャル層スタックは、組成の異なる２つのＩＩＩ－Ｖ族半導体合金層の間に配置されたＩＩＩ－Ｖ族半導体合金層を含むＩＩＩ－Ｖ族半導体層のスタックを含んでいる活性領域を含み、この活性領域は再結合または緩和の少なくとも一方によって光を生成するように構成されている、請求項１から１５のいずれか１のソリッドステートデバイス。

【請求項17】

（ｉ）半導体基板はＩＩＩ－Ｖ族半導体基板であり、（ｉｉ）半導体基板は、意図的に非ドープ、半絶縁、および／または導電性の少なくとも１つであってｐ型またはｎ型不純物でドープされており、そして（ｉｉｉ）単一のエピタキシャル層スタックは、組成的な傾斜またはドーパント濃度の傾斜の少なくとも１つを含むＩＩＩ－Ｖ族半導体傾斜層を含む、請求項１から１６のいずれか１のソリッドステートデバイス。

【請求項18】

ＩＩＩ－Ｖ族半導体傾斜層は隣接する層に対する伝導帯および価電子帯の滑らかな遷移をもたらす、請求項１７のソリッドステートデバイス。

【請求項19】

光路媒体はソリッドステートである、請求項１から１８のいずれか１のソリッドステートデバイス。

【請求項20】

光路媒体は少なくとも１つのＩＶ族元素を含む、請求項２０のソリッドステートデバイス。

【請求項21】

ソリッドステートデバイスにおいて光を検出するための方法であって：
ソリッドステート光エミッタにより光ビームを発光し；および
この光を光路媒体を介してソリッドステート光ディテクタに伝搬することを含み、
（ｉ）ソリッドステート光エミッタおよびソリッドステート光ディテクタの両者は、基板上にモノリシックに形成されており、（ｉｉ）ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、ソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含み、（ｉｉｉ）エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックの各々は、半導体基板上に配置された単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含み、そして（ｉｖ）ビーム伝搬方向は、（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックでもって光を面外で検出し、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタがエピタキシャル層スタックでもって光を面内で検出する、方法。

【請求項22】

ソリッドステートデバイスを形成するための方法であって：
単一のエピタキシャル層スタックを半導体基板上に形成し；
ソリッドステート光エミッタとソリッドステート光ディテクタを単一のエピタキシャル層スタックから半導体基板上にモノリシックに形成し、ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、ソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含み、エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックの各々は、単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含み；および
ソリッドステート光エミッタおよびソリッドステート光ディテクタと光学的に通信する光路媒体を形成することを含み、
（ｉ）ソリッドステート光エミッタはビーム伝搬方向に光を発光するように構成され、（ｉｉ）ソリッドステート光ディテクタはソリッドステート光エミッタにより発光された光を検出するように構成され、そして（ｉｉｉ）ビーム伝搬方向は、（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックでもって光を面外で検出し、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタがエピタキシャル層スタックでもって光を面内で検出する、方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願に対するクロスリファレンス
この出願は、２０１９年１２月１２日に出願された「発光および受光のための面外構成を有する光学デバイス」と題する米国仮特許出願第６２／９４７,１１０号の優先権および利益を主張するものであり、その全内容はここでの参照によって本願に取り入れられる。

【0002】

本発明の実施形態は一般に、ソリッドステートをベースとする光学デバイスに関し、特に、少なくとも１つのディテクタが同じ基板上で光エミッタと共に形成されており、発光／受光のための面外構成を備えたモノリシック相補型光エミッタおよびディテクタを備えたソリッドステート光学デバイスに関する。

【0003】

本発明の実施形態は、相補型光エミッタおよびディテクタがＩＩＩ－Ｖ族半導体材料から作製され、光エミッタおよびディテクタと光学的に通信する光路媒体がＩＶ族材料から作製され、フォトニック集積回路（ＰＩＣ）として機能する場合に特に有用である。このような、ＩＩＩ－Ｖ族デバイスとＩＶ族フォトニック集積回のハイブリッドな組み合わせは、生物学的検出（グルコース、乳酸、エタノール、その他）、ライダー（ＬＩＤＡＲ）用途、ガス検出、等々といった多くの用途に使用することのできる、極めてコンパクトな集積光学デバイスを実現することを可能にする。

【0004】

発明の背景
グルコース、乳酸、エタノール、尿素、その他のような血中代謝産物を非侵襲的に測定するために使用可能なコンパクトなハイブリッド光学センサーは、そうした一体型のセンサーの設置面積が非常に小さく、またウェアラブルデバイスおよびその他のスマートデバイスに使用される電子機器と相性が良いことから、コンシューマー（民生）用途に大きな可能性を秘めている。例えば、その全内容をここでの参照によって本願に取り入れる、ヴィズバラスらのＷＯ２０１９／１４９８１５およびヴィズバラスらのＷＯ２０１８／２１５３８８（またＵＳＳＮ１６／６０９,３５５）を参照されたい。コンシューマー市場への導入は、売上原価（ＣＯＧＳ）が十分に低いことによって容易になる。

【0005】

例えば、センサーはＩＶ族フォトニック集積回路にハイブリッド集積された複数のＩＩＩ－Ｖ族光エミッタおよびディテクタを含んでセンサーを形成していてよい。各々の部品を連続的に１つずつ集積するのを回避することは困難であるため、集積化は時間および費用の両方の面において多くを要する工程である。さらにまた、こうしたＩＩＩ－Ｖ族デバイスは典型的には、異なるエピタキシャル層スタックから作製され；そのため、それらはまた別個に実現される。

【0006】

発明の概要
本発明の実施形態は、センサーを形成するために集積される必要のある個別の部品の数を大きく低減させることを可能にし、かくして製造時間および製造コストを節約する。例えば、在来のセンサーは４つの光エミッタ（利得チップ）、４つのコントロールディテクタ、および１つの信号ディテクタ、すなわち９つの個別のＩＩＩ－Ｖ族部品を含んでいてよく、これらは１つずつ、連続的な製造プロセスにおいて集積化される必要がある。さらにまた、それらのそれぞれのエピタキシャル層スタックは典型的には、別々の工程で成長される。本発明の実施形態は、しかしながら、同じ基板上の光源の１つを４つのコントロールディテクタと同時に実現し、それら全部が単一の工程でハイブリッド集積されるようにすることを含んでよい。かくして単一のセンサーのためのエピタキシャル成長工程の数は２０％減少され、そして集積される必要のある部品の数は４５.５％（９から５へ）減少され、それによって製造コストの大きな低減と全体の製造速度の向上が可能になる。

【0007】

グルコース、乳酸、エタノール、尿素、その他のような血中代謝産物を非侵襲的に測定するために使用可能なコンパクトなハイブリッド光学センサーは、そうした一体型のセンサーの設置面積が非常に小さく、また電子機器と相性が良いことから、コンシューマー用途に有用である。

【0008】

ある実施態様においては、本発明の実施形態は、半導体基板；半導体基板上に配置されたソリッドステート光エミッタであって、ビーム伝搬方向に発光するよう構成されたソリッドステート光エミッタ；ソリッドステート光エミッタと光学的に通信する光路媒体；および半導体基板上に光路媒体と光学的に通信状態で配置されソリッドステート光エミッタによって発光された光を検出するよう構成されたソリッドステート光ディテクタを含む、ソリッドステートデバイスに関している。ソリッドステート光エミッタとソリッドステート光ディテクタの両者は、基板上にモノリシックに形成されている。ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、そしてソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含む。エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックの各々は、半導体基板上に配置された単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含んでいる。ビーム伝搬方向は、（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックでもって光を面外で検出し、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタがエピタキシャル層スタックでもって光を面内で検出する。

【0009】

ディテクタのエピタキシャル層スタックの最上部のエピタキシャル層は、エミッタのエピタキシャル層スタックの最上部のエピタキシャル層よりも、半導体基板の近くに配置されてよい。エミッタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの各層である第１の部分を含んでいてよく、そしてディテクタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの最下部のサブセットの各層である第２の部分から本質的になるものであってよい。

【0010】

エミッタのエピタキシャル層スタックの最上部のエピタキシャル層は、ディテクタのエピタキシャル層スタックの最上部のエピタキシャル層よりも、半導体基板に近く配置されてよい。ディテクタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの各層である第１の部分を含んでいてよく、そしてエミッタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの最下部のサブセットの各層である第２の部分から本質的になるものであってよい。

【0011】

半導体基板、ソリッドステート光エミッタ、およびソリッドステート光ディテクタの各々は、ＩＩＩ－Ｖ族半導体材料を含んでいてよく、これにはＡｌ、Ｇａ、Ｉｎ、Ａｓ、Ｓｂ、Ｐ、Ｎ、Ｂｉ、および／またはこれらの組み合わせの合金が含まれていてよい。ＩＩＩ－Ｖ族半導体材料は導電性のために、少なくとも１つのドーパントを含んでいてよい。

【0012】

単一のエピタキシャル層スタックは厚さ整合層を含んでいてよい。厚さ整合層のスタックは、エミッタのエピタキシャル層スタックの最上層またはディテクタのエピタキシャル層スタックの最上層の上側に配置されてよい。

【0013】

ディテクタのエピタキシャル層スタックは：
（ｉ）半導体基板上に配置され、ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）第１のコンタクト層上に配置され、ドーパントと同じ型の多数キャリアの流れを阻止し、多数キャリアと反対の型の少数キャリアの流れを許容するように構成されたＩＩＩ－Ｖ族非ドープバリア層；
（ｉｉｉ）ＩＩＩ－Ｖ族非ドープバリア層上に配置され、第１のコンタクト層のドーパントと同じ型のドーパントを含んでいる低ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｖ）光吸収層上に配置され、ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含んでいてよい。

【0014】

第１および第２のコンタクト層は、同じ型のドーパントおよび／または異なる型のドーパントを含んでいてよい。

【0015】

ディテクタのエピタキシャル層スタックは：
（ｉ）ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）非ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｉｉ）ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含んでいてよい。

【0016】

第１および第２のコンタクト層は、異なる型のドーパントを含んでいる。

【0017】

エミッタのエピタキシャル層スタックは、組成の異なる２つのＩＩＩ－Ｖ族半導体合金層の間に配置されたＩＩＩ－Ｖ族半導体合金層を含むＩＩＩ－Ｖ族半導体層のスタックを含んでいる活性領域を含んでいてよく、この活性領域は再結合または緩和の少なくとも一方によって光を生成するように構成されている。

【0018】

半導体基板は、意図的に非ドープの、半絶縁の、および／または導電性でｐ型またはｎ型不純物でドープされた、ＩＩＩ－Ｖ半導体基板であってよい。単一のエピタキシャル層スタックは、組成的な傾斜、および／またはドーパント濃度の傾斜を含む、ＩＩＩ－Ｖ族半導体傾斜（グレーデッド）層を含んでいてよい。

【0019】

ＩＩＩ－Ｖ族半導体傾斜層は、隣接層に対する、伝導帯および価電子帯のスムーズな遷移をもたらしてよい。

【0020】

光路媒体はソリッドステートであってよい；それは少なくとも１つのＩＶ族元素を含んでいてよい。

【0021】

別の実施態様においては、本発明の実施形態は、ソリッドステートデバイスにおいて光を検出するための方法に関する。この方法は、ソリッドステート光エミッタにより光ビームを発光し；この光を光路媒体を介してソリッドステート光ディテクタに伝搬することを含んでいる。ソリッドステート光エミッタおよびソリッドステート光ディテクタの両者は、基板上にモノリシックに形成されている。ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、そしてソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含んでいる。エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックの各々は、半導体基板上に配置された、単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含んでいる。ビーム伝搬方向は、（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックでもって光を面外で検出し、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタがエピタキシャル層スタックでもって光を面内で検出する。

【0022】

さらに別の実施態様においては、本発明の実施形態はソリッドステートデバイスを形成するための方法に関する。この方法は、単一のエピタキシャル層スタックを半導体基板上に形成することを含んでいる。ソリッドステート光エミッタとソリッドステート光ディテクタは単一のエピタキシャル層スタックから、半導体基板上にモノリシックに形成され、ソリッドステート光エミッタはエミッタのエピタキシャル層スタックを含み、そしてソリッドステート光ディテクタはディテクタのエピタキシャル層スタックを含み、エミッタのエピタキシャル層スタックおよびディテクタのエピタキシャル層スタックの各々は、単一のエピタキシャル層スタックの複数の異なるエピタキシャル層を含んでいる。ソリッドステート光エミッタおよびソリッドステート光ディテクタと光学的に通信する光路媒体が形成される。ソリッドステート光エミッタは、ビーム伝搬方向に光を発光するように構成される。ソリッドステート光ディテクタは、ソリッドステート光エミッタにより発光された光を検出するように構成される。ビーム伝搬方向は、（ａ）単一のエピタキシャル層スタックの面内であってソリッドステート光ディテクタが単一のエピタキシャル層スタックでもって光を面外で検出し、または（ｂ）単一のエピタキシャル層スタックの面外であってソリッドステート光ディテクタがエピタキシャル層スタックでもって光を面内で検出する。

【図面の簡単な説明】

【0023】

図面の簡単な説明
図１は相補型構造の主たる機能ブロックの概略図であり、そこにおいては本発明の実施形態にしたがい、ソリッドステート光エミッタが端面発光し、そしてソリッドステートディテクタが光路媒体を介して面外構成において光を収集する。

【0024】

図２は相補型構造の主たる機能ブロックの概略図であり、そこにおいては本発明の実施形態にしたがい、光エミッタが垂直（エピタキシャル層の面外）に発光し、光の検出は光路媒体を介してエピタキシャル層の面内において行われる。

【0025】

図３は同じ基板上に実現されたディテクタ層のスタックおよびエミッタ層のスタックの概略図であり、本発明の実施形態にしたがい、相補型デバイスがＩＩＩ-Ｖ族半導体層から形成されている。

【0026】

図４は同じ基板上に実現されたディテクタ層のスタックおよびエミッタ層のスタック、並びにそれらの間の厚さ整合層の概略図であり、そこにおいて本発明の実施形態にしたがい、相補型デバイスはＩＩＩ-Ｖ族半導体層から作製され、これらのデバイスの高さはＩＶ族集積回路の光路構造の高さと整合されている。

【0027】

図５ａは本発明の実施形態にしたがう、ディテクタ構造の主要な機能ブロックの概略図である。

【0028】

図５ｂは本発明の実施形態にしたがう、ＰＩＮディテクタの概略的な層構造である。

【0029】

図６は本発明の実施形態にしたがう、光エミッタ／利得構造の主要な機能ブロックの概略図である。

【0030】

図７は層構造の概略図であり、そこにおいては本発明の実施形態にしたがい、付加的なバッファ／傾斜層が取り入れられて、ディテクタが先に成長される場合について、基板とエピタキシャル層構造が格子不整合の場合に緩和をもたらしている。

【0031】

図８は層構造の概略図であり、そこにおいては本発明の実施形態にしたがい、付加的なバッファ／傾斜層が取り入れられて、光エミッタが先に成長される場合について、基板とエピタキシャル層構造が格子不整合の場合に緩和をもたらしている。

【0032】

図９は本発明の実施形態にしたがう、室温において２２００ｎｍあたりを中心として発光および受光を行うように設計された構造について、考えられる合金、絶縁およびメタライゼーションの表示を含む、端面発光光エミッタおよび垂直検出光ディテクタ構造の概略的な断面図である。

【0033】

図１０は相補型ＩＩＩ-Ｖチップの概略的な上面図であり、そこにおいては本発明の実施形態にしたがい、光エミッタは曲がりリッジ導波路利得チップであり、信号ディテクタのアレイは同じ製作工程において実現された６つの円形の光ディテクタから形成されている。

【0034】

図１１ａは図１０の相補型ＩＩＩ-Ｖチップの概略的な上面図であり、本発明の実施形態にしたがい、ＩＶ族フォトニック集積回路（ＰＩＣ）に集積されている。

【0035】

図１１ｂはシリコンフォトニック集積回路に集積された相補型ＩＩＩ-Ｖチップの断面図であり、本発明の実施形態にしたがい、ハイブリッド構造における受光および発光（点のある円、発光方向を示している）を例示している。

【0036】

図１１ｃはシリコンフォトニック集積回路に集積された相補型ＩＩＩ-Ｖチップの第２の断面図であり、本発明の実施形態にしたがい、集積回路の導波路（光路）構造における光の結合を例示している。

【0037】

詳細な説明
非侵襲的で、非破壊的で、非常に感度の良い、極めてコンパクトな光学ベースのセンサーは、多くの異なる用途にとって利点がある。その全内容をここでの参照によって本願に取り入れる、ヴェーレらの「ガス分析のための近赤外および中赤外レーザ光学センサー」Ｏｐｔｉｃｓ ａｎｄ Ｌａｓｅｒｓ ｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ １７（２００２）１０１－１１４を参照されたい。そうした用途には、経皮的な非侵襲的検出、ガス検出、スタンドオフ検出、その他が含まれる。例えば、ＷＯ２０１９／１４９８１５を参照のこと。半導体技術と相性が良いデバイスは、非常にコンパクトに作製可能であり、また大量生産にスケールアップ可能であることから、特に望ましい。これらの場合、相補型光エミッタ層およびディテクタ層のスタックは、Ａｌ、Ｇａ、ＩｎといったＩＩＩ族の化学元素、Ａｓ、Ｓｂ、Ｂｉ、Ｐ、Ｎおよび／またはそれらの組み合わせ合金といったＶ族元素を含むＩＩＩ－Ｖ族半導体材料から、分子ビームエピタキシー（ＭＢＥ）または有機金属気相成長法（ＭＯＶＰＥ）といった周知の技術を用いてエピタキシャル成長させることができる。ＩＶ族をベースとする回路のような集積フォトニック回路は、極めてコンパクトな光路媒体として使用可能である。ヴィズバラスらのＷＯ２０１８／２１５３８８を参照されたい。

【0038】

本発明の実施形態は、発光および受光のための面外構成を備え、同じ基板上に実現され光路媒体を介して光学的に通信している（図１および図２）モノリシックな相補型発光および受光デバイスを含んでいる。発光デバイスおよび受光デバイスは、エピタキシャル成長された層のスタックの形において、ＩＩＩ－Ｖ族半導体材料から作製可能であり、各々の層スタックは、同じＩＩＩ－Ｖ族半導体基板上に成長された単一の層スタックの、複数の異なる層を含んでいる。スタックが基板上に成長される順序は、最終用途に応じて変化することができる（図３および図４）。光はエミッタの層スタックから発光され、面外構成のディテクタの層スタックにおいて受光（検出）される。エピタキシャル層スタックは、ＩＩＩ－Ｖ族半導体デバイスの当業者に周知の、標準的な既存の半導体デバイス製造技術によって成長されてよい。層スタックの内容、デバイスの種類、幾何学形状および機能要素は、所望とされる用途および性能に関連する変動要因に依存している；用途にかかわらず、本発明の実施形態は面外構成でもって、光エミッタからの発光およびディテクタ媒体による受光が行われることを可能にする。

【0039】

図１を参照すると、半導体基板１０１はＩＩＩ－Ｖ族ウエハー、例えばＧａＡｓウエハーであってよい。発光媒体は、基板１０１上に形成された端面発光光エミッタ１０２（利得チップ、発光ダイオード、レーザダイオード、その他）であってよい。エミッタ１０２は、それを形成しているエミッタのエピタキシャル層スタックの面内において、発光方向プロファイルを有していてよい。ディテクタ１０４は、エミッタの層スタックとは異なる複数の層を含む、ディテクタのエピタキシャル層スタックから形成されてよい。ディテクタおよびエミッタのエピタキシャル層スタックは各々、以下で説明するように、半導体基板上に成長された単一のエピタキシャル層スタックから形成されている。ディテクタの層スタックは、エピタキシャル層の面に関して面外で、光エミッタの発光方向において光を収集するように製作されている。光路媒体１０３は、エミッタ１０２とディテクタ１０４の間の光学的通信を可能にする。光路媒体１０３は、エミッタからの光の少なくとも一部がディテクタに到達することを可能にする任意の媒体、例えばやはり半導体基板１０１上に形成された集積フォトニック回路であってよい。

【0040】

図２を参照すると、幾つかの実施形態において、光エミッタ２０２は垂直発光を行う（例えば、垂直共振器型面発光レーザ（ＶＣＳＥＬ）、発光ダイオード、その他）。かくして、発光方向はエミッタを形成するエミッタエピタキシャル層に対して垂直である。ディテクタ２０４のエピタキシャル層スタックは、光を面内で収集するように作製される。光路媒体２０３は、エミッタ２０２とディテクタ２０４の間での光学的通信を可能にする。かくして、光路媒体２０３はエミッタからの光の少なくとも一部がディテクタに到達することを可能にする。エミッタおよびディテクタの両方を画定する層スタックは各々、同じ基板２０１上に成長された単一のエピタキシャル層スタックの異なる部分から形成されている。

【0041】

図３を参照すると、単一のエピタキシャル層スタック３００が単一のエピタキシャル成長工程において成長されて、光エミッタおよびディテクタの層スタックの両者を形成してよい。図示された実施形態においては、利得層スタックの活性層はディテクタの層スタックの層上に配置され、一方を他方の上に重ねて、同じエピタキシャル成長工程において成長されている。図示された実施形態においては、ディテクタの層スタックの活性層が先に成長され、それに続けて、光エミッタとして作用する光エミッタの層スタックの活性層が成長される。図示された層構造から形成された最終的なソリッドステートデバイスにおいて、ディテクタは、ディテクタの層スタックの層のみを含んでいる。光エミッタは、ディテクタの層スタックの層に対応する単一のエピタキシャル層スタックの層上に配置された、エミッタの層スタックを含むことになる。エミッタの層スタックの活性層またはディテクタの層スタックのどちらを先に成長させるかといった正確な順序は、デバイスの最終用途および最終的なシステム設計に依存している。

【0042】

エピタキシャル層の構造は、光路媒体との一体化の要件を簡単にするための、所望の幾何学形状のデバイスを製造するように調整されてよい。例えば光路媒体は、絶縁膜上のシリコン膜（ＳＯＩ）プラットフォーム（例えば、埋め込み酸化膜技術）を用いて実現してよい。したがって、スポットサイズ変換器、干渉計、フィルタ、スプリッタ、ミラー、リング、その他といった機能的ルーティングブロックは、典型的には表面からある深さ（例えば数マイクロメートル）に作製される。これらの機能的ブロックは、相補型光エミッタ－ディテクタの対が付加的な厚さ整合層（図４の４０３）を有して、光路媒体中へと効率的な光結合を行うことを可能にすることを必要としてよい。この厚さ整合層は、同じ基板４０１上に同じエピタキシャル成長工程において、すなわち単一のエピタキシャル層スタックの製作中に、ディテクタおよび光エミッタの層スタック４０２、４０４の間に形成されてよい。

【0043】

ある実施形態においては、端面発光デバイスは、垂直に受光するディテクタとモノリシックな対をなしてよい。図５ａを参照すると、ディテクタの機能層は以下のようであってよい。単一のエピタキシャル層スタックがＩＩＩ－Ｖ族半導体基板上に形成される。単一のエピタキシャル層スタックの底部はディテクタのエピタキシャル層スタックを含む。格子整合した（または疑似整合的に歪んだ）コンタクト層５０１が基板（図示せず）上に配置される。

【0044】

傾斜層５０２がコンタクト層５０１上に配置される。この傾斜層は組成的に、および／または電気的に傾斜されている。組成的な傾斜は、層の構成要素の比率を変化させることを含んでいる。例えばＡｌ_０.１Ｇａ_０.９Ａｓ_０.０５Ｓｂ_０.９５を含むＩＩＩ－Ｖ族層において、Ａｌの重量％は層全体にわたってＡｌ_０.５Ｇａ_０.５Ａｓ_０.０５Ｓｂ_０.９５へと増大されてよい。電気的な傾斜は、キャリア輸送の滑らかな遷移をもたらし、ヘテロ接合界面におけるバンドスパイクを低減させるための、電気的に活性な不純物の濃度プロファイルの組み込みを含んでいる。

【0045】

厚いバルク層が傾斜層５０２上に配置されている。このバルク層は機能的には、吸光層５０３として作用する。

【0046】

第２の傾斜層５０４が光吸収層５０３上に配置されている。この第２の傾斜層５０４は、次の高バンドギャップ層へと組成的および／または電気的に傾斜している。第２の傾斜層５０４上に配置されたこの高バンドギャップ層は、機能的バリア層５０５として作用し、上側にあるコンタクト層への多数キャリアの輸送を阻止する。

【0047】

第３の傾斜層５０６（電気的および／または組成的に傾斜している）が、バリア層５０５上に成長可能である。

【0048】

意図的にドープされたコンタクト層５０７が第３の傾斜層５０６上に配置されている。

【0049】

これらの層の各々は、エピタキシャル層成長によって、例えば分子ビームエピタキシーリアクタ、例えば所要の合金を形成するために必要な原材料を装着したＶｅｅｃｏ社のＧｅｎ２００Ｅｄｇｅによって形成してよい。

【0050】

図５に関して記載した実施形態におけるドープ層のすべては、同じ型の導電性を有し、かくして図示のディテクタ層構造は、有用なユニポーラバリア－ディテクタヘテロ構造として作用してよい。

【0051】

ディテクタヘテロ構造の別の実施形態は、バイポーラＰＩＮディテクタである。図５ｂを参照すると、ＰＩＮディテクタの機能層の例は以下のようである：ｎドープＩＩＩ－Ｖ族半導体基板１３０１の上に、格子整合された高ｎドープバッファ層１３０２およびコンタクト層１３０３が配置され、ｎドープ傾斜層１３０４が続くが、これはコンタクト層から名目上非ドープ（真性）の吸収層１３０５へと組成的に傾斜している。この層は次いで、ｐドープコンタクト層１３０６へと続いている。

【0052】

これらの層の各々は、エピタキシャル層成長によって、例えば分子ビームエピタキシーリアクタ、例えば所要の合金を形成するために必要な原材料を装着したＶｅｅｃｏ社のＧｅｎ２００Ｅｄｇｅによって形成してよい。

【0053】

エミッタのヘテロ構造は、ディテクタの上に直接実現することができ、すなわちエミッタの機能層は、ディテクタの機能層の上に配置されてよい。機能性層を備えたエミッタの層スタックの１つの例が図６に示されている。機能性のエミッタ層は、コンタクト層６０１、例えばバックコンタクト層を含み、これは幾つかの実施形態においては、ディテクタのスタックにある意図的にドープされたコンタクト層５０７、またはコンタクト層５０７の上にある異なる組成／ドープ／厚さの層と同じであってよい。

【0054】

傾斜層６０２がエミッタのバックコンタクト層上に配置されている。この傾斜層６０２は、その上に配置されクラッド層として作用する高バンドギャップの外側導波路層６０３へと組成的に傾斜している。

【0055】

傾斜層６０４が外側導波路層６０３上に配置されている。この傾斜層６０４は、機能的に光学モード閉じ込め層として作用する導波路層６０５へと、組成的および電気的に傾斜している。

【0056】

内側導波路層６０５は、活性領域の層スタック６０６に続いている。バイポーラデバイスにおいては、活性領域の層スタック６０６は、異なる材料の層の間に埋め込まれたＮ＋１個の量子井戸のセットを含んでいてよく、ここでＮは負でない整数であり、正孔および電子の両方についてキャリアの閉じ込めをもたらす（タイプＩのバンドアライメントの場合には空間的に重なっており、タイプＩＩのバンドアライメントについては空間的に分離されている）。インターバンド量子カスケード活性領域の場合には、活性領域においてタイプＩＩＩのバンドアライメントを有する別個のステージも存在することができる。

【0057】

幾つかの実施形態において、光エミッタは量子カスケードレーザのようなユニポーラデバイスであってよく、活性領域の層スタック６０６は複数の薄い層を含み、これらは交互になってサブバンド間バンドを生成し、そこでは電子の輸送および放射遷移が行われる。

【0058】

次いで活性領域には導波路層６０７が続き、これは光学モードを活性領域の層スタック６０６に閉じ込める。

【0059】

導波路層６０７の次は傾斜層６０８であってよい。この傾斜層６０８は組成的および／または電気的に次の、高バンドギャップの外側導波路層６０９へと傾斜し、これは光学的なクラッド層としても作用する。

【0060】

傾斜層６１０が外側導波路層６０９上に配置されている。この傾斜層６１０は次の層、すなわちコンタクト層６１１へと、組成的および／または電気的に傾斜している。

【0061】

幾つかの実施形態において、コンタクト層６０１と意図的にドープされたコンタクト層５０７の間には、図４に示すように、必要であれば厚さ整合層４０３を挿入してよい。厚さ整合層は、例えばエミッタ／ディテクタがＩＩＩ－Ｖ族半導体層から形成され、構造体の高さをＩＶ族集積回路の光導波路構造と整合させる必要がある場合に使用されてよい。

【0062】

図７および図８を参照すると、幾つかの実施形態において、本願に記載するヘテロ構造は格子不整合基板上に成長させることができ、付加的なバッファ／傾斜層７０２、８０２を含めて、結晶転移の形成およびそうした転移の結果である悪影響を低減させてよい。

【0063】

上述した複合ヘテロ構造を作製するための１つの方法が図９に示されている。ここでは、標準的な半導体製造技術により、ヘテロ構造はリッジ導波路端面発光光エミッタに構成されており、ここでの具体的な場合においては曲がり導波路利得チップ（例えば、その全内容をここでの参照によって本願に取り入れるヴィズバラスらの「１.０５－２.４５μｍの波長範囲における幅広く波長可変なレーザ分光法のための利得チップとしての高出力連続波ＧａＳｂベースのスーパールミネッセントダイオード」Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ １０７、０１１１０３（２０１５））およびフォトディテクタのセットである（図９および図１０並びに関連説明を参照）。図９および図１０から明瞭に看取されうるように、発光および受光は非平行な面構成において行われる。

【0064】

図９を参照すると、本発明の実施形態にしたがう、例えばＷＯ２０１９／１４９８１５およびＷＯ２０１８／２１５３８８に記載された経皮乳酸検出のような検出用途に有用な相補型光エミッタおよびディテクタを作製するのに適したヘテロ構造は、以下の層構造を記載した順序を含んでいてよい。例示的なドープ値、組成、および厚さの値が示される。本開示を基礎として、適切な層構成について多くの変形例が考えられ、またそれらは当業者に明らかである。

【0065】

基板９０１：基板として、高ｎドープ（不純物原子としてＴｅで５×１０^１７ｃｍ^－３ドープされた）ＧａＳｂ基板が使用されてよい。典型的には、高ＴｅドープＧａＳｂ基板は低い欠陥密度をもたらし、それが必要な場合には電気的コンタクトとして良好な選択肢である。ＴｅはＳｂベースの材料系における典型的なｎ型ドーパント材料である。

【0066】

コンタクト層９０２：Ｔｅでドープされた（３×１０^１８ｃｍ^－３）、２００ｎｍ厚さの高ｎドープＧａＳｂコンタクト層である。ここで２００ｎｍは典型的なコンタクト層の厚さであり、必要とされるコンタクト領域にわたって所要の電流拡散をもたらすのに十分である。コンタクト層９０２がバッファ層としても作用する必要がある場合には、デバイスの光学的品質に対する基板の欠陥の影響を低減させるために、厚さは２０００ｎｍさらにはそれ以上へと増大させる必要があってよい。

【0067】

傾斜層９０３：４００ｎｍ厚さのＧａ_０.８０Ｉｎ_０.２０Ａｓ_{０.１７５}Ｓｂ_{０.８２５}１ステップ傾斜層であり、ドープおよび組成に関してＧａＳｂから吸収層９０４への遷移に役立ち、コンタクト層９０２と吸収層９０４の間のドープ濃度であることによって、吸収層９０４への導電帯および価電子帯の滑らかな遷移を可能にする。Ｎ型ドープは３×１０^１７ｃｍ^－３であってよい。

【0068】

吸収層９０４：２６００ｎｍ厚さのＧａ_０.８０Ｉｎ_０.２０Ａｓ_{０.１７５}Ｓｂ_{０.８２５}吸収層であり、光の吸収が２.０－２.５μｍの波長範囲において最も効率的であるように設計されている。この吸収層はＴｅで非常に低くｎドープされていてよく（３×１０^１５ｃｍ^－３）、フェルミ準位を中間ギャップ位置から伝導帯に向けてシフトさせて、中間ギャップ欠陥に関連する寄生再結合効果（ショックレー・リード・ホール再結合）を低減させる。吸収層の厚さは、所望の波長の光が効率的に吸収され、光電流へと変換されるように選択される。

【0069】

電気的傾斜層９０５：電気的傾斜層９０５はＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙを含み、式中ｘは０.０５から０.２５の範囲で変化して合金中のＡｌとＳｂの比率を表し、またｙは０.０１から０.０２の範囲で変化して４元合金中のＡｓとＳｂの比率を表す。電気的傾斜層９０５は、Ａｌの組成に関して５％から２５％へと傾斜する一方で、ＡｓとＳｂの比率を変化させることによってＧａＳｂ基板に対する格子整合を維持する。傾斜層の合計厚さは５０ｎｍである。

【0070】

この組成的な傾斜を達成するための１つの方法は、ＧａＳｂおよびＡｌＡｓ_０.０８Ｓｂ_０.９２（格子整合した組成）の短周期の超格子からデジタル合金を形成することであり、ここで例えば、形成されたデジタル合金中のＡｌ濃度は超格子層の厚さの比率ｘ（Ａｌ）＝ｄ（ＡｌＡｓＳｂ）／［ｄ（ＡｌＡｓＳｂ）＋ｄ（ＧａＳｂ）］から計算することができる。したがって、短周期の超格子の周期が２ｎｍである場合、５％のＡｌ組成は超格子中の０.１厚さのＡｌＡｓ_０.０８Ｓｂ_０.９２層によって表され、ここでＧａＳｂ層は１.９ｎｍの厚さである。短周期の超格子の周期が２ｎｍである場合には、組成的な傾斜層９０５の全体は、所望ならば２５の傾斜ステップを含むことができる。電気的傾斜層もまた、名目的に５×１０^１５ｃｍ^－３のＴｅで低ドープされている。

【0071】

バリア層９０６：電気的傾斜層９０５には、７０ｎｍの厚さで名目的に非ドープのＡｌ_０.２５Ｇａ_０.７５Ａｓ_０.０２Ｓｂ_０.９８バリア層９０６が続いており、多数キャリアのためのバリアとして作用している。バリア層の材料の選択は、伝導帯と価電子帯のオフセットに依存している。理想的には、多数キャリアが電子であるとすると、伝導帯のオフセットは電子がコンタクト層へと流れるのをブロックするのに十分なだけ高く、それに対して価電子帯のオフセットは好ましくは、少数キャリア（正孔）がコンタクト層に流れるのを許容するのに十分なだけ小さい。厚さは、トンネリングを無視できるようにするのに十分なように選択される。

【0072】

低ｎドープ傾斜層９０７：５０ｎｍの厚さの低ｎドープ傾斜層９０７であってＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙを含み、式中のｘは０.０５から０.２５の範囲で変化して合金中のＡｌとＳｂの比率を表し、そしてｙは０.０１から０.０２の範囲で変化して４元合金中のＡｓとＳｂの比率を表す。ここで、Ａｌの組成は０.２５から０.０５へと傾斜し、そしてＡｓはＧａＳｂ基板に対する格子整合を維持するように変化される。

【0073】

エッチストップ層９０８：２０ｎｍの厚さで、低Ｔｅドープ（５×１０^１５ｃｍ^－３）の２０ｎｍ厚ＧａＳｂ層９０８であり、デバイス製造中のコンタクトウィンドウ開口工程で選択的エッチストップ層として作用する。その厚さは、制御可能なウェットエッチングプロセスを可能にするのに十分なように選択されている。典型的には、主としてエッチングプロセスを実行するオペレータの技術に依存するが、２０－５０ｎｍの厚さで十分である。

【0074】

光ディテクタコンタクト層９０９：８０ｎｍの厚さで、高Ｔｅドープ（１×１０^１８ｃｍ^－３）のＧａ_０.８０Ｉｎ_０.２０Ａｓ_{０.１７５}Ｓｂ_{０.８２５}光ディテクタコンタクト層９０９である。このコンタクト層の厚さは、コンタクト層内の一様な電流拡散を許容するのに十分なように選択され、典型的には２０-２００ｎｍの間にある。低抵抗のｎ型コンタクト層を作製するために、４元のＧａＩｎＡｓＳｂ材料が使用されてよい。

【0075】

厚さ整合層９１０：厚さ整合層９１０は光ディテクタコンタクト層９０９上に配置され、ＩＶ族フォトニック集積回路に対するハイブリッド集積の精確さを確保する。この層は高Ｔｅドープされることができ（３×１０^１８ｃｍ^－３）、光エミッタのためのｎコンタクトとして作用する。厚さ整合層９１０の厚さは、集積回路の幾何学形状に依存する。例えば、シリコン導波路へと光を効率的に結合するためには、精確に、すなわちサブミクロンの精度でもって、ＩＩＩ－Ｖ族光エミッタの光学モードと導波路のカップラー（例えば、スポットサイズ変換器）を整合させなければならない。導波路およびその他の機能性シリコンブロットの深さは、使用される製造プラットフォーム（シリコン製造プロセスのような）に依存している。例えば、製造プロセスによっては、表面から深さ２マイクロメートルの埋め込み酸化膜、厚さ２２０ｎｍのシリコン導波路、および表面から６.６マイクロメートルの深さのシリコン導波路が得られてよい。厚さ整合層は、光エミッタ活性領域がシリコン導波路と、数百ナノメートル以内で整合するような仕方で調節されねばならない（事実上シリコン集積回路の表面から６.６マイクロメートルとなる必要がある）。他の製造設備においては、厚さおよび表面からの深さは大きく異なることができ、したがって厚さ整合層９１０は、それに応じて調節される必要がある。

【0076】

傾斜層９１１：厚さ整合層９１０には名目的に高ｎ型のＴｅドープ（３×１０^１８ｃｍ^－３）傾斜層が続いており、これは厚さ６０ｎｍであって４元のＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙ合金を含み、Ａｌの組成は０.１から０.３５へと線形に傾斜している。この傾斜層は、隣接する厚さ整合層９１０およびクラッドおよび導波路層９１２との間で、伝導帯および価電子帯の滑らかな遷移をもたらすように作製されている。

【0077】

クラッドおよび導波路層９１２：ｎ傾斜層９１１に続くのは厚さ１５００ｎｍのＡｌ_０.４５Ｇａ_０.５５Ａｓ_０.０４Ｓｂ_０.９６クラッドおよび導波路層９１２であり、３×１０^１７ｃｍ^－３の名目レベルまでＴｅドープされていて、クラッドおよび導波路層として作用する。クラッドおよび導波路層は光学モードを活性領域に閉じ込め、９１２よりも下側の層へと光学モードが漏れる可能性を減少させる機能を果たす。このことは、層を十分に厚く作製することによって確実になる。２２００ｎｍの発光波長については、厚さは典型的には１５００－２２００ｎｍのオーダである。この層はまた同時に低抵抗を確保するよう電気的にドープされているが、ドーピングによる自由キャリアの損失を十分に低く維持することが重要である。

【0078】

外側導波路層９１３：厚さ７００ｎｍのＡｌ_０.４５Ｇａ_０.５５Ａｓ_０.０４Ｓｂ_０.９６層であって、名目的に１×１０^１７ｃｍ^－３へとＴｅドープされており、光学モードについて外側導波路層として作用する。この層の厚さは、クラッドおよび導波路層９１２並びに外側導波路層９１３を通して伝搬される光学モードの８０－９５％が、これらの層にとどまるように選ばれる。したがって、外側導波路層９１３は、生じてくる自由キャリアの損失を低減させるように低ドープされている。

【0079】

組成的傾斜層９１４：低ＴｅのｎドープＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙ組成的傾斜層９１４は、０.４から０.２５へと線形に傾斜したＡｌ部分を含み、全体の厚さは１００ｎｍである。傾斜層９１４は、隣接する層の間、すなわち外側導波路層９１３と内側導波路層９１５の間で、伝導帯と価電子帯の滑らかな遷移をもたらすように構成されている。

【0080】

内側導波路層９１５：名目的に非ドープの、厚さ４２０ｎｍのＡｌ_０.２５Ｇａ_０.７５Ａｓ_０.０２Ｓｂ_０.９８内側導波路層である。この層９１５は意図的に非ドープであり、自由キャリアの吸収による損失を回避する。厚さは、所望とする光学モードおよび量子井戸（活性領域）の空間的な重なりのために最適化されている。この特定の例においては、重なりは１.４％である。

【0081】

量子井戸層９１６：内側導波路層９１５はまた、次の厚さ１３ｎｍの名目的に非ドープのＧａ_０.７Ｉｎ_０.３Ａｓ_０.０４Ｓｂ_０.９６量子井戸層９１６のための外側バリアとして作用する。厚さおよび正確な組成は、発光波長の条件に合致するように選択される。

【0082】

内側バリア層９１７：厚さ２０ｎｍのＡｌ_０.２５Ｇａ_０.７５Ａｓ_０.０２Ｓｂ_０.９８内側バリア層であり、量子井戸を分離してキャリアの局在化を確保する。バリアの厚さは、量子井戸間のバリアを介した波動関数の結合が無視できると同時に、光学モードとの所望の重なりが達成されるように選択される。この組成は、キャリアの閉じ込め条件に合致するように選択される。

【0083】

量子井戸層９１８：やはり厚さ１３ｎｍの第２のＧａ_０.７Ｉｎ_０.３Ａｓ_０.０４Ｓｂ_０.９６量子井戸層９１８が、内側バリア層９１７上に配置される。ここでは全ての機能性が量子井戸層９１６と同じである。

【0084】

Ｐ側導波路９１９：内側のＡｌ_０.２５Ｇａ_０.７５Ａｓ_０.０２Ｓｂ_０.９８ｐ側導波路であり、厚さ４２０ｎｍである。ここでは、機能性は内側導波路層９１５と同じである。

【0085】

傾斜層９２０：厚さ１００ｎｍのＢｅでｐドープされたＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙ傾斜層９２０であり、式中のＡｌは０.２５から０.４０へと傾斜し、またＡｓの組成はＧａＳｂ基板に対する格子整合を維持するために変化される。名目的なＢｅドーピングは５×１０^１６ｃｍ^－３である。傾斜層９２０は隣接する層、すなわちｐ側導波路９１９およびｐクラッド層９２１との間で伝導帯および価電子帯の滑らかな遷移をもたらすように構成されている。

【0086】

ｐクラッド層９２１：厚さ７００ｎｍのＢｅでドープされたＡｌ_０.４５Ｇａ_０.５５Ａｓ_０.０４Ｓｂ_０.９６ｐクラッド層９２１である。名目的なドーピングは８×１０^１６ｃｍ^－３である。ｐクラッド層の機能的な目的は、クラッドおよび導波路層９１２のそれと同一であり、ドーパントの種類のみが異なっている。ドープレベルは、自由キャリア関連および価電子帯間関連の吸収損失が増大しないように選択されている。

【0087】

高ｐドープクラッド層９２２：ｐクラッド層９２１と同じ組成の厚さ５００ｎｍの層であるが、より高くＢｅでｐドープされている（５×１０^１７ｃｍ^－３）。この高ｐドープクラッド層９２２の機能的な目的は、ｐクラッド層９２１のそれと同一であり、光学モードとの重なりが小さくなるにつれて、ドープレベルだけが増大されている。

【0088】

外側ｐ型クラッドおよび導波路層９２３：外側のｐ側クラッディングは、厚さ１０００ｎｍの、Ｂｅでｐドープされた、名目的なドーピングが５×１０^１８ｃｍ^－３であるＡｌ_０.４５Ｇａ_０.５５Ａｓ_０.０４Ｓｂ_０.９６外側ｐ型クラッドおよび導波路層９２３で終端している。この外側Ｐ側クラッドおよび導波路層９２３は光学モードを活性領域に閉じ込めるように作用し、光学モードが高ドープ傾斜層９２４およびコンタクト層９２５といった上側にある層へと漏れる可能性を低減させる。このことは、層を十分に厚く作製することによって確保される。２２００ｎｍの発光波長について、厚さは典型的には１０００-２２００ｎｍのオーダである。この層はまた同時に低抵抗を確保するよう電気的にドープされているが、ドーピングによる自由キャリアの損失を十分に低く維持することが重要である。

【0089】

傾斜層９２４：５０ｎｍのＢｅでｐドープされたＡｌ_ｘＧａ_１－ｘＡｓ_ｙＳｂ_１－ｙ傾斜層が配置され、５×１０^１８ｃｍ^－３のレベルまでｐドープされている。この傾斜層９２４は、隣接する層の間、すなわち外側ｐ型クラッドおよび導波路層９２３とコンタクト層９２５の間で、伝導帯と価電子帯の滑らかな遷移をもたらすように構成されている。

【0090】

コンタクト層９２５：厚さ１００ｎｍのＢｅで１×１０^１９ｃｍ^－３のレベルまで高ｐドープされたＧａＳｂのｐコンタクト層９２５である。この層の厚さは、コンタクト層全体にわたって一様な電流拡散が確保されるように選択され、半導体を変性して低抵抗のオーミックｐ側コンタクトの形成を可能にするように、ドープレベルは十分に高くされる。

【0091】

金属コンタクト９２６：金属コンタクト９２６は、マグネトロンスパッタリング、電子ビーム蒸着または類似の技術によって堆積されてよい。金属コンタクトの１つの典型的なスタックは、５ｎｍのＴｉ、５０ｎｍのＰｔおよび３００-２０００ｎｍのＡｕからなる。Ｔｉは半導体に対する良好な付着を確保し、これに対してＰｔは金に対する拡散バリアとして作用する。一般に、コンタクトの形成を可能にする多くの異なる金属層の組み合わせが当業者に知られている。

【0092】

絶縁層９２７：絶縁層９２７はデバイスを不動態化する。ＩＩＩ－Ｖ族デバイスの不動態化に使用される典型的な絶縁材料は酸化ケイ素または窒化ケイ素である。これらはマグネトロンスパッタリング、プラズマ援用化学蒸着、または類似の技術によって堆積される。絶縁材料の正確な化学量論は、屈折率の条件および他の必要とされる材料特性に基づいて選択される。

【0093】

図９におけるヘテロ構造は、同じ基板上にエピタキシャル成長されて機能的に相補型のデバイスへと製作され、面外幾何学形状において発光および受光を行う、光エミッタ（曲がりリッジ導波路利得チップ）および相補型光ディテクタアレイを概略的に表している。相補型デバイスは、ＩＶ族フォトニック集積回路に特定的にエッチングされたトレンチ内へとフリップチップ実装で集積可能であるような仕方で製造される。厚さ整合層９１０の厚さは、光エミッタがトレンチ内へと置かれ、光検出のために光ディテクタアレイが格子カプラーの上側に置かれた場合に、発光がＩＶ族導波路へと効率的に結合されるように選択される。

【0094】

したがって、図９におけるソリッドステートデバイスは、いずれも単一のエピタキシャル層スタック９３７から基板上にモノリシックに形成された、ソリッドステート光エミッタ９３０およびソリッドステート光ディテクタ９３５を含んでいる。光エミッタおよび光ディテクタは、光路媒体、例えば少なくとも１つのＩＶ族元素を含んでいてよいソリッドステート導波路媒体９２８によって光学的に結合される。ソリッドステート導波路媒体９２８は、例えばフォトニック集積回路であってよく、または光をエミッタからディテクタへと差し向けることのできる任意の媒体中の光学部品のセットであってよい。

【0095】

図示の実施形態において、エミッタのエピタキシャル層スタック９４０は、単一のエピタキシャル層スタック９３７をなす各層である第１の部分、すなわち全てが基板９０１上に配置されたコンタクト層９０２からコンタクト層９２５を含んでいる。エミッタのエピタキシャル層スタック９４０は、機能性エミッタ層（すなわち、厚さ整合／コンタクト層９１０からコンタクト層９２５まで）、および機能性エミッタ層のすぐ下側に配置され機能性エミッタ層を物理的に支持して機能性エミッタ層のための機械的基盤として機能する、単一のエピタキシャル層スタックの残りの層（すなわちコンタクト層９０２からコンタクト層９０９まで）の両者を含んでいる。ディテクタのエピタキシャル層スタック９４５は、全てが基板９０１上に配置された、コンタクト層９０２からコンタクト層９０９までを含んでいる。

【0096】

図示されているように、ディテクタのエピタキシャル層スタック９４５の最上部のエピタキシャル層（コンタクト層９０９）は、エミッタのエピタキシャル層スタック９３０の最上部のエピタキシャル層（コンタクト層９２５）よりも、半導体基板９０１に近く配置されている。これは、エミッタのエピタキシャル層スタック９４０が、単一のエピタキシャル層スタックの機能性エミッタ層および残りの層の両方を含んでいるためである。後者は、ディテクタのエピタキシャル層スタック９４５の層に対応している。エミッタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの各層である第１の部分を含んでいてよく、ディテクタのエピタキシャル層スタックの複数のエピタキシャル層は、単一のエピタキシャル層スタックの最下部のサブセットの各層である第２の部分から本質的になっていてよい。幾つかの実施形態において、これは逆であってよく、エミッタのエピタキシャル層スタック９４０の最上部のエピタキシャル層が、ディテクタのエピタキシャル層スタックの最上部のエピタキシャル層よりも、半導体基板９０１に近く配置されていてよい。

【0097】

図９に図示されているように、幾つかの実施形態において、ディテクタのエピタキシャル層スタックは以下の層を含んでいる：
（ｉ）半導体基板上に配置され、ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）第１のコンタクト層上に配置され、ドーパントと同じ型の多数キャリアの流れを阻止し、多数キャリアと反対の型の少数キャリアの流れを許容するように構成されたＩＩＩ－Ｖ族非ドープバリア層；
（ｉｉｉ）ＩＩＩ－Ｖ族非ドープバリア層上に配置され、第１のコンタクト層のドーパントと同じ型のドーパントを含んでいる低ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｖ）光吸収層上に配置され、ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含んでいてよい。

【0098】

ユニポーラデバイスにおいては、第１および第２のコンタクト層並びに光吸収層はすべて同じ型のドーパントを含む。他方、トンネル接合デバイスにおいては、第１および第２のコンタクト層は異なる型のドーパントを含む。

【0099】

幾つかの実施形態において、光学デバイスはＰＩＮディテクタを含んでいてよい。その場合、エピタキシャルスタックは以下の層を含んでいる：
（ｉ）ｐ型またはｎ型ドーパントを含んで意図的に高ドープされたＩＩＩ－Ｖ族半導体層を含む第１のコンタクト層；
（ｉｉ）非ドープＩＩＩ－Ｖ族半導体層を含む光吸収層；および
（ｉｉｉ）ｐ型またはｎ型ドーパントを含んでいる第２の高ドープＩＩＩ－Ｖ族半導体層を含む第２のコンタクト層を含んでいてよい。

【0100】

ＰＩＮデバイスにおいては、第１および第２のコンタクト層は異なる型のドーパントを含んでいる。

【0101】

幾つかの実施形態において、エミッタのエピタキシャル層スタックは、組成の異なる２つのＩＩＩ－Ｖ族半導体合金層の間に配置されたＩＩＩ－Ｖ族半導体合金層を含むＩＩＩ－Ｖ族半導体層のスタックを含んでいる活性領域を含み、この活性領域は再結合および／または緩和によって光を発生するように構成されている。サブバンド間緩和によって光の発生が達成される活性領域の例には、以下のＩＩＩ－Ｖ族の層順序が含まれうる：１.４ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／３.５ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／１.６ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／３.４ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／０.６ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／０.４５ｎｍのＡｌＡｓ／１.２ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／１.４ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／１.３ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／２.７ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／１.０５ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／５.６ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／１.１ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／４.９ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ／１.３ｎｍのＡｌ_{０.６３５}Ｉｎ_{０.３６５}Ａｓ／４.５ｎｍのＧａ_０.４Ｉｎ_０.６Ａｓ。この層順序は伝導帯に複数のミニバンドを形成し、電子はそれらの間で放射的に緩和されてエネルギーを有する光子を発生するが、これは８μｍの発光波長に対応する。その全内容をここでの参照によって本願に取り入れる、ヴィズバラスらの「高いスロープ効率において８μｍ波長で発光する注入領域の短い量子カスケードレーザ」ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ、Ｖｏｌ.２１、Ｎｏ.１９（２００９年１０月）１３８４－１３８６を参照。十分な利得をもたらすために、こうした層スタックは６４回繰り返してよい。２つの量子井戸を備えた２２００ｎｍの光エミッタについての上述の説明は、光が帯域間再結合によって発生される活性領域の例を示すものである。

【0102】

図９に示された相補型デバイスの例は、標準的なＩＩＩ－Ｖ族製造技術によって処理可能である。当業者には周知であるように、最初にリソグラフィ工程を行って、エミッタ側を被覆し、ディテクタ側のエピタキシャル層を露出させることができる。次いで、エミッタ層はディテクタコンタクト層に至るまで、例えばケミカルエッチングまたはリアクティブイオンエッチングによって除去することができる。次いで付加的なリソグラフィ工程およびエッチング工程を用いて、コンタクトリングを構成し、光エミッタのメサを構成し、絶縁コーティングおよび金属層を堆積およびパターニングし、完全に機能するモノリシック相補型デバイスを規定することができる。

【0103】

図１０は、曲がりリッジ導波路光エミッタ１００１およびコンタクトパッド１００３を備えた６つの円形フォトディテクタ１００２のアレイを有する、個片化されたＩＩＩ-Ｖ族相補型チップの上面図を例示している。実際においては、ディテクタのメサおよびコンタクトパッドは所望とする任意の形状であることができ、円形や矩形に限定されるものではない。

【0104】

図１１ａ-図１１ｃを参照すると、想定されるハイブリッド集積化の状況が示されている。ＳＯＩプラットフォーム上で作製されたＩＶ族集積回路を含み、埋め込み酸化物（ＢＯＸ）の層が備えられ、光の導波はシリコン導波路を介して行われる。一般に、エミッタからの光のルーティングは、例えば任意のＩＶ族フォトニック集積回路で行うことができ、そこではＩＶ族プラットフォームは、例えばＳｉ、ＳＯＩ、Ｇｅ、および／またはＧＯＩプラットフォームその他であってよい。

【0105】

具体的には、図１１ａは、シリコンフォトニック集積回路１１０１に集積されたＩＩＩ－Ｖ族相補型チップ１１０２の上部側の概略図を示している。これら２つを結ぶ黒線１１０３は、光を導くシリコン導波路を表している。ＡＡ’およびＢＢ’は、それぞれ図１１ｂおよび図１１ｃに詳細を示す特定の断面を表している。図１１ｂに表された断面は、本発明の実施形態の主要な側面を例示している。ここにおいては、例えばＧａＳｂ基板１２０１上に、フォトディテクタ構造を先に成長させ、その上に光エミッタ構造を同じプロセスにおいて実現することにより、その上に相補型ＩＩＩ-Ｖ族デバイスが実現されることを看取できる。図１１ｂにおいては、フォトディテクタのメサ１２０３と、光の生成が行われる光エミッタの活性領域１２０２が描かれている。活性領域において生成された光は、図面の紙面に対して垂直に発光され、図面の面内の構成において検出される（ディテクタ１２０３に結合される）。以下の特徴が示されている：Ｓｉ材料１２０５（基板および導波路）、酸化ケイ素層１２０４（埋め込みおよび上部）、矢印で描かれたフォトニック集積回路からフォトディテクタへの光の外部結合を可能にする格子カップラーのような機能性構造１２０６、金属コンタクトパッド１２０７、光エミッタのコンタクトを分離する電気絶縁体の概略的な表示１２０８、および、フォトニック集積回路内にエッチングされてＩＩＩ－Ｖ族構造のフリップチップ実装を可能にする特定のトレンチ１２０９。

【0106】

図１１ｃはＢＢ’断面を表しており、そこでは全ての符号は図１１ｂにおけるものと同じであり、ＩＩＩ－Ｖ族相補型チップ１２０１が同じ基板上にあり（全部のヘテロ層と共に）、光が発光される活性領域１２０２、酸化ケイ素１２０４、シリコン１２０５およびメタライゼーション１２０７を備える。

【0107】

説明した本発明の実施形態は単に例示的であることを意図しており、多くの変形例および修正例が、特許請求の範囲に規定した本発明の範囲内にあることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5a】

【図5b】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11a】

【図11b】

【図11c】

【国際調査報告】