(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-02
(54)【発明の名称】トランジスタにおいてドーパントプロファイルを制御するためのスルーゲート共インプラント種
(51)【国際特許分類】
H01L 21/336 20060101AFI20230222BHJP
H01L 21/8234 20060101ALI20230222BHJP
H01L 21/266 20060101ALI20230222BHJP
H01L 21/265 20060101ALI20230222BHJP
【FI】
H01L29/78 301H
H01L29/78 301L
H01L27/088 B
H01L21/265 M
H01L21/265 V
H01L21/265 602C
H01L21/265 602B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022538078
(86)(22)【出願日】2020-12-21
(85)【翻訳文提出日】2022-08-16
(86)【国際出願番号】 US2020066313
(87)【国際公開番号】W WO2021127616
(87)【国際公開日】2021-06-24
(32)【優先日】2019-12-20
(33)【優先権主張国・地域又は機関】US
(32)【優先日】2020-12-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】マハリンガム ナンダクマール
(72)【発明者】
【氏名】ブライアン エドワード ホーナン
(72)【発明者】
【氏名】リー ジェン チョイ
【テーマコード(参考)】
5F048
5F140
【Fターム(参考)】
5F048AA01
5F048AB03
5F048BA01
5F048BB04
5F048BB05
5F048BB09
5F048BB14
5F048BC06
5F048BE01
5F048DA25
5F048DA27
5F140AA06
5F140AC33
5F140BA01
5F140BA05
5F140BB13
5F140BB15
5F140BB16
5F140BC02
5F140BC06
5F140BC07
5F140BC17
5F140BD05
5F140BF01
5F140BF04
5F140BF05
5F140BG08
5F140BG12
5F140BG14
5F140BH14
5F140BH15
5F140BH21
5F140BK02
5F140BK13
(57)【要約】
説明される例において、集積回路(IC)が、半導体基板(106)内に形成される金属酸化物半導体(MOS)トランジスタ(100)を含む。トランジスタ(100)は、基板(106)の表面の上に形成されるゲート構造(104)と、ゲート構造(104)の両側の基板内に形成される第1の導電型を有するソース及びドレイン領域とを含む。第2の反対の導電型を有するウェル領域(112)が、ゲート構造(104)の下のソース及びドレイン領域の間にある。ウェル領域(112)は、ウェルドーパント及びスルーゲート共インプラント種を含む。ウェルドーパント及び共インプラント種は、基板(106)の表面からウェル領域(112)内に延在するレトログレードプロファイルを有する。
【特許請求の範囲】
【請求項1】
集積回路(IC)であって、
半導体基板内に形成される金属酸化物半導体(MOS)トランジスタを含み、
前記MOSトランジスタが、
前記基板の表面上に形成されるゲート構造と、
前記ゲート構造の両側の前記基板内に形成され、第1の導電型を有するソース及びドレイン領域と、
前記ゲート構造の下の前記ソース及びドレイン領域の間に、第2の、反対の導電型を有するウェル領域と、
を含み、
前記ウェル領域が、ウェルドーパント及びスルーゲート共インプラント種を含み、前記ウェルドーパント及び前記共インプラント種が、前記基板の前記表面から前記ウェル領域内に延在するレトログレードプロファイルを有する、
IC。
【請求項2】
請求項1に記載のICであって、前記スルーゲート共インプラント種が、炭素、フッ素、及び窒素の1つ又は複数を含む、IC。
【請求項3】
請求項1に記載のICであって、前記ウェルドーパントが、ホウ素及びインジウムの1つ又は複数、或いは、リン、砒素、及びアンチモンの1つ又は複数を含む、IC。
【請求項4】
請求項1に記載のICであって、前記MOSトランジスタがn型MOSトランジスタであり、前記ウェルドーパントがp型ドーパントを含む、IC。
【請求項5】
請求項1に記載のICであって、前記共インプラント種がピーク濃度プロファイルを有し、前記ピーク濃度プロファイルが、前記ゲート構造直下で前記基板表面から第1の距離だけ離間され、前記ソース及びドレイン領域直下で前記基板表面から第2の一層大きい距離だけ離間されるIC。
【請求項6】
請求項1に記載のICであって、前記ウェル領域のウェルドーパント種がピーク濃度プロファイルを有し、前記ピーク濃度プロファイルが、前記ゲート構造直下で前記基板表面から第1の距離だけ離間され、前記ソース及びドレイン領域直下で前記基板表面から第2の一層大きい距離だけ離間される、IC。
【請求項7】
請求項1に記載のICであって、前記ゲート構造の両側に形成されるハロ領域を更に含む、IC。
【請求項8】
請求項1に記載のICであって、前記ソース及びドレイン領域の間に形成されるソース/ドレイン拡張領域を更に含む、IC。
【請求項9】
請求項8に記載のICであって、前記ソース/ドレイン拡張領域が前記ソース及びドレイン領域より低いドーパント濃度を有する、IC。
【請求項10】
請求項1に記載のICであって、前記ゲート構造が、ゲート酸化物層の上のポリシリコンを含む、IC。
【請求項11】
請求項1に記載のICであって、前記MOSトランジスタが、第1の厚みを備えるゲート誘電体を有するコアMOSトランジスタと、第2の一層大きい厚みを備えるゲート誘電体を有する非コアMOSトランジスタとを含み、前記スルーゲート共インプラント種が、前記コアMOSトランジスタ及び前記非コアMOSトランジスタの各々の、前記ドレイン領域と前記ソース領域との間の前記ゲート構造の下の前記基板内にある、IC。
【請求項12】
集積回路を形成する方法であって、前記方法が、
基板の表面上にゲート構造を形成することと、
前記ゲート構造のいずれかの側の前記基板内にソース/ドレイン領域を形成することと、
チャネル領域を確立するために、前記基板内にドーパントを注入することと、
前記ゲート構造を介して前記基板内に共インプラント種を注入することと、
前記ドーパント及び前記共インプラント種の両方を注入した後に、前記ゲート構造の下の前記基板内に前記ドーパントのレトログレードプロファイルを提供するためにアニーリングすることと、
を含む、方法。
【請求項13】
請求項12に記載の方法であって、前記共インプラント種が、約10keV~約40keVの範囲内のエネルギーレベルで注入される、方法。
【請求項14】
請求項12に記載の方法であって、前記ドーパントが、前記共インプラント種の後に注入される、方法。
【請求項15】
請求項12に記載の方法であって、前記ソース領域と前記ドレイン領域との間の前記ゲート構造の両側に近接する前記基板内にソース/ドレイン拡張領域を形成することを更に含む、方法。
【請求項16】
請求項15に記載の方法であって、前記ドーパントが、前記ゲート構造を介して、前記ソース/ドレイン拡張領域の間の前記チャネル領域に注入される、方法。
【請求項17】
請求項12に記載の方法であって、前記ソース/ドレイン領域の間の前記基板内にハロ領域を形成することを更に含む、方法。
【請求項18】
請求項12に記載の方法であって、前記ドーパントがホウ素種を含み、前記共インプラント種が炭素を含む、方法。
【請求項19】
トランジスタであって、
基板と、
前記基板の表面の上に形成されるゲート構造であって、誘電体層の上のゲート電極を含む前記ゲート構造と、
前記ゲート構造の両側に近接する前記基板内に形成されるソース/ドレイン拡張領域と、
前記ゲート構造の両側に近接する前記基板内に形成されるソース/ドレイン領域であって、前記ソース/ドレイン拡張領域より更に遠くに離間される前記ソース/ドレイン領域と、
前記ゲート構造の両側に形成されるハロ領域であって、各ハロ領域が、前記ゲート誘電体、前記ソース/ドレイン領域の一方、及び前記ソース/ドレイン拡張領域の一方に接する、前記ハロ領域と、
ドーパント及びスルーゲート共インプラント種と、
を含み、
前記ドーパント及びスルーゲート共インプラント種が、前記ドレイン領域と前記ソース領域との間の前記基板内にあり、前記ドーパントがレトログレードプロファイルを有し、前記レトログレードプロファイルが、前記基板の前記表面に直交する方向に沿って、前記基板内の前記ドーパントの濃度を定義し、前記ドーパントの前記濃度が、前記基板の前記表面から、ピーク濃度を有する前記基板の前記表面から離間された位置まで増加し、前記ピーク濃度を有する前記位置から前記方向に沿って減少する、トランジスタ。
【請求項20】
請求項19に記載のトランジスタであって、前記スルーゲート共インプラント種が、炭素、フッ素、又は窒素の1つを含み、前記ドーパントが、ホウ素又はリンの1つを含む、トランジスタ。
【請求項21】
集積回路(IC)であって、
半導体基板内又は半導体基板の上に形成される第1のトランジスタと、
前記半導体基板内又は前記半導体基板の上に形成される第2のトランジスタと、
を含み、
前記第1のトランジスタが、第1のソース領域及び第1のドレイン領域と、第1のゲート構造と、第1のウェル領域とを含み、
前記第1のソース領域及び第1のドレイン領域が両方とも、前記基板内に形成される第1の導電型を有し、
前記第1のゲート構造が、前記第1のソース領域と前記第1のドレイン領域との間の前記基板の表面の上に形成され、前記第1のゲート構造が、第1の方向において前記基板の上で横方向に向けられた長軸を有し、
前記第1のウェル領域が、前記第1のゲート構造の下であり前記第1のソース領域と前記第1のドレイン領域との間に、第2の反対の導電型を有し、前記第1のウェル領域が、ウェルドーパント及び第1の共インプラント種を含み、前記ウェルドーパント及び前記第1の共インプラント種が、前記基板の前記表面から前記第1のウェル領域内に延在するレトログレードプロファイルを有し、
前記第2のトランジスタが、第2のソース領域及び第2のドレイン領域と、第2のゲート構造と、第2のウェル領域とを含み、
前記第2のソース領域及び第2のドレイン領域が両方とも、前記基板内に形成される前記第1の導電型を有し、
前記第2のゲート構造が、前記第2のソース領域と前記第2のドレイン領域との間の前記基板の前記表面の上に形成され、前記第2のゲート構造が、前記第1の方向にほぼ直交する第2の方向において、前記基板の上で横方向に向けられた長軸を有し、
前記第2のウェル領域が、前記第2のゲート構造の下であり前記第2のソース領域と前記第2のドレイン領域との間にあり、前記第2のウェル領域が、前記ウェルドーパント及び第2の共インプラント種を含み、前記ウェルドーパント及び前記第2の共インプラント種が、前記基板の前記表面から前記第1のウェル領域内に延在するレトログレードプロファイルを有する、
IC。
【請求項22】
請求項21に記載のICであって、更に、
前記第1のソース領域と前記第1のドレイン領域との間の前記基板内の第1のハロ領域と、前記第2のソース領域と前記第2のドレイン領域との間の前記基板内の第2のハロ領域とを含み、
前記第1及び第2のハロ領域が、前記第2の導電型を有し、前記第1のハロ領域が、前記第1のゲート構造の下で第1の距離だけ横方向に離間され、前記第2のハロ領域が、前記第2のゲート構造の下で第2の一層大きい距離だけ横方向に離間される、
IC。
【請求項23】
請求項21に記載のICであって、前記第1のゲート構造が、第1の厚みを有する第1のゲート誘電体を含み、前記第2のゲート構造が、第2の一層大きい厚みを有する第2のゲート誘電体を含む、IC。
【請求項24】
請求項21に記載のICであって、前記第1及び第2の共インプラント種の各々が、炭素、窒素、及びフッ素からなる群から選択される、IC。
【請求項25】
請求項21に記載のICであって、前記第1の導電型がn型であり、前記第2の導電型がp型である、IC。
【発明の詳細な説明】
【技術分野】
【0001】
本記載は、ドーパントプロファイルを制御するためのスルーゲート共インプラント種を備えるトランジスタ及びトランジスタ製造方法に関する。
【背景技術】
【0002】
ダイ上でのデバイスの製造中に、デバイスパラメータ間で局地的及び広域的に不一致が発生し得る。例えば、閾値電圧、最大トランスコンダクタンス、及びドレイン電流における変動においてトランジスタ不一致が発生し得る。一例として、ドーピングプロファイルにおける変動がトランジスタ不一致に影響を与え得る。不一致を改善するための一般的なアプローチは、ダイ上のトランジスタデバイスの面積(例えば、幅及び/又は長さ)を増やすことである。しかしながら、このアプローチでは、デバイスが大きくなり、ダイ上のデバイス密度が低下する。従って、不一致を改善し、しかもデバイスの小型化及び集積回路のデバイス密度の向上を可能とするアプローチが必要とされている。
【発明の概要】
【0003】
説明される例において、集積回路(IC)が、半導体基板内に形成される金属酸化物半導体(MOS)トランジスタを含む。このトランジスタは、基板の表面上に形成されるゲート構造と、ゲート構造の両側の基板内に形成される第1の導電型を有するソース及びドレイン領域とを含む。第2の反対の導電型を有するウェル領域が、ゲート構造の下のソース及びドレイン領域の間にある。ウェル領域は、ウェルドーパント及びスルーゲート共インプラント種を含む。ウェルドーパント及び共インプラント種は、基板の表面からウェル領域内へ延在するレトログレードプロファイルを有する。
【0004】
別の説明される例は、集積回路を形成する方法に関する。この方法は、基板の表面上にゲート構造を形成することと、ゲート構造のいずれかの側の基板内にソース/ドレイン領域を形成することとを含む。チャネル領域を確立するためにドーパントが基板内に注入される。共インプラント種がゲート構造を介して基板内に注入される。この方法はまた、ゲート構造の下の基板内にドーパントのレトログレードプロファイルを提供するために、ドーパントと共インプラント種の両方を注入した後、アニーリングすることも含む。
【0005】
更なる説明される例において、集積回路(IC)が、半導体基板内又は半導体基板の上に形成される第1及び第2のトランジスタを含む。第1のトランジスタは、第1のソース領域及び第1のドレイン領域を含み、両方とも基板内に形成される第1の導電型を有する。第1のトランジスタはまた、第1のソース領域と第1のドレイン領域との間の基板の表面上に形成される第1のゲート構造を含み、第1のゲート構造は、基板の上で第1の方向に横方向に向けられた長軸を有する。第1のトランジスタはまた、第1のゲート構造の下の、第1のソース領域と第1のドレイン領域との間に、第2の反対の導電型を有する第1のウェル領域を含む。第1のウェル領域は、ウェルドーパント及び第1の共インプラント種を含み、ウェルドーパント及び第1の共インプラント種は、基板の表面から第1のウェル領域内に延在するレトログレードプロファイルを有する。第2のトランジスタは、第2のソース領域及び第2のドレイン領域を含み、両方とも基板内に形成される第1の導電型を有する。第2のトランジスタはまた、第2のソース領域と第2のドレイン領域と間の基板の表面の上に形成される第2のゲート構造を含む。第2のゲート構造は、第1の方向にほぼ直交する第2の方向に基板上で横方向に向けられた長軸を有する。第2のトランジスタはまた、第2のゲート構造の下の、第2のソース領域と第2のドレイン領域との間に、第2のウェル領域を含む。第2のウェル領域は、ウェルドーパント及び第2の共インプラント種を含み、ウェルドーパント及び第2の共インプラント種は、基板の表面から第1のウェル領域内に延在するレトログレードプロファイルを有する。
【図面の簡単な説明】
【0006】
【0007】
【
図2】
図1のトランジスタにおけるドーパントプロファイルを示すグラフである。
【0008】
【
図3】トランジスタを製造する例示の方法を示すフローチャートである。
【0009】
【
図4】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【
図5】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【
図6】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【
図7】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【
図8】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【
図9】
図3の方法に従った製造の種々の段階におけるトランジスタの例を示す断面図である。
【0010】
【
図10】例示の非コアトランジスタの上面図である。
【0011】
【
図11】スルーゲート種注入の例を示す、線11-11で切った
図10のトランジスタの断面図である。
【0012】
【0013】
【
図13】ハロ注入及びスルーゲート種注入の例を示す、線13-13で切った
図12のトランジスタの断面図である。
【0014】
【
図14】拡散制御種のスルーゲート注入を示すトランジスタの別の例の断面図である。
【0015】
【
図15】拡散制御種のスルーゲート注入を示す、トランジスタの更に別の例の断面図である。
【0016】
【
図16】異なる方法に従って製造されたトランジスタについて、不一致対閾値電圧を示すグラフである。
【0017】
【
図17】異なる方法に従って製造された異なるサイズの非コアトランジスタについて、不一致対面積
-1/2を示すグラフである。
【0018】
【
図18】異なる方法に従って製造されたトランジスタについて、ボディ効果対閾値電圧を示すグラフである。
【0019】
【
図19】異なる方法に従って製造された異なるサイズのコアトランジスタについて、不一致対面積
-1/2を示す別のグラフである。
【発明を実施するための形態】
【0020】
例示の実施形態は、改善された不一致を示すトランジスタ、及びそういったトランジスタを含む集積回路に関する。例えば、1つ又は複数の金属酸化物半導体(MOS)トランジスタが、ドレイン領域とソース領域の間のゲート構造の下に位置する基板のチャネル領域内にドーパント及びスルーゲート共インプラント種を含む。ドーパント種は、ウェルドーパント及びチャネルドーパントを含み得る。共インプラント種は、ゲート構造(例えば、ポリシリコン及びゲート誘電体層)を通過して基板内に入るのに充分なエネルギーで注入される。製造の間、共インプラント種は、アニーリングに応答して、レトログレードのドーパントプロファイルを確立するために、ドーパント種の拡散を制御する(例えば、遅延させる)。或る例において、レトログレードプロファイルは、基板の表面から、基板の表面から離間された或るピーク濃度を有する位置まで増加し、その後、ピーク濃度を有する位置から、基板の表面から更に離れて減少するドーパント濃度を提供する。ドーパント濃度のレトログレードプロファイルは、既存のアプローチと比べて、トランジスタパラメータにおいて、改善された(例えば、低減された)不一致を提供し得る。不一致における改善は、局地的(例えば、所与のダイ又はダイの領域にわたって)であり得、及び/又はバッチにわたって広域的に展開し得る。
【0021】
幾つかの例において、トランジスタは、ゲート構造の両側に形成されるソース/ドレイン拡張領域を含み得る。トランジスタはまた、ゲート構造の両側に形成されるハロ領域を含み得る。本明細書に開示されるアプローチは、コアトランジスタ(例えば、デジタル論理ゲート内のトランジスタ)及び非コアMOSトランジスタ(例えば、アナログフレンドリトランジスタ又はI/Oトランジスタ)を含むn型MOSトランジスタ並びにp型MOSトランジスタを製造するために用いられ得る。
【0022】
例えば、「コア」トランジスタは概して、IC上の論理ゲート(ブール論理ゲート(即ち、AND、OR、NOT、XOR、XNOR)に対して用いられ、典型的に、より高速な動作のために、より小さい形状のデバイス、例えば、より短いゲート長を含む。コアトランジスタはまた、相対的に低い電源電圧で動作するように、より薄いゲート誘電体(酸化換算膜厚又はEOTに関して)を含み得る。I/Oトランジスタ等の「非コア」トランジスタは、外部デバイスと相互作用するように設計され得、典型的に、IC上のコアトランジスタと比較してより高い電圧で動作するために、より厚みのあるゲート誘電体を含むより大きい形状(例えば、ゲート長)のデバイスを含む。例えば、I/O及びアナログフレンドリトランジスタは、より高い電圧(例えば、1.2~10ボルト)、例えば1.8ボルト、2.5ボルト、又は3.3ボルト等を維持し得、約0.2~1.0ボルトの閾値電圧を有するが、コアトランジスタは、最大わずか1.7ボルトを維持し得、その閾値電圧は約0.1~0.5ボルトであり得る。アナログフレンドリトランジスタは、コアトランジスタより長いゲート長及び長いチャネルを有し得るため、本明細書で説明されるスルーゲート拡散制御インプラントがない場合、NMOSデバイスにおいて、より大きいホウ素拡散が発生し得る。本明細書で開示されるスルーゲート拡散制御インプラントは、コア及び非コアトランジスタに関して説明されているが、開示される原理は、他のトランジスタ技術に利益をもたらすために適用可能であり得る。
【0023】
図1は、スルーゲート共インプラント種の注入102を示すMOSトランジスタ100の一部の例を示す。本明細書で用いられるように、用語「共インプラント種」は、炭素及び/又は窒素及び/又はフッ素を含むものとして定義される。トランジスタ100は、図示されていないソース/ドレイン領域を含む。トランジスタ100はまた、ゲート構造104、及び、例えば、NMOSトランジスタに対してはp型、PMOSトランジスタに対してはn型等、適切にドープされたウェル領域112を含む。ウェル領域112は、ウェル領域112内に相対的に均一に分布されたウェルドーパントと、ゲート構造104の下で表面110の近くのウェル領域112の部分に相対的に局所化されたチャネルドーパントとを含み得る。共インプラント種は、ゲート構造104を通過してウェル領域112内に入るために充分なエネルギーで注入され、ゲート構造の下の図示されていないドレイン及びソース領域の間に位置するチャネル領域の特性に影響を与える。注入エネルギーレベルは、ゲート構造104の厚み及び使用されるドーパント種に応じて変動し得、例えば10keV~約100keVの範囲である。或る例において、スルーゲート共インプラント種は、炭素、窒素、又はフッ素の1つを含む。例として、ゲート構造104(例えば、ポリシリコンを含む)が約70nm~約200nmの厚みを有し、注入102の傾斜角が約0度~7度の範囲である場合、注入エネルギーは、炭素の場合18keV~80keV、窒素の場合20keV~100keV、フッ素の場合30keV~110keVの範囲であり得る。幾つかの例において、一層大きい傾斜角(例えば、最大約45度)が用いられ得、その場合、基板内に同じ注入深さを達成するように、注入エネルギーは相応に増加され得る。共インプラント種に対する例示の注入線量は、約1E12イオン/cm
2~約2E14イオン/cm
2である。
【0024】
注入102の後、共インプラント種の濃度プロファイルは、ウェル領域112内で深さと共に変動する。共インプラント種のピーク濃度が、基板106の表面110の近くに位置し得、残りのプロファイルは、チャネルドーパントの濃度プロファイルに、全部ではないとしてもほぼ重なり得る。これによって、共インプラントが、アニーリング中のチャネルドーパントの拡散を制御でき、その結果、チャネルドーパントの所望のレトログレードプロファイルが得られる(例えば、
図2及びこれ以降の説明を参照)。例えば、スルーゲート共インプラント種は、チャネルドーパントの拡散を制御する(例えば、遅延させる)ことを予期される。チャネルドーパントは、ゲート構造104を介して注入され得るか、或いは、ゲート構造104を形成する前にウェル領域112に注入され得る。トランジスタ100がn型MOSトランジスタである例では、チャネルドーパントは、ホウ素等のp型ドーパントを含む。トランジスタ100がp型MOSトランジスタである例では、ドーパントはリン等のn型ドーパントを含む。
【0025】
アニーリング(例えば、急速熱アニーリング等の超高温アニーリング)に応答して、共インプラント種は、仮想線108によって示される、基板の表面110に直交する方向に沿って、基板106内にレトログレードプロファイルを確立するように、ドーパント種の拡散を制御し得る。チャネルドーパントはまた、アニーリングに応答して活性化される。
【0026】
図2は、ウェルドーパント及びチャネルドーパントの濃度202、及びスルーゲート拡散制御種の濃度204について、表面からの距離の関数としての濃度のグラフ200を示す。図示されるように、濃度202は、レトログレードドーパントプロファイルを、
図1の仮想線108に関する表面からの距離の関数として示す。図示されるように、濃度202は、基板の表面から、基板の表面から離間された或る位置におけるピーク濃度206まで増加し、その後、基板の表面から更に離れた距離においてピーク濃度から減少する。或る例において、ピーク濃度206は、表面における濃度の1.5倍より大きい。
図2に示される例において、スルーゲート共インプラント種の濃度204のピークが、ウェルドーパントの濃度202より表面の近くで発生する。
【0027】
本明細書に説明されるように、チャネルドーパント濃度のレトログレードプロファイルを含むように作られたトランジスタは、より高いボディ効果を示し得る。そのようなトランジスタの閾値電圧は、必ずしも主に表面ドーピングに依存するわけではなく、むしろ、チャネル領域におけるチャネルドーパントの濃度深さ傾斜によって支配され得る。チャネルドーパント濃度深さ傾斜は、次に、共インプラントによって良好に制御され得る。これにより、局地的な閾値電圧不一致が大幅に減少することが予期される。更に、チャネルドーパントのレトログレードプロファイルはまた、トランジスタ電流電圧(IV)曲線の局地的(ダイにわたって)及び広域的(ウェハにわたって)両方の変動と、閾値電圧、駆動電流、及びトランスコンダクタンス(gm)等のトランジスタの関連パラメータを低くし得る。従って、ICダイ上の、より小さいトランジスタデバイスが、所望のデバイス仕様の範囲内で動作し得る。
【0028】
ここで
図3を参照すると、半導体基板上に1つ又は複数のトランジスタを形成するための例示の方法300が提示されている。方法300に説明される動作は図示された順に提示されているが、本開示は、説明される動作を、半導体デバイス製造の制約と一貫する異なる順で実装することも想定している。
図4~
図9は、方法300に従った製造の種々の段階におけるトランジスタ400の例を示す断面図である。方法300は、本明細書に説明される任意のトランジスタデバイス(例えば、トランジスタ100、400、1000、1200、1400、又は1500)を製造するために用いられ得る。
【0029】
方法300は、アイソレーション構造が形成される301で始まる。一例として、アイソレーション構造は、基板内に形成されるシャロートレンチアイソレーション(STI)構造である。他の例において、フィールド酸化領域等のアイソレーションを提供するために、例えば、シリコンの局所酸化(LOCOS)領域、又は注入されたアイソレーション領域等の他のタイプのアイソレーション技術が用いられ得る。アイソレーション構造は、トランジスタ400が形成される活性領域を横方向に結合し得る。
【0030】
302で、ウェル及びチャネルドーパントが活性領域内の基板内に注入される。ウェルドーパントは、例えば、NMOSデバイスに対してはp型又はPMOSデバイスに対してはn型の、デフォルトのドープ型及び活性領域のレベルを設定する。チャネルドーパントは、基板の上での閾値電圧動作を設定し、動作の間のチャネルの深さを決定するために注入される。ウェルドーパントについて説明したように、チャネルドーパントは、NMOS又はPMOSトランジスタのどちらが製造されているかに従って、1つ又は複数のp型ドーパント(例えば、ホウ素、インジウム、又はその他のドーパント種)、又はn型ドーパント(例えば、リン、アンチモン、又は砒素)を含み得る。
【0031】
或る例では、302で、ウェル領域を形成するようにホウ素が注入され、チャネルドーパントとしてインジウムが注入される。インジウムは、約50keV~約150keVの範囲内のエネルギーで、約1E12イオン/cm2~約1E13イオン/cm2の間の範囲内の線量で注入され得る。別の例として、ホウ素がチャネルドーパントとして注入され得る。例えば、約1E12イオン/cm2~約8E12イオン/cm2の範囲内のホウ素線量(例えば、11B)が、約10keV~約20keVの範囲内のエネルギーレベルで注入され得る。方法300の一部として、チャネル領域内に、他のドーパントが他の線量及び他のエネルギーレベルで注入され得る。
【0032】
303で、ゲート構造が基板の表面の上に形成される。例えば、
図4に示されるように、ゲート誘電体層402が基板406の表面404の上に形成される。ゲート誘電体層402の層は、例えば、高k誘電体材料を含み得る。本明細書で用いられるように、「高k」誘電体は、7.8より大きい相対誘電率又はk値を有し、これは従来のシリカのk値の少なくとも2倍である。例えば、ポリシリコン、SiGe、又は金属を堆積させること等によって、ゲート誘電体層402の上にゲート電極層408が形成される。コアトランジスタ及び非コアトランジスタが同じ基板上に形成される場合等の幾つかの例において、ゲート誘電体層402は、異なる供給電圧許容差を有するデバイス(例えば、コアトランジスタ及び非コアトランジスタ)を実装するために、基板406にわたって厚み及び/又は組成が変化する1つ又は複数の異なる層として基板表面404に形成され得る。基板406は概して、半導体ウェハ又はウェハ上の1つ又は複数のダイ、並びに、任意のタイプの半導体及び/又はその上に成長した及び/又は半導上に堆積されたエピタキシャル層等の、任意のタイプの半導体ボディ(例えば、シリコン、SiGe、SOI)を含み得る。
【0033】
ゲート電極層408及びゲート誘電体層402は、パターン化及びエッチングされて、
図5に示されるようなゲート構造500を形成する。ゲート構造500は、ゲート誘電体502及びゲート電極508を含む。ゲート電極層408及びゲート誘電体層402のパターニングは(本明細書に開示されるすべてのマスキング及び/又はパターニングと同様に)、リソグラフィ技法を介する等の任意の適切な手法で実施され得る。リソグラフィは、例えば、広義では、種々の媒体間で1つ又は複数のパターンを転写するためのプロセスを指す。リソグラフィにおいて、例えば、パターンが転写される1つ又は複数の層の上に感光性レジストコーティングが形成される。その後、レジストコーティングを、そのパターンを含む間にあるリソグラフィマスクを(選択的に)通過する1つ又は複数のタイプの放射線又は光に露光することによって、レジストコーティングがパターン化される。この光により、レジストコーティングの露光された部分又は露光されていない部分が、用いられるレジストのタイプに応じて、溶解し易く又は溶解しにくくなる。その後、現像液が用いられ、溶解し易いエリアを除去して、パターン化されたレジストを残す。パターン化されたレジストは、下にある選択的に処理(エッチング)され得る層のためのマスクとして機能し得る。幾つかの例において、ゲート電極508を形成するために金属材料が用いられ得る。
【0034】
304で、この方法は、ゲート構造500に近接するソース/ドレイン拡張領域602、604を形成することを含む。例えば、
図6に示すように、ソース/ドレイン拡張領域602、604は、軽ドープドレイン(LDD)インプラント600を実装することによって形成される。NMOSトランジスタを製造する例では、LDDインプラント600は、砒素、リン、及びアンチモンの1つ又は複数を含むn型ドーパントを注入し得る。PMOSトランジスタの場合、LDDインプラントは、ホウ素、アルミニウム、及びインジウムの1つ又は複数を含むp型ドーパントであり得る。注入の間、ゲート構造は、注入されたドーパントをブロックするマスクとして動作し、その結果、ソース/ドレイン拡張領域がゲート構造500のいずれかの側の基板406内に形成される。
【0035】
306で、スルーゲート共インプラント種が、ゲート構造を介して基板内に注入される。一例において、この注入は、304で、ソース/ドレイン拡張602、604の形成と共に(例えば、同じマスキングレベルで)実施され、特に、同じインプラントマスクを用いて、ドレイン拡張インプラントを共有するコア及びアナログフレンドリトランジスタに選択的に影響を与えるように実施される。別の例において、304におけるソース/ドレイン拡張と、310におけるハロインプラントとの両方の形成と共に(同じマスキングレベルで)、306での注入が実施され、それらの構成要素に選択的に影響を与える。
【0036】
更なる例として、
図6に示されるように、スルーゲート共インプラント種610が、ゲート構造を通過するために充分なエネルギーで注入されて、ピーク濃度プロファイル612によって定性的に説明されるプロファイルを形成する。注入エネルギーは、ゲート構造500の厚みに従って、約10keV~約80keVの範囲等に設定され得る。一例として、150nmの厚みを有するゲート構造の場合、共インプラント種610は、約30keV~約60keVの範囲のエネルギーで注入され得る。共インプラントはまた、LDDソース/ドレイン拡張領域602、604を介して、基板406内により深く注入され得る。従って、共インプラント種610のピーク濃度は、ゲート構造500の下ではより浅く、LDDソース/ドレイン拡張領域602、604の下ではより深い。共インプラント種は、炭素、窒素、又はフッ素の1つ又は複数を含み得るドーパント制御種であり、基板406内のウェル領域内に(302及び/又は308で)注入され、デバイスのチャネル領域を改変するチャネルドーパントの拡散を制御する。電気的に活性なドーパントと異なり、共インプラント種は、分離したドーパントと同じように、チャネル領域の導電性にほとんど影響を与えないか又は無視できる影響しか与えないことが予期される。
【0037】
308に示されるように、チャネルドーパント種が基板に注入される。例えば、
図7は、ゲート構造500の下の基板406内にピーク濃度プロファイル702を形成するためのチャネルドーパント700の注入を示す。ピーク濃度プロファイル612に関して、ピーク濃度プロファイル702は、チャネルドーパントの最大濃度の深さを定性的に説明し、例えば、ゲート構造500の下ではより浅く、LDDソース/ドレイン拡張領域602、604の下ではより深い。チャネルドーパント700は、製造されるMOSトランジスタの型に従って選択される。NMOSトランジスタの製造の例について、チャネルドーパント700は、ホウ素、アルミニウム、及びインジウムの1つ又は複数を含むp型ドーパントであり得る。例として、ゲート電極508(
図5)(例えば、ポリシリコン)は、約0度~7度の範囲の傾斜角で、約70nm~約200nmの範囲の厚みを有し得る。更なる例として、ホウ素は約17keV~約80keVのエネルギーで、約1E12イオン/cm
2~約1E14イオン/cm
2の線量で注入され得る。PMOSトランジスタの場合、チャネルドーパント700は、リン、砒素、アンチモンの1つ又は複数を含むn型ドーパントであり得る。また、チャネルドーパント700は、ゲートに関して、約0度~約45度の範囲であり得る角度で注入される。チャネルドーパント700を注入するための特定の角度は、トランジスタのタイプ(例えば、コア又は非コアトランジスタ)に従って設定され得る。
【0038】
幾つかの例において、チャネルドーパント700は、306でスルーゲート拡散制御種を注入するために用いられたものと同じマスキング工程で(例えば、フォトレジストの同じパターン化された層を用いて)、308で注入される。或る例において、共インプラント種610を(306で)注入する前に、ソース/ドレイン領域902/904(312及び
図9)が形成される。別の例において、共インプラント種610の注入の後、例えば
図7に示されるように、ハロ領域802/804が形成される。従って、スルーゲート拡散制御注入(610で示される)は、形成されるトランジスタの他の構成要素への所望の影響に応じて、マスクの有無にかかわらず、プロセスフロー300のどこでも実施され得る。更に別の例において、308での第2のチャネル注入は省かれ得る。
【0039】
310で、基板内にハロ領域が形成される。例えば、
図8に示されるように、例えば、1つ又は複数の注入800が利用され、ドーパントを基板406内に選択的に配置してハロ領域802、804を形成し得る。ソース/ドレイン拡張領域602、604と同様に、ハロ領域802、804は、MOSトランジスタのタイプに従って選択される少なくとも1つのドーパントを注入することによって形成され得る。NMOSトランジスタを製造する例では、ハロインプラントは、ホウ素、アルミニウム、及びインジウムの1つ又は複数を含むp型ドーパントであり得る。PMOSトランジスタの場合、インプラントは、リン、砒素、アンチモンの1つ又は複数を含むn型ドーパントであり得る。例えば、NMOSトランジスタの場合、ホウ素が、8~25keVのエネルギーで、5E12~5E13cm
-2の線量で注入され得、PMOSトランジスタの場合、リンが、20~70keVのエネルギーで、5E12~5E13cm
-2の線量で注入され得る。ハロインプラントは、基板表面404に関して、或る角度(例えば、0度~45度の範囲)で注入され得、ハロ領域802及び804を形成する。また、ゲート構造500が幾つかのドーパント原子をブロックするためのマスクとして動作するので、ドーパント原子は、ハロ注入800の間、基板406内に選択的に向けられる。幾つかの例において、ハロ領域は、LDDソース/ドレイン拡張領域602、604が形成される前に形成され得る。
【0040】
一例において、方法300は、同じマスキングレベルを用いて、ソース/ドレイン拡張602/604に対して(304で)、スルーゲート共インプラント種に対して(306で)、チャネルドーパントに対して(308で)、及びハロ領域に対して(310で)、ドーパントを注入することを含む。この説明と一貫する他の例において、非コア及びコアトランジスタの両方に対し、ドレイン拡張、スルーゲート拡散制御インプラント、及び/又はハロ注入するために異なるマスキングレベルが用いられ得る。
【0041】
312で、この方法は、基板406内にソース/ドレイン領域902、904を形成することを含む。例えば、
図9に示されるように、ソース/ドレインドーパント900がゲート構造500の側部に沿って注入され、ソース/ドレイン領域902、904を形成する。ソース/ドレイン領域902、904は、ドーパントを基板406内の選択された位置に向けることによって、ゲート構造500のいずれかの側に形成される。幾つかの例において、ゲート構造500は、ソース/ドレインドーパントを、ゲート構造500から離間させるために、側壁スペーサ906及び908(例えば、酸化物又は窒化物などの誘電体材料)を含み得る。このようにして、ソース/ドレイン領域902、904は、ソース/ドレイン拡張領域602、604より更に遠くで、ゲート構造500に近接し、そこから横方向に離間される。NMOSトランジスタを製造する例では、ソース/ドレイン領域902、904は、リン、砒素、アンチモンの1つ又は複数を含むn型ドーパントであり得る。PMOSトランジスタの場合、ソース/ドレイン領域902、904は、ホウ素、アルミニウム、及びインジウムの1つ又は複数を含むp型ドーパントであり得る。スルーゲート共インプラント種610のピーク濃度プロファイル612は、ゲート構造500の直下で第1の距離だけ基板表面404から離間され、ソース/ドレイン領域902、904の直下で第2の一層大きい距離だけ基板表面404から離間している。
【0042】
チャネルドーパント及びスルーゲート共インプラント種がゲート構造500の下の基板406に注入された後、314で、方法300は、ゲート構造500の下の基板406内にチャネルドーパントのレトログレードプロファイルを確立するためのアニーリングを含む。アニーリングはまた、基板内のチャネルドーパントを活性化する。本明細書で説明されるように、ゲート構造500の下のウェル領域内のスルーゲート共インプラント種610の存在は、アニーリングの間(314で)のドーパントのマイグレーションを制御し、ドーパント濃度の所望のレトログレードプロファイルをもたらす。ゲート構造の下のレトログレードドーパントプロファイルは、閾値電圧不一致の低減を可能にする。デバイス間の閾値電圧不一致を減らすことによって、ダイにわたるトランジスタのサイズを低減することができ、それによって、多くの既存のアプローチと比較して、デバイス密度の相応の増加が可能になる。
【0043】
或る例において、314でのアニーリングは、超高温(UHT)アニーリングを含み得、超高温(UHT)アニーリングは、約1000°C~1400°Cの間のピークアニール温度、及び概して10秒未満、典型的に1秒未満のピーク温度でのアニール時間を提供するように条件を制御するよう動作する。UHTアニーリングは、高速熱アニーリング(RTA)、フラッシュランプアニーリング、又はレーザアニーリングとして実装され得る。レーザアニーリングの場合、時間は約0.1msec~10msec等、10msec秒未満に低減され得る。
【0044】
トランジスタ400を形成するための説明された原理を用いて、コア及び非コアトランジスタは同じ基板上に形成され得、その際、コアトランジスタのゲート構造は第1の方向に向けられ、非コアトランジスタのゲート構造は異なる第2の方向に向けられる。コアトランジスタは、ゲート構造の下の任意選択のハロ領域間のより小さいスペースを用いて形成され得、非コアトランジスタは、ゲート構造の下の任意選択のハロ領域間のより大きいスペースを用いて形成され得る。異なる間隔でハロ領域を形成するために用いられ得る1つのアプローチは、基板上のトランジスタの1つのサブセットをマスクオフし、露出されたトランジスタのゲート構造の下に向けた、小さい第1の傾斜角で第1のハロインプラントを実施することであり得る。この第1のインプラントは、その結果、ゲート構造の下で、相対的に遠く離れて離間されたハロ領域が得られることが予期され得る。トランジスタの第1のサブセットは、その後、マスクオフされ、トランジスタの第2の異なるサブセットが露出され得る。第2のハロインプラントが、より大きい第2の傾斜角で、トランジスタの第2のサブセットのゲート構造の下に向けられ得る。この第2の、最初のインプラントでは、相対的に狭い間隔のハロ領域が得られる。従って、トランジスタの第1のサブセットは、非コアトランジスタであり得、トランジスタ第2のサブセットはコアトランジスタであり得る。
【0045】
本開示の幾つかの例において、これ以降に更に詳細に説明されるように、コアトランジスタのゲート構造を、非コアトランジスタのゲート構造とは異なる方向に向けること、例えば、90°回転することによって1つ又は複数のマスキング工程が排除され得る。ハロインプラントの角度は、より大きい傾斜角に設定し得る。傾斜の方向に垂直に向けられた長軸を有するゲート構造を備えるトランジスタは、相対的にゲート構造のはるか下まで浸透するハロインプラントを受け取り、その結果、ハロ領域の間隔が狭くなる。傾斜の方向に平行に向けられた長軸を有するゲート構造を備えるトランジスタは、ゲート構造の僅かに下に浸透するハロインプラントを受け取り、その結果、ハロ領域の間隔がより広くなる。従って、間隔が狭いハロ領域がコアトランジスタに対して形成され、間隔がより広いハロ領域が非コアトランジスタに対して形成される。以下の説明は、そのような方法の付加的な詳細を提供する。また、詳細は、全体が本明細書に参照として組み込まれる米国特許番号第7,994,009号に見出され得る。
【特許文献1】米国特許番号 第7,994,009号
【0046】
図10及び
図11は、非コアトランジスタ1000を図示し、
図12及び
図13は、本明細書に説明される方法に従って共通ダイ上に形成され得るコアトランジスタ1200を示す。或る例において、トランジスタ1000、1200は、非コアトランジスタ1000(
図10)のゲート構造1002の長軸がコアトランジスタ1200(
図12)のゲート構造1202の長軸に垂直に向けられるように向けられる。ゲート構造1002及び1204は、各々、酸化ケイ素等のゲート誘電体の上のドープされたポリシリコンゲート又は金属ゲートを含み得る。他の例において、トランジスタ1000、1200は、異なる相対的方位で形成され得る。コアトランジスタと非コアトランジスタの間の方位によって、異なる注入角度及び回転数が可能になり、それぞれのコアトランジスタ及び非コアトランジスタに異なる様式で影響を与えることできる。
【0047】
従って、
図10及び
図11は、基板1004内又は基板1004の上に形成された非コアトランジスタ1000のそれぞれの上部及び側部の断面図を示す。
図10は、ハロインプラントビームベクトル1006Lによって表される第1の任意選択のハロインプラント工程を示す。この工程では、NMOSトランジスタに対してp型ハロドーパント(PMOSトランジスタに対してn型ドーパント)が、基板1004の第1の回転において、ゲート1002に近接して注入される。ハロインプラントビームベクトル1006Rは、第2の任意選択のハロインプラント工程を表し、この工程では、ハロドーパントが、基板1004の第2の回転において、ゲート1002に近接して注入される。典型的に、ビーム方向は固定され、処理プラットフォームが、単一のビームに対して、基板1004を回転する。従って、ハロインプラントビームベクトルは、集合的にハロインプラントビームベクトル1006と呼ばれ得る。ハロインプラントビームベクトル1006は、基板1004の表面に平行な成分(「水平成分」)と、表面に直交する又は垂直な成分(「垂直成分」)とを含む。ハロインプラントは、面法線に関して0度~45度の範囲のハロインプラントビームベクトル1006の傾斜角で注入され得、その際、ハロインプラントビーム1006の水平成分が、ゲート1002の長軸に対して平行である。ハロインプラントは、例えば、ビームベクトル1006L、1006Rの一方又は両方を用いて、1回転又は2回転で実装され得る。
図11を参照すると、ウェル1024が、製造の初期段階における注入工程で、ウェルドーパントを基板に注入することによって形成されている。また、前にウェル1024に注入されたチャネルドーパントのピーク濃度プロファイル1025も図示されている。ウェル1024は、例えば、トランジスタタイプに応じて、ホウ素を用いてドープされたp型、又はリンを用いてドープされたn型であり得る。前にウェル1024に注入されたチャネルドーパントのピーク濃度プロファイル1025は、チャネルドーパントのピーク濃度の深さを定性的に説明する。上述のように、チャネルドーパントはトランジスタのタイプに応じて選択される。p型ウェルの例を暗示的に限定することなく参照すると、トランジスタ1000はまた、明示的に示されていない注入工程において形成されるn型ソース/ドレイン領域1014、1016及びソース/ドレイン拡張1018、1020を含む。ソース/ドレイン領域1014及びソース/ドレイン拡張1018は、更なる精緻化が不要な場合、「ソース領域」と呼ばれ得る。同様に、ソース/ドレイン領域1016及びソース/ドレイン拡張1020は、更なる精緻化が不要な場合、「ドレイン領域」と呼ばれ得る。任意選択のハロインプラントは、ビームベクトル1006によって表され、ハロドーパントインプラントが、2つの異なる回転を用いて2つの工程において実施され得ることを認識する。ハロインプラントは、実施されると、ハロ領域1028及び1030を形成し、これらの領域は、ゲート構造1002の下で、或る距離だけ離間される。また、現在の例において、ソース/ドレイン拡張1018は、ハロ領域1028及びソース/ドレイン領域1014によって完全に囲まれ、ソース/ドレイン拡張1020は、ハロ領域1030及びソース/ドレイン領域1016によって完全に囲まれている。また、
図11に、注入が省かれるべきエリアをマスクするためのフォトレジスト1022が図示されている。
【0048】
スルーゲート共インプラント1008が、ゲート構造1002、及びゲート構造1002に近接するオープンエリアに向けられる。例えば、スルーゲート共インプラント1008は、ゲート構造1002を貫通して基板1004内に入るために充分なエネルギーで注入されて、ゲート構造1002の下のウェル1024において拡散制御種のピーク濃度プロファイル1010を提供する。ピーク濃度プロファイル1025と同様に、ピーク濃度プロファイル1010は、共インプラント種のピーク濃度の深さを定性的に説明する。上述のように、スルーゲート共インプラント1008は、炭素及び/又は窒素及び/又はフッ素を含む。基板1004はゲート構造1002の近くではマスクされていないので、共インプラント1008はまた、ゲート構造1002の各側の領域において、基板1004内に注入され得る。共インプラント1008は、これらの領域では、ゲート構造1002によって妨げられないので、共インプラント種はソース/ドレイン拡張1018、1020の下の基板内に一層深く注入され、その結果、ピーク濃度がゲート構造1002の下の表面に近く、ソース/ドレイン領域1014、1016の下の表面から遠い、ピーク濃度プロファイル1025が観察される。
【0049】
図12及び
図13は、コアトランジスタ1200の上面及び側面の断面図を示し、トランジスタ1200を形成するために用いられ得るスルーゲートインプラント及びハロインプラントの例を示す。コアトランジスタ1200は、本明細書で説明されるもの等、基板1004上に形成されるゲート構造1202を含む。第1のハロインプラント工程1006Lは、第1の回転において実施され、第2のハロインプラント工程1006Rは、第2の回転において実施される。
【0050】
図13を参照すると、ウェル1224が製造の初期段階で形成されており、ピーク濃度プロファイル1225が、ウェル1224に前に注入されたチャネルドーパントを説明する。ウェル1224は、トランジスタの極性を定義するために用いられるドーパント種に応じて、Pウェル又はNウェルであり得る。コアトランジスタ1200はまた、ソース/ドレイン領域1214、1216、及びソース/ドレイン拡張1218、1220を含む。
図13に示されるように、スルーゲート共インプラント1008は、ゲート構造1202を貫通してウェル1224内に入るために充分なエネルギーでゲート構造1202内に注入される。従って、スルーゲート共インプラント1008は、ゲート構造1202下にピーク濃度プロファイル1209を有し、ソース/ドレイン領域1214、1216の下に延在する拡散制御種の濃度を提供する。
【0051】
図13において、ハロインプラントビームの傾斜角はαとして表される。ハロインプラント1006L、1006R(任意選択)は、ハロ領域1210、1212を形成するように、基板1004の面法線に関して傾斜角αを有して示される。上述のように、種々の例において、αは約0度(傾斜がない)から約45度の範囲であり得、インプラントビームの水平成分はゲート構造1202に直交する(
図12参照)。上述のように、ハロインプラント1006Lは基板1004の第1の回転において行われ、ハロインプラント1006Rは基板1004の第2の回転において行われ、一方又は両方の回転が用いられ得る。
図13は、インプラントが省かれるべきエリアをマスクするためのフォトレジスト1222のマスクも含む。トランジスタ1000とは異なり、傾斜角が充分大きい場合、ハロインプラントがゲート構造にブロックされ、その結果、ハロインプラント1006Lによってハロ領域1210のみが形成され、ハロインプラント1006Rによってハロ領域1220のみが形成される。
【0052】
一例において、非コアトランジスタ1000及びコアトランジスタ1200の各々が、それぞれのゲート構造1002、1202の下で同じ濃度の共インプラント種を受け取るように、スルーゲート共インプラント1008が実施され得る。この結果は、約0度の傾斜角で単一の回転を用いて、又は約0度~約45度の範囲内の傾斜角で90°増分の4回転を用いて、共インプラント種を注入することによって得られ得る。その結果、異なるトランジスタデバイスにわたって、閾値電圧不一致が改善され得る。
【0053】
別の例において、スルーゲート共インプラント1008は、ゲート構造1002とゲート構造1202の下で異なる濃度のスルーゲート共インプラント種を提供するように実施され得る。例えば、スルーゲート共インプラント種は、約5度~約45度の範囲の傾斜角で、180度離れた2回転を用いて注入され得、その結果、コアトランジスタ1200は、非コアトランジスタ1000がゲート構造1002の下のチャネル領域において受け取るより高い濃度の共インプラント種を、ゲート構造1202の下のチャネル領域において受け取ることができる。更に別の例において、コアトランジスタ1200が、非コアトランジスタ1000に比べて、より少ないスルーゲート共インプラントを受け取るように、スルーゲート共インプラント種1008は、約90度離れた2つの回転を用いて実装され得る。
【0054】
図14は、拡散制御種のスルーゲート注入によって部分的に形成されたトランジスタ1400の別の例の断面図である。
図14の例において、トランジスタ1400は、ハロ領域なしで、ソース/ドレイン拡張なしで形成される。トランジスタ1400は、ウェル1424の上の基板1404上に形成されるゲート構造(例えば、ドープされたポリシリコンゲート又はゲート酸化物上の金属ゲート)1402を含む。ウェル1424は、トランジスタ1400の極性に応じて、Pウェル又はNウェルであり得る。NMOSトランジスタ1400の例では、p型ドーパントが注入されてウェル1424を形成する。ウェル1424に前に注入されたチャネルドーパントのピーク濃度プロファイル1414が、チャネルドーパントのピーク濃度の深さを定性的に説明する。製造の間、フォトレジスト1408は、インプラントが省かれるべきエリアをマスクするために提供される。ソース/ドレイン領域1410、1412は、ゲート構造1402とフォトレジスト1408との間の基板1404内に形成される。
図14の例において、スルーゲート共インプラント1406(例えば、炭素及び/又は窒素及び/又はフッ素)は、ゲート構造1402を貫通してゲートの下のウェル1424内に入るために充分なエネルギーで注入される。注入されるスルーゲート共インプラント1406は、共インプラント種のピーク濃度の深さを定性的に説明するピーク濃度プロファイル1407によって特徴付けられる。共インプラント種は、ゲート構造1402の隣の基板により深く注入され得、その結果、ピーク濃度がゲート構造1402の下のソース/ドレイン領域1410、1412の下の基板表面の下のより深いところにある、図示された濃度プロファイル1407が得られる。
【0055】
図15は、トランジスタ1500の更なる別の例の断面図である。
図15の例において、トランジスタ1500は、ハロ領域なしで形成されるが、LDDドレイン拡張1512、1514を含む。トランジスタ1500は、ウェル1522の上に形成されるゲート構造(例えば、ドープされたポリシリコンゲート又はゲート酸化物上の金属ゲート)1502を含む。ウェル1522は、トランジスタ1500の極性に応じてPウェル又はNウェルであり得る。フォトレジスト1506はまた、インプラントが省かれるべきエリアをマスクするために提供される。トランジスタ1500はまた、ソース/ドレイン拡張1512、1514にそれぞれ接続されたソース/ドレイン領域1508、1510を含む。ウェル1522に前に注入されたチャネルドーパントのピーク濃度プロファイル1520が、チャネルドーパントのピーク濃度の深さを定性的に説明する。
図15の例において、拡散制御種(例えば、炭素及び/又は窒素及び/又はフッ素)のスルーゲート共インプラント1516が、ゲート構造1502を貫通してウェル1522内に入るために充分なエネルギーで注入され、ピーク濃度プロファイル1518を備える濃度プロファイルを形成する。共インプラント1516はまた、ゲート構造1502の各側のエリアにおいて基板内に注入され得、その結果、図示されたプロファイルが得られる。
【0056】
図16は、異なる方法に従って製造されるトランジスタに対する不一致対閾値電圧を示すグラフ600である。曲線1602が、ベースラインアプローチに従って製造されたNMOSトランジスタの或るセットに対する閾値電圧の関数として、トランジスタ閾値電圧不一致を表すデータに適合する。別の曲線1604が、本明細書に記載されるアプローチに従って製造されたNMOSトランジスタの別のセットに対する閾値電圧の関数として、トランジスタ閾値電圧不一致を表すデータに適合する。また、グラフ1600に、閾値電圧不一致仕様によって定義される目標値1606がプロットされている。本明細書で説明されるアプローチに従って作成されたトランジスタは、不一致仕様を満たすが、既存の方法に従って生成されたトランジスタは、不一致仕様を満たさない。
【0057】
図17は、異なる方法に従って製造された異なるサイズの非コアNMOSトランジスタに対する不一致対面積
-1/2の標準偏差を示すグラフ1700である。特に、グラフ1700は、ベースライン方法に従って製造された異なるサイズのNMOSトランジスタに対するプロット1702及び1704を含む。プロット1706及び1708は、スルーゲート共インプラントを用いて本明細書に開示されたアプローチに従ってつくられたNMOSトランジスタに対する不一致特性を表す。プロット1702、1704、1706、及び1708の各々において、線の傾斜は閾値電圧不一致を表す。従って、グラフは、本明細書に説明されるように、スルーゲート共インプラントを含むNMOSトランジスタが、閾値電圧不一致において有意な改善を示すことを示している。線形の不一致を有する結果、トランジスタ不一致はエリア全体で固定のままであり得、それによって、多くのMOSトランジスタのサイズを低減することを可能にし、ICのデバイス密度を高める。これはIC全体のサイズが大きく変動しやすいアナログ非コアトランジスタにとって特に有利である。
【0058】
図18は、異なる方法に従って製造されたトランジスタについてボディ効果対閾値電圧を示すグラフ1800である。グラフ1800において、1802で示されるトランジスタの第1のセットは、閾値電圧の範囲にわたって相対的に一定のボディ効果を示し、それは、そのようなトランジスタにおける概して平坦なドーパントプロファイルを示している。これとは対照的に、1804で示されるスルーゲート共インプラントを用いて製造されたトランジスタの別のセットは、より高いボディ効果を示し、それは、本明細書に説明されるように、より急激なレトログレードプロファイルを示す。
【0059】
図19は、異なる方法に従って製造された異なるサイズのコア(例えば、短チャネル)NMOSトランジスタについての不一致対面積
-1/2の標準偏差を示すグラフ1900である。特に、グラフ1900は、ベースライン方法に従って製造された異なるサイズのコアNMOSトランジスタについてのプロット1902及び1904を含む。プロット1906及び1908は、本明細書に開示されたスルーゲート共インプラントを用いて製造されたコアNMOSトランジスタの不一致特性を表す。プロット1902、1904、1906、及び1908の各々において、線の傾斜は、閾値電圧不一致を表す。従って、グラフ1900は、本明細書に説明されるように、スルーゲート共インプラントを含むコアNMOSトランジスタは、スルーゲートインプラントなしのトランジスタに比べて閾値電圧不一致において有意な改善を示すことを示している。
【0060】
開示された態様は、種々のアセンブリフローに統合されて種々の異なるデバイス及び関連製品を形成し得る半導体ダイを形成するために用いられ得る。半導体ダイは、その中及び/又は上に、障壁層、誘電体層、デバイス構造、能動素子、及びソース領域、ドレイン領域、ビット線、ゲート、ソース、ドレイン、導電線、導電ビア等を含む受動素子等の様々な要素及び様々な層を含む。また、半導体ダイは、CMOS、BiCMOS、及びMEMSを含む種々のプロセスから形成され得る。
【0061】
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。
【国際調査報告】