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▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-09
(54)【発明の名称】ＰＣＩｅ周辺機器共有
(51)【国際特許分類】
G06F 13/10 20060101AFI20230302BHJP
G06F 13/36 20060101ALI20230302BHJP
G06F 13/38 20060101ALI20230302BHJP
G06F 13/42 20060101ALI20230302BHJP
【ＦＩ】
G06F13/10 330C
G06F13/36 310E
G06F13/38 350
G06F13/42 310
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022541245
(86)(22)【出願日】2020-12-28
(85)【翻訳文提出日】2022-09-02
(86)【国際出願番号】 US2020067114
(87)【国際公開番号】W WO2021138236
(87)【国際公開日】2021-07-08
(31)【優先権主張番号】17/073,925
(32)【優先日】2020-10-19
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/956,374
(32)【優先日】2020-01-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】スリラマクリシュナン ゴヴィンダラジャン
(72)【発明者】
【氏名】キション ヴィジェイ アブラハム イスラエル ヴィジャイポンラジ
(72)【発明者】
【氏名】ミヒル ナレンドラ モディ
(72)【発明者】
【氏名】ジェイソン エイテイー ジョーンズ
(57)【要約】
周辺機器プロキシサブシステム（３０６）は、共有されるべきルートコントローラ（３１２、３１６）とシングルルートＩ／Ｏ仮想化（ＳＲ－ＩＯＶ）周辺機器デバイス（３０８）とを有する各々複数のホスト（３０２、３０４）間に配置される。周辺機器プロキシサブシステム（３０６）は、ＳＲ－ＩＯＶ周辺機器デバイス（３０８）のエンドポイント（３２０）に結合するためのルートコントローラ（３１８）とホスト（３０２、３０４）のルートコントローラ（３１２、３１６）に結合するための複数エンドポイント（３１０、３１４）を提供する。周辺機器プロキシサブシステムは、ＳＲ－ＩＯＶ周辺機器デバイスの仮想機能を必要に応じて複数エンドポイント（３１０、３１４）にマッピングして、仮想機能がホストに割り当てられ得る。ＳＲ－ＩＯＶ周辺機器デバイスの仮想機能は物理機能又は仮想機能として適切なホスト（３０２、３０４）に提示される。
【特許請求の範囲】
【請求項1】
周辺機器プロキシサブシステムであって、周辺機器デバイスＰＣＩｅ（Peripheral Component Interconnect Express）エンドポイントに接続するためのサブシステムＰＣＩｅ（Peripheral Component Interconnect Express）ルートコントローラと、
第１のホストの第１のＰＣＩｅルートコントローラに結合するための第１のサブシステムＰＣＩｅエンドポイントであって、前記第１のサブシステムＰＣＩｅエンドポイントが、第１の物理機能を前記第１のＰＣＩｅルートコントローラに提示し、前記第１の物理機能が、第１の周辺機器デバイス仮想機能にマッピングされる、前記第１のサブシステムＰＣＩｅエンドポイントと、
第２のホストの第２のＰＣＩｅルートコントローラに結合するための第２のサブシステムＰＣＩｅエンドポイントであって、前記第２のサブシステムＰＣＩｅエンドポイントが、第２の物理機能を前記第２のＰＣＩｅルートコントローラに提示し、前記第２の物理機能が、第２の周辺機器デバイス仮想機能にマッピングされる、前記第２のサブシステムＰＣＩｅエンドポイントと、
ＰＣＩｅメモリトランザクションをルーティングするためのルーティングメカニズムと、
を含み、
前記ＰＣＩｅメモリトランザクションが、前記仮想機能が前記第１の物理機能にマッピングされるか又は前記第２の物理機能にマッピングされるかに基づいて、前記サブシステムＰＣＩｅルートコントローラと、前記第１のサブシステムＰＣＩｅエンドポイント及び前記第２のサブシステムＰＣＩｅエンドポイントのうちの対応するエンドポイントとの間で、前記第１の周辺機器デバイス仮想機能及び前記第２の周辺機器デバイス仮想機能のうちから選択される仮想機能のためのものである、
周辺機器プロキシサブシステム。
【請求項2】
請求項１に記載の周辺機器プロキシサブシステムであって、前記第１の物理機能が、ＰＣＩｅ周辺機器デバイスの物理機能構成空間からのデータを提供するための構成空間と、前記第１の物理機能にマッピングされた前記第１の周辺機器デバイス仮想機能の仮想機能構成空間とを有し、
前記第２の物理機能が、前記ＰＣＩｅ周辺機器デバイスの前記物理機能構成空間からのデータを提供するための構成空間と、前記第２の物理機能にマッピングされた前記第２の周辺機器デバイス仮想機能の前記仮想機能構成空間とを有する、
周辺機器プロキシサブシステム。
【請求項3】
請求項１に記載の周辺機器プロキシサブシステムであって、前記ルーティングメカニズムが、前記サブシステムＰＣＩｅルートコントローラと、前記第１及び第２のサブシステムＰＣＩｅエンドポイントとの間に結合された周辺機器仮想化ユニット（ＰＶＵ）を含み、
前記ＰＶＵが、トランザクション内のメモリアドレスをＰＣＩｅ周辺機器デバイスから内部メモリアドレスに翻訳し、前記第１及び第２の周辺機器デバイス仮想機能と、前記トランザクションを発信する前記ＰＣＩｅ周辺機器デバイス仮想機能とのマッピングに基づいて、前記第１のサブシステムＰＣＩｅエンドポイント又は前記第２のサブシステムＰＣＩｅエンドポイントに前記トランザクションをルーティングするためのものである、
周辺機器プロキシサブシステム。
【請求項4】
請求項３に記載の周辺機器プロキシサブシステムであって、前記ルーティングメカニズムが、前記ＰＣＩｅ周辺機器デバイスからのトランザクションにおけるリクエスタＩＤを仮想ＩＤに翻訳するための仮想ＩＤマップ論理を含み、
前記ＰＶＵが、メモリアドレスを翻訳する際に仮想ＩＤを利用する、
周辺機器プロキシサブシステム。
【請求項5】
請求項１に記載の周辺機器プロキシサブシステムであって、前記第１及び第２のサブシステムＰＣＩｅエンドポイントが、ベースアドレスレジスタ（ＢＡＲ）を含み、
前記第１及び第２の周辺機器デバイス仮想機能が各々ＢＡＲを含み、
前記ルーティングメカニズムが、前記第１及び第２のエンドポイントのＢＡＲを、前記第１及び第２の周辺機器デバイス仮想機能のＢＡＲに書き込まれるべき第１及び第２の内部メモリアドレスに導く、
周辺機器プロキシサブシステム。
【請求項6】
請求項１に記載の周辺機器プロキシサブシステムであって、前記第１及び第２の周辺機器デバイス仮想機能が、メッセージ信号割り込み（ＭＳＩ：Message Signaled Interrupts）を利用し、
前記ルーティングメカニズムが、前記サブシステムＰＣＩｅルートコントローラと、前記周辺機器デバイス仮想機能がマッピングされる前記第１又は第２のサブシステムＰＣＩｅエンドポイントとの間で、前記第１の周辺機器デバイス仮想機能及び前記第２の周辺機器デバイス仮想機能のうちから選択される周辺機器デバイス仮想機能からＭＳＩトランザクションをルーティングする、
周辺機器プロキシサブシステム。
【請求項7】
請求項１に記載の周辺機器プロキシサブシステムであって、前記第１のサブシステムＰＣＩｅエンドポイントが、仮想機能を第１のホストのＰＣＩｅルートコントローラに提示し、前記第１のサブシステムＰＣＩｅエンドポイント仮想機能が、第３のＰＣＩｅ周辺機器デバイス仮想機能にマッピングされる、
周辺機器プロキシサブシステム。
【請求項8】
コンピュータシステムであって、第１のＰＣＩｅ（Peripheral Component Interconnect Express）ルートコントローラを備える第１のホストと、
第２のＰＣＩｅルートコントローラを備える第２のホストと、
周辺機器デバイスＰＣＩｅエンドポイントを有する周辺機器デバイスと、
周辺機器プロキシサブシステムと、
を含み、
前記周辺機器プロキシサブシステムが、
前記周辺機器デバイスＰＣＩｅエンドポイントに接続されたサブシステムＰＣＩｅルートコントローラと、
前記第１のホストの前記第１のＰＣＩｅルートコントローラに結合された第１のＰＣＩｅエンドポイントであって、前記第１のＰＣＩｅエンドポイントが、前記第１のＰＣＩｅルートコントローラに第１の物理機能を提示し、前記第１の物理機能が第１の周辺機器デバイス仮想機能にマッピングされる、前記第１のＰＣＩｅエンドポイントと、
前記第２のホストの前記第２のＰＣＩｅルートコントローラに結合された第２のＰＣＩｅエンドポイントであって、前記第２のＰＣＩｅエンドポイントが、前記第２のＰＣＩｅルートコントローラに第２の物理機能を提示し、前記第２の物理機能が、第２の周辺機器デバイス仮想機能にマッピングされる、前記第２のＰＣＩｅエンドポイントと、
ＰＣＩｅメモリトランザクションをルーティングするためのルーティングメカニズムと、
を含み、
前記ＰＣＩｅメモリトランザクションが、前記第１の物理機能又は前記第２の物理機能のうちの選択された１つにマッピングされている仮想機能に基づいて、前記サブシステムＰＣＩｅルートコントローラと、前記第１及び第２のＰＣＩｅエンドポイントのうちの対応するエンドポイントとの間で、前記第１の周辺機器デバイス仮想機能及び前記第２の周辺機器デバイス仮想機能のうちから選択された仮想機能のためのものである、
コンピュータシステム。
【請求項9】
請求項８に記載のコンピュータシステムであって、前記周辺機器デバイスが、前記物理機能及び各仮想機能のための構成空間を有し、
前記第１の物理機能が、前記周辺機器デバイスの物理機能構成空間からのデータを提供するための構成空間と、前記第１の物理機能にマッピングされた前記第１の周辺機器仮想機能の仮想機能構成空間とを有し、
前記第２の物理機能が、前記周辺機器デバイスの物理機能構成空間からのデータを提供するための構成空間と、前記第２の物理機能にマッピングされた前記第２の周辺機器仮想機能の仮想機能構成空間とを有する、
コンピュータシステム。
【請求項10】
請求項８に記載のコンピュータシステムであって、前記ルーティングメカニズムが、前記ルートコントローラと前記第１及び第２のＰＣＩｅエンドポイントとの間に結合された周辺機器仮想化ユニット（ＰＶＵ）を含み、
前記ＰＶＵが、前記周辺機器デバイスからのトランザクションにおけるメモリアドレスを内部メモリアドレスに翻訳し、前記第１及び第２の周辺機器デバイス仮想機能と、前記トランザクションを発信する前記周辺機器デバイス仮想機能とのマッピングに基づいて、前記第１のＰＣＩｅエンドポイント又は前記第２のＰＣＩｅエンドポイントに前記トランザクションをルーティングするためのものである、
コンピュータシステム。
【請求項11】
請求項１０に記載のコンピュータシステムであって、前記ルーティングメカニズムが、前記周辺機器デバイスからのトランザクションにおけるリクエスタＩＤを仮想ＩＤに翻訳する仮想ＩＤマップ論理を含み、
前記ＰＶＵが、メモリアドレスを翻訳する際に前記仮想ＩＤを利用する、
コンピュータシステム。
【請求項12】
請求項８に記載のコンピュータシステムであって、前記第１及び第２のＰＣＩｅエンドポイントが、ベースアドレスレジスタ（ＢＡＲ）を含み、
前記第１及び第２の周辺機器デバイス仮想機能が各々ＢＡＲを含み、
前記ルーティングメカニズムが、前記第１及び第２のＰＣＩｅエンドポイントＢＡＲを、前記第１及び第２の周辺機器デバイス仮想機能ＢＡＲに書き込まれるべき第１及び第２の内部メモリアドレスに向ける、
コンピュータシステム。
【請求項13】
請求項８に記載のコンピュータシステムであって、前記第１及び第２の周辺機器デバイス仮想機能が、メッセージ信号割り込み（ＭＳＩ：Message Signaled Interrupts）を利用し、
前記ルーティングメカニズムが、前記ＰＣＩｅルートコントローラと、前記周辺機器デバイス仮想機能がマッピングされる前記第１又は第２のＰＣＩｅエンドポイントとの間で、周辺機器デバイス仮想機能からＭＳＩトランザクションをルーティングする、
コンピュータシステム。
【請求項14】
請求項８に記載のコンピュータシステムであって、前記周辺機器デバイスが第３の仮想機能を有し、
前記第１のＰＣＩｅエンドポイントが、前記第１のホストの前記第１のＰＣＩｅルートコントローラに仮想機能を提示し、前記第１のＰＣＩｅエンドポイント仮想機能が前記第３の仮想機能にマッピングされる、
コンピュータシステム。
【請求項15】
周辺機器プロキシサブシステムを動作させる方法を一つ又は複数のプロセッサに実施させるためのプログラムを格納する非一時的メモリメモリであって、前記周辺機器プロキシサブシステムが、周辺機器デバイスＰＣＩｅ（Peripheral Component Interconnect Express）エンドポイントに結合するためのサブシステムＰＣＩｅルートコントローラと、
第１のホストの第１のＰＣＩｅルートコントローラに結合するための第１のＰＣＩｅエンドポイントと、
第２のホストの第２のＰＣＩｅルートコントローラに結合するための第２のＰＣＩｅエンドポイントと、
前記サブシステムＰＣＩｅルートコントローラと前記第１及び第２のＰＣＩｅエンドポイントとの間でＰＣＩｅメモリトランザクションをルーティングするためのルーティングメカニズムと、
を含み、
前記方法が、
第１の物理機能を前記第１のＰＣＩｅルートコントローラに提示するように前記第１のＰＣＩｅエンドポイントを構成することであって、前記第１の物理機能が第１の周辺機器デバイス仮想機能にマッピングされることと、
第２の物理機能を前記第２のＰＣＩｅルートコントローラに提示するように前記第２のＰＣＩｅエンドポイントを構成することであって、前記第２の物理機能が、第２の周辺機器デバイス仮想機能にマッピングされることと、
前記第１及び第２の周辺機器デバイス仮想機能のうちから選択された仮想機能に向けられている前記ＰＣＩｅメモリトランザクションに基づいて、前記サブシステムＰＣＩｅルートコントローラと、前記第１及び第２のＰＣＩｅエンドポイントの選択されたエンドポイントとの間で、ＰＣＩｅメモリトランザクションをルーティングするように前記ルーティングメカニズムを構成することと、
を含む、
非一時的メモリ。
【請求項16】
請求項１５に記載の非一時的メモリであって、前記第１の物理機能が構成空間を有し
第２の物理機能が構成空間を有し、
前記方法が更に、
前記第１の物理機能構成空間を、周辺機器デバイス物理機能構成空間からのデータで構成することであって、前記第１の周辺機器デバイス仮想機能の前記仮想機能構成空間が、前記第１の物理機能にマッピングされることと、
前記第２の物理機能構成空間を、前記周辺機器デバイス物理機能構成空間からのデータで構成することであって、前記第２の周辺機器デバイス仮想機能の前記仮想機能構成空間が、前記第２の物理機能にマッピングされることと、
を含む、
非一時的メモリ。
【請求項17】
請求項１５に記載の非一時的メモリであって、前記ルーティングメカニズムが、前記サブシステムＰＣＩｅルートコントローラと前記第１及び第２のＰＣＩｅエンドポイントとの間に結合された周辺機器仮想化ユニット（ＰＶＵ）を含み、
前記ＰＶＵが、周辺機器デバイスからのメモリトランザクション内のメモリアドレスを内部メモリアドレスに翻訳し、前記第１及び第２の周辺機器デバイス仮想機能と、前記メモリトランザクションを発信する前記周辺機器デバイス仮想機能とのマッピングに基づいて、前記第１のＰＣＩｅエンドポイント又は前記第２のＰＣＩｅエンドポイントに前記メモリトランザクションをルーティングするためのものであり、
前記方法が更に、
前記第１及び第２の周辺機器デバイス仮想機能に対して内部アドレスを割り当てることと、
ホストメモリアドレスから、前記メモリトランザクション内の前記第１及び第２の周辺機器デバイス仮想機能に対する前記割り当てられた内部アドレスに翻訳するように前記ＰＶＵを構成することと、
前記第１及び第２の周辺機器デバイス仮想機能の前記第１及び第２のサブシステムＰＣＩｅエンドポイントへのマッピングに基づいて、前記第１又は第２のサブシステムＰＣＩｅエンドポイントに前記メモリトランザクションをルーティングするように前記ＰＶＵを構成することと、
を含む、
非一時的メモリ。
【請求項18】
請求項１５に記載の周辺機器プロキシサブシステムであって、前記第１及び第２のＰＣＩｅエンドポイントが、ベースアドレスレジスタ（ＢＡＲ）を含み、
前記第１及び第２のＰＣＩｅ周辺機器デバイス仮想機能が各々ＢＡＲを含み、
前記方法が更に、前記第１及び第２のエンドポイントＰＣＩｅエンドポイントＢＡＲを、前記第１及び第２のＰＣＩｅ周辺機器デバイス仮想機能のＢＡＲに書き込まれるべき第１及び第２の内部メモリアドレスに向けることを含む、
周辺機器プロキシサブシステム。
【請求項19】
請求項１５に記載の周辺機器プロキシサブシステムであって、前記第１及び第２の周辺機器デバイス仮想機能が、メッセージ信号割り込み（ＭＳＩ：Message Signaled Interrupts）を利用し、
前記ルーティングメカニズムが、前記ルートコントローラと前記第１又は第２のＰＣＩｅエンドポイントとの間で、シングルルートＩ／Ｏ仮想化（ＳＲ‐ＩＯＶ）ＰＣＩｅ周辺機器デバイスの仮想機能からＭＳＩトランザクションをルーティングし、
前記方法が更に、前記サブシステムＰＣＩｅルートコントローラと、前記ＳＲ‐ＩＯＶ ＰＣＩｅ周辺機器デバイス仮想機能がマッピングされている前記第１及び第２のＰＣＩｅエンドポイントとの間でＭＳＩトランザクションをルーティングするように前記ルーティングメカニズムを構成することを含む、
周辺機器プロキシサブシステム。
【請求項20】
請求項１５に記載の周辺機器プロキシサブシステムであって、前記方法が、仮想機能を第３のＰＣＩｅルートコントローラに提示するように前記第１のＰＣＩｅエンドポイントを構成することを更に含み、前記第１の周辺機器デバイス仮想機能が前記第３の仮想機能にマッピングされる、
周辺機器プロキシサブシステム。
【発明の詳細な説明】
【技術分野】
【0001】
処理能力の向上に対する需要はとどまるところを知らない。車両が自律的になり、工業プロセスがますますニューラルネットワーキングに依存するようになるにつれて、より上位レベルの処理能力の必要性が衰えることはない。高性能コンピューティングシステムをシステムオンチップ（ＳＯＣ）に統合する際に著しい進歩があったが、そのような統合には依然として限界がある。また、種々のＳＯＣ間で周辺機器デバイスを共有する必要もある。ＳＯＣはイーサネット能力を含み得、ＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）ポートを有し得るが、ＳＯＣの外部の周辺機器デバイスを共有することには多くの課題がある。共有のためのイーサネットの使用は、関与するデバイスのための著しいオーバーヘッドの問題を有し、複雑なシステム構成を有する。ＰＣＩｅはシステム間で周辺機器デバイスを個々のルートコントローラと共有する能力を有するが、その共有は周辺機器デバイス及び介在する構成要素に多くの困難をもたらす。これらの困難は共有ＰＣＩｅ周辺機器デバイスの可用性及び配備を制限し、結果として、高性能ＳＯＣと共有される周辺機器デバイスとを組み合わせることがより困難になっている。
【発明の概要】
【0002】
各々がルートコントローラを有する複数のホストと、共有されるシングルルートＩ／Ｏ仮想化（ＳＲ－ＩＯＶ）周辺機器デバイスデバイスとの間に、周辺機器プロキシサブシステムが配置される。周辺機器プロキシサブシステムは、ＳＲ－ＩＯＶ周辺機器デバイスのエンドポイントに接続するためのルートコントローラと、ホストのルートコントローラに接続するための複数のエンドポイントとを提供する。周辺機器プロキシサブシステムは、ＳＲ－ＩＯＶ周辺機器デバイスの仮想機能を必要に応じて複数のエンドポイントにマッピングして、仮想機能をホストに割り当てることができる。ＳＲ－ＩＯＶ周辺機器デバイスの物理機能は、周辺機器プロキシデバイスによって管理されて、所望の数の仮想機能をイネーブルする。周辺機器プロキシサブシステムはまた、所望に応じて、多機能周辺機器デバイスの個々の物理機能を周辺機器プロキシサブシステム内の複数のエンドポイントにマッピングして、個々の機能がホストに割り当てられることを可能にし得る。ＳＲ－ＩＯＶ周辺機器デバイスの仮想デバイス又は多機能周辺機器デバイスの個々の物理デバイスは、物理デバイス又は仮想デバイスとして適切なホストに提示される。
【0003】
これにより、ＳＲ－ＩＯＶ周辺機器デバイス又は多機能周辺機器デバイスをマルチルートＩＯ仮想化（ＭＲ－ＩＯＶ）周辺機器デバイスとして機能させることができ、見つけることが困難なＭＲ－ＩＯＶ周辺機器デバイス又はマルチルートアウェア（ＭＲＡ）スイッチを必要とすることなく、マルチルートドメインを開発することができる。
【図面の簡単な説明】
【0004】
種々の例の詳細な説明のため、ここで、添付の図面を参照する。
【0005】
【図1】ＰＣＩｅを用いて２つの周辺機器デバイスを共有する２つのホストの高レベルブロック図である。
【0006】
【0007】
【図3】ＳＲ－ＩＯＶ周辺機器を共有するための一例のブロック図である。
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【図11】例示システムの考えられる構成を図示する図である。
【0016】
【0017】
【図13】ＳＯＣの一例のハードウェアブロック図である。
【発明を実施するための形態】
【0018】
ここで図１を参照すると、ＰＣＩｅスイッチ１０６に接続されたホスト１ １０２及びホスト２ １０４を有する構成の一例であるコンピュータシステム１００が示されており、次いで、ＰＣＩｅスイッチ１０６に接続されたＰＣＩｅ ＮＶＭ Ｅｘｐｒｅｓｓ（商標）（ＮＶＭｅ（商標））メモリ１０８及びＰＣＩｅ ２５Ｇイーサネットネットワークコントローラ１１０を有する。この構成は、理想的には、ホスト１ １０２及びホスト２ １０４が、共有メモリストレージのためにＮＶＭｅメモリ１０８にアクセスし、２５Ｇイーサネットネットワークコントローラ１１０を利用して、外部システムに高速でアクセスすることを可能にする。しかしながら、実際にはこのような構成は、図１に見られるようなシンプルなものではない。ＰＣＩｅデバイスを複数のルートコントローラで共有できるため、問題が発生する。ホスト１ １０２及びホスト２ １０４などのホストは、ＰＣＩｅツリー又はネットワークの最上位として機能するためのＰＣＩｅルートコントローラを有する。ＰＣＩｅは、周辺機器デバイスを共有する２つの方法を提供する。第１の方法は、シングルルートＩＯ仮想化（ＳＲ－ＩＯＶ）と呼ばれる。第２の方法は、マルチルートＩＯ仮想化（ＭＲ－ＩＯＶ）と呼ばれ、デバイスはマルチルートアウェア（ＭＲＡ）である。ＳＲ－ＩＯＶは、単一ＰＣＩｅルートコントローラを介して動作する物理プロセッサチップ上に含まれる複数の仮想機械とホストオペレーティングシステム又はハイパーバイザが、共有周辺機器デバイスにアクセスすることを可能にする。共有周辺機器デバイスは、ＰＣＩｅインタフェースで物理機能及び複数の仮想機能レジスタセットを提示する。仮想機械又はコアの各々は一つ又は複数の仮想機能を割り当てられ、物理機能はオペレーティングシステム又はハイパーバイザに割り当てられる。ただし、ＳＲ－ＩＯＶは、各々がＰＣＩｅルートコントローラを含む２つのホストが同じＰＣＩｅ周辺機器デバイスを共有する必要がある場合には役立たない。複数のルートコントローラを備えた複数のホストがＰＣＩｅ周辺機器デバイスを共有する場合、介在するＰＣＩｅスイッチもＭＲ－ＩＯＶに準拠していれば、ＭＲ－ＩＯＶ周辺機器デバイスを用いることができる。ＳＲ－ＩＯＶ対応周辺機器デバイスは多数存在するが、ＭＲ－ＩＯＶ対応周辺機器デバイスは非常に少なく、ＭＲ－ＩＯＶスイッチは非常に少ない。これは、デバイス周辺機器デバイス及びスイッチの各々に必要とされる複雑さが増すためである。ＭＲ－ＩＯＶに準拠するためには、ＭＲＡ ＰＣＩｅスイッチがトランザクションを適切にルーティングするためにホストによって用いられるアドレス空間を認識していなければならない。ＭＲ－ＩＯＶ準拠の周辺機器デバイスは、基本機能を提供し、複数の仮想エンドポイントを提示するために、より複雑なインタフェースを有し得、各仮想エンドポイントは、物理機能と仮想機能の両方を有する。これらの付加的な要件は、ＭＲ－ＩＯＶ準拠スイッチ及び周辺機器デバイスの可用性を制限している。
【0019】
図２は、ＭＲ－ＩＯＶに準拠するＭＲＡ ＰＣＩｅスイッチ２０６に接続されたホスト１ ２０２及びホスト２ ２０４を含むコンピュータシステム２００の例である。ＳＲ－ＩＯＶ周辺機器デバイス２０８が、ＭＲＡ ＰＣＩｅスイッチ２０６に接続される。このＳＲ－ＩＯＶ周辺機器デバイス２０８は、２つのホスト２０２、２０４のうちの１つによってのみ利用することができる。ＭＲ－ＩＯＶ周辺機器デバイス２１０が、ＭＲＡ ＰＣＩｅスイッチ２０６に接続され、両方のホスト２０２、２０４によって利用され得る。ＳＲ－ＩＯＶ周辺機器デバイス２０８は、エンドポイント（ＥＰ）ＰＣＩｅインタフェースＥＰ０ ２１７において、物理機能（ＰＦ）ゼロ（ＰＦ０）２１２と、２つの仮想機能（ＶＦ）ＶＦ１ ２１４及びＶＦ２ ２１６とを提示する。対照的に、ＭＲ－ＩＯＶ周辺機器デバイス２１０は、ＥＰ１ ２１９において、ＭＲ－ＩＯＶ周辺機器デバイス２１０及び２つの仮想エンドポイント（ＶＥＰ）、ＶＥＰ２ ２１８及びＶＥＰ３ ２２０の複数のルート特徴を管理するために用いられる基本機能（ＢＦ）２４４を提示する。ＶＥＰ２ ２１８はＰＦ０ ２２２を提示し、ＶＥＰ３ ２２０はＰＦ１ ２２４及びＶＦ１ ２２６を提示する。図示の実施例では、例示のホスト１ ２０２がＳＲ－ＩＯＶ周辺機器デバイス２０８の制御を有し、ＰＦ０ ２１２と相互作用するための例示のモジュール２２８、ＶＦ１ ２１４と相互作用するためのモジュール２３０、及びＶＦ２ ２１６と相互作用するためのモジュール２３２を有する。ホスト１ ２０２はまた、ＶＥＰ２ ２１８の制御を有し、ＰＦ０ ２２２と相互作用するためのモジュール２３６を有する。ホスト２ ２０４は、ＶＥＰ３ ２２０の制御を有し、ＶＦ１ ２２６と相互作用するためのＰＦ１ ２２４、及び２４２と相互作用するためのモジュール２４０を有する。ＭＲＡ ＰＣＩｅスイッチ２０６は、マルチルートＰＣＩマネージャ（ＭＲ－ＰＣＩＭ）２４６を含み、これは、示された例ではＭＲ－ＩＯＶ周辺機器デバイス２１０だけでマルチルートトポロジー内の仮想階層の発見及び構成を担当する。ＭＲＡ ＰＣＩｅスイッチ２０６は、ホスト１ ２０２及びホスト２ ２０４がちょうどＳＲ－ＩＯＶ、多機能又は単一機能周辺機器デバイスを見るようにマルチルート態様を管理する。
【0020】
図３は、ＳＲ－ＩＯＶ周辺機器デバイスを共有するために個々のルートコントローラを多数のホストに提供する一例のコンピュータシステム３００を図示する。ホスト１ ３０２及びホスト２ ３０４は、周辺機器プロキシサブシステム３０６に接続される。周辺機器プロキシサブシステム３０６は、ＳＲ－ＩＯＶ周辺機器デバイス３０８に接続される。図３の周辺機器プロキシサブシステム３０６は、ＰＣＩｅエンドポイントインタフェースＥＰ２ ３１０を提供して、ホスト１ ３０２のルートコントローラ（ＲＣ）インタフェースＲＣ１ ３１２と協働する。周辺機器プロキシサブシステム３０６はまた、ホスト２ ３０４のルートコントローラＰＣＩｅインタフェースＲＣ２ ３１６と協働するために、ＰＣＩｅエンドポイントインタフェースＥＰ３ ３１４を提供する。周辺機器プロキシサブシステム３０６は、ルートコントローラＰＣＩｅインタフェースＲＣ３ ３１８を提供し、ルートコントローラＰＣＩｅインタフェースＲＣ３ ３１８は、ＰＦ０ ３２１、ＶＦ１ ３２２、及びＶＦ２ ３２４を含むＳＲ－ＩＯＶ周辺機器デバイス３０８上のＰＣＩｅエンドポイントインタフェースＥＰ３２０と協働する。これらは、周辺機器プロキシサブシステム３０６内のＲＣ３ ３１８によって制御される。周辺機器プロキシサブシステム３０６は、ＰＦ０ ３２１、３２８と相互作用するため、ＶＦ１ ３２２及び３３０と相互作用するため、及びＶＦ２ ３２４と相互作用するためのモジュール３２６を有する。周辺機器プロキシサブシステム３０６は、ＲＣ１ ３１２に結合されたＥＰ２ ３１０においてＰＦ０’３３２と示されるＰＦ０ ３２１の第１のクローン化されたインスタンスを提示する。図３の例では、ＰＦ０’３３２は、周辺機器プロキシサブシステム３０６によってＰＣＩｅエンドポイント物理機能として提示される周辺機器デバイス３０８のＶＦ１ ３２２である。同様に、ＥＰ３ ３１４は、ＰＦ０”３３４と示されるＰＦ０ ３１２の第２のクローン化されたインスタンスを提示し、これは図３の例では周辺機器デバイス３０８のＶＦ２ ３２４である。このように、周辺機器デバイス３０８の仮想機能は、クローン化されたインスタンスＰＦ０’３３２及びＰＦ０”３３４の間で任意に分割することができ、物理機能のクローン化されたインスタンスの各々は、仮想機能の独立したサブセットを提示する。
【0021】
周辺機器プロキシサブシステム３０６は種々のマネージャモジュールを含む。ポリシーマネージャ３３６が、取り付けられた周辺機器デバイスの特定の物理機能及び仮想機能のための構成割当て情報を、様々な取り付けられたホストに格納する。構成マネージャ３３８が、周辺機器デバイス３０８のＰＦ０ ３２１の構成を管理する物理機能マネージャ３４０を含む。エンドポイントマネージャ３４２が、構成マネージャ３３８に含まれており、エンドポイント管理機能の残りを実施して、ホストが共有周辺機器デバイスを識別し、共有周辺機器デバイスによって割り込まれることを可能にする。マップ及び転送モジュール３４４が、周辺機器プロキシサブシステム３０６に含まれるメモリマッピング及びデータの転送ルーティングを管理する。
【0022】
図４は、より複雑なマルチルートＰＣＩｅシステム４００の例を図示する。ホスト１ ４０２及びホスト２ ４０４が、ＭＲＡ ＰＣＩｅスイッチ４０６に接続される。ＭＲ－ＩＯＶ周辺機器デバイス４０８が、ＭＲＡ ＰＣＩｅスイッチ４０６に接続され、２つの仮想エンドポイントＶＥＰ２ ４１０及びＶＥＰ３ ４１２を提示する。この組み合わせはマルチルートドメイン４１４を作成する。非ＭＲＡ ＰＣＩｅスイッチ４１６が、ＭＲＡ ＰＣＩｅスイッチ４０６に接続され、それをＳＲ－ＩＯＶ周辺機器デバイス４１８及び単一機能周辺機器デバイス４２０に接続している。ＭＲ－ＩＯＶ周辺機器デバイス４０８はホスト１ ４０２とホスト２ ４０４との間で共有され、一方、ＳＲ－ＩＯＶ周辺機器デバイス４１０及び単一機能周辺機器デバイス４２０は、マルチルートアウェアではないので、ホスト１ ４０２又はホスト２ ４０４のいずれかに割り当てられる。
【0023】
図５は、周辺機器プロキシサブシステムを含むより複雑なシステム４５０の例である。ホスト１ ４５２は第１のＰＣＩｅスイッチ４５６に接続され、ＰＣＩｅスイッチ４５６はマルチルートアウェアではない。ホスト２ ４５４は第２のＰＣＩｅスイッチ４５８に接続される。ＰＣＩｅスイッチ４５６は周辺機器プロキシサブシステム４６２のＰＣＩｅエンドポイントインタフェースＥＰ２ ４６０に接続され、一方、ＰＣＩｅスイッチ４５８はＰＣＩｅエンドポイントインタフェースＥＰ３ ４６４に接続される。周辺機器プロキシサブシステム４６２のルートコントローラインタフェースＲＣ３ ４６６は、ＰＣＩｅスイッチ４６８に接続される。第１のＳＲ－ＩＯＶ周辺機器デバイス４７０が、ＰＣＩｅスイッチ４６８に接続される。第２のＳＲ－ＩＯＶ周辺機器デバイス４７２も、ＰＣＩｅスイッチ４６８に接続される。このデバイスの集合は共に、システム４５０内のマルチルートドメイン４７４を形成する。これを図４のマルチルートドメイン４１４と対照させると、マルチルートドメイン４７４内のホストデバイス、スイッチデバイス、又は周辺機器デバイスのいずれもマルチルートアウェアデバイスではないことに留意されたい。しかしながら、周辺機器プロキシサブシステム４６２は、より一般的に利用可能なＳＲ－ＩＯＶ周辺機器デバイス及び通常のＰＣＩｅスイッチが用いられることを可能にし、依然としてマルチルート動作が提供される。単一機能周辺機器デバイス４７６がＰＣＩｅスイッチ４５６に接続され、一方、単一機能周辺機器デバイス４７８がＰＣＩｅスイッチ４５８に接続され、単一機能周辺機器デバイス４８０がＰＣＩｅスイッチ４６８に接続される。この構成では、ＳＲ－ＩＯＶ周辺機器デバイス４７０、４７２の仮想機能は、ホスト４５２と４５４との間で共有され得る。単一機能周辺機器デバイス４８０は、ホスト１ ４５２又はホスト２ ４５４のいずれかによって利用され得る。単一機能周辺機器デバイス４７６はホスト１ ４５２専用であり、単一機能周辺機器デバイス４７８はホスト２ ４５４専用である。周辺機器プロキシサブシステム４６２を用いることで、マルチルートドメイン４７４が、より一般的に利用可能なＳＲ－ＩＯＶデバイス及び非マルチルートアウェアスイッチを用いて、マルチルートアウェアデバイスを使用せずにつくられる。
【0024】
ここで図６を参照すると、図３の周辺機器プロキシサブシステム３０６の初期化の一例が図示されている。動作６０２において、ＲＣ３ ３１８とＥＰ３２０との間のハードウェアリンクネゴシエーションが実施される。動作６０４において、周辺機器プロキシサブシステム３０６に存在するＰＣＩｅソフトウェアスタックが、ＰＦ０ ３２１を列挙（enumerate）する。動作６０６において、物理機能マネージャ３４０内のＰＣＩｅドライバが、ＳＲ－ＩＯＶ周辺機器デバイス３０８が構成され得るように、ＰＦ０ ３２１に結合される。動作６０８において、ポリシーマネージャ３３６は、ＳＲ－ＩＯＶ周辺機器デバイス３０８内のイネーブルする仮想機能の数を決定する。動作６１０において、物理機能マネージャ３４０は、仮想機能のこの数をＰＦ０ ３２１の周辺機器デバイスレジスタに書き込む。動作６１２において、ＰＣＩソフトウェアスタックは、ＥＰ０ ３２０の仮想機能を列挙する。動作６１４において、エンドポイントマネージャ３４２内のＰＣＩｅエンドポイント機能ドライバが、ＥＰ２ ３１０及びＥＰ３ ３１４に結合されて、適切な仮想機能構成空間データを用いて、ホスト１ ３０２及びホスト２ ３０４に接続されたエンドポイントインスタンスの初期化を可能にする。動作６１６において、ポリシーマネージャ３３６は、ホストに接続されたエンドポイントインスタンスと、各エンドポイントインスタンスが初期化されるべき仮想機能とを決定する。いくつかの例では、物理機能はまた、管理のみを超える機能を提供し、そういった場合、物理機能はまた、エンドポイントインスタンスにマッピングされ得る。更に他の例において、以下で説明するように、周辺機器デバイスがエンドポイントインスタンスに直接割り当てられる。動作６１８において、エンドポイントマネージャ３４２は、仮想機能構成空間データ、及び／又は、物理機能のそういった機能を提供するために用いられる物理機能構成空間の関連部分を用いて、エンドポイントインスタンスを初期化する。例えば、ＶＦ１ ３２２がＥＰ２ ３１０にマッピングされる場合、ＶＦ１ ３２２構成空間データ内の値がＥＰ２ ３１０にコピーされて、ＰＦ０’３３２又は仮想機能などの適切なクローン化された機能のための構成空間データとして提示される。基本的な物理機能データのマッピングについては後述する。動作６２０において、マップ及び転送モジュール３４４は、メモリトランザクション内のメモリアドレスの翻訳を実施し、それらのメモリトランザクションを、ＳＲ－ＩＯＶ周辺機器デバイス３０８内の仮想機能からＥＰ２ ３１０又はＥＰ３ ３１４のいずれかに転送するように、周辺機器プロキシサブシステム３０６内の様々な翻訳ルックアサイドバッファ（ＴＬＢ）及びトランザクションフォワーダを構成する。動作６２２において、ＲＣ１ ３１２とＥＰ２ ３１０との間、及び、ＲＣ２ ３１６とＥＰ３ ３１４との間で、ハードウェアリンクネゴシエーションが実施される。動作６２４において、通常のソフトウェア実行がＲＣ１ ３１２及びＲＣ２ ３１６において開始する。これにより、周辺機器プロキシサブシステム３０６が初期化され、動作の準備が整う。
【0025】
周辺機器プロキシサブシステム３０６内のルーティングメカニズムが、ＳＲ－ＩＯＶ周辺機器デバイス３０８内の仮想機能ＶＦ１ ３２２及びＶＦ２ ３２４から、それぞれ、一方の方向にホスト３０２及びホスト２ ３０４に、また、ＳＲ－ＩＯＶ周辺機器デバイス３０８内のホスト３０２及びホスト２ ３０４から、それぞれ、他方の方向にＶＦ１ ３２２及びＶＦ２ ３２４にトランザクションが転送される方式を提供する。周辺機器プロキシサブシステムは、トランザクションが、ＳＲ－ＩＯＶ周辺機器デバイス３０８内の仮想機能ＶＦ１ ３２２及びＶＦ２ ３２４から、それぞれ、ホスト１ ３０２及びホスト２ ３０４に転送されるように、ルーティングメカニズム内の周辺機器仮想化ユニット（ＰＶＵ）（８１２）、仮想ＩＤマップ論理８１０、並びに、アウトバウンドアドレス翻訳ユニット８１８及び８２０を提供する。周辺機器プロキシサブシステムは、ＳＲ－ＩＯＶ周辺機器デバイス３０８において、トランザクションが、ホスト１ ３０２及びホスト２ ３０４から、それぞれ、ＶＦ１ ３２２及びＶＦ２ ３２４に転送されるルーティングメカニズムにおいて、ベースアドレスレジスタ、インバウンド及びアウトバウンドアドレス翻訳ユニット（後述する）を提供する。
【0026】
図７は、エンドポイントマネージャ３４２によって実施されるレジスタ構成を図示する。周辺機器プロキシサブシステムのクローン化されたインスタンスＰＦ０’３３２及びＰＦ０”３３４と、共有されるデバイスの対応するＰＦ０ ３２１とに含まれるレジスタが図示されている。エンドポイントマネージャ３４２は、エンドポイントインスタンスＥＰ２ ３１０及びＥＰ３ ３１４の構成空間を初期化する。エンドポイントマネージャ３４２は、ＰＦ０’３３２及びＰＦ０”３３４のデバイス識別能力を、ＥＰ０ ３２０の拡張構成空間における標準構成空間ヘッダー及びＳＲ－ＩＯＶ能力からの値で初期化する。エンドポイントマネージャ３４２は、必要に応じて工程６１８で動作が実施されるように、ＭＳＩ能力を除いてＥＰ０ ３２０内のＰＦ０ ３２１の能力に依存するＰＦ０’３３２及びＰＦ０”３３４内に存在する他のいかなる能力も初期化する必要はない。ＭＳＩ能力に関しては、所望の割り込みベクトルの数を示す複数メッセージ能力フィールドなどの或るフィールドが、マッピングされているＳＲ－ＩＯＶ周辺機器デバイス３０８のそれぞれの物理機能又は仮想機能に基づいて初期化される。ルートコントローラに提示されている物理機能が仮想機能からマッピングされている場合、ＶＦ構成空間データは、工程６１８で提示されているＰＦ構成空間にコピーされていることになる。
【0027】
図８は、ＳＲ－ＩＯＶ周辺機器デバイス３０８からホスト１ ３０２及びホスト２ ３０４へのＰＣＩメモリ転送を図示する。ＶＦ１ ３２２及びＶＦ２ ３２４が列挙されるとき、内部アドレスは予約されるか又は割り当てられる。ホスト１ ３０２のＰＣＩｅドライバは、メモリバッファＭＥＭ（Ａ）８０２を含み、ホスト２ ３０４のＰＣＩｅドライバは、メモリバッファＭＥＭ（Ｂ）８０４を含む。ホスト１ ３０２及びホスト２ ３０４内のＰＣＩｅドライバは、ＶＦ１ ３２２のそれぞれのバッファアドレスレジスタ８０６及びＶＦ２ ３２４のバッファアドレスレジスタ８０８内のそれらのメモリバッファＭＥＭ（Ａ）８０２及びＭＥＭ（Ｂ）８０４のバッファアドレスを初期化する。そのため、ＶＦ１ ３２２は、メモリバッファＭＥＭ（Ａ）８０２へのアクセスを含み、ＶＦ２ ３２４は、メモリバッファＭＥＭ（Ｂ）８０４へのアクセスを含む。現在既知のホストアドレスを用いて、ＴＬＢ８１４及びＴＬＢ８１６内のエントリは、ホストアドレスから、予約された内部アドレス及び宛先エンドポイントに翻訳するようにプログラムすることができる。同様に、アウトバウンドアドレス翻訳ユニット８１８及び８２０は、内部アドレスからホストアドレスに翻訳し直すようにプログラムされる。上記の工程は、初期化工程であり、トランザクション毎に実施する必要はない。ＶＦ１ ３２２及びＶＦ２ ３２４は各々、初期化動作中につくられたリクエスタＩＤを有する。リクエスタＩＤ（ＲｅｑＩＤ）は、特定のＰＦ又はＶＦを識別するためにトランザクションにおいて用いられる。ＰＦ又はＶＦがメモリトランザクションを提供するとき、メモリトランザクションは、リクエスタＩＤ及びホストメモリアドレスを含む。例えば、ＶＦ１ ３２２からのメモリトランザクションが、０１×０１のリクエスタＩＤと、バッファメモリＭＥＭ（Ａ）８０２内のアドレスとを含む。周辺機器プロキシサブシステム３０６は、仮想ＩＤマップ論理８１０を含む。仮想ＩＤマップ論理８１０は、トランザクション内のリクエスタＩＤをＶＦから仮想ＩＤ（ｖｉｒｔＩＤ）に変換し、トランザクションをＰＶＵ８１２に転送する。ＰＶＵ８１２は、ｖｉｒｔＩＤ又はＶＦ毎に１つ、ＴＬＢ８１４及び８１６を含む。ＴＬＢ８１４及び８１６内のエントリは、トランザクション内のメモリアドレスを周辺機器プロキシサブシステム３０６の内部アドレスに変換し、指定されたエンドポイントにトランザクションを提供する。ｖｉｒｔＩＤに基づくＴＬＢの選択、及び、指定されたエンドポイントへの変換されたトランザクションの提供は、トランザクションを適切なエンドポイントにルーティングするように共に作用する。ＴＬＢ８１４は、ＶＦ１ ３２２に対応するｖｉｒｔＩＤＯのための翻訳ルックアサイドバッファエントリを含み、一方、ＴＬＢ８１６は、ＶＦ２ ３２４に対応するｖｉｒｔＩＤ １のための翻訳ルックアサイドバッファエントリを含む。ＰＶＵ８１２が仮想ＩＤマップ論理８１０からトランザクションを受け取ると、ｖｉｒｔＩＤを用いて適切なＴＬＢ８１４又は８１６が選択される。ＴＬＢ８１４、８１６は、トランザクション内のホストアドレスを、関連するエンドポイントＥＰ２ ３１０又はＥＰ３ ３１４のための周辺機器プロキシサブシステム３０６内部アウトバウンドアドレスに翻訳する。変換されたアドレスを有するトランザクションは、ＰＦ０’３３２内のそれぞれのアウトバウンドアドレス翻訳ユニット（ＡＴＵ）８１８又はＰＦ０”３３４内のアウトバウンドＡＴＵ８２０に提供される。ＰＦ０’３３２内のアウトバウンドＡＴＵ８１８又はＰＦ０”３３４内のアウトバウンドＡＴＵ８２０は、内部アウトバウンドアドレスを、特定のホストへのトランザクションの提供のために適切なホストアドレスに翻訳し直し、内部アドレスに基づいて特定の機能のための適切なＲｅｑＩＤを提供する。この最終的なトランザクションアドレス翻訳の後、トランザクションは、ホスト１ ３０２のためにＥＰ２ ３１０からＲＣ１ ３１２に、又はホスト２ ３０４のためにＥＰ３ ３１４からＲＣ２３１６に提供される。
【0028】
要約すると、周辺機器デバイス３０８からホスト１ ３０２又はホスト２ ３０４へのメモリ動作の場合、周辺機器デバイス３０８は、ＰＦ０ ３２１、ＶＦ１ ３２２、又はＶＦ２ ３２４などの適切な機能のＲｅｑＩＤ、及びホストメモリアドレスを備えるトランザクションを提供する。ＲｅｑＩＤは、仮想ＩＤマップ論理８１０においてｖｉｒｔＩＤに変換される。ＰＶＵ８１２内のＴＬＢが、ホストメモリアドレスを内部アウトバウンドメモリアドレスに翻訳する。アウトバウンドＡＴＵが、内部アウトバウンドメモリアドレスをホストメモリアドレスに翻訳し直し、トランザクションはホストに提供される。このようにして、クローン化された物理機能ＰＦ０’３３２及びＰＦ０”３３４の各々は、それぞれのホストに対して、それぞれのホストにのみ割り当てられた別個の独立したＳＲ－ＩＯＶ周辺機器デバイスの機能であるように見える。
【0029】
図９は、ホストから周辺機器デバイスへのメモリ転送動作を図示する。初期化時に、各仮想機能は、インバウンドＡＴＵを用いて、そのベースアドレスレジスタ（ＢＡＲ）を内部メモリアドレスにマッピングする。ＶＦ１ ３２２は、インバウンドＡＴＵ９０３を用いて周辺機器デバイス３０８の内部メモリ位置アクセス（Ａ）９１６にマッピングするＢＡＲ９０７を有する。ＶＦ２ ３２４は、インバウンドＡＴＵ９０３を用いて内部メモリ位置アクセス（Ｂ）９１８にマッピングするＢＡＲ９０９を有する。次に、仮想機能のルートコントローラエニュメレーションの間、メモリが、アウトバウンドアドレス空間から割り当てられ、仮想機能において初期化される。ＲＣ３ ３１８は、アウトバウンドアドレス空間９０６内のＶＦ１ ＢＡＲ９０７に対してメモリブロック９０８を割り当てる。ＲＣ３ ３１８は、アウトバウンドアドレス空間９０６内のＶＦ２ ＢＡＲ９０９に対してメモリブロック９１０を割り当てる。ＲＣ３ ３１８は、メモリブロック９０８をＢＡＲ９０７にアクセスするように、及びメモリブロック９１０をＢＡＲ９０９にアクセスするように設定する。次に、ＥＰ２ ３１０はインバウンドＡＴＵ９３０を用い、ＥＰ３ ３１４はインバウンドＡＴＵ９３２を用いて、それらのベースアドレスレジスタ９０２、９０４をアウトバウンドアドレスブロック９０８、９１０にマッピングする。これに続いて、ホスト１ ３０２及びホスト２ ３０４は、それぞれ、ＭＥＭ（Ｃ）９１２及びＭＥＭ（Ｄ）９１４をホスト発信メモリバッファに割り当て、ＰＦ０’ ３３２ ＢＡＲ９０２及びＰＦ０’ ３３４ ＢＡＲ９０４内のこれらのアドレスを初期化する。これにより、周辺機器プロキシサブシステム３０６及び周辺機器デバイス３０８の初期化が完了して、メモリ書き込みトランザクションが受信される。
【0030】
書き込み動作を実施するために、ホスト１ ３０２はＲＣ１ ３１２を用い、ＭＥＭ（Ｃ）９１２にマッピングされたアドレスを用いてメモリトランザクションをＥＰ２ ３１０に提供する。ＥＰ２ ３１０は、トランザクションを取得し、ホスト１ ３０２のアドレスを、ＶＦ１ ３２２に対して割り当てられたメモリブロック９０８内の内部アドレスに翻訳し、トランザクションをＲＣ３１８に提供する。ＲＣ３ ３１８は、ＥＰ０ ３２０にトランザクションを提供する。インバウンドＡＴＵ９０３は、ＢＡＲ９０７に従ってアドレスを翻訳し、指定されたメモリ位置アクセス（Ａ）９１６にトランザクションを提供する。同様に、ホスト２ ３０４は、ＲＣ２ ３１６を用い、ＭＥＭ（Ｄ）９１４にマッピングされたアドレスを用いてＥＰ３ ３１４にメモリトランザクションを提供する。ＥＰ３ ３１４は、トランザクションを取得し、ホスト２ ３０４のアドレスを、ＶＦ２ ３２４に対して割り当てられたメモリブロック９１０内の内部アドレスに翻訳し、ＲＣ３ ３１８にトランザクションを提供する。ＲＣ３ ３１８は、ＥＰ０ ３２０にトランザクションを提供する。インバウンドＡＴＵ９０３は、ＢＡＲ９０９に従ってアドレスを翻訳し、指定されたメモリ位置アクセス（Ｂ）９１８にトランザクションを提供する。周辺機器デバイスの仮想機能のＢＡＲへの内部アドレスのマッピング、及び、それらの内部アドレスへのインバウンドＡＴＵのマッピングは、周辺機器デバイストランザクションへのホストを、周辺機器デバイス内の適切な物理機能又は仮想機能へルーティングするように作用する。
【0031】
ＰＣＩｅはメッセージ信号割り込み（ＭＳＩ：Message Signaled Interrupts）を用いる。ＭＳＩを用いて、割り込みメッセージがホストメモリ位置に提供される。図１０は、ＭＳＩ動作の１つの例を図示する。ホスト１ ３０２は、ＭＳＩ使用のために予約されたメモリブロックＭＳＩ（Ｐ）１００６を有し、ホスト２ ３０４は、ＭＳＩ使用のために予約されたメモリブロックＭＳＩ（Ｑ）１００８を有する。ＥＰ２ ３１０は、アウトバウンドＭＳＩメモリブロック（Ｘ）１００２を含み、ＥＰ３ ３１４は、アウトバウンドＭＳＩメモリブロック（Ｙ）１００４を含む。アウトバウンドＭＳＩメモリブロック（Ｘ）１００２及び（Ｙ）１００４のアドレスは、それぞれ、ＶＦ１ ３２２及びＶＦ２ ３２４のＭＳＩレジスタにプログラムされる。ホスト１ ３０２は、メモリブロックＭＳＩ（Ｐ）１００６のアドレスをＰＦ０’３３２のＭＳＩレジスタにプログラムし、一方、ホスト２ ３０４は、メモリブロックＭＳＩ（Ｑ）１００８のアドレスをＰＦ０”３３４のＭＳＩレジスタにプログラムする。これで初期化動作が完了する。ＶＦ１ ３２２又はＶＦ２ ３２４がＭＳＩトランザクションを送ることを所望するとき、仮想機能は、トランザクションに、そのリクエスタＩＤ、及び、それぞれ、アウトバウンドＭＳＩメモリブロック（Ｘ）１００２又は（Ｙ）１００４において予約されたアドレスを提供する。仮想ＩＤマップ論理８１０は、リクエスタＩＤを仮想ＩＤにマッピングし、トランザクションをＰＶＵ８１２に提供する。ＰＶＵ８１２は、ＭＳＩアドレスを内部アウトバウンドアドレスに翻訳し、必要に応じて、ＭＳＩトランザクションをルーティングする。アウトバウンドＡＴＵ８１８、８２０は、内部アウトバウンドＭＳＩアドレスをホストメモリブロックＭＳＩ（Ｐ）１００６又はＭＳＩ（Ｑ）１００８に翻訳し、ＥＰ２ ３１０又はＥＰ３ ３１４は、ホスト１ ３０２又はホスト２ ３０４にトランザクションを提供する。
【0032】
図１１は、周辺機器プロキシサブシステム３０６のエンドポイントへの、ひいてはホストへの物理機能及び仮想機能のマッピングの柔軟性を図示する。第１の例では、周辺機器プロキシサブシステム３０６はＰＦ０ ３２１を管理し、ＶＦ１ ３２２はＰＦ０’３３２にマッピングされ、ＶＦ２ ３２４はＰＦ０”にマッピングされ、ＶＦ３ １１０８はＰＣＩｅエンドポイント３１０のＶＦ１ １１０４にマッピングされる。これにより、ＳＲ－ＩＯＶ周辺機器デバイス３０８のＭＲ－ＩＯＶ動作が提供される。第２の例では、ＰＦ０ ３２１は周辺機器プロキシサブシステム３０６によって管理され、ＶＦ１ ３２２はＰＦ０’としてマッピングされ、ＶＦ２ ３２４はＰＦ１ １１０２としてマッピングされ、ＶＦ３ １００８はＰＦ２（図示せず）としてマッピングされる。これによりすべての仮想機能が物理機能としてホスト１ ３０２にマッピングされ、その結果、周辺機器デバイス３０８は多機能ＰＣＩｅエンドポイントであるように見える。第３の例では、ＰＦ０ ３２１は周辺機器プロキシサブシステム３０６によって管理され、ＶＦ１ ３２２はＰＦ０’３３２にマッピングされ、ＶＦ２ ３２４はＶＦ１ １００４にマッピングされ、ＶＦ３ １００８はＶＦ２ １１０６にマッピングされる。これにより、ホスト１ ３０２内の異なる仮想機械が、ＳＲ－ＩＯＶ動作において通常であるように３つの仮想機能を利用することができる。第４の例では、ＳＲ－ＩＯＶ周辺機器デバイス３０８はＥＰ２ ３１０に直接割り当てられ、その結果、ＰＦ０ ３２１はＰＦ０’３３２にマッピングされ、ＶＦ１ ３２２はＶＦ１ １１０４にマッピングされ、ＶＦ２ ３２４はＶＦ２ １１０６にマッピングされ、ＶＦ３ １１０８はＰＣＩｅエンドポイント３１０のＶＦ３（図示せず）にマッピングされる。マッピングにおけるこの柔軟性は、ＰＶＵ８１２によって実施されるルーティング、及び、周辺機器デバイスメモリ転送及びＭＳＩ動作のためのＴＬＢ、並びに、所望の機能を提示するためのＰＦ及びＶＦ構成空間データのコピーと関連したホストメモリ転送動作のための内部メモリ空間割り振り及びＢＡＲ値によって達成される。これらは、周辺機器プロキシサブシステム３０６を用いて物理機能及び仮想機能をマッピングする柔軟性の４つの例に過ぎず、他のマッピングも容易に実施することができる。
【0033】
図１２は、図３のものなどの周辺機器プロキシサブシステム３０６のハードウェアブロック図である。ＡＲＭ Ｒ５Ｆコアなどのプロセッサ１２０２は、周辺機器プロキシサブシステム３０６における基本的な処理機能を提供する。ＳＲＡＭ１２０４が、動作メモリとして提供され、周辺機器プロキシサブシステム３０６の内部の様々なデバイスによって用いられるメモリブロックとして機能する。ＳＰＩ １２０８、ＵＡＲＴ１２１０及びＩ２Ｃ ２１２などの種々のＩ／Ｏポートが存在し、システム内の他のデバイスとの外部通信及びそれらによる管理を可能にする。代替的に、周辺機器プロキシサブシステム３０６の管理は、エンドポイントのうちの１つにおいて提示されるＰＦの拡張機能を介して実施され得る。不揮発性（ＮＶ）ＲＡＭインタフェース１２１４が、周辺機器プロキシサブシステム３０６の機能を提供するために用いられるファームウェアモジュールを含む非一時的ＮＶＲＡＭ１２１６に接続される。例えば、ポリシーマネージャ３３６、その物理機能マネージャ３４０及びエンドポイントマネージャ３４２を備える構成マネージャ３３８、並びに、マップ及び転送モジュール３４４は、プロセッサ１２０２によって実行されるＮＶＲＡＭ１２１６に含まれる。オペレーティングシステム及び／又はハイパーバイザ１２１７が、前述のＰＣＩｅソフトウェアスタック１２１９と同様に、ＮＶＲＡＭ１２１６に格納される。
【0034】
第１のＰＣＩｅエンドポイント１２２２が、ＥＰ２ ３１０などのエンドポイントとして作用し、アウトバウンドＡＴＵ８１８、アウトバウンドＭＳＩメモリ１００２、ＭＳＩ能力レジスタ１０１０、インバウンドＡＴＵ９３０、及びベースアドレスレジスタ９０２を含む。第２のＰＣＩｅエンドポイント１２２４が、ＥＰ３ ３１４などの第２のエンドポイントとして作用するように提供され、アウトバウンドＡＴＵ８２０、アウトバウンドＭＳＩメモリ１００４、ＭＳＩ能力レジスタ１０１２、インバウンドＡＴＵ９３２、及びベースアドレスレジスタ９０４を含む。
【0035】
ＰＣＩｅルートコントローラ１２１８が、ＰＣＩｅエンドポイント１２２２、１２２４に接続されたホスト間でＳＲ－ＩＯＶ周辺機器デバイスが共有されるようにするためのルートコントローラとして作用するために存在する。ＰＣＩｅルートコントローラ１２１８の一例はＲＣ３ ３１８である。ＰＣＩｅルートコントローラ１２１８は、様々な仮想機能ベースアドレスレジスタ空間を含むアウトバウンドアドレス空間１２２０を含む。仮想ＩＤマップ論理８１０は、必要に応じて様々な仮想ＩＤ ＴＬＢ８１４及び８１６などを備えるＰＶＵ８１２と同様に、提供される。周辺機器プロキシサブシステム３０６上には、種々の図面に示される２つのエンドポイント及び１つのルートコントローラよりも多くのエンドポイント及びルートコントローラが存在することができる。各ルートコントローラ及びエンドポイントは、上記のように動作する。
【0036】
複数のＳＲ－ＩＯＶ周辺機器デバイスを、周辺機器プロキシサブシステム３０６のルートコントローラに接続することができ、各々、上述のようにマッピングされ、管理される。
【0037】
図１３は、ホスト１ ３０２及びホスト２ ３０４を形成することができる例示のＳｏＣ５００のブロック図である。ＡＲＭ（登録商標）Ａ７２又はＡ５３コアなどの一連のより強力なマイクロプロセッサ５０２が、ＳｏＣ５００の主要な汎用処理ブロックを形成し、一方で、デジタルシグナルプロセッサ（ＤＳＰ）５０４が特殊な計算能力を提供する。ＡＲＭ Ｒ５Ｆコアなどのよりシンプルなマイクロプロセッサ５０６が、ＳｏＣ５００における一般的な制御能力を提供する。高速相互接続５０８が、マイクロプロセッサ５０２、ＤＳＰ５０４、及びマイクロプロセッサ５０６をＳｏＣ５００内の種々のその他の構成要素に接続する。例えば、オンボードメモリ又はＲＡＭ５１２を含む共有メモリコントローラ５１０が、ＳｏＣ５００のためのオンボードＲＡＭとして作用するように高速相互接続５０８に接続される。ＤＤＲメモリコントローラシステム５１４が、高速相互接続５０８に接続され、外部ＤＲＡＭメモリへの外部メモリインタフェースとして作用する。ビデオ加速モジュール５１６及びレーダ処理加速器（ＰＡＣ）モジュール５１８が、同様に高速相互接続５０８に接続される。ビジョン処理加速器モジュール５２０が、深さ及び動きＰＡＣモジュール５２２と同様に、高速相互接続５０８に接続される。グラフィックス加速モジュール５２４が高速相互接続５０８に接続される。ディスプレイサブシステム５２６が、高速相互接続５０８に接続され、変換ロジック５２８及び出力論理５３０を含み、適切な場合、様々なビデオモニタとの動作及びそれらへの接続を可能にする。ＤＭＡコントローラ、メモリ管理ユニット、汎用Ｉ／Ｏ、メールボックスなどのアイテムを含むシステムサービスブロック５３２が、通常のＳｏＣ５００動作のために提供される。シリアル接続モジュール５３４が、高速相互接続５０８に接続され、ＳｏＣにおいて通常の各種モジュールを含む。車両接続モジュール５３６が、ＰＣＩｅブロック５３８、ＵＳＢブロック５４０、及びイーサネット（登録商標）スイッチ５４２などの外部通信インタフェースのための相互接続を提供する。捕捉／ＭＩＰＩモジュール５４４が、４レーンＣＳＩ－２準拠送信ブロック５４６と、４レーンＣＳＩ－２受信モジュール及びハブとを含む。ＣＳＩ－２受信モジュール及びハブに関する更なる詳細は後述する。
【0038】
ＭＣＵアイランド５６０が、二次サブシステムとして提供され、エネルギーを節約するために他の構成要素がパワーダウンされるとき、統合ＳｏＣ５００の動作を取り扱う。１つ又は複数のＡＲＭ Ｒ５Ｆコアなどのプロセッサ５６２が、マスタとして動作し、絶縁インタフェース５６１を介して高速相互接続５０８に結合される。ＭＣＵ汎用ＩＯ（ＧＰＩＯ）ブロック５６４がスレーブとして動作する。ＭＣＵ ＲＡＭ５６６が、ＭＣＵ ＡＲＭプロセッサ５６２のためのローカルメモリとして作用するように設けられる。付加的な外部通信インタフェースであるＣＡＮバスブロック５６８が、車両内の従来のＣＡＮバス環境との動作を可能にするように接続される。イーサネットＭＡＣ（媒体アクセス制御）ブロック５７０が、車両における更なる接続性のために提供される。不揮発性メモリ（ＮＶＭ）が、外部ＮＶＲＡＭインタフェース５６９を介してＭＣＵ ＡＲＭプロセッサに接続される。
【0039】
これは例示のホスト構成であり、多くの他のホスト構成を利用することができる。
【0040】
上記の例では、ホストメモリアドレスを内部メモリアドレスに翻訳するため、ＲｅｑＩＤをｖｉｒｔＩＤ及びＴＬＢに翻訳するためにｖｉｒｔＩＤマップ論理を用いることについて説明したが、他の例では、ＲｅｑＩＤを用いて周辺機器デバイスからホストにトランザクションをルーティングし、ｖｉｒｔＩＤマップ論理を必要とされない。更に他の例では、内部メモリ空間は用いられず、ＴＬＢは必要とされない。
【0041】
上述した例では、周辺機器デバイス３０８において、各ＶＦに対してＴＬＢが設けられている。別の例では、単一のＴＬＢのみが提供されるが、そのＴＬＢは、ルックアップ値としてＲｅｑＩＤ又はｖｉｒｔＩＤを含み、出力値として所望のエンドポイントを提供するように拡張される。
【0042】
「結合する」という用語は本明細書全体を通じて用いられている。この用語は、本明細書の記載と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合されるか、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合に、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。
【0043】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】