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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-23
(54)【発明の名称】表示基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20230315BHJP
G09G 3/3233 20160101ALI20230315BHJP
G09G 3/20 20060101ALI20230315BHJP
H10K 59/00 20230101ALI20230315BHJP
H10K 50/00 20230101ALI20230315BHJP
H05B 33/02 20060101ALI20230315BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09G3/3233
G09G3/20 624B
G09G3/20 611J
H01L27/32
H05B33/14 A
H05B33/02
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021570003
(86)(22)【出願日】2019-11-29
(85)【翻訳文提出日】2021-11-24
(86)【国際出願番号】 CN2019122201
(87)【国際公開番号】W WO2021103010
(87)【国際公開日】2021-06-03
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】ヤン シュアンビン
(72)【発明者】
【氏名】チョン ボ
(72)【発明者】
【氏名】ドゥ モンモン
(72)【発明者】
【氏名】ドン シャンダン
【テーマコード（参考）】
3K107
5C080
5C094
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB08
3K107CC31
3K107EE04
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD01
5C080FF11
5C080GG12
5C080JJ02
5C080JJ03
5C080JJ06
5C080KK02
5C080KK07
5C080KK20
5C080KK23
5C080KK43
5C094AA21
5C094BA03
5C094BA27
5C094CA19
5C094DA15
5C094DB01
5C094FA01
5C094FA02
5C380AA01
5C380AB06
5C380AB11
5C380AB12
5C380AB13
5C380AB18
5C380AB34
5C380AB36
5C380AC07
5C380AC08
5C380AC11
5C380AC13
5C380BA19
5C380BA39
5C380BB23
5C380CA11
5C380CB16
5C380CB17
5C380CC03
5C380CC26
5C380CC33
5C380CC39
5C380CC66
5C380CD012
5C380CD015
5C380CD017
5C380CD024
5C380CD027
5C380CE19
5C380CF01
5C380CF62
(57)【要約】
本発明は表示基板及び表示装置を提供する。該表示基板はベース基板と、該ベース基板に位置する複数のサブ画素とを備え、各サブ画素は画素回路を備え、複数の画素回路は第１方向及び第２方向に沿って複数行複数列に配置される。該複数のサブ画素は該第２方向において直接隣接する第１サブ画素及び第２サブ画素を含み、該第１サブ画素における第１コンデンサ電極と該第２サブ画素における第１コンデンサ電極は同一層に設置され且つ互いに間隔を空ける。該表示基板は信号線間のクロストークを低減することにより表示品質を向上させることができる。
【選択図】図２
【選択図】図２
【特許請求の範囲】
【請求項1】
ベース基板と、前記ベース基板に位置する複数のサブ画素と、を備える表示基板において、
前記複数のサブ画素のそれぞれは画素回路を備え、前記画素回路は発光素子を駆動して発光させることに用いられ、前記複数のサブ画素の複数の画素回路は第１方向及び第２方向に沿って複数行複数列に配置され、
前記画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を備え、
前記駆動サブ回路は制御端子、第１端子及び第２端子を備え、且つ前記発光素子に結合され且つ前記発光素子を流れる駆動電流を制御するように構成され、
前記データ書き込みサブ回路は制御端子、第１端子及び第２端子を備え、前記データ書き込みサブ回路の前記制御端子は第１走査信号を受信するように構成され、前記データ書き込みサブ回路の前記第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の前記第２端子は前記駆動サブ回路に電気的に接続され、前記データ書き込みサブ回路は前記第１走査信号に応答して前記データ信号を前記駆動サブ回路の前記第１端子に書き込むように構成され、
前記補償サブ回路は制御端子、第１端子及び第２端子を備え、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の前記第１端子及び前記第２端子はそれぞれ前記駆動サブ回路の前記制御端子及び前記第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成され、
前記記憶サブ回路は前記駆動サブ回路の前記制御端子及び第１電圧端子に電気的に接続され、且つ前記データ信号を記憶するように構成され、前記記憶サブ回路は蓄電コンデンサを備え、前記蓄電コンデンサの第１コンデンサ電極は前記第１電圧端子に結合され、第２コンデンサ電極は前記駆動サブ回路の前記制御端子に電気的に結合され、
前記複数のサブ画素は前記第２方向において直接隣接する第１サブ画素及び第２サブ画素を含み、前記第１サブ画素における前記第１コンデンサ電極と前記第２サブ画素における前記第１コンデンサ電極は同一層に設置され且つ互いに間隔を空ける表示基板。
【請求項2】
複数の第１電源コードを更に備え、前記複数の第１電源コードは前記第１方向に沿って延在し、前記第１電圧端子に接続され、且つ前記複数のサブ画素に第１電源電圧を提供するように構成される請求項１に記載の表示基板。
【請求項3】
前記複数の第１電源コードは前記第１コンデンサ電極の前記ベース基板から離れる側に位置し、前記表示基板は前記第１コンデンサ電極と前記複数の第１電源コードとの間に位置する層間絶縁層を更に備え、
前記複数の第１電源コードのうちの２つはそれぞれ前記層間絶縁層内の第１ビアによって前記第１サブ画素及び前記第２サブ画素における前記第１コンデンサ電極に電気的に接続されて前記第１電源電圧を提供する請求項２に記載の表示基板。
【請求項4】
データ線を更に備え、前記データ線は前記第１方向に沿って延在し、前記第１サブ画素の前記データ書き込みサブ回路の前記第１端子に接続されて前記データ信号を提供し、前記第１サブ画素の前記第１コンデンサ電極と前記データ線は前記ベース基板に垂直する方向において重なっていない請求項２又は３に記載の表示基板。
【請求項5】
前記複数の第１電源コードは前記データ線と同一層に絶縁的に設置される請求項４に記載の表示基板。
【請求項6】
第２電源コードを更に備え、前記第２電源コードは前記第２方向に沿って延在し、且つ前記複数の第１電源コードを電気的に接続する請求項２～５のいずれか１項に記載の表示基板。
【請求項7】
前記第２電源コードと前記各サブ画素の開口エリアは前記ベース基板に垂直する方向においていずれも重なっていない請求項６に記載の表示基板。
【請求項8】
前記各サブ画素は更に前記発光素子を備え、前記発光素子は順に積層設置される第１電極、発光層及び第２電極を備え、前記第１電極は前記発光層の前記ベース基板に近接する側に位置し、前記第２電源コードと前記各サブ画素の前記第１電極は前記ベース基板に垂直する方向において重なっていない請求項６又は７に記載の表示基板。
【請求項9】
前記第１電極は本体部及び接続部を備え、前記各サブ画素に対して、前記本体部の前記ベース基板での正投影は前記サブ画素の開口エリアの前記ベース基板での正投影を被覆し、前記接続部は前記サブ画素の前記画素回路に電気的に接続することに用いられる請求項８に記載の表示基板。
【請求項10】
前記各行のサブ画素に対して、前記複数のサブ画素の前記発光素子の第１電極の本体部は前記第２方向に沿って順に配置され、前記第２方向において隣接するいずれか２つのサブ画素のうちの一方の第１電極の本体部は前記ベース基板に垂直する方向において前記第１コンデンサ電極と重なり、前記２つのサブ画素のうちの他方の第１電極の本体部は前記ベース基板に垂直する方向において前記第１コンデンサ電極と重なっていない請求項９に記載の表示基板。
【請求項11】
前記各サブ画素は更に第１接続電極及び第２接続電極を備え、前記第１接続電極は前記複数の第１電源コードと同一層に絶縁的に設置され、前記第２接続電極は前記第２電源コードと同一層に絶縁的に設置され、
前記各サブ画素の前記第１接続電極及び前記画素回路は第２ビアによって電気的に接続され、前記各サブ画素の前記第１接続電極及び前記第２接続電極は第３ビアによって電気的に接続され、且つ前記各サブ画素の前記第２接続電極は第４ビアによって前記第１電極の前記接続部に電気的に接続される請求項９又は１０に記載の表示基板。
【請求項12】
前記第３ビアの前記ベース基板での正投影及び前記第４ビアの前記ベース基板での正投影はそれぞれその属するサブ画素の開口エリアの前記ベース基板での正投影と重なっていない請求項１１に記載の表示基板。
【請求項13】
前記第３ビアの前記ベース基板での正投影は前記第４ビアの前記ベース基板での正投影よりその属するサブ画素の開口エリアに近接し、その属するサブ画素の開口エリアの前記ベース基板での正投影に一層近接する請求項１２に記載の表示基板。
【請求項14】
前記第２電源コードは交互に接続される複数の第１部分及び複数の第２部分を備え、前記複数の第１部分は互いに平行し且つ前記第２方向に平行し、
前記第２部分の延在方向は前記第１方向及び前記第２方向と交差する請求項６～１３のいずれか１項に記載の表示基板。
【請求項15】
前記第１方向に沿って延在する複数の第３電源コードを更に備え、前記複数の第３電源コードはそれぞれ前記複数の第１電源コードに１対１で対応して電気的に接続され、前記各第３電源コードは前記ベース基板に垂直する方向において対応の前記第１電源コードと少なくとも部分的に重なる請求項６～１４のいずれか１項に記載の表示基板。
【請求項16】
前記複数の第３電源コードは前記第２電源コードと同一層に設置され、且つ一体構造になる請求項１５に記載の表示基板。
【請求項17】
前記複数の第３電源コードは前記複数の第１電源コードの前記ベース基板から離れる側に位置し、前記表示基板は前記複数の第３電源コードと前記複数の第１電源コードとの間に位置する平坦層を更に備え、
前記各第３電源コードはそれぞれ前記平坦層内の第５ビアによって対応の第１電源コードに電気的に接続され、これにより、前記第２電源コードと前記複数の第１電源コードとを電気的に接続する請求項１５又は１６に記載の表示基板。
【請求項18】
請求項１～１７のいずれか１項に記載の表示基板を備える表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は表示基板及び表示装置に関する。
【背景技術】
【0002】
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の急速な発展に伴い、表示基板の構造設計例えば画素及び信号線の配置等に対してより高い要求を提出する。
【発明の概要】
【課題を解決するための手段】
【0003】
本開示の少なくとも１つの実施例はベース基板と、前記ベース基板に位置する複数のサブ画素とを備える表示基板を提供する。前記複数のサブ画素のそれぞれは画素回路を備え、前記画素回路は発光素子を駆動して発光させることに用いられ、前記複数のサブ画素の複数の画素回路は第１方向及び第２方向に沿って複数行複数列に配置され、前記画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を備え、前記駆動サブ回路は制御端子、第１端子及び第２端子を備え、且つ前記発光素子に結合され且つ発光素子を流れる駆動電流を制御するように構成され、前記データ書き込みサブ回路は制御端子、第１端子及び第２端子を備え、前記データ書き込みサブ回路の制御端子は第１走査信号を受信するように構成され、前記データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の第２端子は前記駆動サブ回路に電気的に接続され、前記データ書き込みサブ回路は前記第１走査信号に応答して前記データ信号を前記駆動サブ回路の第１端子に書き込むように構成され、前記補償サブ回路は制御端子、第１端子及び第２端子を備え、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の第１端子及び第２端子はそれぞれ前記駆動サブ回路の制御端子及び第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成され、前記記憶サブ回路は前記駆動サブ回路の制御端子及び第１電圧端子に電気的に接続され、且つ前記データ信号を記憶するように構成され、前記記憶サブ回路は蓄電コンデンサを備え、前記蓄電コンデンサの第１コンデンサ電極は前記第１電圧端子に結合され、第２コンデンサ電極は前記駆動サブ回路の制御端子に電気的に結合され、前記複数のサブ画素は前記第２方向において直接隣接する第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の第１コンデンサ電極と前記第２サブ画素の第１コンデンサ電極は同一層に設置され且つ互いに間隔を空ける。
【0004】
いくつかの例では、前記表示基板は更に複数の第１電源コードを備え、前記複数の第１電源コードは前記第１方向に沿って延在し、前記第１電圧端子に接続され、且つ前記複数のサブ画素に第１電源電圧を提供するように構成される。
【0005】
いくつかの例では、前記複数の第１電源コードは前記第１コンデンサ電極の前記ベース基板から離れる側に位置し、前記表示基板は前記第１コンデンサ電極と前記複数の第１電源コードとの間に位置する層間絶縁層を更に備え、前記複数の第１電源コードのうちの２つはそれぞれ前記層間絶縁層内の第１ビアによって前記第１サブ画素及び前記第２サブ画素の第１コンデンサ電極に電気的に接続されて前記第１電源電圧を提供する。
【0006】
いくつかの例では、前記表示基板は更にデータ線を備え、前記データ線は前記第１方向に沿って延在し、前記データ線は前記第１サブ画素のデータ書き込みサブ回路の第１端子に接続されて前記データ信号を提供し、前記第１サブ画素の第１コンデンサ電極と前記データ線は前記ベース基板に垂直する方向において重なっていない。
【0007】
いくつかの例では、前記複数の第１電源コードは前記データ線と同一層に絶縁的に設置される。
【0008】
いくつかの例では、前記表示基板は更に第２電源コードを備え、前記第２電源コードは前記第２方向に沿って延在し、且つ前記複数の第１電源コードを電気的に接続する。
【0009】
いくつかの例では、前記第２電源コードと前記各サブ画素の開口エリアはベース基板に垂直する方向においていずれも重なっていない。
【0010】
いくつかの例では、各サブ画素は更に前記発光素子を備え、前記発光素子は順に積層設置される第１電極、発光層及び第２電極を備え、前記第１電極は前記発光層の前記ベース基板に近接する側に位置し、前記第２電源コードと各サブ画素の前記第１電極は前記ベース基板に垂直する方向において重なっていない。
【0011】
いくつかの例では、前記第１電極は本体部及び接続部を備え、各サブ画素に対して、前記本体部の前記ベース基板での正投影は前記サブ画素の開口エリアの前記ベース基板での正投影を被覆し、前記接続部は前記サブ画素の画素回路に電気的に接続することに用いられる。
【0012】
いくつかの例では、各行のサブ画素に対して、前記複数のサブ画素の発光素子の第１電極の本体部は前記第２方向に沿って順に配置され、前記第２方向において隣接するいずれか２つのサブ画素のうちの一方の第１電極の本体部は前記ベース基板に垂直する方向において第１コンデンサ電極と重なり、前記２つのサブ画素のうちの他方の第１電極の本体部は前記ベース基板に垂直する方向において第１コンデンサ電極と重なっていない。
【0013】
いくつかの例では、各サブ画素は更に第１接続電極及び第２接続電極を備え、前記第１接続電極は前記複数の第１電源コードと同一層に絶縁的に設置され、前記第２接続電極は前記第２電源コードと同一層に絶縁的に設置され、各サブ画素の第１接続電極及び画素回路は第２ビアによって電気的に接続され、各サブ画素の第１接続電極及び第２接続電極は第３ビアによって電気的に接続され、且つ各サブ画素の第２接続電極は第４ビアによって前記第１電極の接続部に電気的に接続される。
【0014】
いくつかの例では、前記第３ビアの前記ベース基板での正投影及び前記第４ビアの前記ベース基板での正投影はそれぞれその属するサブ画素の開口エリアの前記ベース基板での正投影と重なっていない。
【0015】
いくつかの例では、前記第３ビアの前記ベース基板での正投影は前記第４ビアの前記ベース基板での正投影よりその属するサブ画素の開口エリアに近接し、その属するサブ画素の開口エリアの前記ベース基板での正投影に一層近接する。
【0016】
いくつかの例では、前記第２電源コードは交互に接続される複数の第１部分及び複数の第２部分を備え、前記複数の第１部分は互いに平行し且つ前記第２方向に平行し、前記第２部分の延在方向は前記第１方向及び前記第２方向と交差する。
【0017】
いくつかの例では、前記表示基板は前記第１方向に沿って延在する複数の第３電源コードを更に備え、前記複数の第３電源コードはそれぞれ前記複数の第１電源コードに１対１で対応して電気的に接続され、各第３電源コードはベース基板に垂直する方向において対応の第１電源コードと少なくとも部分的に重なる。
【0018】
いくつかの例では、前記複数の第３電源コードは前記第２電源コードと同一層に設置され、且つ一体構造になる。
【0019】
いくつかの例では、前記複数の第３電源コードは前記複数の第１電源コードの前記ベース基板から離れる側に位置し、前記表示基板は前記複数の第３電源コードと前記複数の第１電源コードとの間に位置する平坦層を更に備え、各第３電源コードはそれぞれ前記平坦層内の第５ビアによって対応の第１電源コードに電気的に接続され、これにより、前記第２電源コードと前記複数の第１電源コードとを電気的に接続する。
【0020】
本開示の少なくとも１つの実施例は上記表示基板を備える表示装置を更に提供する。
【0021】
本開示の実施例の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明する。明らかに、以下に説明される図面は本開示のいくつかの実施例に関わるものに過ぎず、本開示を制限するものではない。
【図面の簡単な説明】
【0022】
【発明を実施するための形態】
【0023】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下に本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は本開示の一部の実施例であり、全部の実施例ではない。説明される本開示の実施例に基づいて、当業者が進歩性のある労働を必要とせずに取得する他の実施例は、いずれも本開示の保護範囲に属する。
【0024】
特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野内で当業者が理解する通常の意味であるべきである。本開示に使用される「第１」、「第２」及び類似する言葉はいかなる順序、数又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。同様に、「１つ」、「一」又は「該」等の類似する言葉は数の制限を示すのではなく、少なくとも１つ存在することを示す。「備える」又は「含む」等の類似する言葉は、該言葉の前に記載された素子又は部材が該言葉の後に列挙した素子又は部材及びそれらと同等のものをカバーすることを指し、他の素子又は部材を排除しない。「接続」又は「連結」等の類似する言葉は物理的又は機械的な接続に限定されるのではなく、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
【0025】
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の急速な発展に伴い、表示基板の構造設計例えば画素及び信号線の配置等に対していずれもより高い要求を提出する。例えば、解像度４ＫのＯＬＥＤ表示装置に比べて、大寸法で解像度８ＫのＯＬＥＤ表示装置は設置される必要のあるサブ画素ユニットの個数が倍に増加するため、画素密度が対応して倍に増大し、一方では、信号線の線幅も対応して小さくなるため、信号線自体の抵抗が大きくなり、他方では、信号線間のオーバーラップ状況が多くなるため、信号線の寄生容量が大きくなり、このため、信号線の抵抗－キャパシタンス負荷が大きくなってしまう。それに対応して、抵抗－キャパシタンス負荷による信号遅延（ＲＣ ｄｅｌａｙ）及び電圧降下（ＩＲ ｄｒｏｐ）、電圧上昇（ＩＲ ｒｉｓｅ）等の現象も深刻になる。これらの現象は表示製品の表示品質に深刻な影響を与えてしまう。
【0026】
図１Ａは本開示の少なくとも１つの実施例に係る表示基板のブロック図である。図１Ａに示すように、該表示基板２０はアレイ状に配置される複数のサブ画素１００、複数のグリッド線１１及び複数のデータ線１２を備える。各サブ画素１００は発光素子と、該発光素子を駆動する画素回路とを備える。複数のグリッド線１１と複数のデータ線１２は互いに交差して表示エリアにおいてアレイ状に配置される複数の画素エリアが定義され、各画素エリアに１つのサブ画素１００の画素回路が設置される。該画素回路は例えば通常の画素回路であり、例えば２Ｔ１Ｃ（即ち、２つのトランジスタ及び１つのコンデンサ）画素回路、４Ｔ２Ｃ、５Ｔ１Ｃ、７Ｔ１Ｃ等のｎＴｍＣ（ｎとｍが正の整数である）画素回路であり、且つ、異なる実施例において、該画素回路は更に補償サブ回路を備えてもよく、該補償サブ回路は内部補償サブ回路又は外部補償サブ回路を備え、補償サブ回路はトランジスタ、コンデンサ等を備えてもよい。例えば、必要に応じて、該画素回路は更にリセット回路、発光制御サブ回路、検出回路等を備えてもよい。例えば、該表示基板は非表示エリアに位置するゲート駆動サブ回路１３及びデータ駆動サブ回路１４を更に備えてもよい。該ゲート駆動サブ回路１３はグリッド線１１によって画素回路に接続されて様々な走査信号を提供し、該データ駆動サブ回路１４はデータ線１２によって画素回路に接続されてデータ信号を提供する。図１Ａに示されるゲート駆動サブ回路１３及びデータ駆動サブ回路１４、グリッド線１１及びデータ線１２の表示基板での位置関係は例示的なものに過ぎず、実際の配置位置は必要に応じて設計されてもよい。
【0027】
例えば、表示基板２０は更に制御回路（図示せず）を備えてもよい。例えば、該制御回路は該データ信号を印加するようにデータ駆動サブ回路１４を制御し、及び該走査信号を印加するようにゲート駆動サブ回路を制御するように構成される。該制御回路の一例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は様々な形式であってもよく、例えば、プロセッサ及びメモリを備え、メモリは実行可能コードを含み、プロセッサは該実行可能コードを実行して上記検出方法を実行する。
【0028】
例えば、プロセッサは中央処理ユニット（ＣＰＵ）又はデータ処理能力及び／又は命令実行能力を有する他の形式の処理装置であってもよく、例えば、マイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）等を含んでもよい。
【0029】
例えば、記憶装置は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形式のコンピュータ可読記憶媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは例えばランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュメモリ（ｃａｃｈｅ）等を含んでもよい。不揮発性メモリは例えば読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリ等を含んでもよい。コンピュータ可読記憶媒体に１つ又は複数のコンピュータプログラム命令が記憶されてもよく、プロセッサは該プログラム命令の希望機能を実行することができる。コンピュータ可読記憶媒体に様々なアプリケーションプログラム及び様々なデータが更に記憶されてもよい。
【0030】
該画素回路は駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記憶サブ回路を備えてもよく、必要に応じて発光制御サブ回路、リセット回路等を更に備えてもよい。図１Ｂは画素回路の模式図である。
【0031】
図１Ｂに示すように、該画素回路は駆動サブ回路１２２、データ書き込みサブ回路１２６、補償サブ回路１２８、記憶サブ回路１２７、第１発光制御サブ回路１２３、第２発光制御サブ回路１２４及びリセット回路１２９を備える。
【0032】
例えば、駆動サブ回路１２２は制御端子１３１、第１端子１３２及び第２端子１３３を備え、発光素子１２０を流れる駆動電流を制御するように構成され、且つ駆動サブ回路１２２の制御端子１３１は第１ノードＮ１に接続され、駆動サブ回路１２２の第１端子１３２は第２ノードＮ２に接続され、駆動サブ回路１２２の第２端子１３３は第３ノードＮ３に接続される。
【0033】
例えば、データ書き込みサブ回路１２６は制御端子、第１端子及び第２端子を備え、その制御端子は第１走査信号を受信するように構成され、第１端子はデータ信号を受信するように構成され、第２端子は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続され、且つ該第１走査信号Ｇａ１に応答して該データ信号を駆動サブ回路１２２の第１端子１３２に書き込むように構成される。例えば、データ書き込みサブ回路１２６の第１端子はデータ線１２に接続されて該データ信号を受信し、制御端子は走査線１１に接続されて該第１走査信号Ｇａ１を受信する。
【0034】
例えば、データ書き込み段階において、データ書き込みサブ回路１２６は第１走査信号Ｇａ１に応答してオンされることができ、これにより、データ信号を駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に書き込んで、データ信号を記憶サブ回路１２７に記憶することができ、それにより例えば発光段階において該データ信号に基づいて発光素子１２０を駆動して発光させる駆動電流を生成することができる。
【0035】
例えば、補償サブ回路１２８は制御端子、第１端子及び第２端子を備え、その制御端子は第２走査信号Ｇａ２を受信するように構成され、その第１端子及び第２端子はそれぞれ駆動サブ回路１２２の制御端子１３１及び第２端子１３３に電気的に接続され、該補償サブ回路は該第２走査信号に応答して該駆動サブ回路１２０に対して閾値補償を行うように構成される。
【0036】
例えば、記憶サブ回路１２７は駆動サブ回路１２２の制御端子１３１及び第１電圧端子ＶＤＤに電気的に接続され、データ書き込みサブ回路１２６から書き込んだデータ信号を記憶するように構成される。例えば、データ書き込み及び補償段階において、補償サブ回路１２８は該第２走査信号Ｇａ２に応答してオンされることができ、これにより、データ書き込みサブ回路１２６から書き込んだデータ信号を該記憶サブ回路１２７に記憶することができる。例えば、それと同時に、データ書き込み及び補償段階において、補償サブ回路１２８は駆動サブ回路１２２の制御端子１３１及び第２端子１３３を電気的に接続することができ、これにより、駆動サブ回路１２２の閾値電圧の関連情報を該記憶サブ回路に対応して記憶させることができ、それにより例えば発光段階において記憶されるデータ信号及び閾値電圧を利用して駆動サブ回路１２２を制御することができ、駆動サブ回路１２２の出力が補償されるようにする。
【0037】
例えば、第１発光制御サブ回路１２３は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）及び第１電圧端子ＶＤＤに接続され、且つ第１発光制御信号に応答して第１電圧端子ＶＤＤの第１電源電圧を駆動サブ回路１２２の第１端子１３２に印加するように構成される。例えば、図１Ｂに示すように、第１発光制御サブ回路１２３は第１発光制御端子ＥＭ１、第１電圧端子ＶＤＤ及び第２ノードＮ２に接続される。
【0038】
例えば、第２発光制御サブ回路１２４は第２発光制御端子ＥＭ２、発光素子１２０の第１端子５１０及び駆動サブ回路１２２の第２端子１３２に接続され、且つ第２発光制御信号に応答して駆動電流が発光素子１２２に印加されることを可能にするように構成される。
【0039】
例えば、発光段階において、第２発光制御サブ回路１２３は第２発光制御端子ＥＭ２の提供する第２発光制御信号に応答してオンされ、これにより、駆動サブ回路１２２は第２発光制御サブ回路１２３によって発光素子１２０に電気的に接続されることができ、それにより発光素子１２０を駆動して駆動電流の制御によって発光させるが、非発光段階において、第２発光制御サブ回路１２３は第２発光制御信号に応答してオフされ、これにより、電流が発光素子１２０を流れて発光素子１２０を発光させることを回避し、対応の表示装置のコントラストを向上させることができる。
【0040】
更に例えば、初期化段階において、第２発光制御サブ回路１２４は第２発光制御信号に応答してオンされることもでき、これにより、リセット回路と組み合わせて駆動サブ回路１２２及び発光素子１２０に対してリセット操作を行うことができる。
【0041】
例えば、第２発光制御信号ＥＭ２は第１発光制御信号ＥＭ１と同じであってもよく、又は異なってもよく、例えば、両方は同じ又は異なる信号出力端子に接続されてもよい。
【0042】
例えば、リセット回路１２９はリセット電圧端子Ｖｉｎｉｔ及び発光素子１２２の第１端子１３４（第４ノードＮ４）に接続され、且つリセット信号に応答してリセット電圧を発光素子１２０の第１端子１３４に印加するように構成される。他のいくつかの例では、図１Ｂに示すように、該リセット信号は更に駆動サブ回路の制御端子１３１、即ち第１ノードＮ１に印加されてもよい。例えば、リセット信号は該第２走査信号であり、リセット信号は更に第２走査信号と同期する他の信号であってもよく、本開示の実施例はこれを制限しない。例えば、図１Ｂに示すように、該リセット回路１２９はそれぞれ発光素子１２０の第１端子１３４、リセット電圧端子Ｖｉｎｉｔ及びリセット制御端子Ｒｓｔ（リセット制御線）に接続される。例えば、初期化段階において、リセット回路１２９はリセット信号に応答してオンされることができ、これにより、リセット電圧を発光素子１２０の第１端子１３４及び第１ノードＮ１に印加することができ、それにより駆動サブ回路１２２、補償サブ回路１２８及び発光素子１２０に対してリセット操作を行って、以前の発光段階の影響を解消することができる。
【0043】
例えば、発光素子１２０は第１端子１３４及び第２端子１３５を備え、発光素子１２０の第１端子１３４は駆動サブ回路１２２の第２端子１３３に結合されるように構成され、発光素子１２０の第２端子１３５は第２電圧端子ＶＳＳに接続されるように構成される。例えば、一例では、図１Ｂに示すように、発光素子１２０の第１端子１３４は第２発光制御サブ回路１２４によって第３ノードＮ３に接続されることができる。本開示の実施例はこの状況を含むが、それに限らない。例えば、発光素子１２０は様々なタイプのＯＬＥＤ、例えばトップエミッション、ボトムエミッション、両側エミッション等であってもよく、赤色光、緑色光、青色光又は白色光等を発することができ、該ＯＬＥＤの第１電極及び第２電極はそれぞれ該発光素子の第１端子１３４及び第２端子１３５とされる。本開示の実施例は発光素子の具体的な構造を制限しない。
【0044】
注意されるように、本開示の実施例の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４は必ず実際に存在する部材を示すとは限らず、回路図における関連回路が接続される合流点を示すのである。
【0045】
説明されるように、本開示の実施例の説明において、符号Ｖｄはデータ信号端子を示すだけでなく、データ信号のレベルを示してもよく、同様に、符号Ｇａ１、Ｇａ２は第１走査信号、第２走査信号を示すだけでなく、第１走査信号端子及び第２走査信号端子を示してもよく、Ｒｓｔはリセット制御端子を示すだけでなく、リセット信号を示してもよく、符号Ｖｉｎｉｔはリセット電圧端子を示すだけでなく、リセット電圧を示してもよく、符号ＶＤＤは第１電圧端子を示すだけでなく、第１電源電圧を示してもよく、符号ＶＳＳは第２電圧端子を示すだけでなく、第２電源電圧を示してもよい。下記各実施例は同様であり、ここで詳細な説明は省略する。
【0046】
図１Ｃは図１Ｂに示される画素回路の具体的な実現例の回路図である。図１Ｃに示すように、該画素回路は第１～第７トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及び蓄電コンデンサＣｓｔを備える。例えば、第１トランジスタＴ１は駆動トランジスタとして使用され、他の第２～第７トランジスタはスイッチングトランジスタとして使用される。
【0047】
例えば、図１Ｃに示すように、駆動サブ回路１２２は第１トランジスタＴ１として実現されることができる。第１トランジスタＴ１のゲートは駆動サブ回路１２２の制御端子１３１とされ、第１ノードＮ１に接続され、第１トランジスタＴ１の第１極は駆動サブ回路１２２の第１端子１３２とされ、第２ノードＮ２に接続され、第１トランジスタＴ１の第２極は駆動サブ回路１２２の第２端子１３３とされ、第３ノードＮ３に接続される。
【0048】
例えば、図１Ｃに示すように、データ書き込みサブ回路１２６は第２トランジスタＴ２として実現されることができる。第２トランジスタＴ２のゲートは第１走査線（第１走査信号端子Ｇａ１）に接続されて第１走査信号を受信し、第２トランジスタＴ２の第１極はデータ線（データ信号端子Ｖｄ）に接続されてデータ信号を受信し、第２トランジスタＴ２の第２極は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続される。例えば、該第２トランジスタＴ２はＰ型トランジスタであり、例えば、活性層は多結晶シリコンを低温でドープした薄膜トランジスタである。
【0049】
例えば、図１Ｃに示すように、補償サブ回路１２８は第３トランジスタＴ３として実現されることができる。第３トランジスタＴ３のゲートは第２走査線（第２走査信号端子Ｇａ２）に接続されて第２走査信号を受信するように構成され、第３トランジスタＴ３の第１極は駆動サブ回路１２２の制御端子１３１（第１ノードＮ１）に接続され、第３トランジスタＴ３の第２極は駆動サブ回路１２２の第２端子１３３（第３ノードＮ３）に接続される。
【0050】
例えば、図１Ｃに示すように、記憶サブ回路１２７は蓄電コンデンサＣｓｔとして実現されることができ、該蓄電コンデンサＣｓｔは第１コンデンサ電極Ｃａ及び第２コンデンサ電極Ｃｂを備え、該第１コンデンサ電極Ｃａは第１電圧端子ＶＤＤに結合例えば電気的に接続され、該第２コンデンサ電極Ｃｂは駆動サブ回路１２２の制御端子１３１に結合例えば電気的に接続される。
【0051】
例えば、図１Ｃに示すように、第１発光制御サブ回路１２３は第４トランジスタＴ４として実現されることができる。第４トランジスタＴ４のゲートは第１発光制御線（第１発光制御端子ＥＭ１）に接続されて第１発光制御信号を受信し、第４トランジスタＴ４の第１極は第１電圧端子ＶＤＤに接続されて第１電源電圧を受信し、第４トランジスタＴ４の第２極は駆動サブ回路１２２の第１端子１３２（第２ノードＮ２）に接続される。
【0052】
例えば、発光素子１２０は具体的にＯＬＥＤとして実現されることができ、その第１電極１３４（ここでは陽極）は第４ノードＮ４に接続され、第２発光制御サブ回路１２４によって駆動サブ回路１２２の第２端子１３３から駆動電流を受信するように構成され、発光素子１２０の第２電極１３５（ここでは陰極）は第２電圧端子ＶＳＳに接続されて第２電源電圧を受信するように構成される。例えば、第２電圧端子は接地されてもよく、即ちＶＳＳは０Ｖであってもよい。
【0053】
例えば、第２発光制御サブ回路１２４は第５トランジスタＴ５として実現されることができる。第５トランジスタＴ５のゲートは第２発光制御線（第２発光制御端子ＥＭ２）に接続されて第２発光制御信号を受信し、第５トランジスタＴ５の第１極は駆動サブ回路１２２の第２端子１３３（第３ノードＮ３）に接続され、第５トランジスタＴ５の第２極は発光素子１２０の第１端子１３４（第４ノードＮ４）に接続される。
【0054】
例えば、リセット回路１２９は第１リセット回路及び第２リセット回路を含んでもよく、該第１リセット回路は第１リセット信号Ｒｓｔ１に応答して第１リセット電圧Ｖｉｎｉ１を第１ノードＮ１に印加するように構成され、該第２リセット回路は第２リセット信号Ｒｓｔ２に応答して第２リセット電圧Ｖｉｎｉ２を第４ノードＮ４に印加するように構成される。例えば、図１Ｃに示すように、該第１リセット回路は第６トランジスタＴ６として実現され、該第２リセット回路は第７トランジスタＴ７として実現される。第６トランジスタＴ６のゲートは第１リセット制御端子Ｒｓｔ１に接続されて第１リセット信号Ｒｓｔ１を受信するように構成され、第６トランジスタＴ６の第１極は第１リセット電圧端子Ｖｉｎｉｔ１に接続されて第１リセット電圧Ｖｉｎｉｔ１を受信し、第６トランジスタＴ６の第２極は第１ノードＮ１に接続されるように構成される。第７トランジスタＴ７のゲートは第２リセット制御端子Ｒｓｔ２に接続されて第２リセット信号Ｒｓｔ２を受信するように構成され、第７トランジスタＴ７の第１極は第２リセット電圧端子Ｖｉｎｉｔ２に接続されて第２リセット電圧Ｖｉｎｉｔ２を受信し、第７トランジスタＴ７の第２極は第４ノードＮ４に接続されるように構成される。
【0055】
説明されるように、本開示の実施例に使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の同じ特性のスイッチングデバイスであってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース電極、ドレイン電極は構造的に対称であってもよく、従って、そのソース電極、ドレイン電極は構造的に区別しなくてもよい。本開示の実施例では、トランジスタのゲート以外の二極を区別するために、その中の一方が第１極であり、他方が第２極であると直接説明される。
【0056】
図２は本開示の少なくとも１つの実施例に係る表示基板２０の模式図である。該表示基板２０はベース基板１０１を備え、複数のサブ画素１００は該ベース基板１０１に位置する。複数のサブ画素１００の画素回路は画素回路アレイに配置され、該画素回路アレイの列方向は第１方向Ｄ１であり、行方向は第２方向Ｄ２であり、第１方向Ｄ１は第２方向Ｄ２と交差例えば直交する。いくつかの実施例では、前記第１方向Ｄ１は行方向であってもよく、第２方向Ｄ２は列方向であってもよい。いくつかの実施例では、各サブ画素の画素回路は発光素子との接続構造のほか、完全に同じ構造を有してもよく、即ち、画素回路は行及び列方向において繰り返し配置され、異なるサブ画素の発光素子との接続構造は各サブ画素の発光構造の電極の配置形状及び位置によって異なってもよい。いくつかの実施例では、異なる色のサブ画素の画素回路の基本フレーム例えば各信号線の形状及び位置はほぼ同じであり、各トランジスタの相対位置関係もほぼ同じであるが、一部の信号線又は接続線の幅、形状、又はあるトランジスタの例えばチャネル寸法、形状、又は異なるサブ画素の発光素子に接続するための接続線又はビア位置等は異なってもよく、各レイアウト構造及びサブ画素の配列に基づいて調整されてもよい。図２には１行のサブ画素の直接隣接する４つのサブ画素（即ち、第１サブ画素１００ａ、第２サブ画素１００ｂ、第３サブ画素１００ｃ及び第４サブ画素１００ｄ）を例示するが、本開示の実施例はこのレイアウトに限らない。
【0057】
図３Ａは図２に対応して、該４つのサブ画素１００のトランジスタＴ１～Ｔ７の半導体層１０２及び第１導電層（ゲート層）２０１を示し、図３Ｂは図３Ａを基に第２導電層２０２を更に示し、図３Ｃは図３Ｂを基に第３導電層２０３を更に示し、図３Ｄは図３Ｃを基に第４導電層２０４を更に示す。説明されるように、図面に１行のサブ画素の隣接する４つのサブ画素の対応構造を示すが、該構造は本開示を制限するものではない。該半導体層１０２、第１導電層２０１、第２導電層２０２、第３導電層２０３、第４導電層２０４は順にベース基板１０１に設置され、これにより、図２に示される表示基板の構造を形成する。
【0058】
説明の都合上、下記説明においてＴｎｇ、Ｔｎｓ、Ｔｎｄ、Ｔｎａでそれぞれ第ｎトランジスタＴｎのゲート、第１極、第２極及び活性層を示し、ここで、ｎが１～７である。
【0059】
説明されるように、本開示の所謂「同一層に設置される」とは、２種類（又は、２種類以上）の構造は同一堆積プロセスにより形成され、且つ同一パターニングプロセスによりパターン化して形成した構造を指し、それらの材料は同じであってもよく、又は異なってもよい。本開示の「一体構造」とは、２種類（又は、２種類以上）の構造は同一堆積プロセスにより形成され、且つ同一パターニングプロセスによりパターン化して形成した互いに接続される構造を指し、それらの材料は同じであってもよく、又は異なってもよい。
【0060】
例えば、図３Ａに示すように、該第１導電層２０１は各トランジスタのゲート並びにいくつかの走査線及び制御線を備える。図２Ｂでは、大きな点線枠で各サブ画素１００の位置する領域を示し、小さな点線枠で１つのサブ画素１００の第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを示す。
【0061】
該半導体層１０２は第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａを備える。図３Ａに示すように、該第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａは互いに接続されて一体構造となる。例えば、各列のサブ画素の半導体層２０は互いに接続される一体構造であり、隣接する２列のサブ画素の半導体層は互いに間隔を空ける。
【0062】
例えば、図３Ａに示すように、該第１導電層１０４は第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを備える。例えば、第３トランジスタＴ３及び第６トランジスタＴ６はダブルゲート構造を用い、そうすると、トランジスタのゲート制御能力を向上させ、漏れ電流を低減させることができる。
【0063】
例えば、該第１導電層１０４は互いに絶縁される複数の走査線２１０、複数のリセット制御線２２０及び複数の発光制御線２３０を更に備える。例えば、各行のサブ画素はそれぞれ１つの走査線２１０、１つのリセット制御線２２０及び１つの発光制御線２３０に対応して接続される。
【0064】
走査線２１０は対応の１行のサブ画素の第２トランジスタＴ２のゲートに電気的に接続されて（又は、一体構造になる）第１走査信号Ｇａ１を提供し、リセット制御線２２０は対応の１行のサブ画素の第６トランジスタＴ６のゲートに電気的に接続されて第１リセット信号Ｒｓｔ１を提供し、発光制御線２３０は対応の１行のサブ画素の第４トランジスタＴ４のゲートに電気的に接続されて第１発光制御信号ＥＭ１を提供する。
【0065】
例えば、図３Ａに示すように、該走査線２１０は更に第３トランジスタＴ３のゲートに電気的に接続されて第２走査信号Ｇａ２を提供し、即ち、第１走査信号Ｇａ１及び第２走査信号Ｇａ２は同一信号であってもよく、該発光制御線２３０は更に第５トランジスタＴ５のゲートに電気的に接続されて第２発光制御信号ＥＭ２を提供し、即ち、該第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２は同一信号である。
【0066】
例えば、図３Ａに示すように、この行の画素回路の第７トランジスタＴ７のゲートは次の行の画素回路（即ち、走査線の走査順序に応じて、この行の走査線の後で順次オンされる走査線の位置する画素回路行）に対応するリセット制御線２２０に電気的に接続されて第２リセット信号Ｒｓｔ２を受信する。
【0067】
例えば、図３Ａから分かるように、列方向（第１方向Ｄ１）において画素エリアを分割するグリッド線１１は該リセット制御線２２０又は該発光制御線２３０であってもよく、各画素回路の領域はいずれも１つのリセット制御線２２０、１つの発光制御線２３０及び１つの走査線２１０のそれぞれの一部を備える。
【0068】
例えば、図３Ａに示すように、該表示基板２０はセルフアライン技術を用い、第１導電層２０１をマスクとして利用して該半導体層１０２に対して導体化処理（例えばドープ処理）を行い、これにより、該半導体層１０２の該第１導電層２０１で被覆されていない部分が導体化されるようにし、それにより各トランジスタの活性層のチャネルエリアの両側に位置する部分が導体化されてそれぞれ該トランジスタの第１極及び第２極が形成される。
【0069】
例えば、図３Ｂに示すように、該第２導電層２０２は第１コンデンサ電極Ｃａを備える。該第１コンデンサ電極Ｃａはベース基板１０１に垂直する方向において第１トランジスタＴ１のゲートＴ１ｇと重なって蓄電コンデンサＣｓｔを形成し、即ち、該第１トランジスタＴ１のゲートＴ１ｇは該蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂとされる。例えば、該第１コンデンサ電極Ｃａはビア３０１を備え、該ビア３０１は該第１トランジスタＴ１のゲートＴ１ｇの少なくとも一部を露出させて、該ゲートＴ１ｇと他の構造との電気的接続を容易にする。
【0070】
例えば、該第２導電層２０２は更に複数のリセット電圧線２４０を備えてもよく、該複数のリセット電圧線２４０は複数行のサブ画素に１対１で対応して接続される。該リセット電圧線２４０は対応の１行のサブ画素の第６トランジスタＴ６の第１極に電気的に接続されて第１リセット電圧Ｖｉｎｉｔ１を提供する。
【0071】
例えば、図３Ｂに示すように、この行のサブ画素の第７トランジスタＴ７の第１極は次の行のサブ画素に対応するリセット電圧線２４０に電気的に接続されて第２リセット電圧Ｖｉｎｉｔ２を受信する。
【0072】
例えば、図３Ｂに示すように、該第２導電層２０２は更に遮蔽電極２２１を備えてもよく、該遮蔽電極２２１と第２トランジスタＴ２の第１極Ｔ２ｓはベース基板１０１に垂直する方向において重なり、それにより該第２トランジスタＴ２の第１極Ｔ２ｓにおける信号を他の信号による干渉から保護することができる。該第２トランジスタＴ２の第１極Ｔ２ｓはデータ信号Ｖｄを受信するように構成されるが、該データ信号Ｖｄは該サブ画素の表示グレースケールを決定したため、該遮蔽電極２２１はデータ信号の安定性を向上させ、それにより表示性能を向上させる。
【0073】
例えば、図３Ｃに示すように、該第３導電層２０３は第１方向Ｄ１に沿って延在する複数の第１電源コード２５０を備える。例えば、該複数の第１電源コード２５０は複数列のサブ画素に１対１で対応して電気的に接続されて第１電源電圧ＶＤＤを提供する。該第１電源コード２５０はビア３０２によって対応の１列のサブ画素の第１コンデンサ電極Ｃａに電気的に接続され、ビア３０３によって第４トランジスタＴ４の第１極に電気的に接続される。例えば、該第１電源コード２５０は更にビア３０４によって遮蔽電極２２１に電気的に接続され、これにより、遮蔽電極２２１に固定電位を有させ、該遮蔽電極の遮蔽能力を向上させる。
【0074】
例えば、該第３導電層２０３は更に該複数のデータ線１２を備える。該複数のデータ線１２は複数列のサブ画素に１対１で対応して電気的に接続されてデータ信号を提供する。例えば、該データ線１２はビア３０５によって対応の１列のサブ画素の第２トランジスタＴ２の第１極Ｔ２ｓに電気的に接続されて該データ信号を提供する。
【0075】
具体的に、プロセスマージン（ｍａｒｇｉｎ）の均一性及び信頼性を考慮して、一般的に、ビアは行列方向において配列され、ビア３０４及びビア３０５は行方向においてほぼ同一直線上に位置し、且つビア３０４はデータ線１２と第２トランジスタＴ２の第１極Ｔ２ｓとを接続するビア３０５のデータ線１２から離れる側に位置する。例えば、ビア３０５はデータ線と第２トランジスタＴ２の第１極Ｔ２ｓとのオーバーラップ位置（例えば、第２トランジスタＴ２の第１極Ｔ２ｓの端部即ち半導体層１０２の左側の端部）に位置し、ビア３０４は第１電源コード２５０により被覆される位置に位置する。
【0076】
いくつかの実施例では、データ線１２は第１電源コード２５０の左側に位置し、且つ第１電源コード２５０と列方向において延在し、第１遮蔽電極２２１はビア３０４を被覆する位置からある高さ下向きに延在し、且つ走査線を超えない位置で左側へ延在して一部の第２トランジスタＴ２の第１極Ｔ２ｓを被覆し、第１遮蔽電極２２１の形状はほぼＬ型の左右鏡像パターンである。説明されるように、本実施例では、左側とは第１電源コードに対してデータ線が位置する側を指し、例えば、１つの画素回路の領域の行方向において分割する境界は基本的に画素回路のデータ線及び同一行における次の（例えば、右側の隣接する）画素回路のデータ線、即ち隣接する２つのデータ線の間の部分及び該画素回路のデータ線からなる該画素回路の行方向における範囲である。他の実施例では、第１電源コード又はリセット信号線等は画素回路を分割する境界として必要に応じて設計される。
【0077】
例えば、図３Ｃに示すように、該第３導電層２０３は更に第１接続電極２３１を備え、該第１接続電極２３１は一端が第１コンデンサ電極Ｃａ内のビア３０１及び絶縁層内のビア４０１によって該第１トランジスタＴ１のゲートＴ１ｇ、即ち第２コンデンサ電極Ｃｂに電気的に接続され、他端がビア４０２によって該第３トランジスタＴ３の第１極に電気的に接続され、これにより、該第２コンデンサ電極Ｃｂと該第３トランジスタＴ３の第１極Ｔ３ｓとを電気的に接続する。例えば、該ビア４０１は第２絶縁層１０４及び第２絶縁層１０５を貫通し、該ビア４０２は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する（図５参照）。
【0078】
例えば、図３Ｃに示すように、該第３導電層２０３は更に第２接続電極２３２を備え、該第２接続電極２３２は一端がビア４０３によってリセット電圧線に電気的に接続され、他端がビア４０４によって第６トランジスタＴ６に電気的に接続され、これにより、該第６トランジスタＴ６の第１極Ｔ６ｓは該リセット電圧線２４０から第１リセット電圧Ｖｉｎｉｔ１を受信することができる。例えば、該ビア４０３は第３絶縁層１０５を貫通し、該ビア４０４は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する（図５参照）。
【0079】
例えば、図３Ｃに示すように、該第３導電層２０３は更に第３接続電極２３３を備え、該第３接続電極２３３はビア４０５によって第５トランジスタＴ５の第２極Ｔ５ｄに電気的に接続され、且つ該第５トランジスタＴ５の第２極Ｔ５ｄと発光素子の第１電極１３４とを電気的に接続することに用いられ、例えば、該ビア４０５は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する（図５参照）。以下に詳しく説明する。
【0080】
例えば、図３Ｄに示すように、該第４導電層２０４は第２電源コード２６０を備え、該第２電源コード２６０は第２方向Ｄ２に沿って延在し、且つ複数の第１電源コード２５０を電気的に接続し、これにより、網状の電源コード構造が形成される。このような構造は電源コード上の抵抗を低減することに役立ち、それにより電源コードの電圧降下を低減し、且つ第１電源電圧を表示基板の各サブ画素に均一に輸送することに役立つ。
【0081】
例えば、該第４導電層２０４は更に複数の第３電源コード２７０を備え、該第３電源コード２７０は第１方向Ｄ１に沿って延在し、且つそれぞれ複数の第１電源コード２５０に１対１で対応して電気的に接続される。図３Ｄに示すように、該第３電源コード２７０と対応の第１電源コード２５０はベース基板１０１に垂直する方向において互いに少なくとも部分的に重なり、且つビア３０６によって互いに電気的に接続される。例えば、各サブ画素に対応してそれぞれ１つの該ビア３０６を設置することにより、各第３電源コード２７０と対応の第１電源コード２５０は並列接続構造を形成し、これは電源コードの抵抗を低減することに役立つ。いくつかの実施例では、第３導電層内に位置する第１電源コード２５０は、ある構造例えばビア又は接続線を回避し又は上層構造を平坦化するために、一部の位置で線幅を広くし又は狭くしてもよい。いくつかの実施例では、第４導電層内に位置する第３電源コード２７０は、ある構造例えばビア又は接続線を回避し又は上層構造を平坦化するために、一部の位置で線幅を広くし又は狭くしてもよい。そうすると、該第３電源コード２７０と対応の第１電源コード２５０はベース基板１０１に垂直する方向において一部の位置で完全に重なれないこともある。
【0082】
例えば、該第２電源コード２６０と第３電源コード２７０は互いに電気的に接続され又は一体構造になり、これにより、該複数の第１電源コード２５０、複数の第２電源コード２６０及び複数の第３電源コード２７０により網状の電源コード構造が形成される。
【0083】
例えば、該第４導電層２０４は該第３電源コード２７０と絶縁される第４接続電極２３４を更に備え、該第４接続電極２３４はビア３０７によって第３接続電極２３３に電気的に接続されて、該第５トランジスタＴ５の第２極Ｔ５ｄと発光素子の第１電極１３４とを電気的に接続する。例えば、該第４接続電極２３４と該第３接続電極２３３はベース基板１０１に垂直する方向において少なくとも部分的に重なる。
【0084】
【0085】
図５に示すように、半導体層１０２、第１絶縁層１０３、第１導電層２０１、第２絶縁層１０４、第２導電層２０２、第３絶縁層１０５、第３導電層２０３、第４絶縁層１０６、第４導電層２０４、第５絶縁層１０７、第５導電層２０５は順にベース基板１０１に設置され、これにより、図４に示される表示基板の構造が形成される。
【0086】
図４及び図５に示すように、第１電極１３４は本体部１４１及び接続部１４２を備えてもよく、本体部１４１は主に発光層を駆動して発光させることに用いられ、本体部１４１のベース基板１０１での正投影は該第１電極の属するサブ画素の開口エリア６００の前記ベース基板での正投影を被覆し、接続部１４２は主に画素回路に接続することに用いられる。図４に示すように、第２電源コード２６０と各第１電極１３４はベース基板１０１に垂直する方向において重なっていない。このような設置は発光素子の第１電極１３４と第２電源コード２６０との重複による非平坦に起因して色かぶり等の表示問題が生じることを回避することができる。第１電極１３４に画素定義層が形成され、画素定義層上に開口エリア６００が形成され、該開口エリア６００は第１電極１３４の本体部１４１の少なくとも一部を露出させ、且つ各対応のサブ画素の発光領域（開口エリア）を限定し、発光素子１２０の発光層は少なくとも画素定義層の開口エリア内に形成される。第１電極１３４の平坦度は直接に発光層の出光均一性に影響し、それにより表示効果に影響する。例えば、該第２電源コード２６０は曲線構造であってもよく、それにより第１電極１３４のパターンに適応し、例えば折れ線状又は波線形状である。例えば、隣接する２つの第２電源コード２６０は１行のサブ画素１００を定義する。例えば、図４に示すように、該第２電源コード２６０は交互に接続される第１部分２６１及び第２部分２６２を備え、該第１部分２６１の延在方向は互いに平行し且つ第２方向Ｄ２に平行し、第２部分２６２の延在方向は第１方向Ｄ１及び第２方向Ｄ２と交差する。例えば、第１電極１３４の本体部１４１の形状は四角形であり、例えば、各第１部分２６１は１つの第１電極１３４の本体部１４１の１つの頂角に対応して設置され、該第１部分２６１に隣接する第２部分２６２は該本体部１４１の１つの辺に平行して設置される。
【0087】
図３Ｅは図３Ｄの断面線Ｃ－Ｃ′に沿う断面図である。図３Ｅに示すように、該第２電源コード２６０の第１部分２６１と該リセット制御線２２０はベース基板１０１に垂直する方向において重なり、該第２部分２６２と１つのデータ線１２はベース基板１０１に垂直する方向において重なり、該データ線１２は該第２部分２６２に対応する１列の画素回路に電気的に接続されて該データ信号を提供する。
【0088】
図４には該隣接する４つのサブ画素の第１電極１３４ａ、１３４ｂ、１３４ｃ及び１３４ｄを示し、例えば、該第１サブ画素１００ａ、第２サブ画素１００ｂ、第３サブ画素１００ｃ及び第４サブ画素１００ｄにより該表示基板２０の１つの繰り返しユニットが構成される。
【0089】
例えば、各繰り返しユニットにおいて、第２サブ画素１００ｂの発光素子の発する光の色と第４サブ画素１００ｄの発光素子の発する光の色は同じであり、即ち、第２サブ画素１００ｂと第４サブ画素１００ｄは同じ色のサブ画素である。例えば、第２サブ画素１００ｂ及び第４サブ画素１００ｄは鋭敏色のサブ画素であり、表示基板２０が赤緑青（ＲＧＢ）表示モードを用いる場合、上記鋭敏色は緑色であり、即ち第２サブ画素１００ｂ及び第４サブ画素１００ｄはいずれも緑色サブ画素である。例えば、第１サブ画素１００ａは赤色サブ画素であってもよく、第３サブ画素１００ｃは青色サブ画素であってもよい。
【0090】
例えば、各繰り返しユニットにおいて、第１サブ画素１００ａ及び第３サブ画素１００ｃは行方向において交互に配列され、第２サブ画素１００ｂ及び第４サブ画素１００ｄはそれぞれ隣接行における第１サブ画素１００ａと第３サブ画素１００ｃとの間、及び第３サブ画素１００ｃと次の繰り返しユニットの第１サブ画素１００ａとの間に位置する。
【0091】
例えば、各繰り返しユニットにおいて、第１サブ画素１００ａ及び第３サブ画素１００ｃは列方向において交互に配列される。隣接する２行の繰り返しユニットにおいて、２行２列に位置する２つの第１サブ画素１００ａ及び２つの第３サブ画素１００ｃにより１つの２＊２のマトリックスが構成され、該マトリックスにおいて、２つの第１サブ画素１００ａは該マトリックスの１つの対角位置に位置し、２つの第３サブ画素１００ｃは該マトリックスのもう１つの対角位置に位置し、且つ該２つの第１サブ画素１００ａ及び２つの第３サブ画素１００ｃは１つの第２サブ画素１００ｂ又は第４サブ画素１００ｄを取り囲んでいる。該２＊２マトリックスは行方向及び列方向において１列又は１行のサブ画素を共有する方式で繰り返す。
【0092】
例えば、各繰り返しユニットの４つのサブ画素により２つの仮想画素が形成されることができ、繰り返しユニットの第１サブ画素１００ａ及び第３サブ画素１００ｃはそれぞれ前記２つの仮想画素により共有される。例えば、図４に示すように、第１サブ画素１００ａ及びその右側に位置し且つそれに隣接する第２サブ画素１００ｂにより１つの仮想画素が構成され、且つ隣接する（右側の）仮想画素の第３サブ画素１００ｃを借用して発光画素ユニットが形成され、第３サブ画素１００ｃ及びその右側に位置し且つそれに隣接する第４サブ画素１００ｄにより１つの仮想画素が構成され、且つ隣接する（右側の、図示せず）第１サブ画素１００ａを借用して発光画素ユニットが形成される。複数の繰り返しユニットのサブ画素により画素アレイが形成され、画素アレイの行方向において、サブ画素密度は仮想画素密度の１．５倍であり、画素アレイの列方向において、サブ画素密度は仮想画素密度の１．５倍である。
【0093】
例えば、第２サブ画素１００ｂ及び第４サブ画素１００ｄはそれぞれ２つの仮想画素に属する。
【0094】
説明されるように、第１としては、第１サブ画素１００ａ及び第３サブ画素１００ｃが隣接する２つの仮想画素により共有されるため、各仮想画素の境界も非常にぼやけており、従って、本開示の実施例は各仮想画素の形状を制限しない。第２としては、仮想画素の分割は駆動方式に関連し、仮想画素の具体的な分割方式は実際の駆動方式に基づいて決定されてもよく、本開示はこれを具体的に制限しない。
【0095】
例えば、サブ画素１００に対応する複数の開口エリアの形状及び大きさは異なる色の光を発する発光材料の発光効率、耐用年数等によって変化してもよく、例えば、発光寿命がより短い発光材料の対応の開口エリアをより大きく設置することができ、それにより発光安定性を向上させる。例えば、青色サブ画素、赤色サブ画素、緑色サブ画素の開口エリアの大きさを順に減少させることができる。開口エリアは第１電極１３４に設置されるため、それに対応して、図４に示すように、第１サブ画素１００ａ、第２サブ画素１００ｂ、第３サブ画素１００ｃ及び第４サブ画素１００ｄの第１電極１３４ａ、１２１ｂ、１２１ｃ及び１２１ｄの面積は順に減少する。
【0096】
各行のサブ画素に対して、前記サブ画素の発光素子の第１電極の本体部は第２方向に沿って配置され、且つ第１方向に沿って交互に設置される。前記第２方向において隣接するいずれか２つのサブ画素のうちの一方の第１電極の本体部は前記ベース基板に垂直する方向において第１コンデンサ電極と重なり、前記２つのサブ画素のうちの他方の第１電極の本体部は前記ベース基板に垂直する方向において第１コンデンサ電極と重なっていない。例えば、図４に示すように、各隣接する赤色サブ画素（第１サブ画素１００ａ）の第１電極１３４ａと青色サブ画素（第３サブ画素１００ｃ）の第１電極１３４ｃとの間には面積が最も小さい１つの緑色サブ画素の第１電極１３４ｂ／１３４ｄが設置され、且つ該第１電極１３４ｂ／１３４ｄの本体部と該第１電極１３４ａ、１３４ｃの本体部は第２方向に沿って交互に設置される。例えば、該第１電極１３４ａ、１３４ｃの本体部はそれぞれベース基板に垂直する方向においてその属する各サブ画素の第１コンデンサ電極Ｃａと重なり、該第１電極１３４ｂ／１３４ｄの本体部はそれぞれベース基板に垂直する方向においてその属する各サブ画素の第１コンデンサ電極Ｃａと重なっていない。そうすると、レイアウト空間利用率を向上させることができ、それにより画素密度を向上させる。図４に示すように、各第１電極の本体部１４１はＺ字型を呈するように第２方向Ｄ２に沿って延在する。
【0097】
例えば、繰り返しユニット行に対して、第１サブ画素１００ａ及び第３サブ画素１００ｃの第１電極１３４の本体部は例えば四角形であり、且つ頂角が対向するように行及び列方向において配列され、第２電源コード２６０は第１サブ画素１００ａ及び第３サブ画素１００ｃの第１電極１３４の第２サブ画素１００ｂ及び第４サブ画素１００ｄから離れる側の輪郭に沿って延在する。例えば、第２サブ画素１００ｂ及び第４サブ画素１００ｄは行方向即ちＤ２方向において、第１サブ画素１００ａと第３サブ画素１００ｃとからなるサブ画素行の対応の隣接する２つのサブ画素の間の位置に位置し、且つ第２サブ画素１００ｂ及び第４サブ画素１００ｄの第１電極の１３４の本体部は例えば四角形であり、各隣接するサブ画素の第１電極１３４の本体部は対向し且つ平行する辺を有し、第２電源コード２６０は第１サブ画素１００ａ及び第３サブ画素１００ｃの第１電極１３４の第２サブ画素１００ｂ及び第４サブ画素１００ｄから離れる側の輪郭に沿って延在するとともに、第２サブ画素１００ｂ及び第４サブ画素１００ｄの第１電極１３４の第１サブ画素１００ａ及び第３サブ画素１００ｃから離れる側の輪郭にも沿って延在する。例えば、第２電源コード２６０は第１サブ画素１００ａと第３サブ画素１００ｃとからなるサブ画素行の第１電極１３４と、第２サブ画素１００ｂと第４サブ画素１００ｄとからなるサブ画素行の第１電極１３４との間の隙間に沿って延在して、波状を形成し、且つ第１サブ画素１００ａ及び第３サブ画素１００ｃの第１電極１３４の本体部に対応する電極頂角位置でピークを形成し、第２サブ画素１００ｂ及び第４サブ画素１００ｄの第１電極１３４の本体部に対応する電極頂角位置でトラフを形成する。前の１行に近接する方向はピークの突出方向であり、次の行に近接する方向はトラフの突出方向である。例えば、図４及び図５に示すように、各サブ画素の第１電極１３４の接続部１４２はビア３０８によって第４接続電極２３４に電気的に接続され、これにより、第５トランジスタＴ５の第２極Ｔ５ｄと発光素子１２０の第１電極１３４とを電気的に接続させる。例えば、該第１電極１３４の接続部１４２と該第４接続電極２３４はベース基板１０１に垂直する方向において少なくとも部分的に重なる。
【0098】
例えば、該開口エリア６００と該第１電極１３４の接続部１４２はベース基板１０１に垂直する方向において重ならせず、且つビア３０７及びビア３０８と該第１電極１３４の接続部１４２はベース基板１０１に垂直する方向においていずれもオーバーラップし、これにより、該ビア３０８及びビア３０７が開口エリア内の発光層の平坦度に影響して発光品質に影響することを回避する。いくつかの実施例では、ビア３０７は開口エリアと部分的にオーバーラップしてもよく、ビア３０７が位置する層と第１電極１３４が位置する層は少なくとも第４接続電極２３４が位置する層及びビア３０８が位置する絶縁層を介して間隔をとるため、ビア３０７の開口エリアの平坦性への影響はビア３０８の開口エリアの平坦性への影響より小さい。
【0099】
例えば、第１サブ画素１００ａ及び第３サブ画素１００ｃについては、それらに対応する第４接続電極はその第１電極１３４の該画素回路のリセット制御線２２０から離れる側に位置することに対応して、第１電極１３４の接続電極も第１電極１３４の該画素回路のリセット制御線２２０から離れる側に位置し、第１電極１３４の接続電極と対応の第４接続電極は少なくとも部分的にオーバーラップする。
【0100】
例えば、第２サブ画素１００ｂ及び第４サブ画素１００ｄについては、それらに対応する第４接続電極はその第１電極１３４の該画素回路のリセット制御線２２０に近接する側に位置することに対応して、第１電極１３４の接続電極も第１電極１３４の該画素回路のリセット制御線２２０から離れる側に位置し、第１電極１３４の接続電極と対応の第４接続電極は少なくとも部分的にオーバーラップする。
【0101】
例えば、図５に示すように、表示基板２０は発光素子の第１電極に位置する画素定義層１０８を更に備える。画素定義層１０８に開口が形成され、これにより、表示基板の開口エリア６００を定義する。発光層１３６は少なくとも該開口内に形成され（発光層１３６は更に一部の画素定義層を被覆することができる）、第２電極１３５は発光層１３６上に形成され、これにより、該発光素子１２０が形成される。例えば、該第２電極１３５は共通電極であり、全面的に該表示基板２０に配置される。例えば、第１電極は発光素子の陽極であり、第２電極は発光素子の陰極である。
【0102】
例えば、図４及び図５に示すように、図４に示すように、各画素回路に対して、ビア３０７及びビア３０８のベース基板１０１での正投影はいずれも第３接続電極２３４のベース基板での正投影内に位置する。例えば、ビア３０７及びビア３０８はＤ１方向において並列に配置され、且つ第１方向Ｄ１の中心線に沿ってほぼ重なり合う。ベース基板１０１の板面に平行する方向において、ビア３０８はビア３０７より第１電極１３４の本体部１４１、即ち該サブ画素の開口エリア６００（例えば、第１電極１３４の面積は対応の開口エリア６００の面積より大きく、開口エリア６００はほぼ第１電極１３４の中部領域に位置する）を離れ、即ち、該ビア３０８のベース基板１０１での正投影はビア３０７のベース基板１０１での正投影より該開口エリア６００のベース基板での正投影を離れる。これは、ベース基板１０１に垂直する方向において、ビア３０８の位置する絶縁層（例えば、第２平坦層）がビア３０７の位置する絶縁層（例えば、第１平坦層）より第１電極１３４の本体部１４２に近接するためであり、従って、該ビア３０８の第１電極１３４の平坦度への影響はより大きく、該ビア３０８を開口エリアから離れ又は第１電極１３４の本体部から一層離れる（ベース基板に平行する表面において）ように設置することによりビアの開口エリア内の発光層１３６の平坦度への影響を低減することができ、発光素子の性能を向上させる。
【0103】
例えば、１行の繰り返しユニットにおいて、第１サブ画素１００ａ及び第３サブ画素１００ｃの画素回路のビア３０７及びビア３０８はいずれもそれらに対応する第１電極１３４の該画素回路のリセット制御線２２０から離れる側に位置し、第２サブ画素１００ｂ及び第４サブ画素１００ｄに対応する第４接続電極はその第１電極１３４の該画素回路のリセット制御線２２０に近接する側に位置し、即ち、１行の繰り返しユニットにおいて、各サブ画素の画素回路のビア３０７及び３０８はいずれも第１サブ画素１００ａと第３サブ画素１００ｃとからなる行、及び第２サブ画素１００ｂと第４サブ画素１００ｄとからなる行の間の位置に位置する。
【0104】
例えば、１つの繰り返しユニットにおいて、第１サブ画素１００ａ、第３サブ画素１００ｃ、第２サブ画素１００ｂ及び第４サブ画素１００ｄの画素回路の第４接続電極の形状はほぼ同じであり、且つほぼＤ２方向に平行する同一直線上に配置される。例えば、第４接続電極投影内に位置するビア３０７及びビア３０８はほぼ重ならせず又は不完全に重なり、基板に垂直する方向において、ビアの積層によりビアの所在位置に接続不良、断線又は非平坦が発生しやすいことを回避する。例えば、第１サブ画素１００ａ及び第３サブ画素１００ｃのビア３０７と、第２サブ画素１００ｂ及び第４サブ画素１００ｄのビア３０８はほぼ同一直線上に位置し、第１サブ画素１００ａ及び第３サブ画素１００ｃのビア３０８と、第２サブ画素１００ｂ及び第４サブ画素１００ｄのビア３０７はほぼ同一直線上に位置する。
【0105】
例えば、図５に示すように、該開口エリア６００はビア３０８のベース基板１０１での正投影と重なっていない。例えば、該開口エリア６００は第４接続電極２３４のベース基板１０１での正投影と重なっていない。そうすると、発光層１３６の平坦度を向上させることに役立ち、それにより発光効率を向上させる。
【0106】
例えば、ベース基板１０１は剛性基板、例えばガラス基板、シリコン基板等であってもよく、優れた耐熱性及び耐久性を有するフレキシブル材料、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタル酸エチレングリコールエステル（ＰＥＴ）、ポリエチレン、ポリアクリル酸エステル、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレングリコールテレフタル酸エステル（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメタクリル酸メチル（ＰＭＭＡ）、三酢酸セルロース（ＴＡＣ）、シクロオレフィンポリマー（ＣＯＰ）及び環状オレフィンコポリマー（ＣＯＣ）等により形成されてもよい。
【0107】
例えば、該半導体層１０２の材料はシリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
【0108】
例えば、該第１～第４導電層の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属を組み合わせてなる合金材料、又は導電性金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
【0109】
例えば、該発光素子１２０はトップエミッション構造であり、第１電極１３４は反射性を有するが、第２電極１３５は透過性又は半透過性を有する。例えば、第１電極１３４は高仕事関数の材料であって陽極とされ、例えばＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１３５は低仕事関数の材料であって陰極とされ、例えば半透過性の金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
【0110】
例えば、第１絶縁層１０３、第２絶縁層１０４、第３絶縁層１０５は例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、窒素酸化ケイ素等のシリコンの酸化物、シリコンの窒素化物又はシリコンの窒素酸化物、又は酸化アルミニウム、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、第４絶縁層１０６、第５絶縁層１０７及び画素定義層１０８はそれぞれ有機絶縁材料であり、例えばポリイミド（ＰＩ）、アクリル酸エステル、エポキシ樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等の有機絶縁材料である。例えば、第４絶縁層１０６及び第５絶縁層１０７は平坦化層である。
【0111】
図２に示すように、第１サブ画素１００ａの画素回路は第１データ線１２ａに電気的に接続されてデータ信号Ｖｄを受信し、第２サブ画素１００ｂの画素回路は第２データ線１２ｂに電気的に接続されてデータ信号Ｖｄを受信する。例えば、第２データ線１２ｂは第１サブ画素１００ａの画素回路と第２サブ画素１００ｂの画素回路との間に位置する。
【0112】
図２に示すように、第１サブ画素１００ａの第１コンデンサ電極Ｃａａと第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂは互いに間隔を置いて設置され、即ち、該第１サブ画素１００ａ及び第２サブ画素１００ｂの第１コンデンサ電極Ｃａはその位置する導電層内で互いに切断される。このような設置は隣接する第１コンデンサ電極Ｃａ同士の接続を減少させて他の信号線とオーバーラップすることができ、それにより寄生容量を低減する。
【0113】
例えば、各サブ画素１００の第１コンデンサ電極Ｃａの面積及び形状はほぼ同じである。
【0114】
例えば、各サブ画素１００の第１コンデンサ電極Ｃａの該サブ画素での相対位置は同じである。例えば、各行のサブ画素１００の第１コンデンサ電極Ｃａは第２方向Ｄ２に沿って直線に配置される。
【0115】
例えば、各サブ画素１００の第１コンデンサ電極Ｃａはその位置する導電層において島状構造になり、即ちその位置する導電層の他の構造に電気的に接続されていない。
【0116】
例えば、図６に示すように、隣接する第１コンデンサ電極Ｃａの間には第１サブ画素１００ａの画素回路の第３トランジスタＴ３の第２極Ｔ３ｄ、第１トランジスタＴ１の第２極Ｔ１ｄ、第５トランジスタＴ５の第１極Ｔ１ｓが互いに接続される合流箇所が存在し、該第１サブ画素１００ａの第１コンデンサ電極Ｃａａと第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂとを互いに切断することにより該第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂと該合流箇所との重なりによる寄生容量が該合流箇所での信号に悪影響を与えることを回避することができる。例えば、該第１サブ画素１００ａの第３トランジスタＴ３の第２極Ｔ３ｄ、第１トランジスタＴ１の第２極Ｔ１ｄ、第５トランジスタＴ５の第１極Ｔ１ｓのベース基板に垂直する方向での正投影と該第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂはベース基板１０１に垂直する方向においていずれも重なっていない。
【0117】
例えば、サブ画素１００の第１コンデンサ電極Ｃａの範囲は該サブ画素の画素エリア（画素回路の位置する領域）を超えず、即ち、該サブ画素１００の第１コンデンサ電極Ｃａｂは隣接するサブ画素の画素エリア内に延在して該サブ画素の構造と重なってクロストークを引き起こすことがない。
【0118】
例えば、図６に示すように、隣接する第１サブ画素１００ａ及び第２サブ画素１００ｂの第１コンデンサ電極Ｃａの間には第２データ線１２ｂが更に存在し、第１サブ画素１００ａの第１コンデンサ電極Ｃａａ及び第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂは第２データ線１２ｂのベース基板での投影とオーバーラップしない。該第１サブ画素１００ａの第１コンデンサ電極Ｃａａと第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂとを互いに切断することにより該第１コンデンサ電極と該第２データ線１２ｂとの重複による寄生容量が該データ線上のデータ信号の伝送に悪影響を与え、例えば該データ信号の遅延等をもたらすことを回避することができる。一方では、データ信号Ｖｄが一般的に高周波信号であるが、第１コンデンサ電極Ｃａから伝送されたのが第１電源電圧ＶＤＤであり、且つ寄生容量が存在するため、該第１電源電圧はデータ信号Ｖｄの突然変化につれて突然変化しやすいが、該第１コンデンサ電極Ｃａとデータ線との間の抵抗－キャパシタンス負荷が大きすぎるため、該第１電源電圧が突然変化した後に短時間に回復することができない。発光段階において第１トランジスタＴ１における飽和電流の公式Ｉｄ＝ｋ／２＊（Ｖｄ－ＶＤＤ）２に基づいて分かるように、該第１電源電圧ＶＤＤの変動により駆動電流が変動し、それにより発光輝度の不安定をもたらしてしまう。従って、該第１サブ画素１００ａの第１コンデンサ電極Ｃａａと第２サブ画素１００ｂの第１コンデンサ電極Ｃａｂとを互いに切断することは、発光素子の発光安定性を向上させることにも役立つ。
【0119】
本開示の発明者が発見したことは、信号線同士のオーバーラップによりデータ線１２と蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂとの間に寄生容量が発生し、該蓄電コンデンサＣｓｔの安定性に影響することである。該蓄電コンデンサＣｓｔはデータ信号Ｖｄ及び駆動サブ回路の閾値電圧の関連情報を記憶するように構成され、且つ発光段階において該記憶される情報を駆動サブ回路１２２の制御に使用して、駆動サブ回路１２２の出力が補償されるようにするように構成され、従って、蓄電コンデンサＣｓｔの両端の電圧（記憶される情報）の安定性は表示グレースケールの安定性に影響し、それにより表示画面の品質に影響してしまう。
【0120】
本開示の他のいくつかの実施例は更に表示基板を提供し、図２及び図７Ａに示すように、少なくとも１つのサブ画素の第１コンデンサ電極Ｃａは延在部２９０を備え、該延在部２９０と該サブ画素に接続されるデータ線１２はベース基板１０１に垂直する方向において互いに重なって第１コンデンサＣ１を提供する。
【0121】
該第１コンデンサＣ１が存在するため、データ線１２におけるデータ信号の変動は寄生容量により該蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂに結合されるとともに、更に該第１コンデンサＣ１により該蓄電コンデンサＣｓｔの第１コンデンサ電極Ｃａに結合される。そうすると、該蓄電コンデンサＣｓｔに記憶される情報の安定性を向上させ、表示性能を改善する。
【0122】
図７Ａは図２の断面線Ｂ－Ｂ′に沿う断面図であり、図７Ｂは該画素回路の等価回路図である。図２及び図７Ａ～図７Ｂを参照して、データ線１２と走査線２１０はベース基板１０１に垂直する方向においてオーバーラップして第２コンデンサＣ２を形成し、第１接続電極２３１と走査線２１０はベース基板１０１に垂直する方向においてオーバーラップして第３コンデンサＣ３を形成する。
【0123】
該第１接続電極２３１は蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂに電気的に接続されるため、該第２コンデンサＣ２と第３コンデンサＣ３はデータ線１２と蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂとの間に直列接続され、データ線１２におけるデータ信号の変動は該第２コンデンサＣ２及び第３コンデンサＣ３により該蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂに結合される。該第１コンデンサＣ１が存在するため、データ線１２におけるデータ信号の変動は更に同時に該第１コンデンサＣ１により該蓄電コンデンサＣｓｔの第１コンデンサ電極Ｃａに結合される。そうすると、該蓄電コンデンサＣｓｔに記憶される情報の安定性を向上させ、表示性能を改善する。
【0124】
例えば、該第１コンデンサＣ１の容量値は該第２コンデンサＣ２と第３コンデンサＣ３とが直列接続される容量値に接近し又はそれに等しく、例えば、両方は同じであり、即ちＣ１＝（Ｃ２＊Ｃ３）／（Ｃ２＋Ｃ３）である。
【0125】
例えば、該延在部２９０は該第１コンデンサ電極Ｃａの本体部から該重なるデータ線１２の方向へ延在（突出）する。例えば、該第１コンデンサ電極Ｃａの形状はその位置する画素回路のデータ線の方向に向かう逆の凸字型であり、即ち、第１コンデンサ電極Ｃａは１つのほぼ長方形の電極ブロックであり、且つ該画素回路のデータ線に近接する辺上にはデータ線の方向へ突出する１つの突起があり、且つ該辺上のほぼ中央部に位置し、且つ該第１コンデンサ電極Ｃａの内部に１つのビアが存在する。
【0126】
例えば、このような場合、該第１コンデンサ電極Ｃａは依然として該サブ画素の位置する画素エリアを超えず、即ち、該画素回路の第１コンデンサ電極Ｃａｂは隣接するサブ画素の画素エリア内に延在して該サブ画素の構造と重なってクロストークを引き起こすことがない。
【0127】
【0128】
例えば、第１方向Ｄ１において、延在部２９０の最大寸法Ｄ２と第１コンデンサ電極の最大寸法Ｄ１との比率範囲は１／４～１／２であり、例えば、１／３である。
【0129】
本開示の少なくとも１つの実施例は上記いずれか１つの表示基板２０を備える表示パネルを更に提供する。説明されるように、本開示の少なくとも１つの実施例に係る上記表示基板２０は発光素子１２０を備えてもよく、又は発光素子１２０を備えなくてもよく、即ち、該発光素子１２０は表示基板２０が完成した後にパネル工場で形成されてもよい。該表示基板２０自体が発光素子１２０を備えない場合、本開示の実施例に係る表示パネルは表示基板２０のほか、更に発光素子１２０を備える。
【0130】
例えば、該表示パネルはＯＬＥＤ表示パネルであることに対応して、それに含まれる表示基板２０はＯＬＥＤ表示基板である。図９に示すように、例えば、該表示パネル３０は表示基板２０に設置されるパッケージ層８０１及びカバープレート８０２を更に備え、該パッケージ層８０１は表示基板２０上の発光素子を密封することにより外部の湿気及び酸素が該発光素子及び駆動サブ回路に浸透してデバイスを破損することを防止するように構成される。例えば、パッケージ層８０１は有機フィルム、又は有機フィルムと無機フィルムとが交互に積層される構造を備える。例えば、該パッケージ層８０１と表示基板２０との間には、発光素子が初期製造プロセスにおいて残留した水蒸気又はゾルを吸収するように構成される吸水層（図示せず）が更に設置されてもよい。カバープレート８０２は例えばガラスカバープレートである。例えば、カバープレート８０２とパッケージ層８０１は一体構造であってもよい。
【0131】
本開示の少なくとも１つの実施例は更に表示装置４０を提供し、図１０に示すように、該表示装置４０は上記いずれか１つの表示基板２０又は表示パネル３０を備え、本実施例の表示装置はディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を有する製品又は部材であってもよい。
【0132】
本開示の実施例は更に上記表示基板２０の製造方法を提供する。以下、図２、図３Ａ～図３Ｅ及び図４～図５を参照しながら本開示の実施例に係る表示基板の構造及び製造方法を実例によって説明するが、本開示の実施例はこれらに限らない。
【0133】
いくつかの例では、該製造方法は下記ステップＳ６１～Ｓ７０を含む。
【0134】
ステップＳ６１では、ベース基板に半導体材料層を形成し、且つ該半導体材料層に対してパターニングプロセスを実行し、これにより、図３Ａに示される半導体層１０２を形成し、半導体層１０２は各画素エリア内の第１～第７トランジスタＴ１～Ｔ７の活性層Ｔ１ａ～Ｔ７ａ及びドープエリアパターン（即ち、第１～第７トランジスタＴ１～Ｔ７のソース電極領域及びドレイン電極領域に対応する）を備え、且つ同一画素エリア内の各トランジスタの活性層パターン及びドープエリアパターンは一体に設置される。
【0135】
説明されるように、活性層は一体に形成される低温多結晶シリコン層を含んでもよく、ここのソース電極領域及びドレイン電極領域はドープ等により導体化されて各構造の電気的接続を実現することができる。即ち、各サブ画素の各トランジスタの活性半導体層はｐ－シリコンにより形成される全体パターンであり、且つ同一画素エリア内の各トランジスタはドープエリアパターン（即ち、ソース電極領域及びドレイン電極領域）及び活性層パターンを備え、異なるトランジスタの活性層同士はドープ構造により隔てられる。
【0136】
ステップＳ６２では、半導体層１０２上に第１絶縁層１０３（例えば、透明層であってもよい）、例えばゲート絶縁層を形成し、且つ第１絶縁層上には後続形成される第３導電層２０３のパターンに接続するための複数の第１絶縁層ビアを形成する。例えば、半導体層内のソース電極領域及びドレイン電極領域の位置に対応して、それぞれ第１絶縁層内に対応の第１絶縁層ビアを形成し、即ち、第１絶縁層ビアはそれぞれ半導体層内のソース電極領域及びドレイン電極領域とオーバーラップして、ソース電極領域及びドレイン電極領域と第３導電層内のデータ線１２、第１電源コード２５０、第１接続電極２３１、第２接続電極２３２及び第３接続電極２３３等の構造とを接続することに用いられ、例えば、第１絶縁層を貫通するビア４０２、ビア４０５、ビア３０３、ビア３０５等が挙げられる。
【0137】
ステップＳ６３では、第１絶縁層上に第１導電材料層を形成し、且つ該第１導電材料層に対してパターニングプロセスを実行し、これにより、図３Ａに示される第１導電層２０１を形成し、即ち、互いに絶縁され且つ第２方向に沿って延在する走査線２１０、リセット制御線２２０及び発光制御線２３０を形成する。例えば、１行の画素回路に対して、それに対応して接続されるリセット制御線２２０、走査線２１０及び発光制御線２３０は第１方向Ｄ１において順に配置される。
【0138】
例えば、該第１導電層２０１は更に第１～第７トランジスタＴ１～Ｔ７のゲートＴ１ｇ～Ｔ７ｇを備える。例えば、第６トランジスタＴ６のゲートＴ６ｇとリセット制御線２２０は一体構造であり、即ちリセット制御線２２０の一部は第６トランジスタＴ６のゲートＴ６ｇとされ、第２トランジスタＴ２のゲートＴ２ｇと走査線２１０は一体構造であり、即ち走査線２１０の一部は第２トランジスタＴ２のゲートＴ２ｇとされ、第４トランジスタＴ４のゲートＴ４ｇ及び第５トランジスタＴ５のゲートＴ５ｇはいずれも発光制御線２３０と一体構造であり、即ち発光制御線２３０の一部は第４トランジスタＴ４のゲートＴ４ｇ及び第５トランジスタＴ５のゲートＴ５ｇとされ、第７トランジスタＴ７のゲートＴ７ｇと次の行の画素回路に対応するリセット制御線２２０は一体構造になる。例えば、第６トランジスタＴ６及び第３トランジスタＴ３はいずれもダブルゲート構造であり、第６トランジスタＴ６の２つのゲートＴ６ｇはいずれもリセット制御線２２０の一部であり、第３トランジスタＴ３の一方のゲートは走査線２１０の一部であり、第３トランジスタＴ３の他方のゲートは走査線２１０で一体に接続され且つリセット制御線２２０へ突出する部分である。
【0139】
例えば、該半導体層１０２と該第１導電層２０１とのベース基板に垂直する方向における重なる部分により該第１～第７トランジスタＴ１～Ｔ７の活性層（チャネルエリア）Ｔ１ａ～Ｔ７ａが定義される。
【0140】
例えば、Ｄ１方向において、第２トランジスタ（例えば、データ書き込みトランジスタ）Ｔ２のゲート、第３トランジスタ（例えば、閾値補償トランジスタ）Ｔ３のゲート、第６トランジスタ（例えば、第１リセットトランジスタ）Ｔ６のゲート及び第７トランジスタ（例えば、第２リセットトランジスタ）Ｔ７のゲートはいずれも第１トランジスタ（例えば、駆動トランジスタ）Ｔ１のゲートの第１側に位置し、第４トランジスタ（例えば、第１発光制御トランジスタ）Ｔ４のゲート、第５トランジスタ（例えば、第２発光制御トランジスタ）Ｔ５のゲートはいずれも第１トランジスタＴ１のゲートの第２側に位置する。ベース基板に平行する平面内に、同一画素エリアの第１トランジスタＴ１のゲートの第１側は第１トランジスタＴ１のゲートＴ１ｇの走査線２３０に近接する側であってもよく、第１トランジスタＴ１のゲートの第２側は第１トランジスタＴ１のゲートの走査線２３０から離れる側であってもよい。
【0141】
例えば、第２方向Ｄ２において、第２トランジスタＴ２のゲート及び第４トランジスタＴ４のゲートはいずれも第１トランジスタＴ１のゲートの第３側に位置し、第３トランジスタＴ３の１番目のゲート（走査線２１０と一体であるゲート）、第５トランジスタＴ５のゲート及び第７トランジスタＴ７のゲートはいずれも第１トランジスタＴ１のゲートの第４側に位置する。例えば、同一画素エリアの第１トランジスタＴ１のゲートの第３側及び第４側はＤ２方向における第１トランジスタＴ１のゲートの互いに対向する両側である。例えば、同一画素エリアの第１トランジスタＴ１のゲートの第３側は第１トランジスタＴ１のゲートの左側であってもよく、第１トランジスタＴ１のゲートの第４側は第１トランジスタＴ１のゲートの右側であってもよい。前記左側及び右側は例えば同一画素エリアに位置し、データ線１２は第１電源コード２５０の左側に位置し、第１電源コード２５０はデータ線の右側に位置する。
【0142】
ステップＳ６４では、図３Ａに示すように、セルフアライン技術を用い、該第１導電層２０１をマスクとして利用して該半導体層１０２に対して導体化処理（例えば、ドープ処理）を行い、これにより、該半導体層１０２の該第１導電層２０１で被覆されていない部分が導体化されるようにし、それにより該半導体層１０２の各トランジスタの活性層の両側に位置する部分が導体化されてそれぞれ第１～第７トランジスタＴ１～Ｔ７のソース電極領域及びドレイン電極領域、即ち第１～第７トランジスタＴ１～Ｔ７の第１極（Ｔ１ｓ～Ｔ７ｓ）及び第２極（Ｔ１ｄ～Ｔ７ｄ）を形成するようにする。
【0143】
ステップＳ６５では、第１導電層２０１上に第２絶縁層１０４（例えば、透明層であってもよい）を形成し、例えば、第２ゲート絶縁層であってもよい。且つ第２絶縁層上に少なくとも第１絶縁層ビアに対応する第２絶縁層ビアを形成する。例えば、少なくとも第１絶縁層と第２絶縁層とを貫通するビアに対応して、少なくともビア４０２、ビア４０５、ビア３０３、ビア３０５等を含む。
【0144】
ステップＳ６６では、該第２絶縁層１０４に且つ該第２絶縁層上に第２導電材料層を形成し、該第２導電材料層に対してパターニングプロセスを実行して図３Ｂに示される第２導電層２０２を形成し、即ち、互いに絶縁される遮蔽電極２２１、第１コンデンサ電極Ｃａ及び第１方向に沿って延在するリセット電圧線２４０を形成する。
【0145】
例えば、該遮蔽電極２２１と第２トランジスタＴ２の第１極Ｔ２ｓはベース基板１０１に垂直する方向において重なり、これにより、該第２トランジスタＴ２の第１極Ｔ２ｓにおける信号を他の信号による干渉から保護することができる。
【0146】
例えば、該第１コンデンサ電極Ｃａと該第１トランジスタＴ１のゲートＴ１ｇはベース基板１０１に垂直する方向において少なくとも部分的に重なる。該パターニングプロセスは更に該第１コンデンサ電極Ｃａにビア３０１を形成し、該ビア３０１は第１トランジスタＴ１のゲートＴ１ｇの少なくとも一部を露出させる。
【0147】
ステップＳ６７では、該第２導電層２０２上に第３絶縁層１０５を形成する。第３絶縁層は例えば層間絶縁層であってもよい。第３絶縁層内には後続形成される第３導電層に接続するためのビアを形成する。少なくとも一部のビアは第１絶縁層ビア及び第２絶縁層ビアの位置に対応し、且つ第１絶縁層、第２絶縁層及び第３絶縁層を同時に貫通し、例えば、ビア４０２、ビア４０５、ビア３０３、ビア３０５が挙げられる。
【0148】
ステップＳ６８では、該第３絶縁層１０５上に第３導電材料層を形成し、該第３導電材料層に対してパターニングプロセスを実行して図３Ｃに示される第３導電層２０３を形成し、即ち、互いに絶縁されるデータ線１２、第１電源コード２５０、第１接続電極２３１、第２接続電極２３２及び第３接続電極２３３を形成する。該データ線１２及び該第１電源コード２５０は第１方向Ｄ１に沿って延在する。
【0149】
例えば、図３Ｃに示すように、該データ線１２と第２トランジスタＴ２の第１極Ｔ２ｓはベース基板１０１に垂直する方向において重なり、且つビア３０５によって該第２トランジスタＴ２の第１極Ｔ２ｓに電気的に接続され、該ビア３０５は例えば第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
【0150】
例えば、図３Ｃ及び図５に示すように、該第１電源コード２５０と該遮蔽電極２２１はベース基板１０１に垂直する方向において重なり、且つビア３０４によって該遮蔽電極２２１に電気的に接続され、例えば、該ビア３０４は第３絶縁層１０５を貫通する。
【0151】
例えば、図３Ｃに示すように、該第１電源コード２５０はビア３０２によって対応の１列のサブ画素の第１コンデンサ電極Ｃａに電気的に接続され、且つビア３０３によって第４トランジスタＴ４の第１極Ｔ４ｓに電気的に接続される。例えば、該ビア３０２は第３絶縁層１０５を貫通し、該ビア３０３は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
【0152】
例えば、図３Ｃ及び図５に示すように、該第１接続電極２３１は一端が第１コンデンサ電極Ｃａ内のビア３０１及び絶縁層内のビア４０１によって該第１トランジスタＴ１のゲートＴ１ｇ、即ち第２コンデンサ電極Ｃｂに電気的に接続され、他端がビア４０２によって該第３トランジスタＴ３の第１極に電気的に接続され、これにより、該第２コンデンサ電極Ｃｂと該第３トランジスタＴ３の第１極Ｔ３ｓとを電気的に接続する。例えば、該ビア４０１は第２絶縁層１０４及び第３絶縁層１０５を貫通し、該ビア４０２は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
【0153】
例えば、図３Ｃに示すように、該第２接続電極２３２は一端がビア４０３によってリセット電圧線に電気的に接続され、他端がビア４０４によって第６トランジスタＴ６に電気的に接続され、これにより、該第６トランジスタＴ６の第１極Ｔ６ｓが該リセット電圧線２４０から第１リセット電圧Ｖｉｎｉｔ１を受信することを可能にする。例えば、該ビア４０３は第３絶縁層１０５を貫通し、該ビア４０４は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
【0154】
例えば、図３Ｃ及び図５に示すように、該第３接続電極２３３はビア４０５によって第５トランジスタＴ５の第２極Ｔ５ｄに電気的に接続され、且つ該第５トランジスタＴ５の第２極Ｔ５ｄと発光素子の第１電極１３４とを電気的に接続することに用いられ、例えば、該ビア４０５は第１絶縁層１０３、第２絶縁層１０４及び第３絶縁層１０５を貫通する。
【0155】
ステップＳ６９では、第３導電層２０３上に第４絶縁層１０６を形成する。且つ第３絶縁層内には後続形成される第４導電層に接続するためのビアを形成する。いくつかの実施例では、例えば、第４絶縁層１０６は第１平坦層を備える。他のいくつかの実施例では、例えば、第４絶縁層１０６は保護層及び第１平坦層の二層を備え、そうすると、第４絶縁層内に形成されるビアは保護層及び第１平坦層の二層を貫通する必要がある。例えば、第１平坦層は保護層の第３導電層から離れる側に位置する。
【0156】
ステップＳ７０では、該第４絶縁層１０６上に第４導電材料層を形成し、該第４導電材料層に対してパターニングプロセスを実行して図３Ｄに示される第４導電層２０４を形成し、即ち、第２電源コード２６０、第３電源コード２７０及び第４接続電極２３４を形成し、該第２電源コード２６０と該第３電源コード２７０は互いに接続され、且つ第４接続電極２３４と絶縁される。
【0157】
例えば、図３Ｄに示すように、複数の第３電源コード２７０は第１方向Ｄ１に沿って延在し、且つそれぞれビア３０６によって複数の第１電源コード２５０に１対１で対応して電気的に接続される。例えば、各第３電源コード２７０と対応の第１電源コード２５０はベース基板１０１に垂直する方向において互いに重なる。例えば、該ビア３０６は第４絶縁層１０６を貫通する。
【0158】
例えば、図３Ｄに示すように、該第４接続電極２３４と第３接続電極２３３はベース基板１０１に垂直する方向において重なり、且つ該第３接続電極２３４は第４絶縁層１０６を貫通するビア３０７によって第３接続電極２３３に電気的に接続される。
【0159】
例えば、図４及び図５を参照して、該表示基板の製造方法は、該第４導電層２０４上に第５絶縁層１０７を形成し、且つ第５絶縁層１０７内には後続形成される第５導電層に接続するためのビアを形成することを更に含んでもよい。例えば、第５絶縁層１０７は第２平坦層であってもよい。第５絶縁層ビアは例えば第１トランジスタのドレイン電極と発光デバイスの第１電極とを接続することに用いられ、第５絶縁層ビアと第１トランジスタの第２極はオーバーラップするところがあってもよく、又はオーバーラップするところがなくてもよく、オーバーラップするところがない場合、第３導電層内に接続のための接続線を追加して設置してもよく、具体的な状況はサブ画素の配列構造例えば第１電極の位置及び形状に関連する。
【0160】
例えば、該表示基板の製造方法は、該第５絶縁層１０７上に第５導電材料層を形成し、該第５導電材料層に対してパターニングプロセスを実行して第５導電層２０５を形成し、即ち、互いに絶縁される発光素子を形成するための第１電極１３４を複数形成することを更に含んでもよい。
【0161】
例えば、各第１電極１３４は本体部１４１及び接続部１４２を備え、本体部１４１は主に発光層を駆動して発光させることに用いられ、接続部１４２は主に画素回路に電気的に接続することに用いられる。
【0162】
例えば、図５に示すように、該接続部１４２は第５絶縁層１０７内のビア３０８によって第４接続電極２３４に電気的に接続され、例えば、ベース基板１０１の板面に平行する方向において、ビア３０８はビア３０７より第１電極１３４の本体部１４１、即ち該サブ画素の開口エリア６００を離れ、即ち、該ビア３０８のベース基板１０１での正投影はビア３０７のベース基板１０１での正投影より該開口エリア６００のベース基板での正投影を離れる。
【0163】
例えば、図５に示すように、該表示基板の製造方法は、該第５導電層２０５上に画素定義層１０８を順に形成し、且つ該画素定義層１０８内に各第１電極１３４の本体部１４１に対応して開口エリア６００を形成し、次に少なくとも該開口エリア６００内に発光層１３６を形成し、且つ該発光層上に第２電極１３５を形成することを更に含んでもよい。
【0164】
例えば、該半導体材料層の材料はシリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
【0165】
例えば、上記第１導電材料層、第２導電材料層、第３導電材料層、第４導電材料層、第５導電材料層及び第２電極の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属を組み合わせてなる合金材料、又は透明金属酸化物導電材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
【0166】
例えば、第１絶縁層１０３、第２絶縁層１０４、第３絶縁層１０５、第４絶縁層１０６、第５絶縁層１０７は例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、窒素酸化ケイ素等のシリコンの酸化物、シリコンの窒素化物又はシリコンの窒素酸化物、又は酸化アルミニウム、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、これらの絶縁層の一部の層、例えば第１平坦層及び第２平坦層は有機材料、例えばポリイミド（ＰＩ）、アクリル酸エステル、エポキシ樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等であってもよく、本開示の実施例はこれを制限しない。例えば、第４絶縁層１０６及び第５絶縁層１０７はそれぞれ平坦層を備えてもよい。
【0167】
例えば、上記パターニングプロセスは通常のリソグラフィプロセスを用いてもよく、例えば、フォトレジストのコーティング、露光、現像、乾燥、エッチング等のステップを含む。
【0168】
以上の説明は本開示の具体的な実施形態であって、本開示の保護範囲を制限するものではなく、本開示の保護範囲は特許請求の範囲に準ずるべきである。
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【国際調査報告】