(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-03-27
(54)【発明の名称】ケイパビリティベースの処理のための装置及び方法
(51)【国際特許分類】
G06F 9/32 20180101AFI20230317BHJP
G06F 12/14 20060101ALI20230317BHJP
【ＦＩ】
G06F9/32 320A
G06F12/14 510D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022544370
(86)(22)【出願日】2020-12-02
(85)【翻訳文提出日】2022-08-17
(86)【国際出願番号】 GB2020053093
(87)【国際公開番号】W WO2021156589
(87)【国際公開日】2021-08-12
(31)【優先権主張番号】2001688.7
(32)【優先日】2020-02-07
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
２．ＪＡＶＡＳＣＲＩＰＴ
(71)【出願人】
【識別番号】500395107
【氏名又は名称】アーム・リミテッド
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】スミス、ブラッドリー ジョン
(72)【発明者】
【氏名】グロカット、トーマス クリストファー
(72)【発明者】
【氏名】ボトマン、フランソワ クリストファー ジャック
【テーマコード（参考）】
5B017
5B033
【Ｆターム（参考）】
5B017AA01
5B017BA01
5B017BB06
5B017CA01
5B033CA03
5B033FA27
(57)【要約】
装置は、それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、制御フロー変更動作を実施するための制御フロー変更処理回路であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている。
【選択図】図９
【特許請求の範囲】
【請求項1】
装置であって、それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、前記プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、
前記プロセッサが、
制御フロー変更動作を実施するための制御フロー変更処理回路であって、前記制御フロー変更動作が、前記制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、
ケイパビリティアクセス許可データが記憶されているアドレスを前記制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、
前記ケイパビリティ生成回路が、前記ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくとも前記ケイパビリティアクセス許可データに応じて生成するように構成されている、装置。
【請求項2】
次の優先ケイパビリティとして使用するための前記ケイパビリティが、前記制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するように構成されている、請求項１に記載の装置。
【請求項3】
各ケイパビリティが、ポインタと、メモリアドレスの前記セットに対するアクセス許可を定義するデータと、を少なくとも含み、前記ケイパビリティ生成回路が、前記制御フロー変更目標アドレスに応じて前記ポインタを生成し、かつメモリアドレスの前記セットに対するアクセス許可を定義する前記データを前記ケイパビリティアクセス許可データに応じて生成するように構成されている、
請求項１又は２に記載の装置。
【請求項4】
前記ケイパビリティアクセス許可データが、（ｉ）アクセスが許可される前記１つ以上のメモリアドレスを含むアドレス領域の下限メモリアドレス、（ｉｉ）前記アドレス領域の上限メモリアドレス、及び（ｉｉｉ）前記アドレス領域に適用可能な許可属性のセット、のうちの１つ以上を定義する、請求項１～３のいずれか一項に記載の装置。
【請求項5】
前記ケイパビリティアクセス許可データが、メモリアドレスの前記セットに対するアクセス許可を定義する情報が記憶されている位置を定義する、請求項１～３のいずれか一項に記載の装置。
【請求項6】
前記制御フロー変更動作に応答して、前記プロセッサが、前記次の優先ケイパビリティとして使用するために前記ケイパビリティを生成することが前記ケイパビリティ生成回路に要求されることを示すために、ステータスインジケータを設定するように構成されている、請求項１～５のいずれか一項に記載の装置。
【請求項7】
前記ステータスインジケータの設定に応答して、前記プロセッサが、優先ケイパビリティによる制約とは独立に、前記制御フロー変更目標アドレスにおいて少なくとも前記第１の命令をフェッチ及び／又は実行するように構成されている、請求項６に記載の装置。
【請求項8】
前記プロセッサが、前記次の優先ケイパビリティとして使用するための前記ケイパビリティの生成に応答して、前記ステータスインジケータを、プログラム命令の処理が優先ケイパビリティによって制約されることを示す状態にクリアするように構成されている、請求項６又は請求項７に記載の装置。
【請求項9】
前記プロセッサが、処理中の例外事象に応答して、例外復帰事象の処理に際して取得するために前記ステータスインジケータを記憶するように構成されている、請求項６～８のいずれか一項に記載の装置。
【請求項10】
前記制御フロー変更動作の後に実行するための前記１つ以上の命令が、前記制御フロー変更目標アドレスにおいて命令を少なくとも含む、請求項２又は請求項２に従属する請求項３～５のいずれか一項に記載の装置。
【請求項11】
前記制御フロー変更処理回路が、ケイパビリティアクセス許可データが記憶されている前記アドレスを前記制御フロー変更目標アドレスに先行するメモリアドレスとして決定するように構成されている、請求項１～１０のいずれか一項に記載の装置。
【請求項12】
前記制御フロー変更動作が、分岐命令の実行に応答した分岐動作と、
分岐及びリンク命令の実行に応答した分岐及びリンク動作であって、前記分岐及びリンク動作が、復帰アドレスケイパビリティを記憶し、前記復帰アドレスケイパビリティが、前記分岐及びリンク命令の前記命令アドレス、並びに前記分岐及びリンク命令が実行されたときに使用する前記優先ケイパビリティに応じて生成される分岐及びリンク動作と、のうちの一方である、請求項１～１１のいずれか一項に記載の方法。
【請求項13】
前記分岐命令が、前記分岐命令の命令アドレスからの差分を示す値によって少なくとも前記制御フロー変更目標アドレスを定義する動作コードを含む、請求項１２に記載の装置。
【請求項14】
前記分岐命令が、前記制御フロー変更目標アドレスを示す値を含むレジスタを識別する少なくともレジスタ識別子を定義する動作コードを含む、請求項１２に記載の装置。
【請求項15】
前記制御フロー変更動作が、処理中の例外処理ルーチンに対する制御フローの変更を定義する、請求項１～１３のいずれか一項に記載の装置。
【請求項16】
前記プロセッサが、処理されることになる前記例外処理ルーチンに関連付けられた番号に応じて、メモリ内のベクトルテーブルのエントリを識別するように構成されており、前記エントリの少なくとも一部が、前記制御フロー変更目標アドレスを示す、請求項１５に記載の装置。
【請求項17】
前記エントリの少なくとも一部が、前記例外処理ルーティングが、優先ケイパビリティによる制約とは独立に処理されるべきかどうかを示す、請求項１６に記載の装置。
【請求項18】
前記制御フロー変更動作が、例外処理ルーチンを処理することから復帰するための例外復帰動作を含む、請求項１～１１のいずれか一項に記載の装置。
【請求項19】
方法であって、それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、前記プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
制御フロー変更動作を実施することであって、前記制御フロー変更動作が、前記制御フロー変更動作の後に実行するためのプログラム命令の前記アドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
ケイパビリティアクセス許可データが記憶されているアドレスを前記制御フロー変更目標アドレスに応じて決定することと、
前記ケイパビリティアクセス許可データを取得することと、
次の優先ケイパビリティとして使用するためのケイパビリティを少なくとも前記ケイパビリティアクセス許可データに応じて生成することと、を含む方法。
【請求項20】
命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラムであって、それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、前記プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、
前記プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、前記制御フロー変更動作が、前記制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを前記制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
前記ケイパビリティ生成ロジックが、前記ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくとも前記ケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
注意
本発明は、Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ Ｐｒｏｊｅｃｔｓ Ａｇｅｎｃｙ（ＤＡＲＰＡ）によって授与された契約番号ＨＲ００１１１８Ｃ００１６に基づいて政府支援によって行われた。政府は、本発明について一定の権利を有する。
本発明は、Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ Ｐｒｏｊｅｃｔｓ Ａｇｅｎｃｙ（ＤＡＲＰＡ）によって授与された契約番号ＨＲ００１１１８Ｃ００１６に基づいて政府支援によって行われた。政府は、本発明について一定の権利を有する。
【背景技術】
【0002】
本開示は装置及び方法に関する。
【0003】
データ処理装置のいくつかの例は、いわゆるケイパビリティ（capability）データによってメモリアクセスが決定されるプロセスを処理する。いくつかの例では、ポインタが、特定のアクセス制限及び／又は許可を表すためにメタデータで拡張される。
【0004】
そのような構成の例は、「ＣＨＥＲＩ：Ａ Ｈｙｂｒｉｄ Ｃａｐａｂｉｌｉｔｙ－Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｓｃａｌａｂｌｅ Ｓｏｆｔｗａｒｅ Ｃｏｍｐａｒｔｍｅｎｔａｌｉｚａｔｉｏｎ」、２０１５ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｅｃｕｒｉｔｙ ａｎｄ Ｐｒｉｖａｃｙ、１７－２１ Ｍａｙ ２０１５、ＩＳＢＮ９７８－１－４６７３－６９４９－７で論じられており、その内容は参照によって本明細書に組み込まれる。
【0005】
第１のコード部分から第２のコード部分への制御フロー変更（分岐などであるが、例外処理などの他の例にも適用可能である）の場合、ケイパビリティによって与えられるセキュリティ機能を効率的に利用するために、第１のコード部分の実行に適用可能な第１のケイパビリティが、第１のコード部分に対するアクセスを可能にするはずであるので、制御フロー変更を実施するために、（第２のコード部分に対するアクセスを可能にする）第２のケイパビリティを変更する必要がある。
【0006】
これを達成する一方法は、第２のケイパビリティを定義するために使用するデータを、例えば、第１のコード部分のリテラルデータとして記憶することである。そして、これは、制御フロー変更を実施するための少なくとも２つの動作、すなわち、データをロードして、それを新たなケイパビリティとして適用するための動作、及び制御フロー変更自体を実施するための動作を必要とする。
【発明の概要】
【0007】
例示的な構成では、装置であって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、
制御フロー変更動作を実施するための制御フロー変更処理回路であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、
ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置が提供される。
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、
制御フロー変更動作を実施するための制御フロー変更処理回路であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、
ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置が提供される。
【0008】
別の例示的な構成では、方法であって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
ケイパビリティアクセス許可データを取得することと、
次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む方法が提供される。
それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
ケイパビリティアクセス許可データを取得することと、
次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む方法が提供される。
【0009】
別の例示的な構成では、命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラムであって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムが提供される。
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムが提供される。
【0010】
本技術の更なるそれぞれの態様及び特徴が、添付の特許請求の範囲によって定義される。
【図面の簡単な説明】
【0011】
添付図面に示されるそれらの実施形態を参照して、あくまで一例として本技術を更に説明する。
【図1】データ処理装置を概略的に示す。
【図2】有界ポインタを概略的に示す。
【図3】ケイパビリティレジスタの使用を概略的に示す。
【図4】ケイパビリティフィールドのセットを概略的に表す。
【図5】制御フロー変更動作を概略的に示す。
【図6】ケイパビリティアクセス許可データを記憶するためのオプションを概略的に示す。
【図7】ケイパビリティアクセス許可データを記憶するためのオプションを概略的に示す。
【図8】制御フロー変更処理回路の概略図を提示する。
【図9】ケイパビリティ生成回路の例を概略的に示す。
【図10】ケイパビリティの生成のためのそれぞれの例を概略的に示す。
【図11】ケイパビリティの生成のためのそれぞれの例を概略的に示す。
【図12】ケイパビリティの生成の一例を示す概略タイムラインである。
【図13】制御フロー変更処理回路の別の例の概略図を提示する。
【図14】ケイパビリティの生成の別の例を示す概略タイムラインである。
【図15】制御フロー変更の別の例を概略的に示す。
【図16】方法を示す概略フローチャートである。
【図17】シミュレータ実装形態を概略的に示す。
【発明を実施するための形態】
【0012】
添付図面を参照して実施形態を検討する前に、以下の実施形態を説明する。
【0013】
例示的な実施形態は、装置であって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、
制御フロー変更動作を実施するための制御フロー変更処理回路であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、
ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置を提供する。
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、
制御フロー変更動作を実施するための制御フロー変更処理回路であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路と、を備え、
ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置を提供する。
【0014】
例示的な構成では、制御フロー変更のための呼び出しコード部分にケイパビリティ情報を提供する代わりに、制御フロー変更目標アドレスに関して定義されたアドレスに、適切なケイパビリティ情報が提供され、この情報は、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するように構成されたケイパビリティとして使用するために、ケイパビリティを構成又は生成することを可能にする。これは、有利には、ケイパビリティデータを一度だけ記憶することを可能にし、制御フロー変更におけるケイパビリティのより効率的な変更を提供することができる。
【0015】
（全てではないが）いくつかの例では、制御フロー変更目標アドレスは、制御フロー変更動作の後に実行するための次のプログラム命令のアドレスを示し得る。他の例では、分岐が必ずしも直ちに実施されないように、１つ以上のいわゆる分岐遅延スロットを使用し得る。いくつかのそのような例では、分岐命令に次いで実行される命令は、メモリ内で分岐の後の命令だけであり、必ずしも分岐の目標アドレスにおける命令ではない。単一の分岐遅延スロットを使用する場合、制御は、メモリ内で分岐の後の命令の後に分岐先アドレスに移動する。
【0016】
いくつかの例では、目標アドレスに関して、新たなケイパビリティの一部のみを記憶する必要がある。例えば、各ケイパビリティが、ポインタと、メモリアドレスのセットに対するアクセス許可を定義するデータとを少なくとも含む状況では、ケイパビリティ生成回路は、制御フロー変更目標アドレスに応じてポインタを生成し、かつメモリアドレスのセットに対するアクセス許可を定義するデータをケイパビリティアクセス許可データに応じて生成するように構成され得る。他の例では、目標アドレスに関して、ケイパビリティの全体が記憶され得る。
【0017】
例では、ケイパビリティアクセス許可データは、（ｉ）アクセスが許可される１つ以上のメモリアドレスを含むアドレス領域の下限メモリアドレス、（ｉｉ）アドレス領域の上限メモリアドレス、及び（ｉｉｉ）アドレス領域に適用可能な許可属性のセットのうちの１つ以上を定義する。他の例では、ケイパビリティアクセス許可データは、メモリアドレスのセットに対するアクセス許可を定義する情報が記憶されている位置を定義する。
【0018】
いくつかの例では、フロー変更後の（少なくとも）第１の命令の実行は、新たなケイパビリティの生成と並行して（又は少なくとも一部が重なり合うように）実施され得る。そのような状況では、制御フロー変更動作に応答して、プロセッサは、次の優先ケイパビリティとして使用するためにケイパビリティを生成することがケイパビリティ生成回路に要求されることを示すために、ステータスインジケータを設定するように構成され得る。ステータスインジケータの設定に応答して、プロセッサは、優先ケイパビリティによる制約とは独立に、制御フロー変更目標アドレスにおいて少なくとも第１の命令をフェッチ及び／又は実行するように構成され得る。
【0019】
ステータスインジケータは、新たなケイパビリティが準備されるとクリアされ得、その場合、プロセッサは、次の優先ケイパビリティとして使用するためのケイパビリティの生成に応答して、ステータスインジケータを、プログラム命令の処理が優先ケイパビリティによって制約されることを示す状態にクリアするように構成され得る。介在する例外の場合に、このステータスを維持及び回復することを可能にするために、いくつかの例では、プロセッサは、処理中の例外事象に応答して、例外復帰事象の処理に際して取得するために、ステータスインジケータを記憶するように構成されている。
【0020】
他の例では、新たなケイパビリティの生成は、第１の命令の実行のために必要となる前に完了し得、この場合、制御フロー変更動作の後に実行するための１つ以上の命令は、制御フロー変更目標アドレスにおいて命令を少なくとも含む。
【0021】
いくつかの例では、第１の命令は、目標アドレスにあることができ、その場合、制御フロー変更処理回路は、ケイパビリティアクセス許可データが記憶されているアドレスを、制御フロー変更目標アドレスに先行するメモリアドレスとして決定するように構成されている。
【0022】
いくつかの例では、制御フロー変更動作は、分岐命令の実行に応答した分岐動作であり、分岐命令の命令アドレスからの差分を示す値を動作コード内に符号化することによって少なくとも制御フロー変更目標アドレスを定義する動作コードを含み得る。他の例では、動作コードは、制御フロー変更目標アドレスを示す値を含むレジスタを識別する少なくともレジスタ識別子を定義し得る。
【0023】
他の例では、制御フロー変更動作は、分岐及びリンク命令の実行に応答した分岐及びリンク動作であり得、その場合、分岐及びリンク動作は、復帰アドレスケイパビリティを記憶し得、復帰アドレスケイパビリティは、分岐及びリンク命令の命令アドレス、並びに分岐及びリンク命令が実行されたときに使用する優先ケイパビリティに応じて生成される。
【0024】
他の例では、分岐動作の代わりに（又はそれに加えて）、制御フロー変更動作は、処理中の例外処理ルーチンに対する制御フローの変更を定義し得る。そのような場合、プロセッサは、プロセッサが、処理されることになる例外処理ルーチンに関連付けられた番号に応じて、メモリ内のベクトルテーブルのエントリを識別するように構成され得、エントリの少なくとも一部は、制御フロー変更目標アドレスを示し、エントリの少なくとも一部は、優先ケイパビリティによる制約とは独立に、例外処理ルーチンが処理されるべきかどうかを示し得る（例えば、ベクトルテーブルは、目標アドレスだけを示すことができ、例外ハンドラがケイパビリティを使用するかどうかの問題は他の場所で決定することができ、例えば、ケイパビリティを常に使用してもよく、又は全ての例外がどのように処理されるかを制御する単一の構成ビットが存在してもよい。）。制御フロー変更動作の更なる例は、そのような例外処理ルーチンの処理から復帰するための例外復帰動作を含む。
【0025】
別の例示的実施形態は、方法であって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
ケイパビリティアクセス許可データを取得することと、
次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む方法を提供する。
それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
ケイパビリティアクセス許可データを取得することと、
次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む方法を提供する。
【0026】
別の例示的実施形態は、命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラムであって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムを提供する。
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムを提供する。
【0027】
装置の概要
ここで図面を参照すると、図１は、命令を処理するための処理パイプライン４を備えるデータ処理装置又はプロセッサ２の例を概略的に示す。この例では、処理パイプライン４は、フェッチステージ６、復号ステージ８、発行ステージ１０、実行ステージ又は処理要素１２、及びライトバックステージ１４を含む、多数のパイプラインステージを含むが、他のタイプのステージ又はステージの組み合わせが提供されてもよいことが理解されるであろう。例えば、レジスタリネームを実施するためのリネームステージが、いくつかの実装形態に含まれ得る。処理されることになる命令がステージからステージに移動し、ある命令が、１つのステージで保留中である間に、別の命令が、パイプライン４の異なるステージで保留中であり得る。
ここで図面を参照すると、図１は、命令を処理するための処理パイプライン４を備えるデータ処理装置又はプロセッサ２の例を概略的に示す。この例では、処理パイプライン４は、フェッチステージ６、復号ステージ８、発行ステージ１０、実行ステージ又は処理要素１２、及びライトバックステージ１４を含む、多数のパイプラインステージを含むが、他のタイプのステージ又はステージの組み合わせが提供されてもよいことが理解されるであろう。例えば、レジスタリネームを実施するためのリネームステージが、いくつかの実装形態に含まれ得る。処理されることになる命令がステージからステージに移動し、ある命令が、１つのステージで保留中である間に、別の命令が、パイプライン４の異なるステージで保留中であり得る。
【0028】
フェッチステージ６は、レベル１（Ｌ１）命令キャッシュ２０から命令をフェッチする。フェッチステージ６は通常、連続する命令アドレスから逐次的に命令をフェッチし得る。しかし、フェッチステージは、分岐命令の結果を予測するための分岐予測器２２も有し得、フェッチステージ６は、分岐が行われると予測される場合に（非逐次的な）分岐先アドレスから、又は分岐が行われないと予測される場合に次の逐次アドレスから命令をフェッチすることができる。分岐予測器２２は、ある分岐が行われる可能性が高いかどうかを予測するための情報を記憶するための１つ以上の分岐履歴テーブルを含み得る。例えば、分岐履歴テーブルは、従前に実行された分岐の実際の結果を追跡するための、又は分岐のために行われた予測の信頼度を表すためのカウンタを含み得る。分岐予測器２２は、分岐命令の従前の目標アドレスを、同じ分岐命令に後で遭遇した際に、それらが予測され得るように、キャッシュするための分岐先アドレスキャッシュ（ＢＴＡＣ）２４も含み得る。命令キャッシュ２０及び分岐予測器２２のような特徴が、（回路面積が重要となる低性能の実施形態などの）他の実施形態では存在しない場合があることが理解されるであろう。
【0029】
フェッチされた命令は、命令を復号して復号された命令を生成する復号ステージ８に渡される。復号された命令は、実行ステージ１２を制御して適切な処理動作を実行するための制御情報を含み得る。キャッシュ２０からフェッチされたいくつかのより複雑な命令に対して、復号ステージ８は、それらの命令を復号された複数の命令（マイクロオペレーション（μｏｐ又はｕｏｐ）として知られ得る）にマッピングし得る。それゆえに、Ｌ１命令キャッシュ２０からフェッチされた命令と、パイプラインの後のステージで見られる命令との間に１対１の関係が存在しない場合がある。一般に、本出願における「命令」に対する参照は、マイクロオペレーションを含むものと解釈されるべきである。
【0030】
復号された命令は、発行ステージ１０に渡され、これは、命令の実行に必要なオペランドが利用可能であるかどうかを判定し、オペランドが利用可能である場合に実行のための命令を発行する。いくつかの実装形態は、Ｌ１命令キャッシュ２０から命令がフェッチされたプログラム順序に対応する順序での実行のための命令が発行されるように、インオーダ処理をサポートし得る。他の実装形態は、プログラム順序とは異なる順序で実行ステージ１２に命令を発行できるようにアウトオブオーダ実行をサポートし得る。アウトオブオーダ処理は、先の命令がオペランド待ちの間停止させられている間に、そのオペランドが利用可能である、プログラム順序では後の命令を先に実行できるため、性能向上に有用であり得る。他の実施形態では、性能を犠牲にして、発行ステージ１０を他のステージと組み合わせたり、完全に省略したりしてもよいことが理解されるであろう。
【0031】
発行ステージ１０は、様々なデータ処理動作を実施するために命令が実行される実行ステージ１２に命令を発行する。例えば、実行ステージは、整数値に算術演算又は論理演算を行うための算術／論理ユニット（ＡＬＵ）３０、浮動小数点形式で表された値に演算を行うための浮動小数点（ＦＰ）ユニット３２、制御フロー変更動作を実施するための制御フロー変更処理ユニット又は回路３３（一例では、このユニットが、分岐動作の実際の結果を決定する分岐命令実行ユニットの機能を具現化する）、及びレベル１（Ｌ１）データキャッシュ３６から汎用データレジスタ４０のセット内のレジスタにデータ値をロードするためのロード動作、又は汎用データレジスタ４０のセット内のレジスタからＬ１データキャッシュ３６にデータ値を記憶するための記憶動作を行うためのロード／記憶ユニット３４を含む、いくつかの実行ユニット３０、３２、３３、３４を含み得る。これらは、提供され得る実行ユニットのタイプのほんのいくつかの例であり、多くの他の種類が提供されてもよいことが理解されるであろう。他の実施形態では、レベル１データキャッシュ３６は存在しなくてもよく、ロード／記憶ユニット３４は、メモリに直接アクセスしてもよい。処理動作を行うために、実行ステージ１２は、レジスタ４０のセットからデータ値を読み取り得る。次いで、実行された命令の結果は、ライトバックステージ１４によってレジスタ４０にライトバックされ得る。
【0032】
例外処理回路９については、以下で更に論じる。
【0033】
Ｌ１命令キャッシュ２０及びＬ１データキャッシュ３６は、複数のレベルのキャッシュを含むキャッシュ階層の一部であり得る。例えば、レベル２（Ｌ２）キャッシュ４４も提供され得、任意選択的に、キャッシュの更なるレベルが提供され得る。この例では、Ｌ２キャッシュ４４は、Ｌ１命令キャッシュ２０とＬ１データキャッシュ３６との間で共有されるが、他の例は、別個のＬ２命令キャッシュ及びデータキャッシュを有し得る。フェッチされることになる命令がＬ１命令キャッシュ２０になければ、それをＬ２キャッシュ４４からフェッチすることができ、同様に、命令がＬ２キャッシュ４４になければ、それをメインメモリ５０からフェッチすることができる。同様に、ロード命令に応答して、データがＬ１データキャッシュ３６にない場合、それをＬ２キャッシュ４４からフェッチすることができ、必要に応じてメモリ５０からフェッチすることができる。キャッシュ階層を管理するために、任意の既知のスキームを使用し得る。
【0034】
プログラム命令及びデータ値を参照するためにパイプライン４によって使用されるアドレスは、仮想アドレスであり得るが、少なくともメインメモリ５０、並びに任意選択的に、少なくともいくつかのレベルのキャッシュ階層及び／又は少なくともいくつかのレベルのメモリ５０も、物理的にアドレス指定され得る。それゆえに、パイプライン４によって使用される仮想アドレスを、メモリ管理ユニット（ＭＭＵ）５３の制御の下で、キャッシュ又はメモリにアクセスするために使用される物理アドレスに変換するためのトランスレーション・ルックアサイド・バッファ５２（ＴＬＢ）が提供され得る。例えば、ＴＬＢ５２は、仮想アドレス空間の対応するページの仮想ページアドレス（「ＶＰＡ」）と、対応するページ内の仮想アドレスを物理アドレスに変換するために仮想ページアドレスがマッピングされるべき対応する物理ページアドレス（「ＰＰＡ」）とをそれぞれに指定する、多数のエントリを含み得る。例えば、仮想ページアドレス及び物理ページアドレスは、対応する仮想アドレス及び物理アドレスの最上位部分に対応し得、仮想アドレスを物理アドレスにマッピングするときに残りの最下位部分は変化しないままである。アドレス変換情報と同様に、各ＴＬＢエントリは、アドレスのあるページがパイプライン４のあるモードでアクセス可能であるかどうかを示すような、アクセス許可を指定するいくつかの情報（「許可」）も含み得る。いくつかの実装形態では、ＴＬＢエントリは、読み取り又は書き込み動作に応答して更新されるレベルのキャッシュ階層を定義するキャッシュポリシー情報など、アドレスの対応するページの他の特性（例えば、キャッシュがライトバックモードで動作するべきか、若しくはライトスルーモードで動作するべきか）、又は対応するページ内のアドレスに対するデータアクセスを、パイプライン４によって発行されたデータアクセスの順序と比較して、メモリシステムによって再順序付けできるかどうかを定義する情報を定義することもできる。他の実施形態では、ＭＭＵ５３及びＴＬＢ５２は、存在しない場合があり、データ処理装置２によって実行される命令は、物理アドレスに直接アクセスし得る。そのような実施形態では、代わりに、アクセス許可及びキャッシュポリシー情報が、物理メモリ内のアドレス範囲に関する情報を指定するレジスタを含むメモリ保護ユニット（ＭＰＵ）５４によって提供され得る。
【0035】
図１は、単一レベルのＴＬＢ５２を示しているが、変換の階層がＭＭＵ５３によって提供されてもよく、かつ／又は、レベル１（Ｌ１）ＴＬＢ５２が最近アクセスされたページのいくつかのアドレスを変換するためのＴＬＢエントリを含み得、かつレベル２（Ｌ２）ＴＬＢがより多くのページのエントリを記憶するために提供され得るように、複数のＴＬＢが提供されてもよいことが理解されるであろう。必要なエントリがＬ１ＴＬＢに存在しなければ、それをＬ２ＴＬＢ、又は階層内の更なるＴＬＢからフェッチすることができる。代替的に、いわゆる中間物理アドレス（ＩＰＡ）を使用して、第１の変換が仮想アドレスからＩＰＡへとなり、第２のレベルの変換がＩＰＡから物理アドレスへとなるようにしてもよい。このようにして、複数のレベルのアドレス変換を使用することができ、例えば、第１のＴＬＢ（又はＴＬＢ階層）を使用して仮想アドレスを中間アドレスに変換し得、かつ１つ以上の更なるＴＬＢを使用する第２のレベルのアドレス変換が、中間アドレスを、キャッシュ又はメモリにアクセスするために使用する物理アドレスに変換し得る。これは、例えば、第１のレベルのアドレス変換がオペレーティングシステムによって管理され得、第２のレベルのアドレス変換がハイパーバイザによって管理され得る、仮想化をサポートするのに有用であり得る。
【0036】
図１では、図を明確にするために、単一ステージ及び単一レベルのＴＬＢ５２が示されている。
【0037】
アクセスされるページのために必要なエントリがいずれのＴＬＢにもなければ、メモリ５０内のいわゆるページテーブルにアクセスするために、ＭＭＵ５３によってページテーブルウォークを実施することができる。本技術では、任意の既知のＴＬＢ管理スキームを使用することができる。
【0038】
いくつかの例では、実行ステージ１２は、１つ以上の処理スレッドを実行するマルチスレッド処理要素によって実装することができる。
【0039】
図１に示すように、装置２は、有界ポインタレジスタ６０のセットを有し得る。有界ポインタレジスタのセットは、汎用データレジスタ４０のセットとは物理的に別個のものとして図１に示しているが、一実装形態では、汎用データレジスタと有界ポインタレジスタの両方を提供するために同じ物理的ストレージを使用し得る。
【0040】
各有界ポインタレジスタ６０は、アクセスされることになるデータ値のアドレスを決定するために使用し得るポインタ値６２と、対応するポインタ６２を使用するときのアドレスの許容範囲を指定する範囲情報６４とを含む。有界ポインタレジスタ６０は、ポインタの使用に関する１つ以上の制限／許可を定義し得る制限情報６６（許可情報とも呼ばれる）も含み得る。有効性タグ（例えば、６４ビット有界ポインタレジスタの場合の６５番目のビット、又は１２８ビット有界ポインタの場合の１２９番目のビット）を使用して、（ａ）有効な有界ポインタが記憶されているかどうか、及び（ｂ）範囲と許可メタデータが有効であるかどうかを示すことができる。タグは、適切なケイパビリティ設定命令に応答してハードウェアによってのみ設定することができ、少なくともいくつかの例では、有効なケイパビリティに対する不法な書き込みの試みに応答して自動的に削除される。
【0041】
例えば、制限６６は、ポインタ６２を使用し得る命令のタイプ、又はポインタを使用し得るパイプライン４のモードを制限するために使用することができる。それゆえに、範囲情報６４及び制限情報６６は、その中でそれぞれのポインタ６２の使用が許可されるケイパビリティＣ０－ＣＭ－１を定義すると考えられ得る。定義されたケイパビリティ外でポインタ６２を使用する試みが行われると、エラーをトリガすることができる。
【0042】
範囲情報６４は、例えば、ポインタがある既知の境界内に留まり、かつセンシティブな情報又はセキュアな情報を含む可能性があるメモリアドレス空間の他の領域に迷い込まないことを確実にするために、有用であり得る。汎用データレジスタと有界ポインタレジスタの両方に同じ物理的ストレージを使用する実装形態において、一実装形態では、ポインタ値６２は、例えば、対応する汎用レジスタのために使用されるのと同じ記憶位置内に記憶され得る。
【0043】
図２は、データ又は命令に対する不正アクセスから保護するために許容範囲が使用される命令のタイプの例を示す。図２の上部に示すように、特定の有界ポインタレジスタＰＲ１が、所与のポインタ値６２と、この例では、許容範囲の下側境界を定義する下側境界アドレス６８及び許容範囲の上側境界を定義する上側境界アドレス６９を使用して指定される、範囲情報６４とを含む。例えば、境界６８、６９は、８００００～８１０００のアドレス範囲を定義するように設定される。ある命令が有界ポインタレジスタＰＲ１を参照し、ポインタ６２から決定されたアドレスがこの範囲外である場合に、エラーがトリガされ得る。様々な異なるフォーマットで境界を表せることが理解されるであろう。例えば、上側境界及び下側境界は、ポインタ値に対して、かつ／又は浮動少数点表示で表現することができる。そのようなフォーマットは、上限アドレス情報及び下限アドレス情報の「生の」サイズに対して境界情報のサイズを小さくすることを可能にし得、言い換えれば、上限アドレス及び下限アドレスを依然として定義しながら、境界情報をより効率的に（より少ないビットを使用して）表現し得る。
【0044】
例えば、図２の部分Ａに示すように、いくつかのシステムでは、ポインタレジスタ６０内のポインタ６２の値を、範囲情報６４によって指定された範囲外にある値（ここでは、ポインタがアドレスを直接指定すると仮定する）に設定する試みがある場合、エラーがトリガされ得る。これは、ポインタを使用するアクセスが許容範囲内に間違いなくあることを確実にできるように、ポインタ６２が指定範囲外の値を取ることが回避させる。代替的に、図２の部分Ｂに示すように、命令が、ポインタ６２のアドレスによって識別された位置へのアクセスを試み、そのアドレスが指定範囲外にあるときに、エラーをトリガすることができる。それゆえに、ポインタ６２を指定範囲外の値に設定することは許容できるが、ポインタアドレス（又はポインタから導き出されたアドレス）のデータアクセスが試みられ、アドレスが許容範囲外にある場合、エラーがトリガされ得る。他のシステムは、図２の部分Ａ及びＢに示す両方の命令のタイプに応答してエラーをトリガし得る。
【0045】
範囲情報６４は、異なる方法で設定することができ、それを設定する方法は、実装詳細であり、本技術は、使用する特定の方法に依存しない。純粋に例として、特権命令、ユーザ空間コード、セキュリティコード、又はオペレーティングシステム若しくはハイパーバイザが、所与のポインタに対して許可された範囲を指定し得る。例えば、命令設定アーキテクチャは、所与のポインタ６２の範囲情報６４を設定又は修正するためのいくつかの命令を含み得、これらの命令の実行は、あるソフトウェア又はプロセッサ２のあるモード若しくは例外状態に制限することができる。範囲情報６４を設定又は修正するための任意の既知の技術を使用することができる。
【0046】
ポインタを参照するある命令を実行するときに実行ステージ１２で使用し得る有界ポインタ記憶要素６０のセットに加えて、命令がレベル１命令キャッシュ２０からフェッチされるときに、フェッチステージ６で同様の機能を提供するためにプログラムカウンタケイパビリティ（ＰＣＣ）レジスタ８０も使用し得る。具体的には、プログラムカウンタポインタをフィールド８２に記憶し得、ＰＣＣ８０は、有界ポインタ記憶要素６０のセット内のポインタの各々に提供される範囲及び制限情報と同様の、範囲情報８４及び任意の適切な制限情報８６も提供する。図１は、デフォルトデータケイパビリティ（ＤＤＣ）レジスタ９０及びシステムアクセスケイパビリティ（ＳＡＣ）レジスタ９５も概略的に示しており、両方について以下で論じる。いくつかの実施形態では、全てのデータアクセスが、有界ポインタ記憶要素６０に記憶されたケイパビリティによって直接制約され得、よって、デフォルトデータケイパビリティレジスタ６０が必要ない場合があることが理解されるであろう。同様に、システムアクセスケイパビリティレジスタ６５は、本開示に必須でなく、いくつかの実施形態では存在しない場合がある。
【0047】
図３は、個々のデータブロックがケイパビリティ（すなわち、有界ポインタ及び関連付けられた制限情報）を表すか、又は通常データを表すかを識別するために、それらのデータブロックに関連して上述したタイプのタグビットがどのように使用されるかを概略的に示している。具体的には、メモリアドレス空間１１０は、指定されたサイズを典型的に有する一連のデータブロック１１５を記憶する。純粋に例示のために、この例では、各データブロックが１２８ビットを含むことが想定される。各データブロック１１５に関連して、一例では、タグビットと呼ばれる単一ビットフィールドであるタグフィールド１２０が提供され、これは、関連付けられたデータブロックが有効なケイパビリティを表すことを識別するために設定され、関連付けられたデータブロックが通常データを表し、それゆえにケイパビリティとして取り扱えないことを示すためにクリアされる。設定又はクリア状態に関連付けられた実際の値は、実装形態に応じて変化し得るが、純粋に例示のために、例示的な一実装形態では、タグビットが１の値を有する場合に、関連付けられたデータブロックがケイパビリティであることを示し、それが０の値を有する場合に、関連付けられたデータブロックが通常データを含むことを示すことが理解されるであろう。
【0048】
図３に示すケイパビリティレジスタ１００などの、有界ポインタレジスタ６０（ケイパビリティレジスタとも呼ばれる）のうちの１つにケイパビリティがロードされるとき、タグビットは、ケイパビリティ情報と共に移動する。したがって、ケイパビリティレジスタ１００にケイパビリティがロードされた場合、ポインタ１０２、範囲情報１０４及び制限情報１０６（以下、許可情報と呼ぶ）がケイパビリティレジスタにロードされることになる。加えて、そのケイパビリティレジスタに関連して、又はその内の特定のビットフィールドとして、タグビット１０８は、コンテンツがケイパビリティを表すことを識別するために設定されることになる。同様に、ケイパビリティがメモリからストアバックされた場合、関連するタグビット１２０は、ケイパビリティが記憶されているデータブロックに関連して設定される。そのようなアプローチにより、ケイパビリティと通常データを区別し、それゆえに、通常データがケイパビリティとして使用できないことを確実にする。
【0049】
ケイパビリティ
ここで、ケイパビリティについてより詳細に論じる。
ここで、ケイパビリティについてより詳細に論じる。
【0050】
上位アプリケーションは、ＪＡＶＡやＪａｖａＳｃｒｉｐｔなどの「安全な」制約された実行環境で実行するように構成することができるが、システムの下層は、一般にハードウェア上での実際の実行に対するリンクを提供しなければならない。結果として、そのような層のほぼ全ては、現在、典型的には数千万ラインの信頼できる（ただし、当てにならない）コードからなるＣ／Ｃ＋＋プログラミング言語で書かれている。
【0051】
悪意のある攻撃に対してより強い固有の耐性を与える、基礎となるアーキテクチャを提供することが目的である。ケイパビリティは、そのような戦略の一部を提供することができる。
【0052】
ケイパビリティデータタイプは、アーキテクチャ的に定義された１つ以上のリソースにアクセスするための権限の委任可能なトークンを表す。ケイパビリティは、大きく３つのタイプに分類される。
１）データ転送及び命令フェッチのためにメモリ範囲に対するアクセスを許可するために使用されるメモリケイパビリティ
２）あるシステム動作に対するアクセスを許可するために使用するシステムアクセスケイパビリティ
３）他のケイパビリティをオブジェクトタイプと共にカプセル化するために使用するシール用ケイパビリティ
１）データ転送及び命令フェッチのためにメモリ範囲に対するアクセスを許可するために使用されるメモリケイパビリティ
２）あるシステム動作に対するアクセスを許可するために使用するシステムアクセスケイパビリティ
３）他のケイパビリティをオブジェクトタイプと共にカプセル化するために使用するシール用ケイパビリティ
【0053】
各ケイパビリティは、多数の論理フィールドを含み、それらのいくつかは、あるケイパビリティタイプにのみ存在する。そのようなフィールドの例を図４に概略的に示す。
【0054】
ケイパビリティレジスタは、ケイパビリティを保持し、かつケイパビリティが汎用メモリに保持されているときにケイパビリティ特性が強いられるように、メモリシステムの拡張機能を定義するために使用される。命令は、メモリからケイパビリティをロード及び記憶し、メモリ内のデータ及びケイパビリティにアクセスするためにケイパビリティレジスタを使用し、ケイパビリティを使用して分岐し、ケイパビリティレジスタに保持されたケイパビリティを新たな権利を成立させずに操作する、ために提供することができる。
【0055】
ケイパビリティの使用による制限は、既存のＭＭＵ又はＭＰＵ及び例外レベルベースの制限によって強いられる制限に加えられる。ケイパビリティの使用は、それらのメカニズムによって既に与えられた保護を弱めることがないように構成することができる。
【0056】
周囲ケイパビリティ（Ambient Capabilities）
周囲ケイパビリティを定義する１つ以上（例えば３つ）の周囲ケイパビリティレジスタが提供され得る。これらの機構を使用して、ケイパビリティ拡張の周囲効果を、各例外レベルで有効にし、また無効にすることができる。例外レベルにおいて周囲効果を有効にすることは、周囲ケイパビリティレジスタの効果を有効にし、レベルに対する例外エントリ及び復帰の挙動を修正し、アドレス上で本来動作するいくつかの既存の命令の挙動が修正する。いくつかの例では、３つの周囲ケイパビリティレジスタが提供される。
周囲ケイパビリティを定義する１つ以上（例えば３つ）の周囲ケイパビリティレジスタが提供され得る。これらの機構を使用して、ケイパビリティ拡張の周囲効果を、各例外レベルで有効にし、また無効にすることができる。例外レベルにおいて周囲効果を有効にすることは、周囲ケイパビリティレジスタの効果を有効にし、レベルに対する例外エントリ及び復帰の挙動を修正し、アドレス上で本来動作するいくつかの既存の命令の挙動が修正する。いくつかの例では、３つの周囲ケイパビリティレジスタが提供される。
【0057】
（ａ）プログラムカウンタケイパビリティ（ＰＣＣ）レジスタ
これは、命令フェッチの使用を制限する。ＰＣＣの境界及び許可は、ケイパビリティ分岐及び復帰命令を使用して、例外エントリ及び復帰に際して更新され得る。
これは、命令フェッチの使用を制限する。ＰＣＣの境界及び許可は、ケイパビリティ分岐及び復帰命令を使用して、例外エントリ及び復帰に際して更新され得る。
【0058】
（ｂ）デフォルトデータケイパビリティ（ＤＤＣ）レジスタ
ＰＣＣは、プログラムカウンタに対するデータアクセスに影響を与える。他のデータアクセスが、デフォルトデータケイパビリティの暗黙的な使用によるか、又はベースレジスタとしてのケイパビリティの明示的な使用によるかのいずれかで制限される。
ＰＣＣは、プログラムカウンタに対するデータアクセスに影響を与える。他のデータアクセスが、デフォルトデータケイパビリティの暗黙的な使用によるか、又はベースレジスタとしてのケイパビリティの明示的な使用によるかのいずれかで制限される。
【0059】
（ｃ）システムアクセスケイパビリティ（ＳＡＣ）レジスタ
システムレジスタ及びシステム動作に対するアクセスを、ＳＡＣレジスタに保持された許可によって制限することができる。
システムレジスタ及びシステム動作に対するアクセスを、ＳＡＣレジスタに保持された許可によって制限することができる。
【0060】
制御フロー変更動作
図５は、制御フロー変更動作の例を概略的に示す。
図５は、制御フロー変更動作の例を概略的に示す。
【0061】
この第１の例では、制御フロー変更動作は、（分岐命令の実行に応答した）分岐動作であり、分岐命令５００、５１０が、それぞれの第１の（又は「呼び出し」）コード部分５０５、５１５から、目標又は「呼び出し先」コード部分５２０の始まり（又はその内の他の所定の位置）を示す制御フロー変更目標アドレス５２２へのプログラムフローの変更を引き起こす。
【0062】
いくつかの例では、分岐命令は、分岐命令の命令アドレスからの差分を示す値によって少なくとも制御フロー変更目標アドレスを定義する動作コードを含み得る。他の例では、分岐命令は、制御フロー変更目標アドレスを示す値を含むレジスタを識別する少なくともレジスタ識別子を定義する動作コードを含み得る。
【0063】
いくつかの例では、コード部分５２０が実行されると、制御は、呼び出しコード部分又は元のコード部分（５０５、場合によっては５１５）に復帰し得る。この後者の機能は、いくつかの例では、いわゆるリンク付き分岐動作を使用することによって実装され得、この動作では、元のコードへの復帰アドレス（実際、いくつかの実施形態では、分岐命令の後の次の命令アドレス）が保持され、例えば、制御フロー変更動作の一部として、復帰アドレスが、汎用データレジスタ４０のセット内のスタックデータ構造又はリンクレジスタに記憶され得る。いくつかの実施形態では、復帰アドレスは、復帰アドレスに加えて、元のコードの上の優先ケイパビリティとして使用するためのケイパビリティを含む、復帰アドレスケイパビリティであり得る。復帰ケイパビリティは、リンク付き分岐動作が実施された時点で使用されていた優先ケイパビリティから導き出され得る。
【0064】
図５の例では、可能な２つの初期コード部分５０５、５１５が示されている。実際、任意の数の分岐命令が、コード部分５２０へのリダイレクトを引き起こし得、それらのうちの２つを図５に示す理由は、共通の目標又は宛先を有する分岐命令の複数のインスタンスが存在し得ることを単に示すためである。
【0065】
コード部分５０５の実行は、例えばコード部分５０５の全体を包含する、メモリアドレスの第１の範囲５０８に対する、プログラム命令の処理のためのアクセス許可を与える第１の優先ケイパビリティに従って実施される。同様に、コード部分５１５は、メモリアドレス５１８に対するアクセスを与えるケイパビリティによって定義される制約の下で処理される。しかし、コード部分５２０のプログラム命令、すなわち、制御フロー変更動作の後に実行される命令、を実行するために、コード部分５２０を含むメモリアドレスへのアクセス許可を与える（新たな又は次の優先ケイパビリティとしての）異なるケイパビリティ５２８が必要である。
【0066】
これを達成するための従前に提案された技術は、分岐命令５００、５１０に関連付けられた命令を実行して、呼び出しコード部分５０５、５１５内に記憶されたデータをそれぞれのケイパビリティレジスタにロードすることであった。そのようなデータは、いわゆるリテラルデータとして、例えば、それぞれのコード部分の終わり（描かれているように下部分）に記憶され得る。しかし、これは、追加の命令を必要とする場合があり、呼び出し機能の可能な各インスタンスにおいて記憶空間も必要とする。そのような技術は、分岐の目標アドレスが決定され得る前にケイパビリティをロードしなければならないため、性能上のボトルネックを作り出す場合もある。これにより、目標コード部分５２０での命令の実行が遅くなる場合がある。制御フロー変更動作の別の例は、例外を対象とする。例外エントリの制御フロー変更動作のための目標アドレスを決定するための既存の技術は、入力されている例外の番号によってインデックス化されたアドレステーブルを有することである。そのようなテーブルへのインデックス化を可能にするために、そのようなシステムは、典型的にはテーブルの全てのエントリが同じサイズであることを必要とする。ケイパビリティ例外ハンドラの使用をサポートするプロセッサ２では、これは、例え例外ハンドラの大部分がケイパビリティを使用しない場合でも、テーブル内の全てのエントリが、ケイパビリティを記憶するのに十分なほど大きくなければならないことを意味する場合がある。このことが意味する無駄な空間は、典型的に非常に少ないメモリを有する小さな埋め込みプロセッサ又は多数の例外ハンドラを有するシステムでは重要となる場合がある。
【0067】
以下で論じる例示的な構成では、各可能な呼び出しコード部分にそれぞれ個々のコピーを記憶するのではなく、ケイパビリティアクセス許可データが記憶されているアドレスが制御フロー変更目標アドレスに応じて決定され、ケイパビリティアクセス許可データが取得され、次の優先ケイパビリティとして使用するためのケイパビリティが、少なくともケイパビリティアクセス許可データに応じて生成される。実施形態では、生成されたケイパビリティは、次の優先ケイパビリティとして導入又は別様に確立される。いくつかの例では、呼び出し先コードの第１の命令から実施される。他の例では、その間に、呼び出し先コードの１つ以上の第１の命令が、優先ケイパビリティとは独立に処理され得る。
【0068】
優先ケイパビリティとしてのＰＣＣ
（以下で論じる）アーキテクチャの観点から、制御フロー変更動作は、
・新たに生成されたケイパビリティを得ることと、
・そのケイパビリティへの分岐を行うことで、ＰＣＣをそのケイパビリティに設定することと、
・新たなＰＣＣ値が次の命令をフェッチすることを可能にするかどうかをチェックし、可能にされる場合にのみフェッチすることと、を含み得る
（以下で論じる）アーキテクチャの観点から、制御フロー変更動作は、
・新たに生成されたケイパビリティを得ることと、
・そのケイパビリティへの分岐を行うことで、ＰＣＣをそのケイパビリティに設定することと、
・新たなＰＣＣ値が次の命令をフェッチすることを可能にするかどうかをチェックし、可能にされる場合にのみフェッチすることと、を含み得る
【0069】
したがって、これらの例では、優先ケイパビリティによる制約に対する参照は、特定のコード部分の実行に関連付けられたケイパビリティデータに応答したＰＣＣの設定に関する。
【0070】
分岐予測、投機的処理、及び／又はアウトオブオーダ処理に関する留意事項
例示的な実施形態では、ケイパビリティは、フェッチされることになるアドレスにアクセスするための許可が存在するかどうかを判定するために、命令フェッチにおいてチェックされる。存在しなければ、例外又は欠陥が開始され得る。
例示的な実施形態では、ケイパビリティは、フェッチされることになるアドレスにアクセスするための許可が存在するかどうかを判定するために、命令フェッチにおいてチェックされる。存在しなければ、例外又は欠陥が開始され得る。
【0071】
未定義命令を指示する無効なケイパビリティへの分岐を伴う仮想例では、命令フェッチが起きる前にケイパビリティがチェックされれば、（ただし、ＰＣＣケイパビリティチェックが実行時間で生じた場合に）「未定義命令欠陥」ではなく、「無効ケイパビリティ欠陥」が予期される。
【0072】
しかし、図１に示す例では、分岐予測器２２は、分岐先アドレス（又は実際には別の制御フロー変更目標アドレス）に関する命令が、分岐が決定される前のステージ（時間）でフェッチされ得るように、フェッチプロセスを監視する。
【0073】
他の例では、命令は、ここでも、アドレスに関するケイパビリティが所定の位置にある前に、それらのアドレスから命令が物理的にフェッチされ得るように、アウトオブオーダで実行され得る。他の例では、パイプライン、キャッシュ及び他の技術が、一般に処理の効率を改善する目的で、命令を処理する物理的な様式を変更し得る。
【0074】
これらの状況を両立させるために、命令の処理を提供する実際の物理的回路と、プロセッサ及び命令の処理に関する挙動を定義する命令セットアーキテクチャとの間の相違が留意される。
【0075】
命令セットアーキテクチャは、インオーダプロセッサ、アウトオブオーダプロセッサ、投機的若しくは予測的なフェッチ又は実行を伴うプロセッサ及び伴わないプロセッサ、パイプラインを伴うプロセッサ及び伴わないプロセッサなどによる、共通の命令セットの処理を提供することができる。最終結果及びマシンの結果の全体は、各ケースで同じであり、内部処理の効率が異なり得るのみである。
【0076】
アーキテクチャの観点から、次の命令がさらにフェッチされる前に各命令が完全に実行される。
【0077】
（例えば、パイプライン、スーパースカラ及び／又はアウトオブオーダ実行によって）命令の処理にいくらかの時間的な重なりを導入するプロセッサの場合、そのような回路の役割は、上述したアーキテクチャ状況に適用可能なものと完全に同等の結果を提供することにある。
【0078】
同様に、任意の形態の投機的処理が提供される場合、投機された状態は、アーキテクチャ要件に準拠することを可能にするのに必要な限り維持される（これは、欠陥状況を投機的なものとして維持することを含み得る）。
【0079】
例えば、マイクロアーキテクチャ又は物理的構造は、欠陥の結果を投機された状態に保持することによって、アーキテクチャに従って動作の錯覚（illusion）を維持し得、次いで、コミットされたアーキテクチャ状態が、投機的な欠陥が起きた時点に到達すれば、欠陥は、投機的な欠陥から実際の欠陥に移され、実際に採用される。他方で、別の事象が、（例えば分岐ミス予測の場合）アーキテクチャ状態を異なる方向に動かせば、投機的な欠陥を生じさせた事象がそもそも発生すべきではなかったので、保留中である投機的な欠陥はフラッシュされる。
【0080】
したがって、本開示の範囲から逸脱することなく、パイプライン及び投機的実行などの確立された技術が当業者によって実施され得ることが当業者によって理解されるであろう。
【0081】
ケイパビリティアクセス許可データの記憶
図６及び図７は、制御フロー変更動作で示されるアドレス６００（例えば分岐先アドレス）に関するケイパビリティアクセス許可データを制御フロー変更目標アドレスとして記憶するためのいくつかのオプションを概略的に示す。図６では、アドレス６００は、制御フロー変更動作の後に実行される第１の命令６１０の位置を示しており、（図６及び図７では網掛けで示す）ケイパビリティアクセス許可データ６２０は、アドレス６００の直前に記憶されている。例えば、ケイパビリティアクセス許可データ６２０が３２ビット長である場合、それは、アドレス６００の直前の３２ビットのメモリに記憶される。
図６及び図７は、制御フロー変更動作で示されるアドレス６００（例えば分岐先アドレス）に関するケイパビリティアクセス許可データを制御フロー変更目標アドレスとして記憶するためのいくつかのオプションを概略的に示す。図６では、アドレス６００は、制御フロー変更動作の後に実行される第１の命令６１０の位置を示しており、（図６及び図７では網掛けで示す）ケイパビリティアクセス許可データ６２０は、アドレス６００の直前に記憶されている。例えば、ケイパビリティアクセス許可データ６２０が３２ビット長である場合、それは、アドレス６００の直前の３２ビットのメモリに記憶される。
【0082】
したがって、図６の例では、制御フロー変更動作の後に実行するための１つ以上の命令は、制御フロー変更目標アドレスにおいて命令を少なくとも含む。
【0083】
図７では、ケイパビリティアクセス許可データ７００は、アドレス６００に記憶されており、制御フロー変更動作の後に実行されることになる第１の命令７１０（命令７１０）は、記憶されたケイパビリティアクセス許可データ７００の直後にある。この場合も、ケイパビリティアクセス許可データ６２０が３２ビット長である例では、第１の命令７１０は、アドレス７００の３２ビット後のアドレスに記憶される。
【0084】
したがって、図７の例では、制御フロー変更処理回路は、ケイパビリティアクセス許可データが、制御フロー変更目標アドレスにおいてメモリアドレスとして記憶されているアドレスを決定するように構成されている。
【0085】
【0086】
図８のケイパビリティ生成回路８１０の例を概略的に示す図９を参照すると、制御フロー変更目標アドレス９００（分岐先アドレスなど）がアドレス検出器９１０によって検出され、これに応答して、アドレス検出器９１０は、ケイパビリティアクセス許可データ（ケイパビリティメタデータ）の位置を決定する。この決定は、図７の例の「制御フロー変更目標アドレスに等しいアドレス」ほど単純であったり、図６の例の「アドレス９００から所定の差分でオフセットされたアドレス」、例えば、「アドレス９００マイナス３２ビット」であったりしてもよい。
【0087】
メタデータのアドレスの決定に応答して、メタデータローダ９２０が、ケイパビリティアクセス許可データ９３０をロードする。ケイパビリティ生成器９４０が、ケイパビリティを生成する。この動作の例については、図１０及び図１１を参照して後述するが、いくつかの例では、ケイパビリティ生成器９４０は、ロードされたメタデータ９３０及び目標アドレス９００を連結して、任意選択的にタグと共に、記憶回路９６０によってケイパビリティ９５０として記憶される有効なケイパビリティを生成し得る。例えば、記憶回路９６０は、生成されたケイパビリティ９６０をＰＣＣ８０に記憶し得る。生成されたケイパビリティ９５０は、例えば、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するために、次の優先ケイパビリティとして使用するために提供される。
【0088】
ケイパビリティ生成
図１０を参照すると、ケイパビリティ１０００が、メタデータ９３０と目標アドレス９００から導き出されたポインタ９３５との連結としてケイパビリティ生成器９４０によって構成されている。これが有効なケイパビリティであることを示すタグビット１０１０が、ケイパビリティ生成回路９４０によって追加され得る（有効な命令に応答するハードウェアの制御の下で、タグビットの記憶が可能になることに留意されたい）。
図１０を参照すると、ケイパビリティ１０００が、メタデータ９３０と目標アドレス９００から導き出されたポインタ９３５との連結としてケイパビリティ生成器９４０によって構成されている。これが有効なケイパビリティであることを示すタグビット１０１０が、ケイパビリティ生成回路９４０によって追加され得る（有効な命令に応答するハードウェアの制御の下で、タグビットの記憶が可能になることに留意されたい）。
【0089】
図１１では、メタデータ９３０は、連結の後に、得られたケイパビリティ１１００がタグビットを含んで記憶されるように、タグビット１０２０を含む。
【0090】
図１０及び図１１の例のいずれかでは、制御フロー変更目標アドレス９００から導き出されたポインタとの連結は、ケイパビリティアクセス許可データが定形のケイパビリティよりも小さくなることができ、ケイパビリティのポインタ部分自体によって表されない一部を提供することのみを必要とすることを意味することに留意されたい。本例では、これは、ケイパビリティアクセス許可データが、（この例では）６５ビットであるケイパビリティのフルサイズではなく、３２（又は３３）ビットのみであり得ることを意味する。したがって、この技術を使用して記憶容量の潜在的な節約がある。ケイパビリティメタデータ９３０は、コード部分５２０毎に一度だけ記憶され得るので、コード部分が複数の位置、例えば図５の５００及び５１０、から呼び出される場合、記憶空間の追加の節約があり得る。
【0091】
したがって、これらの例では、各ケイパビリティは、ポインタと、メモリアドレスのセットに対するアクセス許可を定義するデータと、を少なくとも含み、ケイパビリティ生成回路は、制御フロー変更目標アドレスに応じてポインタを生成し、かつメモリアドレスのセットに対するアクセス許可を定義するデータをケイパビリティアクセス許可データに応じて生成するように構成されている。
【0092】
いくつかの例では、ケイパビリティアクセス許可データは、（ｉ）アクセスが許可される１つ以上のメモリアドレスを含むアドレス領域の下限メモリアドレス、（ｉｉ）アドレス領域の上限メモリアドレス、及び（ｉｉｉ）アドレス領域に適用可能な許可属性のセット、のうちの１つ以上を定義する。しかし、他の例では、ケイパビリティアクセス許可データが、代わりにメモリアドレスのセットに対するアクセス許可を定義する情報が記憶されている位置を定義してもよいことに留意されたい。
【0093】
【0094】
図１２は、アーキテクチャの観点からの概略タイムライン（命令が実行されたか、実行されていないかのいずれかで表示され、かつ描かれたような垂直線によって命令間の境界が概略的に示されるように、命令実行がアトミックである）であり、時間は、左から右に経過１２００し、ケイパビリティアクセス許可データからのケイパビリティの生成の一例を示している。（先に論じたような）パイプライン及びアウトオブオーダ実行などの共通のマイクロアーキテクチャ技術が、事象の実際の順序を変更し得るが、そのような技術は、図１２に示すアーキテクチャ的な順序の錯覚を維持することが理解されるであろう。
【0095】
概略ブロック１２１０が、（例えば、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するために）次のケイパビリティを生成するために実施されるプロセスを表し、概略ボックス１２２０が、制御フロー変更動作の後の第１の命令の実際の処理を表す。制御フロー変更動作自体は、タイムライン上の概略ボックス１２３０で示されている。
【0096】
図１２の例では、新たなケイパビリティの生成が、制御フロー変更動作の後に第１の命令を処理するために必要となる前に完了し、そのため、新たに生成されたケイパビリティによって定義される制約に関してその命令が処理され得る。
【0097】
図１３を参照すると、制御フロー変更動作の後の第１の命令（又は他の例では所定の数の第１の命令）を、優先ケイパビリティによる制約とは無関係にフェッチとする及び／又は実行することを可能にする、別のオプションが概略的に示されている。この例では、図８の制御フロー変更処理ユニットは、以下で論じるように、制御フロー変更ハンドラ８００によって生成され得るステータスインジケータを記憶するためにストレージ１３００によって補足される。
【0098】
いくつかの例では、制御フロー変更動作に応答して、プロセッサ（例えば制御フロー変更ハンドラ８００）は、次の優先ケイパビリティとして使用するためのケイパビリティを生成することがケイパビリティ生成回路８１０に要求されることを示すために、ステータスインジケータを設定するように構成されている。設定されたステータスインジケータに応答して、プロセッサは、優先ケイパビリティによる制約とは独立に、制御フロー変更目標アドレスにおいて少なくとも第１の命令をフェッチ及び／又は実行するように構成されている。この技術の使用にかかわらず、いくつかの例示的な実施形態では、そのような命令は依然として、新たなケイパビリティの制約内で実行され得るが、ステータスインジケータの使用は、その命令の少なくとも命令フェッチを、ケイパビリティが利用可能になる前に進めることを可能にできることに留意されたい。そして、次のケイパビリティが生成されていることを示すケイパビリティ生成回路からの信号に応答して、プロセッサ（例えば制御フロー変更ハンドラ８００）は、プログラム命令の処理が優先ケイパビリティによって制約されることを示す状態にステータスインジケータをクリアするように構成されている。
【0099】
図１４は、図１２のタイムラインの別のバージョンを（再びアーキテクチャの観点から）示すが、この例では、制御フロー変更動作の開始１４００の後に、少なくとも第１の命令の実行１４１０は、新たなケイパビリティ、すなわち、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するケイパビリティの生成１４２０と重複する様式で（ステータスインジケータ１３００によって定義された条件の下で）進行することができる。
【0100】
例外処理の例
図１５は、アーキテクチャの観点から制御フロー変更の別の例を概略的に示す。ここで、再び時間が左から右に経過し、分岐動作１５００が、それぞれの矢印で示す時刻に起きる。分岐動作は、制御フロー変更動作の一例を形成する。
図１５は、アーキテクチャの観点から制御フロー変更の別の例を概略的に示す。ここで、再び時間が左から右に経過し、分岐動作１５００が、それぞれの矢印で示す時刻に起きる。分岐動作は、制御フロー変更動作の一例を形成する。
【0101】
矢印１５１０で示す時間に、プロセッサ割り込み又は他の例外事象が起きる。これにより、例えば、例外又は割り込み処理ルーチン１５３０への点線１５２０の垂直上昇で示すように、プログラムフローが変更される。この更なるプログラムフローの変更は、図１５の例では、元の制御フロー変更動作が実施された後に第１の命令を実行する前に起きる。これを達成するために、時刻１５１０の前のプロセッサ状態情報が、例えば、プロセッサスタックにプッシュされることによって記憶される。分岐動作後に実行するための１つ以上の命令の処理を制約する新たに生成されたケイパビリティに関して、
（ａ）例えば動作１５０５として、（図１２の場合と同様に）分岐動作後に実行するための関連命令を処理する前にケイパビリティが生成される場合、新たに生成されたケイパビリティは、例外事象処理からの復帰１５４０に際して取得及び使用するために、スタックなどに記憶及び／又はプッシュされ得る。この場合、元の制御フロー変更動作の後の、（元の制御フロー変更動作と同じコンテキスト／スレッドにおける）第１の命令の実行１５６０が、そのケイパビリティによって定義された制約の下で実施され、又は
（ｂ）（図１４の実施形態と同様に）ステータスインジケータ１３００を使用する実施形態では、このインジケータは、動作１５０５に応答して設定され、例えばプロセッサ状態情報の一部として、スタックにプッシュもされる。割り込みハンドラからの復帰１５４０に際して、プロセッサ状態情報が取得され、新たなケイパビリティの生成１５５０と、元の制御フロー変更動作の後の第１の命令の実行１５６０の両方が開始される。
（ａ）例えば動作１５０５として、（図１２の場合と同様に）分岐動作後に実行するための関連命令を処理する前にケイパビリティが生成される場合、新たに生成されたケイパビリティは、例外事象処理からの復帰１５４０に際して取得及び使用するために、スタックなどに記憶及び／又はプッシュされ得る。この場合、元の制御フロー変更動作の後の、（元の制御フロー変更動作と同じコンテキスト／スレッドにおける）第１の命令の実行１５６０が、そのケイパビリティによって定義された制約の下で実施され、又は
（ｂ）（図１４の実施形態と同様に）ステータスインジケータ１３００を使用する実施形態では、このインジケータは、動作１５０５に応答して設定され、例えばプロセッサ状態情報の一部として、スタックにプッシュもされる。割り込みハンドラからの復帰１５４０に際して、プロセッサ状態情報が取得され、新たなケイパビリティの生成１５５０と、元の制御フロー変更動作の後の第１の命令の実行１５６０の両方が開始される。
【0102】
ステータスフラグは、新たなケイパビリティの生成及び（この例では）第１の命令の実行の終了時の時刻１５７０でクリアされ得る。
【0103】
これらの例では、制御フロー変更動作はまた（又は他の例では代わりに）処理中の例外処理ルーチンに対する制御フローの変更及び／又は例外処理ルーチンを処理することから復帰するための例外復帰動作を定義し得る。
【0104】
（図１５のステージ１５１０に対応する）例外処理ルーチンへの分岐を開始する例示的な一方法は、以下のとおりである。各例外「タイプ」は、関連付けられた番号又はインデックスを有する。例としては、リセット、システムコール例外、割り込み要求、様々なタイプの欠陥などが挙げられ得る。各例外タイプは、例外状況を示す外部条件又は内部条件に応答して、例外処理回路９（図１）によって生成される関連付けられた番号（例えば０～１５）を有する。例外事象に応答して、プロセッサは、処理されることになる例外処理ルーチンに関連付けられた番号に応じて、メモリ内の「ベクトルテーブル」のエントリを識別するように構成されており、エントリの少なくとも一部が、制御フロー変更目標アドレスを示す。次いで、制御フロー変更ハンドラ８００は、上で論じた技術を使用して、その制御フロー変更目標アドレスへのプログラムフローの変更を制御する。上で論じたように、これは、例外復帰動作の処理に際して取得するために、優先プロセッサステータス情報を、例えばプロセッサスタックに、保存することを伴うことができる。これは、上述したように、例外復帰事象の処理に際して取得するためにステータスインジケータ１３００を記憶することを含むことができる。
【0105】
いくつかの例では、ベクトルテーブルのエントリの少なくとも一部が、優先ケイパビリティによる制約とは独立に、例外処理ルーチンを処理するべきかどうかを示す。この指示が設定されれば、（ａ）プロセッサは、優先ケイパビリティにかかわらずに、指示に際して例外処理ルーチンを実行するように動作し、任意選択的に、（ｂ）ケイパビリティ生成回路は、例外処理ルーチンに関して使用するためのケイパビリティを生成することを試みさえしない。
【0106】
装置機能の概要
より詳細に上述した技術を使用することで、図１は、装置の例であって、装置が、それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、制御フロー変更動作を実施するための制御フロー変更処理回路３３であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路８１０とを備え、ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置の例を提示する。例では、次の優先ケイパビリティとして使用するためのケイパビリティは、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するように構成されている。
より詳細に上述した技術を使用することで、図１は、装置の例であって、装置が、それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサを備え、プロセッサが、制御フロー変更動作を実施するための制御フロー変更処理回路３３であって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理回路と、ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成回路８１０とを備え、ケイパビリティ生成回路が、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、装置の例を提示する。例では、次の優先ケイパビリティとして使用するためのケイパビリティは、制御フロー変更動作の後に実行するための１つ以上の命令の処理を制約するように構成されている。
【0107】
方法概要
図１６は、例示的な方法であって、
（ステップ１６００で）それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
（ステップ１６１０で）制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
（ステップ１６２０で）ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
（ステップ１６３０で）ケイパビリティアクセス許可データを取得することと、
（ステップ１６４０で）次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む例示的な方法を示す概略フローチャートである。
図１６は、例示的な方法であって、
（ステップ１６００で）それぞれのメモリアドレスに記憶されたプログラム命令を実行することであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、実行することと、
（ステップ１６１０で）制御フロー変更動作を実施することであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、実施することと、
（ステップ１６２０で）ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定することと、
（ステップ１６３０で）ケイパビリティアクセス許可データを取得することと、
（ステップ１６４０で）次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成することと、を含む例示的な方法を示す概略フローチャートである。
【0108】
例示的なシミュレータ実装形態
図１７は、上で論じた装置及び／又は方法のシミュレーションを実施するために使用し得るシミュレータ実装形態を示す。
図１７は、上で論じた装置及び／又は方法のシミュレーションを実施するために使用し得るシミュレータ実装形態を示す。
【0109】
前述した実施形態は、当該技術をサポートする特定の処理ハードウェアを動作させるための装置及び方法に関して本技術を実装するが、コンピュータプログラムを使用して実装される本明細書に記載の実施形態による命令実行環境を提供することも可能である。
【0110】
このようなコンピュータプログラムは、コンピュータプログラムがハードウェアアーキテクチャのソフトウェアベースの実装を提供する限り、シミュレータとしばしば称される。様々なシミュレータコンピュータプログラムは、エミュレータ、仮想マシン、モデル、及び動的バイナリトランスレータを含むバイナリトランスレータを含む。典型的に、シミュレータの実装形態は、シミュレータプログラム１７１０をサポートするホストオペレーティングシステム１７２０を任意選択で実行して、ホストプロセッサ１７３０で実行し得る。いくつかの構成では、ハードウェアと提供された命令実行環境との間に複数の層のシミュレーションがあってもよく、及び／又は、同じホストプロセッサ上に提供された複数の異なる命令実行環境があってもよい。歴史的に、強力なプロセッサが、合理的な速度で実行するシミュレータ実装を提供するために必要とされてきたが、そのような手法は、ある状況において、例えば、互換性又は再使用の理由から別のプロセッサにネイティブなコードを実行することが望まれるときに、正当化され得る。例えば、シミュレータ実装は、ホストプロセッサハードウェアによってサポートされていない追加の機能を有する命令実行環境を提供してもよく、又は典型的には異なるハードウェアアーキテクチャに関連付けられた命令実行環境を提供してもよい。シミュレーションの概要は、「Ｓｏｍｅ Ｅｆｆｉｃｉｅｎｔ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｉｍｕｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」、Ｒｏｂｅｒｔ Ｂｅｄｉｃｈｅｋ、１９９０年冬 ＵＳＥＮＩＸ Ｃｏｎｆｅｒｅｎｃｅ、５３～６３頁に記載されている。
【0111】
これまで、特定のハードウェア構成又は機能を参照して実施形態を説明してきたが、シミュレーションされた実施形態では、適切なソフトウェア構成又は機能によって同等の機能を提供することができる。例えば、特定の回路は、シミュレーションされた実施形態において、コンピュータプログラムロジックとして実装されてもよい。同様に、レジスタ又はキャッシュなどのメモリハードウェアは、シミュレーションされた実施形態でソフトウェアのデータ構造として実装されてもよい。前述の実施形態で参照されているハードウェア要素のうちの１つ以上がホストハードウェア（例えば、ホストプロセッサ１７３０）に存在する構成では、いくつかのシミュレーションされた実施形態は、適する場合、ホストハードウェアを使用してもよい。
【0112】
シミュレータプログラム１７１０は、（非一時的媒体であってもよい）コンピュータ読み取り可能な記憶媒体に記憶されてもよく、（アプリケーション、オペレーティングシステム、及びハイパーバイザを含み得る）目標コード１７００に対する仮想ハードウェアインタフェース（命令実行環境）を提供し、仮想ハードウェアインタフェースは、シミュレータプログラム１７１０によってモデル化されたハードウェアアーキテクチャのインタフェースと同じである。よって、上述した機能を含む、目標コード１７００のプログラム命令は、シミュレータプログラム１７１０を使用する命令実行環境内から実行されてもよく、それによって、上で論じた装置のハードウェア機能を実際には有していないホストコンピュータ１７３０が、これらの機能をエミュレートすることができる。
【0113】
そのようなコンピュータプログラムは、命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラムの例であって、
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムの例を提供する。
それぞれのメモリアドレスに記憶されたプログラム命令を実行するためのプロセッサロジックであって、プログラム命令の処理が、１つ以上のメモリアドレスのセットに対する少なくともアクセス許可を定義する優先ケイパビリティによって制約される、プロセッサロジックを備え、プロセッサロジックが、
制御フロー変更動作を実施するための制御フロー変更処理ロジックであって、制御フロー変更動作が、制御フロー変更動作の後に実行するためのプログラム命令のアドレスを示す制御フロー変更目標アドレスを定義する、制御フロー変更処理ロジックと、
ケイパビリティアクセス許可データが記憶されているアドレスを制御フロー変更目標アドレスに応じて決定するためのケイパビリティ生成ロジックと、を備え、
ケイパビリティ生成ロジックが、ケイパビリティアクセス許可データを取得し、かつ次の優先ケイパビリティとして使用するためのケイパビリティを少なくともケイパビリティアクセス許可データに応じて生成するように構成されている、コンピュータプログラムの例を提供する。
【0114】
本出願において、「～ように構成された（configured to...）」という用語は、装置の要素が、定義された動作を実施することが可能である構成を有することを意味するために使用される。この文脈において、「構成」とは、ハードウェア又はソフトウェアの配置又は相互接続の方法を意味する。例えば、装置は、定義された動作を提供する専用ハードウェアを有してもよく、又はプロセッサ若しくは他の処理デバイス（上で論じたような処理要素など）が、機能を実行するようにプログラムされてもよい。「ように構成された」は、装置要素が、定義された動作を提供するために何らかの変更がなされる必要があることを意味しない。
【0115】
本技術の例示的な実施形態が添付の図面を参照して本明細書で詳細に説明されてきたが、本技術はそれらの正確な実施形態に限定されず、添付の特許請求の範囲によって定義される技術の範囲及び精神から逸脱することなく、当業者によって様々な変更、追加、及び修正を行うことができることを理解されたい。例えば、従属請求項の特徴の様々な組み合わせは、本技術の範囲から逸脱することなく、独立請求項の特徴によって作製され得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【国際調査報告】