特表 2023-513126 ナノポアセンサデバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-03-30

(54)【発明の名称】ナノポアセンサデバイスおよびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20230323BHJP

   H01L 21/336 20060101ALI20230323BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022547210

(86)(22)【出願日】2021-02-05

(85)【翻訳文提出日】2022-09-28

(86)【国際出願番号】 US2021016912

(87)【国際公開番号】W WO2021158985

(87)【国際公開日】2021-08-12

(31)【優先権主張番号】62/971,104

(32)【優先日】2020-02-06

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】520106770

【氏名又は名称】パロゲン，インコーポレイテッド

【氏名又は名称原語表記】ＰＡＬＯＧＥＮ，ＩＮＣ．

(74)【代理人】

【識別番号】110001302

【氏名又は名称】弁理士法人北青山インターナショナル

(72)【発明者】

【氏名】ハン，キョン ジュン

(72)【発明者】

【氏名】ユン，ジョンキー

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA03

5F083JA04

5F083JA19

5F083JA32

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

バイオポリマー分子を特徴付けるためにナノ流体ＮＡＮＤトランジスタセンサアレイを使用するナノポアデバイスは、それぞれ第１および第２の選択軸に沿って配置された第１および第２の複数の独立してアドレス指定可能な抑制電極をそれぞれ有する第１および第２の選択層を含み、第２の選択層は第１の選択層に隣接して配置されている。デバイスはまた、第３の独立してアドレス指定可能な電極を有する第３の電極層を含み、第３の電極層は、第１および第２の選択層と第３の電極層とがＺ軸に沿って層のスタックを形成し、複数のナノポアピラーを規定するように、第２の選択層に隣接して配置される。第１および第２の複数の抑制電極は、第１および第２の複数の抑制電極がそれぞれ第１および第２の選択時に沿って複数のナノポアピラーのそれぞれを取り囲むように、アレイを形成する。
【選択図】図６

【特許請求の範囲】

【請求項1】

バイオポリマー分子を特徴付けるためのナノポアデバイスにおいて、
第１の選択軸に沿って配置された第１の複数の独立してアドレス指定可能な抑制電極を有する第１の選択層と、
前記第１の選択軸に直交する第２の選択軸に沿って配置された第２の複数の独立してアドレス指定可能な抑制電極を有する第２の選択層であって、前記第１の選択層に隣接して配置される第２の選択層と、
第３の独立してアドレス指定可能な電極を有する第３の電極層であって、前記第１の選択層と、前記第２の選択層と、前記第３の電極層とがＺ軸に沿って層のスタックを形成し、複数のナノポアピラーを規定するように、前記第２の選択層に隣接して配置される第３の電極層とを具え、
前記第１の複数の抑制電極が前記第１の選択軸に沿って前記複数のナノポアピラーのそれぞれを囲み、
前記第２の複数の抑制電極が前記第２の選択軸に沿って前記複数のナノポアピラーのそれぞれを囲むように、
前記第１および第２の複数の抑制電極がアレイを形成することを特徴とするデバイス。

【請求項2】

前記複数のナノポアピラーが、前記Ｚ軸に直交する平面に沿ってナノポアピラーのアレイに配置される、請求項１に記載のデバイス。

【請求項3】

前記第１の複数の抑制電極の各々が、前記ナノポアピラーのアレイからナノポアピラーのそれぞれの行を選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項4】

前記第２の複数の抑制電極の各々が、前記ナノポアピラーのアレイからナノポアピラーのそれぞれの列を選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項5】

前記第１の複数の抑制電極の１つと前記第２の複数の抑制電極の１つとが、前記ナノポアピラーのアレイから１のナノポアピラーを選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項6】

前記第１および第２の複数の抑制電極が交差パターン電極である、請求項２に記載のデバイス。

【請求項7】

前記第１の複数の抑制電極の各対は、前記ナノポアピラーのアレイからナノポアピラーのそれぞれの行を選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項8】

前記第２の複数の抑制電極の各対は、前記ナノポアピラーのアレイからナノポアピラーのそれぞれの列を選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項9】

前記第１および第２の複数の抑制電極のそれぞれの対が、前記ナノポアピラーのアレイから１のナノポアピラーを選択するために独立してアドレス指定可能である、請求項２に記載のデバイス。

【請求項10】

前記第１および第２の複数の抑制電極が、選択された行に対応する第１の抑制電極を除く前記第１の複数の抑制電極のすべてに第１の抑制バイアスを印加し、選択された列に対応する第２の抑制電極を除く前記第２の複数の抑制電極のすべてに第２の抑制バイアスを印加することによって、前記ナノポアピラーのアレイから１のナノポアピラーを選択するように構成される、請求項２に記載のデバイス。

【請求項11】

前記第１および第２の抑制バイアスが、イオン移動を抑制するのに十分な第１および第２の電場をそれぞれ生成する、請求項１０に記載のデバイス。

【請求項12】

前記第３の電極は、前記複数のナノポアピラーを通る移動速度を変更するために独立してアドレス指定可能である、請求項１に記載のデバイス。

【請求項13】

前記第３の電極は、前記複数のナノポアピラーからナノポアピラーの壁の表面電荷を変更して、そこを通過する移動速度を変更するために独立してアドレス指定可能である、請求項１２に記載のデバイス。

【請求項14】

前記第３の電極は、ナノ電極ゲート変調によって独立してアドレス指定可能である、請求項１３に記載のデバイス。

【請求項15】

前記第３の電極に正のゲート電圧を印加すると前記移動速度が増加する、請求項１４に記載のデバイス。

【請求項16】

前記第３の電極に負のゲート電圧を印加すると前記移動速度が低下する、請求項１４に記載のデバイス。

【請求項17】

前記第３の電極は、前記複数のナノポアピラーに関する電気的特性の変化を感知するために独立してアドレス指定可能である、請求項１に記載のデバイス。

【請求項18】

前記第３の電極は、抵抗パルスセンシング、電流－電圧センシング、コールターカウンター技術、イオン遮断電流技術、トンネル電流技術、プラズモンセンシング、または光センシングを使用して前記電気的特性を検出するために独立してアドレス指定可能である、請求項１７に記載のデバイス。

【請求項19】

前記第３の電極が、前記複数のナノポアピラーに横方向に電圧パルスを印加するために独立してアドレス指定可能である、請求項１７に記載のデバイス。

【請求項20】

前記第３の電極は、前記電圧パルスから生じる相互コンダクタンスの変化を感知するために独立してアドレス指定可能である、請求項１９に記載のデバイス。

【請求項21】

第４の独立してアドレス指定可能な電極を有する第４の電極層をさらに具え、前記第４の電極層は、前記第２の選択層から前記第３の電極層の反対側に隣接して配置され、前記第１の選択層、前記第２の選択層、前記第３の電極層、および前記第４の電極層が前記Ｚ軸に沿って層の拡張スタックを形成し、複数のナノポアピラーを規定し、
前記第３の電極は、前記第３および第４の電極層で感知された信号間の時間間隔に基づいて飛行時間測定値を感知するために独立してアドレス指定可能である、請求項１７に記載のデバイス。

【請求項22】

前記第３の電極は、電気特性を記録するために独立してアドレス指定可能である、請求項１７に記載のデバイス。

【請求項23】

前記第３の電極は、記録された電気的特性を読み出すために独立してアドレス指定可能である、請求項２２に記載のデバイス。

【請求項24】

前記第３の電極は、第２の電気特性を記録するために前記第３の電極をリセットするために独立してアドレス指定可能である、請求項２３に記載のデバイス。

【請求項25】

前記第１および第２の複数の抑制電極および前記第３の電極のそれぞれがすべてナノ電極である、請求項１に記載のデバイス。

【請求項26】

前記ナノポアデバイスが、固体システム、生体システム、またはハイブリッドシステムの一部を形成する、請求項１に記載のデバイス。

【請求項27】

前記ナノポアデバイスが３Ｄシステムの一部を形成する、請求項１に記載のデバイス。

【請求項28】

前記ナノポアデバイスが２Ｄシステムの一部を形成する、請求項１に記載のデバイス。

【請求項29】

前記第１および第２の複数の抑制電極は、リソグラフィ技術を使用して形成される、請求項１に記載のデバイス。

【請求項30】

前記第３の電極は、平面金属堆積を使用して形成される、請求項１に記載のデバイス。

【請求項31】

複数のナノポアチャネルピラー、複数のそれぞれの流体チャネル、複数のゲート電極、上部チャンバ、および下部チャンバを備えるナノ流体ＮＡＮＤトランジスタセンサアレイを製造および使用する方法であって、
生体分子とＤＮＡを含む電解質溶液にセンサ基板を入れるステップと、
前記上部チャンバと前記下部チャンバの電解液中に第１と第２の電極を配置する（ＮＡＮＤトランジスタのＶｐｐとＶｓｓ）ステップと、
前記センサ基板に複数のナノポアチャネルピラーを形成するステップと、
前記複数のゲート電極を前記複数のナノポアチャネルピラーのそれぞれの壁に配置するステップと、
前記複数のナノポアチャネルピラーと前記複数のゲート電極との間に複数のゲート絶縁体を配置して、前記複数のナノポアチャネルピラーを前記複数のゲート電極から分離するステップと、
前記上部チャンバおよび前記下部チャンバ内の電解質溶液内の前記第１および第２の電極に電気泳動バイアスを印加するステップと、
前記複数のナノポアチャネルピラーのそれぞれの壁内の複数のゲート電極にバイアスを印加するステップと、
ゲート電圧の変化によって生じる電解質溶液中の電極電流の変化を検出ステップと、
前記電極電流の変化を電子として第１のＳｉＮ界面に保存するステップと、
前記複数のそれぞれの流体チャネル内の複数のナノポアチャネル電極内の表面電荷の変化を検出するステップと、
前記表面電流の変化を電子として第２のＳｉＮ界面に保存するステップと、を含むことを特徴とする方法。

【請求項32】

前記複数のナノポアチャネルピラーが３Ｄシステムの一部を形成する、請求項３１に記載の方法。

【請求項33】

前記複数のナノポアチャネルピラーが２Ｄシステムの一部を形成する、請求項３１に記載の方法。

【請求項34】

前記電極電流の変化を記憶するステップは、ゲート電極に正のバイアスを印加することを含む、請求項３１に記載の方法。

【請求項35】

前記電極電流の変化が、前記ゲート電極に正のバイアスを印加する、請求項３４に記載の方法。

【請求項36】

前記ゲート電極から前記電極電流の前記記憶された変化を読み出すステップをさらに含む、請求項３４に記載の方法。

【請求項37】

前記第１のＳｉＮ界面から電子を排出するために、前記ゲート電極に負のバイアスを印加するステップをさらに含む、請求項３６に記載の方法。

【請求項38】

前記表面電流の変化を記憶するステップが、ゲート電極に正のバイアスを印加するステップを含む、請求項３１記載の方法。

【請求項39】

前記表面電流の変化が、ゲート電極に正のバイアスを印加する、請求項３８記載の方法。

【請求項40】

前記ゲート電極から前記表面電流の記憶された変化を読み出すステップをさらに含む、請求項３８に記載の方法。

【請求項41】

前記第２のＳｉＮ界面から前記電子を排出するために、前記ゲート電極に負のバイアスを印加するステップをさらに含む、請求項４０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、バイオポリマー分子を特徴付けるためのシステム、デバイス、およびプロセス、ならびにそのようなシステムおよびデバイスを製造および使用する方法に関する。特に、本発明は、ナノポアセンサ用のメモリデバイスに関する。

【背景技術】

【0002】

核酸（ＤＮＡ、ＲＮＡなど）の配列決定は、分子レベルで遺伝子の変異を同定する最も強力な方法の１つである。遺伝病の多くの兆候は、ゲノム全体の一塩基多型（「ＳＮＰ」）解析、遺伝子融合、ゲノム挿入および削除などを通じて収集された情報によって診断することができる。これらの技術や他の分子生物学技術では、ある時点で核酸の配列決定が必要になる。単一分子レベルで核酸を配列決定するための現在の技術にはナノポア配列決定技術が含まれ、このナノポア配列決定技術は、改善されたラベルフリー、増幅フリーという特徴を有するとともに、読み取り長が改善され、システムスループットも改善されるため、以前の配列決定技術よりも優れた利点を持つ。このため、ナノポア配列決定技術は、高品質の遺伝子配列決定アプリケーションに応用されている。

【0003】

ナノポアベースのＤＮＡ配列決定のための初期の実験システムは、αヘモリジン（αＨＬ）タンパク質のナノポアを通過するｓｓＤＮＡの電気的挙動を検出するものである。それ以来、ナノポアベースの核酸配列決定技術が改良されてきた。例えば、固体ナノポアベースの核酸配列決定は、以下に記載するように、生物／タンパク質に基づくナノポアを固体（例えば、半導体、金属ゲート）ナノポアに置き換える。

【0004】

ナノポアは、微小孔（例えば、直径約１ｎｍ～約１００ｎｍ）であり、イオン電流および／またはトンネル電流の変化によって、孔を通る荷電粒子（例えば、イオン、分子など）の流れを検出することができる。核酸の各ヌクレオチド（ＤＮＡのアデニン、シトシン、グアニン、チミン、ＲＮＡのウラシルなど）は、物理的にナノポアを通過する際に、特定の方法でナノポアを横切る電流密度に影響を与えるため、転位中にナノポアを流れる電流の変化を測定すると、ナノポアを通過する核酸分子を直接配列決定するために使用できるデータが得られる。このように、ナノポア技術は電気センシングに基づいており、他の従来の配列決定法に必要な濃度と量よりもはるかに小さい濃度と量で核酸分子を検出することができる。ナノポアベースの核酸配列決定の利点には、長い読み取り長、プラグアンドプレイ機能、およびスケーラビリティなどがある。しかしながら、現在の生物学的ナノポアベースの核酸配列決定技術は、固定されたナノポア開口部（例えば、直径約２ｎｍ）を必要とし、感度が低く（すなわち、許容できない量の偽陰性）、コストが高く生産に値する製造が困難であり、温度や濃度（例えば、ｐＨ）の依存性が高い。

【0005】

半導体製造技術の進歩に伴い、固体ナノポアは、機械的、化学的、および熱的特性が優れており、他の感知回路およびナノデバイスとの統合を可能にする半導体技術との互換性により、生物学的ナノポアに代わる安価で優れた代替物となった。しかし、現在のナノポアＤＮＡ配列決定技術（例えば、生物学的および／または固体ナノポアを含む）は、感度の低さや製造コストの高さなど、様々な制限を受け続けている。図１は、最先端の固体ベースの二次元（「２Ｄ」）ナノポア配列決定デバイス１００を概略的に示す。このデバイス１００は「二次元」と呼ばれるが、デバイス１００はＺ軸にある程度の厚みを有する。

【0006】

ナノポアＤＮＡ配列決定技術の限界の多くは、単一のヌクレオチドの速い移動速度および小さなサイズ（例えば、高さ約０．３４ｎｍ、直径約１ｎｍ）を克服しなければならないというナノポアデバイスの固有の性質および技術に起因する。従来の電子計測器（例えば、ナノ電極）は、従来のナノポアベースのＤＮＡ配列決定技術を用いてこのような高速移動する小さなヌクレオチドを分解および感知することができない。また、製造コストが高いため、ナノポアベースのＤＮＡ配列決定を幅広く応用することができない。

【0007】

さらに、サイズの制限により、検出された電気的変化に関連する情報を保存／キャッシュするために、外部メモリ（例えば、ＳＲＡＭまたはＥＥＰＲＯＭ）がナノポアデバイス（図１参照）と共に使用されている。図１は、外部メモリを使用した典型的な固体ベースのＳＯＮＯＳまたはＭＯＮＯＳ（Ｓｉ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－ＳｉまたはＭｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉ）テクノロジを示す。外部メモリは、特にリアルタイム配列決定アプリケーションで、パフォーマンスとコストに制限をもたらす。リアルタイム配列決定アプリケーションでは、生物のゲノム全体を迅速に（例えば、１時間で）配列決定する必要がある。並列処理によりこのような高速シーケンシングが可能となるが、外部メモリに関連するパフォーマンスの制限により、最大シーケンシング速度が制限される場合がある。並列処理の度合いが高くなると、外部メモリに関連するパフォーマンスの制限により、配列決定の速度が大きく低下する。

【0008】

現在の最先端のナノポア技術のこれらの欠点のいくつか（感度および一部製造コスト）に対処するために、生体分子配列決定の並行処理を可能にするマルチチャネルナノポアアレイを使用して、ラベルフリー、増幅フリー、高速シーケンシングを達成することができる。そのようなマルチチャネルナノポアアレイを電気的にアドレス指定する既知のアプローチがないため、荷電粒子（例えば、生体分子）をマルチチャネルナノポアアレイの特定のチャネルに導くために、いくつかのアレイがアレイ外部のマイクロ流体チャネルに結合される。他のアレイは、荷電粒子をそのようなナノポアアレイの特定のチャネルに誘導するために、アレイ配列決定にロードする前に荷電粒子にラベルを適用して、光学ビーズ技術を使用して動作する。マルチチャネルナノポアアレイ内の個々のナノポアチャネルを電気的にアドレスして感知することにより、マルチチャネルナノポアアレイを効率的かつ効果的に使用して、荷電粒子（生体分子など）の低コストかつ高スループットの配列決定を実現することができる。

【0009】

現在利用可能なセンシング構成のメモリ関連の欠点に対処する、ナノポアベースの配列決定システムおよびデバイス用のオンボードメモリ、特にリアルタイム配列決定アプリケーション向けの高速で配列決定動作を実行できる並列処理ナノポアアレイベースの配列決定システムおよびデバイス用のオンボードメモリが必要とされている。

【0010】

製造スループットを改善し、ナノポアデバイス（例えば、センサ用）のコストを下げるために、ナノポアデバイスをアレイ化する多くの努力がなされている。全内部反射蛍光（ＴＩＲＦ）顕微鏡法などの光学的手段を使用して、タンパク質やＤＮＡからの蛍光シグナルを監視することにより、多くのナノポアの閉塞を並行して検出するなど、様々な応用が行われている。酵素を利用した平面二重層でのイオン電流記録を用いるナノポア配列決定が、Ｏｘｆｏｒｄ Ｎａｎｏｐｏｒｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ社によって開発され、チップあたり５１２のアクティブチャネルを備え（商標名ＭｉＮｌｏｎ）２０１５年に導入されている。典型的なナノポア配列決定速度（１塩基あたり約２８ｍｓ）に基づくと、１５分間で合計３×１０^９塩基（１０倍カバレッジ）を配列決定するには、約１００万（１０^６）個のナノポアが必要となる。しかしながら、現在のナノポアアレイは、上記の外部メモリ関連の性能制限のために、並列処理によるスループット能力が十分に発揮できない。リアルタイムの生体分子シーケンシング要件を満たすのに十分な速度で、ナノポアアレイデバイスで検出された電気的変化に関連する情報を保存／キャッシュするために現在利用できる既知の方法はなかった。

【発明の概要】

【0011】

本明細書に記載される実施形態は、ナノポアベースの配列決定システムおよびそれを用いるセンシング方法を対象とする。特に、実施形態は、様々なタイプ（２Ｄまたは３Ｄ）のナノポアベースの配列決定システム、ナノポアアレイデバイスの使用方法、およびそれを用いるセンシング方法を対象とする。

【0012】

一実施形態では、バイオポリマー分子を特徴付けるためのナノポアデバイスは、第１の選択軸に沿って配置された第１の複数の独立してアドレス指定可能な抑制電極（inhibitory electrodes）を有する第１の選択層を含む。デバイスはまた、第１の選択軸に直交する第２の選択軸に沿って配置された第２の複数の独立してアドレス指定可能な抑制電極を有する第２の選択層を含み、この第２の選択層は、第１の選択層に隣接して配置される。デバイスは、第３の独立してアドレス指定可能な電極を有する第３の電極層をさらに含み、この第３の電極層は、第２の選択層に隣接して配置され、第１の選択層、第２の選択層、第３の電極層は、Ｚ軸に沿って層のスタックを形成し、複数のナノポアピラーを規定する。第１および第２の複数の抑制電極は、第１の複数の抑制電極が第１の選択軸に沿って複数のナノポアピラーのそれぞれを取り囲み、第２の複数の抑制電極が第２の選択軸に沿って複数のナノポアピラーのそれぞれを取り囲むように、アレイを形成する。

【0013】

１以上の実施形態において、複数のナノポアピラーが、Ｚ軸に直交する平面に沿ってナノポアピラーのアレイに配置される。第１の複数の抑制電極の各々は、ナノポアピラーのアレイからナノポアピラーのそれぞれの行を選択するために独立してアドレス指定可能であり得る。第２の複数の抑制電極の各々は、ナノポアピラーのアレイからナノポアピラーのそれぞれの列を選択するために独立してアドレス指定可能であり得る。第１の複数の抑制電極の１つと第２の複数の抑制電極の１つは、ナノポアピラーのアレイからナノポアピラーを選択するために独立してアドレス指定可能であり得る。

【0014】

１以上の実施形態において、第１および第２の複数の抑制電極は交差パターン電極である。第１の複数の抑制電極の各対は、ナノポアピラーのアレイからナノポアピラーのそれぞれの行を選択するために独立してアドレス指定可能であり得る。第２の複数の抑制電極の各対は、ナノポアピラーのアレイからナノポアピラーのそれぞれの列を選択するために独立してアドレス指定可能であり得る。第１および第２の複数の抑制電極の各対は、ナノポアピラーのアレイからナノポアピラーを選択するために独立してアドレス指定可能であり得る。

【0015】

１以上の実施形態において、第１および第２の複数の抑制電極は、選択された行に対応する第１の抑制電極を除く第１の複数の抑制電極のすべてに第１の抑制バイアスを印加し、選択された列に対応する第２の抑制電極を除く第２の複数の抑制電極のすべてに第２の抑制バイアスを印加することによって、ナノポアピラーのアレイからナノポアピラーを選択するように構成される。第１および第２の抑制性バイアスは、イオン移動を抑制するのに十分な第１および第２の電場をそれぞれ生成することができる。

【0016】

１以上の実施形態において、第１および第２の電極は、複数のナノポアピラーを通る移動速度を変更するために独立してアドレス指定可能である。アノードからカソードへの（すなわち上部から下部チャンバへの）バイアスと比較して、第１および第２の抑制電極に印加される十分に高い正のゲート電圧は、列（第１の電極面）および行（第２の電極面）のアレイアドレス指定方式を可能にするようなレベルまでイオン電流の流れを抑制する。第３の電極はまた、そのイオン電荷状態を変更し、したがって複数のナノポアピラーから（第１および第２の電極によって）選択されたナノポアチャネルの表面電荷を変更し、それを通る移動速度を変更するように、独立してアドレス指定可能であり得る。

【0017】

第３～第Ｎの電極は、ナノ電極ゲート変調によって独立してアドレス指定可能であり得る。上部チャンバ内の電解質のアノード電極に正のＶｐｐを印加しながら、第３の電極に逆（正）のゲート電圧を印加すると、イオン電流の流れが減少することによって併進速度が低下する。

【0018】

１以上の実施形態において、第３～第Ｎの電極は、複数のナノポアピラーを通る移動速度を変更するために独立してアドレス指定可能である。第３の電極は、複数のナノポアピラーからナノポアピラーの壁の表面電荷を変更して、そこを通過する移動速度を変更するために独立してアドレス指定可能であり得る。第３の電極は、ナノ電極ゲート変調によって独立してアドレス指定可能であり得る。第３の電極に正のゲート電圧を印加すると移動速度が増加し得る。第３の電極に負のゲート電圧を印加すると移動速度が低下し得る。

【0019】

１以上の実施形態において、第３～第Ｎの電極は、複数のナノポアピラーに関する電気的特性の変化を感知するために独立してアドレス指定可能である。第３～第Ｎの電極は、抵抗パルスセンシング、電流電圧センシング、コールターカウンター技術、イオン遮断電流技術、トンネル電流技術、プラズモンセンシング、または光センシングを用いて電気特性を検出するために独立してアドレス指定可能であり得る。

【0020】

第３～第Ｎの電極は、複数のナノポアピラーに横方向に電圧パルスを印加するために独立してアドレス指定可能であり得る。第３の電極は、電圧パルスから生じる相互コンダクタンスの変化を感知するために独立してアドレス指定可能であり得る。

【0021】

１以上の実施形態において、第３の電極は、電気的特性を記録するために独立してアドレス指定可能である。第３の電極は、記録された電気特性を読み取るために独立してアドレス指定可能であり得る。第３の電極は、第２の電気特性を記録するために第３の電極をリセットするために独立してアドレス指定可能であり得る。

【0022】

１以上の実施形態において、デバイスは、第４の独立してアドレス指定可能な電極を有する第４の電極層も含む。第４の電極層は、第１の選択層、第２の選択層、第３の電極層、および第４の電極層がＺ軸に沿って層の拡張スタックを形成し、複数のナノポアピラーを規定するように、第２の選択層から第３の電極層の反対側に隣接して配置され得る。第３の電極は、第３および第４の電極層で感知された信号間の時間間隔に基づいて飛行時間測定値（time of flight measurement）を感知するために独立してアドレス指定可能であり得る。

【0023】

１以上の実施形態において、第１および第２の複数の抑制電極の各々および第３の電極は、すべてナノ電極である。ナノポアデバイスは、固体システム、生体システム、またはハイブリッドシステムの一部を形成し得る。ナノポアデバイスは、３Ｄシステムの一部を形成し得る。ナノポアデバイスは、２Ｄシステムの一部を形成し得る。

【0024】

別の実施形態では、複数のナノポアチャネルピラー、複数のそれぞれの流体チャネル、複数のゲート電極、上部チャンバ、および下部チャンバを備えるナノ流体ＮＡＮＤトランジスタセンサアレイ方式を製造および使用する方法は、生体分子とＤＮＡを含む電解質溶液にセンサ基板を入れるステップを含む。この方法はまた、上部チャンバおよび下部チャンバ内の電解質溶液中に第１および第２の電極を配置する（ＮＡＮＤトランジスタのＶｐｐおよびＶｓｓ）ステップを含む。この方法はさらに、センサ基板に複数のナノポアチャネルピラーを形成するステップを含む。さらにこの方法は、複数のゲート電極を複数のナノポアチャネルピラーのそれぞれの壁に配置するステップを含む。さらにこの方法は、複数の垂直ナノポアチャネルピラーと複数のゲート電極との間に複数のゲート絶縁体を配置して、複数の垂直ナノポアチャネルピラーを複数のゲート電極から分離するステップを含む。この方法はまた、上部チャンバおよび下部チャンバ内の電解質溶液中の第１および第２の電極に電気泳動バイアスを印加するステップを含む。この方法は、複数のナノポアチャネルピラーのそれぞれの壁内の複数のゲート電極にバイアスを印加するステップをさらに含む。さらにこの方法は、ゲート電圧の変化によって生じる電解質溶液中の電極電流の変化を検出するステップを含む。さらにこの方法は、電極に十分に高い正電圧を印加することによって、ゲート電極とチャネルとの間の誘電体のＳｉＮ界面に電荷を蓄積するステップを含む。この方法は、ゲート電極に十分に高い負電圧を印加することによって、ＳｉＮ界面から電荷を除去するステップを含む。この方法はまた、複数のそれぞれの流体チャネル内の複数のナノポアチャネル電極における表面電荷の変化を検出するステップを含む。

【0025】

１以上の実施形態において、複数のナノポアチャネルピラーは、３Ｄまたは２Ｄシステムの一部を形成する。

【0026】

１以上の実施形態において、表面電流の変化を記憶するステップが、ゲート電極に正のバイアスを印加するステップを含む。表面電流の変化は、ゲート電極に正のバイアスを印加してもよい。この方法はまた、ゲート電極から記憶された表面電流の変化を読み取るステップを含み得る。この方法は、ゲート電極に負のバイアスを印加して、第２のＳｉＮ界面から電子を放出するステップをさらに含み得る。

【0027】

さらに別の実施形態では、複数のナノポアチャネルピラー、複数のそれぞれの流体チャネル、複数のゲート電極、上部チャンバ、および下部チャンバを具えるナノ流体ＮＡＮＤトランジスタセンサアレイ方式の製造および使用方法が、生体分子およびＤＮＡを含む電解質溶液中にセンサ基板を配置するステップを含む。この方法はまた、上部チャンバおよび下部チャンバ（ナノ流体ＮＡＮＤトランジスタのＶｐｐおよびＶｓｓ）内の電解質溶液中に第１および第２の電極を配置するステップを含む。この方法はさらに、センサ基板に複数のナノポアチャネルピラーを形成するステップを含む。さらにこの方法は、複数のゲート電極を複数のナノポアチャネルピラーのそれぞれの壁に配置するステップを含む。さらにこの方法は、複数の垂直ナノポアチャネルピラーと複数のゲート電極との間に複数のゲート絶縁体を配置して、複数の垂直ナノポアチャネルピラーを複数のゲート電極から分離するステップを含む。この方法はまた、上部チャンバおよび下部チャンバ内の電解質溶液中の第１および第２の電極に電気泳動バイアスを印加するステップを含む。さらにこの方法は、ゲート電圧の変化によって生じる電解質溶液中の電極電流の変化を検出するステップを含む。この方法は、ナノ流体ＮＡＮＤメモリ動作（いわゆるバイオメモリ（biomemory））のために、複数のナノポアチャネルピラーのそれぞれの壁にある複数のゲート電極にバイアスを印加するステップをさらに含む。バイオメモリにより、ナノポア操作中に重要な生体分子情報を保存することが可能となる。この方法は、個々のメモリセルをプログラムおよび消去するためにゲート電極にバイアスを印加するステップを含む。さらにこの方法は、電極電流の変化を第１のＳｉＮ界面の電子として電気的に記憶するステップを含む。この方法はまた、複数のそれぞれの流体チャネルにおける複数のナノポアチャネル電極における表面電荷の変化を検出するステップを含む。

【0028】

本発明の前述および他の実施形態は、以下の詳細な説明に記載されている。

【図面の簡単な説明】

【0029】

以下に説明する図面は、説明のみを目的としている。図面は、本開示の範囲を限定することを意図していない。図面は、本開示の様々な実施形態の設計および有用性を示すものである。図面は縮尺通りに描かれておらず、同様の構造または機能の要素は図面全体を通して同様の参照番号で表されていることに留意されたい。本開示の様々な実施形態の列挙された利点および目的を得る方法をよりよく理解するために、本開示の詳細な説明は、添付の図面に示されるその特定の実施形態を参照することによって提供される。

【図1】図１は、従来技術における固体２Ｄナノポアデバイスを概略的に示す。

【図2】図２は、様々な実施形態によるメモリデバイス／セルを概略的に示す。

【図3】図３は、様々な実施形態によるメモリデバイス／セルを概略的に示す。

【図4】図４は、様々な実施形態によるメモリデバイス／セルを概略的に示す。

【図5】図５は、様々な実施形態によるメモリセルを含む３Ｄナノポアデバイスを概略的に示す。

【図6】図６は、様々な実施形態によるメモリセルを含む３Ｄナノポアデバイスを概略的に示す。

【図7】図７は、様々な実施形態によるメモリセルを含む３Ｄナノポアデバイスを概略的に示す。

【図8】図８は、様々な実施形態によるメモリセルを含む３Ｄナノポアデバイスを概略的に示す。

【図9】図９は、一実施形態によるメモリセルを含む３Ｄナノポアデバイスを、動作のいくつかの詳細を含め概略的に示す。

【図10】図１０は、図９に示すナノポアデバイスのプログラミングおよび読み取りのための電圧動作をまとめた表である。

【発明を実施するための形態】

【0030】

様々な実施形態の上記および他の利点および目的を得る方法をよりよく理解するために、添付の図面を参照して実施形態の詳細な説明を提供する。図面は縮尺通りに描かれておらず、同様の構造または機能の要素は全体を通して同様の参照番号で表されていることに留意されたい。これらの図面は、特定の例示された実施形態のみを示し、したがって、実施形態の範囲を限定するものと見なされるべきではないことを理解されたい。

【0031】

現在の最先端ナノポア技術の上記の欠点（感度および製造コスト）に対処するために、生体分子配列決定の並列処理を可能にするマルチチャネルナノポアアレイを用いて、ラベルフリー、増幅フリー、高速生体分子配列決定を達成することができる。そのようなマルチチャネルナノポアアレイを電気的にアドレス指定するアプローチでは、そのようなマルチチャネルナノポアアレイの特定のチャネルに荷電粒子（例えば、生体分子）を誘導するために、一部のアレイが、アレイ外部のマイクロ流体チャネルに結合される。他のアレイは、配列決定のためのアレイにロードする前に荷電粒子にラベルを適用して、荷電粒子をそのようなマルチチャネルナノポアアレイの特定のチャネルに導くために、光ビーズ技術を使用して動作する。マルチチャネルナノポアアレイ内の個々のナノポアチャネルを電気的にアドレス指定して感知することにより、マルチチャネルナノポアアレイを効率的かつ効果的に使用して、荷電粒子（生体分子など）の低コストかつハイスループットの配列決定を実現することができる。

【0032】

並列処理ナノポア技術の上記のメモリ関連の欠点（性能および製造コスト）に対処するために、生体分子の高速リアルタイム配列決定（例えば、生物の全ゲノムを約１時間で解読）を実現するためのメモリ性能（例えば、容量および速度）を向上させた電極ベースの分散型メモリシステムが本明細書で説明される。

【0033】

電極に正のバイアスを印加して窒化シリコン（「ＳｉＮ」）界面に電子を注入（プログラム動作）することにより、ナノポアアレイデバイスで検出された電気的変化に関する情報を効率的かつ効果的に格納／キャッシュするメモリデバイスおよび方法、およびこれを用いて負電圧を印加して電子を放出させる（消去動作）ことを以下に説明する。このようなメモリデバイスおよび方法は、マイクロアレイ、ＣＭＯＳアレイ、およびナノポアアレイ（例えば、固体、生体、およびハイブリッドのナノポアアレイ）を含む様々な生体分子アレイで使用することができる。このようなメモリデバイスおよび方法は、上述の３Ｄマルチチャネルナノポアアレイおよび平面マルチチャネルナノポアアレイを含む、様々なマルチチャネルナノポアアレイで使用することができる。

【0034】

例示的なメモリデバイス
上述のように、現在の最先端のナノポアデバイスは、少なくともメモリ関連の性能限界に関する制限がある。本明細書に記載のナノポアデバイスの実施形態は、とりわけ、現在のナノポアデバイスのこれらの制限に対処するものである。

【0035】

図２は、一実施形態によるナノポアデバイスのメモリデバイス（「セル」）２００を概略的に示す。メモリセル２００は、基板２０６に埋め込まれたソース２０２およびドレイン２０４を具える。メモリデバイス２００はまた、基板２０６の上に様々な層、すなわちトンネル酸化物層２０８、電荷トラップ層（例えば、ＳｉＮ）２１０、ゲート酸化物層２１２、および制御ゲート層２１４を具える。ＳｉＮを含み得る電荷トラップ層２１０は、電流（例えば、電極電流）の変化を電荷トラップ層２１０内の電子として蓄積する。正バイアスを電荷トラップ層２１０に印加して、電子を電荷トラップ層２１０に引き込むことによって、電荷トラップ層２１０に電子を移動させることができる。電子をトラップすると、その特定のメモリセル２００は「オフ」状態になる。しかし、アレイ内の他のメモリセルは「オン」状態のままで、電子を受け入れる準備ができている。本明細書に記載されるようなメモリセルは、ナノポアアレイ（２Ｄまたは３Ｄ）などのナノポアデバイスで使用することができる。ナノポアアレイでは、アレイ内の各ナノポアをそれ自身の電気的に分離されたメモリセルと関連付けることができる。

【0036】

電荷トラップ層２１０の電子は、読み出し可能な電荷を生成する。電子からの電荷が読み取られた後、メモリセル２００から電子を排出するために、負のバイアスを用いてメモリセル２００を消去することができる。これにより、メモリセル２００は、電流の別の変化を記録／保存する準備が整った「オン」状態にリセットされる。これらの層に様々なバイアスを印加して、様々なメモリセル機能（すなわち、記録、読み出し、および消去）を実行することができる。

【0037】

これらの層は、メモリデバイス２００に加えて電極の一部を形成することができる。そのような実施形態では、電極が電流変化を検出すると、その電流変化が正のバイアスを引き起こすことによって電子を電荷トラップ層２１０に移動させることができる。さらに、電荷トラップ層２１０内の電子から電荷を読み出すと、電子を排出して、メモリセル２００を「オン」状態にリセットすることができる。このメモリセルは、アドレス指定可能となる。

【0038】

メモリセル２００は、ナノ流体チャネル内に構築されたＮＡＮＤメモリであるが、ナノポアデバイス（例えば、ナノポアチャネル）のメモリとして使用することに限定されない。メモリセル２００は、プログラミングバイアスが印加されるとオフになり、逆極のバイアスが印加されるとオン／消去される。メモリセル２００はまた、より強いプログラミングバイアスを印加する（すなわち、ナノポアチャネルバイアスに対してゲート電極の正電圧を高くする）ことによって、ナノ流体チャネルリークを強力に抑制することができる。これにより、より多くの電荷（例えば、電子）がゲート電極に注入され、メモリセル２００がオフになる。様々なナノポアアレイ（例えば、平面型または３Ｄ）が、本書に記載のナノポア流体チャネルメモリ方式を試用することができる。

【0039】

図３Ａは、別の実施形態によるナノポアデバイスで用いるためのメモリデバイス（「セル」）３００を概略的に示す。この実施形態では、電荷トラップ層３１０は、２つの制御ゲート層３１４によって囲まれ、ソース３０２およびドレイン３０４に直接電気的に結合される。

【0040】

図３Ｂは、複数のメモリセル３００を有するメモリデバイスアレイ３３０の電気アドレス指定方式を示す。セルＡのプログラミングバイアスは約１～２０Ｖであり、セルＢのドレイン妨害は約０Ｖである。

【0041】

図３Ｃは、ニッケルシリサイド（「ＮｉＳｉ」）導体およびｎ^＋導体をそれぞれ使用する低ドレイン妨害および高ドレイン妨害を示す。

【0042】

図４は、別の実施形態によるナノポアデバイスで用いるためのメモリデバイス（「セル」）４００を概略的に示す。この実施形態では、メモリセル４００は、複数の細長い電荷トラップ層４１０を含む。電荷トラップ層４１０は、ポリシリコン本体４０６および複数のポリシリコンゲート４１２によって囲まれている。図４はまた、複数のポリシリコンゲート４１２を含むメモリセル４００の電気アドレス指定方式を示している。メモリセル４００は、制御ゲート４１４と、上部および下部ＳＧゲート４１６、４１８とを含む。

【0043】

例示的なナノポアデバイス
図５は、一実施形態による三次元（「３Ｄ」）アレイアーキテクチャを有する複数のメモリセル（例えば、上述のメモリセル２００、３００、４００）を組み込んだナノポアデバイス５００を概略的に示す。デバイス５００は、Ｚ軸５０４に沿って積層された複数の２Ｄアレイまたは層５０２Ａ～５０２Ｅを含む。２Ｄアレイ５０２Ａ～５０２Ｅは「二次元」と呼ぶが、２Ｄアレイ５０２Ａ～５０２Ｅの各々は、Ｚ軸に沿っていくらかの厚さを有する。

【0044】

上部の２Ｄアレイ５０２Ａは、第１および第２の選択（抑制電極）層５０６、５０８を含み、これらは当該第１および第２の選択層５０６、５０８に形成されたナノポア５１０（ピラー）を通る荷電粒子（例えば、バイオポリマー）の移動を方向づけるように構成されている。第１の選択層５０６は、２Ｄアレイ５０２Ａ内の複数の行（Ｒ１～Ｒ３）から選択するように構成される。第２の選択層５０８は、２Ｄアレイ５０２Ａ内の複数の列（Ｃ１～Ｃ３）から選択するように構成される。一実施形態では、第１および第２の選択層５０６、５０８は、選択された行および列に隣接する電荷、および／または選択されていない行および列に隣接する電荷を変更することによって、それぞれ行および列から選択する。他の２Ｄアレイ５０２Ｂ～５０２Ｅは、速度制御／電流感知電極を含む。速度制御／感知電極は、Ａｕ－Ｃｒ、ＴｉＮ、ＴａＮ、Ｐｔ、Ｃｒ、グラフェン、Ａｌ－Ｃｕなどの高導電性金属で作ることができる。速度制御／感知電極は、約０．３４～約１０００ｎｍの厚さを有し得る。速度制御／感知電極は、ハイブリッドナノポアの生体層で作成されてもよい。

【0045】

他の２Ｄアレイ５０２Ｂ～５０２Ｅも、その中のそれぞれの感知電極に動作可能に結合されたメモリセル（例えば、上述のメモリセル２００、３００、４００）を含む。メモリセルは、それぞれの感知電極の一部を形成してもよい。各感知電極は、各ナノポアピラー５１０が特定のメモリセルに動作可能に結合され得るように、ナノポアピラー５１０に動作可能に結合され得る。

【0046】

ハイブリッドナノポアは、ナノポアの安定性を高めるために半合成膜ポリンを形成する固体成分を有する安定な生物学的／生化学的成分を含む。例えば、生物学的成分はαＨＬ分子であり得る。αＨＬ分子は、ＳｉＮベースの３Ｄナノポアに挿入され得る。αＨＬ分子は、電極（例えば、上部の２Ｄアレイ５０２Ａ内）にバイアスを印加することにより、ＳｉＮベースの３ＤナノポアとのαＨＬ分子の整列を確実にする構造をとるように誘導され得る。

【0047】

ナノポアデバイス５００は、平面構造を有する従来のナノポアデバイスよりもはるかに大きな電荷検出表面積を提供する３Ｄ垂直ピラースタックアレイ構造を有する。荷電粒子（例えば、バイオポリマー）がデバイス内の各２Ｄアレイ５０２Ａ～５０２Ｅを通過すると、その電荷は２Ｄアレイ５０２Ｂ～５０２Ｅのいくつかにおいて検出器（例えば、電極）で検出することができる。したがって、デバイス５００の３Ｄアレイ構造は、より高い感度を実現し、これによって低信号の検出器／電極を補うことができる。メモリセルを３Ｄアレイ構造に統合することで、メモリ関連の性能制限（例えば、外部メモリデバイスによる）を最小限に抑えることができる。さらに、高度に統合されたスモールフォームファクタ３Ｄ構造は、製造コストを最小限に抑えながら、高密度のナノポアアレイを提供する。

【0048】

使用時、ナノポアデバイス５００は、上部チャンバと下部チャンバ（図示せず）との間に配置されこれらを分離し、上部チャンバと下部チャンバがナノポアピラー５１０によって流体結合される。上部チャンバと下部チャンバは、電極（例えば、Ａｇ／ＡｇＣｌ_２など）および検出対象の荷電粒子（ＤＮＡなど）を含む電解質溶液（ＫＣＩ）を含む。異なる荷電粒子の検出には、異なる電極と電解質溶液を使用することができる。

【0049】

電気泳動による荷電粒子の移動は、ナノポアデバイス５００の上部２Ｄアレイ５０２Ａに隣接する上部チャンバ（図示せず）および下部２Ｄアレイ５０２Ｅに隣接する下部チャンバ（図示せず）に配置された電極にバイアスを印加することによって駆動することができる。いくつかの実施形態では、ナノポアデバイス５００は、ナノポアデバイス５００内のナノポアピラー５１０によって上部チャンバと下部チャンバとが流体的かつ電気的に結合されるように、上部チャンバと下部チャンバ（図示せず）との間に配置される。上部チャンバおよび下部チャンバは、電解質溶液を含み得る。

【0050】

図６は、一実施形態による複数のメモリセル（例えば、上述のメモリセル２００、３００、４００）を組み込んだナノポアデバイス６００を概略的に示す。ナノポアデバイス６００は、列抑制電極６０６（例えば、Ａｌ－ＣｕおよびＳｉ_３Ｎ_４）、行電極６０８（例えば、Ａｌ－ＣｕおよびＳｉＯ_２）、および複数（第１～第Ｎ）のセル電極６１０（例えば、Ａｌ－ＣｕおよびＳｉＯ_２）を含む。ナノポアデバイス６００の電極６０６、６０８、６１０は、絶縁誘電体膜６１２（例えば、Ａｌ_２Ｏ_３）で覆われている。ナノポアデバイス６００はまた、ソース６１４、ドレイン６１６、および２つの誘電体層６２０（例えば、Ｓｉ_３Ｎ_４）間の基板６１８（例えば、Ｓｉ）を含む。図６はまた、一実施形態による複数のメモリセルを組み込んだナノポアデバイス６００の例示的な電気的アドレス指定方式を示している。

【0051】

例示的な多重ＮＰメモリデバイス
図７は、酸化物７０６の上のトランジスタゲート電極（金属またはポリシリコン）７０４の上にＳｉＮ膜７０２を有する３Ｄナノポアセンサアレイ７００の一部を概略的に示す。ゲート電極７０４は、検出された電気的特性（例えば、電流、バイアスなど）を記憶するためのメモリセル（例えば、上述のメモリセル２００、３００、４００）に動作可能に結合することができる／形成することができる。この一連の７０２、７０４、７０６は、感知電極／メモリセルのスタックを形成すべく繰り返される。スタック全体は、絶縁誘電体膜（例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ、ＺｎＯ）で覆われる。誘電体膜の厚さは約２ｎｍ～約２０ｎｍであり、ＳｉＯ_２、Ａｌ_２Ｏ_３、またはＨｆＯを用いたゲート絶縁膜とすることができる。トランジスタのゲート電極７０４の厚さは、トランジスタのチャネル長（ここではゲート膜厚）であり、ポリシリコンや金属で作ることができる。

【0052】

列および行電圧（例えばＶｐｐ、図１０の「通常動作」を参照）のための転位速度制御バイアス信号７１０が３Ｄナノポアセンサアレイ７００に印加されると、以下に説明するように、列および行抑制電圧／バイアスパルスの後に、検証（感知）電圧／バイアスパルス（例えば、Ｖｇ１、Ｖｇ２）が続く。例示的な信号７１０を、３Ｄナノポアセンサアレイ７００に重ねて図７に示す。図１０の「抑制動作」に関して上述したように、抑制バイアスは、様々な列および行のナノポアピラーチャネルをそれぞれ選択解除するために適用される。感知動作中、列と行の両方の抑制選択電極が選択される。結果として生じる表面電荷７１２は、電流などの電気特性の変化として検出することができる。この電流は、ゲート電極７０４に電子を駆動することができ、これが検出される電流／表面電荷７１２を記憶するためのメモリセルを構成する。

【0053】

図８は、別の実施形態によるマルチメモリセルデバイス８０１の一部を概略的に示す。図８に示される部分は、３つのメモリセル８００－１、８００－２、８００－３を含む。各メモリセル８００－１、８００－２、８００－３は、図３Ａに示されるメモリセル３００と同様である。電荷トラップ層８１０は、第１および第２の制御ゲート層８１４によって囲まれ、ソース８０２およびドレイン８０４に（「ビット線に」）直接電気的に結合される。図８に示す実施形態では、第１および第３のメモリセル８００－１、８００－３は、電気信号（例えば、電流またはバイアス）を読み取る準備が整った「オン」状態にある。第２のメモリセル８００－２は、読み出し電気信号に対応する電子を蓄積しており、「オフ」状態にある。

【0054】

図９は、別の実施形態によるメモリセルを含むナノポアデバイス９００を概略的に示す。図９は、３Ｄナノポア９１０およびナノ電極スキームを示す断面（ｘ－ｚ平面）ビューで上部２Ｄアレイ９０２を示している。各ナノポア９１０は、ナノ電極９１２によって囲まれ、ナノポア９１０のチャネルが、ナノ電極９１２を使用して生成された電界バイアス条件下で動作することができる。交差パターン化されたナノギャップナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎは、ナノポアデバイス９００の上に２層で配置される。これらのナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎは、それぞれ、ナノポアアレイのための列および行の抑制ナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎである。上部２Ｄアレイ９０２（ｘｙ平面図）に示されるクロスパターンナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎは、金属リソグラフィステップで形成／パターン化されてもよい。３Ｄスタック内の残りの２Ｄアレイ内のナノ電極９１２は、金属を平面堆積させることによって形成することができる。これらのナノ電極９１２は、検出された電気特性（例えば、電流、バイアスなど）を記憶するためのメモリセル（例えば、上述のメモリセル２００、３００、４００）に動作可能に結合され得る／形成され得る。ナノポア９１０のホールピラーは、金属ナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎに囲まれているため、複数の積層ナノ電極９１２に印加される電気バイアスの完全な影響下で動作し得る。

【0055】

一実施形態によれば、ナノポアアレイ動作を制御するために、上部２Ｄアレイ９０２内のナノギャップナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎを選択するために抑制電気バイアス（０Ｖ－ＶＣＣ）を印加することによって、上部２Ｄナノポアアレイ９０２内の１以上のナノポア９０２を通る生体分子移動（例えば、電気泳動）が抑制され得る。ナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎに印加される電気バイアスは、ナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎに直交する方向に、上部チャンバ（図示せず）から下部チャンバ（図示せず）への荷電粒子（例えば、核酸）のイオン移動を抑制するのに十分な電場を発生させることができる。ナノ電極９１２を介したイオン移動の抑制は実質的に完全であってもよいし、イオン移動の速度減少のみを行うように電気バイアスを調節してもよい。一実施形態では、１以上のナノポア９１０が選択された後（例えば、ＤＮＡ生体分子の移動および配列決定のために）、３Ｄナノポアナノ電極９１２のスタックの電気バイアスを調節して、生体分子の移動速度を制御することができる。一実施形態では、抑制電気バイアスは、垂直方向のイオン電流の流れを低減／停止させ、それによってナノギャップナノ電極９１２ＣＳ～９１２Ｃｎ、９１２ＲＳ～９１２Ｒｎによって規定される様々な列および行を選択および／または選択解除する。

【0056】

同時に、ナノ電極９１２は、荷電粒子（例えば、ＤＮＡ生体分子）が３Ｄ垂直ナノポアピラー９１０を通過することによって生じる電流変調を検出することができる。いくつかの実施形態では、ナノ電極９１２は、イオン遮断、トンネリング、静電容量センシング、圧電、およびマイクロ波センシングを含む様々な原理を用いて電流の変調を検出することができる。上述のように、ナノ電極９１２は、検出された電気特性（例えば、電流、バイアスなど）を記憶するためのメモリセル（例えば、上述のメモリセル２００、３００、４００）に動作可能に結合されるか、またはメモリセルを形成する。したがって、ナノ電極９１２が、荷電粒子（例えば、ＤＮＡ生体分子）が３Ｄ垂直ナノポアピラー９１０を通過することによって生じる電流変調を検出できる場合、検出された電流変調は、電子をメモリセルの電荷トラップ層に移動させて、電流変調に対応する電荷量を保存することができる。上述のように、この電荷量を読み出すことができ、次に負バイアスを使用してメモリセルを消去することができる。

【0057】

例示的なナノポアデバイス速度制御／感知方式
図１０は、様々な実施形態によるメモリセルを含むナノポアデバイス（例えば、図９に示すナノポアデバイス９００）の電圧動作を示す表１０００である。図１０に示すように、ナノポアメモリデバイス９００は、様々な電極９１２に印加される電圧／バイアスを調節することによって、プログラムモード、消去および読み出しモードの両方で動作することができる。ＶＰ（プログラム電圧）は約０Ｖから約２０Ｖ、ＶＥ（消去電圧）は約－２０Ｖ～０Ｖ、ＶＤは－５Ｖ～５Ｖ、ＶＣＣは約０Ｖ～約３．６Ｖ、ＶＳＥは約０．１Ｖ～約１．５Ｖである。他のすべての電極は、図１０の表で他に指定されていない限り、接地またはフローティングに設定される。高さ選択電極（「ＳＺＳ」、図９を参照）は、スタック内の選択されたプレーンではＶＣＣに設定され、選択されていないプレーンでは０に設定される。

【0058】

プログラム動作モードでは、選択された行（「ＳＲ」）および選択された列（「ＳＣ」）の行電圧および列電圧は、それぞれＶＰおよびＶＤに設定される。非選択行（「ＵＲ」）と非選択列（「ＵＣ」）の電圧は、図１０の表に示すように設定される。

【0059】

消去動作モードでは、選択された行（「ＳＲ」）および選択された列（「ＳＣ」）の行電圧および列電圧は、それぞれＶＥおよびＶＤに設定される。非選択行（「ＵＲ」）と非選択列（「ＵＣ」）の電圧は、図１０の表に示すように設定される。

【0060】

感知動作モードでは、先の出願に開示された３Ｄナノポア動作に従う。選択された行（「ＳＲ」）と選択された列（「ＳＣ」）の行電圧と列電圧は、それぞれＶＣＣとＶＳＥに設定される。非選択行（「ＵＲ」）および非選択列（「ＵＣ」）の電圧は、図１０の表に示すように設定される。ナノポアデバイス９００および内部のメモリセルは、３Ｄ垂直ナノポアピラー９１０を荷電粒子（例えば、ＤＮＡ生体分子）が通過することによって生じる電流変調によって、電子をメモリセルの電荷トラップ層に移動させ、電流変調に対応する量の電荷を蓄積するように構成することができる。上述のように、この電荷量を読み出すことができ、その後に負バイアスを使用してメモリセルを消去することができる。

【0061】

本明細書に記載のメモリセルデバイスは、マルチチャネルナノポアアレイデバイスに使用される場合、生体分子の迅速な配列決定（例えば、１時間未満での全ゲノム配列決定）のための生体分子相互作用のリアルタイム並列処理を可能にする。これにより、ラベルフリー、増幅フリーの高速シーケンシングが容易になる。ナノポアアレイでは、オンボードメモリ素子が信号とデータのリアルタイム処理を実現する。このようなメモリ素子は、マイクロアレイ、ＣＭＯＳアレイ、およびナノポアアレイを含むがこれらに限定されない様々な生体分子アレイで使用することができる。本明細書に記載のメモリセルは、コストおよび性能の余分なオーバーヘッドなしで、外部メモリ（例えば、ＳＲＡＭやＥＥＰＲＯＭ）と同じ機能を実行する。

【0062】

ナノポアアレイのサイズが大きくなると、生体分子アレイのオンボードメモリ素子の不足により、必要とされるアレイのシリアル動作のために大幅な速度低下が予想される。そのため、ナノポアアレイの主要な利点（例えば、並列処理）を十分に発揮して、低コストで高スループットのナノポア生体分子配列決定を実現することができない。

【0063】

本明細書に開示されるメモリセルは、ナノポアバイオセンサアレイにおける各セル情報を効果的に保存し、ナノポア生体分子アレイの並列アドレス指定および感知動作を促進する。ナノポアチャネルに埋め込まれたナノ電極を介して電荷（電子または正孔）を電気的に注入することにより、各ナノ電極が個別のメモリセルとして機能する。このソリューションは、ナノポア、ＣＭＯＳ、およびマイクロアレイスキームを含むがこれらに限定されない、あらゆるタイプの固体生体分子アレイで利用可能である。

【0064】

以下の特許請求の範囲におけるすべての手段またはステッププラスファンクション要素に対応する構造、材料、動作、およびその均等物は、具体的に規定された他の請求項の要素と組み合わせて機能を実行するための任意の構造、材料、行為、および均等物を含むことを意図している。本発明を上記の実施形態に関して説明したが、上記の説明および特許請求の範囲は本発明の範囲を限定するものではないことを理解されたい。本発明の範囲内の他の態様、利点、および変更は、本発明が属する技術分野の当業者には明らかであろう。

【0065】

本発明の様々な例示的実施形態が本明細書に記載されている。これらの例は、非限定的な意味で参照される。それらは、本発明のより広く適用可能な態様を説明するために提供される。本発明の真の精神および範囲から逸脱することなく、記載された本発明に対して様々な変更を行うことができ、均等物を代用することができる。さらに、特定の状況、材料、組成物、プロセス、プロセス行為またはステップを本発明の目的、精神または範囲に適合させるために、多くの変更を行うことができる。さらに、当業者は理解するように、本明細書に記載および図示された個々のバリエーションのそれぞれは、本発明の範囲または精神から逸脱することなく、他のいくつかの実施形態のいずれかの特徴から容易に分離または組み合わせることができる別個の構成要素および特徴を有する。そのような変更はすべて、本開示に関連する特許請求の範囲内にあることを意図している。

【0066】

本発明の診断または介入手順を実行するために説明されたデバイスのいずれも、そのような介入の実行に使用するためにパッケージ化された組み合わせで提供され得る。これらの供給「キット」は、使用説明書をさらに含んでもよく、そのような目的で一般的に使用される滅菌トレイまたは容器に包装されてもよい。

【0067】

本発明は、本発明のデバイスを使用して実行できる方法を含む。方法は、そのような適切なデバイスを提供する行為を含み得る。このような提供は、エンドユーザによって実行されてもよい。換言すれば、「提供する」行為は、エンドユーザが本方法において必要なデバイスを提供するために取得、アクセス、接近、配置、設定、起動、電源投入、またはその他の行為を必要とするだけである。本明細書に列挙された方法は、列挙されたイベントの順序だけでなく、論理的に可能である列挙されたイベントの任意の順序で実行され得る。

【0068】

本発明の例示的な態様を、材料の選択および製造に関する詳細とともに上述した。本発明の他の詳細は、上記の特許および刊行物、ならびに当業者によって一般に知られているか、または理解されていることに関連して理解され得る。同じことが、本発明の方法ベースの態様に関して、一般的または論理的に使用される追加の行為に関して当てはまる場合がある。

【0069】

さらに、本発明は、様々な特徴を随意に組み込んだいくつかの実施例を参照して説明されたが、本発明は、本発明の各変形例に関して企図されたものとして説明または示されたものに限定されるものではない。本発明の真の精神および範囲から逸脱することなく、記載された本発明に様々な変更を加えることができ、均等物（本書に記載されているか、または簡潔にするために含まれていないかに拘わらず）を代用することができる。さらに、ある範囲の値が提供される場合、その範囲の上限と下限の間のすべての介在値と、述べられた範囲内の任意の他の述べられた値または介在する値が本発明に包含されることが理解される。

【0070】

また、記載された本発明のバリエーションの任意の特徴は、独立して、または本明細書に記載された特徴の任意の１つ以上と組み合わせて、規定および請求され得ることが企図される。単一のアイテムへの言及には、同じアイテムが複数存在する可能性が含まれる。より具体的には、本明細書および本明細書に関連する特許請求の範囲で使用される単数形「ａ」、「ａｎ」、「ｓａｉｄ」、および「ｔｈｅ」は、特に明記しない限り、複数の指示対象を含む。換言すれば、冠詞の使用は、上記の説明および本開示に関連する特許請求の範囲における主題項目の「１以上」を許容する。そのような請求項は、任意の要素を除外するように起草され得ることにさらに留意されたい。したがって、本明細書は、請求項の要素の記載に関連して「単独で」「のみ」などの排他的な用語を使用したり、「否定的」な限定を使用するための先行根拠として機能することを意図するものである。

【0071】

このような排他的な用語を使用することなく、本開示に関連する請求項における「含む」という語は、所定の数の要素がその請求項に列挙されているか否か、または特徴の追加がその請求項に規定される要素の性質を変えるものと見なされ得るか否かに拘わらず、任意の追加要素を含めることを許容するものとする。 本明細書で特に定義された場合を除き、本明細書で使用されるすべての技術用語および科学用語は、請求項の有効性を維持しつつ、一般に理解されるできるだけ広い意味を与えるものとする。

【0072】

本発明の範囲は、提供された実施例および／または明細書の主題に限定されるべきではなく、むしろこの開示に関連する特許請求の範囲によってのみ限定されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】