2023-515027 ＣＰＬＤ論理ユニットアレイの給電構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-04-12

(54)【発明の名称】ＣＰＬＤ論理ユニットアレイの給電構造

(51)【国際特許分類】

   H03K 19/17784 20200101AFI20230405BHJP

   H03K 19/00 20060101ALI20230405BHJP

【ＦＩ】

H03K19/17784

H03K19/00 210

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022549568

(86)(22)【出願日】2020-07-21

(85)【翻訳文提出日】2022-08-18

(86)【国際出願番号】 CN2020103274

(87)【国際公開番号】W WO2021189731

(87)【国際公開日】2021-09-30

(31)【優先権主張番号】202010212238.6

(32)【優先日】2020-03-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520412486

【氏名又は名称】深▲セン▼市紫光同創電子有限公司

(74)【代理人】

【識別番号】100205936

【弁理士】

【氏名又は名称】崔 海龍

(74)【代理人】

【識別番号】100132805

【弁理士】

【氏名又は名称】河合 貴之

(72)【発明者】

【氏名】韓 建国

【テーマコード（参考）】

5J042

5J056

【Ｆターム（参考）】

5J042BA04

5J042BA11

5J056AA04

5J056BB12

5J056DD12

5J056DD26

(57)【要約】

本発明は、ＣＰＬＤ論理ユニットアレイの給電構造を提供し、パワーメタルワイヤグリッドおよび２つのＬＤＯ回路を含み、２つの前記ＬＤＯ回路は同じ回路構造とデバイスパラメータを有し、その中で、前記パワーメタルワイヤグリッドはＣＰＬＤ論理ユニットアレイと対応する分布構造を有し、前記ＣＰＬＤ論理ユニットアレイの給電電流経路を形成するために使用され、２つの前記ＬＤＯ回路は、前記ＣＰＬＤ論理ユニットアレイの動作電圧を提供するために使用され、各前記ＬＤＯ回路の出力端はそれぞれ前記パワーメタルワイヤグリッドの左右両側の一側に接続されて、左右両側からＣＰＬＤ論理ユニットアレイに同時に給電することができる。本発明は、ＣＰＬＤ論理ユニットアレイの異なる位置での給電電圧の分布が不均一である問題を克服することができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

パワーメタルワイヤグリッドおよび２つのＬＤＯ回路を含み、２つの前記ＬＤＯ回路は同じ回路構造とデバイスパラメータを有し、
前記パワーメタルワイヤグリッドはＣＰＬＤ論理ユニットアレイと対応する分布構造を有し、前記ＣＰＬＤ論理ユニットアレイの給電電流経路を形成するために使用され、
２つの前記ＬＤＯ回路は、前記ＣＰＬＤ論理ユニットアレイの動作電圧を提供するために使用され、各前記ＬＤＯ回路の出力端はそれぞれ前記パワーメタルワイヤグリッドの左右両側の一側に接続されて、左右両側からＣＰＬＤ論理ユニットアレイを同時に給電することができる、ことを特徴とするＣＰＬＤ論理ユニットアレイの給電構造。

【請求項2】

前記ＬＤＯ回路の平均出力電流はＣＰＬＤ論理ユニットアレイの最大動作電流よりも大きく、いずれか１つの前記ＬＤＯ回路がＣＰＬＤ論理ユニットアレイの給電要件を十分に満たす、ことを特徴とする請求項１に記載のＣＰＬＤ論理ユニットアレイの給電構造。

【請求項3】

前記ＬＤＯ回路は、差動増幅器、パワーＭＯＳトランジスタ、第１抵抗および第２抵抗を含み、その中で、前記第１抵抗と前記第２抵抗は前記パワーＭＯＳトランジスタのドレインとグランド間に直列接続され、前記差動増幅器の逆相入力端は前記第１抵抗と前記第２抵抗間に接続され、前記差動増幅器の同相入力端に参照電圧が入力され、前記パワーＭＯＳトランジスタのゲートは前記差動増幅器の出力端に接続され、前記パワーＭＯＳトランジスタのソースに電源電圧が入力され、前記パワーＭＯＳトランジスタのドレインと前記第１抵抗間に出力ノードが形成され、前記出力ノードは前記ＬＤＯ回路の出力端に接続される、ことを特徴とする請求項１に記載のＣＰＬＤ論理ユニットアレイの給電構造。

【請求項4】

前記パワーＭＯＳトランジスタは、Ｎ個のサブトランジスタを含み、各前記サブトランジスタのドレインはそれぞれ出力サブノードとして機能し、各出力サブノードはそれぞれ１列のＣＰＬＤ論理ユニットに給電するために使用される、ことを特徴とする請求項３に記載のＣＰＬＤ論理ユニットアレイの給電構造。

【請求項5】

２つの前記ＬＤＯ回路は同期して起動する、ことを特徴とする請求項１に記載のＣＰＬＤ論理ユニットアレイの給電構造。

【請求項6】

参照電圧生成回路とフィルタ回路をさらに含み、
前記参照電圧生成回路は、前記ＬＤＯ回路の参照電圧信号を生成するために使用され、前記参照電圧信号は２チャンネルに分かれ、一方の参照電圧信号が前記参照電圧生成回路から近い距離にある一方のＬＤＯ回路に直接入力され、他方の参照電圧信号が前記フィルタ回路で処理されて前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路に入力され、前記フィルタ回路は前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路の入口に配置される、ことを特徴とする請求項１に記載のＣＰＬＤ論理ユニットアレイの給電構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＣＰＬＤの技術分野に関し、特にＣＰＬＤ論理ユニットアレイの給電構造に関する。

【背景技術】

【0002】

ＣＰＬＤは、複雑系プログラマブルロジックデバイス（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）の略称であり、要件に応じて自ら機能を設計できる集積回路であり、スイッチやインターネット通信などの分野で幅広い展望を持っている。

【0003】

ＣＰＬＤ内部の論理ユニットアレイは格子状に分布し、それに伴い、ＣＰＬＤ内部の電源配線も格子状に分布している。現在、ＣＰＬＤで通常使用されている給電方法は、単一ＬＤＯ回路でＣＰＬＤ論理ユニットアレイに給電することであるが、このような給電方法では、ＣＰＬＤ論理ユニットアレイの異なる位置で、給電電圧が大きく異なり、特に給電入口から最遠位まで、非常に大きい電圧降下が発生し、このような電圧降下により電入口から最も離れた個別の論理ユニットの給電電圧が低くなり、ＣＰＬＤの性能に悪影響を与えることを招く。

【発明の概要】

【0004】

上記の問題を解決するために、本発明は、ＣＰＬＤ論理ユニットアレイにおける異なる位置での給電電圧分布が不均一である問題を克服することができるＣＰＬＤ論理ユニットアレイの給電構造を提供する。

【0005】

本発明によって提供されるＣＰＬＤ論理ユニットアレイの給電構造は、パワーメタルワイヤグリッドおよび２つのＬＤＯ回路を含み、２つの前記ＬＤＯ回路は同じ回路構造とデバイスパラメータを有し、
前記パワーメタルワイヤグリッドはＣＰＬＤ論理ユニットアレイと対応する分布構造を有し、前記ＣＰＬＤ論理ユニットアレイの給電電流経路を形成するために使用され、
２つの前記ＬＤＯ回路は、前記ＣＰＬＤ論理ユニットアレイの動作電圧を提供するために使用され、各前記ＬＤＯ回路の出力端はそれぞれ前記パワーメタルワイヤグリッドの左右両側の一側に接続されて、左右両側からＣＰＬＤ論理ユニットアレイを同時に給電することができる。

【0006】

選択可能に、前記ＬＤＯ回路の平均出力電流はＣＰＬＤ論理ユニットアレイの最大動作電流よりも大きく、いずれか１つの前記ＬＤＯ回路がＣＰＬＤ論理ユニットアレイの給電要件を十分に満たす。

【0007】

選択可能に、前記ＬＤＯ回路は、差動増幅器、パワーＭＯＳトランジスタ、第１抵抗および第２抵抗を含み、その中で、前記第１抵抗と前記第２抵抗は前記パワーＭＯＳトランジスタのドレインとグランド間に直列接続され、前記差動増幅器の逆相入力端は前記第１抵抗と前記第２抵抗間に接続され、前記差動増幅器の同相入力端に参照電圧が入力され、前記パワーＭＯＳトランジスタのゲートは前記差動増幅器の出力端に接続され、前記パワーＭＯＳトランジスタのソースに電源電圧が入力され、前記パワーＭＯＳトランジスタのドレインと前記第１抵抗間に出力ノードが形成され、前記出力ノードは前記ＬＤＯ回路の出力端に接続される。

【0008】

選択可能に、前記パワーＭＯＳトランジスタは、Ｎ個のサブトランジスタを含み、各前記サブトランジスタのドレインはそれぞれ出力サブノードとして機能し、各出力サブノードはそれぞれ１列のＣＰＬＤ論理ユニットに給電するために使用される。

【0009】

選択可能に、２つの前記ＬＤＯ回路は同期して起動する。

【0010】

選択可能に、前記のＣＰＬＤ論理ユニットアレイの給電構造は、参照電圧生成回路とフィルタ回路をさらに含み、
前記参照電圧生成回路は、前記ＬＤＯ回路の参照電圧信号を生成するために使用され、前記参照電圧信号は２チャンネルに分かれ、一方の参照電圧信号が前記参照電圧生成回路から近い距離にある一方のＬＤＯ回路に直接入力され、他方の参照電圧信号が前記フィルタ回路で処理されて前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路に入力され、前記フィルタ回路は前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路の入口に配置される。

【発明の効果】

【0011】

本発明で提供されるＣＰＬＤ論理ユニットアレイの給電構造によれば、デュアルＬＤＯを用いて給電し、単一ＬＤＯの給電方法と比較すると、最低の電圧点がパワーメタルワイヤグリッドの中間位置にあるため、電源線の電圧降下を大幅に低減し、各グリッド点電圧値もより均一になる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造の概略図である。

【図2】本発明の一実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造の概略図である。

【図3】図２に基づくシミュレーションモデルを示す図である。

【図4】本発明の一実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造の概略図である。

【発明を実施するための形態】

【0013】

本発明の実施例の目的、技術的解決手段および利点をより明らかに説明するために、以下、本発明の実施例の図面を参照して、本発明の実施例中の技術的解決手段を明確かつ完全に説明するが、説明される実施例は本発明の一部の実施例に過ぎず、すべての実施例ではないことは言うまでもない。本発明の実施例に基づいて、当業者は創造的な労働をすることなく得られた他の実施例は、すべて本発明の保護範囲に含まれる。

【0014】

本実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造は、図１に示すように、パワーメタルワイヤグリッドおよび２つのＬＤＯ回路を含み、２つのＬＤＯ回路はそれぞれＬＤＯ_ＬとＬＤＯ_Ｒとし、２つのＬＤＯ回路は同じ回路構造とデバイスパラメータを有し、その中で、
パワーメタルワイヤグリッドはＣＰＬＤ論理ユニットアレイと対応する分布構造を有し、ＣＰＬＤ論理ユニットアレイの給電電流経路を形成するために使用され、
２つのＬＤＯ回路は、ＣＰＬＤ論理ユニットアレイの動作電圧を提供するために使用され、各ＬＤＯ回路の出力端はそれぞれパワーメタルワイヤグリッドの左右両側の一側に接続されて、左右両側からＣＰＬＤ論理ユニットアレイに同時に給電する。

【0015】

本実施例では、パワーメタルワイヤグリッドは２つの給電入口があることに相当し、それぞれ左右両側に位置し、例えば、２つの給電入口がパワーメタルワイヤグリッドの左上と右下の角部にあってもよいし、または、パワーメタルワイヤグリッドの右上と左下の角部にあってもよく、入口位置が特に限定されない。

【0016】

本実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造は、デュアルＬＤＯ給電を採用し、単一ＬＤＯ給電方法と比較すると、その最低電圧点がパワーメタルワイヤグリッドの中間位置にあるため、電源線の電圧降下を大幅に低減でき、各グリッド点の電圧値もより均一になる。

【0017】

一方、本実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造は、２つのＬＤＯ回路ができるだけ電流を均等に分担することを考慮する必要がある。本実施例で提供される給電構造は２つのＬＤＯ回路を含むため、２つのＬＤＯ回路がマッチングしないと、電流分担が不均一である問題を招く。この問題を解決するために、２つのＬＤＯ回路が同じ回路構造とデバイスパラメータを有する設計される。

【0018】

さらに、図２に示すように、ＬＤＯ回路は以下の回路構造を採用する。

【0019】

ＬＤＯ_Ｌは差動増幅器ＥＡ１１、パワーＭＯＳトランジスタＭ１１、抵抗Ｒ１１と抵抗Ｒ１２を含み、その中で、Ｒ１１とＲ１２はＭ１１のドレインとグランド間に直列接続され、ＥＡ１１の逆相入力端はＲ１１とＲ１２間に接続され、ＥＡ１１の同相入力端に参照電圧ＶＲＥＦが入力され、Ｍ１１のゲートはＥＡ１１の出力端に接続され、Ｍ１１のソースに電源電圧ＶＣＣが入力され、Ｍ１１のドレインとＲ１１間に第１ノードＱ１が形成され、Ｑ１はＬＤＯ_Ｌの出力端に接続され、ＬＤＯ_Ｌの出力端から電圧ＶＯＵＴ１を出力し、
ＬＤＯ_Ｒは差動増幅器ＥＡ２１、パワーＭＯＳトランジスタＭ２１、抵抗Ｒ２１と抵抗Ｒ２２を含み、その中で、Ｒ２１とＲ２２はＭ２１のドレインとグランド間に直列接続され、ＥＡ２１の逆相入力端はＲ２１とＲ２２間に接続され、ＥＡ２１の同相入力端に参照電圧ＶＲＥＦが入力され、Ｍ２１のゲートはＥＡ２１の出力端に接続され、Ｍ２１のソースに電源電圧ＶＣＣが入力され、Ｍ２１のドレインとＲ２１間に第２ノードＱ２が形成され、Ｑ２はＬＤＯ_Ｒの出力端に接続され、ＬＤＯ_Ｒの出力端は電圧ＶＯＵＴ２を出力する。

【0020】

上記回路構造では、理想的にＶＯＵＴ１＝ＶＯＵＴ２となり、駆動冗長設計技術を用いてＬＤＯ回路の耐負荷能力を設計する。駆動冗長設計技術とは、回路駆動能力に言及し、設計に十分なマージを設定する必要があり、例えば、ＣＰＬＤ論理ユニットアレイ全体の動作が８００ｍａ電流を必要であると仮定し、デュアルＬＤＯの場合、理想的にそれぞれ４００ｍａ電流を分配し、実際の場合、２チャンネルのＬＤＯに常に差があり、あるＬＤＯの分担電流が大きく、他のＬＤＯの電流分担が小さい場合があり、最悪の場合、１方のＬＤＯが動作せず、８００ｍａの電流がすべて他方のＬＤＯから供給され、このような場合に、設計のときにこのような極限状況を考慮し、各ＬＤＯに８００ｍａの駆動能力を持たせ、このような極限状態での正常給電を確保する必要がある。

【0021】

本実施例では、ＬＤＯの設計パラメータは以下のとおりであり、出力電圧１．２Ｖ、平均出力電流８００ｍＡ、ピーク電流１．２Ａ、ピーク電流継続時間３ｎｓである。

【0022】

また、ＬＤＯ_ＬとＬＤＯ_Ｒのデバイスパラメータも同じである。理想的なデュアルＬＤＯ給電は、２つのＬＤＯ回路の出力電圧、電流がともに同じであるが、実際のデバイスプロセスの差により、両方のＬＤＯの出力電圧や電流に差があり、電流不均一を引き起こす主要要因は以下の表１に示される。

【表1】

【0023】

上記要素を考慮して構築されたシミュレーションモデルは図３に示される。図３のモデルに基づいて、２つのＬＤＯの入力端にＶｏｓを加え、他の条件を変えずに駆動管の電流出力を観察し、結果を以下の表２に示す。

【表2】

【0024】

表２から分かるように、左右の２つのＬＤＯのＥＡ入力端電圧がミスマッチし、ミスマッチ電圧が１５ｍＶになると、左右ＬＤＯの電流偏差が１１５ｍａとなり、この電流偏差が左右８００ｍａの電流出力能力に対して１５％を占め、ＬＤＯが完全に安全領域にある。

【0025】

さらに、パワーメタルワイヤグリッドの電圧分布均一性をより高めるために、ＬＤＯ回路内部のパワーＭＯＳトランジスタは分散設計し、つまり非常に大きなＭＯＳトランジスタを並列接続した複数の小さなサブＭＯＳトランジスタに分割し、これらのサブＭＯＳトランジスタは１列ずつ分散配置され、各サブＭＯＳトランジスタは近くのＣＰＬＤ論理ユニットアレイの１列の負荷に接続され、この時、ＣＰＬＤアレイの各負荷は同時に左右両方向から給電されることに相当する。この設計の理由は、ＬＤＯ回路は非常に大きな電流を出力する必要があり、それに伴い、その内部のパワーＭＯＳトランジスタも非常に大きく、負荷ＣＰＬＤアレイは数万の同一ユニットが格子状に分布されるため、給電するためのＭＯＳトランジスタも列ずつ分布し、一列で並んで各行負荷に接続されることである。

【0026】

この設計の最大のリスクは、ＬＤＯ内部のエラーアンプの出力端から異なる距離のパワーＭＯＳまでの時間遅延であり、その結果、パワーＭＯＳの起動順序に遅延が生じ、実際のｌａｙｏｕｔ配線寸法に従ってモデルを構築して上記の遅延時間を評価したとこり、瞬間ｐｅａｋ負荷電流が到来すると、ＥＡに近いパワーＭＯＳ電流ＰＤ_Ｌ_１が最初に変化し、ＰＤ_Ｌ_２の変化がＰＤ_Ｌ_１よりも１．３ｎｓ遅延し、この遅延時間は無視できるほど小さい。

【0027】

他方、本実施例で提供されるＣＰＬＤ論理ユニットアレイの給電構造は、２つのＬＤＯ回路の非同期起動により瞬間電流が逆流する問題も考慮する必要がある。タイミングをうまく制御することにより、ＬＤＯ_ＬとＬＤＯ_Ｒを同時に起動することができる。

【0028】

図４に示すように、図１に示す給電構造の基に、本発明の別の実施例はＣＰＬＤ論理ユニットアレイの給電構造を提供し、本実施例の給電構造は、参照電圧生成回路とフィルタ回路をさらに含み、前記参照電圧生成回路は、前記ＬＤＯ回路の参照電圧信号を生成するために使用され、前記参照電圧信号は２チャンネルに分かれ、一方の参照電圧信号が前記参照電圧生成回路から近い距離にある一方のＬＤＯ回路に直接入力され、他方の参照電圧信号が前記フィルタ回路で処理されて前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路に入力され、前記フィルタ回路は、前記参照電圧生成回路から遠い距離にある他方のＬＤＯ回路の入口に配置される。

【0029】

以上、本発明の具体的な実施形態を説明したが、本発明の保護範囲はここに限定されなく、当業者であれば、本発明で開示された技術範囲内に容易に想到した変更や置換は、すべて本発明の保護範囲に含まれる。したがって、本発明の保護範囲は特許請求の範囲の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】