▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-04-13
(54)【発明の名称】データバス信号調整器及びレベルシフタ
(51)【国際特許分類】
G06F 3/00 20060101AFI20230406BHJP
G06F 13/38 20060101ALI20230406BHJP
G06F 13/42 20060101ALI20230406BHJP
【ＦＩ】
G06F3/00 L
G06F13/38 320A
G06F13/38 350
G06F13/42 310
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022548828
(86)(22)【出願日】2021-02-12
(85)【翻訳文提出日】2022-10-11
(86)【国際出願番号】 US2021017776
(87)【国際公開番号】W WO2021163422
(87)【国際公開日】2021-08-19
(31)【優先権主張番号】17/174,119
(32)【優先日】2021-02-11
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/975,227
(32)【優先日】2020-02-12
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ウィン ナイング マウング
(72)【発明者】
【氏名】バラス クマール シンガレディ
(72)【発明者】
【氏名】ソウミ ポール
(72)【発明者】
【氏名】マヤンク ガルグ
(72)【発明者】
【氏名】スザンヌ マリー ヴァイニング
(57)【要約】
回路（２０６）が、信号調整器回路要素（２０８）、レベルシフタ回路要素（２１２）、及び、信号調整器回路要素（２０８）とレベルシフタ回路要素（２１２）との間に結合される状態検出器及びコントローラ回路要素（２１０）を含む。状態検出器及びコントローラ回路要素２０８は、受信器回路要素（２２８～２３８）と、受信器回路要素（２２８～２３８）に結合される有限状態機械（２２２）とを含む。有限状態機械（２２２）は、信号から第１のデータレートを検出し、第１のデータレートの検出に応答して、信号調整器回路要素（２０８）の動作を制御し、第２のデータレートの間に、レベルシフタ回路要素（２１２）の動作を制御するように構成される。
【特許請求の範囲】
【請求項1】
回路であって、信号調整器回路要素と、
レベルシフタ回路要素と、
前記信号調整器回路要素及び前記レベルシフタ回路要素間に結合される、状態検出器及びコントローラ回路要素と、
を含み、
前記状態検出器及びコントローラ回路要素が、
受信器回路要素と、
前記受信器回路要素に結合される有限状態機械と、
を含み、
前記有限状態機械が、
信号から第１のデータレートを検出し、
前記第１のデータレートの検出に応答して前記信号調整器回路要素の動作を制御し、
第２のデータレートの間、前記レベルシフタ回路要素の動作を制御する、
ように構成される、
回路。
【請求項2】
請求項１に記載の回路であって、前記第１のデータレートが高速データレートであり、前記第２のデータレートが低速データレート又は全速データレートである、回路。
【請求項3】
請求項２に記載の回路であって、前記高速データレートが４８０メガバイト／秒（Ｍｂ／ｓ）であり、
前記全速データレートが１２Ｍｂ／ｓであり、
前記低速データレートが１．５Ｍｂ／ｓである、回路。
【請求項4】
請求項１に記載の回路であって、前記有限状態機械が第１の有限状態機械であり、前記回路が更に低電力状態検出回路要素を含み、前記低電力状態検出回路要素が、
差動受信器と、
前記差動受信器に結合されるクロック及びデータリカバリ（ＣＤＲ）回路と、
前記差動受信器及び前記ＣＤＲ回路に結合され、前記ＣＤＲ回路によって生成されるクロック信号を用いて前記信号から低電力状態を検出するように構成される、第２の有限状態機械と、
を含む、
回路。
【請求項5】
請求項４に記載の回路であって、前記ＣＤＲ回路が、前記信号内で通信されるパケットの同期パターンを用いて前記クロック信号を生成するように構成され、
前記第２の有限状態機械が、前記パケットのパケット識別子を用いてリンク電力管理ＬＰＭ－Ｌ１状態を検出するように構成される、
回路。
【請求項6】
請求項１に記載の回路であって、前記信号調整器回路要素が前記信号のエッジをブーストするように構成される、回路。
【請求項7】
システムであって、第１の集積回路と、
第２の集積回路と、
前記第１及び第２の集積回路の間に結合される中間回路と、
を含み、
前記中間回路が、
第１のスイッチと、
前記第１のスイッチが閉じた状態の間に信号のエッジをブーストするように構成される信号調整器回路要素と、
第２のスイッチと、
前記第２のスイッチが閉じた状態の間に動作可能なレベルシフタ回路要素と、
状態検出器及びコントローラ回路要素と、
を含み、
前記状態検出器及びコントローラ回路要素が、
受信器回路要素と、
前記受信器回路要素に結合される有限状態機械と、
を含み、前記状態機械が、
前記受信器回路要素において受信される信号から、第１のデータレートを検出し、
前記第１のデータレートの検出に応答して前記第１のスイッチを閉じ、
第２のデータレートの間に前記第２のスイッチを閉じる、
ように構成される、
システム。
【請求項8】
請求項７に記載のシステムであって、前記第１の集積回路が、第１の組み込みユニバーサルシリアルバス（ｅＵＳＢ２）デバイスであり、前記第２の集積回路が第２のｅＵＳＢ２デバイスである、システム。
【請求項9】
請求項７に記載のシステムであって、前記第１のデータレートが高速データレートであり、前記第２のデータレートが低速データレート又は全速データレートである、システム。
【請求項10】
請求項７に記載のシステムであって、前記有限状態機械が第１の有限状態機械であり、前記回路が更に低電力状態検出回路要素を含み、
前記低電力状態検出回路要素が、
差動受信器と、
前記差動受信器に結合されるクロック及びデータリカバリ（ＣＤＲ）回路と、
前記差動受信器及び前記ＣＤＲ回路に結合され、前記ＣＤＲ回路によって生成されるクロック信号を用いて前記信号からリンク電力管理ＬＰＭ－Ｌ１（Ｌ１）状態を検出するように構成される、第２の有限状態機械と、
を含む、
システム。
【請求項11】
請求項１０に記載のシステムであって、前記ＣＤＲ回路が、前記信号内で通信されるパケットの同期パターンを用いて前記クロック信号を生成するように構成され、
前記第２の有限状態機械が、前記パケットのパケット識別子を用いて前記Ｌ１状態を検出するように構成される、
システム。
【請求項12】
方法であって、信号を受信することと、
前記信号から第１のデータレートを検出することと、
前記第１のデータレートを検出することに応答して、前記信号のエッジをブーストするために、信号調整器回路要素を動作させることと、
第２のデータレートの間に、前記信号の電圧レベルを第１の電圧レベルから第２の電圧レベルにシフトするために、レベルシフタ回路要素を動作させることと、
を含む、方法。
【請求項13】
請求項１２に記載の方法であって、前記第１のデータレートが高速データレートであり、前記第２のデータレートが低速データレート又は全速データレートである、方法。
【請求項14】
請求項１２に記載の方法であって、前記信号からリンク電力管理ＬＰＭ－Ｌ１（Ｌ１）状態を検出するために、前記第２のデータレートを検出することに応答して、低電力モード検出回路要素を動作させることを更に含む、方法。
【請求項15】
請求項１４に記載の方法であって、前記低電力モード検出回路要素を動作させることが、前記信号内で通信されるパケット内でそれぞれの同期（ＳＹＮＣ）パターンを用いてクロック信号を生成することを含む、方法。
【請求項16】
請求項１５に記載の方法であって、前記Ｌ１状態を検出することが、前記クロック信号を有限状態機械に提供することと、
前記クロック信号を用いて、前記有限状態機械によって、一連の前記パケットにおいて、ＥＸＴパケット識別子（ＰＩＤ）と、ＳＵＢ ＰＩＤと、ＡＣＫ ＰＩＤとを検出することと、
を含む、方法。
【請求項17】
請求項１２に記載の方法であって、前記信号から、組み込みユニバーサルシリアルバスシングルエンド１（ＥＳＥ１）状態を検出することを更に含む、方法。
【請求項18】
第１及び第２の導体を用いて第１及び第２の通信デバイス間に結合されるように適合され、前記第１及び第２の通信デバイス間の通信を容易にするように動作可能な、中間回路であって、第１及び第２の出力を有し、前記第１及び第２の導体に結合されるように適合される、状態検出器及びコントローラ回路と、
前記第１の出力に結合され、前記第１及び第２の導体に結合されるように適合される、信号調整回路と、
前記第２の出力に結合され、前記第１及び第２の導体に結合されるように適合される、レベルシフタと、
を含む、中間回路。
【請求項19】
請求項１８に記載の中間回路であって、前記状態検出器及びコントローラ回路が、通信の状態を検出し、
通信の第１の状態の検出に応答して前記信号調整回路をイネーブルし、
通信の第２の状態の間に前記レベルシフタをイネーブルする、
ように構成される、中間回路。
【請求項20】
請求項１９に記載の中間回路であって、前記通信の第１の状態が高速データレートであり、前記通信の第２の状態が低速データレート又は全速データレートである、中間回路。
【請求項21】
請求項１８に記載の中間回路であって、前記信号調整回路が前記第１及び第２の導体上で信号のエッジをブーストするように構成される、中間回路。
【請求項22】
請求項１８に記載の中間回路であって、前記レベルシフタが、前記第１及び第２の導体上で信号の電圧レベルをシフトするように構成される、中間回路。【発明の詳細な説明】
【技術分野】
【0001】
本願は、一般にデータバスインターフェースに関し、より具体的にはデータバス信号調整器及びレベルシフタに関する。
【背景技術】
【0002】
一つ又は複数のユニバーサルシリアルバス（ＵＳＢ）業界標準規格（一般に、本明細書ではＵＳＢと呼ぶ）に準拠するものを含むデータバスは、デバイス間の通信を容易にするために広く用いられている。ＵＳＢの拡大により、様々な通信及び電力要件を伴う多種多様のＵＳＢ準拠デバイスが生じてきている。例えば、組み込みＵＳＢ業界標準規格（一般に、本明細書ではｅＵＳＢ２と呼ぶ）は、回路基板上に取り付けられるか又はコンピュータシステム内のアセンブリに含まれる集積回路（ＩＣ）又はチップなどの、デバイス間の低電力通信を可能にする。しかしながら、ｅＵＳＢ２は、低電圧でのデバイス間のシリアル通信を可能にするが、デバイスの特徴サイズが減少し、回路基板又は他のアセンブリ上のデバイス間の距離が増加するため、デバイス間の継続的通信をサポートするために、追加のメカニズムが必要である。
【0003】
例えば、いくつかの規格は、特定のバスが或る特定された最大長さよりも短いように実装されることを推奨している。特定された最大長さよりも長いバスは、バスを介して交換されるデータを劣化させる。加えて、供給（電圧供給及び接地など）の制限は、バスの特定された最大長さに影響し得る。バス長さを長くすることを促進するため、いくつかの規格は、どのタイプのリピータが用いられ得るかを特定している（例えば、ｅＵＳＢ２によって特定されるハイブリッドリピータ）。しかしながら、こうしたリピータは複雑な状態機械を必要とし、リピータを通過するデータを劣化させ得る。加えて、特定のリピータはより高い電力を必要とする。
【発明の概要】
【0004】
一例において、回路が、信号調整器回路要素、レベルシフタ回路要素、及び、信号調整器回路要素とレベルシフタ回路要素との間に結合される、状態検出器及びコントローラ回路要素を含む。状態検出器及びコントローラ回路要素は、受信器回路要素と、受信器回路要素に結合される有限状態機械とを含む。有限状態機械は、信号から第１のデータレートを検出し、第１のデータレートの検出に応答して信号調整器回路要素の動作を制御し、第２のデータレートの間、レベルシフタ回路要素の動作を制御するように構成される。
【0005】
別の例において、中間回路が、第１及び第２の導体を用いて第１及び第２の通信デバイス間に結合されるように適合され、第１及び第２の通信デバイス間の通信を容易にするように動作可能である。中間回路は、第１及び第２の出力を有し、第１及び第２の導体に結合されるように適合された、状態検出器及びコントローラ回路を含む。中間回路はまた、第１の出力に結合され、第１及び第２の導体に結合されるように適合された信号調整回路と、第２の出力に結合され、第１及び第２の導体に結合されるように適合されたレベルシフタとを含む。状態検出器及びコントローラ回路は、通信の状態を検出し、通信の第１の状態の検出に応答して信号調整回路をイネーブルし、通信の第２の状態の間にレベルシフタをイネーブルするように構成される。例えば、通信の第１の状態は高速データレートであり、通信の第２の状態は低速データレート又は全速データレートである。
【0006】
別の例において、システムが、第１の集積回路と、第２の集積回路と、第１及び第２の集積回路の間に結合された中間回路とを含む。中間回路は、第１のスイッチと、第１のスイッチが閉じた状態の間に信号のエッジをブーストするように構成された信号調整器回路要素と、第２のスイッチと、第２のスイッチが閉じた状態の間に動作可能なレベルシフタ回路要素と、状態検出器及びコントローラ回路要素とを含む。状態検出器及びコントローラ回路要素は、受信器回路要素と、受信器回路要素に結合された有限状態機械とを含む。有限状態機械は、受信器回路要素において受信される信号から第１のデータレートを検出し、第１のデータレートの検出に応答して第１のスイッチを閉じ、第２のデータレートの間に第２のスイッチを閉じるように構成される。
【0007】
別の例において、方法が、信号を受信すること、及び、信号から第１のデータレートを検出することを含む。この方法は更に、第１のデータレートを検出することに応答して、信号のエッジをブーストするために、信号調整器回路要素を動作させることと、第２のデータレートの間に、信号の電圧レベルを第１の電圧レベルから第２の電圧レベルにシフトするために、レベルシフタ回路要素を動作させることとを含む。
【図面の簡単な説明】
【0008】
【図1】信号調整器と、レベルシフタと、状態検出器及びコントローラ回路要素とを含む中間デバイスを有する例示のシステムを示すブロック図である。
【0009】
【図2】信号調整器と、レベルシフタと、状態検出器及びコントローラ回路要素とを含む中間デバイスを有する、例示のｅＵＳＢ２システムを示す概略図である。
【0010】
【図3】例示のレベルシフタ回路要素を示す概略図である。
【0011】
【図4】例示の信号調整器回路要素を示す概略図である。
【0012】
【0013】
【図6】例示の低電力モード検出器回路要素を示す、概略及び状態図である。
【0014】
【0015】
【0016】
【図9】信号調整器と、レベルシフタと、状態検出器及びコントローラ回路要素とを含む中間デバイスを動作させるための、例示の方法を示すフローチャートである。
【0017】
【図10】信号調整器と、レベルシフタと、状態検出器及びコントローラ回路要素とを含む中間デバイスを動作させるための、別の例示の方法を示すフローチャートである。
【発明を実施するための形態】
【0018】
同じ参照番号は、同一か又は同様の（構造及び／又は機能などの）特徴を示すために、図面内で用いられる。図面内の特徴は、必ずしも一定の縮尺で描かれていない。
【0019】
いくつかの記載される例において、２つのデバイス及び／又はバス間で中間デバイスが用いられる。中間デバイスは、いくつかの例において、何らかのバス規格（ｅＵＳＢ２など）によって規定されたプロトコルハンドシェイクを利用しない、簡略化された状態機械を用いる。例えば、中間デバイスは、状態機械、例えばデジタル有限状態機械が、信号調整回路要素及びレベルシフタ回路要素の動作を制御する際に応答する電圧を感知する、受信器回路要素を含む。いくつかの例において、信号調整は、反復パケットの代わりにエッジブースティングを含む。更に、幾つかの例において、レベルシフタ回路要素は、異なる電圧供給レベル及び接地レベルで動作するデバイス間の通信を可能にする。
【0020】
まず、記述された例に従ったシステム１００を示すブロック図である図１を参照する。システム１００は、２つのデバイス１０２及び１０４と中間デバイス１０６とを含む。一例において、デバイス１０２～１０６は、同じ物理的配置又はアセンブリ１１４の中に含まれるか又はその上にある。例えば、物理的配置１１４は、ラップトップ、デスクトップ、携帯電話、タブレット、ウェアラブルデバイス、テレビ、又はモニタなどの、コンピュータシステムである。別の例において、物理的配置１１４は、プリント回路基板（ＰＣＢ）などの回路基板である。また、２つのデバイス１０２及び１０４並びに１つの中間デバイス１０６のみが示されているが、システム１００内には追加のこうしたデバイスが含まれ得る。
【0021】
デバイス１０２及び１０４は、通信プロトコルを用いてデータバス１０１（本明細書ではバス１０１とも呼ぶ）を介して通信可能であり、したがって、本明細書では通信デバイスとも呼ぶ。例えば、バス１０１は、デバイス１０２と１０４との間でシグナリング又は信号を転送するための、一つ又は複数の導体を含み得る。また、或る導体が、一つ又は複数の電気トレース又は他のタイプの信号線を含み得る。いくつかの例において、バス１０１の導体は、デバイス１０２及び１０４が直接電気接続を有さないように、中間デバイス１０６、例えばレベルシフタ回路要素１１２において、終端する。他の例において、バス１０１の導体は、デバイス１０２及び１０４が直接電気接続を維持し得るように、例えば信号調整器回路要素１０８において、中間デバイス１０６を介して流れる。
【0022】
別の例において、デバイス１０２及び１０４は、ｅＵＳＢ２、例えば、参照により本明細書に組み込まれる、ＵＳＢ Ｒｅｖｉｓｉｏｎ ２．０規格、Ｒｅｖｉｓｉｏｎ １．１、又はそれ以前又は後のｅＵＳＢ２規格に対する、組み込みＵＳＢ２（ｅＵＳＢ２）物理層補足によって定義された、それに一貫した、及び／又はそれに準拠した通信プロトコルを用いてバス１０１を介したシリアル通信を可能にする回路要素（図示せず）を含む。ｅＵＳＢ２によって定義された、ｅＵＳＢ２に一貫した、及び／又はｅＵＳＢ２に準拠したプロトコルを用いて通信可能なデバイスは、ｅＵＳＢ２デバイスと呼ばれ、ｅＵＳＢ２デバイス間にこうした通信を提供する、バス、ケーブル、又は他の電気接続は、ｅＵＳＢ２バスと呼ばれる。
【0023】
デバイス１０２及び１０４の例には、システムオンチップ（ＳｏＣ）、データストレージ又はメモリデバイス、ｅＵＳＢ２リピータなどの、ＩＣ又はパッケージシステムが含まれる。また、ｅＵＳＢ２デバイスとして、デバイス１０２及び１０４は、デバイス１０２又は１０４のどちらもｅＵＳＢ２リピータではないネイティブモード、又は、デバイス１０２又は１０４のうちの１つがｅＵＳＢ２リピータであるリピータモードで通信するための回路要素（図示せず）を含み得る。
【0024】
中間デバイス１０６は、バス１０１を介したデバイス１０２と１０４との間の通信を容易にする。中間デバイス１０６は、信号調整器（又は信号調整）回路要素１０８、状態検出器及びコントローラ回路要素１１０、並びに、レベルシフタ回路要素１１２（又は単にレベルシフタ１１２）を含む。中間デバイス１０６の構成要素又は要素１０８～１１２は、単一の半導体基板上に含まれ（また、単一の半導体パッケージ内にパッケージングされ）てもよく、複数の半導体基板に含まれ（また、単一のＩＣとして単一の半導体パッケージ内にパッケージングされ）てもよく、又は複数のＩＣパッケージ内にデバイス１０２及び１０４とは別にモジュールとして含まれてもよい。
【0025】
状態検出器及びコントローラ回路要素１１０は、シグナリング、例えば、バス１０１上の、一つ又は複数のｅＵＳＢ２パケット及び／又は制御コマンド又はメッセージに含まれるような、一つ又は複数の信号又は信号のシーケンスを監視する。次いで、状態検出器及びコントローラ回路要素１１０は、シグナリングから、バス１０１上の通信の状態（本明細書では、バス状態又は単に状態とも呼ぶ）を検出する。また、検出された状態に応じて、状態検出器及びコントローラ回路要素１１０は、信号調整器回路要素１０８及び／又はレベルシフタ回路要素１１２の動作を制御、例えばイネーブル又はディセーブル、する。
【0026】
バス１０１上のシグナリングを監視し、バス状態を検出するために、状態検出器及びコントローラ回路要素１１０は、シグナリングを受信するようにバス１０１に結合された受信器回路要素（図示せず）、及び、受信したシグナリングからバス状態を検出するための一つ又は複数の有限状態機械（図示せず）を含む。検出された状態は、始動時のポート構成、通信に用いられるデータ(例えば、ビット)レート又はその他のデータ通信速度、通信の一時停止又は再開、低電力モード又は他の電力管理状態への出入り、バス上のデバイスのリセット、デバイスの接続又は切断などを、含み得るか又は示し得る。
【0027】
一例において、第１のデータレート、例えばｅＵＳＢ２高速データレート、を検出すると、状態検出器及びコントローラ回路要素１１０は、信号調整器回路要素１０８をイネーブルし、レベルシフタ回路要素１１２をディセーブルする。逆に、第２のデータレート、例えばｅＵＳＢ２低速又は全速データレート、を検出すると、状態検出器及びコントローラ回路要素１１０は、信号調整器回路要素１０８をディセーブルし、レベルシフタ回路要素１１２をイネーブルする。別の例において、低電力モード又は状態、例えばｅＵＳＢ２ Ｌ１電力状態（本明細書ではＬ１状態とも呼ぶ）、を検出すると、状態検出器及びコントローラ回路要素１１０は、信号調整器回路要素１０８のすべて又は一部をディセーブルすることによって、中間デバイス１０６を低電力モード又は状態に入らせる。中間デバイス１０６は、低電力モード又は状態にある間、レベルシフタ回路要素１１２のすべて又は一部もディセーブルし得る。低電力モードに入ることで省電力を可能にする。
【0028】
レベルシフタ回路要素１１２は、バス１０１上の信号を、１つの論理レベル又は電圧ドメインから別のデバイス１０２及び１０４間に変換する。一例において、レベルシフタ回路要素１１２は、ビットレベル、例えば或る時点における１ビットにおいて、リタイマ回路要素を用いることなく信号を変換し、したがって本明細書では「ビットレベルリピータ」とも呼ぶ。これにより、プロトコルに依存しない、すなわち、デバイス間で用いられる通信プロトコルに関係ないという利点を用いて、デバイスが、異なる供給及び接地レベルを有するとき、２つのｅＵＳＢ２デバイスを含むデバイス１０２と１０４との間のバス１０１を介した通信が可能になる。これは、ｅＵＳＢ２定義に準拠するポート、リタイマ及び全クロック及びデータリカバリ（ＣＤＲ）回路要素、並びに、パケット全体を変換すること及びｅＵＳＢ２デバイス間の制御コマンド又はメッセージを変換することによって「パケットレベルリピータ」として実装する能力を必要とするｅＵＳＢ２ハイブリッドリピータとは反対である。したがって、本明細書で説明するビットレベルリピータは、ｅＵＳＢ２ハイブリッドリピータよりも少ない複雑さ及び関連コストで有利に実装され得る。
【0029】
レベルシフタ回路要素１１２の更なる利点は、デバイスの構成要素（例えば、トランジスタ）の一つ又は複数の特徴サイズが縮小するため、デバイス１０２と１０４との間の通信を可能にできることである。例えば、ｅＵＳＢ２は現在、１．２及び１．０ボルト（Ｖ）で動作する（例えば、５ナノメートル（ｎｍ）プロセスノードをサポートする）デバイスをサポートしており、それらの間で、レベルシフタ回路要素１１２は、ビットレベルにおいて２つのｅＵＳＢ２デバイス間で信号を直接変換することができる。特徴サイズが縮小するにつれて、例えば、３ｎｍ及び２ｎｍプロセスノード、更に、０．８Ｖなどの関連する低電圧ドメインを伴う場合、レベルシフタ回路要素１１２は、追加の電圧ドメイン間で信号を変換することが可能である。これは有利なことに、低電圧ドメインに順応するようにｅＵＳＢ２が拡張する際に、ｅＵＳＢ２デバイス対ｅＵＳＢ２デバイスのビットレベル変換をサポートするための中間デバイス１０６の使用を可能にする。
【0030】
信号調整器回路要素１０８は、ここでもパケットリピータとして実行する複雑さなしに、バス１０１上でのシグナリングの電力をブーストする信号ブースタ回路要素（図示せず）を含む。一例において、信号調整器回路要素１０８は、バス１０１上の作動信号のエッジを検出すること、及び、バス１０１上に作動電流を注入することによって、ｅＵＳＢ２高速シグナリングの間にバス１０１上の信号を調整する。バス１０１上に電流を注入することは、エッジ遷移レートを増加させ得、それに対応してバス１０１上のエッジの遷移時間を減少させ得るため、信号のアイパターンを向上させ、バス１０１の長さを増加させることができる。したがって、信号調整器回路要素１０８は、有利なことに、ｅＵＳＢ２規格において定義されたアイパターン制約を満たすための２つのｅＵＳＢ２デバイス間の最大トレース長さ１０インチの制限を克服し得る。より長いバスの使用は、より大きな回路基板又は可撓ケーブル接続が望ましいいくつかの応用例において有利である。
【0031】
図２は、説明する例に従ったｅＵＳＢ２システム２００を示す。システム２００は、図１のシステム１００の例示の実装である。システム２００は、２つのｅＵＳＢ２デバイス２０２及び２０４と中間デバイス２０６とを含む。ｅＵＳＢ２デバイス２０２及び２０４はデバイス１０２及び１０４の例示の実装であり、中間デバイス２０６は中間デバイス１０６の例示の実装である。
【0032】
一例において、デバイス２０２～２０６は、同じ物理的配置又はアセンブリ２１４に含まれるか又はその上にある。例えば、物理的配置２１４は、ラップトップ、デスクトップ、携帯電話、タブレット、ウェアラブルデバイス、テレビ、又はモニタなどの、コンピュータシステムである。別の例において、物理的配置２１４は、ＰＣＢなどの回路基板である。また、２つのｅＵＳＢ２デバイス２０２及び２０４と１つの中間デバイス２０６のみが示されているが、システム２００内には追加のこうしたデバイスが含まれ得る。また、ｅＵＳＢ２デバイス２０２及び２０４は、各々が単一の半導体基板上に含まれ（また、単一の半導体パッケージ内にパッケージングされ）てもよく、複数の半導体基板に含まれ（また、単一のＩＣとして単一の半導体パッケージ内にパッケージングされ）てもよく、又は、複数のＩＣパッケージ内にモジュールとして含まれてもよい。
【0033】
一例において、ｅＵＳＢ２デバイス２０２は、ホスト又はコントローラデバイスとして動作するＳｏＣであり、ｅＵＳＢ２デバイス２０４は、接続されたデバイスであり、これは、別のＳｏＣ、データストレージ又はメモリデバイス、ｅＵＳＢ２リピータなどであり得る。ｅＵＳＢ２デバイス２０２及び２０４の他の例も、本説明の範囲内であると見込まれる。ｅＵＳＢ２デバイス２０２及び２０４は、ｅＵＳＢ２によって定義された、ｅＵＳＢ２に一貫した、及び／又はｅＵＳＢ２に準拠した通信プロトコルを用いて、バス２０１を介したシリアル通信を可能にする回路要素（図示せず）を含む。デバイスタイプに応じて、デバイス２０２及び２０４は、ネイティブモード及び／又はリピータモードで通信するための回路要素（図示せず）を含む。
【0034】
バス２０１は、ｅＵＳＢ２デバイス２０２と２０４との間でシグナリングを転送するための導体２０３、２０５、２０７、及び２０９を含む。或る導体が、一つ又は複数の電気トレース、導体、又は他のタイプの信号線を含み得る。図示されるように、ｅＵＳＢ２デバイス２０２は、データバス２０１の導体２０３に結合されるｅＵＳＢ２データ＋ピンｅＤＰ０（ｅＤＰ０ピン）、及び、データバス２０１の導体２０５に結合されるｅＵＳＢ２データ－ピンｅＤＭ０（ｅＤＭ０ピン）を含む。ｅＵＳＢ２デバイス２０４は、データバス２０１の導体２０７に結合されるｅＵＳＢ２データ＋ピンｅＤＰ１（ｅＤＰ１ピン）、及び、データバス２０１の導体２０９に結合されるｅＵＳＢ２データ－ピンｅＤＭ１（ｅＤＭ１ピン）を含む。
【0035】
図２の例示の実施例において、ｅＤＰ０、ｅＤＭ０、ｅＤＰ１、及びｅＤＭ１ピン、並びにバス２０１は、ｅＵＳＢ２デバイス２０２及び２０４が、「高速」データレートと呼ばれる第１のデータレート、「全速」データレートと呼ばれる第２のデータレート、及び「低速」データレートと呼ばれる第３のデータレートでシグナリングを通信できるようにする。「高速」データレートは、ｅＵＳＢ２によってサポートされる最高速のデータレートであり、現在、規格において４８０メガビット／秒（Ｍｂ／ｓ）として定義されている。「全速」データレートは、ｅＵＳＢ２によってサポートされる中間データレートであり、現在、規格において１２Ｍｂ／ｓとして定義されている。「低速」データレートは、ｅＵＳＢ２によってサポートされる再低速データレートであり、現在、規格において１．５Ｍｂ／ｓとして定義されている。
【0036】
中間デバイス２０６は、バス２０１に結合され、デバイス２０２と２０４との間の通信を容易にする。この例において、中間デバイス２０６（図１における中間デバイス１０６と同様）は、信号調整器回路要素２０８（図１における信号調整器回路要素１０８と同様）、状態検出器及びコントローラ回路要素２１０（図１における状態検出器及びコントローラ回路要素１１０と同様）、レベルシフタ回路要素２１２（図１におけるレベルシフタ回路要素１１２と同様）、Ｌ１モード又は状態検出器回路要素２１６（本明細書ではＬ１回路要素２１６とも呼ぶ）、及び、ｅＳＥ１モード又は状態検出器回路要素２１８（本明細書ではｅＳＥ１回路要素２１８とも呼ぶ）を含む。中間デバイス２０６の構成要素又は要素２０８～２１２、２１６、及び２１８は、単一の半導体基板上に含まれ（また、単一の半導体パッケージ内にパッケージングされ）てもよく、複数の半導体基板に含まれ（また、単一のＩＣとして単一の半導体パッケージ内にパッケージングされ）てもよく、又は、複数のＩＣパッケージ内にｅＵＳＢ２デバイス２０２及び２０４とは別にモジュールとして含まれてもよい。
【0037】
状態検出器及びコントローラ回路要素２１０は、シグナリング、例えば、バス２０１上の、一つ又は複数のパケット及び／又は制御メッセージに含まれるような、一つ又は複数の信号又は信号のシーケンスを監視する。次いで、状態検出器及びコントローラ回路要素２１０は、シグナリングから、バス２０１上の通信の状態（すなわち、バス状態又は状態）を検出する。検出された状態に応じて、状態検出器及びコントローラ回路要素２１０は、信号調整器回路要素２０８、レベルシフタ回路要素２１２、Ｌ１回路要素２１６、及び／又はｅＳＥ１回路要素２１８の動作を制御、例えばイネーブル又はディセーブル、する。また、イネーブルされると、Ｌ１回路要素２１６及び／又はｅＳＥ１回路要素２１８は、信号調整器回路要素２０８及び／又はレベルシフタ回路要素２１２の動作を更に制御するために、状態検出器及びコントローラ回路要素２１０に入力を提供し得る。
【0038】
バス２０１上のシグナリングを監視し、バス状態を検出するために、状態検出器及びコントローラ回路要素２１０は、シグナリングを受信するためにバス２０１に結合される受信器回路要素と、受信したシグナリングからバス状態を検出するためのデジタル有限状態機械（ＦＳＭ）２２２とを含む。デジタルＦＳＭ２２２は、デジタル回路要素によって実装されるＦＳＭ２２４と、ＦＳＭ２２４に結合される一つ又は複数の発振器２２６とを含む。ＦＳＭ２２４のデジタル回路要素は、論理ゲート、組み合わせ論理、フリップフロップ、リレー、抵抗器、プログラム可能論理デバイス、及び／又はプログラム可能論理コントローラのうちの、一つ又は複数、或いはそれらの組み合わせを含み得る。ＦＳＭ２２４は、パケットリピータのようにプロトコルハンドシェイクに能動的に参加する代わりに、バス状態を受動的に検出する、簡略化された状態機械として実装される。発振器２２６は、バス状態を検出するためにＦＳＭ２２４によって用いられる受信器出力において、信号のサンプリングを可能にするために、一つ又は複数のクロック信号を提供する。発振器２２６は、水晶発振器、微小電気機械システム（ＭＥＭ）デバイス、バルク超音波デバイス、又は他の電子機器発振器を用いて実装され得る。
【0039】
状態検出器及びコントローラ回路要素２１０の受信器回路要素は、シングルエンド又は単一入力受信器２２８、２３０、２３２、及び２３４、並びに二重入力受信器２３６及び２３８を含む。例えば、受信器２２８～２３４は、電圧バッファ、例えばシングルエンド相補型金属酸化膜半導体（ＣＭＯＳ）バッファであり、これらは、入力における単一信号を、出力における信号を判定するために比較器に提供される供給電圧の関数と比較するアナログ比較器として働く。例えば、シングルエンド受信器への信号入力が電圧供給の半分を超えるとき、出力信号は論理レベル１であり、超えないとき、出力信号は論理レベル０である。受信器２３６及び２３８は、出力における信号を生成するために、２つの入力における信号を比較する差動受信器である。例えば、ｅＤＰ０ピンにおける信号がｅＤＭ０ピンにおける信号を超えるとき、出力信号は論理レベル１であり、超えないとき、出力は論理レベル０である。同様に、ｅＤＰ１ピンにおける信号がｅＤＭ１ピンにおける信号を超えるとき、出力信号は論理レベル１であり、超えないとき、出力は論理レベル０である。他の例において、差動受信器２３６及び２３８は、状態検出器及びコントローラ回路要素２１０に含まれない。
【0040】
図示されるように、受信器２２８の入力は、ｅＵＳＢ２デバイス２０２のｅＤＰ０ピンからシグナリングを受信するために導体２０３に結合され、受信器２３０の入力は、ｅＵＳＢ２デバイス２０２のｅＤＭ０ピンからシグナリングを受信するために導体２０５に結合される。受信器２３６の入力は、ｅＤＰ０及びｅＤＭ０ピンの両方からシグナリングを受信するために、それぞれ導体２０３及び２０５に結合される。更に図示されるように、受信器２３２の入力は、ｅＵＳＢ２デバイス２０４のｅＤＰ１ピンからシグナリングを受信するために導体２０７に結合され、受信器２３４の入力は、ｅＵＳＢ２デバイス２０４のｅＤＭ１ピンからシグナリングを受信するために導体２０９に結合される。受信器２３８の入力は、ｅＤＰ１及びｅＤＭ１ピンの両方からシグナリングを受信するために、導体２０７及び２０９にそれぞれ結合される。受信器２２８～２３８の出力は、ＦＳＭ２２４に結合される。
【0041】
動作の間、ＦＳＭ２２４は、バス状態を判定するために、そのデジタル回路要素を介して受信器２２８～２３８からシグナリングをサンプリングする。例えば、ｅＵＳＢ２デバイス２０２がＳｏＣコントローラ又はホストとして機能する場合、ｅＵＳＢ２デバイス２０２は、バス２０１上のｅＵＳＢ２デバイス２０４の始動又は接続を検出し得る。代替として、バス２０１上の通信の間、ｅＵＳＢ２デバイス２０４が低速、全速、及び高速のシグナリングをサポートする場合、データレートは、１つのデータレートから別のデータレートへ、例えば、低速又は全速から高速のシグナリングへ、変化し得る。これに応答して又は従って、ｅＵＳＢ２デバイス２０２及び／又はｅＵＳＢ２デバイス２０４は、バス２０１上の通信のためのデータレートを示す、バス２０１上のシグナリングを送信する。一例において、シグナリングには、ＦＳＭ２２４によって識別可能な電圧レベルの特定のシーケンスが含まれる。シグナリングは、制御シグナリング、例えばＬ０状態及びＬ０状態のデータレートを示す制御コマンド又はメッセージ、を含み得る。
【0042】
一例において、ＦＳＭ２２４は、ＦＳＭ２２４がバス２０１上の低速又は全速シグナリングとして識別する、受信器２２８及び２３０からの一つ又は複数の電圧出力信号シーケンスを受信する。ｅＵＳＢ２に従い、低速を全速シグナリングと区別するために、すべての低速シグナリングは全速の逆数であり、例えば、ｅＤ＋及びｅＤ－は、制御メッセージシグナリングを除いてスワップされる。代替として、ＦＳＭ２２４は、受信器２２８及び２３０からの一つ又は複数の電圧出力信号シーケンスを、及び／又は、ＦＳＭ２２４がバス２０１上で高速シグナリングとして識別する、差動受信器２３６からの一つ又は複数の電圧出力信号シーケンスを受信する。
【0043】
一例において、ｅＵＳＢ２高速データレートを検出する際、ＦＳＭ２２４は、信号調整器回路要素２０８を状態検出器及びコントローラ回路要素２１０に結合する導体２１１上で一つ又は複数の信号を送信する。ＦＳＭ２２４は、レベルシフタ回路要素２１２を状態検出器及びコントローラ回路要素２１０に結合する導体２１３上で一つ又は複数の信号も送信する。導体２１１上の一つ又は複数の信号（例えば、イネーブル信号）は、信号調整器回路要素２０８の動作をイネーブルする。導体２１３上の一つ又は複数の信号（例えば、ディセーブル信号）は、レベルシフタ回路要素２１２の動作をディセーブルする。逆に、ｅＵＳＢ２低速データレート又は全速データレートを検出する際、又はデフォルトとして、信号調整器回路要素２０８を動作しないとき、ＦＳＭ２２４は、信号調整器回路要素２０８の動作をディセーブルするため、及び、レベルシフタ回路要素２１２の動作をイネーブルするために、導体２１１及び２１３上で一つ又は複数の信号を送信する。一例において、イネーブル信号が論理レベル１又は「高」信号又は状態であり、ディセーブル信号が論理レベル０又は「低」信号又は状態である。しかしながら別の例において、その反対が実装され得る。
【0044】
加えて、ｅＵＳＢ２高速データレートを検出する際、ＦＳＭ２２４は、Ｌ１回路要素２１６を状態検出器及びコントローラ回路要素２１０に結合する導体２１５上で一つ又は複数の信号を送信する。導体２１５上の一つ又は複数の信号は、信号調整器回路要素２０８の動作の間、Ｌ１回路要素２１６の動作をイネーブルする。
【0045】
Ｌ１回路要素２１６がｅＵＳＢ２ Ｌ１状態を検出するとき、Ｌ１回路要素２１６を状態検出器及びコントローラ回路要素２１０に結合する導体２１５を介して、ＦＳＭ２２４にシグナリングする。これに応答して、ＦＳＭ２２４は、例えば、ＦＳＭ２２４がｅＵＳＢ２ Ｌ１の再開状態を検出するまで、信号調整器回路要素２０８及びＬ１回路要素２１６の動作をディセーブルするために、導体２１１及び２１５上で一つ又は複数の信号を送信し得る。Ｌ１再開状態に応答して、及びいくつかの例においてｅＵＳＢ２高速データレートを検出する際に、ＦＳＭ２２４は、信号調整器回路要素２０８及びＬ１回路要素２１６の動作を再イネーブルするために、導体２１１及び２１５の上で一つ又は複数の信号を送信し得る。Ｌ１状態は、ｅＵＳＢ２に従ったリンク電力管理の一部である。Ｌ１回路要素２１６の例示の実装及びその動作は、図６～図８を参照しながら後述する。
【0046】
ｅＳＥ１回路要素２１８は、ｅＵＳＢ２シングルエンド１（ｅＳＥ１）状態又はＸｅＳＥ１状態を検出する。例示のｅＳＥ１状態は、数例を挙げると、拡張シングルエンド１（ＥＳＥ１）、ＳＯＷａｋｅ、ＳＯＲｅｓｕｍｅ、及びＳＯＲｅｓｅｔを含む。特定の例において、ＥＳＥ１状態は、ｅＵＳＢ２デバイス２０２及び／又は２０４の起動の間の、デバイス切断事象又はポートリセット事象を知らせる。起動の間にリセットされたポートを検出するｅＳＥ１回路要素２１８は、バス２０１上で用いられるデータレートを検出するＦＳＭ２２４に進行し、この例ではイネーブルする。ＥＳＥ１状態は、導体２０３及び２０５の両方でのシグナリングが論理レベル１であるとき、或いは、導体２０７及び２０９上の両方での高状態又はシグナリングが、ｅＵＳＢ２規格によって定義された時間期間の間、高状態であるとき、検出される。
【0047】
受信器２２８及び２３０又は受信器２３２及び２３４の出力信号から高状態を検出するＦＳＭ２２４の動作の間、及びこれに応答して、ＦＳＭ２２４は、ｅＳＥ１回路要素２１８を状態検出器及びコントローラ回路要素２１０に結合する導体２１７上で一つ又は複数の信号を送信する。導体２１７上の一つ又は複数の信号は、ｅＳＥ１回路要素２１８の動作をリセットする。ｅＳＥ１回路要素２１８がＥＳＥ１状態を検出するとき、ｅＳＥ１回路要素２１８を状態検出器及びコントローラ回路要素２１０に結合する導体２１７を介して、ＦＳＭ２２４にシグナリングする。ＦＳＭ２２４は次いで、バス２０１上のデータレートを検出するために進行することができる。
【0048】
一例において、ｅＳＥ１回路要素２１８は、４つのシングルエンド受信器（図示せず）、例えば、ＣＭＯＳバッファ、及びカウンタ機能（図示せず）、例えば、クロック信号及びデジタルカウンタを生成するために受信器に結合される発振器を含む。受信器のうちの２つはそれぞれ、ｅＵＳＢ２デバイス２０２からのシグナリングを検出するために導体２０３及び２０５に結合される。他の２つの受信器はそれぞれ、ｅＵＳＢ２デバイス２０４からのシグナリングを検出するために導体２０７及び２０９に結合される。ｅＳＥ１回路要素２１８は、受信器をバス２０１に結合するスイッチも含み得る。
【0049】
導体２１７上で一つ又は複数の信号を受信すると、受信器のうちの２つをバス２０１に結合するため、スイッチのうちの２つが閉じる。閉じたスイッチはそれぞれ受信器を導体２０３及び２０５に結合するか、又はそれぞれ受信器を導体２０７及び２０９に結合する。ＥＳＥ１状態を示すための必須時間量の間受信器出力において信号の高状態が維持されていることをカウンタが示すとき、ｅＳＥ１回路要素２１８は、導体２１７を介してＦＳＭ２２４にシグナリングする。ＥＳＥ１状態を示すシグナリングを受信した後、ＦＳＭ２２４は、スイッチを開いてｅＳＥ１回路要素のカウンタをリセットするため、応答的に導体２１７上で一つ又は複数の信号を送信し得る。
【0050】
レベルシフタ回路要素２１２は、ｅＵＳＢ２デバイス２０２と２０４との間で、バス２０１上の信号を１つの論理レベル又は電圧ドメインから別の論理レベル又は電圧ドメインに変換する、ビットレベルリピータとして実装される。図示された例において、内部でｅＵＳＢ２デバイス２０２及び２０４が動作するか、又は、ｅＵＳＢ２デバイス２０２及び２０４に適合する電圧ドメインは、０．８Ｖ、１．０Ｖ、又は１．２Ｖのうちの１つであり、これは、バイナリ構成において高論理レベル、例えば１、を判定する。低論理レベル、例えば０は、レベルシフタ回路要素２１２についての接地基準によって判定される。
【0051】
レベルシフタ回路要素２１２は、ｅＵＳＢ２デバイス２０２と２０４との間の双方向電圧レベル変換を可能にする、受信器２４０、２４２、２４４、２４６及び変換回路要素２４８、２５０、２５２、２５４を含む。一例において、受信器２４０～２４６はシングルエンドＣＭＯＳバッファであり、変換回路要素２４８～２５４はスイッチを含む。
【0052】
図示されるように、受信器２４０の入力が導体２０３に結合され、受信器２４２の入力が、ｅＵＳＢ２デバイス２０２によってサポートされる電圧レベルにおいてシグナリングを受信するために、導体２０５に結合される。受信器２４０の出力が変換回路要素２４８の入力に結合され、受信器２４２の出力が変換回路要素２５０の入力に結合される。また、受信器２４０及び２４２から、ｅＵＳＢ２デバイス２０４によってサポートされる電圧及び接地基準レベルへの、シグナリングの変換を可能にするために、変換回路要素２４８の出力が導体２０７に結合され、変換回路要素２５０の出力が導体２０９に結合される。
【0053】
逆方向に、受信器２４４の入力が導体２０７に結合され、ｅＵＳＢ２デバイス２０４によってサポートされる電圧レベルにおいてシグナリングを受信するために、受信器２４６の入力が導体２０９に結合される。受信器２４４の出力が変換回路要素２５２の入力に結合され、受信器２４６の出力が変換回路要素２５４の入力に結合される。また、変換回路要素２５２の出力が導体２０３に結合され、受信器２４４及び２４６から、ｅＵＳＢ２デバイス２０２によってサポートされる電圧及び接地基準レベルへの、シグナリングの変換を可能にするために、変換回路要素２５４の出力が導体２０５に結合される。
【0054】
一実装において、レベルシフタ回路要素２１２の一方向のみが、例えば、ｅＵＳＢ２デバイス２０２からｅＵＳＢ２デバイス２０４への通信の場合、又は、ｅＵＳＢ２デバイス２０４からｅＵＳＢ２デバイス２０２への通信の場合、或る時点でアクティブである。例えば、レベルシフタ回路要素２１２の動作をイネーブルする導体２１３上でのシグナリングは、電圧変換を行う方向も設定する。レベルシフタ回路要素２１２の例示の実装を、図３の参照によって以下で説明する。
【0055】
信号調整器回路要素２０８は、スイッチＳＷ１、スイッチＳＷ２、及び高速（ＨＳ）信号ブースタ回路要素２２０（本明細書では、信号ブースタ回路要素２２０とも呼ぶ）を含む。スイッチＳＷ１及びＳＷ２は、電界効果トランジスタ（ＦＥＴ）及び／又はバイポーラ接合トランジスタ（ＢＪＴ）などの、適切なタイプの一つ又は複数のトランジスタを含むことができる。第１の端子又はスイッチＳＷ１の端部が導体２０３に結合され、スイッチＳＷ１の第２の端子が導体２０７に、及び信号ブースタ回路要素２２０に結合される。スイッチＳＷ２の第１の端子が導体２０５に結合され、スイッチＳＷ２の第２の端子が導体２０９に結合される。
【0056】
導体２１１上の一つ又は複数の信号に応答して、スイッチＳＷ１及びＳＷ２は、信号ブースタ回路要素２２０をバス２０１に結合するために、開状態（開）から閉状態（閉）へと遷移する。結合されると、信号ブースタ回路要素２２０は、バス２０１上でのシグナリングの電力をブーストする。信号調整器回路要素２０８の例示の実装を、図４及び図５の参照によって以下で説明する。
【0057】
図３は、説明する例に従ったレベルシフタ回路要素３１２を示す。レベルシフタ回路要素３１２は、図１のレベルシフタ回路要素１１２及び図２のレベルシフタ回路要素２１２の、例示の部分的実装である。特に、図３に図示される構成要素は、ｅＵＳＢ２デバイス２０２からｅＵＳＢ２デバイス２０４への低速及び全速シグナリングの電圧変換を可能にする。同じか又は同様の回路要素が、ｅＵＳＢ２デバイス２０４からｅＵＳＢ２デバイス２０２への低速及び全速シグナリングの電圧変換を可能にするために用いられ得る。
【0058】
レベルシフタ回路要素３１２は、導体２０３及び２０５を介してそれぞれｅＤＰ０及びｅＤＭ０ピンに結合された受信器２４０及び２４２と、プログラム可能電圧供給３００及び３０２と、スイッチＳＷ３及びＳＷ４を含む変換回路要素３４８と、スイッチＳＷ５及びＳＷ６を含む変換回路要素３５０と、スイッチＳＷ７及びＳＷ８とを含む。スイッチＳＷ３及びＳＷ４は代替的に動作し、一方のスイッチが開であるとき、他方のスイッチは閉であり、またその逆も真であることを意味する。同様に、スイッチＳＷ５及びＳＷ６は代替的に動作する。また、スイッチＳＷ３～ＳＷ８は、ＦＥＴ及び／又はＢＪＴなどの適切なタイプの一つ又は複数のトランジスタを含むことができる。また、プログラム可能電圧供給３００及び３０２は、各々、０．８Ｖ、１．０Ｖ、又は１．２Ｖにプログラムされ得る。しかしながら、他の電圧レベルも本説明の範囲内であると見込まれる。
【0059】
プログラム可能電圧供給３００は、受信器２４０及び２４２のそれぞれの入力に結合され、ｅＵＳＢ２デバイス２０２によってサポートされる電圧レベルＶＳＵＰＰＬＹ１にプログラムされる。プログラム可能電圧供給３０２は、スイッチＳＷ３及びＳＷ５のそれぞれの第１の端子に結合され、ｅＵＳＢ２デバイス２０４によってサポートされる電圧レベルＶＳＵＰＰＬＹ２にプログラムされる。スイッチＳＷ３の第２の端子が、受信器２４０の出力及びスイッチＳＷ４の第１の端子に結合される。スイッチＳＷ３の第３の端子が、スイッチＳＷ４の第２の端子及びスイッチＳＷ７の第１の端子に結合される。スイッチＳＷ４の第３の端子が、ｅＵＳＢ２デバイス２０４の接地基準３０４（本明細書では、接地３０４とも呼ぶ）に結合される。導体２１３は、スイッチＳＷ７及びＳＷ８のそれぞれ第２の端子に結合され、スイッチＳＷ７の第３の端子が導体２０７に結合される。
【0060】
スイッチＳＷ５の第２の端子が、受信器２４２の出力及びスイッチＳＷ６の第１の端子に結合される。スイッチＳＷ５の第３の端子が、スイッチＳＷ６の第２の端子及びスイッチＳＷ８の第１の端子に結合される。スイッチＳＷ６の第３の端子が接地３０４に結合され、スイッチＳＷ８の第３の端子が導体２０９に結合される。
【0061】
導体２１３上のイネーブル信号、例えば論理１に応答して、スイッチＳＷ７及びＳＷ８は、変換回路要素３４８及び３５０をそれぞれ導体２０７及び２０９に結合するために、開状態から閉状態へと遷移する。一例において、受信器２４０の入力におけるシグナリングがＶＳＵＰＰＬＹ１／２を超えるとき、受信器２４０の出力は論理レベル１にあり、これはｅＵＳＢ２デバイス２０２についての論理レベル１を表す。受信器２４０の出力における論理レベル１は、導体２０７上にＶＳＵＰＰＬＹ２を提供するためにスイッチＳＷ３を閉じ、これはｅＵＳＢ２デバイス２０４についての論理レベル１を表す。受信器２４０の出力における論理レベル１は、スイッチＳＷ４の開状態を生じさせる。
【0062】
逆に、受信器２４０の入力におけるシグナリングがＶＳＵＰＰＬＹ１／２未満であるとき、受信器２４０の出力は論理レベル０にあり、これはｅＵＳＢ２デバイス２０２についての論理レベル０を表す。受信器２４０の出力における論理レベル０は、導体２０７上に接地基準３０４を提供するためにスイッチＳＷ４を閉じ、これはｅＵＳＢ２デバイス２０４についての論理レベル０を表す。受信器２４０の出力における論理レベル０は、スイッチＳＷ３の開状態を生じさせる。
【0063】
同様に、受信器２４２の入力におけるシグナリングがＶＳＵＰＰＬＹ１／２を超えるとき、受信器２４２の出力は論理レベル１にあり、これはｅＵＳＢ２デバイス２０２についての論理レベル１を表す。受信器２４２の出力における論理レベル１は、導体２０９上にＶＳＵＰＰＬＹ２を提供するためにスイッチＳＷ５を閉じ、これはｅＵＳＢ２デバイス２０４についての論理レベル１を表す。受信器２４２の出力における論理レベル１は、スイッチＳＷ６の開状態を生じさせる。
【0064】
逆に、受信器２４２の入力におけるシグナリングがＶＳＵＰＰＬＹ１／２未満であるとき、受信器２４２の出力は論理レベル０にあり、これはｅＵＳＢ２デバイス２０２についての論理レベル０を表す。受信器２４２の出力における論理レベル０は、導体２０９上に接地基準３０４を提供するためにスイッチＳＷ６を閉じ、これはｅＵＳＢ２デバイス２０４についての論理レベル０を表す。受信器２４２の出力における論理レベル０は、スイッチＳＷ５の開状態を生じさせる。また、導体２１３上でディセーブル信号、例えば論理０を受信することに応答して、スイッチＳＷ７及びＳＷ８は、変換回路要素３４８及び３５０をそれぞれ導体２０７及び２０９から切り離すために、閉状態から開状態へと遷移する。
【0065】
図４は、説明する例に従った信号調整器回路要素４０８を示す。信号調整器回路要素４０８は、図１の信号調整器回路要素１０８及び図２の信号調整器回路要素２０８の例示の実装である。信号調整器回路要素４０８は、スイッチＳＷ１及びＳＷ２、スイッチＳＷ９及びＳＷ１０、並びに信号ブースタ回路要素２２０を含む。
【0066】
導体２１１の信号線４０１が、スイッチＳＷ１及びＳＷ２それぞれの第１の端子に結合され、導体２１１の信号線４０３が、スイッチＳＷ９及びＳＷ１０それぞれの第１の端子に結合される。スイッチＳＷ１の第２の端子が導体２０３に結合され、スイッチＳＷ１の第３の端子が、導体２０７とスイッチＳＷ９の第２の端子とに結合される。スイッチＳＷ９の第３の端子が信号ブースタ回路要素２２０に結合される。スイッチＳＷ２の第２の端子が導体２０５に結合され、スイッチＳＷ２の第３の端子が、導体２０９とスイッチＳＷ１０の第２の端子とに結合される。スイッチＳＷ１０の第３の端子が信号ブースタ回路要素２２０に結合される。
【0067】
導体２１１の信号線４０１及び４０３上のイネーブル信号、例えば論理１、に応答して、スイッチＳＷ１、ＳＷ２、ＳＷ９、及びＳＷ１０は、開状態から閉状態へと遷移する。閉じたスイッチＳＷ１及びＳＷ９は、導体２０３及び２０７を信号ブースタ回路要素２２０に結合し、閉じたスイッチＳＷ２及びＳＷ１０は、導体２０５及び２０９を信号ブースタ回路要素２２０に結合する。これにより、信号ブースタ回路要素２２０の動作をイネーブルする。
【0068】
図５は、説明する例に従った信号ブースタ回路要素５２０の概略図を示す。信号ブースタ回路要素５２０は、図２及び図４の信号ブースタ回路要素２２０の例示の実装である。信号ブースタ回路要素５２０は、遷移検出器回路５００及び５０２、電流源５０４及び５０６、並びにスイッチＳＷ１１及びＳＷ１２を含む。一例において、遷移検出回路５００は、データ＋及びデータ－の差動信号を（例えば、ｅＤＰ０及びｅＤＭ０ピンから、又は、ｅＤＰ１及びｅＤＭ１ピンから）受信し、それらから、差動信号の立上りエッジを検出するための、バス２０１に結合された第１及び第２の入力を有する差動比較器である。同様に、遷移検出回路５０２は、データ＋及びデータ－の差動信号を受信し、それらから、差動信号の立下りエッジを検出するための、バス２０１に結合された第１及び第２の入力を有する差動比較器である。
【0069】
遷移検出器回路５００の出力が、スイッチＳＷ１１の第１の端子に結合される。スイッチＳＷ１１の第２の端子が電流源５０４の出力に結合され、スイッチＳＷ１１の第３の端子が、信号ブースタ回路要素２２０の動作の間に、ｅＤＰ０及びｅＤＰ１ピンからシグナリングを受信するために、バス２０１に結合される。同様に、遷移検出器回路５０２の出力が、スイッチＳＷ１２の第１の端子に結合される。スイッチＳＷ１２の第２の端子が電流源５０６の出力に結合され、スイッチＳＷ１２の第３の端子が、信号ブースタ回路要素２２０の動作の間に、ｅＤＭ０及びｅＤＭ１ピンからシグナリングを受信するために、バス２０１に結合される。
【0070】
バス２０１上の差動信号の立上りエッジを検出すると、遷移検出器回路５００はスイッチＳＷ１１を閉じる信号を出力する。これに応答して、電流源５０４は、導体上の立上りエッジをブーストするために、（高速シグナリングの方向に応じて）導体２０３又は２０７へと電流を供給する。立上りエッジが検出されないとき、遷移検出器回路５００は、バス２０１からの電流源５０４を切断するためにスイッチＳＷ１１を開く信号を出力する。
【0071】
バス２０１上の差動信号の立下りエッジを検出すると、遷移検出器回路５０２はスイッチＳＷ１２を閉じる信号を出力する。これに応答して、電流源５０６は、導体上の立下りエッジをブーストするために、（高速シグナリングの方向に応じて）導体２０５又は２０９からの電流をシンクする。立下りエッジが検出されないとき、遷移検出器回路５０２は、バス２０１からの電流源５０６を切断するためにスイッチＳＷ１２を開く信号を出力する。
【0072】
別の例において、電流源５０４及び５０６は調整可能な電流源である。例えば、状態検出器及びコントローラ回路要素２１０（又は１１０）は、電流源５０４及び５０６を介して提供されるブースト電流を判定するためにバス２０１上のインピーダンスを感知する回路要素（図示せず）を含み得る。また、いくつかの例において、信号ブースタ回路要素５２０は、高速パケットがバス２０２上で送信されるときのみトリガされる。そうでない場合、信号ブースタ回路要素はアイドルである。
【0073】
注入された電流は、信号の伝送距離を増加できるように、バス２０１を介していずれかの方向に進行する信号の立上り及び立下り時間を改善させる。パケットリピータは、ジッタ及びスキューを追加し、パケットビットの開始を切り捨て得、パケットの端部においてドリブルビットを追加し得る。しかしながら、信号ブースタ回路要素５２０は、これらの制約のうちの一つ又は複数なしに、実装され得る。
【0074】
図６は、説明する例に従ったＬ１回路要素６１６を示す。Ｌ１回路要素６１６は、図２のＬ１回路要素２１６の例示の実装である。Ｌ１回路要素６１６は、クロック及びデータリカバリ（ＣＤＲ）回路６００及びＦＳＭ６０２を含む。ＣＤＲ回路６００は、クロック、例えば４８０メガヘルツ（ＭＨｚ）クロックを、バス２０１上の一つ又は複数のパケットから導出し、Ｌ１状態の検出に用いるためにＦＳＭ６０２に提供する。
【0075】
ＣＤＲ回路６００は、受信器６０４、電流源６０６及び６０８、差動増幅器６１０、比較器６１２及び６１４、遅延回路６１８、スイッチＳＷ１３～ＳＷ１５、キャパシタＣ１及びＣ２、並びに抵抗器Ｒ１及びＲ２を含む。一例において、遅延回路６１８は遅延線であり、キャパシタＣ１及びＣ２は同じ静電容量を有し、抵抗器Ｒ１及びＲ２は同じ抵抗値を有し、受信器６０４は、その出力において信号を生成するためにその２つの入力における信号を比較する、差動受信器である。例えば、ｅＤＰ０ピンにおける信号がｅＤＭ０ピンにおける信号を超えるとき、出力信号は論理レベル１であり、超えない場合、出力信号は論理レベル０である。同様に、ｅＤＰ１ピンにおける信号がｅＤＭ１ピンにおける信号を超えるとき、出力信号は論理レベル１であり、超えない場合、出力信号は論理レベル０である。また、スイッチＳＷ１３～ＳＷ１５は、ＦＥＴ、ＢＪＴ、又はそれらの組み合わせであり得る。
【0076】
ＦＳＭ６０２は、デジタル論理６２２及びカウンタ６２４を含む。論理６２２は、Ｌ１状態を示すために用いられるパケット識別子（ＰＩＤ）を検出するために用いられる。一つ又は複数の追加のＰＩＤを検出することなどの、他の機能を行なうための追加の論理（図示せず）がＦＳＭ６０２に含められ得る。カウンタ６２４は、受信器６０４の出力に結合され、データバス２０１上の一つ又は複数のパケットからＰＩＤを検出する際に支援する。ＦＳＭ６０２は、論理ゲート、組み合わせ論理、フリップフロップ、リレー、抵抗器、プログラム可能論理デバイス、及び／又は、プログラム可能論理コントローラのうちの一つ又は複数、或いはそれらの組み合わせを含み得る。ＦＳＭ６０２はまた、バス２０１上の通信から情報を受動的に検出するが、通信プロトコル交換には能動的に関与しない。
【0077】
図示されるように、受信器６０４の出力がスイッチＳＷ１３及びＳＷ１４のそれぞれの第１の端子に、並びに、ＦＳＭ６０２の入力に、結合される。スイッチＳＷ１３の第２の端子が電流源６０６の出力に結合され、スイッチＳＷ１３の第３の端子が、キャパシタＣ１の第１の端子、差動増幅器６１０の非反転入力、及び、比較器６１４の非反転入力に結合される。キャパシタＣ１の第２の端子が、接地基準６２０（本明細書では接地６２０とも呼ぶ）に結合される。
【0078】
抵抗器Ｒ１及びＲ２並びに差動増幅器６１０は、電圧増倍器を、この場合は電圧ダブラを形成するために、共に結合される。すなわち、差動増幅器６１０の反転入力は、抵抗器Ｒ１及びＲ２のそれぞれの第１の端子に結合される。抵抗器Ｒ１の第２の端子が接地６２０に結合され、抵抗器Ｒ２の第２の端子が差動増幅器６１０の出力に結合される。
【0079】
比較器６１２の反転入力が、差動増幅器６１０の出力にも結合される。比較器６１２の非反転入力が、比較器６１４の非反転入力、スイッチＳＷ１５及びキャパシタＣ２のそれぞれの第１の端子、及び、スイッチＳＷ１４を介した電流供給６０８の出力に結合される。キャパシタＣ２及びスイッチＳＷ１５のそれぞれの第２の端子は、接地６２０に結合される。比較器６１２の出力が遅延回路６１８の入力に結合され、遅延回路６１８の出力がスイッチＳＷ１５の第３の端子に結合される。最終的に、比較器６１４の出力がＦＳＭ６０２の別の入力に結合され、データバス２０１上の一つ又は複数のパケットからＰＩＤを検出する際に支援する。
【0080】
ＣＤＲ回路６００の動作を、図７に図示される例示のシグナリング図７００を参照して説明する。シグナリング図７００は、受信器６０４の入力において提供される差動信号７０２及び７０４を示す。一例において、信号７０２はｅＤＰ０ピンから導体２０３上に提供される信号であり、信号７０４はｅＤＭ０ピンから導体２０５上に提供される信号である。代替として、信号７０２はｅＤＰ１ピンから導体２０７上に提供される信号であり、信号７０４はｅＤＭ１ピンから導体２０９上に提供される信号である。わかりやすくするために、Ｌ１回路要素６１６の動作を、高速シグナリングをｅＵＳＢ２デバイス２０４に送信するｅＵＳＢ２デバイス２０２を参照して説明し、シグナリングはｅＵＳＢ２パケットを含む。したがって、信号７０２はｅＤＰ０信号７０２と呼ばれ、信号７０４はｅＤＭ０信号７０４と呼ばれる。
【0081】
第１のパケットのパケットの端部（ＥＯＰ）が、７０６に示される。ＥＯＰに続き、７０８にＳＥ０（シングルエンドゼロ）が示される。ＳＥ０状態は、ｅＤＰ０信号７０２及びｅＤＭ０信号７０４の両方によって示され、この例では、論理レベル０又は低状態である。ＳＥ０状態は、次のパケットの開始直前であり、ＳＹＮＣパターン７１０の開始は次のパケットの開始を示す。ＣＤＲ回路６００は、４８０ＭＨｚクロックを生成するためにＳＹＮＣパターン７１０を用いる。
【0082】
ＳＥ０状態の間に、Ｌ１回路要素６１６はリセットされる。例えばＦＳＭ２２４は、ＳＥ０状態を検出し、イネーブル／リセット信号を導体２１５でＬ１回路要素６１６に送信する。イネーブル／リセット信号に応答して、ＦＳＭ６０２は、論理６２２を開始状態にリセットし、カウンタ６２４をリセットし、これがＦＳＭ６０２のクロックをリセットする。また、例示の実装において、電流源６０６及び６０８は、ＳＹＮＣパターンの開始においてオフ状態（ＯＦＦ）である。更なる例において、ＦＳＭ２２４は、最初に信号調整器回路要素２１０をイネーブルするときのみＬ１回路要素６１６をイネーブル／リセットするため、回路要素２１０及び６１６は同時に動作可能である。後続のＳＥ０状態は、ＦＳＭ６０２に含まれる論理（図示せず）によって検出され、この検出はＬ１回路要素６１６のリセットにつながる。
【0083】
ＳＹＮＣパターン７１０の第１のＳＹＮＣビットの開始は７１２に示される。その後、ｅＤＰ０信号７０２がｅＤＭ０信号７０４よりも大きくなるように遷移する（それによって、受信器６０４の出力が論理１に遷移する）ごとに、カウンタ６２４はＳＹＮＣビットの数をカウントするために増加する。スイッチＳＷ１３及びＳＷ１４は、受信器６０４の出力における論理１に応答して閉じる。しかしながら、電流源６０６及び６０８が、それらに結合されたそれぞれのキャパシタＣ１及びＣ２を充電するためにオン状態（ＯＮ）にあるかどうかは、カウンタ値に依存する。
【0084】
すなわち、７１６において、電流源６０６は、カウンタ６２４が第１のＳＹＮＣビットをカウントした後、及び／又は、カウンタ６２４が第１のＳＹＮＣビットをカウントすることに応答して、ＯＮにされる。これは、スイッチＳＷ１３が閉じたときに電流源６０６がキャパシタＣ１を充電するのを可能にする。電流源６０６は７１８において、カウンタ６２４が第３のＳＹＮＣビットをカウントした後、及び／又は、カウンタ６２４が第３のＳＹＮＣビットをカウントすることに応答して、ＯＦＦにされる。この時点までにキャパシタＣ１は、キャパシタＣ１を横切る電圧Ｖ１を生成するのに十分な時間量で充電されている。
【0085】
電圧Ｖ１は、比較器６１４の反転入力において基準電圧として提供される。電圧Ｖ１はまた、差動増幅器６１０の非反転入力にも提供され、差動増幅器６１０の出力において２×Ｖ１の電圧を生成する。電圧２×Ｖ１は、比較器６１２の反転入力において基準電圧として提供される。基準電圧Ｖ１及び２×Ｖ１の精度は、キャパシタＣ１上でのリークによって制限される。
【0086】
７２０において、電流源６０８は、カウンタ６２４が第７のＳＹＮＣビットをカウントした後、及び／又は、カウンタ６２４が第７のＳＹＮＣビットをカウントすることに応答して、ＯＮにされる。電流源６０８と６０６との間の電流比Ｉｘ対Ｉ（Ｉｘ／Ｉ）は、電流源６０６をＯＦＦにすることと電流源６０８をＯＮにすることとの間の遅延を補償するために、クロック周波数を調整するために用いられる。電流源６０８のターンＯＮは、スイッチＳＷ１４が閉じたときにキャパシタＣ２の充電を可能にし、また更に、比較器６１４の出力において４８０ＭＨｚクロック信号（ＣＬＫ）を生成するために、比較器６１２及び６１４並びにスイッチＳＷ１５の動作をイネーブルする。一般に、信号７０２及び７０４からのタイミング情報は、キャパシタＣ２を横切る電圧ＶＲＡＭＰの形態で保存される。
【0087】
より詳細には、キャパシタＣ２が充電する際、ランプ電圧ＶＲＡＭＰは、上昇し、比較器６１２及び６１４のそれぞれの非反転入力に提供される。ＶＲＡＭＰ＜Ｖ１の間、ＣＬＫは低であり、比較器６１２から出力されるリセット信号（ＲＥＳＥＴ）は低である。低いＲＥＳＥＴは、スイッチＳＷ１５を開のままにさせる。ＶＲＡＭＰがＶ１を超えるとき、ＣＬＫは高になる。ＶＲＡＭＰが２×Ｖ１を超えるとき、ＲＥＳＥＴは高になる。
【0088】
遅延回路要素６１８によって遅延が生成された後、高ＲＥＳＥＴはスイッチＳＷ１５を閉じる。これに応答して、キャパシタＣ２はＶＲＡＭＰの放電及びプルダウンを開始する。ＶＲＡＭＰが２×Ｖ１より低くなるとき、ＲＥＳＥＴは低になる。しかしながら、低ＲＥＳＥＴは、ＶＲＡＭＰをＶ１より低くし、ＣＬＫを引き下げるのに十分な時間だけ遅延される。低ＲＥＳＥＴがスイッチＳＷ１５に提供されると、ＳＷ１５は、キャパシタＣ２が次のＣＬＫパルスを生成するための再充電を開始できるようにするために、開状態に遷移する。
【0089】
図７には示されていないが、電流パケットのＰＩＤは、ＳＹＮＣパターン７１０が終了した後に開始する。ＦＳＭ６０２は、受信器６０４及びＣＬＫから両方の出力信号を受信する。ＣＬＫは、低電力状態に入ったことを示すＰＩＤを検出するように論理６２２をイネーブルするために、受信器６０４からの出力信号をサンプリングするために用いられる。例えば、Ｌ１状態に入ったことは、ＥＸＴ ＰＩＤ １０１０によって示される。論理６２２は、ＥＸＴ ＰＩＤの検出に失敗すると終了する。これに応答して、Ｌ１回路要素６１６はリセットされ、次のパケットを待つ。しかしながら、論理６２２がＥＸＴ ＰＩＤを検出した場合、Ｌ１回路要素６１６は、リセットし、ＦＳＭ６０２の追加の論理（図示せず）を用いてＳＵＢ ＰＩＤ及びＡＣＫ ＰＩＤの検出を試みる。ＦＳＭ６０２がＳＵＢ ＰＩＤ又はＡＣＫ ＰＩＤの検出に失敗した場合、Ｌ１回路要素６１６はリセットされ、次のパケットを待つ。ＥＸＴ ＰＩＤ、ＳＵＢ ＰＩＤ、及びＡＣＫ ＰＩＤを検出すると、ＦＳＭ６０２は、Ｌ１状態に有効に入ったことを示すために、導体２１５上で、例えば論理１を用いて、ＦＳＭ２２４にシグナリングする。
【0090】
図８は、Ｌ１状態を検出するＬ１回路要素６１６からのシミュレーション結果を示すシグナリング図８００を示す。シグナリング図８００は、複数のパケットを搬送するｅＤＰ及びｅＤＭ信号８０２、ｅＤＰ及びｅＤＭ信号８０２によって通信されるパケットから生成されるＣＬＫ信号８０４、並びに、導体２１５上の信号８０６を示す。ｅＤＰ及びｅＤＭ信号８０２並びにＣＬＫ信号８０４の分解セグメント８０８が、第１のパケットのＥＸＴ ＰＩＤ ８１２を検出するために用いられる生成されるＣＬＫ信号８１０、第２のパケットのＳＵＢ ＰＩＤ ８１６を検出するために用いられる生成されるＣＬＫ信号８１４、及び、第３のパケットのＡＣＫ ＰＩＤ ８２０を検出するために用いられる生成されるＣＬＫ信号８１８を示す。ＡＣＫ ＰＩＤが検出された後、ＦＳＭ６０２はＬ１状態に入るために、導体２１５上でＦＳＭ６２４に論理１を送信する（８２４に示される）。この例において、８２２において示されるように、ＦＳＭ６０２は、ＡＣＫ ＰＩＤがＬ１検出をシグナリングした後、１０マイクロ秒待機する。しかしながら他の例において、この待機期間は異なるか、又は待機期間はない。
【0091】
図９は、信号調整器回路要素と、レベルシフタ回路要素と、状態検出器及びコントローラ回路要素とを含む中間デバイスを動作させるための、例示の方法９００のフローチャートである。一例において、方法９００は、図１を参照して説明した中間デバイス１０６によって行なわれる。別の例において、方法９００は、図２を参照して説明した中間デバイス２０６によって行なわれる。更に別の例において、方法９００は、説明する例に従った中間デバイスの機能性又は動作可能性の一部又はいくつかのみを実装し、また方法９００は、動作の１つの例示の方法を示す。わかりやすくするために、方法９００は、図２～図８を参照して上記で説明したように、例示の中間デバイス２０６を参照して説明する。
【0092】
方法９００によれば、状態検出器及びコントローラ回路要素２１０は、受信器２２８～２３８のうちの一つ又は複数を用いて、バス２０１から信号を受信し、信号からバス状態又は通信の状態を検出するために、ブロック９０２においてデジタルＦＳＭ２２２を動作させる。バス状態を検出することは、ブロック９０４において、受信器回路要素において受信した信号から第１のデータレート又は第２のデータレートを検出することを含む。この例において、ＦＳＭ２２４は、ブロック９０４において、高速（ＨＳ）データレートが検出されたかどうかを判定する。ＦＳＭ２２４は高速データレートを検出していないが、代わりに低速又は全速データレートを検出した場合、ＦＳＭ２２４は、ブロック９０６において、レベルシフタ回路要素２１２の動作をイネーブルする。レベルシフタ回路要素２１２は、信号の電圧レベルを第１の電圧レベルから第２の電圧レベルへシフトするためのものである。一例において、レベルシフタ回路要素は、例示のレベルシフタ回路要素３１２に従って実装及び動作される。レベルシフタ回路要素２１２を動作させる間、方法９００はまた、必要に応じて他のバス状態の検出を可能にするために、ブロック９０２において、データレートの検出を含むデジタルＦＳＭ２２２の動作を続行する。
【0093】
ＦＳＭ２２４が高速データレートを検出した場合、ＦＳＭ２２４は、ブロック９０８において信号調整器回路要素２０８の動作、及びブロック９１０においてＬ１回路要素２１６の動作をイネーブルする。一例において、信号調整器回路要素は、例示の信号調整器回路要素４０８及びＨＳ信号ブースタ５２０に従って実装及び動作され、Ｌ１回路要素は、例示のＬ１回路要素６１６に従って実装及び動作される。例えば、信号調整器回路要素２０８を動作させることは、信号のエッジをブーストするためである。また、一例において、Ｌ１回路要素２１６を動作させることは、ブロック９１２においてＬ１状態を検出するためである。例えば、Ｌ１回路要素２１６を動作させることは、例えば、信号内で通信されるパケット内のそれぞれの同期（ＳＹＮＣ）パターンを用いるＣＤＲ回路６００によって、クロック信号を生成することを含む。また、Ｌ１状態を検出することは、有限状態機械、例えばＦＳＭ６２２、にクロック信号を提供することと、クロック信号を使用して、有限状態機械によって、一連のパケットにおいてＥＸＴ ＰＩＤ、ＳＵＢ ＰＩＤ、及びＡＣＫ ＰＩＤの指示を検出することとを含む。
【0094】
ブロック９１２において、Ｌ１状態が検出されない場合、方法９００は、ブロック９０８において信号調整器回路要素２０８を、及び、ブロック９１０においてＬ１回路要素２１６を、動作させることで継続する。Ｌ１状態が検出された場合、中間デバイス２０６はブロック９１４において低電力状態で動作する。低電力状態は、信号調整器回路要素２０８の最小ディセーブルを含む。低電力状態は、ブロック９１６においてＬ１再開状態が検出されるまで続行する。Ｌ１再開状態が検出されるとき、方法９００は、必要に応じて他のバス状態の検出を可能にするために、ブロック９０２において、データレートの検出を含むデジタルＦＳＭ２２２の動作で継続する。
【0095】
信号調整器回路要素２０８又はレベルシフタ回路要素２１２を動作させる間、デジタルＦＳＭ２２２はまた、ブロック９１８においてｅＳＥ１回路要素２１８の動作もイネーブルする。ｅＳＥ１回路要素２１８を動作させることは、ブロック９２０において、信号から一つ又は複数のｅＳＥ１状態を検出するためである。一例においてｅＳＥ１回路要素２１８は、ブロック９２０においてｅＳＥ１状態が検出されるまで、動作を続行することができる。検出されると、デジタルＦＳＭ２２２は、ブロック９２２及び９２４において、レベルシフタ回路要素２１２又は信号調整器回路要素２０８のうちの１つ又は両方をディセーブルすることができる。方法９００は、データレートの検出を含み、他のバス状態の検出を必要に応じて可能にするために、ブロック９０２における、デジタルＦＳＭ２２２の動作で継続することができる。
【0096】
図１０は、信号調整器回路要素と、レベルシフタ回路要素と、状態検出器及びコントローラ回路要素とを含む中間デバイスを動作させるための、例示の方法１０００のフローチャートである。一例において、方法１０００は、図１を参照して説明した中間デバイス１０６によって行なわれる。別の例において、方法１０００は、図２を参照して説明した中間デバイス２０６によって行なわれる。更に別の例において、方法１０００は、説明する例に従った中間デバイスの機能性又は動作可能性の一部又はいくつかのみを実装し、また方法１０００は、動作の１つの例示の方法を示す。わかりやすくするために、方法１０００は、図２～図８を参照して上記で説明したように、例示の中間デバイス２０６を参照して説明する。
【0097】
方法１０００によれば、状態検出器及びコントローラ回路要素２１０は、受信器２２８～２３４のうちの一つ又は複数を用いてバス２０１から信号を受信し、信号からバス状態又は通信の状態を検出するために、ブロック１０００においてデジタルＦＳＭ２２２を動作させる。この例において、デジタルＦＳＭ２２２は低速又は全速データレートを能動的に検出しない。したがって、ブロック１００４において、高速データレートが検出されていないとき、ＦＳＭ２２２はレベルシフタ回路要素２１２をイネーブルする。
【0098】
しかしながら、バス状態を検出することは、ブロック１００６において、受信器回路要素において受信した信号から高速（ＨＳ）データレートを検出することを含む。ＦＳＭ２２４が高速データレートを検出しない場合、ブロック１００４において、レベルシフタ回路要素２１２の動作は続行する。一例において、レベルシフタ回路要素は、例示のレベルシフタ回路要素３１２に従って実装及び動作される。
【0099】
ＦＳＭ２２４が高速データレートを検出した場合、ＦＳＭ２２４は、ブロック１００８において信号調整器回路要素２０８の動作、ブロック１０１０においてＬ１回路要素２１６の動作、及び、ブロック１０１８においてｅＳＥ１回路要素を、イネーブルする。一例において、信号調整器回路要素は、例示の信号調整器回路要素４０８及びＨＳ信号ブースタ５２０に従って実装及び動作され、Ｌ１回路要素は、例示のＬ１回路要素６１６に従って実装及び動作され、ｅＳＥ１回路要素は、例示のｅＳＥ１回路要素２１８に従って実装及び動作される。例えば、Ｌ１回路要素２１６を動作させることは、ブロック１０１２においてＬ１状態を検出するためであり、ｅＳＥ１回路要素２１８は、ブロック１０２０において一つ又は複数のｅＳＥ１状態を検出するためである。例えば、Ｌ１回路要素２１６を動作させることは、例えば、信号内で通信されるパケット内のそれぞれの同期（ＳＹＮＣ）パターンを用いるＣＤＲ回路６００によって、クロック信号を生成することを含む。また、Ｌ１状態を検出することは、有限状態機械、例えばＦＳＭ６２２、にクロック信号を提供することと、クロック信号を用いて、有限状態機械によって、一連のパケットにおいてＥＸＴ ＰＩＤ、ＳＵＢ ＰＩＤ、及びＡＣＫ ＰＩＤの指示を検出することとを含む。
【0100】
ブロック１０１２において、Ｌ１状態が検出される場合、中間デバイス２０６は低電力状態で動作する。低電力状態は、最小限でも、ブロック１０２６において、信号調整器回路要素２０８をディセーブルすることを含む。しかしながら、この例では、低電力状態は、ブロック１０１４において、デジタルＦＳＭ２２２がレベルシフタ回路要素２１２の動作をイネーブルすることを含む。低電力状態は、ブロック１０１６においてＬ１再開状態が検出されるまで続行する。Ｌ１再開状態が検出されると、方法１０００は、ブロック１０１０において信号調整器回路要素２０８の動作をイネーブルし、また、レベルシフタ回路要素２１２をディセーブルする。また、いくつかの例において、Ｌ１状態が検出されるとき、ｅＳＥ１回路要素２１８もディセーブルされる。
【0101】
ｅＳＥ１回路要素２１８を動作させることは、ブロック１０２０において、信号から一つ又は複数のｅＳＥ１状態を検出するためである。一例において、ｅＳＥ１回路要素２１８は、ブロック１０２０においてｅＳＥ１状態の開始が検出されるまで、及び、ブロック１０２４において高速データレートの終わりが検出されるまで、動作を続行することができる。検出されると、デジタルＦＳＭ２２２は、ブロック１０２２において、信号調整器回路要素２０８の動作をディセーブルし、ブロック１００４において、レベルシフタ回路要素２１２の動作をイネーブルする。方法１０００は、ブロック１００６において、高速データレートの検出を可能にするために、デジタルＦＳＭ２２２の動作で継続することができる。ブロック１０２０及び１０２４において、ｅＳＥ１状態及び高速終わりを検出すると、デジタルＦＳＭ２２２は、Ｌ１回路要素２１６及びｅＳＥ１回路要素２１８をディセーブルすることもできる。
【0102】
本説明及び特許請求の範囲において、「含む(including)」及び「有する(having)」という用語並びにそれらの変形は、特に指定されていない限り「含む(comprising)」という用語と同様に包括的である。加えて、「結合する」又は「結合された」という用語は、間接的又は直接の電気的又は機械的接続を意味する。この用語は、本説明と一貫する機能関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或るアクションを行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合されるか、又は第２の例において、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変更しない場合にデバイスＡが介在する構成要素Ｃを介してデバイスＢに結合され、デバイスＢはデバイスＡによって生成される制御信号を介してデバイスＡによって制御される。
【0103】
或るタスク又は機能を行なう「ように構成された」デバイスは、その機能を行なうために製造業者による製造時に構成（例えば、プログラム及び／又はハードワイヤード）され得、及び／又は、その機能並びに／或いは他の付加的な又は代替の機能を行なうために製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介し得、ハードウェア構成要素の構築及び／又はレイアウト並びにデバイスの相互接続を介し得、又は、それらの組み合わせを介し得る。
【0104】
本明細書において特定の構成要素を含むものとして説明される回路又はデバイスは、代わりに、説明される回路要素又はデバイスを形成するためにそれらの構成要素に結合されるように適合され得る。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタなど）、及び／又は、一つ又は複数のソース（電圧源及び／又は電流源など）を含むものとして説明される構造は、代わりに、単一の物理デバイス内の半導体要素（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）のみを含み得、また、製造時又は製造後のいずれかに、エンドユーザ及び／又は第三者などによって、説明される構造を形成するために受動要素及び／又はこういったソースの少なくともいくつかに結合するように適合され得る。
【0105】
本明細書で説明する回路は、構成要素の交換に先立って利用可能な機能性と少なくとも部分的に同様の機能性を提供するために交換された構成要素を含むように再構成可能である。抵抗器として示される構成要素は、特に指定されていない限り、概して、図示された抵抗器によって表される或る量のインピーダンスを提供するために、直列及び／又は並列に結合される任意の一つ又は複数の要素を表す。例えば、本明細書において単一構成要素として図示及び説明される抵抗器又はキャパシタは、代わりに、それぞれ、同じノード間に並列に結合された複数の抵抗器又はキャパシタであり得る。例えば、本明細書において単一構成要素として図示及び説明される抵抗器又はキャパシタは、代わりに、それぞれ、単一の抵抗器又はキャパシタと同じ２つのノード間に直列に結合された複数の抵抗器又はキャパシタであり得る。
【0106】
上記では特定のトランジスタ構造を参照しているが、代わりに他のトランジスタ又はデバイス構造を用い得る。例えば、わずかな追加の変更で、又は追加の変更なしに、ｎ型ＭＯＳＦＥＴの代わりにp型ＭＯＳＦＥＴを用い得る。また、他のタイプのトランジスタ（バイポーラトランジスタ、ＮＰＮ又はＰＮＰなど）を、図示されたトランジスタの代わりに利用し得る。キャパシタは、異なるデバイス構造（平行板キャパシタを形成するために互いを介して形成される金属構造など）を用いて実装され得るか、又は、半導体基板表面により近いか又はより遠い層（金属又はドープされた半導体）上に形成され得る。
【0107】
本明細書で用いられる場合、「端子」、「ノード」、「相互接続」、及び「ピン」という用語は、交換可能に用いられる。特段の具体的な記載がない限り、これらの用語は、概して、デバイス要素、回路要素、集積回路、デバイス又は他の電子機器又は半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。
【0108】
前述の説明における「接地」という語句の使用は、本明細書の教示に適用可能であるか又は適した、シャーシ接地、接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は任意の他の形態の接地接続を含む。特に指定されていない限り、値に先行する「約」、「およそ」、又は「実質的に」という用語は、示された値の＋／－１０パーセントを意味する。
【0109】
特許請求の範囲において、説明する例における改変が可能であり、他の例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】