特表 2023-516781 検査対象欠陥パターンの優先順位付け装置、順位付け方法及び記憶媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-04-20

(54)【発明の名称】検査対象欠陥パターンの優先順位付け装置、順位付け方法及び記憶媒体

(51)【国際特許分類】

   G01N 21/88 20060101AFI20230413BHJP

   G01N 21/956 20060101ALI20230413BHJP

   H01L 21/66 20060101ALI20230413BHJP

【ＦＩ】

G01N21/88 J

G01N21/956 A

H01L21/66 J

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022554248

(86)(22)【出願日】2020-05-19

(85)【翻訳文提出日】2022-09-07

(86)【国際出願番号】 CN2020090995

(87)【国際公開番号】W WO2021184526

(87)【国際公開日】2021-09-23

(31)【優先権主張番号】202010202830.8

(32)【優先日】2020-03-20

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522261477

【氏名又は名称】上海集成電路研発中心有限公司

【氏名又は名称原語表記】ＳＨＡＮＧＨＡＩ ＩＣ Ｒ ＆ Ｄ ＣＥＮＴＥＲ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ． ４９７， Ｇａｏｓｉ Ｒｏａｄ， Ｚｈａｎｇｊｉａｎｇ Ｈｉ－Ｔｅｃｈ Ｐａｒｋ， Ｐｕｄｏｎｇ Ｓｈａｎｇｈａｉ ２０１２１０， Ｃｈｉｎａ

(71)【出願人】

【識別番号】522261488

【氏名又は名称】上海先綜検測有限公司

【氏名又は名称原語表記】ＳＨＡＮＧＨＡＩ ＡＬＩＴＥＣＳ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ４０６－Ａ， ４ｔｈ Ｆｌｏｏｒ Ｎｏ． ４４４ Ｅａｓｔ Ｊｉａｎｇｗａｎ Ｒｏａｄ， Ｈｏｎｇｋｏｕ Ｄｉｓｔｒｉｃｔ Ｓｈａｎｇｈａｉ ２０００８１， Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】小林 尚弘

(72)【発明者】

【氏名】盧 意飛

(72)【発明者】

【氏名】趙 宇航

(72)【発明者】

【氏名】李 銘

(72)【発明者】

【氏名】黄 寅

【テーマコード（参考）】

2G051

4M106

【Ｆターム（参考）】

2G051AA51

2G051AB02

2G051ED01

4M106AA01

4M106AA09

4M106CA39

4M106DJ20

4M106DJ27

(57)【要約】

本発明は、検査対象欠陥パターンの優先順位付け装置、順位付け方法及び記憶媒体を提供する。当該優先順位付け装置は、欠陥検査結果読み取りモジュールと、欠陥検査結果解析モジュールと、レイアウトデータ読み取りモジュールと、レイアウトデータ解析モジュールと、レイアウトデータセル解析モジュールと、データ処理解析モジュールと、欠陥位置重要度判断モジュールと、データ処理解析モジュールとディスプレイとの間に接続される画面表示制御モジュールと、データ処理解析モジュールとキーボードとの間に接続されるキーボード制御モジュールとを含む。本発明は、検査装置から出力される検査対象欠陥パターンと半導体装置のオリジナルデザインレイアウトの階層構造情報を比較することによって、検査対象欠陥パターンの優先順位付けを獲得する。

【特許請求の範囲】

【請求項1】

少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成される検査対象の欠陥パターンの優先順位付け装置であって、
検査対象の欠陥パターンを読み取るための欠陥検査結果読み取りモジュールと、
前記欠陥検査結果読み取りモジュールから送られた前記欠陥パターンを受け取り、少なくとも欠陥パターンの欠陥座標、欠陥対象レイヤー、及び欠陥種類を含む欠陥パターン情報を読み取る欠陥検査結果解析モジュールと、
前記検査対象のオリジナルデザインレイアウトデータを受け取るレイアウトデータ読み取りモジュールと、
前記デザインレイアウトを受け取って前記欠陥対象レイヤーの構造及びレイアウト座標を読み取るレイアウトデータ解析モジュールと、
前記オリジナルデザインレイアウトデータに対し、階層構造を有する前記オリジナルデザインレイアウトデータに対し全ての基本セルの種類及び各基本セルの配置数を抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置される配置数を抽出し、全ての基本セルと疑似セルの配置数を記録するレイアウトデータセル解析モジュールと、
前記検査対象の欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし、欠陥パターンの影響のある基本セルと疑似セルを欠陥危険セルとして判定するデータ処理解析モジュールと、
前記データ処理解析モジュールから出力された欠陥危険セル及び前記レイアウトデータ解析モジュールから出力された基本セル配置数と疑似セル配置数に基づき、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度順位付けを行い、前記配置数が多ければ多いほど、前記重要度順位付けを高くする欠陥位置重要度判断モジュールと、を含むことを特徴とする検査対象欠陥パターンの優先順位付け装置。

【請求項2】

前記検査重要度順位付けの結果に基づき、検査重要度の高いものを優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査することを特徴とする請求項１に記載の検査対象欠陥パターンの優先順位付け装置。

【請求項3】

前記データ処理解析モジュールと接続し、全ての前記欠陥パターンと前記欠陥危険セルと前記重要度を格納するための記憶モジュールを更に含むことを特徴とする請求項１に記載の検査対象欠陥パターンの優先順位付け装置。

【請求項4】

それぞれの前記欠陥危険セルを構成する基本セル及び疑似セルに対して、オリジナルデザインレイアウトデータに配置されたセル配置数が所定の数に達するもしくは所定の数を超える場合にアラームするセルの修正アラームモジュールを更に含むことを特徴とする請求項１に記載の検査対象欠陥パターンの優先順位付け装置。

【請求項5】

少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成される検査対象の欠陥パターンの優先順位付け方法であって、
検査対象の設計時のオリジナルデザインレイアウトデータを受け取るステップと、
前記オリジナルデザインレイアウトデータを受け取り、少なくとも対象レイヤーの構造及び対象レイヤーのレイアウト座標を含む前記オリジナルデザインレイアウトデータの対象レイヤー情報を読み取るステップと、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、全ての基本セルの配置数を抽出し、階層構造を有しない前記デザインレイアウトに対し、繰り返しレイアウトパターンの組み合わせを抽出し、繰り返しパターンの組み合わせを一つの新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている配置数を抽出し、全ての基本セルと疑似セルの配置数を記録するステップと、
検査対象の欠陥検査結果から欠陥パターンを受け取り、前記欠陥パターンの欠陥座標、対象レイヤー、欠陥種類を読み取るステップと、
半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし欠陥パターンの影響のある基本セル及び疑似セルを欠陥危険セルとして判定するステップと、
前記ステップで確定された欠陥危険セルと基本セル配置数、疑似セル配置数に基づき、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度順位付けを行うステップと、を含むことを特徴とする検査対象欠陥パターンの優先順位付け方法。

【請求項6】

前記重要度順位付け結果に基づき、重要度の高いものを検査優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査するステップを更に含むことを特徴とする請求項５に記載の検査対象欠陥パターンの優先順位付け方法。

【請求項7】

それぞれの前記欠陥危険セルを構成する基本セル及び疑似セルに対して、オリジナルデザインレイアウトデータに配置されたセル配置数が所定の数に達するもしくは所定の数を超える場合にアラームするセルの修正アラームを出力するステップを更に含むことを特徴とする請求項６に記載の検査対象欠陥パターンの優先順位付け方法。

【請求項8】

コンピュータにより実行可能な検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ可読媒体であって
前記プログラムは、コンピュータにインストールされて実行され、
前記コンピュータは、
検査対象の設計時のオリジナルデザインレイアウトデータを受け取ることと、
前記オリジナルデザインレイアウトデータを受け取り、オリジナルデザインレイアウトデータの対象レイヤー構造及び対象レイヤーレイアウト座標を少なくとも含む対象レイヤー情報を読み取ることと、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の全ての基本セルの配置数を抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、繰り返しレイアウトパターンの組み合わせを抽出し、繰り返しパターンの組み合わせを一つの新しい疑似セルとして構成し、全ての疑似セルの前記オリジナルデザインレイアウトデータに配置されている配置数を抽出し、全ての基本セルと疑似セルの配置数を記録することと、
検査対象の欠陥検査結果から欠陥パターンを受け取り、前記欠陥パターンの欠陥座標、欠陥対象レイヤー、欠陥種類を読み取ることと、
前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥情報の影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥情報の影響のある疑似セルとしてラベリングし欠陥パターンの影響のある基本セルと疑似セルを欠陥危険セルとして判定することと、
前記で特定された欠陥危険セルとオリジナルデザインレイアウトデータから抽出された基本セル配置数、疑似セル配置数に基づき、欠陥危険セルのうちオリジナルレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度順位付けを実行することを含むプログラムを実行することを特徴とするコンピュータ可読媒体。

【請求項9】

前記コンピュータは、前記相応する欠陥パターンの影響の検査重要度順位付け結果に基づき、検査重要度の高いものを優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査することを更に含むプログラムを実行することを特徴とする請求項８に記載のコンピュータ可読媒体。

【請求項10】

前記コンピュータは、それぞれの前記欠陥危険セルを構成する基本セル及び疑似セルに対して、オリジナルデザインレイアウトデータに配置されたセル配置数が所定の数に達するもしくは所定の数を超える場合に、アラームする修正アラームを出力することを更に含むプログラムを実行することを特徴とする請求項９に記載のコンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

＜関連出願の相互参照＞
本出願は、２０２０年０３月２０日に中国専利局に提出された第２０２０１０２０２８３０．８号の中国特許出願の優先権を主張する。該出願の内容は参照により本出願に組み込まれる。

【0002】

本発明は、半導体製造技術分野に関し、特に、データ処理装置及びその処理方法に関し、より具体的には、検査対象欠陥パターンの優先順位付け装置、順位付け方法及び記憶媒体に関するものである。

【背景技術】

【0003】

半導体ウェハ又はマスクの上の微細なパターンに対して欠陥検査を行う際、業界においては、通常、全面検査の方法及び検査範囲を絞りこむ方法を実施する。全面検査の方法は、全ての候補位置を検査するが、検査時間が膨大になる課題がある。検査範囲を絞り込む方法は、選択された位置を検査し、選択されない位置を検査しない。検査範囲を絞り込む方法は、検査時間は、短縮できるが、事前にどの位置（即ち、検査の意味のある位置）を選択して検査するかを決定する必要がある。

【0004】

検査範囲を絞り込む方法（即ち、検査の意味のある位置を選択する方法）は、検査装置から出力された欠陥パターンからウェハ上のニューサンス欠陥(nuisance defect)を識別し、それを検査対象から外すことで、検査の数を絞ることができる。ニューサンス欠陥(nuisance defect)とは、許容可能と判断された欠陥のことである。従来技術(例えば、日本特許公報第5628656号など)においては、ウェハ及びマスクをデザインする際のデザイナインテントデータ(designer intent data)を用いて真に検査の意味のある位置を選び出すという方法が使われている。

【0005】

図１は、従来技術による、検査範囲を絞り込む方法を用いて検査対象パターンの欠陥抽出のモードを実現する模式図である。図１に示すように、符号１０は、レチクルにより決定された検査必要データを示し、符号２０は、デザイナインテントデータを示し、符号２２は、レチクル上の許容可能な欠陥を判断することを示し、符号２４は、レチクルの座標をウェハの座標に変換することを示し、符号２６は、レチクルを用いてウェハにパターン形成することを示し、符号２８は、ウェハの検査を示し、符号３０は、ウェハ上のニューサンス欠陥を識別することを示し、符号３２は、ウェハ上の実際の欠陥からニューサンス欠陥を分離することを示し、符号３４は、実際の欠陥を表すデータを処理することを示し、符号３６は、ウェハの二次元マップを生成することを示し、符号３８は、ニューサンス欠陥(nuisance defect)が半導体装置の歩留まりに影響をするかどうかを判断することを示し、符号４０は、許容可能な欠陥が正確に分類されたかどうかを判断することを示し、符号４２は、レチクル内の検査対象パターン欠陥を分析し、当該ウェハをリワークし又は廃棄しなければならないかどうかを判断することを示す。

【0006】

また、上述した従来技術においては、デザイナインテントデータをニューサンス欠陥かどうかの判断材料に使っている他に、レチクルの印刷性をシミュレーションするプログラムの結果、電気的特性のシミュレーションの結果をニューサンス欠陥(nuisance defect)かどうかの判断材料に使っており、即ち、デザイナインテントデータ、レチクルの印刷性をシミュレーションするプログラムの結果及び電気的特性のシミュレーションの結果等から、当該欠陥は、問題があるか否かを判断する。

【0007】

しかしながら、上述した方法は、全ての欠陥パターンの位置をデザイナインテントデータで解析し、判定を行う必要がある。検査装置から出力される欠陥パターンの数およびその位置のデータの量は、膨大であるため、その解析にも時間が掛かるという問題があった。上記のように、現状技術では、検査する意味のある欠陥パターンを効率よく短時間で検出することが難しいという課題が有った。また、ニューサンス欠陥を除いた、検査が必要な欠陥パターンに関しての優先順位付けはなされていなかった。このため、重要な欠陥パターンから検査するとことができていなかった。

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明は、オリジナルデザインレイアウトデータ解析機能を有するウェハ欠陥パターンの優先順位付け方法、順位付け装置及び記憶媒体を提供することを目的とする。検査装置から出力された欠陥パターン及び半導体装置のオリジナルデザインレイアウトデータから抽出したセル階層構造情報を比較することによって、検査対象欠陥パターンの優先順位付けを獲得する。

【課題を解決するための手段】

【0009】

上述した目的を実現するために、本発明の技術案は、少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成される検査対象の欠陥パターンの優先順位付け装置を提供する。当該装置は、前記検査対象の欠陥パターンを読み取るための欠陥検査結果読み取りモジュールと、前記欠陥検査結果読み取りモジュールから送られた前記欠陥パターンを受け取り、欠陥パターンの欠陥座標、欠陥対象レイヤー及び欠陥種類を含む欠陥パターン情報を読み取る欠陥検査結果解析モジュールと、前記検査対象のオリジナルデザインレイアウトデータを受け取るレイアウトデータ読み取りモジュールと、前記オリジナルデザインレイアウトデータを受け取って前記欠陥対象レイヤー構造やレイアウト座標を読み取るレイアウトデータ解析モジュールと、複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の基本セルの種類を抽出し、それぞれの種類の基本セルがオリジナルデザインレイアウトデータに配置されている数を配置数としてカウントし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置される数を配置数としてカウントし、全ての基本セルと疑似セルの配置数を記録するレイアウトデータセル解析モジュールと、前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし、欠陥が重なる位置にあった基本セルと疑似セルを欠陥危険セルとして判定するデータ処理解析モジュールと、前記データ処理解析モジュールから出力された欠陥危険セルと前記レイアウトデータ解析モジュールから出力された基本セル配置数、疑似セル配置数とを照合し、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度順位付けを行い、なお、前記配置数が多ければ多いほど、前記重要度順位付けを高くする欠陥位置重要度判断モジュールと、を含む。

【0010】

更に、前記欠陥位置重要度判定モジュールでは、前記検査重要度順位付け結果に基づき、重要度の高いものを検査優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査する。

【0011】

更に、前記検査対象欠陥パターンの優先順位付け装置は、前記データ処理解析モジュールと接続し、全ての前記欠陥パターンと前記欠陥危険セルと前記重要度を格納するための記憶モジュールを更に含む。

【0012】

更に、前記検査対象欠陥パターンの優先順位付け装置は、欠陥パターンの影響のある前記基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数が所定の数に達する又は所定の数を超えると、アラームする修正アラームモジュールを更に含む。

【0013】

上述した目的を実現するために、本発明のもう一つの技術案は、少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成される検査対象の欠陥パターンの優先順位付け方法を提供する。当該方法は、
前記検査対象の設計時のオリジナルデザインレイアウトデータを受け取るステップＳ１と、
前記オリジナルデザインレイアウトデータを受け取り、少なくとも対象レイヤーの構造及び対象レイヤーのレイアウト座標を含む前記対象レイヤー情報を読み取るステップＳ２と、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の基本セルが前記オリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、繰り返しレイアウトパターンの組み合わせを抽出し、繰り返しパターンの組み合わせを一つの新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、全ての基本セルと疑似セルの配置数を記録するステップＳ３と、
検査対象の欠陥検査結果から欠陥パターンを受け取り、少なくとも欠陥パターンの欠陥座標、欠陥対象レイヤー及び欠陥種類を含む前記欠陥パターン情報を読み取るステップＳ４と、
前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし欠陥が重なる位置にあった基本セルと疑似セルを欠陥危険セルとして判定するステップＳ５と、
前記ステップＳ５で特定された欠陥危険セルと前記ステップＳ３で抽出された基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数とを照合し、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度を高いとして順位付けを行い、なお、前記配置数が多ければ多いほど、前記重要度順位付けを高くするステップＳ６と、を含む。

【0014】

更に、前記検査対象の欠陥パターンの優先順位付け方法は、前記重要度順位付け結果に基づき、重要度の高いものを優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査するステップＳ７を更に含む。

【0015】

更に、前記検査対象欠陥パターンの優先順位付け方法は、欠陥パターンの影響のある前記基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数が所定の数に達する又は所定の数を超えると、アラームする修正アラームを出力するステップＳ８を更に含む。

【0016】

上述した目的を実現するために、本発明のもう一つの技術案は、コンピュータにより実行可能な検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ可読媒体を提供する。前記プログラムは、コンピュータにインストールされて実行される。コンピュータは、
検査対象の設計時のオリジナルデザインレイアウトデータを受け取ることと、
前記オリジナルデザインレイアウトデータを受け取り、対象レイヤー構造やレイアウト座標などを読み取ることと、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の各層の基本セルの前記オリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、全ての基本セルと疑似セルの配置数を記録することと、
検査対象の欠陥検査結果から欠陥パターンを受け取り、前記欠陥パターンの欠陥座標、対象レイヤー、欠陥種類などを読み取ることと、
前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし、欠陥が重なる位置にあった基本セルと疑似セルを欠陥危険セルとして判定することと、
前記ステップで特定された欠陥危険セルとオリジナルデザインレイアウトデータから抽出された基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数とを照合し、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度を高いとして順位付けを行い、前記配置数が多ければ多いほど、前記重要度順位付けを高くすることと、を含む。

【0017】

前記検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ可読媒体は、前記重要度順位付け結果に基づき、重要度の高いものを優先順位が高いと判定し、優先順位の高い欠陥パターンから順に検査することと、を更に含むプログラムを実行する。

【0018】

前記検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ記憶媒体は、欠陥パターンの影響のある前記基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数の関係が所定の数に達する又は所定の数を超えると、アラームする修正アラームを出力することを、更に含むプログラムを実行する。

【0019】

上述した技術案から分かるように、本発明は、検査対象欠陥パターンの優先順位付け方法、順位付け装置及び記憶媒体を提供し、検査装置から出力された検査対象欠陥パターン及び検査対象のオリジナルデザインレイアウトデータの階層構造情報を比較することによって、前記検査対象欠陥パターンの検査の優先順位付けを獲得する。特定機能を持った基本回路をセルという形で作成し、そのセルを並べて配置することで所望の機能の回路を実現するようなレイアウトセルベースのデザイン方法においては、同じ問題となったセルを修正することで、今後発生する潜在的な欠陥を削減することができる。

【図面の簡単な説明】

【0020】

【図1】従来技術による、検査範囲を絞り込む方法を用いて検査対象パターンの欠陥抽出のモードを実現する模式図である。

【図2】本発明による、検査対象欠陥パターンの優先順位付け装置の一つの好ましい実施形態の構造模式図である。

【図3】本発明の実施形態による、セルライブラリに基づく一つのチップのオリジナルデザインレイアウトデータの模式図である。

【図4】本発明の実施形態による、セルライブラリに基づいて解析された前記チップに含まれる基本セル及び疑似セルのレイアウト模式図である。

【図5】本発明の実施形態による、含まれる基本セル及び疑似セルのチップの欠陥パターンの照合及び重要度判断を示す模式図である。

【図6】本発明の検査対象欠陥パターンの優先順位付け方法のフローチャート模式図である。

【発明を実施するための形態】

【0021】

以下、図面を参照しながら、本発明の具体的な実施形態を更に詳しく説明する。

【0022】

本発明の実施形態においては、図２は、本発明による検査対象欠陥パターンの優先順位付け装置の一つの好ましい実施形態の構造模式図である。図に示すように、当該優先順位付け装置は、欠陥検査結果読み取りモジュールと、欠陥検査結果解析モジュールと、レイアウトデータ読み取りモジュールと、レイアウトデータ解析モジュールと、レイアウトデータセル解析モジュールと、データ処理解析モジュールと、欠陥位置重要度判断モジュールと、データ処理解析モジュールとディスプレイとの間に接続される画面表示制御モジュールと、データ処理解析モジュールとキーボードとの間に接続されるキーボード制御モジュールとを含む。

【0023】

本発明の実施形態においては、欠陥検査結果読み取りモジュールは、前記検査対象の欠陥パターンを読み取るために用いられる。欠陥検査結果解析モジュールは、前記欠陥検査結果読み取りモジュールから送られた前記欠陥パターンを受け取り、欠陥パターンの欠陥座標、対象レイヤー、欠陥種類などの情報を読み取るために用いられる。

【0024】

図に示すように、レイアウトデータ読み取りモジュールは、検査対象のオリジナルデザインレイアウトデータを読み込むために用いられる。レイアウトデータ解析モジュールは、セルライブラリと呼ばれる基本回路や特定機能を実現する基本セルを複数配置することにより設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の基本セルの種類を抽出し、それぞれの種類の基本セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを一つの新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、全ての基本セルの配置数、疑似セルの配置数を記録するために用いられる。

【0025】

なお、検査対象は、少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成され、前記基本セルと疑似セルは、半導体デザインレイアウトのセルライブラリに格納されている。以下、階層構造を有しないオリジナルデザインレイアウトデータに対して、繰り返しレイアウトパターンの組み合わせを一つの新しい疑似セルとして、構成するプロセスを説明する。

【0026】

例えば、入力されたオリジナルデザインレイアウトデータが階層構造を有しないデザインレイアウトである場合、オリジナルデザインレイアウトデータのトップセル(ＴＯＰセル)の配下に、４つの図形パターンが存在したとする。

【0027】

ＴＯＰセル パターン（polygon）Ａ 位置１
パターン（polygon）Ｂ 位置２
パターン（polygon）Ａ 位置３
パターン（polygon）Ｂ 位置４
「polygonＡ＋polygonＢ」の組合せに着目し、「位置１と位置２」及び「位置３と位置４」の座標位置の関係が全く同じであったとする。このとき、「polygonＡ＋polygonＢ」を１つのセル（ＣＥＬＬα）と認識し、次の階層構造をもつ構成に書き換えることができる。

【0028】

ＴＯＰセル ＣＥＬＬα「polygonＡ＋polygonＢ」
位置a
位置b
この場合、上述した新たに組み合わせたセルＣＥＬＬα「polygonＡ＋polygonＢ」は、一つの新しい疑似セルとみなすことができる。

【0029】

特定用途向け半導体集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ技術は、高集積、高性能のマイクロプロセッサーや特定用途用標準品（ＡＳＳＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）等の大規模集積回路（ＬＳＩ：Ｌａｒｇｅ－ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を要求することは、当業者にとって明らかである。大規模集積回路の基本機能や特定機能を実現する部品であるデザインセルは、通常、半導体メーカーが提供するセルライブラリを用い、セルライブラリは、基本回路の機能を実現する基本セルとＣＰＵやメモリ等のような、マクロ機能を有するマクロセル等を含む。上述した基本セル及びマクロセル等は、配置配線ツールでチップ上に配置しそれぞれのセルを配線することで、特定回路機能のデザインを行い、ＣＰＵ等のレイアウトをマクロセルとしてそのまま組み込むこともできる。よって、上述したセルライブラリに基づくデザインは、デザインの時間やデザインのコストを削減することができ、ＬＳＩの作成が容易となる。本発明は、このようなセル構造を持っているデザインレイアウトについて効果を発揮する。

【0030】

図３は、本発明の実施形態による、セルライブラリに基づく一つのチップのデザインレイアウトの模式図である。図に示すように、当該チップのオリジナルデザインレイアウトデータは、サイズや形状が異なる複数の基本セル及び疑似セルを含む。当該チップのオリジナルデザインレイアウトデータは、周囲にＩ/Ｏインターフェイスが並べられている。

【0031】

本発明の実施形態においては、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記レイアウトデータ解析モジュールは、前記マルチ階層構造の各層の基本セルの種類を抽出し、それぞれの種類の基本セルがオリジナルデザインレイアウトデータに配置されている数を配置数としてカウントし、階層構造を有しない前記オリジナルデザインレイアウトデータ対しては、前記レイアウトデータ解析モジュールは、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数としてカウントし、オリジナルデザインレイアウトデータに配置された全ての基本セルと疑似セルの配置数を記録する。例えば、疑似セルはマイクロメモリＲＡＭ等の記憶部であっても良いし、基本セルやマイクロ中央処理装置ＣＰＵやマイクロメモリＲＡＭ等であっても良い。

【0032】

図４は、本発明の実施形態による、セルライブラリに基づいて解析された前記チップに含まれる基本セル及び疑似セルのレイアウト模式図である。図に示すように、チップは、１００個の基本セルＡ、１０個の基本セルＢ、１個の基本セルＣ、１個のマクロセル（ＣＰＵ）及び１個のマクロセル（ＳＲＡＭ）を含む。

【0033】

図２に示すように、データ処理解析モジュールは、前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対して、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記デザインレイアウトに対しては、それぞれの前記疑似セルの位置領域には、前記欠陥パターンの相応するパターンがあるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし、欠陥が重なる位置にあったセルを欠陥危険セルとして判定することを含む。

【0034】

本発明の実施形態においては、前記データ処理解析モジュールと接続する記憶モジュールは、全ての前記欠陥パターンとその欠陥危険セルとその重要度を格納するために用いることができる。

【0035】

本発明の実施形態においては、欠陥位置重要度判断モジュールは、半導体検査装置から出力された欠陥パターンを受け取り、当該欠陥パターンに基づき、それぞれの種類の前記基本セルと疑似セルに同じ欠陥パターンの影響が現れるかどうかを判断し影響が現れる場合には欠陥危険セルとして抽出する。前記欠陥危険セルの、オリジナルデザインレイアウトデータへの配置数に応じて重要度順位付けを行い、欠陥危険セルに対応する欠陥パターンの検査優先順位の参考とする。

【0036】

好ましくは、前記欠陥危険セルが、オリジナルデザインレイアウトデータに配置されている数が多ければ多いほど、前記重要度順位付けが高いと判定する。

【0037】

図５は、本発明の実施形態による、含まれる基本セル及び疑似セルのチップの欠陥比較及び重要度判断を示す模式図である。図に示すように、黒点は、欠陥パターンを示している。マルチ階層構造を有するデザインレイアウトデータには、複数の基本セル（例えば、ＣＥＬＬＡ）を含み、基本セルが繰り返し利用されて全体のオリジナルデザインレイアウトデータを構成している。このとき、複数ある欠陥パターンのうち、デザインレイアウトデータに沢山配置されているセルを重要と判断する。図では、ＣＥＬＬＡが多数使われている基本セルで図５では４３個利用されており、欠陥パターンはＣＥＬＬＡの上に１つ、その他のセルの上に２つ見つかっている。このとき、配置数が多いＣＥＬＬＡ上の欠陥パターンが最も危険度が高く、重要な欠陥を有する基本セルである。例えば、欠陥危険セルのオリジナルデザインレイアウトデータに配置された配置数が４０個以上の場合に修正アラームを立てると定義したとき、修正アラームモジュールは、ＣＥＬＬＡに対してアラームを出力する。

【0038】

また、セルライブラリの中の基本セル及び疑似セルを繰り返して呼び出す他のオリジナルデザインレイアウトデータのプロセスにおいては、前の欠陥危険セルのデザインに対してフィートバックを行って修正することによって、同じ基本セルと疑似セルが搭載された後続するデザインレイアウトデータにおいて問題が生じることを未然に防止することができる。

【0039】

以下、本発明の実施形態による検査対象欠陥パターンの抽出方法を纏めて詳しく説明する。図６は、本発明の検査対象欠陥パターンの優先順位付け方法のフローチャート模式図である。

【0040】

少なくとも１つの基本セルもしくは少なくとも１つの疑似セルから構成される検査対象の欠陥パターンの優先順位付け方法を提供する。当該方法は、
検査対象の設計時のオリジナルデザインレイアウトデータを受け取るステップＳ１と、
前記オリジナルデザインレイアウトデータを受け取り、少なくとも対象レイヤーの構造及びレイアウト座標等の情報を読み取るステップＳ２と、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の基本セルが前記オリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、レイアウトパターンの繰り返しの組み合わせを抽出し、繰り返しパターンの組み合わせを新しい疑似セルとして構成し、全ての疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、全ての基本セルと疑似セルの配置数を記録するステップＳ３と、
検査対象の欠陥検査結果から欠陥パターンを受け取り、前記欠陥パターンの欠陥座標、対象レイヤー、欠陥種類を読み取るステップＳ４と、
前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし欠陥が重なる位置にあったセルを欠陥危険セルとして判定するステップＳ５と、
前記ステップＳ５で特定された欠陥危険セルと前記ステップＳ３で抽出された基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数とを照合し、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度が高いと判定順位付けを行い、なお、前記配置数が多ければ多いほど、前記重要度順位付けを高くするステップＳ６と、を含む。

【0041】

更に、前記検査対象の欠陥パターンの優先順位付け方法は、前記重要度順位付け結果に基づき、重要度の高いものを検査の優先順位が高いと判定し、優先検査パターンから順に検査するステップＳ７を更に含む。

【0042】

更に、前記検査対象欠陥パターンの優先順位付け方法は、欠陥パターンの影響のある前記基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数が所定の数に達する又は所定の数を超えると、修正アラームを出力するステップＳ８を更に含む。

【0043】

また、本発明の実施形態においては、コンピュータにより実行可能な検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ可読媒体を提供する。前記プログラムは、コンピュータにインストールされて実行される。
前記コンピュータは、
検査対象の設計時に作成されたオリジナルデザインレイアウトデータを受け取ることと、
前記オリジナルデザインレイアウトデータを受け取り、対象レイヤー構造及び対象レイヤーレイアウト座標を少なくとも含む対象レイヤー情報を読み取ることと、
複数の基本回路や特定機能の基本セルを配置し設計されるマルチ階層構造の前記オリジナルデザインレイアウトデータに対し、前記マルチ階層構造の各層の基本セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、繰り返しレイアウトパターンの組み合わせを抽出し、繰り返しパターンの組み合わせを一つの新しい疑似セルとして構成し、疑似セルがオリジナルデザインレイアウトデータに配置されている数を配置数として抽出し、全ての基本セル及び疑似セルの配置数を記録することと、
検査対象の欠陥検査結果から欠陥パターンを受け取り、前記欠陥パターンの欠陥座標、対象レイヤー、欠陥種類などの情報を読み取ることと、
前記半導体検査装置から出力された欠陥パターンに基づき、マルチ階層構造の前記オリジナルデザインレイアウトデータに対し、それぞれの前記基本セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記基本セルを欠陥パターンの影響のある基本セルとしてラベリングし、階層構造を有しない前記オリジナルデザインレイアウトデータに対し、それぞれの前記疑似セルの位置領域に、前記相応する欠陥パターンの影響があるかどうかを順に判断し、あれば、前記疑似セルを欠陥パターンの影響のある疑似セルとしてラベリングし欠陥が重なる位置にあった基本セルと疑似セルを欠陥危険セルとして判定することと、
前記ステップで特定された欠陥危険セルとオリジナルデザインレイアウトデータから抽出された基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数とを照合し、欠陥危険セルのうちオリジナルデザインレイアウトデータに配置された数が多いセルに対応する欠陥パターンから重要度が高いと判定し順位付けを行うことと、を含むプログラムを実行する。

【0044】

本発明の実施形態において、前記検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ可読媒体は、前記重要度順位付け結果に基づき、重要度の高いものを優先順位が高いと判定し、優先順位が高い欠陥パターンから順に検査し、なお、前記配置数が多ければ多いほど、前記重要度順位付けを高くすることと、を更に含むプログラムを実行する。

【0045】

本発明の実施形態において、前記検査対象欠陥パターンの優先順位付けプログラムを記憶するコンピュータ記憶媒体は、欠陥パターンの影響のある前記基本セル及び疑似セルのオリジナルデザインレイアウトデータへの配置数が所定の数に達する又は所定の数を超えると、アラームする修正アラームを出力することを、更に含むプログラムを実行する。

【0046】

上述した内容は、本発明の好ましい実施形態に過ぎない。これらの実施形態は、本発明の特許請求の範囲を制限しない。本発明の明細書及び図面の内容を用いて行われた等価構造の変化は、同じ理由で何れも本発明の特許請求の範囲に属する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】