特表 2023-518116 メモリデバイスのための遅延較正オシレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-04-27

(54)【発明の名称】メモリデバイスのための遅延較正オシレータ

(51)【国際特許分類】

   G11C 7/22 20060101AFI20230420BHJP

   G11C 11/22 20060101ALI20230420BHJP

   G06F 12/00 20060101ALI20230420BHJP

【ＦＩ】

G11C7/22 100

G11C11/22 260

G06F12/00 564D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022568763

(86)(22)【出願日】2021-04-16

(85)【翻訳文提出日】2022-12-02

(86)【国際出願番号】 US2021027618

(87)【国際公開番号】W WO2021231026

(87)【国際公開日】2021-11-18

(31)【優先権主張番号】15/930,133

(32)【優先日】2020-05-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】赤松 宏

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC01

(57)【要約】

メモリデバイスのための遅延較正オシレータのための方法、システム、及びデバイスが説明される。幾つかの例では、メモリデバイスは、パルスジェネレータを含むリングオシレータ構成で（例えば、較正動作のために）動作可能な遅延チェーンを含み得る。パルスジェネレータは、入力信号の遷移に応答してパルス信号を出力するように構成され得る。リングオシレータのフィードバックループでパルス信号を生成することによって、リングオシレータは、遅延チェーンを通る第１の遷移伝播パス（例えば、立ち上がりエッジ伝播）と、応答する反対の遷移伝播パス（例えば、立ち上がりエッジ伝播）との両方に依存しないサイクルをサポートし得、較正される予定の遅延チェーンの態様をより厳密に表すリングオシレータのサイクル時間（例えば、周期）をサポートし得る。

【特許請求の範囲】

【請求項1】

メモリデバイスの遅延チェーンであって、第１のノードと第２のノードとの間に結合され、前記第１のノードにおける信号に対して遅延を有する前記信号を前記第２のノードにおいて生成するように構成された遅延コンポーネントのセットを含む前記遅延チェーンと、
前記第２のノードと前記第１のノードとの間に結合され、前記第２のノードにおける前記信号が閾値を満たすことに少なくとも部分的に基づいて、前記第１のノードにおける前記信号のパルスを生成するように構成されたパルスコンポーネントと、
前記第２のノードと結合され、前記信号のサイクル数をカウントするように構成されたカウンタと
を含む装置。

【請求項2】

前記メモリデバイスの動作モードに少なくとも部分的に基づいて、前記第１のノードにおける前記信号の前記パルスの生成を選択的に有効化又は禁止するように構成されたスイッチングコンポーネント
を更に含む、請求項１に記載の装置。

【請求項3】

遅延コンポーネントの前記セットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含む、請求項１に記載の装置。

【請求項4】

遅延コンポーネントの前記セットの少なくとも１つの遅延コンポーネントは、前記メモリデバイスの温度に少なくとも部分的に基づく個別の遅延期間と関連付けられる、請求項１に記載の装置。

【請求項5】

遅延コンポーネントの前記セットの前記少なくとも１つの遅延コンポーネントは、前記メモリデバイスの前記温度に対する前記個別の遅延期間の勾配を構成するための構成可能遅延コンポーネントを含む、請求項４に記載の装置。

【請求項6】

前記遅延チェーンの前記第２のノードと第３のノードとの間に結合され、前記第２のノードにおける信号に対して第２の遅延を有する前記信号を前記第３のノードにおいて生成するように構成された遅延コンポーネントの第２のセットであって、遅延コンポーネントの前記第２のセットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含む、遅延コンポーネントの前記第２のセット
を更に含む、請求項１に記載の装置。

【請求項7】

前記遅延チェーンは、
前記第１のノードにおいて、アクセスコマンドに少なくとも部分的に基づいて第２の信号を受信することと、
前記第２の信号に対して第２の遅延を有するアクセス動作タイミング信号を生成することであって、前記第２の遅延は、遅延コンポーネントの前記セットの少なくとも１つの遅延コンポーネントに少なくとも部分的に基づくこと
をするように構成される、請求項１に記載の装置。

【請求項8】

前記遅延チェーンは、前記遅延チェーンの前記第２のノードと第４のノードとの間に結合された複製遅延コンポーネントであって、前記パルスコンポーネントの遅延期間に対応する複製遅延期間で構成された前記複製遅延コンポーネントを更に含み、前記遅延チェーンは、遅延コンポーネントの前記セット及び前記複製遅延コンポーネントに少なくとも部分的に基づく前記第２の遅延を有する、前記第４のノードにおける前記アクセス動作タイミング信号を生成するように構成される、請求項７に記載の装置。

【請求項9】

前記遅延チェーンは、遅延コンポーネントの前記セットに少なくとも部分的に基づく前記第２の遅延を有する、前記第２のノードにおける前記アクセス動作タイミング信号を生成するように構成される、請求項７に記載の装置。

【請求項10】

前記第１のノードにおける前記信号に対する前記遅延は、遅延コンポーネントの前記セットの受動回路素子の時定数特性に少なくとも部分的に基づく、請求項１に記載の装置。

【請求項11】

遅延コンポーネントの前記セットの少なくとも１つの遅延コンポーネントは、第１の信号遷移方向への第１の遅延と、前記第１の遅延とは異なる第２の信号遷移方向への第２の遅延とのために構成される、請求項１に記載の装置。

【請求項12】

遅延コンポーネントの前記セットの前記少なくとも１つの遅延コンポーネントは、前記第２の遅延とは別個に前記第１の遅延を構成するように動作可能である、請求項１１に記載の装置。

【請求項13】

前記パルスコンポーネントは、前記第２のノードにおける前記信号の信号遷移方向に少なくとも部分的に基づいて、前記第１のノードにおける前記信号の前記パルスを生成するように構成される、請求項１に記載の装置。

【請求項14】

前記遅延チェーンは、第１のタイプのアクセス動作と関連付けられ、前記装置は、
第２のタイプのアクセス動作と関連付けられた前記メモリデバイスの第２の遅延チェーンであって、第３のノードと第４のノードとの間に結合され、前記第３のノードにおける前記信号に対して第２の遅延を有する信号を前記第４のノードにおいて生成するように構成された遅延コンポーネントの第２のセットを含む前記第２の遅延チェーン
を更に含む、請求項１に記載の装置。

【請求項15】

遅延コンポーネントの前記第２のセットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含み、遅延コンポーネントの前記セットは、前記装置の温度に比例する遅延期間と関連付けられ、遅延コンポーネントの前記第２のセットは、前記装置の前記温度に反比例する遅延期間と関連付けられる、請求項１４に記載の装置。

【請求項16】

前記第４のノードと前記第３のノードとの間に結合され、前記第４のノードにおける前記信号が第２の閾値を満たすことに少なくとも部分的に基づいて、前記第３のノードにおける前記信号のパルスを生成するように構成された第２のパルスコンポーネントと、
前記第４のノードと結合され、前記第４のノードにおける前記信号のサイクル数をカウントするように構成された第２のカウンタと
を更に含み、
前記第２の遅延チェーンは、個別の遅延期間を構成するための構成可能遅延コンポーネントを有する１つ以上の遅延コンポーネントを含む、
請求項１４に記載の装置。

【請求項17】

メモリデバイスの遅延チェーンを一定期間循環させることであって、前記遅延チェーンは、
前記遅延チェーンの最初のノードにおいて信号を受信することと、
前記最初のノードと結合された最初の遅延コンポーネントの入力を有する前記遅延チェーンの遅延コンポーネントのセットの各遅延コンポーネントにおいて、個別の入力信号に対して遅延された個別の出力信号を生成することと、
前記遅延チェーンの最後の遅延コンポーネントの前記個別の出力信号に少なくとも部分的に基づいてパルス信号を生成することと、
前記パルス信号を生成することに少なくとも部分的に基づいてカウンタの値をインクリメントすることと、
前記生成されたパルス信号を前記最初のノードへ送信すること
を含むことと、
前記遅延チェーンに対する構成であって、前記遅延チェーンの可変期間を構成することと関連付けられる前記構成を蓄積することと、
前記メモリデバイスのメモリアレイにアクセスするためのタイミング信号であって、前記遅延チェーンに対する構成に少なくとも部分的に基づくタイミングを有する前記タイミング信号を生成すること
含む、方法。

【請求項18】

前記メモリデバイスの前記遅延チェーンに対する第２の構成であって、前記遅延チェーンの第２の可変期間を構成することと関連付けられる前記第２の構成を蓄積することであって、前記タイミング信号は、前記遅延チェーンに対する前記第２の構成に少なくとも部分的に基づくタイミングを有すること
を更に含む、請求項１７に記載の方法。

【請求項19】

前記遅延チェーンに対する前記構成を蓄積することは、
遅延コンポーネントの前記セットの各遅延コンポーネントの遅延期間を構成すること
を含む、請求項１７に記載の方法。

【請求項20】

前記遅延チェーンに対する前記構成を蓄積することは、
遅延コンポーネントの前記セットの各遅延コンポーネントの、前記メモリデバイスの温度に対する遅延期間の勾配を構成すること
を含む、請求項１７に記載の方法。

【請求項21】

前記最初のノードにおいて、アクセスコマンドに少なくとも部分的に基づいて第２の信号を受信することと、
前記第２の信号に対して第２の遅延を有する前記メモリアレイにアクセスするための前記タイミング信号を生成することであって、前記第２の遅延は、前記遅延チェーンに対する前記構成に少なくとも部分的に基づくこと
を更に含む、請求項１７に記載の方法。

【請求項22】

前記タイミング信号を生成することは、
前記遅延チェーンの前記最初のノードと前記最後の遅延コンポーネントとの間の前記遅延チェーンのノードを介して、遅延コンポーネントの前記セットのサブセットに少なくとも部分的に基づく遅延で前記タイミング信号を生成すること
を含む、請求項２１に記載の方法。

【請求項23】

前記タイミング信号を生成することは、
前記パルス信号の継続時間に対応する複製遅延期間で構成された複製遅延コンポーネントに少なくとも部分的に基づいて前記タイミング信号を生成すること
を含む、請求項２１に記載の方法。

【請求項24】

複数のメモリセルを含むメモリアレイと、
遅延チェーンの１つ以上の遅延コンポーネントのセットに少なくとも部分的に基づくタイミングで前記メモリアレイにアクセスするためのタイミング信号を生成するように構成された前記遅延チェーンと、
１つ以上の遅延コンポーネントの前記セットの出力に結合され、前記遅延チェーンの出力の遷移に少なくとも部分的に基づいて前記遅延チェーンへの入力のためのパルスを生成するように構成されたパルスコンポーネントと、
前記遅延チェーンと結合され、
前記遅延チェーンを一定期間循環させることと、
前記遅延チェーンの前記出力の前記遷移に少なくとも部分的に基づいてカウンタの値をインクリメントすることと、
前記遅延チェーンに対する構成であって、前記遅延チェーンの可変期間を構成することと関連付けられる前記構成を蓄積することと、
前記遅延チェーンに対する構成に少なくとも部分的に基づくタイミングを有する前記メモリアレイにアクセスするための前記タイミング信号を生成すること
をするように動作可能なコントローラと
を含む、装置。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、Ａｋａｍａｔｓｕによる２０２０年５月１２日に出願された“ＤＥＬＡＹ ＣＡＬＩＢＲＡＴＩＯＮ ＯＳＣＩＬＬＡＴＯＲＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題された米国特許出願第１５／９３０，１３３号の優先権を主張し、該出願は、本願の譲受人に譲渡され、参照によりその全体が本明細書に明確に組み込まれる。

【0002】

［技術分野］
以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、メモリデバイスのための遅延較正オシレータに関する。

【背景技術】

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０でしばしば示される２つのサポートされた状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは、２つよりも多い状態をサポートし得、それらの内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

【0004】

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの蓄積された論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの蓄積された状態を喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様の密度を実現可能であり得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。

【図面の簡単な説明】

【0005】

【図1】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするシステムの一例を説明する。

【図2】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするメモリダイの一例を説明する。

【図3A】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするタイミングチェーンの例を説明する。

【図3B】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするタイミングチェーンの例を説明する。

【図4】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする遅延コンポーネントの一例を説明する。

【図5】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする遅延チェーンの一例を説明する。

【図6】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする信号伝播の一例を説明する。

【図7】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするメモリデバイスのブロック図を示す。

【図8】本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする１つ以上の方法を説明するフローチャートを示す。

【発明を実施するための形態】

【0006】

幾つかのメモリデバイスでは、メモリセルにアクセスすることは、入力信号（例えば、アクセスコマンド、アクセストリガー）によってトリガー又は開始され得る、個別のタイミング信号によって制御される様々な動作を伴い得る。所望の相対的なタイミングに従って動作が実施されることをサポートするために、メモリデバイスは、所望のタイミングに従ってタイミング信号を生成するように構成された遅延コンポーネントの個別のセットを各々有する、１つ以上の遅延チェーンを含み得る。遅延コンポーネントによって生成されるそうしたタイミング信号は、非同期タイミング信号と称され得、入力信号の遷移に対して１つ以上の遅延コンポーネントによって遅延される遷移（例えば、立ち上がりエッジ、立ち下がりエッジ）を有し得る。

【0007】

遅延コンポーネントは、入力信号の遷移と出力信号の対応する遷移との間に遅延を課す様々な回路素子を含み得る。例えば、遅延コンポーネントは、閾値電圧を渡るコンポーネントの入力信号と閾値電圧を渡るコンポーネントの出力信号との間の継続時間と関連付けられ得る、１つ以上のゲート遅延又はゲート遅延コンポーネントを含み得る。遅延コンポーネントはまた、抵抗器、コンデンサ、及び電流源等のその他のタイプの受動又は能動遅延素子を含み得る。幾つかの例では、遅延コンポーネントは、非同期タイミング信号もまたそうした変動の影響を受け得るような、製造の変動性（例えば、プロセスの変動性）又は動作条件の変動性（例えば、電圧の変動性、温度の変動性）に敏感なタイミング特性を有し得る。様々な例において、非同期タイミング信号の変動性は、メモリデバイスの不利な性能と関連付けられ得、又は非同期タイミング信号の変動性は、異なる動作条件でアクセス動作タイミングを調整するために有利に使用され得る。したがって、メモリデバイスは、構成可能性の中でもとりわけ、公称遅延期間、又は遅延期間の変動性（例えば、温度、電圧、又はその他のパラメータに対する勾配）を調整するように構成可能な遅延コンポーネントを含み得る。

【0008】

幾つかの例では、メモリデバイスの遅延チェーンは、遅延較正動作の様々な態様をサポートし得るリングオシレータ構成で動作可能であり得る。例えば、遅延チェーンは、リングオシレータ構成が循環される較正モードで動作し得、カウンタは、較正期間に渡ってリングオシレータのサイクル数をカウントするために使用される。幾つかの例では、リングオシレータ構成は、遅延チェーンを通る各パスが立ち上がりエッジ伝播と立ち下がりエッジ伝播との間の交互と関連付けられるように、遅延チェーンのフィードバックループにインバータを含めることによってサポートされ得る。したがって、リングオシレータ信号のサイクルは、立ち上がりエッジ伝播に対応する第１のパス、及び立ち下がりエッジ伝播に対応する、第１のパスに応答し、さもなければそれに続く第２のパス等、遅延チェーンを通る２つのパスと関連付け得る。しかしながら、幾つかの例では、遅延チェーンの立ち下がりエッジ遅延の態様は、遅延チェーンの立ち上がりエッジ遅延の態様とは異なり得（その逆も然り）、所望のタイミング信号の生成との関連性が低くなり得る。したがって、そうした構成で遅延チェーンリングオシレータを循環させることは、所望のアクセス動作タイミングに対して遅延チェーンを較正するための制限を有し得る。

【0009】

本明細書に開示するような例に従えば、メモリデバイスは、パルスジェネレータを含むリングオシレータ構成で動作可能な遅延チェーンを含み得る。パルスジェネレータは、入力信号の遷移に応答して、第１の遷移とそれに続く第２の遷移（例えば、反対の遷移）とを有する出力信号を生成するように構成され得、これは、入力信号の遷移に応答するパルス信号を生成する一例であり得る。リングオシレータのフィードバックループでパルス信号を生成することによって、リングオシレータは、遅延チェーンを通る第１の信号伝播パスと、応答する反対の信号伝播パスとの両方に依存しないサイクルをサポートし得る。むしろ、パルス信号生成を含むリングオシレータ構成は、遅延チェーンを通る単一の信号伝播パスを使用するサイクルをサポートし得、それは、較正される予定の遅延チェーン（例えば、立ち上がりエッジ遅延の較正）の継続時間をより厳密に表すリングオシレータサイクル時間（例えば、周期）をサポートし得る。したがって、遅延チェーンのリングオシレータ構成内にパルスジェネレータを含めることによって、メモリデバイスは、関連する遅延期間の改善された較正をサポートし得る。

【0010】

開示の機構は、図１～図２を参照して説明するように、メモリシステム及びダイの文脈でまず説明される。開示の機構は、図３～図６を参照して説明するように、アクセス動作のタイミング図、遅延コンポーネント及び関連する回路、並びにリングオシレータシグナリングの文脈で説明される。開示のこれらの及びその他の機構は、図７及び図８を参照して説明するように、メモリデバイスのための遅延較正オシレータに関連する装置図及びフローチャートを参照して更に図示及び説明される。

【0011】

図１は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするシステム１００の一例を説明する。システム１００は、ホストデバイス１０５、メモリデバイス１１０、及びホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５を含み得る。システム１００は、１つ以上のメモリデバイス１１０を含み得るが、１つ以上のメモリデバイス１１０の態様は、単一のメモリデバイス（例えば、メモリデバイス１１０）の文脈で説明され得る。

【0012】

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、又はその他のシステム等の電子デバイスの一部分を含み得る。例えば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又は車両コントローラ等の態様を説明し得る。メモリデバイス１１０は、システム１００の１つ以上のその他のコンポーネントに対するデータを蓄積するように動作可能なシステムのコンポーネントであり得る。

【0013】

システム１００の少なくとも一部分は、ホストデバイス１０５の例であり得る。ホストデバイス１０５は、例の中でもとりわけ、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、車両コントローラ、又はその他の何らかの固定若しくは携帯型電子デバイス内等でプロセスを実行するためにメモリを使用するデバイス内のプロセッサ又はその他の回路の一例であり得る。幾つかの例では、ホストデバイス１０５は、外部メモリコントローラ１２０の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの例では、外部メモリコントローラ１２０は、ホスト又はホストデバイス１０５と称され得る。

【0014】

メモリデバイス１１０は、システム１００により使用又は参照され得る物理的メモリアドレス／空間を提供するように動作可能な独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、１つ以上の異なるタイプのホストデバイス１０５で作動するように構成可能であり得る。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための様々なピン構成、ホストデバイス１０５及びメモリデバイス１１０の物理的パッケージングのための様々な形式の要因、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、又はその他の要因の内の１つ以上をサポートするように動作可能であり得る。

【0015】

メモリデバイス１１０は、ホストデバイス１０５のコンポーネントに対するデータを蓄積するように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、（例えば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されるコマンドに応答して実行する）ホストデバイス１０５に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンドの内の１つ以上を含み得る。

【0016】

ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１３０、又は１つ以上の周辺コンポーネント若しくは１つ以上の入力／出力コントローラ等のその他のコンポーネントの内の１つ以上を含み得る。ホストデバイスのコンポーネントは、バス１３５を使用して相互に結合され得る。

【0017】

プロセッサ１２５は、システム１００の少なくとも一部分又はホストデバイス１０５の少なくとも一部分に制御又はその他の機能を提供するように動作可能であり得る。プロセッサ１２５は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はこれらのコンポーネントの組み合わせであり得る。そうした例では、プロセッサ１２５は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。幾つかの例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装され得、又はプロセッサ１２５の一部であり得る。

【0018】

ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、これは、システム１００又はホストデバイス１０５の様々なハードウェアコンポーネントを初期化及び実行し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００又はホストデバイス１０５の様々なコンポーネントとの間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の不揮発性メモリの内の１つ以上内に蓄積されたプログラム又はソフトウェアを含み得る。

【0019】

メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データストレージのための所望の容量又は指定された容量をサポートするための１つ以上のメモリダイ１６０（例えば、メモリチップ）とを含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）及びメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）を含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、１つ以上のグリッド、１つ以上のバンク、１つ以上のタイル、１つ以上のセクション）であり得、各メモリセルは、少なくとも１ビットのデータを蓄積するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ若しくはマルチダイパッケージ、又はマルチチップメモリ若しくはマルチチップパッケージと称され得る。

【0020】

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能な回路、ロジック、又はコンポーネントを含み得る。デバイスメモリコントローラ１５５は、メモリデバイス１１０を様々な動作を実施するように可能にするハードウェア、ファームウェア、又は命令を含み得、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように動作可能であり得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つ以上のメモリダイ１６０、又はプロセッサ１２５の内の１つ以上と通信するように動作可能であり得る。幾つかの例では、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて、本明細書に説明するメモリデバイス１１０の動作を制御し得る。

【0021】

幾つかの例では、メモリデバイス１１０は、ホストデバイス１０５からデータ若しくはコマンド又はそれらの両方を受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５に対するデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたデータをホストデバイスに提供することを指し示す読み出しコマンドを受信し得る。

【0022】

（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように動作可能であり得る。幾つかの例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ若しくはコマンド又はそれらの両方を受信する又は送信する）ように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５及びローカルメモリコントローラ１６５を含まなくてもよく、又は外部メモリコントローラ１２０は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、又は直接、外部メモリコントローラ１２０、若しくはプロセッサ１２５、又はそれらの組み合わせと通信するように動作可能であり得る。デバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５、又はそれらの両方内に含まれ得るコンポーネントの例は、（例えば、外部メモリコントローラ１２０から）信号を受信するための受信機、（例えば、外部メモリコントローラ１２０へ）信号を送信するための送信機、受信した信号を復号若しくは復調するためのデコーダ、送信する信号を符号化若しくは変調するためのエンコーダ、又はデバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれらの両方の説明する動作をサポートするように動作可能な様々なその他の回路若しくはコントローラを含み得る。

【0023】

外部メモリコントローラ１２０は、システム１００又はホストデバイス１０５のコンポーネント（例えば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、又はコマンドの内の１つ以上の通信を可能にするように動作可能であり得る。外部メモリコントローラ１２０は、ホストデバイス１０５のコンポーネントとメモリデバイス１１０との間で交換される通信を置換又は変換し得る。幾つかの例では、外部メモリコントローラ１２０又はシステム１００若しくはホストデバイス１０５のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２５によって実装され得る。例えば、外部メモリコントローラ１２０は、プロセッサ１２５又はシステム１００若しくはホストデバイス１０５のその他のコンポーネントにより実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの例では、外部メモリコントローラ１２０、又は本明細書に説明するその機能は、メモリデバイス１１０の１つ以上のコンポーネント（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装され得、又はその逆も然りである。

【0024】

ホストデバイス１０５のコンポーネントは、１つ以上のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であり得る。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の例である。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。信号経路は、信号を搬送するように動作可能な導電経路の一例であり得る。例えば、チャネル１１５は、ホストデバイス１０５における１つ以上のピン又はパッドと、メモリデバイス１１０における１つ以上のピン又はパッドとを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように動作可能であり得る。

【0025】

チャネル１１５（並びに関連する信号経路及び端子）は、１つ以上のタイプの情報を通信するために専用であり得る。例えば、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６、１つ以上のクロック信号（ＣＫ）チャネル１８８、１つ以上のデータ（ＤＱ）チャネル１９０、１つ以上のその他のチャネル１９２、又はそれらの組み合わせを含み得る。幾つかの例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリング又はダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５を介して通信され得る。ＳＤＲシグナリングでは、信号の１つの変調シンボル（例えば、信号レベル）は、クロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ又は立ち下がりエッジ上に）記録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（例えば、信号レベル）は、クロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に）記録され得る。

【0026】

幾つかの例では、メモリアレイ１７０のメモリセルにアクセスすることは、入力信号（例えば、ホストデバイス１０５から受信された、又はメモリデバイス１１０で生成されたアクセスコマンド）によってトリガー又は開始され得る、個別のタイミング信号によって制御される様々な動作を含み得る。所望の相対的なタイミングに従って動作が実施されることをサポートするために、メモリデバイス１１０（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）は、所望のタイミングに従ってタイミング信号を生成するように構成された遅延コンポーネントの個別のセットを各々有する１つ以上の遅延チェーンを含み得る。遅延コンポーネントによって生成されるそうしたタイミング信号は、非同期の（例えば、ＣＫチャネルを介して伝達されるクロック信号、又はメモリデバイス１１０若しくはメモリダイ１６０で生成されるクロック信号等のクロック信号と非同期の）タイミング信号と称され得、入力信号の遷移に対して１つ以上の遅延コンポーネントによって遅延される遷移（例えば、立ち上がりエッジ、立ち下がりエッジ）を有し得る。

【0027】

遅延コンポーネントは、入力信号の遷移と出力信号の対応する遷移との間に遅延を課す様々な回路素子を含み得る。幾つかの例では、遅延コンポーネントは、非同期タイミング信号もまたそうした変動の影響を受け得るような、製造の変動性（例えば、プロセスの変動性）又は動作条件の変動性（例えば、ホストデバイス１０５からの電圧供給の変動性、メモリデバイス１１０又はメモリダイ１６０の電圧レギュレータの変動性、メモリデバイス１１０が経験する動作温度又は環境温度の変動性）に敏感なタイミング特性を有し得る。幾つかの場合、非同期タイミング信号の変動性は、読み出しマージンの減少、読み出し又は書き込みエラーの増加、及びタイミング又はシグナリングの不確実性をサポートするためのより長いレイテンシ等を含む、メモリデバイス１１０又はシステム１００全体の不利な性能と関連付けられ得る。幾つかの場合、非同期タイミング信号の変動性は、抵抗率の変化、キャリア移動度の変化、又は異なる動作条件での信号発現特性の変化等、メモリセルにアクセスすることに関連する物理的現象を補償するように、タイミング信号間の遅延を調整するために有利に使用され得る。したがって、メモリデバイス１１０又はメモリダイ１６０は、構成可能性の中でもとりわけ、公称遅延期間、又は遅延期間の変動性（例えば、温度、電圧、又はその他のパラメータに対する勾配）を調整するように構成可能な遅延コンポーネントを含み得る。本明細書に開示するような例に従えば、メモリデバイス１１０又はメモリダイ１６０は、関連する遅延期間の改善された較正をサポートし得る、パルスジェネレータを含むリングオシレータ構成で動作可能な遅延チェーンを含み得る。

【0028】

図２は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの例では、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態を蓄積するように各々プログラミング可能である（例えば、２つ以上の可能な状態のセットの１つの状態にプログラミングされる）１つ以上のメモリセル２０５を含み得る。例えば、メモリセル２０５は、一度に１ビットの情報（例えば、論理０又は論理１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５（例えば、マルチレベルメモリセル）は、一度に２ビット以上の情報（例えば、論理００、論理０１、論理１０、論理１１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５は、図１を参照して説明したメモリアレイ１７０等のアレイ内に配列され得る。

【0029】

メモリセル２０５は、コンデンサ内のプログラミング可能な状態を表す状態（例えば、分極状態又は誘電体電荷）を蓄積し得る。ＦｅＲＡＭアーキテクチャでは、メモリセル２０５は、プログラミング可能な状態を表す電荷及び／又は分極を蓄積するための強誘電体材料を含むコンデンサ２４０を含み得る。メモリセル２０５は、コンデンサ２４０等の論理蓄積コンポーネントと、スイッチングコンポーネント２４５とを含み得る。コンデンサ２４０は強誘電体コンデンサの一例であり得る。コンデンサ２４０の第１のノードはスイッチングコンポーネント２４５と結合され得、コンデンサ２４０の第２のノードはプレート線２２０と結合され得る。スイッチングコンポーネント２４５は、２つのコンポーネント間の電子通信を選択的に確立又は確立解除するトランジスタ又は任意のその他のタイプのスイッチデバイスの一例であり得る。

【0030】

メモリダイ２００は、グリッド状のパターン等のパターンで配列されたアクセス線（例えば、ワード線２１０、デジット線２１５、及びプレート線２２０）を含み得る。アクセス線は、メモリセル２０５と結合された導電線であり得、メモリセル２０５に対するアクセス動作を実施するために使用され得る。幾つかの例では、ワード線２１０は行線と称され得る。幾つかの例では、デジット線２１５は、列線又はビット線と称され得る。アクセス線、行線、列線、ワード線、デジット線、ビット線、若しくはプレート線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。メモリセル２０５は、ワード線２１０、デジット線２１５、及び／又はプレート線２２０の交点に位置付けられ得る。

【0031】

ワード線２１０、デジット線２１５、及び／又はプレート線２２０等のアクセス線を活性化又は選択することによって、メモリセル２０５に対して読み出し及び書き込み等の動作が実施され得る。ワード線２１０、デジット線２１５、及びプレート線２２０をバイアスする（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加する）ことによって、それらの交点において単一のメモリセル２０５がアクセスされ得る。ワード線２１０、デジット線２１５、又はプレート線２２０を活性化又は選択することは、個別の線に電圧を印加することを含み得る。

【0032】

メモリセル２０５にアクセスすることは、行デコーダ２２５、列デコーダ２３０、及びプレートドライバ２３５を通じて制御され得る。例えば、行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受信し得、受信した行アドレスに基づいてワード線２１０を活性化し得る。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受信し得、受信した列アドレスに基づいてデジット線２１５を活性化し得る。プレートドライバ２３５は、ローカルメモリコントローラ２６５からプレートアドレスを受信し得、受信したプレートアドレスに基づいてプレート線２２０を活性化し得る。

【0033】

メモリセル２０５を選択又は選択解除することは、スイッチングコンポーネント２４５を活性化又は非活性化することによって達成され得る。コンデンサ２４０は、スイッチングコンポーネント２４５を使用してデジット線２１５と電子通信し得る。例えば、スイッチングコンポーネント２４５が非活性化された場合にコンデンサ２４０はデジット線２１５から絶縁され得、スイッチングコンポーネント２４５が活性化された場合にコンデンサ２４０はデジット線２１５と結合され得る。

【0034】

ワード線２１０は、メモリセル２０５に対してアクセス動作を実施するために使用される、メモリセル２０５と電子通信する導電線であり得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のスイッチングコンポーネント２４５のゲートと電子通信し得、メモリセルのスイッチングコンポーネント２４５を制御するように動作可能であり得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のコンデンサのノードと電子通信し得、メモリセル２０５はスイッチングコンポーネントを含まなくてもよい。

【0035】

デジット線２１５は、メモリセル２０５をセンスコンポーネント２５０と接続する導電線であり得る。幾つかのアーキテクチャでは、メモリセル２０５は、アクセス動作の一部分の間、デジット線２１５と選択的に結合され得る。例えば、ワード線２１０とメモリセル２０５のスイッチングコンポーネント２４５とは、メモリセル２０５のコンデンサ２４０とデジット線２１５とを選択的に結合及び／又は絶縁するように動作可能であり得る。幾つかのアーキテクチャでは、メモリセル２０５は、デジット線２１５と（例えば、一定に）電子通信し得る。

【0036】

プレート線２２０は、メモリセル２０５に対してアクセス動作を実施するために使用される、メモリセル２０５と電子的に通信する導電線であり得る。プレート線２２０は、コンデンサ２４０のノード（例えば、セル底部）と電子通信し得る。プレート線２２０は、メモリセル２０５のアクセス動作中にコンデンサ２４０をバイアスするようにデジット線２１５と協働し得る。

【0037】

センスコンポーネント２５０は、メモリセル２０５のコンデンサ２４０上に蓄積された状態（例えば、分極状態、電荷）を判定し得、検出した状態に基づいてメモリセル２０５の論理状態を判定し得る。センスコンポーネント２５０は、メモリセル２０５の信号出力を増幅するための１つ以上のセンスアンプを含み得る。センスコンポーネント２５０は、デジット線２１５に渡ってメモリセル２０５から受信した信号をリファレンス２５５（例えば、リファレンス電圧）と比較し得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２５０の出力として（例えば、入力／出力２６０に）提供され得、メモリダイ２００を含むメモリデバイス１１０の別のコンポーネントに、検出された論理状態を指し示し得る。

【0038】

ローカルメモリコントローラ２６５は、様々なコンポーネント（例えば、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０）を通じてメモリセル２０５の動作を制御し得る。ローカルメモリコントローラ２６５は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの例では、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、及びセンスコンポーネント２５０の内の１つ以上は、ローカルメモリコントローラ２６５と共同設置され得る。ローカルメモリコントローラ２６５は、１つ以上の異なるメモリコントローラ（例えば、ホストデバイス１０５と関連付けられた外部メモリコントローラ１２０、メモリダイ２００と関連付けられた別のコントローラ）からコマンド又はデータの内の１つ以上を受信し、コマンド若しくはデータ（又はそれらの両方）をメモリダイ２００により使用され得る情報に変換し、メモリダイ２００に対して１つ以上の動作を実施し、１つ以上の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であり得る。ローカルメモリコントローラ２６５は、対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化するための行信号及び列アドレス信号を生成し得る。ローカルメモリコントローラ２６５はまた、メモリダイ２００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は変更され得、メモリダイ２００の動作で論じる様々な動作に対して異なり得る。

【0039】

ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して１つ以上のアクセス動作を実施するように動作可能であり得る。アクセス動作の例は、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、又は活性化動作を含み得る。幾つかの例では、アクセス動作は、（例えば、ホストデバイス１０５からの）様々なアクセスコマンドに応答して、ローカルメモリコントローラ２６５によって実施され得、さもなければ調整され得る。ローカルメモリコントローラ２６５は、ここに列挙されていないその他のアクセス動作、又はメモリセル２０５にアクセスすることに直接関係しないメモリダイ２００の動作に関連するその他の動作を実施するように動作可能であり得る。

【0040】

ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して書き込み動作（例えば、プログラミング動作）を実施するように動作可能であり得る。書き込み動作中、メモリダイ２００のメモリセル２０５は、所望の論理状態を蓄積するようにプログラミングされ得る。ローカルメモリコントローラ２６５は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象メモリセル２０５と結合された対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化し得る。ローカルメモリコントローラ２６５は、メモリセル２０５のコンデンサ２４０内に特定の状態（例えば、電荷）を蓄積するために、書き込み動作中に特定の信号（例えば、書き込みパルス）をデジット線２１５に印加し得る。書き込み動作の一部として使用されるパルスは、一定期間に渡る１つ以上の電圧レベルを含み得る。

【0041】

ローカルメモリコントローラ２６５は、メモリダイ２００の１つ以上のメモリセル２０５に対して読み出し動作（例えば、センシング動作）を実施するように動作可能であり得る。読み出し動作中、メモリダイ２００のメモリセル２０５内に蓄積された論理状態が判定され得る。ローカルメモリコントローラ２６５は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５と結合された対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を識別し得る。ローカルメモリコントローラ２６５は、対象のメモリセル２０５にアクセスするために、（例えば、ワード線２１０、デジット線２１５、又はプレート線２２０に電圧を印加して）対象のワード線２１０、対象のデジット線２１５、及び対象のプレート線２２０を活性化し得る。対象のメモリセル２０５は、アクセス線をバイアスすることに応答して、センスコンポーネント２５０へ信号を伝送し得る。センスコンポーネント２５０は該信号を増幅し得る。ローカルメモリコントローラ２６５は、センスコンポーネント２５０を活性化し（例えば、センスコンポーネントをラッチし）得、それによって、メモリセル２０５から受信した信号をリファレンス２５５と比較し得る。該比較に基づいて、センスコンポーネント２５０は、メモリセル２０５上に蓄積された論理状態を判定し得る。

【0042】

幾つかの例では、メモリセル２０５にアクセスすることは、入力信号によってトリガー又は開始され得る、個別のタイミング信号によって制御される様々な動作を含み得る。所望の相対的なタイミングに従って動作が実施されることをサポートするために、ローカルメモリコントローラ２６５、又はメモリダイ２００のその他のコンポーネントは、所望のタイミングに従ってタイミング信号を生成するように構成された遅延コンポーネントの個別のセットを各々有する１つ以上の遅延チェーンを含み得る。そうしたタイミング信号は、非同期タイミング信号と称され得、入力信号の遷移に対して１つ以上の遅延コンポーネントによって遅延される遷移を有し得る。メモリダイ２００は、構成可能性の中でもとりわけ、公称遅延期間、又は動作条件に対する遅延期間の変動性若しくは感度（例えば、温度、電圧、又はその他のパラメータに対する勾配）を調整するように構成可能な遅延コンポーネントを含み得る。

【0043】

メモリダイ２００の遅延チェーンは、遅延較正動作の様々な態様をサポートし得るリングオシレータ構成で動作可能であり得る。例えば、遅延チェーンは、リングオシレータ構成が循環される較正モードで動作し得、（例えば、メモリダイ２００に含まれる又はメモリダイ２００とは別個の較正コンポーネントの、メモリダイ２００の、又はメモリダイ２００を含むメモリデバイスの）カウンタは、較正期間に渡ってリングオシレータのサイクル数をカウントするために使用される。リングオシレータは、入力信号の単一の遷移に応答し得る、第１の遷移とそれに続く第２の遷移（例えば、反対の遷移）とを有する出力信号を生成するように構成されたパルスジェネレータを含み得る。リングオシレータのフィードバックループでパルス信号を生成することによって、リングオシレータは、遅延チェーンを通る単一の信号伝播パスを使用してサイクルをサポートし得、（例えば、立ち上がりエッジ遅延の較正をサポートするために）較正される予定の遅延チェーンの継続時間をより厳密に表すリングオシレータのサイクル時間（例えば、周期）をサポートし得る。

【0044】

図３Ａ及び図３Ｂは、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするタイミングチェーン３００－ａ及び３００－ｂの例を夫々説明する。タイミングチェーン３００－ａ及び３００－ｂは、メモリデバイス１１０における異なるタイプのアクセス動作をサポートするタイミングチェーンの例であり得、遅延線の単純化されたチェーンを説明し得る。例えば、タイミングチェーン３００－ａは、（例えば、行アドレスストローブ遅延チェーンとして、ホストデバイス１０５から受信されたＡＣＴコマンド等の活性化コマンドに応答した）活性化動作又は読み出し動作の態様を説明し得、タイミングチェーン３００－ｂは、（例えば、ホストデバイス１０５から受信されたＰＲＥコマンド等のプリチャージコマンドに応答した）プリチャージ動作又はライトバック動作の態様を説明し得る。タイミングチェーン３００－ａ及び３００－ｂは説明のためのものであり、メモリデバイス１１０は、異なる構成の活性化動作又はプリチャージ動作に対するタイミングチェーン３００で構成され得、メモリデバイス１１０は、様々な異なるタイプのアクセス動作をサポートする任意の数のタイミングチェーン３００をサポートするように構成され得る。

【0045】

タイミングチェーン３００－ａ及び３００－ｂの各々は、入力信号３１０（例えば、アクセスコマンド、アクセス動作開始信号）に応答して実施され得る個別の動作３０５（例えば、ステージ）を含む。個別の第１の動作３０５は、入力信号３１０の受信の後又は受信と同時に、初期時間に実施又は開始され得、それは、所与のタイミングチェーンの時間ｔ０として示され得る。他の動作３０５は、目的の中でもとりわけ、動作３０５自体の完了、又は動作３０５の信号を安定させることが可能な期間をサポートし得るｔ０より遅い時間（例えば、遅延時間）に実施又は開始され得る。例えば、タイミングチェーン３００－ａの動作３０５－ａは、先行する動作３０５－ａの実施又は開始に対して、遅延ｄ１～ｄ８に従って実施又は開始され得る。タイミングチェーン３００－ｂの動作３０５－ｂは、先行する動作３０５－ｂの実施又は開始に対して、遅延ｄ９～ｄ１２に従って実施又は開始され得る。

【0046】

一例では、タイミングチェーン３００－ａに対応するアクセス動作は、（例えば、入力信号３１０－ａと関連付けられる）アクセスコマンドに応答して実施される１３個のサブ動作又はステージ（例えば、動作３０５－ａ－１～３０５－ａ－１３）を含み得る。タイミングチェーン３００－ａに対応するアクセス動作が活性化動作又はその他の読み出し動作である例では、動作３０５－ａは、活性化又はその他の読み出し動作をサポートする動作の中でもとりわけ、メモリセル２０５の行を開くこと、ワード線２１０を活性化すること、列デコーダ２３０によってメモリセルの列を活性化すること、さもなければメモリセル２０５の列を選択すること、（例えば、プレートドライバ２３５を介して）プレート線２２０をバイアスすること、さもなければプレート線２２０を活性化すること、増幅コンデンサを充電若しくはブーストすること、さもなければメモリセル２０５によって蓄積された論理状態の検出をサポートする信号発現回路を活性化すること、発現した信号を（例えば、センスコンポーネント２５０の）センスアンプに伝達すること、信号線又はリファレンス線からセンスアンプを絶縁すること、又はセンスアンプにおける比較の結果をラッチすることとして、そうした動作を含み得る。タイミングチェーン３００に対応するアクセス動作が活性化動作又はその他の読み出し動作であるその他の例は、１３個よりも多い又は少ない動作を有し得る。

【0047】

別の例では、タイミングチェーン３００－ｂに対応するアクセス動作は、（例えば、入力信号３１０－ｂと関連付けられる）アクセスコマンドに応答して実施される５個のサブ動作又はステージ（例えば、動作３０５－ｂ－ａ～３０５－ｂ－５）を含み得る。タイミングチェーン３００－ｂに対応するアクセス動作がプリチャージ動作又はその他の書き込み動作である例では、動作３０５－ｂは、活性化又はその他の読み出し動作をサポートし得る動作の中でもとりわけ、（例えば、列デコーダ２３０を介して）デジット線２１５をバイアスすること、さもなければデジット線２１５を活性化すること、（例えば、プレートドライバ２３５を介して）プレート線２２０をバイアスすること、さもなければプレート線２２０を活性化すること、ワード線２１０を非活性化すること、メモリセル２０５の行を閉じること、又は電圧源若しくはメモリダイのその他のコンポーネントを分離する若しくはアイドルにすることとして、そうした動作を含み得る。タイミングチェーン３００に対応するアクセス動作がプリチャージ動作又はその他の書き込み動作である他の例は、５個よりも多い又は少ない動作を有し得る。

【0048】

タイミングチェーン３００の動作３０５のタイミング又はシーケンスをサポートするために、メモリダイ２００は、動作３０５及び介在する遅延の各々に対応するタイミング信号を生成し得る。タイミングチェーン３００の動作３０５のためのタイミング信号は、開始信号の立ち上がりエッジ、開始信号の立ち下がりエッジ、又は何らかのその他の遷移若しくは信号状態を指し得る。タイミング信号は、個別のタイミングチェーン３００に対応し、入力信号の遷移に対して出力信号の遷移を遅延させる（例えば、入力信号の立ち上がりエッジと出力信号の立ち上がりエッジとの間の遅延、入力信号の立ち下がりエッジと出力信号の立ち下がりエッジの間の遅延）遅延コンポーネントのセットを有する遅延チェーンに少なくとも部分的に基づいて生成され得る。例えば、タイミングチェーン３００－ａは、対応する遅延チェーンと関連付けられ得、１つ以上の遅延コンポーネントの第１のセットは、動作３０５－ａ－１のタイミング信号又は開始に対して、遅延ｄ１で動作３０５－ａ－２を開始するためのタイミング信号を生成することと関連付けられ得、１つ以上の遅延コンポーネントの第２のセットは、動作３０５－ａ－２のタイミング信号又は開始に対して、遅延ｄ２で動作３０５－ａ－３を開始するためのタイミング信号を生成することと関連付けられ得る等々。タイミングチェーン３００－ｂは、タイミングチェーン３００－ａに対する遅延チェーンとは異なる対応する遅延チェーンと関連付けられ得、１つ以上の遅延コンポーネントの第１のセットは、動作３０５－ｂ－１のタイミング信号又は開始に対して、遅延ｄ９で動作３０５－ｂ－２を開始するためのタイミング信号を生成することと関連付けられ得、１つ以上の遅延コンポーネントの第２のセットは、動作３０５－ｂ－２のタイミング信号又は開始に対して、遅延ｄ１０で動作３０５－ｂ－３を開始するためのタイミング信号を生成することと関連付けられ得る等々。

【0049】

幾つかの例では、メモリダイ２００によって実施されるアクセス動作は、関連する温度に基づいてある一定のサポート動作が完了するまでにより長い又は短い継続時間を要する原因となる温度依存性を有し得る。例えば、アクセス線を介した電荷転送又は電流の流れが、相対的に高温では遅くなり得、さもでなければ低減し得、相対的に低温では速くなり得、さもでなければ増加し得るように、アクセス線（例えば、ワード線２１０、デジット線２１５、プレート線２２０）の抵抗は温度と共に増加し得る。別の例では、トランジスタに渡る電荷転送又は電流の流れ（例えば、ドレイン電流）が、相対的に高温では遅くなり得、相対的に低温では速くなり得るように、トランジスタのキャリア移動度は温度と共に減少し得る。追加的又は代替的に、トランジスタに渡る電荷転送又は電流の流れが、相対的に高温ではより遅く発現し得、相対的に低温ではより速く発現し得るように、キャリア移動度の低下は、トランジスタを通る導電経路の相対的に遅い活性化（例えば、相対的に遅いスイッチング、相対的に長い活性化時定数）と関連付けられ得る。幾つかの例では、メモリセルにアクセスすることと関連付けられる信号発現動作は、動作温度に依存し得る。例えば、強誘電体メモリセルアーキテクチャは、高温での読み出し信号の相対的に高速又は強力な発現をサポートし得、それ故、読み出し信号発現期間は、高温では相対的に短くなるように構成され得る。別の例では、材料メモリセルアーキテクチャは、高温にある材料状態の相対的に高速の変化をサポートし得、それ故、書き込み期間は、高温では相対的に短くなるように構成され得る。したがって、これらの又はその他の理由のため、メモリダイ２００は、（例えば、温度依存の遅延期間、電圧依存の遅延期間をサポートする）関連する動作に少なくとも部分的に基づいて動作可能な遅延コンポーネントによってサポートされ得る条件依存期間に従って、アクセス動作の異なる部分を実施するように構成され得る。幾つかの例では、遅延コンポーネントは、動作条件の変化に応答して遅延期間の変動を最小限にする又はなくすように構成され得る。

【0050】

幾つかの例では、メモリダイ２００は、タイミングチェーン３００のタイミング信号を生成するために、温度に比例する（例えば、温度に正比例する、絶対温度に比例する（ＰＴＡＴ））遅延又は継続時間をサポートする遅延コンポーネントを用い得る。ＰＴＡＴ遅延コンポーネントは、温度上昇に伴う抵抗の増加、温度上昇に伴うトランジスタのキャリア移動度の低下、及びその他の現象の影響を受けるアクセス動作のそれらの部分等、アクセス動作の幾つかの部分のタイミングをサポートするのに適し得る。そうした例では、ＰＴＡＴ遅延コンポーネントは、相対的に高温でのアクセス動作の部分に対して相対的に長い継続時間をサポートし得、相対的に低温でのアクセス動作の部分に対して相対的に短い継続時間をサポートし得る。ＰＴＡＴ遅延コンポーネントは、（例えば、継続時間＝ｋ＊温度の関係に従って）温度に比例するアクセス動作の継続時間をサポートし得るが、ＰＴＡＴ遅延コンポーネントは、一般的に、第１の温度での個別の第１の遅延と、第１の温度よりも高い第２の温度での、第１の継続時間よりも長い個別の第２の遅延とをサポートするように構成され得る。こうした遅延コンポーネントは、温度と関連する正の相関を有し得る。

【0051】

幾つかの例では、メモリダイ２００は、メモリダイ２００のタイミング信号を生成するために、温度に反比例する（例えば、絶対温度に相補的な（ＣＴＡＴ））遅延又は継続時間をサポートする遅延コンポーネントを用い得る。ＣＴＡＴ遅延コンポーネントは、高温でより速く発生するアクセス動作のそれらの部分（例えば、強誘電体メモリセルに対して実施される読み出し動作の信号発現部分）等、アクセス動作の幾つかの部分のタイミングをサポートするのに適し得る。そうした例では、ＣＴＡＴ遅延コンポーネントは、相対的に高温でのアクセス動作の部分に対して相対的に短い継続時間をサポートし得、相対的に低温でのアクセス動作の部分に対して相対的に長い継続時間をサポートし得る。ＣＴＡＴ遅延コンポーネントは、（例えば、継続時間＝ｋ／温度の関係に従って）温度に反比例するアクセス動作の継続時間をサポートし得るが、ＣＴＡＴ遅延コンポーネントは、一般的に、第１の温度での個別の第１の遅延と、第１の温度よりも高い第２の温度での、第１の継続時間よりも短い個別の第２の遅延とをサポートするように構成され得る。こうした遅延コンポーネントは、温度との関連する逆相関又は負の相関を有し得る。

【0052】

タイミングチェーン３００又はその何らかの部分に対応する遅延チェーンは、タイミング信号又は遅延較正動作の様々な態様をサポートし得るリングオシレータ構成で動作可能であり得る。例えば、タイミングチェーン３００－ａの遅延ｄ１、ｄ２、及びｄ３と関連付けられる１つ以上の遅延コンポーネントのセットは、第１の較正チェーン３１５－ａと関連付けられ得、タイミングチェーン３００－ｂの遅延ｄ９と関連付けられる１つ以上の遅延コンポーネントのセットは、第２の較正チェーン３１５－ｂと関連付けられ得る。本明細書に開示するような例に従えば、較正チェーン３１５－ａ又は較正チェーン３１５－ｂに対応する遅延チェーンは、較正される予定の遅延チェーンの継続時間（例えば、立ち上がりエッジ遅延期間）をより厳密に表すリングオシレータサイクル時間（例えば、周期）をサポートし得る、パルスジェネレータを含むリングオシレータ構成で動作し得る。

【0053】

幾つかの例では、遅延ｄ１、ｄ２、ｄ３、ｄ８、及びｄ１２の継続時間は、対応するＰＴＡＴ遅延コンポーネントによってサポートされるように温度に比例し得る。したがって、第１の較正チェーン３１５－ａは、遅延ｄ１、ｄ２、及びｄ３に対応するＰＴＡＴ遅延コンポーネントを含むがこれに限定されない、タイミングチェーン３００－ａ又はタイミングチェーン３００－ｂと関連付けられる任意の１つ以上のＰＴＡＴ遅延コンポーネントの較正をサポートするＰＴＡＴ較正チェーン３１５であり得る。言い換えると、幾つかの例では、遅延ｄ１、ｄ２、ｄ３、ｄ８、及びｄ１２の内の任意の１つ以上に対応する遅延コンポーネントを較正するために、ＰＴＡＴ較正チェーン３１５－ａが使用され得る。幾つかの例では、その他の遅延（例えば、遅延ｄ４～ｄ７）は、対応するＣＴＡＴ遅延コンポーネントによってサポートされるように温度に反比例し得、ＣＴＡＴ較正チェーン３１５に少なくとも部分的に基づいて較正され得る。

【0054】

幾つかの例では、遅延ｄ９の継続時間は、ＣＴＡＴ遅延コンポーネントによってサポートされるように、温度に反比例し得る。したがって、第２の較正チェーン３１５－ｂは、遅延ｄ９に対応するＣＴＡＴ遅延コンポーネントを含むがこれに限定されない、タイミングチェーン３００－ａ又はタイミングチェーン３００－ｂと関連付けられる任意の１つ以上のＣＴＡＴ遅延コンポーネントの較正をサポートするＣＴＡＴ較正チェーン３１５であり得る。幾つかの例では、その他の遅延（例えば、遅延ｄ１０～ｄ１２）は、対応するＰＴＡＴ遅延コンポーネントによってサポートされるように温度に比例し得、ＰＴＡＴ較正チェーン３１５（例えば、ＰＴＡＴ較正チェーン３１５－ａ）に少なくとも部分的に基づいて較正され得る。

【0055】

図４は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする遅延コンポーネント４０５の一例を説明する。遅延コンポーネント４０５は、メモリダイ２００を動作させるための１つ以上のタイミングチェーン３００に対応し得る、遅延チェーン内の１つ以上の遅延コンポーネント４０５のセット内に含まれ得る。遅延コンポーネント４０５は、入力信号４１０の遷移に対して遅延された遷移を有する出力信号４１５を生成し得る。例えば、入力信号４１０の立ち上がりエッジ又は立ち下がりエッジを受信した後の何らかの継続時間（例えば、遅延期間）において、遅延コンポーネント４０５は、出力信号４１５の立ち上がりエッジ又は立ち下がりエッジを生成し得る。幾つかの場合、出力信号４１５は、動作３０５又はアクセス動作のステップの開始をサポートするために、メモリダイ２００の１つ以上のコンポーネントに提供され得る。追加的又は代替的に、幾つかの場合、出力信号４１５は、メモリダイ２００が（複数の）動作３０５の間、又は後続の動作３０５中に遅延を累積することをサポートするために、遅延チェーン内の別の遅延コンポーネント４０５に（例えば、別の遅延コンポーネント４０５への入力信号４１０として）提供される。

【0056】

遅延コンポーネント４０５の遅延期間は、遅延コンポーネント４０５の受動回路素子の時定数又はその他の遅延特性に少なくとも部分的に基づき得、そのうちの１つ以上は（例えば、較正又は構成動作に少なくとも部分的に応じて、さもなければ基づいて）構成可能であり得る。遅延コンポーネント４０５は、構成可能な遅延期間のための様々な技術をサポートし得る。一例では、遅延コンポーネント４０５は、公称又はベースライン遅延期間の調整をサポートし得る、構成可能なインピーダンス４２０を含み得る。追加的又は代替的に、遅延コンポーネント４０５は、調整の中でもとりわけ、温度に対する遅延の勾配若しくはその他の変動性の調整、又は動作電圧に対する遅延の勾配若しくはその他の変動性の調整等、遅延期間と動作条件との間の勾配又はその他の関係の調整をサポートし得る、構成可能な勾配４３０を含み得る。

【0057】

遅延コンポーネント４０５の較正又は構成は、様々なシグナリング又はプログラミング技術によってサポートされ得る。例えば、遅延コンポーネント４０５には、インピーダンス較正信号４２５又は勾配較正信号の内の一方又は両方が提供され得る。幾つかの例では、構成可能なインピーダンス４２０は、選択可能な素子、さもなければその他の構成可能な素子のセットを含み得、素子は、抵抗器、コンデンサ、又は電流源を含み得る。インピーダンス較正信号４２５は、構成可能なインピーダンスを選択的に調整することによって遅延期間を短縮又は延長する構成可能なインピーダンス４２０の時定数挙動を調整するために使用され得る。別の例では、構成可能な勾配４３０は、トランジスタのネットワークを含み得、勾配較正信号４３５は、動作温度又は動作電圧に対する遅延コンポーネント４０５の感度（例えば、比例性）を増加または減少させるために、トランジスタのサブセットの（例えば、線形領域又は飽和領域内の）動作点又は条件を修正するようにトランジスタの少なくともサブセットのゲートに印加され得る。別の例では、構成可能な勾配４３０は、並列配列で動作するトランジスタのアレイを含み得、勾配較正信号４３５は、動作温度又は動作電圧に対する遅延コンポーネント４０５の感度（例えば、反比例性）を増加又は減少させるために、アレイを通じて正味の導電率を修正するようにアレイの１つ以上のトランジスタを通る信号経路を選択的に有効化又は無効化するために印加され得る。

【0058】

インピーダンス較正信号４２５又は勾配較正信号４３５は、構成可能性の様々な技術をサポートし得る。一例では、インピーダンス較正信号４２５又は勾配較正信号４３５の内の一方又は両方は、較正パラメータ（例えば、１つ以上の遅延コンポーネント４０５に対する構成を蓄積する一例であり得る、較正動作中に設定又は定義されるようなトリムパラメータ）を蓄積する又はそれにアクセスする中央コントローラ（例えば、ローカルメモリコントローラ２６５、デバイスメモリコントローラ１５５）によって提供され得る１ビット以上のコード信号として提供され得る。別の例では、インピーダンス較正信号４２５又は勾配較正信号４３５の内の一方又は両方は、１つ以上の遅延コンポーネント４０５に対する構成を蓄積する別の例であり得る、構成可能なインピーダンス４２０又は構成可能な勾配４３０で１つ以上のヒューズ又はアンチヒューズの状態を設定するワンタイムプログラミング信号を指し得る。別の例では、そうしたヒューズ又はアンチヒューズは、ローカルメモリコントローラ２６５又はデバイスメモリコントローラ１５５で実施され得、遅延コンポーネント４０５に提供されるシグナリングをサポートするために使用され得る。

【0059】

幾つかの例では、遅延コンポーネント４０５は、他方の遷移方向の遅延期間とは異なる一方の遷移方向に対する遅延期間を有するように構成され得る。例えば、入力信号４１０の立ち上がりエッジと出力信号４１５の立ち上がりエッジとの間の遅延は、入力信号４１０の立ち下がりエッジと出力信号の立ち下がりエッジとの間の遅延よりも相対的に長くなり得る。幾つかの場合、立ち上がりエッジ間の遅延は、（例えば、抵抗及び静電容量（ＲＣ）インピーダンスに関連する）時定数挙動に基づき得、立ち下がりエッジ間の遅延は、トランジスタゲートの挙動（例えば、ゲート遅延の量）に基づき得る。幾つかの場合、立ち上がりエッジ間の遅延は、立ち下がりエッジ間の遅延とは別個に構成可能であり得る。例えば、立ち上がりエッジ間の遅延は、動作３０５の開始タイミングを決定し得る一方、立ち下がりエッジ間の遅延は、動作３０５の開始タイミングを決定しなくてもよい。したがって、立ち下がりエッジ遅延を較正することは重要ではないことがあり、その結果、立ち上がりエッジ遅延の較正をサポートするが、立ち下がりエッジ遅延の較正をサポートしないように遅延コンポーネント４０５は構成され得る。

【0060】

図５は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする遅延チェーン５００の一例を説明する。遅延チェーン５００は、メモリアレイ１７０にアクセスするためのタイミング信号の生成をサポートし得る遅延コンポーネント４０５－ａのセットを含む。幾つかの例では、遅延チェーン５００は、図３Ａ又は図３Ｂを参照して説明したような較正チェーン３１５に対応し得、したがって、アクセス動作（例えば、ＡＣＴ動作、ＰＲＥ動作）のためのタイミングチェーン３００の動作３０５のサブセットと関連付けられ得る。遅延チェーン５００は、ＰＴＡＴ較正チェーン３１５又はＣＴＡＴ較正チェーン３１５に対応し得る。

【0061】

遅延チェーン５００は、Ｎ個の遅延コンポーネント４０５－ａのセットを含むが、開示する例に従った遅延チェーン５００は、任意の数の１つ以上の遅延コンポーネント４０５を含み得る。遅延チェーン５００は、入力信号ＩＮを受信し得る入力ノード５０５と、入力信号に対して遅延された出力信号ＯＵＴを生成し得る出力ノード５１０とを含む。幾つかの例では、入力信号は、（例えば、ホストデバイス１０５からの、デバイスメモリコントローラ１５５からの）アクセスコマンド信号、又はアクセスコマンドに応答してメモリデバイス１１０又はメモリダイ２００においてさもなければ生成されるタイミング信号を指し得る。幾つかの例では、出力信号は、（例えば、動作３０５を開始するための）アクセスタイミング信号を指し得、又はタイミングチェーン３００の１つ以上の異なる動作３０５をサポートする較正チェーン３１５の外側にある、後続の遅延コンポーネント４０５又は遅延チェーン若しくはその一部分に提供されるタイミング信号を指し得る。

【0062】

遅延チェーン５００は、スイッチングコンポーネント５１５によって有効化され得るリングオシレータ構成で動作し得る。例えば、信号ＯＳＣＥｎが有効化された場合、ノードＭ（例えば、遅延チェーン５００又はリングオシレータ構成の第２のノード）からの、ノードＰを介してパルスコンポーネント５２５を通じたフィードバックは、スイッチングコンポーネント５１５を介して（例えば、ノードＡ、遅延チェーン５００又はリングオシレータ構成の第１のノードにおいて）第１の遅延コンポーネント４０５－ａ－ｌに戻され得る。信号ＯＳＣＥｎが無効化された場合、ノードＰを介したフィードバックが無効化され得る（例えば、パルスコンポーネントの出力がノードＡで生成される又はノードＡに伝達されるのを無効化又は禁止する）。したがって、信号ＯＳＣＥｎは、（例えば、動作３０５を開始するためのタイミング信号を生成するための）固有モードと（例えば、遅延チェーン５００の遅延コンポーネント４０５－ａ又は遅延チェーン５００の外側のその他の遅延コンポーネント４０５を含み得る、１つ以上の遅延コンポーネント４０５の較正をサポートするための）オシレータモードとの間で遅延チェーン５００をトグルすることと関連付けられ得る。

【0063】

パルスコンポーネント５２５は、ノードＭとノードＡとの間に結合され得、ノードＭにおける信号の遷移（例えば、立ち上がりエッジ又は立ち下がりエッジの何れか等の信号遷移方向）に応じてパルス信号を生成するように構成され得る。例えば、ノードＭにおける信号の立ち上がりエッジ、又は閾値電圧を別の方法で満たすノードＭにおける電圧に応じて、パルスコンポーネント５２５は、ノードＰにおける立ち下がりエッジとそれに続くノードＰにおける立ち上がりエッジを含み得る、ノードＰにおけるパルス信号を生成し得る。幾つかの例では、パルスコンポーネント５２５は、ワンショットパルスコンポーネントと称され得る。パルス信号は、リングオシレータシグナリングを効果的にリセットし得る７ゲートワンショットパルス等の特定のパルス幅で構成され得る。

【0064】

（例えば、較正動作のために）リングオシレータ構成で動作する場合、信号Ｏｓｃのサイクル数に対応するリングオシレータのサイクル数は、カウンタ５３０によってカウント又は累積され得る。様々な例において、カウンタ５３０は、遅延チェーン５００を含むメモリダイ２００のコンポーネントであり得、又はカウンタ５３０は、そうしたメモリダイ２００と通信するメモリデバイス１１０又はホストデバイス１０５のコンポーネントであり得、又はカウンタ５３０は、遅延チェーン５００と別の方法で通信する外部較正デバイスのコンポーネントであり得る。カウンタ５３０は、ビット数に従って、構成された容量を有するビット単位のカウンタ（例えば、リングオシレータ構成の５１２サイクルをカウントする容量を有する１０ビットカウンタ）であり得る。幾つかの例では、カウンタ５３０の容量は、構成された較正期間に渡って予想されるサイクル数に対応し得る。

【0065】

遅延コンポーネント４０５－ａは、個々に又は集合的に、所与のタイミングチェーン３００をサポートする目標遅延期間と関連付けられ得る。したがって、幾つかの例では、遅延チェーン５００のリングオシレータ構成は、較正期間に渡って循環され得、較正期間は、遅延コンポーネント４０５－ａ－１～４０５－ａ－ｎと関連付けられる実際の遅延を判定するためにカウントされたサイクル数で除算され得る。遅延コンポーネント４０５－ａの内の１つ以上が較正又は再構成されるべきか否かを識別するために、実際の遅延は目標遅延期間と比較され得る。実際の遅延期間が長すぎる場合、又は循環されるリングオシレータの少なすぎるカウントがカウンタ５３０に累積された場合、遅延コンポーネント４０５－ａの内の１つ以上は、（例えば、インピーダンス較正信号４２５を介して）個別の遅延を短縮する方法で較正され得る。実際の遅延期間が短すぎる場合、又は循環されるリングオシレータの多すぎるカウントがカウンタ５３０に累積された場合、遅延コンポーネント４０５－ａの内の１つ以上は、個別の遅延を延長する方法で較正され得る。こうしたプロセスは、動作条件に対する実際の勾配を識別するために、その他の動作条件で繰り返され得、動作条件に対する目標勾配との比較に基づいて、遅延コンポーネント４０５－ａの内の１つ以上は、（例えば、勾配較正信号４３５を介して）動作条件に対して遅延期間の勾配を増加又は減少させる方法で較正され得る。遅延コンポーネント４０５－ａ－１～４０５－ａ－ｎは、サイクル数、又は遅延期間、又は動作条件に対する変動性が目標と一致する、又は目標から最小限に分離されるまで、調整又は再構成され得る。

【0066】

幾つかの例では、出力ノード５１０におけるタイミング信号は、パルスコンポーネント５２５によって導かれる遅延を複製又は近似し得るパルス遅延複製コンポーネント５４０に少なくとも部分的に基づいて生成され得る。例えば、遅延チェーン５００が較正動作に対するリングオシレータ構成で動作する場合、リングオシレータのサイクルは、パルスコンポーネント５２５に関連するオーバーヘッド期間を含み得る。そうしたオーバーヘッドを補償するために、パルス遅延複製コンポーネント５４０は、動作３０５と関連付けられるタイミング信号の生成におけるそうしたオーバーヘッドを補償するために含まれ得る。しかしながら、幾つかの例では（例えば、パルスコンポーネント５２５と関連付けられるオーバーヘッドが相対的に小さい場合）、パルス遅延複製コンポーネント５４０は省略されてもよく、この場合、出力ノード５１０の信号は、ノードＭにおける信号と同等であり得る。

【0067】

図６は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートする信号伝播６００の一例を説明する。信号伝播６００は、リングオシレータ構成において遅延チェーン５００を循環させている間の遅延チェーン５００の様々なノードにおけるシグナリングを説明し得る。

【0068】

信号伝播６００は、入力ノード５０５に印加された正の入力信号ＩＮで開始され得、リングオシレータ構成は、スイッチングノード５２０において正の信号ＯＳＣＥｎを印加することによって有効化される。したがって、立ち上がりエッジは、遅延コンポーネント４０５－ａ－ｌへの入力信号４１０として、ノードＡにおいて生成され得る。立ち上がりエッジは、ノードＡにおける立ち上がりエッジと比較して相対的な遅延を有する遅延コンポーネント４０５－ａ－ｌの出力信号４１５として、ノードＢにおいて遅延コンポーネント４０５－ａ－ｌによって生成され得る。立ち上がりエッジの伝播は、同様に、遅延コンポーネント４０５－ａ－２～４０５－ａ－ｎを通ってノードＭに、遅延コンポーネント４０５－ａ－ｎの出力信号４１５として渡され得る。遅延チェーンの遅延コンポーネント４０５－ａを通る立ち上がりエッジの伝播は、立ち上がりエッジ遅延伝播６１０－ａと関連付けられ得る。

【0069】

（例えば、パルスコンポーネント５２５への入力と関連付けられる）ノードＭにおける立ち上がりエッジに応答して、パルスコンポーネント５２５は、ノードＰにおいてパルス信号６１５－ａ（例えば、ワンショットパルス）を生成し得る。信号伝播６００の例では、パルス信号６１５は、ノードＭにおける立ち上がりエッジ、又は閾値を別の方法で満たすノードＭにおける信号に応答して、ノードＰにおける立ち下がりエッジに続くノードＰにおける立ち上がりエッジを含み得る。パルスコンポーネント５２５は、何らかの量のゲート遅延（例えば、７ゲート遅延）のパルス幅等のパルス幅を有するパルス信号を生成するように構成され得る。パルス信号６１５－ａは、大きな遅延を課さないことがあるスイッチングコンポーネント５１５を通過し得、伝播されたパルス信号は、信号Ｏｓｃとしてカウンタ５３０において受信され得る。カウンタ５３０は、信号Ｏｓｃの立ち上がりエッジ、立ち下がりエッジ、又はそれらの組み合わせに基づいて、累積されたカウントをインクリメントし得る。

【0070】

ノードＡに渡されるパルス信号の立ち下がりエッジは、遅延コンポーネント４０５－ａが、立ち下がりエッジ遅延よりも長い立ち上がりエッジ遅延で構成される場合に、立ち上がりエッジ遅延伝播６１０より速い伝播であり得る立ち下がりエッジ遅延伝播６２０－ａと関連付けられた連続的な立ち下がりエッジ遅延を有する遅延コンポーネント４０５－ａ－１～４０５－ａ－ｎを通って伝播され得る。ノードＡに渡されるパルス信号の立ち上がりエッジもまた、別の立ち上がりエッジ遅延伝播６１０－ｂと関連付けられた連続的な立ち上がりエッジ遅延を有する遅延コンポーネント４０５－ａ－１～４０５－ａ－ｎを通って伝播され得、パルスコンポーネント５２５に別のパルス信号６１５－ｂを生成させる。信号伝播のこれらの態様は、リングオシレータ構成が循環される期間中継続し得、循環中に生成されるパルス信号６１５の数に対応する幾つかのカウント数をカウンタ５３０が累積することをサポートする。

【0071】

パルス信号６１５を生成するためにパルスコンポーネント５２５を含めることによって、遅延チェーン５００のリングオシレータ構成は、（例えば、タイミングチェーン３００に従って動作３０５を開始するためのタイミング信号の精度により関連し得る、遅延コンポーネント４０５－ａの立ち上がりエッジ遅延を較正するために）遅延チェーン５００のより正確な較正をサポートし得る。例えば、パルスコンポーネント５２５が省略された場合（例えば、及び別のリングオシレータ構成でインバータと置き換えられた場合）、ノードＭにおける立ち上がりエッジ等、ノードＭからのフィードバック信号の遷移は、リングオシレータのサイクルを完了するために、（例えば、リセット経路内の）遅延コンポーネント４０５－ａを通って反転させて戻される必要があり得る。そうした場合、信号伝播は、（例えば、ノードＡにおいて）後続の立ち上がりエッジを生成する前に立ち下がりエッジ遅延を累積し得、それは、動作３０５のためのタイミング信号を生成することと関連付けられる立ち上がりエッジ遅延の較正に関連しないことがある。一例では、遅延コンポーネント４０５－ａは、パルスコンポーネント５２５を省略する代替のリングオシレータ構成が、立ち上がりエッジの遅延を較正するための粒度を損い得る、オシレータサイクル毎に４＊Ｎ＋１ゲート遅延のオーバーヘッド遅延を累積し得るように、４ゲート立ち下がりエッジ遅延と関連付けられ得る。したがって、リングオシレータを効果的にリセットし、遅延コンポーネント４０５－ａの立ち下がりエッジ遅延と関連付けられるオーバーヘッドを低減又はなくすために、パルスコンポーネント５２５は、遅延チェーン５００のリングオシレータ構成に有利に含まれ得る。

【0072】

幾つかの例では、パルスコンポーネント５２５を含めても、遅延オーバーヘッド（例えば、較正される予定の立ち上がりエッジ遅延とは関係のない遅延）を完全にはなくせないことがある。例えば、パルスコンポーネント５２５が７ゲート遅延のパルス幅を有するパルス信号を生成するように構成されている場合、それらの７ゲート遅延は、遅延コンポーネント４０５の立ち上がりエッジ遅延の較正に関連するオーバーヘッドを表し得る。パルスコンポーネント５２５が招くそうしたオーバーヘッドは、パルスコンポーネント５２５を省略するリングオシレータ構成における立ち下がりエッジ遅延によって導かれるオーバーヘッドよりも実質的に低くなり得る。しかしながら、動作３０５に対応するタイミング信号を生成するためのパルスコンポーネント５２５のそうしたオーバーヘッドを考慮に入れることは更に有利であり得る。

【0073】

遅延チェーン５００の例で説明するように、パルス遅延複製コンポーネント５４０は、リングオシレータ構成のノードと、動作３０５を開始するためのタイミング信号の生成と関連付けられるノードとの間に含まれ得る。例えば、パルス遅延複製コンポーネント５４０は、ノードＭと出力ノード５１０との間に結合され得、パルスコンポーネント５２５によって導かれる遅延と等しい、さもなければ近似する、（例えば、ノードＭにおける）入力信号に対して遅延を有する出力信号（例えば、ＯＵＴ）を生成するように構成され得る。したがって、パルス遅延複製コンポーネント５４０を含めることによって、遅延チェーン５００は、リングオシレータ構成の周期（例えば、信号Ｏｓｃの周期）に等しい入力信号（例えば、ＩＮ、又はノードＡにおける信号）に対して固有の遅延６３０を有する出力信号ＯＵＴを生成するように構成され得、それによってパルスコンポーネント５２５に関連し得るリングオシレータ構成の遅延オーバーヘッドを補償する。

【0074】

幾つかの例では、遅延チェーン５００の他のノードは、動作３０５を開始するためのタイミング信号を生成することをサポートし得る。例えば、遅延チェーン５００が図３Ａを参照して説明した較正チェーン３１５－ａと関連付けられている場合、ノードＢは、動作３０５－ａ－２を開始するためのタイミング信号を生成することと関連付けられ得、ノードＣは、動作３０５－ａ－３を開始するためのタイミング信号を生成することと関連付けられ得、ノードＭ又は出力ノード５１０は、動作３０５－ａ－４を開始するためのタイミング信号を生成することと関連付けられ得る。様々な例において、遅延チェーン５００の例には示されていない追加のパルス遅延複製コンポーネント５４０は、遅延チェーン５００の個別のノードと、個別の動作３０５を開始するためにタイミング信号を受信するコンポーネントとの間に含まれ得る。幾つかの例では、遅延コンポーネント４０５－ａ－１～４０５－ａ－ｎのものの間のノードは、スケーリングされたパルス遅延複製コンポーネント５４０と関連付けられ得、対応する遅延は、パルスコンポーネント５２５が招く遅延の一部である。例えば、動作３０５－ａ－２を開始するためにノードＢに追加される複製遅延は、パルスコンポーネント５２５が招く遅延の２０％であり得、動作３０５－ａ－３を開始するためにノードＣに追加される複製遅延は、パルスコンポーネント５２５が招く遅延の５０％であり得、動作３０５－ａ－４を開始するためにノードＭに追加される複製遅延は、パルスコンポーネント５２５が招く遅延の１００％であり得る。

【0075】

したがって、これらの及びその他の例に従えば、メモリデバイス１１０又はメモリダイ２００は、遅延コンポーネント４０５の蓄積された構成を介して構成可能な遅延又は継続時間を有する遅延コンポーネント４０５の較正をサポートする、リングオシレータ構成で動作可能な（例えば、較正チェーン３１５に対応する）遅延チェーンを含み得る。較正チェーン３１５を含んでも含まなくてもよいタイミングチェーン３００に対応する遅延チェーンは、蓄積された構成に少なくとも部分的に基づく相対的なタイミングで（例えば、アクセスコマンドに応答して）動作３０５を開始するためのタイミング信号を生成し得る。

【0076】

図７は、本明細書に開示するような例に従ったメモリデバイスのための遅延較正オシレータをサポートするメモリデバイス７０５のブロック図７００を示す。メモリデバイス７０５は、図１～図６を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス７０５は、遅延チェーンコンポーネント７１０、構成可能遅延コンポーネント７１５、タイミング信号生成コンポーネント７２０、第２の構成可能遅延コンポーネント７２５、コマンド信号受信コンポーネント７３０、及び複製遅延コンポーネント７３５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。

【0077】

遅延チェーンコンポーネント７１０は、１つ以上の遅延コンポーネントのセットを含み得、それらの各々は、入力信号に対して遅延された出力信号を生成し得る。幾つかの例では、遅延チェーンコンポーネントは循環され得、遅延チェーンコンポーネントの最初のノードにおいて信号を受信することと、遅延コンポーネントのセットの各遅延コンポーネントにおいて、個別の入力信号に対して遅延された個別の出力信号を生成することと、遅延チェーンコンポーネントの最後の遅延コンポーネントの個別の出力信号に基づいてパルス信号を生成することと、パルス信号を生成することに基づいてカウンタの値をインクリメントすることと、生成されたパルス信号を最初のノードへ送信することとを含み得る。

【0078】

構成可能遅延コンポーネント７１５は、遅延チェーンに対する構成であって、遅延チェーンの可変期間を構成することと関連付けられる構成を蓄積し得る。

【0079】

幾つかの例では、構成可能遅延コンポーネント７１５は、遅延コンポーネントのセットの各遅延コンポーネントの遅延期間を構成し得る。

【0080】

幾つかの例では、構成可能遅延コンポーネント７１５は、遅延コンポーネントのセットの各遅延コンポーネントの、メモリデバイスの温度に対する遅延期間の勾配を構成し得る。

【0081】

タイミング信号生成コンポーネント７２０は、メモリデバイスのメモリアレイにアクセスするためのタイミング信号であって、（例えば、構成可能遅延コンポーネント７１５に蓄積された）遅延チェーンに対する構成に基づくタイミングを有するタイミング信号を生成し得る。

【0082】

幾つかの例では、タイミング信号生成コンポーネント７２０は、第２の信号に対して第２の遅延を有するメモリアレイにアクセスするためのタイミング信号を生成し得、第２の遅延は、（例えば、構成可能遅延コンポーネント７１５に蓄積された）遅延チェーンに対する構成に基づく。

【0083】

幾つかの例では、タイミング信号生成コンポーネント７２０は、遅延チェーンの最初のノードと最後の遅延コンポーネントとの間の遅延チェーンのノードを介して、遅延コンポーネントのセットのサブセットに基づく遅延でタイミング信号を生成し得る。

【0084】

第２の構成可能な遅延コンポーネント７２５は、遅延チェーンコンポーネント７１０に対する第２の構成であって、遅延チェーンコンポーネント７１０の第２の可変期間を構成することと関連付けられる第２の構成を蓄積し得、タイミング信号は、遅延チェーンコンポーネント７１０に対する第２の構成に基づくタイミングを有する。

【0085】

コマンド信号受信コンポーネント７３０は、第１のノードにおいて、アクセスコマンドに基づいて第２の信号を受信し得る。

【0086】

複製遅延コンポーネント７３５は、パルス信号の継続時間に対応する複製遅延期間で構成された複製遅延コンポーネントに基づいてタイミング信号を生成し得る。

【0087】

図８は、本開示の態様に従ったメモリデバイスのための遅延較正オシレータをサポートする１つ以上の方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図７を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。

【0088】

８０５において、メモリデバイスは、メモリデバイスの遅延チェーンを一定期間循環させ得る。幾つかの例では、遅延チェーンを循環させることは、遅延チェーンの最初のノードにおいて信号を受信することと、最初のノードと結合された最初の遅延コンポーネントの入力を有する遅延チェーンの遅延コンポーネントのセットの各遅延コンポーネントにおいて、個別の入力信号に対して遅延された個別の出力信号を生成することと、遅延チェーンの最後の遅延コンポーネントの個別の出力信号に少なくとも部分的に基づいてパルス信号を生成することと、パルス信号を生成することに少なくとも部分的に基づいてカウンタの値をインクリメントすることと、生成されたパルス信号を最初のノードへ送信することを含み得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、図７を参照して説明したような遅延チェーンコンポーネントによって実施され得る。

【0089】

８１０において、メモリデバイスは、遅延チェーンに対する構成であって、遅延チェーンの可変期間を構成することと関連付けられる構成を蓄積し得る。８１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、図７を参照して説明したような構成可能遅延コンポーネントによって実施され得る。

【0090】

８１５において、メモリデバイスは、メモリデバイスのメモリアレイにアクセスするためのタイミング信号であって、遅延チェーンに対する構成に基づくタイミングを有するタイミング信号を生成し得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図７を参照して説明したようなタイミング信号生成コンポーネントによって実施され得る。

【0091】

幾つかの例では、本明細書に説明するような装置は、方法８００等の１つ以上方法を実施し得る。装置は、メモリデバイスの遅延チェーンを一定期間循環させることと、遅延チェーンに対する構成であって、遅延チェーンの可変期間を構成することと関連付けられる構成を蓄積することと、メモリデバイスのメモリアレイにアクセスするためのタイミング信号であって、遅延チェーンに対する構成に基づくタイミングを有するタイミング信号を生成することのための機構、回路、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。幾つかの例では、遅延チェーンを循環させるために、装置は、遅延チェーンの最初のノードにおいて信号を受信することと、最初のノードと結合された最初の遅延コンポーネントの入力を有する遅延チェーンの遅延コンポーネントのセットの各遅延コンポーネントにおいて、個別の入力信号に対して遅延された個別の出力信号を生成することと、遅延チェーンの最後の遅延コンポーネントの個別の出力信号に少なくとも部分的に基づいてパルス信号を生成することと、パルス信号を生成することに少なくとも部分的に基づいてカウンタの値をインクリメントすることと、生成されたパルス信号を最初のノードへ送信することのための機構、回路、手段、又は命令を含み得る。

【0092】

本明細書に説明する方法８００及び装置の幾つかの例は、メモリデバイスの遅延チェーンに対する第２の構成であって、遅延チェーンの第２の可変期間を構成することと関連付けられる第２の構成を蓄積することであって、タイミング信号は、遅延チェーンに対する第２の構成に基づくタイミングを有することのための動作、機構、回路、手段、又は命令を更に含み得る。

【0093】

本明細書に説明する方法８００及び装置の幾つかの例では、遅延チェーンに対する構成を蓄積することは、遅延コンポーネントのセットの各遅延コンポーネントの遅延期間を構成することのための動作、機構、回路、手段、又は命令を含み得る。

【0094】

本明細書に説明する方法８００及び装置の幾つかの例では、遅延チェーンに対する構成を蓄積することは、遅延コンポーネントのセットの各遅延コンポーネントの、メモリデバイスの温度に対する遅延期間の勾配を構成することのための動作、機構、回路、手段、又は命令を含み得る。

【0095】

本明細書に説明する方法８００及び装置の幾つかの例は、最初のノードにおいて、アクセスコマンドに基づいて第２の信号を受信することと、第２の信号に対して第２の遅延を有するメモリアレイにアクセスするためのタイミング信号を生成することであって、第２の遅延は、遅延チェーンに対する構成に基づくことのための動作、機構、回路、手段、又は命令を更に含み得る。

【0096】

本明細書に説明する方法８００及び装置の幾つかの例では、タイミング信号を生成することは、遅延チェーンの最初のノードと最後の遅延コンポーネントとの間の遅延チェーンのノードを介して、遅延コンポーネントのセットのサブセットに基づく遅延でタイミング信号を生成することのための動作、機構、回路、手段、又は命令を含み得る。

【0097】

本明細書に説明する方法８００及び装置の幾つかの例では、タイミング信号を生成することは、パルス信号の継続時間に対応する複製遅延期間で構成された複製遅延コンポーネントに基づいてタイミング信号を生成することのための動作、機構、回路、手段、又は命令を含み得る。

【0098】

本明細書に説明する方法は可能な実装であること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、２つ以上の方法からの部分は組み合わされ得る。

【0099】

装置が説明される。装置は、メモリデバイスの遅延チェーンであって、第１のノードと第２のノードとの間に結合され、第１のノードにおける信号に対して遅延を有する信号を第２のノードにおいて生成するように構成された遅延コンポーネントのセットを含む遅延チェーンと、第２のノードと第１のノードとの間に結合され、第２のノードにおける信号が閾値を満たすことに基づいて第１のノードにおける信号のパルスを生成するように構成されたパルスコンポーネントと、第２のノードと結合され、信号のサイクル数をカウントするように構成されたカウンタとを含み得る。

【0100】

装置の幾つかの例は、メモリデバイスの動作モードに基づいて、第１のノードにおける信号のパルスを生成することを選択的に有効化又は禁止するように構成されたスイッチングコンポーネントを含み得る。

【0101】

幾つかの例では、遅延コンポーネントのセットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含む。

【0102】

幾つかの例では、遅延コンポーネントのセットの少なくとも１つの遅延コンポーネントは、メモリデバイスの温度に基づく個別の遅延期間と関連付けられ得る。

【0103】

幾つかの例では、遅延コンポーネントのセットの少なくとも１つの遅延コンポーネントは、メモリデバイスの温度に対する個別の遅延期間の勾配を構成するための構成可能遅延コンポーネントを含む。

【0104】

装置の幾つかの例は、遅延チェーンの第２のノードと第３のノードとの間に結合され、第２のノードにおける信号に対して第２の遅延を有する信号を第３のノードにおいて生成するように構成された遅延コンポーネントの第２のセットを含み得、遅延コンポーネントの第２のセットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含み得る。

【0105】

幾つかの例では、遅延チェーンは、第１のノードにおいて、アクセスコマンドに基づいて第２の信号を受信することと、第２の信号に対して第２の遅延を有するアクセス動作タイミング信号を生成することであって、第２の遅延は、遅延コンポーネントのセットの少なくとも１つに基づくことをするように構成され得る。

【0106】

幾つかの例では、遅延チェーンは、遅延チェーンの第２のノードと第４のノードとの間に結合された複製遅延コンポーネントであって、パルスコンポーネントの遅延期間に対応する複製遅延期間で構成された複製遅延コンポーネントを含み得、遅延チェーンは、遅延コンポーネントのセット及び複製遅延コンポーネントに基づく第２の遅延を有する、第４のノードにおけるアクセス動作タイミング信号を生成するように構成され得る。

【0107】

幾つかの例では、遅延チェーンは、遅延コンポーネントのセットに基づく第２の遅延を有する、第２のノードにおけるアクセス動作タイミング信号を生成するように構成され得る。

【0108】

幾つかの例では、第１のノードにおける信号に対する遅延は、遅延コンポーネントのセットの受動回路素子の時定数特性に基づき得る。

【0109】

幾つかの例では、遅延コンポーネントのセットの少なくとも１つの遅延コンポーネントは、第１の信号遷移方向への第１の遅延と、第１の遅延とは異なる第２の信号遷移方向への第２の遅延とのために構成され得る。

【0110】

幾つかの例では、遅延コンポーネントのセットの少なくとも１つの遅延コンポーネントは、第２の遅延とは別個に第１の遅延を構成するように動作可能であり得る。

【0111】

幾つかの例では、パルスコンポーネントは、第２のノードにおける信号の信号遷移方向に基づいて、第１のノードにおける信号のパルスを生成するように構成され得る。

【0112】

幾つかの例では、遅延チェーンは、第１のタイプのアクセス動作と関連付けられ得、装置は、第２のタイプのアクセス動作と関連付けられたメモリデバイスの第２の遅延チェーンであって、第３のノードと第４のノードとの間に結合され、第３のノードにおける信号に対して第２の遅延を有する信号を第４のノードにおいて生成するように構成された遅延コンポーネントの第２のセットを含む第２の遅延チェーンを含み得る。

【0113】

幾つかの例では、遅延コンポーネントの第２のセットの各遅延コンポーネントは、個別の遅延期間を構成するための構成可能遅延コンポーネントを含み得、遅延コンポーネントのセットは、装置の温度に比例する遅延期間と関連付けられ得、遅延コンポーネントの第２のセットは、装置の温度に反比例する遅延期間と関連付けられ得る。

【0114】

装置の幾つかの例は、第４のノードと第３のノードとの間に結合され、第４のノードにおける信号が第２の閾値を満たすことに基づいて第３のノードにおける信号のパルスを生成するように構成された第２のパルスコンポーネントと、第４のノードと結合され、第４のノードにおける信号のサイクル数をカウントするように構成された第２のカウンタとを含み得、第２の遅延チェーンは、個別の遅延期間を構成するための構成可能遅延コンポーネントを有する１つ以上の遅延コンポーネントを含み得る。

【0115】

別の装置が説明される。装置は、メモリセルのセットを含むメモリアレイと、遅延チェーンの１つ以上の遅延コンポーネントのセットに基づくタイミングでメモリアレイにアクセスするためのタイミング信号を生成するように構成された遅延チェーンと、１つ以上の遅延コンポーネントのセットの出力に結合され、遅延チェーンの出力の遷移に基づいて遅延チェーンへの入力のためのパルスを生成するように構成されたパルスコンポーネントと、遅延チェーンと結合されたコントローラとを含み得る。コントローラは、遅延チェーンを一定期間循環させることと、遅延チェーンの出力の遷移に少なくとも部分的に基づいてカウンタの値をインクリメントすることと、遅延チェーンに対する構成であって、遅延チェーンの可変期間を構成することと関連付けられる構成を蓄積することと、遅延チェーンに対する構成に少なくとも部分的に基づくタイミングを有するメモリアレイにアクセスするためのタイミング信号を生成することをするように動作可能であり得る。

【0116】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

【0117】

用語“電子通信する”、“導電的に接触する”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

【0118】

用語“結合する”は、信号が導電経路を越えてコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を越えて、他のコンポーネント間を信号が流れることを可能にする変化を開始する。

【0119】

用語“絶縁される”は、信号がコンポーネント間を現在流れることができないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。

【0120】

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上で形成され得る。幾つかの場合、該基板は半導体ウエハである。他の場合、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＳ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

【0121】

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが信号）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

【0122】

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技法の理解を提供するための具体的詳細を含む。これらの技法は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

【0123】

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

【0124】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

【0125】

本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラミング可能論理デバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

【0126】

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上に説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。

【0127】

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【手続補正書】

【提出日】2022-12-02

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【0001】

［クロスリファレンス］
本特許出願は、Ａｋａｍａｔｓｕによる２０２１年４月１６日に出願された“ＤＥＬＡＹ ＣＡＬＩＢＲＡＴＩＯＮ ＯＳＣＩＬＬＡＴＯＲＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題された国際特許出願番号ＰＣＴ／ＵＳ２０２１／０２７６１８の国内段階出願であり、該出願は、Ａｋａｍａｔｓｕによる２０２０年５月１２日に出願された“ＤＥＬＡＹ ＣＡＬＩＢＲＡＴＩＯＮ ＯＳＣＩＬＬＡＴＯＲＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題された米国特許出願第１５／９３０，１３３号の優先権を主張し、該出願は、本願の譲受人に譲渡され、参照によりその全体が本明細書に明確に組み込まれる。

【国際調査報告】