特表 2023-518827 １０ＳＰＥローカル及びリモートウェイクによる少接続部数インターフェースウェイクソース通信、並びに関連するシステム、方法、及びデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-05-08

(54)【発明の名称】１０ＳＰＥローカル及びリモートウェイクによる少接続部数インターフェースウェイクソース通信、並びに関連するシステム、方法、及びデバイス

(51)【国際特許分類】

   H04L 69/323 20220101AFI20230426BHJP

   H04L 25/02 20060101ALI20230426BHJP

【ＦＩ】

H04L69/323

H04L25/02 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022557156

(86)(22)【出願日】2021-03-24

(85)【翻訳文提出日】2022-11-18

(86)【国際出願番号】 US2021070305

(87)【国際公開番号】W WO2021195663

(87)【国際公開日】2021-09-30

(31)【優先権主張番号】62/993,825

(32)【優先日】2020-03-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】397050741

【氏名又は名称】マイクロチップ テクノロジー インコーポレイテッド

【氏名又は名称原語表記】ＭＩＣＲＯＣＨＩＰ ＴＥＣＨＮＯＬＯＧＹ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】チン、エリック

(72)【発明者】

【氏名】アイヤー、ヴェンカトラマン

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA13

5K029BB03

5K029DD13

5K029KK31

(57)【要約】

１０ＳＰＥウェイクのソースを通信するためのシステム、方法、及びデバイスが開示される。そのような通信は、分割構成を有する１０ＳＰＥ物理層（ＰＨＹ）モジュールの少ピン数ハードウェアインターフェースにわたって実行され得る。１０ＳＰＥ ＰＨＹのコントローラ側は、ウェイクの通信されたソースに応答して、ローカル又はリモート１０ＳＰＥウェイク転送を実行することができる。また、少ピン数接続部を介してＰＨＹコントローラをＰＨＹトランシーバに動作可能に結合するためのデジタルインターフェースが開示され、デジタルインターフェースは、デジタルインターフェースの回路の完全性をチェックするための回路を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

１０ＳＰＥ物理層モジュールの物理層トランシーバであって、前記物理層トランシーバは、
分割構成物理層モジュールの前記物理層トランシーバと物理層コントローラとの間の通信リンクの側を定義するように構成されたデジタルインターフェースと、
前記デジタルインターフェースを介して検出されたウェイクのソースを通信するように構成されたウェイク検出論理と、を備える、物理層トランシーバ。

【請求項2】

前記検出されたウェイクの前記ソースは、ローカルウェイク又はリモートウェイクを含む、請求項１に記載の物理層トランシーバ。

【請求項3】

前記ウェイク検出論理は、前記デジタルインターフェースを介してウェイクソースシグナリングのハンドシェイクを実行することによって、前記検出されたウェイクの前記ソースを通信するように構成されている、請求項１に記載の物理層トランシーバ。

【請求項4】

前記ウェイク検出論理は、前記デジタルインターフェースを介してバス信号を提供することによって、前記検出されたウェイクの前記ソースを通信するように構成されている、請求項１に記載の物理層トランシーバ。

【請求項5】

前記ウェイク検出論理は、前記デジタルインターフェースを介してアクセス可能であるリモートウェイク指示及びローカルウェイク指示のうちの１つ以上を生成して記憶するように構成されている、請求項１に記載の物理層トランシーバ。

【請求項6】

ウェイクピンを更に備え、前記ウェイク検出論理は、前記ウェイクピンのアサーションに応答してローカルウェイク指示を生成するように構成されている、請求項１に記載の物理層トランシーバ。

【請求項7】

スイッチング電圧レギュレータの有効化ピンに動作可能に結合するように構成された電力管理ピンを更に備える、請求項１に記載の物理層トランシーバ。

【請求項8】

前記ウェイク検出論理は、前記検出されたウェイクに応答して、前記物理層トランシーバを起動状態にウェイクさせるように構成されている、請求項７に記載の物理層トランシーバ。

【請求項9】

前記１０ＳＰＥ ＰＨＹモジュールの前記物理層コントローラの電力供給ピンに動作可能に結合するように構成された調整供給出力ピンを更に備える、請求項１に記載の物理層トランシーバ。

【請求項10】

１０ＳＰＥ物理層（ＰＨＹ）モジュールの物理層コントローラであって、前記物理層コントローラは、
前記物理層コントローラと分割構成物理層デバイスの物理層トランシーバとの間の通信リンクの側を定義するように構成されたデジタルインターフェースと、
物理層ウェイク転送論理であって、
前記デジタルインターフェースを介して検出されたウェイクのソースを学習し、かつ
前記検出されたウェイクの前記ソースに応答してウェイク転送を生成するように構成された、物理層ウェイク転送論理と、を備える、物理層コントローラ。

【請求項11】

前記ウェイク転送は、リモートウェイク転送又はローカルウェイク転送のうちの１つ以上を含む、請求項１０に記載の物理層コントローラ。

【請求項12】

前記物理層ウェイク転送論理は、追加の検出されたウェイクを処理するように構成されており、前記追加の検出されたウェイクのソースは、追加のウェイクソースシグナリングのハンドシェイクに応答して学習される、請求項１１に記載の物理層コントローラ。

【請求項13】

前記デジタルインターフェースを介して受信されたバス信号を解釈するように構成されたウェイク検出論理を備える、請求項１０に記載の物理層コントローラ。

【請求項14】

前記デジタルインターフェースを介してＰＨＹトランシーバに記憶されたウェイク指示を読み取るように構成されたウェイク検出論理を備える、請求項１０に記載の物理層コントローラ。

【請求項15】

方法であって、
ウェイク信号を観察するステップと、
分割構成物理層を有する１０ＳＰＥ物理層モジュールの第１の物理層部分と第２の物理層部分とを結合するデジタルインターフェースを介して、検出されたウェイクのソースを通信するステップと、
前記検出されたウェイクの前記ソースに応答してウェイク転送を実行するステップと、を含む、方法。

【請求項16】

前記検出されたウェイクの前記ソースを通信するステップは、ウェイク検出シグナリングのハンドシェイクを実行するステップを含む、請求項１５に記載の方法。

【請求項17】

前記検出されたウェイクの前記ソースを通信するステップは、バス信号を解釈するステップを含む、請求項１５に記載の方法。

【請求項18】

前記検出されたウェイクの前記ソースを通信するステップは、前記１０ＳＰＥ物理層モジュールの前記第１の物理層部分に記憶されたウェイク指示を読み取るステップを含む、請求項１５に記載の方法。

【請求項19】

追加のウェイクを処理するステップを更に含む、請求項１５に記載の方法。

【請求項20】

追加のウェイクを処理するステップは、第２のウェイクのソースを通信するステップを含む、請求項１９に記載の方法。

【請求項21】

前記第２のウェイクの前記ソースに応答して前記ウェイク転送を実行するステップを更に含む、請求項２０に記載の方法。

【請求項22】

分割構成を有する１０ＳＰＥ物理層モジュールの物理層トランシーバの回路に動作可能に結合するように構成された複数のピンを有するパッケージであって、前記パッケージングは、
動作可能に結合されたときに、分割構成物理層を形成する、物理層トランシーバのハードウェアインターフェース及び物理層コントローラと関連付けられた第１の数の前記ピンと、
共有伝送メディアと関連付けられた第２の数の前記ピンと、
電力供給と関連付けられた第３の数の前記ピンであって、無停電電力供給と関連付けられたピンを含む、第３の数の前記ピンと、
ローカルウェイクと関連付けられた第４の数のピンと、
前記ピンとは別に配置された導体塊であって、前記物理層トランシーバの前記回路のための接地経路と関連付けられた、導体塊と、を備え、
前記パッケージは、８個以下のピンを有する、パッケージ。

【請求項23】

電力供給の有効化入力と関連付けられた第５の数の前記ピンを更に備える、請求項２２に記載のパッケージ。

【請求項24】

前記１０ＳＰＥ物理層モジュールの物理層コントローラの電力供給ピンと関連付けられ、前記物理層トランシーバのオンチップレギュレータ供給に動作可能に結合するように構成された第５の数の前記ピンを更に備える、請求項２２に記載のパッケージ。

【請求項25】

通常電力供給と関連付けられた第５の数の前記ピンを含む、請求項２２に記載のパッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年３月２４日に出願された米国特許仮出願第６２／９９３，８２５号の米国特許法第１１９（ｅ）条の下での利益を主張するものであり、その開示は、参照によりその全体が本明細書に組み込まれる。

【0002】

（技術分野）
本開示は、概して、シングルペアイーサネットネットワークに関する。いくつかの実施形態は、分割構成を有する１０ＳＰＥ物理層モジュール用の低接続部インターフェースに関する。いくつかの実施形態は、１０ＳＰＥウェイク（wake）のソースを通信することに関する。いくつかの実施形態は、低接続部インターフェースのピン割り当てを含む物理層トランシーバパッケージに関する。いくつかの実施形態は、分割構成を有する１０ＳＰＥ物理層モジュールの物理層コントローラのデジタルインターフェースのデジタル論理回路の完全性をチェックすること、並びに関連するシステム、方法、及びデバイスに関する。

【背景技術】

【0003】

相互接続は、ネットワークのデバイス、サブシステム及びシステム間の通信を容易にするために広く使用されている。一般的に言えば、電気信号は、物理メディア（例えば、限定することなく、バス、同軸ケーブル、又はツイストペア－一般には、単に「回線」又は「バス」と称される）で、その物理メディアに結合されたデバイスによって伝送される。

【0004】

開放型システム間相互接続モデル（Open Systems Interconnection model、ＯＳＩモデル）によれば、イーサネットベースのコンピュータネットワーキング技術は、ベースバンド伝送（すなわち、電気信号は離散的な電気パルスである）を使用して、ネットワークデバイス間で通信されるデータパケット及び究極的にはメッセージを伝送する。ＯＳＩモデルによれば、回線のアナログドメインと、パケットシグナリングに従って動作するデータリンク層（本明細書では単に「リンク層」とも称される）のデジタルドメインとの間のインターフェースをとるために、物理層（physical layer、ＰＨＹ）デバイス又はコントローラと呼ばれる特殊回路が使用される。データリンク層は１つ以上の副層（サブレイヤ）を含み得るが、イーサネットベースのコンピュータネットワーキングにおいて、データリンク層は、典型的には、物理層の制御抽象化を提供する少なくともメディアアクセス制御（media access control、ＭＡＣ）層を含む。非限定的な例として、ネットワークの別のデバイスにデータを伝送するとき、ＭＡＣコントローラは、物理メディアのためのフレームを準備し、誤り訂正要素を追加し、衝突回避を実装してもよい。更に、別のデバイスからデータを受信するとき、ＭＡＣコントローラは、受信したデータの完全性を確保し、より高い層のフレームを準備してもよい。

【0005】

物理層及びリンク層を実装する（並びに、限定することなく、他の層を含み得る）様々なネットワークトポロジが存在する。１９９０年代初め頃から共に使用されている、ペリフェラルコンポーネントインターコネクト（Peripheral Component Interconnect、ＰＣＩ）規格及びパラレルアドバンストテクノロジアタッチメント（パラレルＡＴＡ、Advanced Technology Attachment）は、マルチドロップバストポロジを実装することができる。２０００年代初め頃からの傾向は、ポイントツーポイントバストポロジを使用しており、例えば、ＰＣＩエクスプレス規格（PCI Express standard、ＰＣＩｅ）及びシリアルＡＴＡ（Serial ATA、ＳＡＴＡ）規格は、ポイントツーポイントトポロジを実装する。

【0006】

典型的なポイントツーポイントバストポロジは、各デバイス間の回線（例えば、限定することなく、専用ポイントツーポイント）又はデバイスとスイッチとの間の回線（例えば、限定することなく、スイッチトポイントツーポイント）を実装することができる。マルチドロップバストポロジでは、物理伝送メディアは共有バスであり、各ネットワークデバイスは、例えば、物理メディアのタイプ（例えば、限定することなく、同軸又はツイストペア）に基づいて選択される回路を介して共有バスに結合される。

【0007】

専用ポイントツーポイントトポロジ又はスイッチトポイントツーポイントトポロジなどのポイントツーポイントバストポロジは、デバイス間のリンクが多くなることに部分的に起因して、マルチドロップトポロジより多くのワイヤ及びより高価な材料を必要とする。自動車などの特定の用途では、デバイスを直接接続することを困難にする物理的な制約が存在することがあり、したがって、ネットワーク又はサブネットワーク内において直接接続を必要としない、又は同数の直接接続を必要としないトポロジ（例えば、限定することなく、マルチドロップトポロジ）は、そのような制約の影響を受けにくい、又はそのような制約によって妨げられにくい場合がある。

【0008】

ベースバンドネットワーク（例えば、これに限定しないが、マルチドロップネットワーク）にあるデバイスは、同じ物理伝送メディアを共有し、典型的には、伝送のためにそのメディアの帯域幅全体を使用する（すなわち、ベースバンド伝送において使用されるデジタル信号は、メディアの帯域幅全体を占有する）。その結果、ベースバンドネットワークの１つのデバイスのみが、所与の瞬間に伝送し得る。そのため、媒体アクセス制御方法が、そのような共有伝送メディアに対する競合を処理するために使用されることがある。
任意の特定の要素又は作用についての考察を容易に識別するために、参照番号の最上位桁（複数可）は、その要素が最初に紹介された図番号を指す。

【図面の簡単な説明】

【0009】

【図1】最新技術による分割ＰＨＹアーキテクチャを有する物理層モジュールを示すブロック図である。

【図2】１つ以上の実施形態による、スリープ状態を含む図１の分割ＰＨＹの挙動を示す状態図である。

【図3】１つ以上の実施形態による、分割ＰＨＹのＰＨＹトランシーバを示すブロック図である。

【図4】１つ以上の実施形態による、ウェイクソース指示論理を示すブロック図である。

【図5】１つ以上の実施形態による、ウェイク検出シグナリングハンドシェイクを含むウェイクプロセスのためのプロセスを示すフロー図である。

【図6A】１つ以上の実施形態による、検出されたウェイクのソースを通信するＰＨＹトランシーバ側のプロセスを示すフロー図である。

【図6B】１つ以上の実施形態による、検出されたウェイクのソースを通信するＰＨＹトランシーバ側のプロセスを示すフロー図である。

【図6C】１つ以上の実施形態による、検出されたウェイクのソースを通信するＰＨＹトランシーバ側のプロセスを示すフロー図である。

【図7】１つ以上の実施形態による、分割ＰＨＹのＰＨＹコントローラを示すブロック図である。

【図8】１つ以上の実施形態による、ウェイク検出シグナリングハンドシェイクのＰＨＹコントローラ側のプロセスを示すフロー図である。

【図9】１つ以上の実施形態による、分割ＰＨＹを示すブロック図である。

【図10】１つ以上の実施形態による、分割ＰＨＹを示すブロック図である。

【図11】１つ以上の実施形態による、分割ＰＨＹでのデータ完全性チェックのための回路を示すブロック図である。

【図12】１つ以上の実施形態による、分割ＰＨＹでのデータ完全性チェックのためのプロセスを示すフロー図である。

【図13】１つ以上の実施形態について開示された特徴又は要素の一部又は全体を実行するための回路を示すブロック図である。

【発明を実施するための形態】

【0010】

以下の詳細な説明では、本明細書の一部をなし、本開示を実施し得る実施形態の具体例を例示として示す添付の図面を参照する。これらの実施形態は、当業者が本開示を実施することを可能にするように十分に詳細に説明される。しかしながら、他の実施形態が利用され得、本開示の範囲から逸脱することなく、構造、材料、及びプロセスを変えられ得る。

【0011】

本明細書に提示する図は、任意の特定の方法、システム、デバイス、又は構造の実際の図であることを意図するものではなく、本開示の実施形態を説明するために用いられる理想化した表現にすぎない。本明細書に提示する図面は、必ずしも縮尺どおりに描かれていない。様々な図面における類似の構造又は構成要素は、読者の便宜のために同一又は類似の付番を保持し得る。しかしながら、付番における類似性は、構造又は構成要素が必ずしもサイズ、組成、構成、又は任意の他の特性において同一であることを意味するものではない。

【0012】

以下の説明は、当業者が開示される実施形態を実施することを可能にするのを補助するための実施例を含み得る。「例示的な」、「例として」、「例えば」という用語の使用は、関連する説明が、説明的なものであることを意味し、本開示の範囲は、実施例及び法的等価物を包含することを意図するものであり、そのような用語の使用は、実施形態又は本開示の範囲を特定の構成要素、ステップ、特徴、機能などに限定することを意図するものではない。

【0013】

本明細書で概して説明され、図面に例示される実施形態の構成要素は、多種多様な異なる構成で配置及び設計され得ることが容易に理解されるであろう。したがって、様々な実施形態の以下の説明は、本開示の範囲を限定することを目的とするものではなく、単に様々な実施形態を表すものである。実施形態の様々な態様が図面に提示され得るが、図面は、具体的に指示されていない限り、必ずしも尺度どおりに描画されていない。

【0014】

更に、図示及び説明する具体的な実装形態は、単なる例であり、本明細書において別段の指定がない限り、本開示を実施する唯一の方式と解釈されるべきでない。要素、回路、及び機能は、不要に詳述して本開示を不明瞭にしないように、ブロック図の形態で示され得る。逆に、図示し、説明する具体的な実装形態は、単に例示的なものであり、本明細書において別段の指定がない限り、本開示を実装する唯一の方法と解釈されるべきではない。更に、様々なブロック間での論理のブロック定義及びパーティショニングは、例示的な具体的な実装形態である。当業者には、本開示が多数の他のパーティショニングソリューションによって実施され得ることが容易に明らかになるであろう。大部分については、タイミングの考慮などに関する詳細は省略されており、そのような詳細は、本開示の完全な理解を得るために必要ではなく、当業者の能力の範囲内である。

【0015】

当業者であれば、情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得ることを理解するであろう。いくつかの図面は、表示及び説明を明確にするために、単一の信号として信号を例示してもよい。当業者は、信号が信号のバスを表し得、このバスは様々なビット幅を有してもよく、本開示は、単一のデータ信号を含む任意の数のデータ信号で実施され得ることを理解するであろう。

【0016】

本明細書に開示する実施形態に関連して記載する様々な例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、専用プロセッサ、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、集積回路（Integrated Circuit、ＩＣ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、別個のゲート若しくはトランジスタ論理、別個のハードウェア構成要素、又は本明細書に記載の機能を実行するように設計されている、これらの任意の組み合わせを用いて実装され得る、又は実行され得る。汎用プロセッサ（本明細書では、ホストプロセッサ又は単にホストと称されこともある）は、マイクロプロセッサであってもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンでもあってもよい。プロセッサはまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成の組み合わせとして実装されてもよい。プロセッサを含む汎用コンピュータは専用コンピュータとみなされ、汎用コンピュータは、本開示の実施形態に関連するコンピューティング命令（例えば、ソフトウェアコード）を実行するように構成されている。

【0017】

実施形態は、フローチャート、フロー図、構造図、又はブロック図として示すプロセスに関して説明され得る。フローチャートは、順次プロセスとして動作行為を説明し得るが、これらの行為の多くは、別の順序で、並行して、又は実質的に同時に実行され得る。加えて、行為の順序は再調整され得る。プロセスは、方法、スレッド、関数、プロシージャ、サブルーチン、サブプログラムに対応し得るが、それらに限定されない。更に、本明細書に開示する方法は、ハードウェア、ソフトウェア、又はその両方で実装されてもよい。ソフトウェアで実装される場合、機能は、コンピュータ可読メディアの１つ以上の命令又はコードとして記憶されてもよく、又は送信されてもよい。コンピュータ可読メディアは、コンピュータ記憶メディア及び、コンピュータプログラムのある場所から別の場所への転送を容易にする任意のメディアを含む通信メディアの両方を含む。

【0018】

「第１」、「第２」などの表記を使用して、本明細書の要素に対する任意の言及は、そのような制限が明示的に記載されていない限り、それらの要素の数量又は順序を限定しない。むしろ、これらの表記は、本明細書において、２つ以上の要素又は要素の例を区別する便利な方法として使用され得る。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが用いられ得ること、又は何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものではない。加えて、特に明記しない限り、要素のセットは、１つ以上の要素を含んでもよい。

【0019】

本明細書で使用されるとき、所与のパラメータ、特性、又は条件に言及する際の「実質的に（substantially）」という用語は、所与のパラメータ、特性、又は条件が、例えば許容可能な製造許容差の範囲内などの、小さいばらつきを満たすことを当業者が理解するであろう程度を意味し、かつ含む。一例として、実質的に満たされる特定のパラメータ、特性、又は条件に応じて、パラメータ、特性、又は条件は、少なくとも９０％満たされ得るか、少なくとも９５％満たされ得るか、更には少なくとも９９％満たされ得る。

【0020】

本明細書で使用される場合、ピンを参照して使用される用語「アサートする（assert）」、「デアサートする（de-assert）」、及びそれらの派生語は、それぞれ、ピンと関連付けられた信号（例えば、限定することなく、ピンに特別に割り当てられた信号、又はピンが特別に割り当てられている信号）をアサート又はデアサートすることを意味する。

【0021】

自動車、トラック、バス、船舶、及び／又は航空機などの車両（移動体）は、車両通信ネットワークを含んでもよい。車両通信ネットワークの複雑性は、ネットワーク内の電子デバイスの数に応じて変化し得る。例えば、高度車両通信ネットワークは、非限定的な例として、エンジン制御、変速機制御、安全制御（例えば、アンチロックブレーキ）、及び排出制御のための様々な制御モジュールを含み得る。これらのモジュールをサポートするために、自動車（自動移動体）産業は様々な通信プロトコルに依存している。

【0022】

１０ＳＰＥ（すなわち、１０Ｍｂｐｓシングルペアイーサネット）は、現在ＩＥＥＥ８０２．３ｃｇ（商標）の仕様の下にあるネットワーク技術である。１０ＳＰＥを使用して、マルチドロップネットワークでの衝突のない決定論的伝送を提供し得る。

【0023】

ＰＨＹは、高電圧温度プロセスで設計及び／又は製造することができるが、そのようなプロセスは、非限定的な例として、限定することなく、大型及び／若しくは高速デジタルブロック、ランダムアクセスメモリ（random access memory、ＲＡＭ）、並びに／又は１つの時間プログラム可能（one time programmable、ＯＴＰ）メモリを有するＰＨＹ設計に好適ではない場合がある（例えば、限定することなく、損傷する可能性があるか、又は試験に費用がかかりすぎる可能性がある）。高電圧温度プロセスの非限定的な例は、バルク電流注入（bulk current injection、ＢＣＩ）感受性試験である。本開示の発明者らに既知のＢＣＩ及び他の高電圧温度プロセス中に、摂氏約１７５度の接合部温度が実現され得る。

【0024】

これらの懸念のいくつかに対処するための１つの選択肢は、タイミング要件を満たすか、又はダイに適合するための高電圧温度プロセスのデジタル設計を単純化することであるが、設計は、そのようなタイミング又はダイスペース要件を簡素化すること又は満たすことに適していない場合がある。ダイ又はパッケージのサイズを増加させることができるが、ダイのサイズ及びパッケージのサイズは、典型的には、全体的な処理コストに正比例しており、ダイ又はパッケージが大きくなると、処理コストが高くなる。

【0025】

現在、ＯＰＥＮ Ａｌｌｉａｎｃｅの技術委員会（Technology Committee）１４による現在仕様開発中の１０ＢＡＳＥ－Ｔ１Ｓトランシーバインターフェース規格（以下、「ＴＣ１４規格」とする）は、分割（コントローラ－トランシーバ）１０ＳＰＥ ＰＨＹ（分割ＰＨＹ）のための３ピンハードウェアインターフェースを定義する。図１は、バスネットワークインターフェース１１２によって伝送メディア１１４に結合された分割ＰＨＹ１０２を含むシステム１００を示すブロック図である。分割ＰＨＹ１０２は、現在のところ、ＴＣ１４規格によって指定された定義された３ピンハードウェアインターフェース（ハードウェアインターフェース１０８）を含む。一般的に言えば、分割ＰＨＹの第１の部分（ＰＨＹコントローラ１０４）は、高電圧温度プロセス中に損傷を受けやすく、高電圧温度プロセスを受けない第１のダイに位置付けられ得るデジタルブロックを含む。（個別に又は全体として）高電圧温度プロセスの影響を受けにくいアナログ及びデジタルブロックを含む分割ＰＨＹの第２の部分（ＰＨＹトランシーバ１０６）は、高電圧温度プロセスを受けることができる第２のダイに位置付けられ得る。

【0026】

ハードウェアインターフェース１０８は、ＰＨＹトランシーバ１０６とＰＨＹコントローラ１０４との間のシグナリングのための３つの接続、すなわち、ＴＸ接続１１６、ＲＸ接続１１８、及びＥＤ接続１１０を含む。３つの接続は、典型的には、分割ＰＨＹのそれぞれの集積回路に取り付けられたそれぞれのピンを通して実装され、したがって、３つの接続の各々は、ＰＨＹトランシーバ１０６及びＰＨＹコントローラ１０４のそれぞれのピンと関連付けられる。ＴＣ１４規格は、現在のところ、これらの接続の使用を指定し、そのうちのいくつかは、ＰＨＹトランシーバの特定の状態と関連付けられている。通常状態では、ＴＸ接続１１６は、ＰＨＹコントローラ１０４からＰＨＹトランシーバ１０６に伝送フレームを搬送するために使用され、ＲＸ接続１１８は、ＰＨＹトランシーバ１０６からＰＨＹコントローラ１０４に受信されたフレームを搬送するために使用され、ＥＤ接続１１０は、ＰＨＹトランシーバ１０６からＰＨＹコントローラ１０４への有効な信号を識別するために使用される。ＴＣ１４規格は、現在のところ、ＲＸ接続１１８が、信号が閾値を超えるか又は閾値未満であることを示すトランシーバのコンパレータ出力であることを指定し、ＥＤ接続１１０は、閾値の内側又は外側を示す（すなわち、インバンド及びアウトバンド信号を示す）トランシーバの信号検出器出力であり、ＴＸは、トランシーバのクロックレスでステートフルな入力である。

【0027】

分割ＰＨＹは、より効率的な電力消費を可能にすることができる。分割ＰＨＹのいくつかの部分は、分割ＰＨＹによって電力消費を節約するために低電力又は「スリープ」モードに入ることができ、一方、無停電電力供給によって供給される分割ＰＨＹの他の部分（例えば、限定されない、トランシーバ又は他のハードウェア取り付け要素）は、分割ＰＨＹ全体が低電力モードにある間に、分割ＰＨＹの少なくともいくつかの機能を実行することができる。図２は、現在のＴＣ１４規格（すなわち、スタンバイ、起動、通常、コンフィグ（config）及び伝送（xmitting））及び新しい状態「スリープ」に従う、分割ＰＨＹのＰＨＹトランシーバのためのシステム挙動２００の具体的な例を示す状態図である。

【0028】

場合によっては、低電力モードにある間に、ある程度動作することができるように、無停電電力ドメイン内にある分割ＰＨＹの部分に特定の機能又は動作を位置付けることが望ましい場合がある。非限定的な例として、これらは、分割ＰＨＹ、ノード、ネットワークセグメント、若しくはネットワークの低電力又はウェイク検出と関連付けられた機能、又は物理伝送メディアの故障検出（「ケーブル故障検出」）と関連付けられた機能であり得る。

【0029】

上述のように、典型的な分割ＰＨＹでは、分割ＰＨＹの第１及び第２の部分は、３つの有線接続のハードウェアインターフェースによって結合される。分割ＰＨＹのそのような第１及び第２の部分は各々、個々のピンをハードウェアインターフェースの特定の信号と関連付けるように構成されたインターフェース論理を含み、ハードウェアインターフェースの接続を介して通信及び信号伝播を処理することができる。理論上、任意の好適な数のピン及び接続を使用して、分割ＰＨＹのハードウェアインターフェースを実装することができる。

【0030】

実際には、ＰＨＹの第１の部分を含む第１のパッケージ及びＰＨＹの第２の部分を含む第２のパッケージは、各々、そのようなハードウェアインターフェースのための制限された数の利用可能なピンを有する。ＰＨＹのハードウェアインターフェース専用のピンが多いほど、より多くのピンを備えたパッケージに移行しなくても、他の用途に利用可能なピンが少なくなる。非限定的な例として、ＴＣ１４規格は、現在のところ、分割ＰＨＹアーキテクチャのための３ピンハードウェアインターフェースを定義する。更に、設計者は、分割ＰＨＹアーキテクチャの特徴及び機能を実装するためのデジタルブロックをどこに位置付けるかを選択するときに、そのようなハードウェアインターフェースを介した通信を考慮に入れることができる。

【0031】

前述又は他の実装課題にもかかわらず、分割ＰＨＹアーキテクチャは、分割ＰＨＹ（並びに、限定することなく、ネットワークスイッチ、ブリッジ、及びエンドポイントなどのそれを組み込んだシステム及びデバイス）を、いくつかの単一のＰＨＹアーキテクチャよりデジタル的に集中的かつより電力効率的にすることを可能にすることができ、設計者がこれらの態様を考慮することを可能にする。

【0032】

図３は、１つ以上の実施形態による、通常の電力供給又は低電力供給（電力供給ピンは図示せず）で動作するように構成された特定のブロックを含むＰＨＹトランシーバ３００を示すブロック図である。低電力供給で動作するブロックのいくつか（点線境界を有する図３に示すようなブロック）は協働してウェイク信号を検出し、ウェイク信号（ローカル又はリモート）のソースをＰＨＹコントローラ（図示せず）に通信する。

【0033】

通常の電力供給で動作するとき、伝送／受信回路３０６（ＴＸ／ＲＸ３０６とラベル付けされた）は、バスネットワークインターフェース３１６を介して伝送メディア１１４へのフレームの伝送と伝送メディア１１４からのフレームの受信を処理する。伝送／受信回路３０６は、ＲＸピン３１２に結合され、バスネットワークインターフェース３１６で受信された伝送メディア１１４からＰＨＹトランシーバ３００の受信経路にフレームを移動させ、ＲＸピン３１２がＲＸ接続１１８に接続されているＲＸピン３１２の信号をアサートするように構成される。伝送のために、デジタルインターフェース論理３０２は、伝送可能フレームを準備し、次いでフレームを伝送／受信回路３０６に提供し、フレームをバスネットワークインターフェース３１６を介して伝送メディア１１４に移動させるように構成される。

【0034】

ＰＨＹトランシーバ３００が低電力モード（又は図２の「スリープ」状態）にあるとき、ＰＨＹトランシーバ３００は、低電力供給で動作し、フレームの通常の受信及び／又は伝送（すなわち、図２の「ｘｍｔｔｉｎｇ」状態の動作）を実行しない。より具体的には、伝送／受信回路３０６及びデジタルインターフェース論理３０２は、ＰＨＹトランシーバ３００が低電力モードにある間、伝送メディア１１４へ／からの伝送又は受信を管理しない。活動検出器３０８は、ＰＨＹトランシーバ３００に提供されて、バスネットワークインターフェース３１６を介して伝送メディア１１４の信号３３２を観察する。活動検出器３０８が、伝送メディア１１４の信号３３２がイーサネット通信と関連付けられた信号などの有効な信号であることを観察する場合、限定することなく、活動検出器３０８は、有効な活動が検出されたことをウェイク検出論理３０４に示すリモートウェイク指示３２８をアサートする。

【0035】

低電力モードで動作するとき、ＰＨＹトランシーバ３００は、電力管理ピン３２２をアサートすることによって通常電力モードをトリガし、「起動」状態に移行するようにウェイクし、次いで、図２に示すように、「通常」状態に移行するために電源オンリセットコマンドを受信するとリセットを実行することができる。電力管理ピン３２２は、非限定的な例として、電力管理ピン３２２（例えば、図９のＩＮＨ）のアサーションによって有効にされる別個の電圧レギュレータ、又は一体型電圧レギュレータをＰＨＹトランシーバ３００（例えば、図９又は図１０のＬＤＯ）に結合／分離するように動作可能な回路に結合され得る。

【0036】

１つ以上の実施形態では、ＰＨＹトランシーバ３００のウェイク検出論理３０４は、活動検出器３０８による有効なリモートウェイク指示３２８のアサーション、又はウェイクピン３２０のアサーションによって提供されたローカルウェイク指示３２６に応答して、通常電力供給モードへの変化をトリガし得る。

【0037】

分割ＰＨＹでは、本開示の発明者らは、ＰＨＹトランシーバが、ウェイク信号のソース（例えば、リモート又はローカル）の指示を、分割ＰＨＹのＰＨＹコントローラに通信することが望ましいことを理解する。非限定的な例として、ＰＨＹコントローラは、限定することなく、他のＰＨＹ、ネットワークセグメント、又はネットワークをウェイクアップするためのローカル又はリモートウェイク信号の転送を開始するように構成されてもよい。デジタルインターフェース３１８は、ＰＨＹコントローラとの通信を制御し、デジタルインターフェース３１８で提供されたウェイクソースインジケータ論理３２４は、ＰＨＹコントローラへのウェイクのソースの指示の通信を制御する。ウェイクソースインジケータ論理３２４、ウェイク検出論理３０４、活動検出器３０８、及びウェイクソースインジケータ論理３２４の少なくとも一部分は、ＰＨＹトランシーバ３００の低電力ドメイン、並びにＰＨＹトランシーバ３００の通常の電力ドメインで動作する。これらの要素の各々は、低電力ドメインで動作し、ＰＨＹトランシーバ３００の通常の電力ドメイン内で動作することを示すために、点線境界を有するものとして図３に示される。

【0038】

ウェイク検出論理３０４は、ローカルウェイク指示３２６に応答して、ウェイクソース指示３３０を第１の状態にアサートし、リモートウェイク指示３２８に応答して、ウェイクソース指示３３０を第１の状態とは異なる第２の状態にアサートする。ウェイクソースインジケータ論理３２４は、ウェイク検出論理３０４によってアサートされたウェイクソース指示３３０を受信し、それに応答して、ウェイクソースインジケータ論理３２４は、ウェイクソース指示３３０のそれぞれのアサートされた状態を、以下で考察されるように、それぞれハードウェアインターフェース１０８の物理的接続１１０、１１８と関連付けられた、ＲＸピン３１２及びＥＤピン３１４のアサーションを介してＰＨＹコントローラに通信する。

【0039】

ＰＨＹトランシーバ３００がリセットすると、それは、ＰＨＹコントローラ、非限定的な例として、以下で更に説明されるＰＨＹコントローラ７００が、ＰＨＹトランシーバ３００が通常の伝送及び受信を実行する準備ができているときを知っているように、デジタルインターフェース３１８を介してリセットのステータスを通信する。

【0040】

図４は、図３のウェイクソースインジケータ論理３２４の非限定的な例である、ウェイクソースインジケータ論理を示すブロック図である。

【0041】

ウェイクソースインジケータ論理４００は、ウェイクソース指示４１６のローカルウェイク指示４０２（例えば、アサートされたローカルウェイク指示３２６に応答して第１の状態にアサートされたウェイクソース指示３３０）及び／又はリモートウェイク指示４０４（例えば、アサートされたリモートウェイク指示３２８に応答して第２の状態にアサートされたウェイクソース指示３３０）の一方又は両方に応答して設定されるコマンド及びステータスレジスタ４１０を含む。コマンド復号化論理４１２は、コマンド及びステータスレジスタ４１０に記憶された値に少なくとも部分的に基づいてコマンド４０８を復号化するように構成され、ＲＸ及びＥＤピンを介してウェイク指示４０６を送信し、ＴＸピンを介してコマンド４０８を受信する。

【0042】

ウェイクソースインジケータ論理４００は、いくつかの実施形態では、ウェイクソースインジケータ論理４００が、電力オンのリセットのステータスとウェイクのソースを別々に通信することができるので（例えば、ウェイク指示４０６を介して）、「任意選択」であるハンドシェイク論理４１４を任意選択的に含む。しかしながら、本明細書で考察されるように追加情報が提供され得るように、双方に知られているハンドシェイクプロトコルを介して通信することがより効率的であり得る。ここで、ハンドシェイク論理４１４は、例えば、ウェイクソース指示４１６を含むウェイク指示４０６を通信するために、ＲＸ／ＥＤピンのアサーションを制御するように構成されている。

【0043】

いくつかの実施形態では、ＰＨＹコントローラは、ウェイク検出のソースに応答して、ローカルウェイク転送、リモートウェイク転送、又はその両方を実行するように構成され得る。例えば、ＰＨＹコントローラが実行するウェイク転送の形態（例えば、ローカルウェイクアウトピンを介したローカル、又は共有伝送メディアを介したリモート）を判定することができるように、分割ＰＨＹのＰＨＹトランシーバが、検出されたウェイク信号のソースをＰＨＹコントローラに通信することが望ましい場合がある。更に、場合によっては、ＰＨＹコントローラがウェイク転送を実行するのを待機する間に、追加の検出されたウェイク信号が存在し得る。ウェイク転送を実行する前に、ＰＨＹコントローラが共有伝送メディアで可能な衝突を考慮に入れることが望ましい場合がある。追加のウェイク検出のソースがローカルウェイク指示である場合、現在のウェイク検出のローカル又はリモートウェイク転送は、共有伝送メディアでの衝突を恐れずに実行され得る。追加の検出されたウェイク信号のソースがリモートウェイク指示である場合、現在のウェイク検出のリモートウェイク転送は、共有伝送メディアでの衝突を経験し得る。

【0044】

１つ以上の実施形態は、検出されたウェイク信号のソースを通信すること、より具体的には、分割ＰＨＹを結合するための３ピンインターフェースを介してソースを通信することに関する。図５は、１つ以上の実施形態による、検出されたウェイク信号のソースを通信することを含む、分割ＰＨＹによって実行されるウェイキングプロセス５００を示すフローチャートである。

【0045】

動作５０２で、プロセス５００は、検出されたウェイク、ローカル、又はリモートに応答して、分割ＰＨＹをウェイクする。ＰＨＹトランシーバの場合、プロセス５００は、通常電力ドメイン内の分割ＰＨＹの構成要素への電力供給を可能にする。図２の状態図に示されるように、電力オンリセット（図２によって「power-on-reset、ＰＯＲ」とラベル付けされた）は、ＰＨＹトランシーバを「起動」状態に移行させ、そこからＰＨＹコントローラによってリセットされ、フレームの構成（configuration）又は伝送のための状態に移行することができる「通常」の状態に移行することができる。後に考察されるように、検出されたウェイク信号のソースを通信するための本明細書で企図されるいくつかのプロセスは、起動又は通常状態の間に実行され得、他のプロセスは、構成状態（configuration state）で実行され得る。

【0046】

動作５０４で、プロセス５００は、検出されたウェイク信号のソースを、分割ＰＨＹの第１の部分から第２の部分に通信する（例えば、通知する又は学習する）。通信は、任意選択で、（ｉ）（例えば、図６Ａのように）第１のＰＨＹ部分と第２のＰＨＹ部分との間に定義された通信リンクを介して、ウェイク検出シグナリングハンドシェイクを実行することによって、ソースの第２のＰＨＹ部分に通知すること、（ｉｉ）第１のＰＨＹ部分と第２のＰＨＹ部分とを結合するハードウェアインターフェースを介して提供されたバス信号を解釈することによって、第２のＰＨＹ部分でソースを学習すること、又は（ｉｉｉ）通信リンクを介して、制御レジスタの（例えば、制限することなく、コマンド及びステータスレジスタ４１０の）フィールドを読み取ることによって、第２のＰＨＹ部分でソースを学習することであって、制御レジスタのフィールドが、検出されたウェイク信号のソースを示す、学習することのうちの１つによることができる。

【0047】

動作５０６では、プロセス５００は、任意選択で、任意の追加の検出されたウェイク信号を処理する。上で考察されたように、場合によっては、ＰＨＹコントローラが以前に検出されたウェイク信号に基づいてウェイク転送を実行するのを待機する間に、追加のウェイク信号が検出され得る。例えば、ＰＨＹコントローラは、後で検出されたウェイク信号が、リモートウェイク（例えば、ＰＨＹトランシーバが後に考察されるようにリセットされている間にＥＤピンが排他的にデアサートされる場合）に関連することを観察することができ、共有伝送メディアの衝突を回避するために、現在のウェイク検出を転送目的のためにリモートウェイクとして処理することができる（すなわち、他のＰＨＹのローカルウェイクピンに転送されるが、共有伝送メディアには転送されない）。

【0048】

動作５０８では、プロセス５００は、ローカルウェイク転送又はリモートウェイク転送のうちの１つ以上を実行する。ローカルウェイク転送及びリモートウェイク転送のタイプは、通信されるウェイク信号のタイプに応答して実行され得る。

【0049】

図６Ａ、図６Ｂ及び図６Ｃは、図５で考察されたように、検出されたウェイク信号のソースを通信するための例示的な実施形態を示すフロー図である。

【0050】

１つ以上の実施形態は、分割ＰＨＹを結合するための３接続インターフェースで実行され得るウェイクソースシグナリングハンドシェイクに関する。ウェイクソースシグナリングハンドシェイクは、ウェイク信号が検出されたこと及び検出されたウェイク信号のソースをＰＨＹコントローラに通知する。そのようなシグナリングハンドシェイクは、本明細書では「ウェイクソースシグナリングハンドシェイク」と称され得る。

【0051】

図６Ａは、ウェイク検出シグナリングのハンドシェイクのＰＨＹトランシーバ側のプロセス６００ａを示すフロー図である。プロセス６００ａの１つ以上の行為は、非限定的な例として、ウェイクソースインジケータ論理４００のハンドシェイク論理４１４、又はより一般的にはウェイクソースインジケータ論理３２４によって実行され得る。

【0052】

動作６０２、動作６０４、及び動作６０８で、プロセス６００ａは、ウェイク信号を検出するように待機する検出ループを実行する。動作６０２で、プロセス６００ａは、ＥＤ及びＲＸピンをデアサート（例えば、受動的な高に設定）する。動作６０４で、プロセス６００ａは、リモートウェイクがウェイクソース指示３３０のソースであるかどうかを判定し、例えば、ウェイクソース指示３３０は、第２の状態でアサートされる。そうでない場合、動作６０８で、プロセス６００ａは、ローカルウェイクが検出されているかどうかを判定し、例えば、ウェイクソース指示３３０は、第１の状態でアサートされる。そうでない場合、プロセス６００ａは、検出ループの開始、すなわち、動作６０２に戻る。

【0053】

動作６０４で、プロセス６００ａは、リモートウェイクが検出されたと判定した場合、動作６０６で、プロセス６００ａは、ＥＤピン３１４を排他的にアサートし（例えば、ＥＤピン３１４は能動的な低信号を示し、一方で、ＲＸピン３１２は受動的な高信号を示し続け）、リモートウェイクが検出されたことを指示する。特に、プロセス６００ａを実装するＰＨＹトランシーバは、検出されたウェイク（図２の「ウェイク」としてラベル付与されるような移行状態）に応答してスリープから起動状態に移行することになる。

【0054】

動作６１２で、プロセス６００ａは、待機ループを実行し、リセットコマンドが（例えば、ＰＨＹコントローラから）検出されるまで待機する。待機中、プロセス６００ａは、ＥＤピンの信号を排他的にアサートし続ける。リセットコマンドを検出すると、動作６１４で、プロセス６００ａは、ＥＤピン及びＲＸピンをデアサート（例えば、両方とも受動的な高に設定）し、ＰＨＹトランシーバが通常状態に入る。特に、プロセス６００ａを実装するＰＨＹトランシーバは、リセットコマンド（図２の「リセット＆Ｅｄｂ」としてラベル付与された移行状態）に応答して、起動状態から通常状態に移行する。

【0055】

動作６１６で、プロセス６００ａは、ＥＤピン及びＲＸピンをアサート（例えば、両方とも能動的な低に設定）し、ＰＨＹトランシーバがリセットを完了し、通常状態にある（すなわち、通常の伝送及び受信を実行する準備ができている）ことを示し、これは、ウェイクソースシグナリングの終了の終了も示す。

【0056】

動作６０８で、プロセス６００ａは、ローカルウェイクが検出されたと判定した場合、動作６１０で、プロセス６００ａは、ＲＸピンを排他的にアサート（例えば、ＲＸピンを能動的な低に設定する一方で、ＥＤピンはデアサートされたままであり、すなわち受動的な高に設定）し、ローカルウェイクが検出されたことを示す。上記のように、プロセス６００ａを実装するＰＨＹトランシーバは、検出されたウェイク（図２の「ウェイク」としてラベル付与されるような移行状態）に応答して、スリープから起動状態に移行する。起動すると、プロセス６００ａは動作６１２に移動し、上で考察されたようにリセットコマンドを待つ。

【0057】

図６Ｂは、ＰＨＹコントローラがウェイク検出のソースを学習するために解釈し得るバス信号を提供するＰＨＹトランシーバ側のプロセス６００ｂを示すフロー図である。プロセス６００ｂの１つ以上の行為は、限定されないが、より一般的にはウェイクソースインジケータ論理４００又はウェイクソースインジケータ論理３２４によって、実行され得る。

【0058】

動作６１８及び動作６２０で、プロセス６００ｂは、ウェイク信号を検出するように待機する検出ループを実行する。動作６１８で、プロセス６００ｂは、ＥＤピン及びＲＸピンをデアサート（例えば、両方とも受動的な高に設定）する。動作６２０で、プロセス６００ｂは、ウェイクが検出されているかどうかを判定する。そうでない場合、プロセス６００ｂは、検出ループの開始、すなわち動作６１８に戻る。

【0059】

動作６２０で、プロセス６００ｂが、ウェイクが検出されたと判定した場合、動作６２２で、プロセス６００ｂは、ウェイクが検出されたことを示すためにＥＤピンを排他的にアサートし、受信された場合にバス信号をＲＸピンに伝播する。後に考察されるように、ＰＨＹコントローラ７００のウェイク検出論理７０２は、バス信号を解釈し（例えば、限定することなく、より一般的には所定のリモートウェイクフレーム又はイーサネットフレームを検出する）、それによって、リモートウェイクが検出されたウェイクのソースであるか否かを検出することができる。バス信号を解釈すると、ウェイク検出論理７０２がリモートウェイクを検出しない場合、ＰＨＹコントローラ７００は、検出されたウェイク信号のソースがローカルウェイクであったと推定することができる。特に、プロセス６００ｂを実装するＰＨＹトランシーバは、検出されたウェイク（図２の「ウェイク」としてラベル付与されるような移行状態）に応答して、スリープから起動状態に移行する。

【0060】

動作６２４で、プロセス６００ｂは、待機ループを実行し、リセットコマンドが（例えば、ＰＨＹコントローラから）検出されるまで待機する。待機中、プロセス６００ｂは、ＥＤピンを排他的にアサートし続け、受信された場合にバス信号をＲＸピンに伝播させる。

【0061】

リセットコマンドを検出すると、動作６２６で、プロセス６００ｂは、ＥＤピン及びＲＸピンをデアサートし、ＰＨＹトランシーバは通常状態に入る。上記のように、いくつかの場合では、ＲＸピンがデアサートされ、そのような場合、ＲＸピンをデアサートすることは、ＲＸピンをそのデアサート状態に維持することを意味する。特に、プロセス６００ｂを実装するＰＨＹトランシーバは、リセットコマンド（図２の「リセット＆ＥＤｂ」としてラベル付与されたような移行状態）に応答して起動状態から通常状態に移行する。

【0062】

動作６２８で、プロセス６００ｂは、ＰＨＹトランシーバがリセットを完了したことを示すようにＥＤピン及びＲＸピンをアサートし、これはまた、ウェイクソースシグナリングの終了を示す。

【0063】

図６Ｃは、制御レジスタのフィールドを読み取ることによって、検出されたウェイク信号のソースを学習するためのプロセスのＰＨＹトランシーバ側のプロセス６００ｃを示すフロー図である。

【0064】

動作６３０、動作６３２、及び動作６３４で、プロセス６００ｃは、ウェイク信号を検出するように待機する検出ループを実行する。動作６３０で、プロセス６００ｃは、ＥＤピン及びＲＸピンをデアサートする（受動的な高）。動作６３２で、プロセス６００ｃは、リモートウェイクが検出されているかどうかを判定する。そうでない場合、動作６３６で、プロセス６００ｃは、ローカルウェイクが検出されているかどうかを判定する。そうでない場合、プロセス６００ｃは、検出ループの開始、すなわち動作６３０に戻る。

【0065】

動作６３２で、プロセス６００ｃが、リモートウェイクが検出されたと判定した場合、動作６３４で、プロセス６００ｃは、制御レジスタにリモートウェイクインジケータを記録する。動作６３６で、プロセス６００ｃが、ローカルウェイクが検出されたと判定した場合、動作６３８で、プロセス６００ｃは、制御レジスタにローカルウェイクインジケータを記録する。制御レジスタで記録されたそれぞれのインジケータは、ＰＨＹトランシーバが構成状態にあるときに、ＰＨＹコントローラによってアクセス可能である（例えば、限定することなく、読み取り可能である）。

【0066】

動作６４０で、プロセス６００ｃは、ウェイクが検出されたことを示すために、ＥＤピンを排他的にアサートする。動作６４２で、プロセス６００ｃは、待機ループを実行し、リセットコマンドが（例えば、限定することなく、ＰＨＹコントローラから）検出されるまで待機する。待機中、プロセス６００ｃは、ＥＤを排他的にアサートし続ける。リセットコマンドを検出すると、動作６４４で、プロセス６００ｃは、ＥＤピン及びＲＸピンをデアサート（両方とも受動的な高に設定）し、ＰＨＹトランシーバは通常状態に入る。上記のように、いくつかの場合では、ＲＸピンがデアサートされ、そのような場合、ＲＸピンをデアサートすることは、ＲＸピンをそのデアサート状態に維持することを意味する。

【0067】

動作６４６で、プロセス６００ｃは、ＰＨＹトランシーバがリセットを行ったことを示すためにＥＤピン及びＲＸピンをアサートし、これはまた、インジケータ（リモート又はローカル）が制御レジスタで読み取られるように利用可能であることを示す。リモート又はローカルウェイクインジケータなどの制御レジスタのフィールドは、ＰＨＹトランシーバが構成状態にあるときにＰＨＹコントローラによって読み取られるように利用可能である。

【0068】

図７及び図８は、分割ＰＨＹのＰＨＹコントローラ側に関連する図である。図７は、本明細書で考察されるハンドシェイクのシグナリング及びウェイク転送の実行のための、３接続インターフェース及び論理のデジタルインターフェース７１６を含むＰＨＹコントローラ７００を示すブロック図である。図８は、ウェイクソースシグナリングのハンドシェイクのＰＨＹコントローラ側で実行されるプロセスを示すフローチャートである。

【0069】

図７を参照すると、ブロック図は、１つ以上の実施形態によるＰＨＹコントローラ７００を示す。ＰＨＹコントローラ７００は、デジタルインターフェース７１６、ＰＨＹウェイク転送論理７１０、ローカルウェイクアウトピン７０８、及び任意選択のローカルウェイクアウトピン７２２を含む。ウェイク検出論理７０２を含むデジタルインターフェース論理７０６は、一般に、本明細書で考察される３接続（すなわち、３ピン）ハードウェアインターフェースに結合されたＴＸピン７０４、ＲＸピン７１２、及びＥＤピン７１４のアサーション／デアサーションを介してデジタルインターフェース７１６に結合されたＰＨＹトランシーバ３００のデジタルインターフェース３１８と通信するために構成される。

【0070】

ＰＨＹウェイク転送論理７１０は、一般に、ＰＨＹコントローラ７００が、結合されたＰＨＹトランシーバで検出されたウェイク信号について学習するか、又は任意選択のローカルウェイクアウトピン７２２を介してローカルに学習するときにウェイク転送を実行するように構成されている。すなわち、ローカルウェイクアウトピン７０８に向けてローカルウェイク信号を送信するには、デジタルインターフェース７１６を介して通信されるコマンド７２０を介してリモートウェイク信号を伝送メディア１１４に向けて送信するか、又はその両方である。

【0071】

１つ以上の実施形態では、ＰＨＹウェイク転送論理７１０は、ウェイク検出論理７０２が実行するように構成され得るウェイク検出論理７０２からのウェイク指示７１８を介して検出されたウェイク及びそのソースについて学習することができ、ウェイク検出論理７０２は、例えば、限定するものではないが、本明細書において考察されるように、ＴＸピン７０４、ＲＸピン７１２、及びＥＤピン７１４を介することを含む、ウェイクソースシグナリングハンドシェイクを実行するか、制御レジスタを読み取るか、又はバス信号を解釈するように構成され得る。

【0072】

図８は、ウェイクソースシグナリングハンドシェイクのＰＨＹコントローラ側のプロセス８００を示すフロー図である。プロセス８００は、開始動作８０２で開始し、ＰＨＹコントローラは、例えば、通常電力供給がＰＨＹコントローラに電力を供給し始めるため、プロセスの残りの行為に移行するパワードスリープ又はアイドル状態にある。

【0073】

動作８０４で、プロセス８００は、ＥＤピン及びＲＸピンのうちの１つが排他的にアサートされているか（例えば、能動的な低であるか）どうかを検出する。両方がデアサートされている（例えば、受動的な高である）場合、ウェイク検出がシグナリングされておらず、コントローラが動作８０６でトランシーバをリセットする。プロセス８００が、ＥＤピン又はＲＸピンのうちの１つが排他的にアサートされていると判定した場合、動作８１０で、プロセス８００は、トランシーバをリセットする（例えば、ＴＸピンを介してＲＥＳＥＴ（リセット）コマンドを送信する）。動作８１２で、プロセス８００は、非限定的な例として、図６Ａ、図６Ｂ、又は図６Ｃに関して考察されたプロセスのうちの１つに応答して、検出されたウェイクのソースを学習する。

【0074】

動作８１４で、プロセス８００は、ＰＨＹトランシーバが動作８１０のリセットからリセットされている間に、ＥＤピン又はＲＸピンが排他的にアサートされたかどうかを判定する。そうである場合、第２のウェイクがＰＨＹトランシーバによって検出されたことを示し、そのため、プロセス８００は動作８１０及び動作８１２にループバックし、（動作８１０で）ＰＨＹトランシーバをリセットし、（動作８１２で）検出された第２のウェイクのソースを学習する。

【0075】

動作８１６で、プロセス８００は、検出されたウェイク（又は２つ以上のウェイクが検出された場合は「複数のウェイク」）の学習されたソースに応答してウェイク転送を実行する。１つのみのウェイクが検出され、それがローカルウェイクであった場合、プロセス８００は、（ｉ）ローカルウェイクアウトピン７０８、及び（ｉｉ）共有伝送メディア（例えば、デジタルインターフェース７１６のＴＸピンを介して）の一方又は両方でウェイクを転送することができる。１つのみのウェイクが検出され、それがリモートウェイクであった場合、プロセス８００は、ウェイクを伝送メディアではなくて、ローカルウェイクアウトピン７０８で転送することができ、さもなければ衝突が発生し得る。第１のウェイクを転送する前に第２のウェイクが検出され、第２のウェイクがリモートウェイクであった場合、第１のウェイクは、ローカルウェイクアウトピン７０８及び共有伝送メディアの両方にわたって転送されるはずのローカルウェイクであったとしても、ローカルウェイクアウトピン７０８のみを介して転送される。

【0076】

動作８０４に戻ると、状態の移行を示すＥＤピン及びＲＸピンの両方がデアサートされ（例えば、受動的な高）、したがって、プロセス８００がウェイク検出信号によって開始されなかった場合。それにもかかわらず、ＰＨＹコントローラは、動作８０６でアウェイクしているため、上述のように、プロセス８００は、トランシーバをリセットする（すなわち、リセットコマンドを送信する）。動作８０８で、プロセス８００は、ＰＨＹトランシーバがリセットしている間、ＥＤ又はＲＸピンのうちの１つが排他的にアサートされるかどうかを判定する。もしそうであれば、それは、ＰＨＹトランシーバがリセットしている間、ＰＨＹトランシーバで遅いウェイクが検出されたことを示す（これは、プロセス８００の特定の実行において最初に検出されたウェイクである）。遅いウェイクが検出された場合、プロセス８００は、動作８１０でトランシーバをリセットし、上で考察されたように継続する。ＰＨＹトランシーバが動作８０８のリセットからリセットしている間に遅いウェイクが起こらない場合、動作８１８で、プロセス８００は、いかなるウェイク信号も転送することなく終了する。

【0077】

＜＜ＰＨＹトランシーバパッケージ＞＞
本明細書で考察されるように、ウェイクが検出されたことを通信する１つの利点は、ＰＨＹコントローラ及びＰＨＹトランシーバが、低電力モード及び通常電力モードを含む複数の電力モードで動作することができることである。それらは、検出されたウェイクに応答して電力モード間で移行することができる。ＰＨＹトランシーバは、検出されたウェイク信号に応答して、分割ＰＨＹへの電力の供給を開始することができる。ピンは、これらの機能を実行するためにＰＨＹトランシーバに追加され得るが、ＰＨＹトランシーバパッケージのピンの数を制限することは、コストの理由から望ましい場合がある。

【0078】

図９及び図１０は、１つ以上の実施形態による、ＰＨＹトランシーバ３００を含む８ピンパッケージについて、例えば、異なるピン割り当てを示すブロック図である。

【0079】

第１の数のピンは、動作可能に結合されるときに、分割構成物理層を形成する、物理層トランシーバのハードウェアインターフェース及び物理層コントローラと関連付けられている。第２の数のピンは、共有伝送メディアと関連付けられている。第３の数のピンは、電力供給と関連付けられている。第３の数のピンは、無停電電力供給と関連付けられたピンを含む。第４の数のピンは、ローカルウェイクと関連付けられている。特に、接地ピンは、図９及び図１０に示されるピン割り当てには存在しない。接地割り当てを有するピンの代わりに、ピンと別々に配置され、物理層トランシーバの回路に内部接続された導体塊（例えば、限定することなく、半導体パッケージの熱スラグ）は、物理層トランシーバの回路のための接地経路の一部分を形成する。

【0080】

図９を参照すると、ＰＨＹトランシーバ９０２の２つのピン（すなわち、第２の数のピンの）がＡＣ結合に割り当てられる。１つのピン（すなわち、第４の数のピンの）が、（ウェイクピン３２０に関連して上述したように、）ローカルウェイク信号、ＷＡＫＥＩＮに割り当てられ、１つのピン（すなわち、第３の数のピンの）が、供給電圧、Ｖｂａｔ（すなわち、無停電電力供給）に割り当てられ、１つのピン（すなわち、第１の数のピンの）、ＥＤが、（ＥＤピン３１４に関連して上述したように、）有効な信号に割り当てられ、１つのピン（すなわち、第１の数のピンの）、ＲＸが、（ＲＸピン３１２に関連して上述したように、）受信信号に割り当てられ、１つのピン（すなわち、第１の数のピンの）、ＴＸが、（ＴＸピン３１０に関連して上述したように、）伝送信号に割り当てられ、１つのピン（すなわち、第５の数のピンの）、ＩＮＨが、（電力管理ピン３２２に関連して上述したように、）電力管理信号に割り当てられる。接地される導体塊９１０は、ピン（例えば、限定することなく、熱スラグなど）とは別に配置され、内部接続９０８を介してＰＨＹトランシーバ９０２の回路に結合され、ＰＨＹトランシーバ９０２の回路のための接地経路の一部分を形成する。特に、導体塊９１０を使用して接地経路の一部分を形成することによって、接地用のピン割り当ては不要である。

【0081】

分割ＰＨＹ９００は、スイッチングレギュレータ９０６と示されるスイッチング電圧レギュレータを含み、これは、オンの場合に、調整された供給電圧を生成する。スイッチングレギュレータ９０６の有効化ピン（図示せず）は、ＰＨＹトランシーバ９０２のピンＩＮＨ（本明細書では「電力管理ピン」とも称される）に結合される。スイッチングレギュレータ９０６による調整された供給電圧の生成は、ＰＨＹトランシーバ９０２によるピンＩＮＨのアサーションに応答して制御される（例えば、オン又はオフにされる）。ＰＨＹコントローラ９０４の電圧供給ピン、ＶＲＥＧは、スイッチングレギュレータ９０６の出力に結合され、それにより、スイッチングレギュレータ９０６がオンにされたときに、ＰＨＹコントローラ９０４は、調整された供給電圧を受信することができる。

【0082】

特に、Ｖｂａｔに結合された供給電圧は、無停電電力供給であり、非限定的な例として、バッテリ、別の電圧レギュレータ、又はいくつかの他の電圧源によって提供され得る。電圧供給ピンＶＲＥＧは、通常電力供給を提供する。

【0083】

ＰＨＹトランシーバ９０２は、分割ＰＨＹ９００を含む電子回路（すなわち、チップ）のオンチップレギュレータ供給９１２（オンチップ低ドロップアウトレギュレータ（drop out regulator、ＬＤＯ）などであるが、これに限定されない）を介して通常動作のために電力を供給される。集積回路は、通常動作中の電力のためにＰＨＹトランシーバ９０２をオンチップレギュレータ供給９１２に結合することができる。オンチップレギュレータ供給９１２及び内部接続９０８を導体塊９１０に使用することにより、ＰＨＹトランシーバ９０２は、８ピンパッケージに実装され得、ここで、他の場合では接地に使用され得るピンのうちの１つ及び通常電力供給が、ローカルウェイク信号（ＷＡＫＥＩＮ）及び電力管理信号（ＩＮＨ）のための別のピンのために使用され得る。

【0084】

図１０を参照すると、図９に示されるピン割り当てと同様に、分割ＰＨＹ１０００のＰＨＹトランシーバ１００２の２つのピン（すなわち、第２の数のピン）は、（バスネットワークインターフェース３１６に関連して上述したように）ＡＣカップリングに割り当てられる。１つのピン（すなわち、第３の数のピン）が、供給電圧Ｖｂａｔ（すなわち、無停電電力供給）に割り当てられ、１つのピン（すなわち、第４の数のピン）が、（ウェイクピン３２０に関連して上述したように、）ローカルウェイク信号ＷＡＫＥＩＮに割り当てられ、１つのピン（すなわち、第１の数のピン）が、（ＥＤピン３１４に関連して上述したよう、に）有効な信号ＥＤに割り当てられ、１つのピン（すなわち、第１の数のピン）が、（ＲＸピン３１２に関連して上述したように、）受信信号ＲＸに割り当てられ、１つのピン（すなわち、第１の数のピン）が、（ＴＸピン３１０に関連して上述したように、）伝送信号ＴＸに割り当てられる。ピンは、接地には割り当てられない。図９のＰＨＹトランシーバ９０２による電力管理信号ＩＮＨに割り当てられたピン（すなわち、第５の数のピンの）は、図１０では、代わりに、ＰＨＹコントローラ１００４の電力供給ピンにＰＨＹトランシーバ１００２によって提供される調整供給電圧出力ＶＲＥＧＯＵＴに割り当てられる。

【0085】

オンチップレギュレータ供給１００６は、ＰＨＹトランシーバ１００２に供給し、調整供給電圧出力ＶＲＥＧＯＵＴを介してＰＨＹコントローラ１００４に供給するために使用される。図９に示される配置のスイッチングレギュレータ９０６は、図１０には存在しないため、図１０に示される配置は、図９によって示される配置の大きな個別の構成要素、すなわち、スイッチングレギュレータ９０６を排除する。

【0086】

＜＜デジタル回路の完全性チェッカー＞＞
本開示の発明者らは、信号及びデータ完全性が、分割ＰＨＹのデジタル－アナログ及びアナログ－デジタル境界で損なわれ得ることを理解する。ＰＨＹコントローラ及びＰＨＹトランシーバの境界回路の典型的なデータ完全性チェックでは、ＰＨＹコントローラは、共有伝送メディアへの伝送のために、ＰＨＹコントローラからＰＨＹトランシーバにデータ完全性フレームを送信することができる。ＰＨＹトランシーバの通常動作中、伝送フレーム（データ完全性フレーム又は他の場合）を共有伝送メディアに移動させると、伝送フレームは、ＲＸ及びＥＤ信号を介して（すなわち、ＲＸ接続１１８及びＥＤ接続１１０を介して）共有伝送メディアで検出された信号として通常の受信経路を介してＰＨＹコントローラに戻され、ここで、フレームは復号され、復元されたデータ（例えば、限定することなく、完全性データ）は、元の完全性データと比較される。したがって、典型的には、分析のためにＰＨＹコントローラにデータ完全性フレームを提供するためのＰＨＹトランシーバを介した内蔵ループバック機能がある。

【0087】

ここで、本開示の発明者らは、分割ＰＨＹにおいて、ＰＨＹトランシーバを含まずに、ＰＨＹコントローラの回路のデータ完全性チェックのためのサポートを含むことが望ましい場合があることを理解する。非限定的な例として、ＰＨＹコントローラの回路の完全性は、ＰＨＹトランシーバを低電力モードに留める要望がある場合、共有伝送メディアがビジーであるとき、又は共有伝送メディアで伝送する分割ＰＨＹの番ではない場合、ＰＨＹトランシーバを起動せずにチェックされ得る。

【0088】

回路は、完全性チェック中に伝送経路を受信経路に結合／脱結合するために、ＰＨＹコントローラ又はハードウェアインターフェースのデジタルインターフェースに含まれ得る。しかしながら、そのようなデータ完全性フレームから識別された情報は、上で考察された典型的な構成では、伝送フレーム（データ完全性フレーム又は他の場合）の電気信号が、典型的には、共有伝送メディアに移動され、同時にＰＨＹコントローラにループバックされる前に、ＰＨＹトランシーバで特徴付けられ、かつ／又は調整されるため、予想とは異なり得る。これらのデータ完全性フレームは、任意の他の受信フレームのようなＰＨＹコントローラの受信経路で復号され、受信されたフレームに適用される標準復号は、典型的には、ＰＨＹトランシーバでの電気信号の特徴付け及び／又は調整を明らかにする。標準復号が特徴付けられていない、及び／又は調整されていないフレームに適用される場合、復元された完全性データに間違ったビットをもたらし、したがって、完全性データの分析から誤った結果をもたらし得る。

【0089】

１つ以上の実施形態は、一般に、ＰＨＹトランシーバと協働することなく、ＰＨＹコントローラでデジタル回路の完全性をチェックすることに関する。ＰＨＹコントローラ周波数のデジタルインターフェースで提供される回路は、符号化されたデータ完全性フレームが、ＰＨＹトランシーバによって調整及び／又は特徴付けられるフレームと実質的に一致するように、データ完全性フレームを符号化する。回路は、符号化されたデータ完全性フレームをＰＨＹコントローラの受信経路に提供し、ここで、完全性データは、標準的な復号化を適用することで復元し、次いで分析される。

【0090】

図１１は、１つ以上の実施形態による、デジタルインターフェース１１１６を介してＰＨＹトランシーバ（図示せず）に結合可能な、ＰＨＹコントローラ１１１４でデータ完全性チェックを可能にするための回路１１００を示すブロック図である。図１１に示す例では、ＰＨＹトランシーバ側のデジタルインターフェース（例えば、図３のデジタルインターフェース３１８）のＴＸピン（ＴＸ）及びＲＸピン（ＲＸ）の接続は、開状態（すなわち、高インピーダンス状態）にある。

【0091】

ダウン周波数エンコーダ１１０４及びループバック回路１１１８は、デジタルインターフェース１１１６（例えば、その集積回路に実装される）で提供される。企図される動作では、デジタル回路完全性チェッカー１１０２は、デジタル回路完全性チェッカー１１０２によってアサートされる選択信号１１１０（後に考察される）に少なくとも部分的に応答して有効にされるように構成されたループバック回路１１１８にデータ完全性フレーム１１１２を送信するように構成されている。データ完全性フレーム１１１２の内容は、チェックサム又は他のシーケンスを含み得る。

【0092】

デジタル回路完全性チェッカー１１０２がデータ完全性フレーム１１１２をＴＸ経路に送信するとき、ＴＸ経路に結合されたダウン周波数エンコーダ１１０４は、データ完全性フレーム１１１２を受信し、ダウン周波数符号化をデータ完全性フレーム１１１２に適用し、ＰＨＹトランシーバを通過するフレームに類似するよう予測されるビットレートでフレームを符号化し、ダウン周波数符号化フレーム１１０８を生成する。

【0093】

ダウン周波数エンコーダ１１０４は、ダウン周波数符号化フレーム１１０８をループバック回路１１１８に提供するように配置される。ループバック回路１１１８は、ＭＵＸ１１０６及びサンプリングデコーダ１１２０を含む受信経路（ＲＸ）に向かって、かつデジタル回路完全性チェッカー１１０２に向かって、ダウン周波数符号化フレーム１１０８を搬送するように配置される。

【0094】

デジタル回路の完全性チェッカー１１０２は、ＭＵＸ１１０６（すなわち、マルチプレクサ（ＭＵＸ））に結合された選択信号１１１０を介してＭＵＸ１１０６を制御することによって、ループバック回路１１１８を有効にする。ＭＵＸ１１０６は、アサートされた選択信号１１１０に応答して、その利用可能な入力の中から、ダウン周波数符号化フレーム１１０８を選択する。ＭＵＸ１１０６の別の入力は、デジタルインターフェース１１１６のＲＸピンに結合される。このようにして、デジタル回路の完全性チェッカー１１０２は、必要に応じて、ループバック回路１１１８／通常受信経路ＲＸを交互に有効にし、無効にすることができる。

【0095】

ダウン周波数符号化フレーム１１０８は、ループバック回路１１１８を介してサンプリングデコーダ１１２０に提供される。サンプリングデコーダ１１２０は、選択信号１１１０がアサートされている場合、ダウン周波数符号化フレーム１１０８にアップ周波数復号化を適用するか、又は選択信号１１１０がアサートされていない場合、デジタルインターフェース１１１６のＲＸピンで受信された信号へのアップ周波数復号化を行い、復元されたデータ１１２２を取得するように構成されており、これは、選択信号１１１０がアサートされる場合、データ完全性フレーム１１１２を表す。１つ以上の実施形態では、サンプリングデコーダ１１２０によってダウン周波数符号化フレーム１１０８に対して適用される周波数復号は、データ完全性フレーム１１１２が生成されたときに適用されるアップ周波数符号化、及びダウン周波数エンコーダ１１０４によって適用されるダウン周波数符号化のうちの１つ以上を復号するように構成され得る。復元データ１１２２は、デジタル回路完全性チェッカー１１０２に提供され、これは、データ完全性フレーム１１１２で送信された完全性データに対して復元データ１１２２を比較し（ビットごとの比較）、データが一致するかを判定する。比較の結果は、例えば、ＰＨＹコントローラ１１１４におけるデジタル回路の完全性を判定するために、所望に応じて記憶又は使用され得る。

【0096】

図１２は、ＰＨＹコントローラ１１１４などで、１つ以上の実施形態による、分割ＰＨＹのＰＨＹコントローラでデータ完全性チェックを実行するためのプロセス１２００を示すフローチャートである。

【0097】

動作１２０２で、プロセス１２００は、ＰＨＹコントローラのデジタルインターフェースに結合された伝送経路で運ばれた第１のフレーム（例えば、完全性データを含むデータ完全性フレーム）にダウン周波数符号化を適用し、ダウン周波数符号化された第１のフレーム（データ完全性フレーム）を取得する。デジタルインターフェースは、ＰＨＹコントローラをＰＨＹトランシーバに動作可能に結合するように構成される。結合されると、ＰＨＹコントローラ及びＰＨＹトランシーバは、分割構成を有する１０ＳＰＥ ＰＨＹモジュールを形成する。

【0098】

動作１２０４で、プロセス１２００は、ダウン周波数符号化された第１のフレーム（例えば、ダウン周波数符号化されたデータ完全性フレーム）をデジタルインターフェースの受信経路に向けて提供する。ループバック回路１１１８などのループバック回路は、例えば、図１１に関して考察されるようなマルチプレクサでの選択を制御することによって、伝送経路から受信経路に向かってダウン周波数符号化された第１のフレームを伝達することが可能になり得る。

【0099】

動作１２０６で、プロセス１２００は、デジタルインターフェースの受信経路のダウン周波数符号化された第１のフレーム（例えば、ダウン周波数符号化されたデータ完全性フレーム）にアップ周波数符号化を適用して、復元されたデータを取得する。

【0100】

動作１２０８で、プロセス１２００は、復元されたデータを第１のフレームに含まれる元のデータ（例えば、データ完全性フレームに含まれる元の完全性データ）と比較する（例えば、ビットごとの比較を実行する）。

【0101】

動作１２１０で、プロセス１２００は、任意選択で、少なくとも部分的に比較に応答して、ＰＨＹコントローラのデジタル論理回路の完全性を判定する。

【0102】

本明細書に開示される実施形態の機能要素（例えば、機能、動作、動作、プロセス、及び／又は方法）は、任意の好適なハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせで実装され得ることが、当業者には理解されるであろう。図１３は、本明細書に開示される機能要素の実装形態の非限定的な実施例を示している。いくつかの実施形態では、本明細書に開示される機能要素の一部又は全ての部分は、機能的要素を実行するために特別に構成されたハードウェアによって実行されてもよい。

【0103】

図１３は、回路１３００のブロック図であり、いくつかの実施形態において、本明細書に開示される様々な機能、動作、行為、プロセス、及び／又は方法を実装し得る。回路１３００は、１つ以上のデータ記憶デバイス（本明細書では「記憶装置１３０４」と称されることがある）に動作可能に結合された１つ以上のプロセッサ（本明細書では「プロセッサ１３０２」と称されることもある）を含む。記憶装置１３０４は、それに記憶された機械実行可能コード１３０６を含み、プロセッサ１３０２は論理回路１３０８を含む。機械実行可能コード１３０６は、論理回路１３０８によって実施（例えば、実行）され得る機能要素を説明する情報を含む。論理回路１３０８は、機械実行可能コード１３０６によって記述される機能要素を実装（例えば、実行）するように適合されている。回路１３００は、機械実行可能コード１３０６によって記述される機能要素を実行するときに、本明細書に開示される機能要素を実行するように構成された専用ハードウェアとしてみなされるべきである。いくつかの実施形態では、プロセッサ１３０２は、機械実行可能コード１３０６によって記述される機能要素を、順次に、同時に（例えば、１つ以上の異なるハードウェアプラットフォームで）、又は１つ以上の並列処理ストリームにおいて、実行するように構成され得る。

【0104】

プロセッサ１３０２の論理回路１３０８によって実装されるとき、機械実行可能コード１３０６は、本明細書に開示される実施形態の動作を実行するようにプロセッサ１３０２を適合させるように構成されている。例えば、機械実行可能コード１３０６は、図１～図１２に示されるブロック及びプロセスの少なくとも一部分又は全体を実行するようにプロセッサ１３０２を適合させるように構成され得る。別の例として、機械実行可能コード１３０６、本明細書において考察される分割ＰＨＹについて考察された動作の少なくとも一部分又は全体を実行するようにプロセッサ１３０２を適合させるように構成され得る。

【0105】

特定の非限定的な例として、機械実行可能コード１３０６は、本明細書で考察されるウェイクソース通信及びデータ完全性チェックの一部又は全体を実行するようにプロセッサ１３０２を適合させるように構成され得る。

【0106】

プロセッサ１３０２は、汎用プロセッサ、専用プロセッサ、中央処理装置（central processing unit、ＣＰＵ）、マイクロコントローラ、プログラマブル論理コントローラ（programmable logic controller、ＰＬＣ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、別個のゲート若しくはトランジスタ論理、別個のハードウェア構成要素、他のプログラマブルデバイス、又は本明細書に開示される機能を実行するように設計されたそれらの任意の組み合わせを含み得る。プロセッサを含む汎用コンピュータは、専用コンピュータとみなされ、同時に、汎用コンピュータは、本開示の実施形態に関する機械実行可能コード１３０６（例えば、ソフトウェアコード、ファームウェアコード、ハードウェア記述）に対応する機能要素を実行するように構成されている。汎用プロセッサ（本明細書では、ホストプロセッサ又は単にホストとも称されることもある）は、マイクロプロセッサであってもよいが、代替的に、プロセッサ１３０２は、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンを含んでもよいことに留意されたい。プロセッサ１３０２はまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成の組み合わせなど、コンピューティングデバイスの組み合わせとして実装され得る。

【0107】

いくつかの実施形態では、記憶装置１３０４は、揮発性データ記憶装置（例えば、ランダムアクセスメモリ（ＲＡＭ））、不揮発性データ記憶装置（例えば、フラッシュメモリ、ハードディスクドライブ、ソリッドステートドライブ、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）など）を含む。いくつかの実施形態では、プロセッサ１３０２及び記憶装置１３０４は、単一のデバイス（例えば、限定することなく、半導体デバイス製品、システムオンチップ（system-on-chip、ＳＯＣ）、又はシステムベースチップ）に実装され得る。いくつかの実施形態では、プロセッサ１３０２及び記憶装置１３０４は、別個のデバイスに実装され得る。

【0108】

いくつかの実施形態では、機械実行可能コード１３０６は、コンピュータ可読命令（例えば、ソフトウェアコード、ファームウェアコード）を含み得る。非限定的な実施例として、コンピュータ可読命令は、記憶装置１３０４によって記憶され、プロセッサ１３０２によって直接アクセスされ、少なくとも論理回路１３０８を使用してプロセッサ１３０２によって実行され得る。また、非限定的な実施例として、コンピュータ可読命令は、記憶装置１３０４に記憶され、実行のためにメモリデバイス（図示せず）に転送され、少なくとも論理回路１３０８を使用してプロセッサ１３０２によって実行され得る。したがって、いくつかの実施形態では、論理回路１３０８は、電気的に構成可能な論理回路１３０８を含む。

【0109】

いくつかの実施形態では、機械実行可能コード１３０６は、論理回路１３０８内に実装されるハードウェア（例えば、回路）を記述し、機能要素を実行し得る。このハードウェアは、ローレベルトランジスタレイアウトからハイレベル記述言語までの様々な抽象化レベルのいずれかで記述され得る。高レベルの抽象化では、ＩＥＥＥ Ｓｔａｎｄａｒｄ ハードウェア記述言語（hardware description language、ＨＤＬ）などのハードウェア記述言語（ＨＤＬ）が使用されてもよい。非限定的な例として、Ｖｅｒｉｌｏｇ（商標）、ＳｙｓｔｅｍＶｅｒｉｌｏｇ（商標）又は超大規模集積（very large scale integration、ＶＬＳＩ）ハードウェア記述言語（hardware description language、ＶＨＤＬ（商標））が使用されてもよい。

【0110】

ＨＤＬ記述は、所望に応じて、多数の他の抽象化レベルのうちのいずれかにおける記述に変換され得る。非限定的な実施例として、高レベル記述を、レジスタ転送言語（register-transfer language、ＲＴＬ）、ゲートレベル（gate-level、ＧＬ）記述、レイアウトレベル記述、又はマスクレベル記述などの論理レベル記述に変換することができる。非限定的な実施例として、論理回路１３０８のハードウェア論理回路（例えば、これらに限定されないが、ゲート、フリップフロップ、レジスタ）によって実行されるマイクロ動作は、ＲＴＬに記述され、次いで合成ツールによってＧＬ記述に変換され得、ＧＬ記述は、配置及びルーティングツールによってレイアウトレベル記述に変換され得、このレイアウトレベル記述は、プログラマブル論理デバイス、別個ゲート若しくはトランジスタ論理、個別のハードウェア構成要素、又はそれらの組み合わせの集積回路の物理的レイアウトに対応する。したがって、いくつかの実施形態では、機械実行可能コード１３０６は、ＨＤＬ、ＲＴＬ、ＧＬ記述、マスクレベル記述、他のハードウェア記述、又はこれらの任意の組み合わせを含み得る。

【0111】

機械実行可能コード１３０６が（任意の抽象化レベルにおける）ハードウェア記述を含む実施形態では、システム（図示しないが、記憶装置１３０４を含む）は、機械実行可能コード１３０６によって記述されるハードウェア記述を実施するように構成され得る。非限定的な実施例として、プロセッサ１３０２は、プログラマブル論理デバイス（例えば、ＦＰＧＡ又はＰＬＣ）を含み得、論理回路１３０８は、ハードウェア記述に対応する回路を論理回路１３０８に実装するように電気的に制御され得る。また、非限定的な実施例として、論理回路１３０８は、機械実行可能コード１３０６のハードウェア記述に従って製造システム（図示しないが、記憶装置１３０４を含む）によって製造されたハードワイヤード論理を含み得る。

【0112】

機械実行可能コード１３０６がコンピュータ可読命令又はハードウェア記述を含むかどうかにかかわらず、論理回路１３０８は、機械実行可能コード１３０６の機能要素を実装するときに、機械実行可能コード１３０６によって記述された機能要素を実行するように適合される。ハードウェア記述は機能要素を直接記述しなくともよいが、ハードウェア記述は、ハードウェア記述によって記述されたハードウェア要素が実行することができる機能要素を間接的に記述することに留意されたい。

【0113】

本開示で使用される用語、及び特に添付の特許請求の範囲（例えば、添付の特許請求の範囲の本文）において使用される用語は、一般に「オープン」用語として意図される（例えば、用語「含んでいる（including）」は、「含んでいるが、これに限定されない」と解釈されるべきであり、「有している」という用語は、「少なくとも有している」と解釈されるべきであり、「含む」という用語は、「含むが、これに限定されない」などと解釈されるべきである。

【0114】

加えて、特定の数の導入された特許請求項列挙が意図される場合、そのような意図は特許請求項に明示的に列挙されることになり、そのような列挙がない場合には、そのような意図は存在しない。例えば、理解を助けるものとして、以下の添付の特許請求の範囲は、特許請求項列挙を導入するための導入句「少なくとも１つ」及び「１つ以上」の使用を含むことがある。しかしながら、そのような語句の使用は、たとえ同じ特許請求項が導入語句「１つ以上」又は「少なくとも１つ」、及び「ａ」又は「ａｎ」などの不定冠詞を含む場合であっても、不定冠詞「ａ」又は「ａｎ」による特許請求項列挙の導入が、そのような導入された特許請求項列挙を含む任意の特定の特許請求項を、そのような列挙のうちの１つのみを含む実施形態に限定するものと解釈されるべきではなく（例えば、「ａ」及び／又は「ａｎ」は、「少なくとも１つ」又は「１つ以上」を意味すると解釈されるべきである）、特許請求項列挙を導入するために使用される定冠詞の使用についても同じことが当てはまる。

【0115】

加えて、導入された特許請求項列挙の特定の数が明示的に列挙されている場合であっても、当業者は、そのような列挙が少なくとも列挙された数を意味すると解釈されるべきであることを、認識するであろう（例えば、他の修飾語なしでの「２つの○○」の明白な列挙は、「少なくとも２つの○○」又は「２つ以上の○○」を意味する）。更に、「Ａ、Ｂ、及びＣなどのうちの少なくとも１つ」又は「Ａ、Ｂ、及びＣなどのうちの１つ以上」に類似した慣例が使用される場合、一般に、そのような構造は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、又はＡ、Ｂ、及びＣを一緒に含むことを意図する。

【0116】

更に、２つ以上の代替用語を提示する任意の離接語又は語句は、明細書、特許請求の範囲、又は図面にかかわらず、用語のうちの１つ、用語のいずれか又は両方の用語を含む可能性を企図するものと理解されるべきである。例えば、「Ａ又はＢ」という句は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解されるべきである。本明細書において使用される場合、「各（each）」は、一部又は全体を意味する。本明細書で使用される場合、「ありとあらゆる」は、全体を意味する。

【0117】

本明細書において、「典型的な」、「従来の」、又は「既知の」とされるものなどの、特徴付けは、先行技術で開示されていること、又は考察された態様が先行技術で認識されていることを必ずしも意味しない。関連分野において、広く知られているか、十分理解されているか、又は日常的に使用されていることも必ずしも意味しない。そのような特徴付けは、「本開示の発明者に知られている」を意味すると理解されるべきである。

【0118】

本開示の更なる非限定的な実施形態は、以下のとおりである。

【0119】

実施形態１：１０ＳＰＥ物理層モジュールの物理層トランシーバであって、分割構成物理層モジュールの物理層トランシーバと物理層コントローラとの間の通信リンクの側を定義するように構成されたデジタルインターフェースと、デジタルインターフェースを介して検出されたウェイクのソースを通信するように構成されたウェイク検出論理と、を備える、物理層トランシーバ。

【0120】

実施形態２：検出されたウェイクのソースは、ローカルウェイク又はリモートウェイクを含む、実施形態１に記載の物理層トランシーバ。

【0121】

実施形態３：ウェイク検出論理は、デジタルインターフェースを介してウェイクソースシグナリングハンドシェイクを実行することによって、検出されたウェイクのソースを通信するように構成されている、実施形態１又は２に記載の物理層トランシーバ。

【0122】

実施形態４：ウェイク検出論理は、デジタルインターフェースを介してバス信号を提供することによって、検出されたウェイクのソースを通信するように構成されている、実施形態１～３のいずれか１つに記載の物理層トランシーバ。

【0123】

実施形態５：ウェイク検出論理は、デジタルインターフェースを介してアクセス可能であるリモートウェイク指示及びローカルウェイク指示のうちの１つ以上を生成して記憶するように構成されている、実施形態１～４のいずれか１つに記載の物理層トランシーバ。

【0124】

実施形態６：ウェイクピンを更に備え、ウェイク検出論理は、ウェイクピンのアサーションに応答してローカルウェイク指示を生成するように構成されている、実施形態１～５のいずれか１つに記載の物理層トランシーバ。

【0125】

実施形態７：スイッチング電圧レギュレータの有効化ピンに動作可能に結合するように構成された電力管理ピンを更に備える、実施形態１～６のいずれか１つに記載の物理層トランシーバ。

【0126】

実施形態８：ウェイク検出論理は、検出されたウェイクに応答して物理層トランシーバを起動状態にウェイクさせるように構成されている、実施形態１～７のいずれか１つに記載の物理層トランシーバ。

【0127】

実施形態９：１０ＳＰＥ ＰＨＹモジュールの物理層コントローラの電力供給ピンに動作可能に結合するように構成された調整供給出力ピンを更に備える、実施形態１～８のいずれか１つに記載の物理層トランシーバ。

【0128】

実施形態１０：１０ＳＰＥ物理層（ＰＨＹ）モジュールの物理層コントローラであって、分割構成物理層デバイスの物理層コントローラと物理層トランシーバとの間の通信リンクの側を定義するように構成されたデジタルインターフェースと、デジタルインターフェースを介して検出されたウェイクのソースを学習し、かつ検出されたウェイクのソースに応答してウェイク転送を生成するように構成された物理層ウェイク転送論理と、を備える、物理層コントローラ。

【0129】

実施形態１１：ウェイク転送は、リモートウェイク転送又はローカルウェイク転送のうちの１つ以上を含む、実施形態１０に記載の物理層コントローラ。

【0130】

実施形態１２：物理層ウェイク転送論理は、追加の検出されたウェイクを処理するように構成され、その追加の検出されたウェイクのソースは、追加のウェイクソースシグナリングのハンドシェイクに応答して学習される、実施形態１０又は１１に記載の物理層コントローラ。

【0131】

実施形態１３：デジタルインターフェースを介して受信されたバス信号を解釈するように構成されたウェイク検出論理を備える、実施形態１０～１２のいずれか１つに記載の物理層コントローラ。

【0132】

実施形態１４：デジタルインターフェースを介してＰＨＹトランシーバに記憶されたウェイク指示を読み取るように構成されたウェイク検出論理を備える、実施形態１０～１３のいずれか１つに記載の物理層コントローラ。

【0133】

実施形態１５：方法であって、ウェイク信号を観察するステップと、分割構成物理層を有する１０ＳＰＥ物理層モジュールの第１の物理層部分と第２の物理層部分とを結合するデジタルインターフェースを介して検出されたウェイクのソースを通信するステップと、検出されたウェイクのソースに応答してウェイク転送を実行するステップと、を含む、方法。

【0134】

実施形態１６：検出されたウェイクのソースを通信するステップは、ウェイク検出シグナリングハンドシェイクを実行するステップを含む、実施形態１５に記載の方法。

【0135】

実施形態１７：検出されたウェイクのソースを通信するステップは、バス信号を解釈するステップを含む、実施形態１５又は１６に記載の方法。

【0136】

実施形態１８：検出されたウェイクのソースを通信するステップは、１０ＳＰＥ物理層モジュールの第１の物理層部分に記憶されたウェイク指示を読み取るステップを含む、実施形態１５～１７のいずれか１つに記載の方法。

【0137】

実施形態１９：追加のウェイクを処理するステップを更に含む、実施形態１５～１８のいずれか１つに記載の方法。

【0138】

実施形態２０：追加のウェイクを処理するステップは、第２のウェイクのソースを通信するステップを含む、実施形態１５～１９のいずれか１つに記載の方法。

【0139】

実施形態２１：第２のウェイクのソースに応答してウェイク転送を実行するステップを更に含む、実施形態１５～２０のいずれか１つに記載の方法。

【0140】

実施形態２２：分割構成を有する１０ＳＰＥ物理層モジュールの物理層トランシーバの回路に動作可能に結合するように構成された複数のピンを有するパッケージであって、パッケージは、動作可能に結合されたときに、分割構成物理層を形成する、物理層トランシーバのハードウェアインターフェース及び物理層コントローラと関連付けられた第１の数のピンと、共有伝送メディアと関連付けられた第２の数のピンと、電力供給と関連付けられた第３の数のピンであって、無停電電力供給と関連付けられたピンを含む、第３の数のピンと、ローカルウェイクと関連付けられた第４の数のピンと、ピンとは別に配置された導体塊であって、物理層トランシーバの回路のための接地経路と関連付けられた導体塊と、を備え、パッケージは、８つ以下のピンを有する、パッケージ。

【0141】

実施形態２３：電力供給の有効化入力と関連付けられた第５の数のピンを更に備える、実施形態２２に記載のパッケージ。

【0142】

実施形態２４：１０ＳＰＥ物理層モジュールの物理層コントローラの電力供給ピンと関連付けられ、物理層トランシーバのオンチップレギュレータ供給に動作可能に結合するように構成された第５の数のピンを更に備える、実施形態２２又は２３に記載のパッケージ。

【0143】

実施形態２５：通常電力供給と関連付けられた第５の数のピンを備える、実施形態２２～２４のいずれか１つに記載のパッケージ。

【0144】

本開示の更なる非限定的な実施形態は、分割構成を有する１０ＳＰＥ物理層モジュールの物理層コントローラのデジタルインターフェースのデジタル論理回路の完全性をチェックすることに関し、以下の実施形態を含む。

【0145】

実施形態１：分割構成を有する１０ＳＰＥ物理層モジュール用の物理層コントローラのデジタルインターフェースであって、デジタルインターフェースは、デジタルインターフェースの伝送経路に動作可能に結合されたダウン周波数エンコーダと、デジタルインターフェースの受信経路に向けてダウン周波数エンコーダの出力を伝達するように配置されたループバック回路と、を備える、デジタルインターフェース。

【0146】

実施形態２：ループバック回路は、デジタルインターフェースの外側に提供されるデジタル回路完全性チェッカーによってアサートされた選択信号に少なくとも部分的に応答して有効にされる、実施形態１に記載のデジタルインターフェース。

【0147】

実施形態３：ループバック回路によってデジタルインターフェースの受信経路に向かって伝達されたダウン周波数エンコーダの出力を受信するように配置されたサンプリングデコーダを備える、実施形態１又は２に記載のデジタルインターフェース。

【0148】

実施形態４：サンプリングデコーダは、アップ周波数復号化を実行するように構成されている、実施形態１～３のいずれか１つに記載のデジタルインターフェース。

【0149】

実施形態５：ダウン周波数デコーダは、伝送経路に向かって運ばれたデータ完全性フレームを受信し、ループバック回路に向かってダウン周波数符号化されたデータ完全性フレームを提供するように配置されており、サンプリングデコーダは、ダウン周波数符号化されたデータ完全性フレームをアップ周波数復号化して、復元データを取得し、復元データをデジタル回路完全性チェッカーに提供するように配置されている、実施形態１～４のいずれか１つに記載のデジタルインターフェース。

【0150】

実施形態６：分割構成を有する１０ＳＰＥ物理層モジュールの物理層コントローラであって、デジタルインターフェースの伝送経路からデジタルインターフェースの受信経路までデータフレームを選択的に伝達するように構成されたデジタルインターフェースと、伝送経路に完全性データを提供し、完全性データを受信経路からの復元データと比較するように構成されたデジタル回路完全性チェッカーと、を備える、物理層コントローラ。

【0151】

実施形態７：デジタル回路完全性チェッカーは、選択信号をアサートするように構成されており、デジタルインターフェースは、伝送経路から受信経路への経路が、選択信号のアサーションに少なくとも部分的に応答することを可能にするように構成されている、実施形態６に記載の物理層コントローラ。

【0152】

実施形態８：デジタルインターフェースは、データフレームにダウン周波数符号化を適用して、ダウン周波数符号化されたデータフレームを取得するように構成されたダウン周波数エンコーダと、ダウン周波数符号化データフレームにアップ周波数復号化を適用して、復元データを取得するように構成されたサンプリングデコーダと、を含む、実施形態６又は７に記載の物理層コントローラ。

【0153】

実施形態９：方法であって、ダウン周波数符号化された第１のフレームを取得するために、物理層コントローラのデジタルインターフェースの伝送経路で運ばれた第１のフレームにダウン周波数符号化を適用するステップであって、物理層コントローラは、分割構成を有する１０ＳＰＥ物理層モジュール用である、適用するステップと、デジタルインターフェースの受信経路に向けてダウン周波数符号化された第１のフレームを提供するステップと、復元データを取得するためにダウン周波数符号化された第１のフレームにアップ周波数復号化を適用するステップと、復元データを、第１のフレームに含まれる完全性データに対応する元の完全性データと比較するステップと、比較に少なくとも部分的に応答する完全性結果を判定するステップと、を含む、方法。

【0154】

実施形態１０：完全性結果を判定するステップは、物理層コントローラのデジタル論理回路の完全性を判定するステップを含む、実施形態９に記載の方法。

【0155】

実施形態１１：デジタルインターフェース内に信号経路を提供するステップを更に含み、信号経路は、ダウン周波数符号化された第１のフレームをデジタルインターフェースの受信経路に提供するためのものである、実施形態９又は１０に記載の方法。

【0156】

本開示は、特定の例示される実施形態に関して本明細書に記載されているが、当業者は、本発明がそのように限定されないことを認識し、理解するであろう。むしろ、以下にそれらの法的等価物と共に特許請求されるような本発明の範囲から逸脱することなく、例示され、説明される実施形態に対して数多くの追加、削除、及び修正を行うことができる。加えて、ある実施形態の特徴は、本発明者らによって想到されるように、別の開示した実施形態の特徴と組み合わせることができるが、それでも、本開示の範囲内に包含される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】