特表2023-519884セキュアエレメント内のデジタル情報を安全に処理する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-05-15
(54)【発明の名称】セキュアエレメント内のデジタル情報を安全に処理する方法
(51)【国際特許分類】
H04L 9/10 20060101AFI20230508BHJP
G06F 11/10 20060101ALI20230508BHJP
【ＦＩ】
H04L9/10 A
G06F11/10 648
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022558340
(86)(22)【出願日】2021-03-25
(85)【翻訳文提出日】2022-09-26
(86)【国際出願番号】 EP2021057819
(87)【国際公開番号】W WO2021198035
(87)【国際公開日】2021-10-07
(31)【優先権主張番号】20167097.3
(32)【優先日】2020-03-31
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】522305092
【氏名又は名称】ナグラビジョン エス アー エール エル
【氏名又は名称原語表記】ＮＡＧＲＡＶＩＳＩＯＮ ＳＡＲＬ
【住所又は居所原語表記】２２－２４ ｒｏｕｔｅ ｄｅ Ｇｅｎｅｖｅ １０３３ Ｃｈｅｓｅａｕｘ－ｓｕｒ－Ｌａｕｓａｎｎｅ Ｓｗｉｔｚｅｒｌａｎｄ
(74)【代理人】
【識別番号】100196449
【弁理士】
【氏名又は名称】湯澤 亮
(72)【発明者】
【氏名】ハウティエ， ロウン
(72)【発明者】
【氏名】ヴィレガス， カリーヌ
(57)【要約】
【解決手段】 デジタル情報を安全に処理するための方法は、セキュアプロセッサ（１０２）を有するセキュアエレメント（１００）によって実施される、
－デジタル情報（Ｓｉ’’）を外部メモリ（２００）からセキュアエレメント（１００）にロードするステップ（Ｓ１０）と、
－デジタル情報（Ｓｉ）をデジタル情報のワード（Ｗｉｊ，ｋ）にセグメント化し、デジタル情報のワードからエラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を生成し、エラー検出コードを対応するワードに関連付けるステップ（Ｓ１３）と、
－デジタル情報のワード（Ｗｉｊ，ｋ）及び関連付けられたエラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）をセキュアプロセッサ（１０２）に転送するステップ（Ｓ１５）と、
－セキュアプロセッサ（１０２）において、ワード（Ｗｉｊ，ｋ）に含まれたデジタル情報を処理する前に、関連付けられたエラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）に基づいてデジタル情報のワード（Ｗｉｊ，ｋ）を確認するステップ（Ｓ１６）と、を有する。
【選択図】図６
【特許請求の範囲】
【請求項1】
デジタル情報を安全に処理するための方法であって、セキュアプロセッサ（１０２）と、両方とも前記セキュアプロセッサ（１０２）の外部にある少なくとも１つの内部メモリ（１０７）及びコード関連付けユニット（１０６）とを含むセキュアエレメント（１００）によって実施される、－デジタル情報（Ｓｉ’’）を、外部メモリ（２００）から、前記セキュアエレメント（１００）の前記少なくとも１つの内部メモリ（１０７）にロードするステップ（Ｓ１０）と、
－前記コード関連付けユニット（１０３）において、前記デジタル情報（Ｓｉ）をデジタル情報のワード（Ｗｉｊ，ｋ）にセグメント化し、エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を前記デジタル情報のワードから生成し、前記エラー検出コード又はエラー補正コードを前記少なくとも１つの内部メモリ（１０７）内の対応するワードと関連付けるステップ（Ｓ１３）と、
－前記デジタル情報のワード（Ｗｉｊ，ｋ）及び関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を前記少なくとも１つの内部メモリ（１０７）から前記セキュアプロセッサ（１０２）に転送するステップ（Ｓ１５）と、
－前記セキュアプロセッサ（１０２）において、前記ワード（Ｗｉｊ，ｋ）に含まれる前記デジタル情報を処理する前に、関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）に基づいて、前記デジタル情報のワード（Ｗｉｊ，ｋ）を確認するステップ（Ｓ１６）と、を含む、方法。
【請求項2】
前記エラー検出コード又はエラー補正コードを前記対応するワードと関連付ける前記ステップ（Ｓ１３）の後、かつ前記デジタル情報のワード及び関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を前記セキュアプロセッサ（１０２）に転送すること（Ｓ１５）の前に実施される、前記デジタル情報の完全性を確認するステップ（Ｓ１４）を更に含む、請求項１に記載の方法。
【請求項3】
前記外部メモリ（２００）からロードされた前記デジタル情報を復号化して、平文の前記デジタル情報を取得するステップ（Ｓ１２）を更に含み、ワードにセグメント化する前記ステップ（Ｓ１３）が、平文の前記デジタル情報に対して実施される、請求項１又は２に記載の方法。
【請求項4】
暗号化された形態の前記デジタル情報の前記完全性を確認するステップ（Ｓ１１）を更に含む、請求項３に記載の方法。
【請求項5】
前記デジタル情報のワード（Ｗｉｊ，ｋ）が、前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）に関連して前記セキュアエレメント（１００）の内部メモリ（１０６）に記憶され、前記デジタル情報のワードを前記エラー検出コード又はエラー補正コードと関連付ける前記ステップの後に実施される、前記デジタル情報の前記完全性を確認する前記ステップ（Ｓ１４）において、前記完全性の確認を実施するために前記デジタル情報のワード（Ｗｉｊ，ｋ）が前記内部メモリ（１０６）から読み出されることを特徴とする、請求項２～４のいずれか一項に記載の方法。
【請求項6】
前記デジタル情報のワード（Ｗｉｊ，ｋ）及び関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）が、前記関連付けるエラー検出又はエラー補正コードを前記対応するワードと関連付ける前記ステップ（Ｓ１３）の後に前記デジタル情報の前記完全性が問題なく確認された場合にのみ、前記セキュアプロセッサ（１０２）に転送されることを特徴とする、請求項２～５のいずれか一項に記載の方法。
【請求項7】
前記デジタル情報が、前記セキュアプロセッサ（１０２）の作業フォーマット又は前記セキュアプロセッサ（１０２）のレジスタの容量に依存する所定のサイズのワード（Ｗｉｊ，ｋ）にセグメント化されることを特徴とする、請求項１～６のいずれか一項に記載の方法。
【請求項8】
前記デジタル情報が、前記外部メモリ（２００）にセグメント（Ｓｉ’’）の状態で記憶されており、前記デジタル情報をロードする前記ステップ（Ｓ１０）及び前記デジタル情報をワードにセグメント化する前記ステップ（Ｓ１３）が、前記セグメントの各々に対して繰り返し実施されることを特徴とする、請求項１～７のいずれか一項に記載の方法。
【請求項9】
－前記外部メモリ（２００）から各セグメントをロードする前記ステップ（Ｓ１０）において、前記セキュアエレメント（１００）が、暗号化された形態のデジタル情報及び完全性要素（ＭＡＣｉ２）をロードし、－前記暗号化された形態のデジタル情報の前記完全性を確認する前記ステップ（Ｓ１１）において、前記セキュアエレメント（１００）が、暗号化された形態の所定バイト数（Ｃｉ０，．．．，ＣｉＬ）のＬ＋１個のブロック（Ｃｉ０，．．．，ＣｉＬ）における連鎖計算によって完全性要素を計算し、計算された前記完全性要素をロードされた前記完全性要素（ＭＡＣｉ２）と比較することを特徴とする、請求項４に従属するときの請求項８に記載の方法。
【請求項10】
－復号化する前記ステップ（Ｓ１２）において、暗号化された形態のＮ＋１個のブロック（Ｃｉ０，．．．，ＣｉＮ）が、平文のデジタル情報のＮ個のブロック（Ｐｉ０，．．．，ＰｉＮ－１）及び別の完全性要素（ＭＡＣｉ１）に復号化され、－セグメント化する前記ステップ（Ｓ１３）において、平文のデジタル情報の前記Ｎ個のブロックの各々（Ｐｉ０，．．．，ＰｉＮ－１）がデジタル情報のワード（Ｗｉｊ，ｋ）に分割されることを特徴とする、請求項３及び９に記載の方法。
【請求項11】
－前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を前記対応するワード（Ｗｉｊ，ｋ）に関連付ける前記ステップ（Ｓ１３）の後に実施される前記デジタル情報の前記完全性を確認する前記ステップ（Ｓ１４）において、前記セキュアエレメント（１００）が、平文のデジタル情報のＬ個のブロック（Ｐｉ０，．．．，ＰｉＬ－１）における連鎖計算によって完全性要素を計算し、計算された前記完全性要素を、復号化する前記ステップ（Ｓ１２）から得られる前記他の完全性要素（ＭＡＣｉ１）と比較することを特徴とする、請求項１０及び２に記載の方法。
【請求項12】
デジタル情報プロバイダによって実施される、－前記平文のデジタル情報をセグメント（Ｓｉ）にセグメント化するステップと、
－デジタル情報の各セグメント（Ｓｉ）について、
・前記平文のデジタル情報のための第１の完全性要素（ＭＡＣｉ１）を計算し、
・前記デジタル情報及び前記第１の完全性要素（ＭＡＣｉ１）を暗号化し、
・前記暗号化の結果の第２の完全性要素（ＭＡＣｉ２）を計算し、前記暗号化の結果及び前記第２の完全性要素（ＭＡＣｉ２）を連結し、
・第２の完全性と連結された前記暗号化の結果を前記外部メモリ（２００）に記憶するステップと、を更に含む、請求項１～１１のいずれか一項に記載の方法。
【請求項13】
前記セキュアエレメント（１００）によってデジタル情報のセグメント（ＳｉＣ）が修正されたときに、前記セキュアエレメント（１００）が、・前記平文のデジタル情報のための第１の完全性要素（ＭＡＣｉＣ＿１）を計算するステップと、
・前記デジタル情報及び前記第１の完全性要素（［ＳｉＣ’］］＝［ＳｉＣ］｜［ＭＡＣｉＣ＿１］を暗号化するステップと、
・前記暗号化の結果の第２の完全性要素（ＭＡＣｉＣ＿２）を計算し、前記暗号化の結果及び前記第２の完全性要素（ＭＡＣｉ２）を連結するステップと、
・前記第２の完全性要素（ＳｉＣ’’）と連結された前記暗号化の結果によって、前記外部メモリ（２００）に現在記憶されている前記セグメントを更新するステップと、を実行することによって、前記外部メモリ（２００）におけるデジタル情報の前記セグメントを更新することを特徴とする、請求項１２に記載の方法。
【請求項14】
前記デジタル情報のワード（Ｗｉｊ，ｋ）においてエラーが検出されない場合にのみ、前記デジタル情報のワードが、前記セキュアプロセッサ（１０２）によって処理されることを特徴とする、請求項１～１３のいずれか一項に記載の方法。
【請求項15】
関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）に基づいて、前記セキュアプロセッサ（１０２）によってデジタル情報のワード（Ｗｉｊ，ｋ）を確認する前記ステップ（Ｓ１６）が失敗した場合、前記デジタル情報の前記ワード（Ｗｉｊ、ｋ）が関連しないとして取り扱われるか、又は前記デジタル情報を安全に処理するための前記方法が中止されることを特徴とする、請求項１～１４のいずれか一項に記載の方法。
【請求項16】
デジタル情報を安全に処理するためのセキュアエレメント（１００）であって、－セキュアプロセッサ（１０２）と、
－少なくとも１つの内部メモリ（１０７）と、
－前記デジタル情報を外部メモリ（２００）から前記セキュアエレメント（１００）の前記少なくとも１つの内部メモリにロードするための通信インターフェース（１０１）と、
－前記デジタル情報をデジタル情報のワード（Ｗｉｊ，ｋ）にセグメント化し、前記デジタル情報のワードからエラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を生成し、前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）を前記少なくとも１つの内部メモリ（１０７）における対応するワード（Ｗｉｊ，ｋ）に関連付けるためのコード関連付けユニット（１０６）と、を含み、
前記セキュアプロセッサ（１０２）が、前記少なくとも１つの内部メモリ（１０７）から前記デジタル情報のワード（Ｗｉｊ，ｋ）及び関連付けられた前記エラー検出コード（ＥＤＣｊ，ｋ）又はエラー補正コード（ＥＣＣｊ，ｋ）をロードし、前記ワードに含まれた前記デジタル情報を処理する前に、関連付けられた前記エラー検出コード又はエラー補正コードに基づいて前記デジタル情報のワードを確認するように構成されている、セキュアエレメント（１００）。
【請求項17】
前記少なくとも１つの内部メモリ（１０７）から読み出された前記デジタル情報のワードに基づいて、前記デジタル情報の完全性を確認するように構成された完全性確認ユニット（１０５）を更に含む、請求項１６に記載のセキュアエレメント。
【請求項18】
暗号化された形態の前記デジタル情報の完全性を確認するための完全性確認ユニット（１０３）と、ロードされた前記デジタル情報を復号化して、平文の前記デジタル情報を取得するための復号化ユニット（１０４）と、を更に含む、請求項１６又は１７に記載のセキュアエレメント。
【請求項19】
請求項１６～１８のいずれかに記載のセキュアエレメントを含む、システムオンチップ。
【請求項20】
前記セキュアエレメント（１００）の外側に位置する外部メモリ（２００）を更に含む、請求項１９に記載のシステムオンチップ。
【請求項21】
請求項２０に記載のシステムオンチップを含む、モジュール。
【請求項22】
前記セキュアエレメント（１００）の外側に位置する前記外部メモリ（２００）が、前記システムオンチップの内側又は前記システムオンチップの外側のいずれかに位置する、請求項２１に記載のモジュール。
【請求項23】
非一時的コンピュータ可読媒体であって、前記非一時的コンピュータ可読媒体が、デジタル情報を安全に処理するためのセキュアエレメントに、請求項１に記載の方法のステップを実施させるためのプログラム命令を含み、前記セキュアエレメントが、セキュアプロセッサを有する、非一時的コンピュータ可読媒体。【発明の詳細な説明】
【技術分野】
【0001】
本開示は、コンピュータセキュリティの分野に関し、より正確には、コード及び／又はデータなどのデジタル情報をセキュアエレメント、例えば、スマートカードで安全に処理することに関する。
【背景技術】
【0002】
一般に、スマートカードなどのセキュアエレメントは、セキュア処理ユニット（secure processing unit、ＳＣＰＵ）、揮発性メモリ、及び不揮発性メモリなどのハードウェアリソースを含む。不揮発性メモリは、１つ以上のコード（アプリケーション）及びデータを記憶し、実行又は処理される必要がある場合、コード及び／又はデータが揮発性メモリにロードされ得る。セキュアエレメントは、いくつかの処理ユニット、いくつかのメモリ、及びいくつかの機能を有するＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ｔｈｅ Ｃｈｉｐ）に埋め込まれ得る。ＳｏＣは、より大きなモジュールに統合され得る。
【0003】
ＩｏＴシステム（すなわち、Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓシステム）のような制約環境では、セキュアエレメントは、限定された量の情報、例えば、カウンタ及び／又は鍵を記憶するために使用される、ＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）メモリなどの小さな不揮発性メモリのみを有し得る。セキュアエレメントは、コード及びデータを記憶するために使用されない。セキュアエレメントのコストを低く保つために、コード及びデータは、外部の不揮発性メモリに記憶され、これは、セキュアエレメントの外側、例えば、ＳｏＣ又はＳｏＣの外側のモジュール内にある。コード及び／又はデータは、実行又は処理される必要がある場合、セキュアエレメントの揮発性メモリにロードされる。
【0004】
そのような制約コンテキストでは、外部メモリからセキュアエレメントの内部メモリにロードされ、セキュアエレメントによって処理又は実行されるときに、外部メモリに記憶されたときにデジタル情報（コード及び／又はデータ）を安全にすることが重要である。特に、デジタル情報は、物理的攻撃から保護されなければならない。
【0005】
そのような物理的攻撃は、スマートカード及びＳｏＣのような離散要素に関与する。それらは、遠隔で実施することができる。今日、既知の物理的攻撃には２つの主要な種類がある。
【0006】
第１の種類の物理的攻撃は、「サイドチャネル攻撃」と命名されている。サイドチャネル攻撃は、コンピュータシステム、例えば、セキュアエレメントの実装から得られた情報に基づく任意の攻撃である。タイミング情報、電力消費、電磁漏れ、音は、利用することができる追加の情報源を提供することができる。セキュアエレメントの動作中、例えば、ＣＰＵによる暗号化アルゴリズムの実行又は１つのメモリから別のメモリへのデータの転送の間に、攻撃者は、セキュアエレメントの物理的挙動を捕捉するために電磁発散又は電力消費をリスニングし得る。そのようなリスニングは、鍵のような秘密情報を取得することを可能にする。例えば、処理ユニットが秘密情報を使用して暗号化アルゴリズムを実行する場合、秘密情報を取得するためにオシロスコープによって捕捉することができる特定の電力消費を有する。
【0007】
第２の種類の物理的攻撃は、「フォールト攻撃」と呼ばれる。フォールト攻撃は、暗号化システム又は任意の敏感なシステムでエラーを意図的に生成することを伴う技術のファミリーである。これらの攻撃は、暗号プロセッサ、又はソフトウェアコンポーネントのようなハードウェアに関連することができる。それらは、暗号化鍵などの秘密情報を抽出するために、暗号化又は敏感な動作の異常な挙動を引き起こすことを意図している。セキュアエレメントによって実行される動作中に、例えば、電源を変更し、クロックを変更し、又はレーザパルスを注入することによって、フォールトを注入することができる。注入されたフォールトは、セキュアエレメントのいくつかの電子ハードウェアの挙動を変更することをもたらし得る。例えば、暗号化動作中、攻撃者は、暗号化を遮断するフォールトを注入することができる。これは、出力が平文であり、暗号化されていないことを意味する。それは簡単な攻撃である。フォールトはＰＩＮ確認中に注入することもでき、それが間違った値であっても、ＰＩＮを有効と見なすことができる。別の例では、データを出力するコマンド中に、フォールトは、出力バッファのポインタを変更し、秘密に維持するべき内部値をダンプすることを可能にすることができる。
【0008】
フォールト攻撃及び物理的攻撃を、組み合わせることもできる。
【発明の概要】
【発明が解決しようとする課題】
【0009】
状況を改善する必要がある。より正確には、外部の不揮発性メモリに記憶されたとき、外部メモリからセキュアエレメントにロードされるとき、及びセキュアエレメントによって処理されるときに、デジタル情報を任意の時点で安全にする必要がある。
【0010】
本開示は、デジタル情報を安全に処理するための方法であって、セキュアプロセッサと、両方ともセキュアプロセッサの外部にある少なくとも１つの内部メモリ及びコード関連付けユニットとを含むセキュアエレメントによって実施される、
－デジタル情報を、外部メモリから、セキュアエレメントの少なくとも１つの内部メモリにロードするステップと、
－コード関連付けユニットにおいて、デジタル情報をデジタル情報のワードにセグメント化し、エラー検出コード又はエラー補正コードのいずれかであるコードをデジタル情報のワードから生成し、コードを少なくとも１つの内部メモリ内の対応するワードと関連付けるステップと、
－少なくとも１つの内部メモリからセキュアプロセッサにデジタル情報のワード及び関連付けられたコードを転送するステップと、
－セキュアプロセッサにおいて、ワードに含まれるデジタル情報を処理する前に、関連付けられたエラー検出コード又はエラー補正コードに基づいて、デジタル情報のワードを確認するステップと、を含む、方法に関する。
－デジタル情報を、外部メモリから、セキュアエレメントの少なくとも１つの内部メモリにロードするステップと、
－コード関連付けユニットにおいて、デジタル情報をデジタル情報のワードにセグメント化し、エラー検出コード又はエラー補正コードのいずれかであるコードをデジタル情報のワードから生成し、コードを少なくとも１つの内部メモリ内の対応するワードと関連付けるステップと、
－少なくとも１つの内部メモリからセキュアプロセッサにデジタル情報のワード及び関連付けられたコードを転送するステップと、
－セキュアプロセッサにおいて、ワードに含まれるデジタル情報を処理する前に、関連付けられたエラー検出コード又はエラー補正コードに基づいて、デジタル情報のワードを確認するステップと、を含む、方法に関する。
【0011】
デジタル情報の小さなワードへのエラー検出コード（error-detection code、ＥＤＣ）又はエラー補正コード（error-correction code、ＥＣＣ）の追加は、セキュアプロセッサにワードを転送する前に、セキュアエレメント内の攻撃によってデジタル情報が修正されていないことを確実にすることを可能にする。実際、所与のワードと関連付けられたＥＤＣ又はＥＣＣは、このワードにおける１つ以上のエラーを検出することを可能にする。
【0012】
エラー補正コードが生成される場合、所与のワードに関連付けられたＥＣＣを使用して、ワードのエラーを検出するだけでなく、ワードの１つ以上のビットを補正することもできる。
【0013】
有利には、方法は、エラー検出コード又はエラー補正コードを対応するワードと関連付けるステップの後、かつデジタル情報のワード及び関連付けられたエラー検出コード又はエラー補正コードをセキュアプロセッサに転送する前に実施される、デジタル情報の完全性を確認するステップを更に含む。
【0014】
完全性の確認は、デジタル情報をワードにセグメント化した後に実行され、デジタル情報自体のワードを使用することができる。これにより、関連付けられたエラー検出コード又はエラー補正コードでセキュアプロセッサに転送されるワードが破損しないことを確実にする。
【0015】
有利には、方法は、外部メモリからロードされたデジタル情報を復号化して、平文のデジタル情報を取得するステップを更に含み、ワードにセグメント化するステップが、平文のデジタル情報に対して実施される。
【0016】
暗号化は、外部メモリに記憶されたとき、及び外部メモリからセキュアエレメントに転送されるときにデジタル情報を保護することを可能にする。
【0017】
有利には、方法は、暗号化された形態のデジタル情報の完全性を確認するステップを更に含む。これにより、攻撃者が暗号化を変更しないことを確実にする。
【0018】
したがって、いくつかの実施形態では、デジタル情報の保護は、周知の「Ｅｎｃｒｙｐｔ－ｔｈｅｎ－ＭＡＣ」（ＥｔＭ）アプローチに基づくものであり、タイプ「ＭＡＣ－ｔｈｅｎ－Ｅｎｃｒｙｐｔ－ｔｈｅｎ－ＭＡＣ」であることができる。ＥｔＭアプローチは、認証された暗号化の最も堅牢なアプローチと見なされるが、データを特定のレベルまで保護するのみである。本開示では、平文のデジタル情報も認証することができる。その場合、デジタル情報は、鍵Ｋ０で平文値の第１のＭＡＣを計算し、次いで、鍵Ｋ１で第１のＭＡＣで認証されたデジタル情報を暗号化し、次いで、認証及び暗号化されたデジタル情報についてＫ２で第２のＭＡＣを計算することによって保護される。このようにして、デジタル情報は、平文の形態の第１のＭＡＣと、暗号化された形態の第２のＭＡＣとによって認証される。これにより、デジタル情報は、保管中、及び外部メモリからセキュアエレメントへの転送中に変更又は破損されていないことを確実にする。
【0019】
有利には、デジタル情報のワードが、エラー検出コード又はエラー補正コードに関連してセキュアエレメントの内部メモリに記憶され、デジタル情報のワードをエラー検出コード又はエラー補正コードと関連付けるステップの後に実施されるデジタル情報の完全性を確認するステップにおいて、完全性の確認を実施するためにデジタル情報のワードが内部メモリから読み出される。
【0020】
これにより、セキュアプロセッサに転送されるセキュアエレメントの内部メモリに記憶されているデジタル情報のワードの完全性を確認することが可能になる。これにより、セキュアプロセッサに転送される準備が整ったワードが変更されていないことが確実になる。それは、セキュアエレメント内のセキュアプロセッサによって処理するために、外部メモリ内のストレージからエンドツーエンドのセキュリティを提供する。
【0021】
有利には、デジタル情報のワード及び関連付けられたエラー検出コード又はエラー補正コードが、エラー検出又はエラー補正コードを対応するワードと関連付けるステップの後にデジタル情報の完全性が問題なく確認された場合にのみ、セキュアプロセッサに転送される。
【0022】
デジタル情報は、セキュアプロセッサの作業フォーマット、又はセキュアプロセッサのレジスタの容量に依存する所定のサイズのワードにセグメント化することができる。
【0023】
エラー検出コード又はエラー補正コードが追加されるワードのサイズは、セキュアプロセッサのアーキテクチャに適合される。典型的には、それは、セキュアプロセッサによって使用されるフォーマット（すなわち、セキュアプロセッサによって取り扱われるデジタルブロックのサイズ）に対応する。ワードのサイズは、セキュアプロセッサのレジスタのサイズに対応し得る。例えば、セキュアプロセッサは、８ビット又は１６ビット又は３２ビット又は６４ビットプロセッサ（そのレジスタのサイズに対応する示されたビット値）であることができる。その場合、ワードのサイズは、プロセッサレジスタのサイズ（すなわち、それぞれ８ビット又は１６ビット又は３２ビット又は６４ビット）に設定することができる。しかしながら、いくつかの計算では、セキュアプロセッサの作業フォーマット（すなわち、計算の実行中にセキュアプロセッサによって操作又は処理されるデジタルブロックのサイズ又はフォーマット）は、プロセッサレジスタのサイズよりも小さくてもよい。例えば、セキュアプロセッサの作業フォーマットは８ビットであることができ、セキュアプロセッサのレジスタは３２ビットである。ワードのサイズが適合される。
【0024】
いくつかの実施形態では、デジタル情報が、外部メモリにセグメントの状態で記憶されており、デジタル情報をロードするステップ及びデジタル情報をワードにセグメント化するステップが、セグメントの各々に対して繰り返し実施される。
【0025】
特定の実施形態では、
－外部メモリから各セグメントをロードするステップにおいて、セキュアエレメントが、暗号化された形態のデジタル情報及び完全性要素をロードし、
－暗号化された形態のデジタル情報の完全性を確認するステップにおいて、セキュアエレメントが、暗号化された形態の所定バイト数のＬ＋１個のブロックにおける連鎖計算によって完全性要素を計算し、計算された完全性要素をロードされた完全性要素と比較する。
－外部メモリから各セグメントをロードするステップにおいて、セキュアエレメントが、暗号化された形態のデジタル情報及び完全性要素をロードし、
－暗号化された形態のデジタル情報の完全性を確認するステップにおいて、セキュアエレメントが、暗号化された形態の所定バイト数のＬ＋１個のブロックにおける連鎖計算によって完全性要素を計算し、計算された完全性要素をロードされた完全性要素と比較する。
【0026】
有利には、
－復号化のステップにおいて、暗号化された形態のＮ＋１個のブロックが、平文のデジタル情報のＮ個のブロック及び別の完全性要素に復号化され、
－セグメント化するステップにおいて、平文のデジタル情報のＮ個のブロックの各々がデジタル情報のワードに分割される。
－復号化のステップにおいて、暗号化された形態のＮ＋１個のブロックが、平文のデジタル情報のＮ個のブロック及び別の完全性要素に復号化され、
－セグメント化するステップにおいて、平文のデジタル情報のＮ個のブロックの各々がデジタル情報のワードに分割される。
【0027】
有利には、エラー検出コード又はエラー補正コードを対応するワードに関連付けるステップの後に実施されるデジタル情報の完全性を確認するステップにおいて、セキュアエレメントが、平文のデジタル情報のＬ個のブロックにおける連鎖計算によって完全性要素を計算し、計算された完全性要素を、復号化のステップから得られる他の完全性要素と比較する。
【0028】
この方法は、デジタル情報プロバイダによって実施される以下のステップであって、
－平文のデジタル情報をセグメントにセグメント化するステップと、
－デジタル情報の各セグメントについて、
・平文のデジタル情報のための第１の完全性要素計算するステップと、
・デジタル情報及び第１の完全性要素を暗号化するステップと、
・暗号化の結果の第２の完全性要素を計算し、暗号化の結果及び第２の完全性要素を連結するステップと、
・第２の完全性と連結された暗号化の結果を外部メモリに記憶するステップと、を更に含むことができる。
－平文のデジタル情報をセグメントにセグメント化するステップと、
－デジタル情報の各セグメントについて、
・平文のデジタル情報のための第１の完全性要素計算するステップと、
・デジタル情報及び第１の完全性要素を暗号化するステップと、
・暗号化の結果の第２の完全性要素を計算し、暗号化の結果及び第２の完全性要素を連結するステップと、
・第２の完全性と連結された暗号化の結果を外部メモリに記憶するステップと、を更に含むことができる。
【0029】
更に、セキュアエレメントによってデジタル情報のセグメントが修正されたときに、セキュアエレメントが、以下のステップであって、
・平文のデジタル情報のための第１の完全性要素を計算するステップと、
・デジタル情報及び第１の完全性要素を暗号化するステップと、
・暗号化の結果の第２の完全性要素を計算し、暗号化の結果及び第２の完全性要素を連結するステップと、
・第２の完全性要素と連結された暗号化の結果によって、外部メモリに現在記憶されているセグメントを更新するステップと、を実行することによって、外部メモリにおけるデジタル情報のセグメントを更新することができる。
・平文のデジタル情報のための第１の完全性要素を計算するステップと、
・デジタル情報及び第１の完全性要素を暗号化するステップと、
・暗号化の結果の第２の完全性要素を計算し、暗号化の結果及び第２の完全性要素を連結するステップと、
・第２の完全性要素と連結された暗号化の結果によって、外部メモリに現在記憶されているセグメントを更新するステップと、を実行することによって、外部メモリにおけるデジタル情報のセグメントを更新することができる。
【0030】
任意選択的に、各ブロックの各ワードは、セキュアエレメントに記憶されたそれ自体のエラー検出コード又はエラー補正コードを有することができ、これは、第１の完全性要素を計算した後、かつデジタル情報のＮ個のブロックを暗号化する前に確認することができる。そのため、暗号化経路は、フォールト攻撃に対してより耐性がある。
【0031】
有利には、デジタル情報のワードは、デジタル情報のワードにおいてエラーが検出されない場合にのみ、セキュアプロセッサによって処理される。
【0032】
関連付けられたエラー検出又はエラー補正コードに基づいてセキュアプロセッサによってデジタル情報のワードを確認するステップが失敗すると、デジタル情報のワードは、セキュアプロセッサによって関連しないものとして取り扱うことができ、又はデジタル情報を安全に処理するための方法は、セキュアエレメントによって中止することができる。
【0033】
本開示の第２の態様は、デジタル情報を安全に処理するためのセキュアエレメントであって、
－セキュアプロセッサと、
－少なくとも１つの内部メモリと、
－デジタル情報を外部メモリからセキュアエレメントの少なくとも１つの内部メモリにロードするための通信インターフェースと、
－デジタル情報をデジタル情報のワードにセグメント化し、デジタル情報のワードからエラー検出コード又はエラー補正コードを生成し、生成されたコードを少なくとも１つの内部メモリにおける対応するワードに関連付けるためのコード関連付けユニットと、を含み、
セキュアプロセッサが、少なくとも１つの内部メモリからデジタル情報のワード及び関連付けられたエラー検出コード又はエラー補正コードをロードし、ワードに含まれたデジタル情報を処理する前に、関連付けられたエラー検出コード又はエラー補正コードに基づいてデジタル情報のワードを確認するように構成されている、デジタル情報を安全に処理するためのセキュアエレメントに関する。
－セキュアプロセッサと、
－少なくとも１つの内部メモリと、
－デジタル情報を外部メモリからセキュアエレメントの少なくとも１つの内部メモリにロードするための通信インターフェースと、
－デジタル情報をデジタル情報のワードにセグメント化し、デジタル情報のワードからエラー検出コード又はエラー補正コードを生成し、生成されたコードを少なくとも１つの内部メモリにおける対応するワードに関連付けるためのコード関連付けユニットと、を含み、
セキュアプロセッサが、少なくとも１つの内部メモリからデジタル情報のワード及び関連付けられたエラー検出コード又はエラー補正コードをロードし、ワードに含まれたデジタル情報を処理する前に、関連付けられたエラー検出コード又はエラー補正コードに基づいてデジタル情報のワードを確認するように構成されている、デジタル情報を安全に処理するためのセキュアエレメントに関する。
【0034】
有利には、少なくとも１つの内部メモリから読み出されたデジタル情報のワードに基づいて、デジタル情報の完全性を確認するように構成された完全性確認ユニットを更に含む。
【0035】
セキュアエレメントは、暗号化された形態のデジタル情報の完全性を確認するための完全性確認ユニットと、ロードされたデジタル情報を復号化して、平文のデジタル情報を取得するための復号化ユニットと、を更に含むことができる。
【0036】
本開示の第３の態様は、以前に定義されたセキュアエレメントを含むシステムオンチップに関する。
【0037】
システムオンチップは、セキュアエレメントの外側に位置する外部メモリを有することができる。
【0038】
本開示の第４の実施形態は、システムオンチップを含むモジュールに関する。
【0039】
有利には、モジュールにおいて、セキュアエレメントの外側に位置する外部メモリは、システムオンチップの内側又はシステムオンチップの外側のいずれかに位置する。
【0040】
本開示の第５の態様は、デジタル情報を安全に処理するためのセキュアエレメントであって、セキュアエレメントがセキュアプロセッサを含む、セキュアエレメントに、以前に定義された方法のステップを実施させるためのプログラム命令を含む、非一時的コンピュータ可読媒体に関する。
【図面の簡単な説明】
【0041】
本開示の他の特徴、目的、及び利点は、添付の図面を参照してなされた非限定的な実施形態の詳細な記述を読むことによってより明確になるであろう。
【発明を実施するための形態】
【0042】
図１は、セキュアエレメント１００及び外部メモリ２００（すなわち、セキュアエレメントの外部にある）を含むシステムを示す。セキュアエレメントは、例えば、スマートカード又はチップである。それは、いくつかの処理ユニット、いくつかのメモリ及びいくつかの機能（図示せず）を有するＳｏＣ（システムオンチップ）１１０に埋め込むことができる。ＳｏＣ１１０は、より大きなモジュール１２０に統合され得る。例えば、このより大きなモジュール１２０は、ＩｏＴデバイス（典型的には、独特の識別子及びネットワークを介してデータを転送する能力）、遠隔通信装置、位置システム、自動車又は航空機のような車両などであることができる。
【0043】
セキュアエレメント１００は、セキュア処理ユニット１０２、例えば、統合されたハードウェア知的財産コア（ＩＰコア）を有する。
【0044】
セキュアエレメント１００の異なる典型的かつ例示的な使用事例（限定的ではない）を以下に示す。
【0045】
第１の典型的な使用事例では、セキュアエレメント１００は、電気通信システム又は装置のモデムに統合することができる。そのような場合、セキュアエレメント１００は、ネットワーク認証を取り扱い、セキュアアプリケーションをダウンロードすることができる。
【0046】
第２の典型的な使用事例では、セキュアエレメント１００は、タコグラフに統合され、位置データを安全に取り扱うことができる。
【0047】
第３の典型的な使用事例では、セキュアエレメント１００は、車両、例えば、自動車又は航空機に統合され、安全データ輸送を確保及び管理することができる。
【0048】
外部メモリ２００は、デジタル情報を記憶する。「デジタル情報」という用語は、実行可能コード、又は実行可能コードによって生成されるか若しくは実行可能コードによって使用される情報、又はセキュアエレメント１００によって使用若しくは処理される任意の他のデータなどの、セキュアエレメント１００にロードされやすいデータを指す。
【0049】
セキュアエレメント１００は、外部メモリ２００に記憶されたデジタル情報をロード及び処理（又は使用）することが意図されている。
【0050】
典型的な実施形態では、メモリのセグメント化が、外部メモリ２００において使用される。デジタル情報はセグメント化され、セグメントの状態で記憶される。
【0051】
セグメントは、所定のバイト数のいくつかのブロックで構成される。例えば、ブロックは、１６バイトの長さ（１６Ｂ又は１２８ビット）であることができる。デジタル情報のセグメントは、例えば、１６バイトの６４ブロックを含むことができ、これは、１キロバイト長（１ＫＢ）のセグメントにほぼ対応する。各セグメントは、それと関連付けられた一連の属性（セグメントに含まれるデータのタイプ、セグメントの長さ、セグメントのアドレス、データのバージョンなど）を有する。これらの属性は、セグメントに取り付けられたヘッダに記録される。２つの主要な異なるタイプのセグメント、すなわち、実行可能なコードを含むコードセグメントと、コードセグメント又はアプリケーションによって使用することができる又はアプリケーションによって生成することができるデジタル情報を含むデータセグメントとがある。
【0052】
デジタル情報は、外部メモリ２００に記憶されるように準備される。外部メモリ２００に記憶されるデジタル情報を準備する方法は、最初にデジタル情報プロバイダ（すなわち、デジタル情報を提供するためのシステム）によって実行される。
【0053】
【0054】
第１のステップＳ１では、平文のデジタル情報が、１≦ｉ≦Ｍの「Ｓｉ」として参照されるデジタル情報のＭセグメントに分割される。
【0055】
平文のデジタル情報の各セグメントＳｉは、所定のバイト数の複数のブロックで構成することができる。例えば、ブロックは、それぞれ１６バイトの長さ（１２８ビット）である。ブロックのサイズは、セグメント上で実行されるべきオペレーションに応じて変化し得る。例えば、ＭＡＣ機能を適用するために（又は他の認証機能又はアルゴリズムのために）使用されるブロックのサイズは、暗号化又は復号化に使用されるブロックのサイズとは異なり得る。
【0056】
次いで、デジタル情報の機密性及び真正性を保証するために、デジタル情報のセグメントの各々は、ステップＳ２において認証された暗号化に供される。本実施形態では、認証された暗号化は、周知の認証された暗号化「Ｅｎｃｒｙｐｔ－ｔｈｅｎ－ＭＡＣ」（ＥｔＭ）に基づくものであり、タイプ「ＭＡＣ－ｔｈｅｎ－Ｅｎｃｒｙｐｔ－ｔｈｅｎ－ＭＡＣ」のアプローチに従う。より正確には、平文のデジタル情報の各セグメントＳｉについて、第１の完全性要素が、ステップＳ２０において平文のデジタル情報に基づいて生成され、次いで、ステップＳ２１において、その第１の完全性要素に結合された平文のデジタル情報が暗号化され、次いで、ステップＳ２２において、暗号化の結果に基づいて第２の完全性要素が生成される。
【0057】
第１及び第２の完全性要素の各々は、ＭＡＣ（メッセージ認証コード）などのデジタル情報を認証するために使用される情報のショートピースである。本開示において、セグメントＳｉに関連する第１の完全性要素及び第２の完全性要素は、１≦ｉ≦Ｍの「ＭＡＣｉ１」及び「ＭＡＣｉ２」として参照される。
【0058】
平文セグメントＳｉ上でＭＡＣｉ１を生成するステップＳ２０において、第１のＭＡＣは、ＭＡＣ機能（図２のＭＡＣ＊として参照される）を使用して、平文のデジタル情報のＬブロックＰｉ０，．．．，ＰｉＬ－１のＭＡＣ計算を連鎖させることによって計算される。平文のデジタル情報のブロックは、Ｐｉ０，．．．，ＰｉＬ－１として参照され、文字「Ｐ」は「プレーンテキスト」という語を指し、「ｉ」はセグメントのインデックスである。この例示的な実施形態では、各ブロックＰｉ０，．．．，ＰｉＬ－１は、１２８ビットの長さであり、各セグメントＳｉは、平文のデジタル情報のＬブロック（又は場合によっては不完全なセグメントのためのＬ未満のブロック）を有し、Ｌは、例えば、６４に等しい（この値は、例示的な実施例でしかない）。
【0059】
ＭＡＣ機能は、第１の秘密鍵Ｋ０、例えば２５６ビットの鍵を使用する。結果として得られたＭＡＣｉ１は、例えば、１６バイトの長さ（１２８ビット）である。完全性要素ＭＡＣｉ１は、平文のデジタル情報のセグメントＳｉと連結され（組み合わされ）、新しい認証セグメントＳｉ’＝Ｓｉ｜ＭＡＣｉ１（「｜」は連結を表す）を形成する。セグメントＳｉ’は、完全性要素ＭＡＣｉ１に連結された平文のデジタル情報のセグメントＳｉを含む。
【0060】
暗号化のステップＳ２１では、ステップＳ２０から生じる認証されたセグメントＳｉ’は、暗号化アルゴリズムの実行によって暗号化される。暗号化アルゴリズムは、セグメントＳｉ’を形成するＮ＋１個のブロック上に適用され、［Ｓｉ’］（括弧は暗号化を表す）として参照される認証及び暗号化されたセグメントを形成する、Ｃｉ０，．．．，ＣｉＮ（文字「Ｃ」は「暗号文」を指す）として参照されるＮ＋１暗号化されたブロックを生成する。
【0061】
暗号化に関連するブロック数Ｎは、認証機能のタイプ及び使用される暗号化アルゴリズムのタイプに応じて、認証に関連する数Ｌと同一である又は異なることができる。
【0062】
【0063】
暗号化は、第２の秘密鍵Ｋ１、例えば２５６ビットの鍵を使用する。本実施形態では、第２の鍵Ｋ１は、第１の鍵Ｋ０とは異なる（ただし、Ｋ０及びＫ１は、同じ鍵であることができる）。
【0064】
ＭＡＣｉ２を生成するステップＳ２２において、第２のＭＡＣは、ＭＡＣ機能（図２の「ＭＡＣ」として参照される）を使用して、Ｌ＋１の暗号化されたブロックＣｉ０，．．．，ＣｉＬにおいてＭＡＣ計算を連鎖させることによって計算される。このＭＡＣ機能は、例えば２５６ビットの鍵である、第３の鍵Ｋ２を使用する。本実施形態では、第３の鍵Ｋ２は、第１の鍵Ｋ０及び第２の鍵Ｋ１とは異なる（ただし、Ｋ２はＫ０及び／又はＫ１と同一であることができるが、これはよりセキュアでない）。結果として生じる完全性要素ＭＡＣｉ２は、例えば、１６バイトの長さ（１２８ビット）である。ＭＡＣｉ２は、認証された暗号化されたセグメント［Ｓｉ’］に連結され（組み合わされ）、記憶される新しい認証セグメントＳｉ’’（Ｓｉ’’＝［Ｓｉ’］ＭＡＣｉ２として参照される認証及び暗号化されたセグメント）を形成する。
【0065】
任意選択的に、完全性要素ＭＡＣｉ２は、暗号化によって保護され得る。
【0066】
任意選択的に、完全性要素ＭＡＣｉ２のビットの一部のみ、例えば、いくつかのビット「ＬＳＢ」（最下位ビット）のみが、認証されかつ暗号化されたセグメント［Ｓｉ’］に追加され得る。
【0067】
次に、ステップＳ３において、１≦ｉ≦Ｍのデジタル情報のセグメントＳｉ’’は、保護された形態（ここでは認証され、次いで暗号化され、次に認証された）で外部メモリ２００に記憶される。
【0068】
また、ステップＳ２及びＳ３は、１≦ｉ≦Ｍのデジタル情報の各セグメントＳｉについて繰り返される。
【0069】
外部メモリ２００に記憶されると、デジタル情報は、セキュアエレメント１００によってロード及び処理（又は使用）することができる。
【0070】
図４を参照すると、セキュアエレメント１００は、通信インターフェース１０１、処理ユニット（ＣＰＵ）１０２、第１の完全性確認ユニット１０３、復号化ユニット１０４、第２の完全性確認ユニット１０５、コード関連付けユニット１０６、及び少なくとも１つの内部メモリ１０７を有する。
【0071】
処理ユニット（ＣＰＵ）１０２は、例えば、セキュアプロセッサ（すなわち、セキュリティ臨界用途のための高い保証レベル証明を有するセキュリティ特徴を有するプロセッサ）、例えば、タイプＲＩＳＣＶ又はＡＲＭＳＣ３００のプロセッサである。
【0072】
少なくとも１つの内部メモリ１０７は、例えば、揮発性メモリである。それは、バスによって処理ユニット１０２に接続することができる。それは、ローカルスクランブル及びそれを保護するための暗号化を有することができる。
【0073】
外部メモリ２００に記憶されたデジタル情報を使用するために、セキュアエレメント１００は、デジタル情報を安全に処理するための方法を実行し、これは、第１の典型的な実施形態による図３及び図６を参照して説明される。
【0074】
第１のステップＳ１０では、セキュアエレメント１００は、通信インターフェース１０１を介して、外部メモリ２００からセキュアエレメント１００の内部メモリ１０７に、以前にＳｉ’’として参照された、保護された形態のデジタル情報のセグメントをロードする。セグメントＳｉ’’は、第２の完全性要素ＭＡＣｉ２に連結された認証されかつ暗号化されたセグメント［Ｓｉ’］、すなわち＝［Ｓｉ’］｜ＭＡＣｉ２を含む。
【0075】
第２のステップＳ１１では、セキュアエレメント１００は、暗号化された形態のデジタル情報のロードされたセグメントＳｉ’’の完全性を確認する。この目的のために、第１のＭＡＣユニット１０３は、セグメントＳｉ’’の暗号化された形態においてＬ個の第１のブロックＣｉ０，．．．，ＣｉＬにおける連鎖計算によって、ロードされたセグメントＳ’’からＭＡＣを計算する。第１の完全性確認ユニット１０３は、ＭＡＣ機能及び鍵Ｋ２を使用する。次いで、それは、計算されたＭＡＣを、ロードされたセグメントＳｉ’’に含まれた完全性要素ＭＡＣｉ２と比較する。計算されたＭＡＣがロードされたＭＡＣｉ２と一致する場合、［Ｓｉ’］の完全性は問題なくチェックされたこととなる。その場合、復号化及び復号化後の完全性確認が有効になる（図３のステップＳ１９）。計算されたＭＡＣがロードされたＭＡＣｉ２と一致しない場合、［Ｓｉ’］の完全性が拒否される。その場合、デジタル情報の処理の後に、デジタル情報の処理を中止するエラーステップＳ１８が続く。あるいは、エラーステップＳ１８は、関連しないものとしてセグメントＳｉ’’を生じ、それを廃棄し得る（すなわち、処理又はそれを使用しない）。
【0076】
第３のステップＳ１２では、［Ｓｉ’］の完全性が問題なく確認された後、セキュアエレメント１００は、Ｎ＋１個のブロックＣｉ０，．．．，ＣｉＮを復号化する。復号化は、復号化ユニット１０４によって実行され、鍵Ｋ１を使用する。復号化ステップＳ１２の結果は、平文のデジタル情報及び完全性要素ＭＡＣｉ１である。より正確には、復号化ユニット１０４は、平文のデジタル情報のＮ個のブロックＰｉ０，．．．，ＰｉＮ－１及び完全性要素ＭＡＣｉ１を出力する。
【0077】
前述のように、完全性を確認する機能及び復号化アルゴリズムに応じて、完全性を確認するために使用される数Ｌは、復号化に使用されるＮに等しいか、又はＮとは異なることができる。
【0078】
第４のステップＳ１３では、コード関連付けユニット１０６は、最初に、平文のデジタル情報（すなわち、復号化ステップＳ１２から結果として生じるデジタル情報）をデジタル情報のワードにセグメント化する。例えば、コード関連付けユニット１０６は、デジタル情報のＮ個のブロックＰｉ０，．．．，ＰｉＮ－１を入力として取得し、各ブロックをより小さいサイズのワードにセグメント化する。０≦ｊ≦Ｎ－１の各ブロックＰｉｊが、１≦ｋ≦ＸのＸ個のワードＷｉｊ，ｋに分割される。
【0079】
定義により、「ワード」は、所定のバイト数を有する。このワードのサイズは、セキュアプロセッサ１０２の作業フォーマットに依存し得るか、又はセキュアプロセッサ１０２のレジスタの容量に依存し得る。その作業フォーマットは、レジスタの容量よりも小さくてもよい。いくつかの実施形態では、ワードＷｉｊ，ｋのサイズは、セキュアプロセッサの作業フォーマットに等しいか、又はプロセッサレジスタのサイズに等しい。ワードのサイズは、ブロックのバイト数以下であることができる。第１の例示的な例では、セキュアプロセッサ１０２は、３２ビットのレジスタを有し、コード関連付けユニット１０６は、１６バイトの長さ（１２８ビット）の各ブロックを３２ビットの４つのワードにセグメント化する。第２の例示的な例では、セキュアプロセッサ１０２は、８ビットの作業フォーマットを有し、コード関連付けユニット１０６は、１６バイトの長さの各ブロックを８ビット長の１６ワードにセグメント化する。特定の実施形態では、ワードのサイズは、処理ユニット１０２のレジスタ及び作業フォーマットのサイズのうちの最小値に等しい。あるいは、ワードのサイズは、セキュアプロセッサの作業フォーマットよりも小さくてもよく、又はプロセッサレジスタのサイズよりも小さくてもよい。
【0080】
次いで、第１の実施形態では、ステップＳ１３において、コード関連付けユニット１０６は、ワードＷｉｊ，ｋのそれぞれについて、ＥＤＣｊ，ｋとして参照されるエラー検出コード（ＥＤＣ）を生成し、当該エラー検出コードＥＤＣｊ，ｋを対応するワードＷｉｊ，ｋに追加する（又は組み合わせる）。言い換えれば、コードＥＤＣｊ，ｋは、ワードのＷｉｊ，ｋから生成され、次いで、当該ワードＷｉｊ，ｋに添付される。
【0081】
エラー検出コードの計算は、数学関数に基づく。例えば、エラー検出コードは、パリティコード又はハミングコードである。有利には、それは暗号化関数ではない場合があり、これは、より少ないコンピューティングリソースを生じる。エラー検出コードＥＤＣｊ，ｋは、データが転送されたときに受信されたデータ（すなわち、ワードＷｉｊ，ｋ）に存在するエラーを検出することを可能にする。コードＥＤＣｊ，ｋは、元のデータ（すなわち、ワードＷｉｊ，ｋ）に添付されるいくつかのビットを含む。コードＥＤＣｊ，ｋは、元のデータＷｉｊ，ｋの送信中に発生する場合、エラーを検出することを可能にする。
【0082】
それらのそれぞれのエラー検出コードＥＤＣｊ，ｋに関連付けられた（０≦ｊ≦Ｎ－１及び１≦ｋ≦Ｘを有する）平文のデジタル情報のワードＷｉｊ，ｋは、セキュアエレメント１００の内部メモリ１０７内に記憶される。
【0083】
エラー検出コードＥＤＣｊ，ｋを（０≦ｊ≦Ｎ－１及び１≦ｋ≦Ｘを有する）デジタル情報のワードＷｉｊ，ｋに関連付け、それらの関連付けられたエラー検出コードを有するワードを内部メモリ１０７に記憶するステップＳ１３の後、セキュアエレメント１００は、ステップＳ１４において、平文のデジタル情報の完全性を確認する。平文のデジタル情報の完全性は、（関連付けられたエラー検出コードＥＤＣｊ，ｋを有さない）内部メモリ１０７から読み出されたデジタル情報のワードＷｉｊ，ｋについて確認される。より正確には、第２の完全性確認ユニット１０５は、内部メモリ１０７からワードＷｉｊ，ｋを読み出し、平文のデジタル情報のセグメントＳｉを再構築し、ＭＡＣ機能及び鍵Ｋ０を使用する平文のデジタル情報のＬ個のブロックＰｉ０，．．．，ＰｉＬ－１についての連鎖計算によって完全性要素（ここではＭＡＣ）を計算する。次いで、第２の完全性確認ユニット１０５は、計算されたＭＡＣを、復号化ステップＳ１２から生じる完全性要素ＭＡＣｉ１と比較する。
【0084】
計算されたＭＡＣがＭＡＣｉ１と一致する場合、平文のデジタル情報の完全性が問題なく確認されたこととなる。その場合、内部メモリ１０７からセキュアプロセッサ１０６へのワードＷｉｊ，ｋの転送が有効にされ（図３のステップＳ１８）、この方法は、図６に示される次のステップＳ１５～Ｓ１７に進む。計算されたＭＡＣがＭＡＣｉ１と一致しない場合、平文のデジタル情報の完全性が拒否され、デジタル情報の処理の後、エラーステップＳ２が続く。このエラーステップＳ１８は、デジタル情報の処理を中止することをもたらすことができる。あるいは、エラーステップＳ１８は、セグメントＳｉを関連しないと取り扱い、それを廃棄する（すなわち、処理しないか、又はそれを使用せずに消去する）ことを処理し得る。
【0085】
ここで、次のステップＳ１５～Ｓ１７は、内部メモリ１０７に記憶された（０≦ｊ≦Ｎ－１及び１≦ｋ≦Ｘを有する）ワードＷｉｊ，ｋの各々について連続して実行される。
【0086】
このステップＳ１５において、（０≦ｊ≦Ｎ－１及び１≦ｋ≦Ｘを有する）デジタル情報の各ワードＷｉｊ，ｋ及びその関連付けられたエラー検出コードが、セキュアプロセッサ１０２に転送される。デジタル情報のワードＷｉｊ，ｋ及びその関連付けられたエラー検出コードは、平文のデジタル情報の完全性がステップＳ１４で問題なく確認されたときにのみ、セキュアプロセッサ１０２に転送される。
【0087】
次いで、ステップＳ１６において、セキュアプロセッサ１０２は、関連付けられたエラー検出コードを使用することによって、受信されたワードＷｉｊ，ｋを確認する。ステップＳ１６でワードにおいてエラーが検出されない場合、このデジタル情報のワードＷｉｊ，ｋは、ステップＳ１７において、セキュアプロセッサ１０２によって処理（又は使用）される。ステップＳ１６でエラーが検出された場合、この方法はエラーステップＳ１８に進む。このエラーステップＳ１８は、デジタル情報の処理を中止すること、又は誤ったワードを関連していないと考慮して廃棄することをもたらすことができる。
【0088】
ステップＳ１０～Ｓ１７又はＳ１８は、外部メモリ２００からロードされた保護形態のデジタル情報の複数のセグメントＳｉ’’に対して繰り返し実行される。
【0089】
セキュアエレメントによるデジタル情報の処理又は使用中に、セグメントＳｉが修正され得る。修正されたセグメントは、Ｓｉと呼ばれる。そのような場合、セキュアエレメント１００は、外部メモリ２００にＳｉＣ’’と参照される修正されたセグメントを更新するために以下のステップであって、
－平文の修正されたデジタル情報ＳｉＣのための第１の完全性要素ＭＡＣｉＣ＿１を計算するステップと、
－第１の完全性要素ＭＡＣＣ＿１と連結されたデジタル情報ＳｉＣを暗号化して、［ＳｉＣ’］］＝［ＳｉＣ］｜［ＭＡＣｉＣ＿１］を計算するステップと、
－暗号化［ＳｉＣ’］＝［ＳｉＣ］｜［ＭＡＣｉＣ＿１］の結果の第２の完全性要素ＭＡＣｉＣ＿２を計算し、暗号化の結果及び第２の完全性要素を連結して、ＳｉＣ’’＝［ＳｉＣ］｜［ＭＡＣｉＣ－１］｜ＭＡＣｉＣ＿２を形成するステップと、
－第２の完全性要素と連結された暗号化の結果ＳｉＣ’’の結果によって、外部メモリ（２００）に現在記憶されているセグメントを更新するステップと、を実施することができる。
－平文の修正されたデジタル情報ＳｉＣのための第１の完全性要素ＭＡＣｉＣ＿１を計算するステップと、
－第１の完全性要素ＭＡＣＣ＿１と連結されたデジタル情報ＳｉＣを暗号化して、［ＳｉＣ’］］＝［ＳｉＣ］｜［ＭＡＣｉＣ＿１］を計算するステップと、
－暗号化［ＳｉＣ’］＝［ＳｉＣ］｜［ＭＡＣｉＣ＿１］の結果の第２の完全性要素ＭＡＣｉＣ＿２を計算し、暗号化の結果及び第２の完全性要素を連結して、ＳｉＣ’’＝［ＳｉＣ］｜［ＭＡＣｉＣ－１］｜ＭＡＣｉＣ＿２を形成するステップと、
－第２の完全性要素と連結された暗号化の結果ＳｉＣ’’の結果によって、外部メモリ（２００）に現在記憶されているセグメントを更新するステップと、を実施することができる。
【0090】
任意選択的に、インデックスｊの各ブロック（Ｐｉ０，．．．，ＰｉＮ－１）の各ワードＷｉｊ，ｋは、セキュアエレメント１００の内部メモリ１０７に記憶された自己のエラー検出コードを有することができる。各ワードのエラー検出コードは、第１の完全性要素ＭＡＣｉＣ＿１の計算後、かつ暗号化ステップを実行する前に確認することができる。そのため、暗号化経路は、フォールト攻撃に対してより耐性がある。
【0091】
次いで、更新されたセグメントは、セキュアエレメント１００から外部メモリ２００にダウンロードされ、現在記憶されているセグメントは、更新されたセグメントによって置き換えられる。
【0092】
ステップＳ１０～Ｓ１７又はＳ１８に記載されているように、デジタル情報の処理は、プログラム命令の制御下でセキュアエレメントによって実施される。プログラム命令は、揮発性メモリ、例えば、ＲＡＭなどの１つ以上の記憶モジュール、及び／又はセキュアエレメントに恒久的又は取り外し可能に統合された、不揮発性メモリ、例えば、ＲＯＭ、Ｆｌａｓｈ、ＮＡＮＤなどに記憶される。したがって、本開示は、デジタル情報を安全に処理するためのセキュアエレメントであって、セキュアエレメントがセキュアプロセッサを有する、セキュアエレメントに、前に記載されたステップ、特に、
－デジタル情報を外部メモリからセキュアエレメントにロードするステップと、
－デジタル情報のワードにデジタル情報をセグメント化し、デジタル情報のワードからエラー検出コードを生成し、当該エラー検出コードを対応するワードと関連付けるステップと、
－デジタル情報のワード及び関連付けられたエラー検出コードを、セキュアプロセッサに転送するステップと、
－セキュアプロセッサにおいて、ワードに含まれるデジタル情報を処理する前に、関連付けられたエラー検出コードに基づいてデジタル情報のワードを確認するステップと、を実施させるためのプログラム命令を含む非一時的コンピュータ可読媒体にも関する。
－デジタル情報を外部メモリからセキュアエレメントにロードするステップと、
－デジタル情報のワードにデジタル情報をセグメント化し、デジタル情報のワードからエラー検出コードを生成し、当該エラー検出コードを対応するワードと関連付けるステップと、
－デジタル情報のワード及び関連付けられたエラー検出コードを、セキュアプロセッサに転送するステップと、
－セキュアプロセッサにおいて、ワードに含まれるデジタル情報を処理する前に、関連付けられたエラー検出コードに基づいてデジタル情報のワードを確認するステップと、を実施させるためのプログラム命令を含む非一時的コンピュータ可読媒体にも関する。
【0093】
セキュアエレメント１００によって実行されるデジタル情報を処理する方法の第２の典型的な実施形態は、第１の典型的な実施形態に基づいており、コード関連付けユニット１０６によってステップＳ１３で生成されたコードが、ワードＷｉｊ，ｋの各々について、ＥＣＣｊ，ｋとして参照されるエラー補正コード（ＥＣＣ）であるという点で異なる。次いで、このコードＥＣＣｊ，ｋは、対応するワードＷｉｊ，ｋと組み合わされる。エラー補正コードＥＣＣｊ，ｋは、元のデータＷｉｊ，ｋの送信中に発生した場合、対応するワードＷｉｊ，ｋ内の１つ以上のビットエラーを検出及び補正することを可能にする。第２の典型的な実施形態では、ワードＷｉｊ，ｋのエラーの検出の場合、このワードＷｉｊ，ｋの１つ以上のビットの補正は、ワードＷｉｊ，ｋをセキュアプロセッサ１０２に転送する前に、セキュアエレメント１００、例えば補正ユニットによって実行することができる。
【0094】
本開示において、外部メモリ２００に記憶され、セキュアエレメント１００内のセキュアプロセッサ１０２によって処理（使用）されることが意図されたデジタル情報は、タイプ「ＭＡＣ－ｔｈｅｎ－Ｅｎｃｒｙｐｔ－ｔｈｅｎ－ＭＡＣ」のアプローチに従う認証された暗号化によって保護される。これは、第１のＭＡＣが平文のデジタル情報で計算され、次いでデジタル情報及び第１のＭＡＣに暗号化が適用され、その後、第２のＭＡＣが暗号化の結果で計算されることを意味する。このように保護されたデジタル情報は、外部メモリからセキュアエレメントにロードされる。セキュアエレメントでは、保護された形態のデジタル情報の完全性が、復号化前に確認される。復号化後、平文のデジタル情報が、セキュアプロセッサに適合されたサイズを有するワードにセグメント化され（分割され）、エラー検出コード又はエラー補正コードがこれらのワードに追加される。平文のデジタル情報の単語及び関連付けられたエラー検出コード（ＥＤＣ）又はエラー補正コード（ＥＣＣ）は、セキュアエレメントの内部メモリに記憶され、セキュアプロセッサに転送される準備が整う。ワード及びそれらの関連付けられたコード（ＥＤＣ又はＥＣＣ）をセキュアプロセッサに転送する前に、平文のデジタル情報の完全性が確認される。この確認は、内部メモリに記憶されたワードを読み出し、セキュア環境で計算された参照ＭＡＣと計算されたＭＡＣを比較することによって得られた、平文のデジタル情報のＭＡＣ（又は完全性要素）を計算することによって行われる。
【0095】
そのような構成は、セキュアエレメント内のセキュアプロセッサを処理するために、外部メモリ内のストレージからデジタル情報の処理におけるエンドツーエンドセキュリティを提供する。これは、デジタル情報が、外部メモリにおける記憶の間、外部メモリからセキュアエレメントへの転送の間、及びセキュアエレメントにおいてデジタル情報をセキュアプロセッサに転送する時点まで、変更されていないことを保証する。
【0096】
デジタル情報の完全性の要素を生成し、デジタル情報の完全性を確認するための異なるタイプのＭＡＣ機能を使用することができる。例えば、ブロック暗号ベースのメッセージ認証コードアルゴリズムであるＣＭＡＣ機能（暗号ベースのメッセージ認証コード）、又は暗号化ハッシュ関数及び秘密暗号鍵を含む特定のタイプのメッセージ認証コード（ＭＡＣ）であるＨＭＡＣアルゴリズム（ハッシュベースのメッセージ認証コード）を使用することができる。その場合、ブロックサイズは、暗号化に使用されるものと同じバイト数を有しない場合がある。ＭＡＣ機能の代わりに、任意の他の認証機能を使用することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】