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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-05-15
(54)【発明の名称】量子ビットアレイ
(51)【国際特許分類】
H10B 99/00 20230101AFI20230508BHJP
H10B 61/00 20230101ALI20230508BHJP
H10B 12/00 20230101ALI20230508BHJP
【ＦＩ】
H10B99/00 451
H10B61/00
H10B12/00 801
H10B12/00 671A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023501331
(86)(22)【出願日】2021-03-22
(85)【翻訳文提出日】2022-11-15
(86)【国際出願番号】 US2021023534
(87)【国際公開番号】W WO2021194995
(87)【国際公開日】2021-09-30
(31)【優先権主張番号】62/992,989
(32)【優先日】2020-03-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522373194
【氏名又は名称】シュー， フー・チャング
【氏名又は名称原語表記】ＨＳＵ， Ｆｕ－Ｃｈａｎｇ
【住所又は居所原語表記】１２２８， Ｃｏｒｄｅｌｉａ Ａｖｅ．， Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ， ９５１２９， ＵＳ
(71)【出願人】
【識別番号】522373208
【氏名又は名称】シュー， ケビン
【氏名又は名称原語表記】ＨＳＵ， Ｋｅｖｉｎ
【住所又は居所原語表記】１２２８， Ｃｏｒｄｅｌｉａ Ａｖｅ．， Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ， ９５１２９， ＵＳ
(74)【代理人】
【識別番号】100167689
【弁理士】
【氏名又は名称】松本 征二
(72)【発明者】
【氏名】シュー， フー・チャング
(72)【発明者】
【氏名】シュー， ケビン
【テーマコード（参考）】
4M119
5F083
【Ｆターム（参考）】
4M119BB13
4M119CC05
4M119CC10
4M119DD26
4M119DD32
4M119DD42
4M119EE22
4M119EE28
4M119EE31
4M119FF05
4M119GG01
5F083FZ10
5F083HA02
5F083HA06
5F083JA32
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
(57)【要約】
量子ビットアレイが開示される。実施形態では、量子ビットアレイは、量子ビットアレイのキュービットの動作を制御する、キュービットに結合された制御ゲート及びキュービットと隣接キュービットの間に結合された少なくとも１つのパスゲートと、ビットラインと、ビットラインを制御ゲートに接続する第１のトランジスタチャネルとを含む。アレイは、第１のトランジスタチャネルに結合された少なくとも１本のワードラインをさらに備える。少なくとも１本のワードラインは、第１のトランジスタチャネルを通る電荷フローを選択的に制御する。アレイは、第１のトランジスタチャネルに電荷を選択的に保存するように結合されたキャパシタをさらに備える。
【選択図】 図７Ａ
【選択図】 図７Ａ
【特許請求の範囲】
【請求項1】
量子ビットアレイであって、前記量子ビットアレイのキュービットの動作を制御する、該キュービットに結合された制御ゲート及び前記キュービットと隣接キュービットの間に結合された少なくとも１つのパスゲートと、
ビットラインと、
前記ビットラインを前記制御ゲートに接続する第１のトランジスタチャネルと、
前記第１のトランジスタチャネルに結合された少なくとも１本のワードラインであって、前記第１のトランジスタチャネルを通る電荷のフローを選択的に制御する少なくとも１本のワードラインと、
前記第１のトランジスタチャネルにおける電荷を選択的に保存するように結合されたキャパシタと、
を備えるアレイ。
【請求項2】
前記第１のトランジスタチャネルは垂直トランジスタチャネルを形成し、前記少なくとも１本のワードラインは少なくとも１本の水平ワードラインを形成する、請求項１に記載のアレイ。
【請求項3】
前記キャパシタは、垂直ＭＯＳキャパシタを備える、請求項１に記載のアレイ。
【請求項4】
前記第１のトランジスタチャネルは、前記制御ゲートに直接接続される、請求項１に記載のアレイ。
【請求項5】
前記第１のトランジスタチャネルを前記制御ゲートに接続するコンタクトをさらに備える請求項１に記載のアレイ。
【請求項6】
前記第１のトランジスタチャネルは、ゲート誘電層を備える、請求項１に記載のアレイ。
【請求項7】
前記第１のトランジスタチャネルは、ジャンクションレストランジスタを形成する、請求項１に記載のアレイ。
【請求項8】
前記第１のトランジスタチャネルは、ソースジャンクション及びドレインジャンクションを備える、請求項１に記載のアレイ。
【請求項9】
前記第１のトランジスタチャネルは、絶縁コアを備える、請求項１に記載のアレイ。
【請求項10】
前記少なくとも１本のワードラインは、Ｘ方向ワードライン及びＹ方向ワードラインを備える、請求項１に記載のアレイ。
【請求項11】
第２のビットラインを第１のパスゲートに接続する第２のトランジスタチャネルと、第３のビットラインを第２のパスゲートに接続する第３のトランジスタチャネルと、
をさらに備える請求項１に記載のアレイ。
【請求項12】
前記第２のトランジスタチャネルにおける電荷を保存するように構成された第２のキャパシタと、前記第３のトランジスタチャネルにおける電荷を保存するように構成された第３のキャパシタと、
をさらに備える請求項１１に記載のアレイ。
【請求項13】
前記少なくとも１本のワードラインは、前記第１、第２及び第３のトランジスタチャネルに結合された１本のＸ方向ワードライン、並びに前記第１、第２及び第３のトランジスタチャネルに結合された１本のＹ方向ワードラインを備える、請求項１２に記載のアレイ。
【請求項14】
前記少なくとも１本のワードラインは、前記第１、第２及び第３のトランジスタチャネルに結合された２本のＸ方向ワードライン、並びに前記第１、第２及び第３のトランジスタチャネルに結合された２本のＹ方向ワードラインを備える、請求項１２に記載のアレイ。
【請求項15】
前記少なくとも１本のワードラインは、前記第１、第２及び第３のトランジスタチャネルにそれぞれ一対一で結合された第１、第２及び第３のＸ方向ワードライン、並びに前記第１、第２及び第３のトランジスタチャネルに結合された１本のＹ方向ワードラインを備える、請求項１２に記載のアレイ。
【請求項16】
量子アレイを動作させる方法であって、少なくとも１つの垂直トランジスタに結合された１本以上のＹ方向ワードラインに１つ以上の第１の電圧をそれぞれ印加するステップと、
前記少なくとも１つの垂直トランジスタに結合された１本以上のＸ方向ワードラインに１つ以上の第２の電圧をそれぞれ印加するステップと、
前記少なくとも１つの垂直トランジスタに結合されたキャパシタに第３の電圧を印加するステップと、
前記少なくとも１つの垂直トランジスタに１つ以上のビットライン電圧を印加して前記量子アレイのキュービットの動作を制御するステップと、
を備える方法。
【請求項17】
１つ以上の第１の電圧を印加する動作は、選択された第１の電圧を前記少なくとも１つの垂直トランジスタに結合された１本のＸ方向ワードラインに印加することを含み、１つ以上の第２の電圧を印加する動作は、選択された第２の電圧を複数のトランジスタチャネルに結合された１本のＹ方向ワードラインに印加することを含む、請求項１６に記載の方法。
【請求項18】
１つ以上の第１の電圧を印加する動作は、２つの選択された第１の電圧を前記少なくとも１つの垂直トランジスタに結合された２本のＸ方向ワードラインに印加することを含み、１つ以上の第２の電圧を印加する動作は、２つの選択された第２の電圧を複数のトランジスタチャネルに結合された２本のＹ方向ワードラインに印加することを含む、請求項１６に記載の方法。
【請求項19】
１つ以上の第１の電圧を印加する動作は、少なくとも１つの選択された電圧を前記少なくとも１つの垂直トランジスタに結合された少なくとも１本のＸ方向ワードラインにそれぞれ印加することを含み、１つ以上の第２の電圧を印加する動作は、１つの選択された第２の電圧を複数のトランジスタチャネルに結合された１本のＹ方向ワードラインに印加することを含む、請求項１６に記載の方法。
【請求項20】
前記１本以上のＹ方向ワードラインから前記１つ以上の第１の電圧を除去するステップと、前記１本以上のＸ方向ワードラインから前記１つ以上の第２の電圧を除去するステップであって、前記キャパシタが分離されて前記少なくとも１つの垂直トランジスタの少なくとも１つのチャネルに電荷をそれぞれ維持する、除去するステップと、
をさらに備える請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２０年３月２２日出願の米国仮特許出願第６２／９９２９８９号、発明の名称「ＱＵＡＮＴＵＭ ＢＩＴ ＡＲＲＡＹ」の米国特許法第１１９条による利益を主張し、その全体が参照によりここに取り込まれる。
本出願は、２０２０年３月２２日出願の米国仮特許出願第６２／９９２９８９号、発明の名称「ＱＵＡＮＴＵＭ ＢＩＴ ＡＲＲＡＹ」の米国特許法第１１９条による利益を主張し、その全体が参照によりここに取り込まれる。
【0002】
本発明の例示的実施形態は、概略として半導体及び集積回路の分野に関し、より具体的には、量子ビットアレイの設計及び動作に関する。
【背景技術】
【0003】
量子コンピューティングでは、キュービット（ｑｕｂｉｔ）すなわち量子ビットが、量子情報の基本単位となる。キュービットは、２状態（すなわち、２レベル）量子機械系である。その例は、２レベルがスピンアップ及びスピンダウンとして捉えることができる電子のスピン、又は２状態が垂直偏波及び水平偏波として捉えることができる単一光子の偏波を含む。量子機械は、キュービットが同時に両状態のコヒーレント重畳となることを可能とし、その特性は量子コンピューティングに基本的なこととなる。
【0004】
量子ビットアレイは、大量のキュービットからなる。キュービットは非常に小さいため、それらはアレイにおいて相互に非常に近接して離間され得る。これは、非常に大きくかつ高性能な量子ビットアレイを構成可能とする可能性を有している。しかし、量子ビットアレイにおいてキュービットを利用するのに用いられる制御構造体には限界が存在する。
【発明の概要】
【0005】
種々の例示的実施形態では、量子ビット（「キュービット」）アレイが提供される。そのアレイは、アレイにおけるキュービットを利用して非常に狭い間隔のかつ非常に大きく高性能な量子ビットアレイを構成可能とするのに使用可能な制御構造体を含む。
【0006】
実施形態では、量子ビットアレイのキュービットの動作を制御する、キュービットに結合された制御ゲート及びキュービットと隣接キュービットの間に結合された少なくとも１つのパスゲートと、ビットラインと、ビットラインを制御ゲートに接続する第１のトランジスタチャネルと、を含む量子ビットアレイが提供される。アレイは、第１のトランジスタチャネルに結合された少なくとも１本のワードラインをさらに備える。少なくとも１本のワードラインは、第１のトランジスタチャネルを通る電荷フローを選択的に制御する。アレイは、第１のトランジスタチャネルに電荷を選択的に保存するように結合されたキャパシタをさらに備える。
【0007】
実施形態では、量子アレイを動作させる方法が提供される。その方法は、少なくとも１つの垂直トランジスタに結合された１本以上のＹ方向ワードラインに１つ以上の第１の電圧をそれぞれ印加するステップと、少なくとも１つの垂直トランジスタに結合された１本以上のＸ方向ワードラインに１つ以上の第２の電圧をそれぞれ印加するステップと、を備える。方法はさらに、少なくとも１つの垂直トランジスタに結合されたキャパシタに第３の電圧を印加するステップと、少なくとも１つの垂直トランジスタに１つ以上のビットライン電圧を印加して量子アレイのキュービットの動作を制御するステップと、を備える。
【0008】
本発明の更なる特徴及び利点が、以下に記載する詳細な説明、図面及び特許請求の範囲から明らかとなる。
【0009】
本発明の例示的実施形態は、本発明の種々の実施形態の以下に与えられる詳細な説明及び添付図面から、より完全に理解されることになるが、それらは本発明を具体的実施形態に限定するものと捉えられるべきではなく、説明及び理解のみを目的とするものである。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
種々の例示的実施形態では、方法及び装置が、量子ビットアレイの設計、構成及び動作について規定される。実施形態は、これに限定されないが、原子、光子、電子、原子核、イオン、光格子、ジョセフソン接合、量子ドット、量子ドットペアなどのキュービットを用いる技術を含むあらゆる適切な量子技術に適用可能である。さらに、開示の量子ビットアレイ構造体の応用例は、量子ビットアレイに限定されず、磁気メモリなどの他の技術に適用可能である。
【0012】
当業者は、以下の詳細な説明は説明のみを目的とするものであり、いかなる態様でも限定を意図していないことを認識するはずである。本発明の他の実施形態は、この開示の利益を受けるような当業者にそれ自体を直ちに示唆することになる。ここで、添付図面に示される本発明の例示的実施形態の実施例に対して詳細に参照がなされる。同一又は類似の部分を指すのに同一の符号（又は番号）が、図面及び以下の詳細な説明全体を通じて用いられる。
【0013】
図１は、量子ビットアレイ（ＱＢＡ）１００の下部構造体を示す。ＱＢＡ１００は量子ビット１０１ａ～ｅを備え、それらは「キュービット」ともいわれる。実施形態では、キュービット１０１ａ～ｅは、燐などのドナー材料の１又は複数の原子をシリコン基板１０２にインプラントすることによって形成される。各キュービットは、制御ゲート１０４ａ～ｂなどの制御ゲート１０４を有する。酸化物などの誘電層１０３、すなわち、バリア層は、キュービット上及びシリコン基板１０２と制御ゲート１０４の間に位置する。各制御ゲート１０４は、対応するキュービットを制御して読出し、書込み又は他の論理演算を実行するように結合される。
【0014】
キュービットのデータは、その「量子状態」によって表される。キュービットは、多数の態様で読み出され又は書き込まれ得る。通常のアプローチは、制御ゲート１０４を通じて無線周波数（ＲＦ）又は磁界を印加して被選択キュービットの量子状態を検知し又は切り替えるものである。さらに、関連するキュービットの電子を引き寄せ又は反発させてそのキュービットの量子状態を初期化するように、被選択制御ゲートには電圧が供給され得る。
【0015】
ＱＢＡ１００はまた、パスゲート１０５ａ～ｂなどのＸ方向パスゲート１０５及びパスゲート１０６ａ～ｂなどのＹ方向パスゲート１０６を備える。パスゲート１０５ａなどのＸ方向パスゲートがオンされると、隣接Ｘ方向キュービット１０１ａ～ｂを「エンタングル」してそれらキュービット間の「論理演算」又は「計算」を実行することになる。同様に、パスゲート１０６ｂなどのＹ方向パスゲートがオンされると、隣接Ｙ方向キュービット１０１ｄ～ｅをエンタングルしてそれらキュービット間の論理演算又は計算を実行することになる。
【0016】
なお、量子コンピューティングにおいて、隣接キュービット間の距離は重要な検討事項となる。その距離が遠すぎると、キュービットはエンタングルしない。通常、キュービット間の最大距離は、約２０ナノメートル（ｎｍ）である。制御ゲート１０４、Ｘ方向パスゲート１０５及びＹ方向パスゲート１０６は個々に制御される必要があるため、全てのゲートはデコーダ回路に接続され得る。結果として、そのように密に離間されたキュービットを有するキュービットアレイに非常に多数のデコーダ回路を集積するのは非常に困難となる。種々の例示的実施形態において、キュービットアレイの制御ゲート及びパスゲートを設計、選択及び制御する方法及び装置がここに開示される。
【0017】
図２Ａは、本発明の態様によって構成されたキュービットアレイ２００の基本単位の例示的実施形態を示す。図２Ａに示すように、アレイ２００は、図１に示す下部構造体上に構築される。説明を簡潔かつ明瞭にするため、下部構造体の一部分のみを図２Ａに示す。図２Ａに示す基本単位は、複数回複製され、一層大きなキュービットアレイを形成するように合成され得る。アレイ２００は、制御ゲート１０４、Ｘ方向パスゲート１０５及びＹ方向パスゲート１０６を備え、それらも図１に示す下部構造体１００に示すものとなる。アレイ２００は、３個の垂直トランジスタ１０７ａ～ｃのシリコン又はポリシリコンチャネルも備える。垂直トランジスタ１０７のドレインは、対応するコンタクト１０９ａ～ｃを介して制御ゲート１０４並びにＸ方向パスゲート１０５及びＹ方向パスゲート１０６にそれぞれ接続される。他の実施形態では、垂直トランジスタ１０７のドレインは、コンタクト１０９ａ～ｃなしに制御ゲート１０４並びにＸ方向パスゲート１０５及びＹ方向パスゲート１０６に直接接続される。垂直トランジスタ１０７のソースは、対応するコンタクト１１０ａ～ｃを介してビットライン１１１ａ～ｃに接続される。ビットライン１１１は、金属又はポリシリコンなどの導電体からなる。
【0018】
垂直トランジスタ１０７は、３個の導電体１１２、１１３及び１１４に結合され、それらは金属又はポリシリコンなどの材料で構成される。第１の導電体１１２は、Ｙ方向ワードライン（ＷＬｙ）に接続され、トランジスタ１０７ａ～ｃを通る電流を選択的に制御する第１のゲートを形成する。第２の導電体１１３は、Ｘ方向ワードライン（ＷＬｘ）に接続され、トランジスタ１０７ａ～ｃを通る電流を選択的に制御する第２のゲートを形成する。他の実施形態では、導電体へのＷＬｘ及びＷＬｙワードラインの接続が入れ替えられる。ワードラインＷＬｘ及びＷＬｙは、トランジスタ１０７ａ～ｃを通る電流を選択的に可能とすることによってキュービットアレイの一基本単位の選択及び動作を可能とする。トランジスタ１０７ａ～ｃは、制御ゲート１０４及びパスゲート１０５／１０６をビットライン１１１ｂ、１１１ｃ及び１１１ａにそれぞれ接続する。実施形態では、外部プログラミング回路は、被選択単位の制御ゲート１０４及びパスゲート１０５／１０６を、ビットライン１１１ａ～ｃを介して制御して読出し、書込み又は他の論理演算を実行することができる。
【0019】
第３の導電体１１４は、第３のゲート、すなわち、「キャパシタ」ゲートを形成する。実施形態では、導電体１１４は、電圧源（ＶＣ）に接続されてトランジスタ１０７ａ～ｃのチャネルをオンする。したがって、第３の導電体１１４は、図３Ａ～Ｄに示す断面図を参照して説明するようなＭＯＳキャパシタを形成する。例えば、ＭＯＳキャパシタの詳細な構造は、垂直トランジスタを用いることを除いてプレーナＭＯＳキャパシタと同様である。ここで図３Ａを参照すると、導電体１１４は、キャパシタの第１の導電性プレートを形成する。さらに、ゲート誘電層１１８が示される。誘電層１１８の下部のチャネルは、キャパシタの第２の導電性プレートを形成する。動作中、チャネルにかかる電圧は、キャパシタによって保持可能である。
【0020】
再度図２Ａを参照すると、導電体１１４は、選択された長さのチャネルにわたってトランジスタ１０７ａ～ｃに結合してチャネル容量を増加させるように構成される。したがって、ＷＬｘ１１３及びＷＬｙ１１２が量子アレイの一単位を選択すると、被選択単位のビットライン電圧がキャパシタゲート１１４のチャネルを通過し、制御ゲート１０４及びパスゲート１０５／１０６に流れる。ＷＬｘ１１３及びＷＬｙ１１２がその単位を選択解除すると、制御ゲート１０４及びパスゲート１０５／１０６の電圧はキャパシタゲート１１４のチャネル容量によって保持又は維持されることになる。そして、次の基本単位が、電圧を当該次の単位の制御ゲート及びパスゲートに読み込むために選択可能となる。この処理を用いることによって、複数の基本単位が選択されるとともに所望の電圧がそこに読み込まれて所望の演算を実行することができる。さらに、キャパシタゲート１１４はまた、制御ゲート１０４及びパスゲート１０５／１０６の電圧が隣接アレイ単位からのノイズ又は結合によって外乱を受けることを防止する。
【0021】
図２Ａに示すＱＢＡ２００の基本単位の実施形態は、ランダムビット選択、行選択又は列選択動作に適する。ランダムビット選択について、基本単位は、両ワードラインＷＬｘ１１３及びＷＬｙ１１２によって選択される。行選択について、複数単位のＹ方向ワードラインＷＬｙ１１２が、ともにオンされ得る。そして、その単位の一行がＸ方向ワードラインＷＬｘ１１３によって選択され得る。同様に、列選択について、複数単位のＸ方向ワードラインＷＬｘ１１３が、ともにオンされ得る。そして、その単位の一列がＹ方向ワードラインＷＬｙ１１２によって選択され得る。
【0022】
図２Ａに開示される基本単位２００の構造体は、キュービットの制御ゲート１０４及びパスゲート１０５／１０６を制御するのに３個の垂直トランジスタ１０７ａ～ｃしか必要としない。したがって、この構造体を複製することによって、非常に高密度なキュービットアレイが実現可能となる。
【0023】
他の実施形態では、キュービットアレイが行選択又は列選択動作しか必要としない場合、図２Ａに示す基本単位構造体は必要に応じてＷＬｘ１１３又はＷＬｙ１１２のみを含むように構成可能である。また、図２Ａでは、ＷＬｙ１１２及びＷＬｘ１１３への接続は、ＷＬｙ１１２がＸ方向ワードラインとなるとともにＷＬｘ１１３がＹ方向ワードラインとなるように入れ替え可能である。
【0024】
図２Ｂは、図２Ａに示す基本単位２００の等価回路を示す。図２Ｂに示す回路は、制御ゲート１０４、Ｘ方向パスゲート１０５及びＹ方向パスゲート１０６へのビットライン１１１ａ～ｃの接続を示す。キュービット１０１は、制御ゲート１０４の下部に位置する。回路はまた、トランジスタチャネル１０７ａ～ｃと、ＷＬｙ１１２、ＷＬｘ１１３及びＶＣ１１４導電体との交点において形成されたゲートを示す。
【0025】
【0026】
ブロック２１２において、Ｙ方向ワードライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能とするように電圧がＷＬｙ１１２に印加される。
【0027】
ブロック２１４において、Ｘ方向ワードライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能とするように電圧がＷＬｘ１１３に印加される。
【0028】
ブロック２１６において、ＶＣライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能とするように電圧がＶＣ１１４に印加される。
【0029】
ブロック２１８において、ビットライン電圧が印加されて制御ゲート１０４及びパスゲート１０５／１０６を有効化／無効化する。例えば、ＷＬｙ１１２、ＷＬｘ１１３及びＶＣ１１４のラインがトランジスタ１０７を通電可能とするように設定されると、ビットライン１１１ａ～ｃは制御ゲート１０４及びパスゲート１０５／１０６に接続される。したがって、ビットライン電圧が、それらのゲートに印加されてキュービット１０１の動作を制御することになる。
【0030】
ブロック２２０において、Ｘ方向及びＹ方向ワードライン電圧が印加されて垂直トランジスタをオフする。例えば、Ｘ方向ワードラインＷＬｘ１１３及びＹ方向ワードラインＷＬｙ１１２に適宜の電圧が供給されてトランジスタ１０７ａ～ｃをオフする。
【0031】
ブロック２２２において、ＶＣライン電圧が、キャパシタに制御ゲート１０４の電圧及びパスゲート１０５／１０６の電圧を保存することを可能とするように設定される。したがって、制御ゲート１０４及びパスゲート１０５／１０６に印加された直前のビットライン電圧が維持されることになる。
【0032】
現在の単位について制御ゲート１０４及びパスゲート１０５／１０６の電圧を維持した後に、ＷＬｙ１１２及びＷＬｘ１１３に適宜の電圧を印加することによって他の単位が選択可能となる。そして、ビットライン１１１ａ～ｃの電圧が、その次の単位の制御ゲート及びパスゲートに印加可能となる。
【0033】
したがって、方法２１０は、キュービットアレイを制御する動作を実行する。なお、方法２１０の動作は、実施形態の範囲内で組み合わされ、追加され、削除され、再配列され、あるいは変形され得る。
【0034】
図３Ａは、図２Ａに示す断面指示線Ａ－Ａ′に沿う基本単位２００の実施形態の断面図を示す。実施形態では、シリコン又はポリシリコントランジスタチャネル１０７ａは、酸化物又は高誘電率材料などの材料を含むゲート誘電層１１８を含む。図３Ａに示す実施形態では、基本単位２００は、ソース又はドレインジャンクションを有さない「ジャンクションレス」トランジスタを含む。したがって、トランジスタチャネル１０７ａのソースは、パスゲート１０６に直接接続される。
【0035】
図３Ｂは、図２Ａに示す断面指示線Ａ－Ａ′に沿う基本単位２００の他の実施形態の断面図を示す。図３Ｂに示す実施形態では、トランジスタチャネル１０７ａのソースは、コンタクト１０９ａを介してパスゲート１０６に接続される。
【0036】
図３Ｃは、図２Ａに示す断面指示線Ａ－Ａ′に沿う基本単位２００の他の実施形態の断面図を示す。図３Ｃに示す実施形態では、トランジスタチャネル１０７ａは、ソースジャンクション１１３ａ及びドレインジャンクション１１３ｂを含む。一実施形態では、ジャンクション１１３ａ及び１１３ｂは、トランジスタチャネル１０７ａと同じタイプのドーピングのものである。この場合、トランジスタチャネル１０７ａは、ジャンクションレストランジスタとして機能する。他の実施形態では、ジャンクション１１３ａ及び１１３ｂは、トランジスタチャネル１０７ａとは反対のタイプのドーピングのものである。この場合、トランジスタチャネル１０７ａは、従来的なジャンクショントランジスタとして機能する。
【0037】
図３Ｄは、図２Ａに示す断面指示線Ａ－Ａ′に沿う基本単位２００の他の実施形態の断面図を示す。図３Ｄに示す実施形態では、トランジスタチャネル１０７ａは、チャネルシリコン１０７ａの中心に絶縁コア１１４を含む。この構成では、トランジスタチャネル１０７ａの直径は製造コストを低減するように緩和される一方で、チャネル１０７ａの厚さはジャンクションレストランジスタに対する要件内に維持される。
【0038】
図２Ａ～３Ｄに示す実施形態では、ワードラインＷＬｘ１１３及びＷＬｙ１１２は、キュービットアレイの一基本単位を選択する。被選択単位の制御ゲート１０４及びパスゲート１０５／１０６は、ともにビットラインに選択的に接続される。実施形態は、ビットラインへの制御ゲート及びパスゲートの接続の個々の制御を可能としない。
【0039】
図４Ａは、キュービットアレイ４００の基本単位の例示的実施形態を示す。この実施形態は、ビットライン１１１ａ～ｃと、制御ゲート１０４並びにパスゲート１０５及び１０６との間の接続の個々の制御に供する。個々の制御は、ワードライン１１２ａ、１１２ｂ、１１３ａ及び１１３ｂを用いてビットライン１１１ａ～ｃを制御ゲート１０４及びパスゲート１０５／１０６に選択的に接続することによって達成される。
【0040】
図４Ａに示す実施形態では、各基本単位は、２個のＸ方向ワードライン導電体（例えば、ＷＬｘ１ １１３ａ及びＷＬｘ２ １１３ｂ）及び２個のＹ方向ワードライン導電体（例えば、ＷＬｙ１ １１２ａ及びＷＬｙ２ １１２ｂ）を有する。垂直トランジスタチャネル１０７ａ～ｃは、図示するようにＸ方向ワードライン及びＹ方向ワードラインと交差する。例えば、チャネル１０７ａは、ＷＬｙ１ １１２ａ及びＷＬｘ１ １１３ａと交差する。チャネル１０７ｂは、ＷＬｙ１ １１２ａ及びＷＬｘ２ １１３ｂと交差する。チャネル１０７ｃは、ＷＬｙ２ １１２ｂ及びＷＬｘ２ １１３ｂと交差する。
【0041】
動作中、Ｗｌｘ１ １１３ａ及びＷＬｙ１ １１２ａが選択されると、パスゲート１０６がビットライン１１１ａに接続される。ＷＬｘ２ １１３ｂ及びＷＬｙ１ １１２ａが選択されると、制御ゲート１０４がビットライン１１１ｂに接続される。ＷＬｘ２ １１３ｂ及びＷＬｙ２ １１２ｂが選択されると、パスゲート１０５がビットライン１１１ｃに接続される。この処理を用いて、ビットラインと制御ゲート及びパスゲートとの間の個々の接続が、適宜の２本のワードラインを選択することによって実現可能となる。
【0042】
したがって、複数のワードライン選択を行うことによって、制御ゲート及びパスゲートの任意の組合せをビットラインに接続することができる。例えば、制御ゲート１０４及びパスゲート１０６をそれらの関連するビットラインに接続するために、３本のワードラインが選択される。ＷＬｘ１、ＷＬｘ２及びＷＬｙ１が選択されると、制御ゲート１０４及びパスゲート１０６が、それらの関連するビットラインに接続される。ＷＬｘ２、ＷＬｙ１及びＷＬｙ２が選択されると、制御ゲート１０４及びパスゲート１０５が、それらの関連するビットラインに接続される。ＷＬｘ１、ＷＬｘ２、ＷＬｙ１及びＷＬｙ２が選択されると、制御ゲート１０４及びパスゲート１０５／１０６が、それらの関連するビットラインに接続される。
【0043】
この実施形態では、トランジスタ１０７ａ、１０７ｂ及び１０７ｃのソースは、図示するように、ビットライン１１１ａ、１１１ｂ及び１１１ｃに直接接続され得ない位置に配置されてもよい。例えば、ノード１０７ｂはビットライン１１１ａの下部にあり、垂直コンタクトによってビットライン１１１ｂに直接接続され得ないため、ビットライン電圧が１１１ｂから１１５ｂに、そして１０７ｂにかかり得るように、コンタクト１０７ｂの位置を「ねじり」又は適合させるのに金属層１１５ｂが使用される。したがって、金属又はポリシリコンなどの材料を含む相互接続層１１５ａ、１１５ｂ及び１１５ｃが、トランジスタのソースをビットラインに接続するのに使用可能である。
【0044】
図４Ｂは、図４Ａに示す基本単位４００の等価回路を示す。図４Ｂに示す回路は、制御ゲート１０４、Ｘ方向パスゲート１０５及びＹ方向パスゲート１０６へのビットライン１１１ａ～ｃの接続を示す。キュービット１０１は、制御ゲート１０４の下部に位置する。回路はまた、トランジスタチャネル１０７ａ～ｃと、ＷＬｙ１ １１２ａ、ＷＬｙ２ １１２ｂ、ＷＬｘ１ １１３ａ及びＷＬｘ２ １１３ｂ導電体との交点に形成されたゲートを示す。
【0045】
【0046】
ブロック４１２において、ビットラインと制御及びパスゲートとの間の所望の個々の接続の決定がなされる。例えば、いずれのビットラインがそれらの対応する制御及びパスゲートに接続されるべきかについて決定がなされる。
【0047】
ブロック４１４において、２つのＹ方向ワードライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能として、ブロック４１２で決定された所望の接続を得るように、２つの電圧がＷＬｙ１ １１２ａ及びＷＬｙ２ １１２ｂにそれぞれ印加される。
【0048】
ブロック４１６において、２つのＸ方向ワードライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能として、ブロック４１２で決定された所望の接続を得るように、２つの電圧がＷＬｘ１ １１３ａ及びＷＬｘ２ １１３ｂにそれぞれ印加される。
【0049】
ブロック４１８において、ＶＣライン電圧が印加される。例えば、トランジスタ１０７ａ～ｃを通電可能とするように、電圧がＶＣ１１４に印加される。
【0050】
ブロック４２０において、ブロック４１２において決定された所望の接続によって制御ゲート１０４及びパスゲート１０５／１０６を有効化／無効化するようにビットライン電圧が印加される。例えば、ＷＬｙ１、ＷＬｙ２、ＷＬｘ１及びＷＬｘ２の電圧の設定に基づいて、ビットライン１１１ａ～ｃの１本以上が、対応する制御ゲート１０４及びパスゲート１０５／１０６に接続される。したがって、所望のビットライン電圧が、それらの個々に選択されたゲートに印加されてキュービット１０１の動作を制御することになる。
【0051】
ブロック４２２において、ワードラインＷＬｙ１、ＷＬｙ２、ＷＬｘ１及びＷＬｘ２に電圧が供給されてトランジスタ１０７ａ～ｃをオフする。
【0052】
ブロック４２４において、制御ゲート１０４の電圧及びパスゲート１０５／１０６の電圧をキャパシタが保存可能となるようにＶＣライン電圧が設定される。したがって、制御ゲート１０４及びパスゲート１０５／１０６に印加されるビットライン電圧が維持されることになる。
【0053】
したがって、方法４１０は、キュービットアレイの制御ゲート及びパスゲートを個々に制御する動作を実行する。なお、方法４１０の動作は、実施形態の範囲内で組み合わされ、追加され、削除され、再配列され、あるいは変形され得る。
【0054】
図５Ａは、キュービットアレイ５００の基本単位の他の実施形態を示す。アレイ４００の基本単位と同様に、この実施形態も制御ゲート及びパスゲートのうちの１つ又は複数のものをそれらの関連するビットラインに接続することができる。この実施形態は、１本だけでなく３個のＹ方向ワードライン導電体１１２ａ～ｃを有することを除いて図２Ａに示す実施形態と同様である。Ｙ方向ワードライン導電体１１２ａ～ｃは、制御ゲート及びパスゲートのうちの１つ又は複数のものをそれらの関連するビットライン１１１ａ～ｃに接続する個々の制御を提供する。
【0055】
図５Ｂは、図５Ａに示すキュービットアレイ５００の基本単位の等価回路を示す。図５Ｂは、制御ゲート１０４及びパスゲート１０５／１０６の任意の組合せがそれらの関連するビットライン１１１ａ～ｃに選択的に接続可能となるように動作する３個のワードライン導電体ＷＬｙ１ １１２ａ、ＷＬｙ２ １１２ｂ及びＷＬｙ３ １１２ｃを示す。
【0056】
図２Ａ～５Ｂに示すキュービットアレイの実施形態では、制御ゲート及びパスゲートは、それらの関連するビットラインに垂直トランジスタを介して接続される。下記実施形態では、制御ゲート１０４のみが、垂直トランジスタチャネルを用いてそのビットラインに接続される。
【0057】
図６は、キュービットアレイ６００の基本単位の他の実施形態を示す。この実施形態では、制御ゲート１０４のみが、その関連するビットライン１１１ｂに垂直トランジスタ１０７ｂを介して接続される。Ｘ方向パスゲート１０５及びＹ方向パスゲート１０６は、デコーダ回路に直接接続される。実施形態では、パスゲート１０６は、隣接する単位のパスゲートに直接接続される。パスゲート１０５は、隣接する単位のパスゲートにコンタクト１０９ｃ及び金属ライン１１７を介して接続される。したがって、異なる単位のパスゲートが、ランダムに選択されたり異なる条件で設定されたりすることはない。その代わりに、パスゲートは、行選択又は列選択動作を実行するようにデコーダによって選択される。
【0058】
図７Ａ～Ｅは、本発明によって構成されたキュービットアレイの追加の実施形態を示す。
【0059】
図７Ａは、キュービットアレイの下層構造体の例示的実施形態を示す。下層構造体は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）、サファイア、ダイアモンド又は上記材料の複数の層の組合せなどの任意の適切な材料から形成された基板層７０１を備える。
【0060】
下層構造体７０１の上部には、酸化物（ＳｉＯ２）、窒化物又は高誘電率材料などの絶縁層７０２又は誘電層がある。バリアゲート７０３ａ～ｃ及び７０４ａ～ｃが、金属、ポリシリコン、マイクロマグネット又は超電導材料などの導電体材料から形成される。バリアゲート７０４ａ～ｃは、酸化物、窒化物又は高誘電率材料などの材料を含む絶縁体７０５又は誘電層によってバリアゲート７０３ａ～ｃから分離されている。バリアゲート７０３ａ～ｃ及び７０４ａ～ｃは、異なる方向に延在してグリッド領域７００ａ及び７００ｂなどのグリッド領域のアレイを形成する。
【0061】
キュービットは、各グリッド領域の下部に位置する。例えば、キュービット７０６ａは基板７０１内でグリッド領域７００ａの下部に位置し、キュービット７０６ｂは基板７０１内でグリッド領域７００ｂの下部に位置する。キュービットは、原子、イオン、光子、原子核又は電子などの任意の適切な技術を用いて基板層７０１の内部にインプラントされる。例示的実施形態では、キュービットは、単一の燐原子の電子及び原子核である。
【0062】
説明の目的のため、ここではバリアゲート７０３ａ～ｃ及び７０４ａ～ｃをそれぞれ「Ｘライン」及び「Ｙライン」という。第１の選択電圧をＸライン又はＹラインに印加することによって、バリアゲートの下部の基板７０１の電位がポテンシャル障壁を生成して隣接キュービットが「エンタングル」又は「シャトル」するのを防止する。一方、第２の選択電圧又はＲＦ磁界をＸライン及びＹラインに印加することによって、電位又は磁界が生成されて隣接キュービットがエンタングル又はシャトルすることを可能とする。この処理を用いることによって、キュービットを用いる量子論理計算が実行可能となる。
【0063】
図７Ｂは、図７Ａに示すキュービットアレイに付加される上層構造体の例示的実施形態を示す。この実施形態は、グリッド領域の上部に形成された制御ゲート７０７ａ～ｇなどの制御ゲートを含む。制御ゲート７０７は、金属、ポリシリコン、マイクロマグネット又は超電導体などの適切な導電体を備える。適宜の電圧又はＲＦ磁界を制御ゲート７０７に印加することによって、ゲートの下部の電界がキュービットの電子をゲートに向けて引き付け、又はキュービットの電子をゲートから排斥してキュービットのスピン状態を初期化又は保存する。読出しのために、制御ゲート７０７は、キュービットのスピン状態を検知する共振器回路などの検知回路に接続可能である。
【0064】
図７Ｃは、図７Ｂに示すアレイの上面図を示し、最上層の接続の例示的実施形態を含む。図７Ｃには、Ｘライン７０３ａ～ｆ、Ｙライン７０４ａ～ｆ、及びキュービットの最上部に位置する制御ゲート７０７ａ～ｄなどの制御ゲート７０７が示される。制御ゲート７０７は、コンタクト７１１ａ～ｄなどのコンタクト７１１を介して導電体ライン７０８ａ～ｇ及び７０９ａ～ｇに接続される。導電体ライン７０８ａ～ｇ及び７０９ａ～ｇを「データライン」という。データラインは、金属、ポリシリコン、マイクロマグネット又は超電導体などの適切な導電体から形成される。実施形態では、コンタクト７１１ａ～ｄなどのコンタクト７１１は、制御ゲート７０７ａ～ｄへのデータライン７０８ｇ及びデータライン７０９ｇの交互の接続によって示すような偶数及び奇数のデータラインを与えるように互い違いとされる。
【0065】
図７Ｄは、図７Ｃに示すキュービットアレイ構造体の例示的な３次元（３Ｄ）表示を示す。３Ｄ表示は、データライン７０８ｇ及び７０９ｇに沿って取得されたものである。なお、コンタクト７１１ａ～ｄは、データライン７０８ｇ及び７０９ｇを制御ゲート７０７ａ～ｄに交互の態様で接続するように互い違いとされる。
【0066】
図７Ｅは、図７Ｂに示すアレイの上面図を示し、最上層の接続の例示的実施形態を含む。図７Ｅに示すように、データライン７０８ａ～ｇ及び７０９ａ～ｇは、ジグザグパターンを形成するように構成される。ジグザグパターンは、７０８ｇ及び７０９ｇなどの偶数及び奇数のデータラインが制御ゲート７０７ａ～ｄに交互の態様で接続することを可能とする。
【0067】
【0068】
図８Ａは、どのようにして電圧が被選択Ｙラインに印加されて量子論理演算を可能とするのかを示す。実施形態では、グループ７１２ａ及び７１２ｂにおけるキュービットがエンタングルされ、シャトルされ又は他の量子論理演算を実行することを可能とするように、被選択Ｙライン７０４ｄには、選択された電圧又はＲＦ磁界が供給される。一方で、他の選択されていないＹライン及びＸラインには他の電圧又はＲＦ磁界が供給されてゲートの下部にポテンシャル障壁を形成してキュービットを分離する。開示されるアレイ構造体を用いることによって、グループ７１２ａ及び７１２ｂにおける各キュービットは、１本の個々のデータラインに接続される。例えば、グループ７１２ａにおけるキュービットの各々は第１のグループのデータライン７０９ｂ～ｆにおける１本のデータラインに接続され、グループ７１２ｂにおけるキュービットの各々は第２のグループのデータライン７０８ｃ～ｇにおける１本のデータラインに接続される。各データラインには適正な電圧条件が供給され、又は各データラインは他の回路に接続され得る。これにより、グループ７１２ａ及び７１２ｂにおける全てのキュービットがともに量子論理演算を実行することが可能となる。これにより、量子コンピュータの性能が大幅に高まる。
【0069】
図８Ｂは、どのようにして電圧が被選択Ｘラインに印加されて量子論理演算を可能とするのかを示す。実施形態では、グループ７１３ａ及び７１３ｂにおけるキュービットがエンタングルされ、シャトルされ又は他の演算を実行することを可能とするように、被選択Ｘライン７０３ｄには、選択された電圧又はＲＦ磁界が供給される。一方で、他の選択されていないＹライン及びＸラインには他の電圧又はＲＦ磁界が供給されてゲートの下部にポテンシャル障壁を形成してキュービットを分離する。開示されるアレイ構造体を用いることによって、グループ７１３ａ及び７１３ｂにおける各キュービットは、１本の個々のデータラインに接続される。これにより、グループ７１３ａ及び７１３ｂにおける全てのキュービットがともに演算を実行することが可能となる。これにより、量子コンピュータの性能が大幅に高まる。
【0070】
図８Ｃは、どのようにして電圧が複数のＹラインに印加されて量子論理演算を可能とするのかを示す。実施形態では、グループ（７１２ａ／７１２ｂ、７１２ｃ／７１２ｄ、及び７１２ｅ／７１２ｆ）の各々におけるキュービットがエンタングルされ、シャトルされ又は他の演算を実行することを可能とするように、Ｙライン７０４ｂ、７０４ｄ及び７０４ｆなどの複数の被選択Ｙラインには、選択された電圧又はＲＦ磁界が供給される。一方で、他の選択されていないＹライン及びＸラインには他の電圧が供給されてゲートの下部に障壁を形成してキュービットを分離する。
【0071】
図８Ｄは、どのようにして電圧が複数のＸラインに印加されて量子論理演算を可能とするのかを示す。実施形態では、グループ（７１３ａ／７１３ｂ、７１３ｃ／７１３ｄ、及び７１３ｅ／７１３ｆ）の各々におけるキュービットがエンタングルされ、シャトルされ又は他の演算を実行することを可能とするように、Ｘライン７０３ｂ、７０３ｄ及び７０３ｆなどの複数の被選択Ｘラインに適正な電圧又はＲＦ磁界が供給される。一方で、他の選択されていないＹライン及びＸラインには他の電圧が供給されてゲートの下部に障壁を形成してキュービットを分離する。
【0072】
なお、図７Ｃに示すキュービットアレイの実施形態は制御ゲートに交互の態様で接続された２個のグループのデータライン７０８ａ～ｇ及び７０９ａ～ｇを示すが、他の実施形態では、データラインは３個、４個又はそれ以上のグループなどの任意数のグループに分離される。
【0073】
図９Ａは、３個のグループのデータラインを用いるキュービットアレイの例示的実施形態を示す。例えば、アレイは、第１のグループのデータライン７０８ａ～ｇ、第２のグループのデータライン７０９ａ～ｇ及び第３のグループのデータライン７１０ａ～ｇを含む。３個のグループのデータラインは、制御ゲート７０７に交互の態様で接続される。例えば、データライン７０８ｇ、７０９ｇ及び７１０ｇは、制御ゲート７０７ａ、７０７ｂ及び７０７ｃに交互の態様で接続される。
【0074】
【0075】
図９Ｂは、３個のグループのキュービットがともにエンタングルされ、シャトルされ、又は他の演算を実行するように制御されることを可能とするキュービットアレイの例示的実施形態を示す。実施形態では、２本のＹライン７０４ｃ及び７０４ｄには適正な電圧又はＲＦ磁界が供給されてグループ７１４ａ、７１４ｂ及び７１４ｃにおけるキュービットをエンタングルさせる。グループ７１４ａ、７１４ｂ及び７１４ｃにおける各キュービットは、１本の個々のデータラインに接続される。これにより、グループ７１４ａ、７１４ｂ及び７１４ｃにおけるキュービットがともにエンタングルされ、シャトルされ、又は他の量子論理演算を実行するように構成されることを可能とするように、データラインに適正な条件が供給可能となり、又はデータラインが回路に接続可能となる。
【0076】
図１０Ａは、４個のグループのデータラインを用いるキュービットアレイの例示的実施形態を示す。例えば、アレイは、第１のグループのデータライン７０８ａ～ｇ、第２のグループのデータライン７０９ａ～ｇ、第３のグループのデータライン７１０ａ～ｇ及び第４のグループのデータライン７１５ａ～ｇを含む。この実施形態では、４個のグループのデータラインは、図１０Ａに示すような交互の態様で制御ゲート７０７に接続される。
【0077】
【0078】
本発明の実施例によると、制御ゲートに交互に接続されるデータラインのグループの数は限定されない。それは、データラインのピッチ及びキュービットのピッチに応じる。例えば、キュービットのピッチを１００ｎｍとすると、データラインのピッチが５０ｎｍの場合、図７Ｃに示すような二重グループのデータラインが実装可能となる。データラインのピッチが３０ｎｍの場合、図９Ａに示すような三重グループのデータラインが実装可能となる。データラインのピッチが２５ｎｍの場合、図１０Ａに示すような三重グループのデータラインが実装可能となる。データライン間のピッチが小さいほど、又はキュービットのピッチが大きいほど、より多くのグループのデータラインが実装可能となる。
【0079】
図１０Ｂは、本発明によって構成されたキュービットアレイの他の実施形態を示す。この実施形態では、アレイは、異なる方向に延在する複数のグループのデータラインを含む。例えば、図示するように、第１のグループのデータライン１００８ａ～ｄはＹ方向に延在し、第２のグループのデータライン１００９ａ～ｃはＸ方向に延在する。この実施形態では、データライン１００８ａ～ｄは第１層の導電体として形成され、データライン１００９ａ～ｃは第２層の導電体として形成される。
【0080】
図１０Ｃは、本発明によって構成されたキュービットアレイの他の実施形態を示す。この実施形態では、アレイは、異なる方向に延在する複数のグループのデータラインを含む。例えば、第１のグループのデータライン１００８ａ～ｄは、Ｘライン７０３ａ～ｆと同じ方向に延在する。第２のグループのデータライン１００９ａ～ｅは、Ｙライン７０４ａ～ｆと同じ方向に延在する。実施形態では、データライン１００８ａ～ｃは第１層の導電体によって形成され、データライン１００９ａ～ｅは第２層の導電体によって形成される。黒色点１０１６などの黒色点は、第１層の導電体ライン１００８ａ～ｃを制御ゲートに接続するコンタクト又はビアを表す。白色点１０１７などの白色点は、第２層の導電体ライン１００９ａ～ｅを制御ゲート７０７に接続するコンタクト又はビアを表す。開示されるキュービットアレイ構造体及び方法を用いることによって、高密度かつ高性能な量子コンピュータが実現可能となる。
【0081】
本発明の例示的実施形態を図示及び説明してきたが、当業者には、ここでの教示に基づいて例示的実施形態及びそれらのより広範な態様から逸脱することなく変更及び変形がなされ得ることが明らかとなる。したがって、添付の特許請求の範囲は、それらの範囲内において、本発明の例示的実施形態の真の主旨及び範囲内となるそのような全ての変更及び変形を包含するものである。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【国際調査報告】