特表 2023-520723 １つのクロックドメインから別のクロックドメインにデータを伝達するための回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-05-18

(54)【発明の名称】１つのクロックドメインから別のクロックドメインにデータを伝達するための回路

(51)【国際特許分類】

   H04L 7/00 20060101AFI20230511BHJP

【ＦＩ】

H04L7/00 120

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022561555

(86)(22)【出願日】2020-04-09

(85)【翻訳文提出日】2022-10-07

(86)【国際出願番号】 EP2020060143

(87)【国際公開番号】W WO2021204388

(87)【国際公開日】2021-10-14

(81)【指定国・地域】

(71)【出願人】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100109047

【弁理士】

【氏名又は名称】村田 雄祐

(74)【代理人】

【識別番号】100109081

【弁理士】

【氏名又は名称】三木 友由

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】ベールマン、アンドレアス

(72)【発明者】

【氏名】ミュッケ、マーティン

【テーマコード（参考）】

5K047

【Ｆターム（参考）】

5K047AA03

5K047GG08

5K047GG42

5K047MM33

5K047MM36

5K047MM38

5K047MM44

5K047MM45

5K047MM63

(57)【要約】

【解決手段】本発明は、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路に関し、この回路は、ソースクロック信号と遷移が同期したデータ信号を生成するように構成されたデジタル回路と、ソースクロック信号とターゲットクロック信号との間の位相関係を決定するように構成された位相比較器と、ソースクロック信号と遷移が同期したデータ信号を受信し、ターゲットクロック信号と遷移が同期した同期データ信号を提供するように構成されたデータ信号同期回路と、を備え、データ信号同期回路は、ソースクロック信号とターゲットクロック信号との間の決定された位相関係に基づいて、同期データ信号の提供を切り換えるよう構成されており、ソースクロック信号とターゲットクロック信号との間の決定された位相関係は、ソースクロック信号とターゲットクロック信号との間の所定の周波数関係である。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを１つのクロックドメインから別のクロックドメインに伝達するための回路であって、
ソースクロック信号と遷移が同期したデータ信号を生成し、そのようなデータを、ターゲットクロック信号と同期してデータ信号をサンプリングすることによって受信するように構成されたデジタル回路と、
前記ソースクロック信号と前記ターゲットクロック信号との間の位相関係を決定するように構成されている位相比較器と、
前記ソースクロック信号と遷移が同期したデータ信号を受信し、それに基づいて前記ターゲットクロック信号と遷移が同期した同期データ信号を提供するように構成されたデータ信号同期回路と、を備え、
前記データ信号同期回路は、前記ソースクロック信号と前記ターゲットクロック信号との間の前記決定された位相関係に基づいて、前記ターゲットクロック信号の立ち上がりエッジに応じた、前記データ信号のサンプリングに基づく前記同期データ信号の提供と、前記ターゲットクロック信号の立ち下がりエッジに応じた、前記データ信号のサンプリングに基づく前記同期データ信号の提供とを切り換えるよう構成されており、
前記ソースクロック信号と前記ターゲットクロック信号との間の前記決定された位相関係は、前記ソースクロック信号と前記ターゲットクロック信号との間の所定の周波数関係である、
回路。

【請求項2】

前記データ信号同期回路は、前記ソースクロック信号と前記ターゲットクロック信号との間の前記位相関係に関する情報に基づいて、
前記ソースクロック信号と時間的に同期している前記データ信号が、中間信号を取得するために、前記ターゲットクロック信号の第１のエッジタイプのエッジでサンプリングされ、前記中間信号が、前記ターゲットクロック信号と時間的に同期している前記同期データ信号を取得するために、前記ターゲットクロック信号の第２のエッジタイプのエッジでサンプリングされる第１のモード、および
前記ソースクロック信号と時間的に同期している前記データ信号が、前記ターゲットクロック信号と時間的に同期している前記同期データ信号を取得するために、前記ターゲットクロック信号の前記第２のエッジタイプのエッジでサンプリングされる第２のモード、
から選択するように構成されている、
請求項１に記載の回路。

【請求項3】

前記データ信号同期回路は、
前記データ信号を受信するように構成された第１のフリップフロップ回路であって、前記データ信号を第１のサンプリング位相でサンプリングして、サンプリングされた信号を取得するように構成されている第１のフリップフロップ回路と、
前記データ信号を受信するように構成され、前記サンプリングされた信号を受信するために前記第１のフリップフロップ回路に結合された信号セレクタであって、選択信号を取得するために前記受信した信号の１つを選択するように構成されている信号セレクタと、
前記選択信号を受信するために前記信号セレクタに結合された第２のフリップフロップ回路であって、前記選択信号を第２のサンプリング位相でサンプリングするように構成されている第２のフリップフロップ回路と、を備える、
請求項１または２に記載の回路。

【請求項4】

前記ソースクロック信号は、装置から提供され、または装置によって使用され、
前記デジタル回路は、アナログとデジタルとの間でデータを変換するように構成されたコンバータであり、
前記データ信号は、信号の前記アナログとデジタルとの変換をトリガするイネーブル信号である、
請求項１から３のいずれか一項に記載の回路。

【請求項5】

前記データ信号同期回路は、前記信号データを受信するためにデータソースに結合され、前記第２のフリップフロップ回路の出力信号または前記第２のフリップフロップ回路の出力信号の遅延版を受信するために前記第２のフリップフロップ回路に結合された、先入れ先出し回路をさらに備え、
前記先入れ先出し回路は、前記第２のフリップフロップ回路の前記出力信号に応じて、前記デジタル回路に信号データを提供する、
請求項３または４に記載の回路。

【請求項6】

前記先入れ先出し回路は、前記第２のフリップフロップ回路の前記出力信号を遅延させる遅延回路を介して、前記第２のフリップフロップ回路の出力に結合されている、
請求項５に記載の回路。

【請求項7】

前記信号セレクタは、マルチプレクサを有し、
前記マルチプレクサは、前記位相関係に関する情報に基づいて、入力信号の１つを選択する、
請求項３から６のいずれか一項に記載の回路。

【請求項8】

前記位相比較器は、位相－デジタルコンバータを有し、
前記位相－デジタルコンバータは、前記位相関係を決定するために前記ソースクロック信号と前記ターゲットクロック信号との間の位相差を測定するように構成されている、
請求項１から７のいずれか一項に記載の回路。

【請求項9】

前記回路は、発振器を備え、
前記発振器の出力信号は、前記ターゲットクロック信号として使用され、または、前記回路は、前記発振器の前記出力信号から前記ターゲットクロック信号を得るように構成されている、
請求項１から８のいずれか一項に記載の回路。

【請求項10】

前記回路は、前記ソースクロック信号および前記ターゲットクロック信号の周波数が所定の関係にあり、前記ソースクロック信号の位相と前記ターゲットクロック信号の位相との間に位相ロックがないように、前記ソースクロック信号および前記ターゲットクロック信号を共通の基準信号から得るように構成されている、
請求項１から９のいずれか一項に記載の回路。

【請求項11】

前記コンバータは、デジタル－アナログコンバータである、
請求項４から１０のいずれか一項に記載の回路。

【請求項12】

前記コンバータは、アナログ－デジタルコンバータである、
請求項４から１１のいずれか一項に記載の回路。

【請求項13】

被試験デバイスを試験するための試験装置であって、
請求項１から１２のいずれか一項に記載の回路を備える、
試験装置。

【請求項14】

前記試験装置は、前記ソースクロック信号に同期してテストフローを実行するように構成されている、
請求項１３に記載の試験装置。

【請求項15】

前記装置は、前記被試験デバイスから提供される信号値に基づいて、前記コンバータを使用して取得したアナログ信号を提供するように構成されている、および／または
プロセッサは、分数遅延フィルタリングを用いて、前記デジタル回路から取得されるデジタル化された被試験デバイス信号に基づいて提供されるデジタルデータを取得し、前記デジタルデータを評価するように構成されている、
請求項１４に記載の試験装置。

【請求項16】

１つのクロックドメインから別のクロックドメインへデータを伝達する方法であって、
デジタル回路によって使用されるソースクロック信号およびターゲットクロック信号を受信することと、
前記ソースクロック信号と前記ターゲットクロック信号との間の位相関係を決定することと、
データ信号を受信し、それに基づいて、同期したデータ信号を提供することと、
前記決定されたソースクロック信号とターゲットクロック信号との間の位相関係に基づいて、前記ターゲットクロック信号の立ち上がりエッジに応じた、前記データ信号のサンプリングに基づく前記同期したデータ信号の提供と、前記ターゲットクロック信号の立ち下がりエッジに応じた、前記データ信号のサンプリングに基づく前記同期したデータ信号の提供とを切り換えることと、を含み、
前記ソースクロック信号と前記ターゲットクロック信号との間の周波数関係は、所定値にロックされている、
方法。

【請求項17】

請求項１６に記載の方法を実行するためのコンピュータプログラムであって、
前記コンピュータプログラムは、コンピュータまたはマイクロコントローラ上で作動する、
コンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、１つのクロックドメインから別のクロックドメインへデータを伝達するための回路、被試験デバイスを試験する試験装置、および１つのクロックドメインから別のクロックドメインへデータを伝達するための方法に関する。

【背景技術】

【0002】

発明の背景
近年のシステムオンチップ（ＳｏＣ）デザインは、サイズおよび複雑さの課題に直面し続けているため、異なるＩ／Ｏインタフェースに複数の非同期クロックドメインが採用されるようになってきた。ＣＤＣ（Ｃｌｏｃｋ Ｄｏｍａｉｎ Ｃｒｏｓｓｉｎｇ）ベースのデザインは、１つのクロックが別のクロックと非同期であるか、または別のクロックと可変な位相関係を有するデザインである。非同期クロックドメイン間で信号を伝達すると、セットアップ時間およびホールド時間の違反につながる可能性がある。これらの違反は、信号のメタステーブルを引き起こす可能性がある。仮にシンクロナイザーによってメタステーブルを解消できたとしても、同期した信号の収束および不適切な同期プロトコルなど、誤った使い方をすれば、機能ＣＤＣのエラーにつながる可能性もある。このようなＳｏＣデザインの機能検証は、最も複雑で費用のかかる課題の一つである。

【発明の概要】

【0003】

１つのクロックドメイン内では、適切な静的タイミング解析（ＳＴＡ）により、クロックのセットアップ時間およびホールド時間内にデータが変化しないことが保証される。信号が１つのクロックドメインから別の非同期ドメインに渡される場合、データはいつでも変化する可能性があるため、メタステーブルを回避する方法は存在しない。

【0004】

ＣＤＣのエラーがデザインサイクルの初期に対処および検証されないため、多くのデザインでは、デザインサイクルの後半またはポストシリコン検証時に、初めて機能エラーが発生する。検証の妥当性および進捗を測るために、コードベースのカバレッジ、有限状態機械のカバレッジ、および機能的カバレッジなど、いくつかのカバレッジメトリクスが提案されている。しかしながら、これらのカバレッジメトリクスは、ＣＤＣの問題と直接的な関係がない。

【0005】

また、デバイスを試験するシステムでは、それは、ソースドメイン（ＳＹＮＣＣＬＫなど）のフリップフロップで駆動する信号、すなわち試験の開始信号（ＴＥＳＴ＿ＥＮなど）を持つ。この開始信号は、ＳＹＮＣＣＬＫと同じクロック周波数を持つが、ＳＹＮＣＣＬＫとの位相関係が不明なＦＩＦＯＣＬＫなどのターゲットクロックドメインに伝送されなければならない。試験中、ＳＹＮＣＣＬＫは、個々の試験実行ごとにオンおよびオフを繰り返す。つまり、試験ごとに位相関係が異なるため、ＳＴＡなどの静的な解決策では、位相変化に対応できず、クロックドメインの遷移を解決できない。

【0006】

上記の問題に対する最も一般的な解決策は、図１５に示すような２フリップフロップ回路による解決策である。図１５では、クロックドメインの遷移を挟んで受信した信号が、２クロックサイクルのタイムリーな曖昧さを持つという欠点がある。これは、キャプチャクロックエッジ周辺のセットアップ時間／ホールド時間ウィンドウで信号が変化するたびに発生する。この場合、信号の旧状態および新状態のどちらを取り込むのかが不明である。このランダム性の根本的な原因は、メタステーブルだけではない。ジッター、信号ノイズ、電源ノイズもこれに影響する。しかしながら結局のところ、これは、要求されたクロックサイクル通りに試験を開始できないことを意味する。

【0007】

この曖昧さを取り除く解決策は、たとえば図１５に示すように、受信クロックドメインのセットアップ時間およびホールド時間の基準を満たすように、２つのクロックドメインの一方を位相（周波数ではない）でシフトさせるＰＬＬを使用することである。この欠点は、ＰＬＬのセトリング時間が非常に長く（数ミリ秒）、クロックドメインの交差ごとに１つのＰＬＬが必要になることである。高速な試験では、これは受け入れられない。

【0008】

クロックドメインクロスを正確に検証するためには、信号のサンプリング時の曖昧さを回避する必要がある。この曖昧さは、信号がＦＦを取り込む際にセットアップ／ホールド基準に違反するたびに発生する。この場合、メタスタビリティが発生し、どのようなロジックレベルが取り込まれるのかが予測できなくなる。この不確実性は、１クロックサイクルの間続く。その結果、２クロックサイクルの取り込まれた信号のタイムリーな曖昧さがもたらされる。

【0009】

１つのクロックドメインから別のクロックドメインにデータを伝達する従来の回路、たとえば図１６に図として示した回路および図１７に示した回路では、ＳＹＮＣＣＬＫの位相が変わるごとに再同期する必要がある。すなわち、新たな試験の実行のたびに同期／再同期を行うには、１ｍｓ程度のＰＬＬ設定時間が必要である。最初の入力データが波形の始まりとなるため、データインタフェースでは厳密なタイミングが要求される。すなわち、図１５に示すように、ＦＦ１がイネーブル遷移を決定し、位相検出器ＰＤが既知の位相整列を保証する。クロック３は、クロック１を遅延させたもの（ｎ＝１）、またはクロック１の倍数（ｎ＞１）である。

【0010】

このため、本発明の目的は、これらの欠点を回避し、それゆえ、正確なタイミングで１つのクロックドメインから別のクロックドメインにデータを伝達するための回路のための改良された構想を提供することにある。

【0011】

この目的は、請求項１に係る１つのクロックドメインから別のクロックドメインにデータを伝達するための回路、本願の請求項１３に係る回路を備える被試験デバイスの試験装置、および請求項１６に係る１つのクロックドメインから別のクロックドメインにデータを伝達するための方法によって解決される。

【0012】

本発明のいくつかの実施形態は、本発明の方法のステップを実行するためのコンピュータプログラムも提供する。

【0013】

発明の概要
本願の第１の態様によれば、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路であって、この回路は、デジタル回路、位相比較器およびデータ信号同期回路を備える。デジタル回路は、たとえば、時間的に等間隔に配置された時間グリッド上のサンプル時間に関連付けられた入力データ値に基づいて、データを出力するタイミングを示すクロック信号であるソースクロック信号と遷移が同期したデータ信号を生成し、そのようなデータを、たとえば提供されたデータを受信するタイミングを示すクロック信号であるターゲットクロック信号と同期してデータ信号をサンプリングすることによって、受信するように構成されている。位相比較器は、たとえば、同期クロック信号を受信するためにプロセッサに結合され、コンバータクロック信号を受信するためにコンバータに結合される。ここで、位相比較器は、ソースクロック信号とターゲットクロック信号との間の位相関係を決定するように構成されている。すなわち、位相比較器は、同期クロック信号とコンバータクロック信号との間の立ち上がりエッジまたは立ち下がりエッジのタイミングの比較を行い、それによって信号間の位相比較を行う。データ信号同期回路は、たとえば、第１のフリップフロップＦＦ、セレクタ、および第２のフリップフロップＦＦを備え、ソースクロック信号と遷移が同期した同期クロック信号と同期して提供されるデータ信号を受信し、それに基づいてターゲットクロック信号と遷移が同期した同期データ信号を提供するように構成されている。ここで、データ信号同期回路は、ソースクロック信号とターゲットクロック信号との間の決定された位相関係に基づいて、ターゲットクロック信号の立ち上がりエッジに応じた、データ信号のサンプリングに基づく同期データ信号の提供と、ターゲットクロック信号の立ち下がりエッジに応じた、データ信号のサンプリングに基づく同期データ信号の提供とを切り替えるように構成されている。ここで、ソースクロック信号とターゲットクロック信号との間には、たとえば、所定値でロックされた所定の周波数関係がある。

【0014】

本願の実施形態によれば、データ信号同期回路は、ソースクロック信号とターゲットクロック信号との間の位相関係に関する情報に基づいて、第１のモードおよび第２のモードから選択するように構成される。第１のモードでは、ソースクロック信号と時間的に同期しているデータ信号が、中間信号を取得するために、ターゲットクロック信号の第１のエッジタイプのエッジ（たとえば立ち下がりエッジ）でサンプリングされ、その中間信号が、ターゲットクロック信号と時間的に同期している同期データ信号を取得するために、ターゲットクロック信号の第２のエッジタイプのエッジ（たとえば、立ち上がりエッジ）でサンプリングされる。第２のモードでは、ターゲットクロック信号と時間的に同期している同期データ信号を取得するために、ソースクロック信号と時間的に同期しているデータ信号が、ターゲットクロック信号の第２のエッジタイプのエッジ（たとえば、立ち上がりエッジ）でサンプリングされる。

【0015】

本願の実施形態によれば、データ信号同期回路は、第１のフリップフロップ回路、信号セレクタおよび第２のフリップフロップ回路を備える。第１のフリップフロップ回路は、たとえば、コンバータクロック信号と異なるクロックドメイン上のテスト信号であり、信号データの出力タイミングを揃えるためにプロセッサから提供されるデータ信号を受信するように構成されている。第１のフリップフロップ回路は、たとえば、位相関係が同期クロック信号とコンバータクロック信号と間の位相差の値が第１の所定の範囲にあることを示すとき（たとえば所定値よりも小さい）、第１のサンプリング位相でデータ信号のサンプリングするように構成されている。位相差がメタスタビリティをもたらす潜在的なリスクを有する場合、イネーブル信号をサンプリングする位相は、サンプリングされた信号を取得するために、サンプリング時間インスタンスを同期クロック信号のクロックエッジから遠ざけるように反転される。信号セレクタは、データ信号を受け取るように構成され、サンプリングされた信号を受け取るために、第１のフリップフロップ回路に結合されている。信号セレクタは、選択信号を受信するために、たとえば位相関係に基づいて、受信信号の１つを選択するように構成される。第２のフリップフロップ回路は、選択信号を受信するために信号セレクタに結合される。ここで、第２のフリップフロップ回路は、たとえば位相関係が第２の所定の範囲にあるとき、選択信号（たとえばデータ信号）またはサンプリングされた信号を、第２のサンプリング位相でサンプリングするように構成されている。第２の所定の範囲は、第１の所定の範囲とは異なり、典型的には、第１の所定の範囲と重ならない。また、第２の所定の範囲は、たとえば、同期クロック信号とコンバータクロック信号との間の位相差の値が所定値よりも大きいことを示してよい。この場合、サンプリングされた信号のエッジは、コンバータクロック信号と同期する。すなわち、信号の出力タイミングは、揃えられ、したがって、クロック信号の立ち上がりタイミングを合わせる必要がない。

【0016】

本願の実施形態によれば、ソースクロック信号が、デバイスから提供されるか、またはデバイスによって使用され、たとえばプロセッサ、またはメモリ、またはループバックインターフェースなどから提供される。ここで、デジタル回路は、アナログとデジタルとの間で、たとえばデジタル表現とアナログ表現との間で、たとえばデジタル表現からアナログ表現へ、またはアナログ表現からデジタル表現へデータを変換するように構成されたコンバータである。データ信号は、信号のアナログ－デジタル変換をトリガするイネーブル信号であり、すなわちイネーブル信号が、同期クロック信号と同期して提供される。

【0017】

本願の実施形態によれば、データ信号同期回路は、先入れ先出し回路をさらに有する。先入れ先出し回路は、信号データを受信するためにデータソース（たとえばデジタル信号プロセッサ）に結合され、第２のフリップフロップの出力信号または第２のフリップフロップ回路の出力信号の遅延版（たとえばコンバータの信号データの出力タイミングを示すもの）を受信するために、イネーブル信号とコンバータクロック信号との間の位相差に基づいて遅延時間を計算する第２のフリップフロップ回路と結合されている。ここで、先入れ先出し回路は、第２のフリップフロップ回路の出力信号に応じて、信号データをコンバータに提供する。

【0018】

本願の実施形態によれば、先入れ先出し回路は、たとえば変換データクロック信号にしたがって、第２のフリップフロップ回路の出力信号を遅延させる遅延回路を介して、第２のフリップフロップ回路の出力に結合される。さらに、セレクタは、マルチプレクサを有し、マルチプレクサは、位相関係に関する情報に基づいて入力信号の１つを選択する。

【0019】

本願の実施形態によれば、位相比較器は、位相－デジタルコンバータを有し、位相－デジタルコンバータは、位相関係を決定するために、ソースクロック信号とターゲットクロック信号との間の位相差を測定するように構成される。さらに、回路は、発振器を備え、発振器の出力信号は、ターゲットクロック信号として使用されるか、または回路が発振器の出力信号からターゲットクロック信号を得るように構成されている。

【0020】

本願の実施形態によれば、回路は、ソースクロック信号の周波数とターゲットクロック信号の周波数とが所定の関係にある（たとえば所定の関係になるように規制される）ように、ソースクロック信号の位相とターゲットクロック信号の位相との間に位相ロックがない（たとえば同期クロック信号と変換クロック信号との位相が互いに自由に浮く）ように、ソースクロック信号とターゲットクロック信号とを共通の基準信号から得るように構成されている。さらに、コンバータは、デジタル－アナログコンバータまたはアナログ－デジタルコンバータである。

【0021】

本願の第２の態様は、被試験デバイスを試験するための試験装置であって、本願に係る回路を備える試験装置である。本願の実施形態によれば、試験装置は、たとえばテストフローを開始するために、たとえば、ソースクロック信号と同期して、被試験デバイスに信号を提供し、被試験デバイスから受信した信号を評価する複数のチャネルモジュールを用いたテストフローを実行するように構成されている。

【0022】

本願の実施形態によれば、試験装置は、装置によって被試験デバイスに提供される信号値に基づいて、コンバータを用いて取得されたアナログ信号を被試験デバイスに提供し、たとえばそれによって被試験デバイスを刺激するように構成されており、および／または、装置は、デジタル回路から分数遅延フィルタリングを用いて取得されるデジタル化した被試験デバイス信号に基づいて、たとえばデータソース（すなわち、デジタル信号プロセッサ）によって提供されるデジタルデータを取得し、たとえば被試験デバイスを特徴づけるために、そのデジタルデータを評価するように構成されている。

【0023】

本願の第３の態様によれば、１つのクロックドメインから別のクロックドメインにデータを伝達するための方法であって、その方法は、装置から、または装置によって使用されるソースクロック信号と、デジタル回路によって使用されるターゲットクロック信号とを受信することと、ソースクロック信号とターゲットクロック信号との間の位相関係を決定することと、デバイスからデータ信号を受信することと、それに基づいて同期データ信号を提供することと、ソースクロック信号とターゲットクロック信号との間の決定された位相関係に基づいて、ターゲットクロック信号の立ち上がりエッジに応じたデータ信号のサンプリングに基づく同期データ信号の提供と、ターゲットクロック信号の立ち下がりエッジに応じたデータ信号のサンプリングに基づく同期データ信号の提供とを切り替えることと、を含み、ソースクロック信号とターゲットクロック信号との間の周波数関係は、所定値にロックされている。

【0024】

本願の第４の態様によれば、コンピュータプログラムが提供され、このコンピュータプログラムは、コンピュータまたはマイクロコントローラ上で実行されるとき、上述した方法がコンピュータプログラムによって実施されるように構成される。

【図面の簡単な説明】

【0025】

以下では、本願の実施形態について、図面を参照しながら、より詳細に説明する。

【図1】図１は、本願の第１の実施形態に係る、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路の模式的なブロック図を示す。

【図2】図２は、本願の第１の実施形態に係る位相比較器の模式的なタイミング図を示す。

【図3】図３は、本願発明の構想にしたがう図２による位相比較器の模式的なブロック図を示す。

【図4】図４は、本願発明の第２の実施形態に係る、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路のブロック図を示す。

【図5】図５は、本願発明の第３の実施形態に係る、被試験デバイスを試験するための試験装置を示す模式的なブロック図を示す。

【図6】図６は、曖昧さがない場合の正常な再同期処理を説明するための模式的なタイミング図を示す。

【図7】図７は、本願発明の第３実施形態に係る模式的なタイミング図を示す。

【図8】図８は、本願の一実施形態で実装され得る処理ブロックの動作を示す模式図を示す。

【図9】図９は、図８の模式図に示される動作例１の模式的なタイミングチャートを示す。

【図10】図１０は、図８の模式図に示された動作例２の模式的なタイミングチャートを示す。

【図11】図１１は、図８の模式図に示された動作例３の模式的なタイミングチャートを示す。

【図12】図１２は、図８の模式図に示された３つのケースの全ての動作範囲を示す模式図を示す。

【図13】図１３は、本願の発明概念の第４の実施形態に係る、１つのクロックドメインから別のクロックドメインへデータを伝達する方法のステップを示すフローチャートを示す。

【図14】図１４は、本願発明の変更実施形態に係る、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路の模式的なブロック図を示す。

【図15】図１５は、従来技術の一例に係る模式的なブロック図および模式的なタイミングチャートを示す。

【図16】図１６は、曖昧さを回避するための先行技術の例に係る模式的なブロックを示す。

【図17】図１７は、先行技術に係る模式的なタイミング図を示す。

【発明を実施するための形態】

【0026】

以下の記載は、限定するためではなく説明のために、特定の実施形態、手順、技術などの具体的な詳細を説明する。これらの具体的な詳細とは別に、他の実施形態が採用され得ることは、当業者には理解されよう。たとえば、以下の説明は、非限定的で例示的な用途を用いて促進されるが、本技術は、任意のタイプのコンバータに採用されてよい。いくつかの例では、不要な詳細で説明を不明瞭にしないように、周知の方法、インターフェース、回路および装置の詳細な説明は省略する。

【0027】

以下の説明において、同一または同等の機能を持つ同一または同様の要素は、同一または同等の参照符号で示される。

【0028】

図１は、本発明の第１の実施形態に係るクロックドメインから別のクロックドメインにデータを伝達するための回路の概略ブロック図である。回路１００は、デジタル回路４、位相比較器（ＰＤＣ）６およびデータ信号同期回路８を備える。

【0029】

デジタル回路４、すなわち別のクロックドメインは、ＰＤＣ６に結合され、ＰＤＣ６にターゲットクロック信号を供給する。さらに、デジタル回路４は、データ信号同期回路８に結合され、同期データ信号を受信する。すなわち、デジタル回路４は、ソースクロック信号と遷移が同期しているデータ信号を生成し、そのようなデータを、ターゲットクロック信号に同期してデータをサンプリングすることによって受信するように構成されている。デジタル回路は、コンバータ、すなわち、デジタル－アナログコンバータまたはアナログ－デジタルコンバータであってよい。

【0030】

ＰＤＣ６は、ターゲットクロック信号、たとえばデジタル回路４がコンバータである場合にはコンバータクロック信号を受信し、ソースクロック信号、たとえば１つのクロックドメインから時間的に等間隔な時間グリッド上のサンプル時刻に関連する入力データ値に基づくデータの出力タイミングを示すためのクロック信号である同期クロック信号、を受信するように、デジタル回路４に結合される。ＰＤＣ６は、ソースクロック信号（たとえば同期クロック信号）と、ターゲットクロック信号（たとえばコンバータクロック信号）との間の立ち上がりエッジまたは立ち下がりエッジのタイミングの比較を行うことにより、信号間の位相比較を行うように構成される。すなわち、回路１００は、同期クロック信号とコンバータクロック信号との間の位相関係に関する情報に基づいて、第１のモードおよび第２のモードから選択するように構成されている。第１のモードでは、同期クロック信号と時間的に同期しているデジタルとアナログとの間のデータの変換をトリガするイネーブル信号は、コンバータクロック信号の第１のエッジタイプのエッジ、たとえば立ち下がりエッジで中間信号を取得するためにサンプリングされ、中間信号は、コンバータクロック信号の第２のエッジタイプのエッジ、たとえば立ち上がりエッジで、コンバータクロック信号と時間的に同期しているイネーブル信号を取得するためにサンプリングされる。第２のモードでは、同期クロック信号と時間的に同期しているデジタルとアナログとの間のデータの変換をトリガするイネーブル信号は、コンバータクロックと時間的に同期しているイネーブル信号を取得するために、コンバータクロック信号の第２のエッジタイプのエッジでサンプリングされる。

【0031】

以上のように、ＰＤＣ６は、たとえば、同期クロック信号とコンバータクロック信号との間の位相差を検出する。さらに、ＰＤＣ６は、位相－デジタルコンバータを備え、位相－デジタルコンバータは、位相関係を決定するために、同期クロック信号とコンバータクロック信号との間の位相差を測定するように構成される。

【0032】

データ信号同期回路８は、位相関係に関する情報、たとえば同期クロック信号とターゲットクロック信号との間の位相差を受信するように、ＰＤＣ６に結合され、ソースクロック信号と遷移が同期しているソースクロック信号と同期して提供されるデータ信号を受信し、それに基づいてターゲットクロック信号と遷移が同期しているデータ信号を提供するように構成される。さらに、データ信号同期回路８は、ソースクロック信号とターゲットクロック信号との間の決定された位相関係に基づいて、ターゲットクロック信号の立ち上がりエッジに応じたデータ信号のサンプリングに基づく同期データ信号の提供と、ターゲットクロック信号の立ち下がりエッジに応じたデータ信号のサンプリングに基づく同期データ信号の提供とを切り替えるよう構成されている。

【0033】

図２は、ＰＤＣ６の概略タイミング図を示し、図３は、ＰＤＣ６の概略ブロック図を示す。図２および図３に示すように、ＰＤＣ６には、基準クロック信号ＲＥＦＣＬＫ／ＲＥＦ＿ＣＬＫと、測定クロック信号ＭＥＡＳＣＬＫ／ＭＥＡＳ＿ＣＬＫとが提供される。そして、ＰＤＣ６は、ＲＥＦ＿ＣＬＫの立ち上がりエッジ、すなわち基準クロック信号の立ち上がりエッジからＭＥＡＳ＿ＣＬＫの立ち上がりエッジ、すなわち測定クロック信号の立ち上がりエッジまでの遅延をもたらす。上述したように、ＰＤＣ６は、ＭＥＡＳＣＬＫとＲＥＦＣＬＫとの間の位相差を決定する。この位相差は、位相＝遅延／周期として計算できる。遅延時間は、両クロックエッジの絶対時間差である。したがって、デジタルシグナルプロセッサ（ＤＳＰ）の分数機能が使用される場合、ＰＤＣ６は正確でなければならない。データ信号を取り込むためにどちらのクロックエッジを使用するか、という単純な判断では、ＰＤＣの精度は必ずしも高くない。

【0034】

本発明の第１の実施形態によれば、１つのクロック領域、たとえばデータ信号を提供するように構成された装置、すなわちプロセッサ、メモリまたはループバックインターフェースと、別のクロック領域、たとえばデジタル回路４との間の位相差が、ＰＤＣ６によって測定される。さらに、データ信号同期回路８は、決定された位相差に基づいて、ターゲット信号の立ち上がりエッジに基づく場合とターゲット信号の立ち下がりエッジに基づく場合との間で、同期データ信号の提供を切り換えることができる。したがって、位相の曖昧さに起因するサイクルスリップを回避し、データ信号を正しく、正確なタイミングで伝達することが可能となる。

【0035】

また、ＰＤＣ６の測定では、１～１０マイクロ秒といった短時間で測定が完了する。これとは逆に、公知技術におけるＰＬＬ法の場合、ＰＬＬのセトリングをより長く、たとえば１ミリ秒待つ必要がある。したがって、回路１００は、より高速に実行することが可能である。

【0036】

図４は、本発明の第２の実施形態に係る、１つのクロックドメインから別のクロックドメインにデータを伝達するための回路のブロック図である。第１の実施形態との相違点は、装置２であり、すなわち、第２の実施形態による回路２００は、ソースクロック信号を提供または使用するように構成された装置２をさらに備える。したがって、装置２は、ソースクロック信号を提供するためにＰＤＣ６に結合され、データ信号を提供するためにデータ信号同期回路８に結合される。回路２００のその他の構成は、回路１００と同様であり、不要な重複説明を避けるため、さらなる説明を省略する。

【0037】

回路１００、２００は、発振器（たとえば電圧制御される表面弾性波発振器）を含んでよく、発振器の出力信号がコンバータクロック信号として使用され、または回路が発振器の出力信号からコンバータクロック信号を取得するように構成される。この回路は、同期クロック信号の周波数とコンバータクロック信号の周波数とが所定の関係にあるように、共通の基準信号から同期クロック信号およびコンバータクロック信号を取得するように構成される。

【0038】

図５は、本発明の第３の実施形態に係る概略ブロック図である。本発明に係る回路を備えるデジタル回路（ＤＡＣ）４の出力に接続される被試験デバイス５を試験するための試験装置が示されている。図５に示すように、データ信号同期回路８は、第１のフリップフロップ回路（ＦＦ）１０と、信号セレクタ（たとえばマルチプレクサ１２）と、第２のフリップフロップ回路（ＦＦ）１４と、先入れ先出し回路（ＦＩＦＯ）１６とを備える。ＦＩＦＯ１６は、信号データを受け取るためにデータソース、たとえばデジタル信号プロセッサに結合され、ＦＦ１４の出力信号をプログラム可能な目標クロック信号サイクル数だけ遅延させるために用いられる追加の遅延回路（「遅延 Ｎ」）を介して、第２のＦＦ１４に結合される。クロックサイクル数は、ＦＩＦＯのイネーブル信号ＲＥＡＤ＿ＥＮが、ＦＩＦＯに十分なデータがあり、被試験デバイスがＤＡＣを介してそのデータを受信することになっている正しい時点で正確にアクティブになるように選択される。ここで、ＦＩＦＯ１６は、遅延回路の出力信号ＲＥＡＤ＿ＥＮに応答してコンバータに信号データを提供する。

【0039】

第１のＦＦ１０は、データ信号ＴＥＳＴ＿ＥＮを受信するために、装置２、たとえばプロセッサ、メモリまたはループバックインターフェースに結合される。ＴＥＳＴ＿ＥＮは、たとえば、異なるソースクロック領域ＳＹＮＣＣＬＫ上のターゲットクロック信号ＦＩＦＯＣＬＫとしてのテスト信号であり、信号データの出力タイミングを整合させるために装置から提供される。ここで、ＦＦ１０は、位相関係が、ソースクロック信号とターゲットクロック信号との位相差の値が第１の所定の範囲にあり、たとえば所定の値よりも低いことを示すとき、第１のサンプリング位相でデータ信号をサンプリングするように構成される。たとえば位相差がメタスタビリティを引き起こす潜在的な危険性を持つ場合、データ信号のサンプリングの位相は、サンプリングされた信号を取得するために、サンプリング時間インスタンスをソースクロック信号のクロックエッジから遠ざけるように反転される。ソースクロックドメインＳＹＮＣＣＬＫとターゲットクロックドメインＦＩＦＯＣＬＫとの間の位相関係に関する情報は、位相－デジタルコンバータ（ＰＤＣ）６によって測定される。

【0040】

信号セレクタ、すなわちマルチプレクサ１２は、データ信号ＴＥＳＴ＿ＥＮを受信するために装置２に結合され、サンプリングされた信号を受信するために第１のＦＦ１０に結合され、マルチプレクサ１２は、たとえば位相関係に基づいて受信信号の１つを選択し、選択信号ＥＮ＿ＳＹＮＣを取得するように構成される。マルチプレクサ１２は、位相関係に関する情報に基づいて、入力信号のうちの１つを選択する。

【0041】

第２のＦＦ１４は、選択信号ＥＮ＿ＳＹＮＣを受信するためにマルチプレクサ１２に結合される。ここで、第２のＦＦ１４は、位相関係が第２の所定範囲であるとき、第２のサンプリング位相でデータ信号ＴＥＳＴ＿ＥＮをサンプリングするよう構成される。第２の所定範囲は、第１の所定範囲と異なり、典型的には第１の所定範囲と重ならず、たとえば、同期クロック信号とコンバータクロック信号との位相差の値が所定の値よりも大きいことを示してよい。この場合、サンプリングされた信号のエッジは、コンバータクロック信号と同期している、すなわち、信号の出力タイミングが揃っているため、クロック信号の立ち上がりタイミングを揃える必要がない。

【0042】

図６は、曖昧さがない場合の通常の再同期処理を説明するための模式的なタイミング図を示す。図６に示すように、テストが開始されると、ソースクロック信号（ＳＹＮＣＣＬＫ）、データ信号およびＴＥＳＴ＿ＥＮが同期され、ターゲットクロック信号（ＦＩＦＯＣＬＫ）、同期データ信号（ＥＮ＿ＳＹＮＣＥＤ）が同期される。この例では、ソースクロック信号の立ち上がりエッジとターゲットクロック信号の立ち上がりエッジとが離れている。この例では、マルチプレクサ１２は、フリップフロップ１０をバイパスして、ＴＥＳＴ＿ＥＮを選択信号（ＥＮ＿ＳＹＮＣ）のソースとして直接使用するように切り替えられることになる。ソースクロック信号およびターゲットクロック信号の立ち上がりエッジが離れているので、フリップフロップ１４によるＥＮ＿ＳＹＮＣ信号の取り込みに曖昧さはなくなる。デジタル回路（コンバータ）４は、正しいタイミングでデータ信号を受信できる。

【0043】

図７は、本発明の第３の実施形態に係る模式的なタイミング図を示す。図６との相違点は、ソースクロック信号（ＳＹＮＣＣＬＫ）およびターゲットクロック信号（ＦＩＦＯＣＬＫ）のクロックエッジが互いに非常に接近している点である。図７に示すように、波形の始まりはデータ信号（ＴＥＳＴ＿ＥＮ）によって決まるため、参照番号３０で示すように、ソースクロック信号（ＳＹＮＣＣＬＫ）の立ち上がりエッジをデータ信号（ＴＥＳＴ＿ＥＮ）の立ち上がりエッジと一致させることが可能である。この場合、ソースクロック信号の立ち上がりエッジおよびデータ信号の立ち上がりエッジは、非常に近い。この場合、ターゲットクロック信号の立ち上がりエッジでＴＥＳＴ＿ＥＮ信号を取り込むと、キャプチャフリップフロップのセットアップ／ホールド基準に違反し、ターゲットクロック信号のどのクロックサイクルでＴＥＳＴ＿ＥＮ信号が取り込まれるのかが不明確になるため、曖昧さが発生する。この状況を打開するために、信号ＴＥＳＴ＿ＥＮは、信号ＥＮ＿ＳＹＮＣを生成するＮ＿ＦＩＦＯＣＬＫの立ち上がりエッジでデータを取り込む（ＦＩＦＯＣＬＫの立ち下がりエッジで取り込むのと同じ）、第１のフリップフロップ１０で取り込まれる。次に、第２のフリップフロップ１４がＦＩＦＯＣＬＫの立ち上がりエッジでＥＮ＿ＳＹＮＣを取り込み、信号ＥＮ＿ＳＹＮＣＥＤを生成する。同期データ信号（ＥＮ＿ＳＹＮＣＥＤ）は、常にターゲットクロック信号の立ち上がりエッジに応答している。反転したターゲットクロック信号Ｎ＿ＦＩＦＯＣＬＫで取り込まれた信号に切り替えることによって、曖昧さ、すなわちデータ信号（ＴＥＳＴ＿ＥＮ）をサンプリングする際の曖昧さを回避できる。したがって、正しいタイミングでデジタル回路にデータ信号を提供することが可能である。

【0044】

以上のように、データ信号であるＴＥＳＴ＿ＥＮ信号によって波形の開始が決定されるため、データインタフェースにおけるタイミング要件が比較的緩和される。

【0045】

図８は、図１４に示した本願の実施形態において実施し得る処理ブロックの動作の判定図である。このブロックは、ＰＤＣ（たとえば、ＰＤＣ６）から測定された位相値を取得し、どの動作ケースが関連するかを決定し、それに応じてｅｄｇｅ＿ｓｅｌｅｃｔおよびｄｅｌａｙ＿ｓｅｌｅｃｔを適用する機能を有する。

【0046】

図９は、図１４に示す模式図および図８の判定図において示される動作ケース１の模式的なタイミングチャートである。動作ケース１は、信号ｅｎ＿ｒが曖昧さを示すケースを示している。また、動作ケース１は、以下の基準を有する。
０≦位相＜０．２５、
ｅｄｇｅ＿ｓｅｌｅｃｔ＝ｆａｌｌ（１）、および
ｄｅｌａｙ＿ｓｅｌｅｃｔ＝ｎｏ（０）。

【0047】

図１０は、図１４に示した模式図および図８の判定図において示される動作ケース２の模式的なタイミングチャートである。動作ケース２は、信号ｅｎ＿ｆが曖昧さを示すケースを示している。また、動作ケース２は、以下の基準を有する。
０．２５≦位相＜０．７５
ｅｄｇｅ＿ｓｅｌｅｃｔ＝ｒｉｓｅ（０）
ｄｅｌａｙ＿ｓｅｌｅｃｔ＝ｎｏ（０）

【0048】

図１１は、図１４に示した模式図および図８の判定図において示される動作ケース３の模式的なタイミングチャートである。動作ケース３は、信号ｅｎ＿ｒが曖昧さを示すケースであり、追加の遅延が適用される。また、動作ケース３は、以下の基準を有する。
０．７５≦ｐｈａｓｅ＜１
ｅｄｇｅ＿ｓｅｌｅｃｔ＝ｆａｌｌ（１）
ｄｅｌａｙ＿ｓｅｌｅｃｔ＝ｙｅｓ（１）

【0049】

図１２は、図１４に示した模式図および図８の判定図に示した３つのケース全ての動作範囲を示す模式図である。図１２に示すように、同期信号ｆｉｆｏ＿ｅｎの立ち上がりエッジは、ソース信号ｆｉｆｏｅｎ＿ｓの立ち上がりエッジから１および２クリックサイクルの後に生じる。したがって、ケース１～３のそれぞれの曖昧さが効果的に回避される。

【0050】

図１３は、本発明の第４実施形態に係る１つのクロックドメインから別のクロックドメインにデータを伝達するための方法のステップを示すフローチャートである。

【0051】

まず、デジタル回路によって使用されるソースクロック信号およびターゲットクロック信号を受信する（Ｓ１０）。すなわち、位相比較器、すなわちたとえば図１に示すＰＤＣ６が、デジタル回路、すなわちたとえば図１または図２のデジタル回路４から、ソースクロック信号およびターゲットクロック信号を受信する。同期クロックは、プロセッサ、メモリ、またはループバックインターフェースから提供されてもよい。

【0052】

次に、ソースクロック信号とターゲットクロック信号との間の位相関係を決定し（Ｓ１２）、装置からデータ信号を受信する（Ｓ１４）。すなわち、データ信号同期回路、たとえば図１または図２のデータ信号同期回路８において、ソースクロック信号と遷移が同期しているデータ信号を受信する。

【0053】

そして、ソースクロック信号とターゲットクロック信号との間の決定された位相関係に基づいて、ターゲットクロック信号（たとえばＦＩＦＯＣＬＫ）の立ち上がりエッジに応じた、データ信号（たとえばＴＥＳＴ＿ＥＮ）のサンプリングに基づく同期データ信号（たとえばＥＮ＿ＳＹＮＣＥＤ）の提供と、ターゲットクロック信号（ＦＩＦＯＣＬＫ）の立ち下がりエッジに応じた、データ信号（ＴＥＳＴ＿ＥＮ）のサンプリングに基づく同期データ信号（ＥＮ＿ＳＹＮＣＥＤ）の提供とを切り替える（Ｓ１６）。すなわち、データ信号同期回路は、サンプリングタイプ、たとえば、図７に示すように、立ち上がりエッジでサンプリングするか、立ち下がりエッジでサンプリングするかを選択する。ソースクロック信号とターゲットクロック信号との間の周波数関係は、所定値でロックされる。そして、それに基づく同期データ信号、たとえば選択された提供を有する同期データ信号（たとえばＥＮ＿ＳＹＮＣＥＤ）が、ＦＩＦＯ１６を介してデジタル回路４に提供される（Ｓ１８）。

【0054】

本願の第４の態様によれば、コンピュータプログラムが提供され、このコンピュータプログラムは、コンピュータまたはマイクロコントローラ上で実行されるとき、上述した方法がコンピュータプログラムによって実行されるように、上述した方法が実施されるように構成されている。

【0055】

図１４は、開示された実施形態の変更例の模式図である。上述したように、本願発明の実施形態では、ＰＤＣを用いて両クロックドメインの位相差を測定し、受信クロックの立ち上がりまたは立ち下がりのいずれかのエッジでＴＥＳＴ＿ＥＮ信号を取り込むことが可能な特殊な受信回路を用いることにより、曖昧さの問題を解決している。制御ロジックは、どちらのエッジが適切かを決定する。これにより、図１４に示すように、どちらのクロックが信号を取り込んでいるかを正確に判断できるため、テスト開始のための２クロックサイクルの曖昧さを回避できる。

【0056】

いくつかの態様を装置の文脈で説明してきたが、これらの態様は、対応する方法の説明も表すことは明らかであり、ブロックまたは装置が、方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップの文脈で説明された態様は、対応するブロックまたは項目または対応する装置の特徴の説明も表す。方法ステップのいくつかまたはすべては、たとえばマイクロプロセッサ、プログラマブルコンピュータ、または電子回路のようなハードウェア装置によって（またはそれを使用して）実行されてよい。いくつかの実施形態では、最も重要な方法ステップの１つまたはそれ以上が、そのような装置によって実行されてよい。

【0057】

本発明のデータストリームは、デジタル記憶媒体に格納でき、また、インターネットなど、無線伝送媒体および有線伝送媒体などの伝送媒体で伝送できる。

【0058】

特定の実装要件に応じて、本願の実施形態は、ハードウェアで実装することも、ソフトウェアで実装することも可能である。実装は、デジタル記憶媒体、たとえばフロッピー（登録商標）ディスク、ＤＶＤ、Ｂｌｕ－Ｒａｙ（登録商標）、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはＦＬＡＳＨ（登録商標）メモリであって、その上に格納された電子的に読み取り可能な制御信号を有し、それぞれの方法が実行されるようにプログラム可能なコンピュータシステムと協力する（または協力できる）ものを用いて行うことが可能である。したがって、デジタル記憶媒体は、コンピュータ可読であってよい。

【0059】

本発明に係るいくつかの実施形態は、電子的に読み取り可能な制御信号を有するデータキャリアであって、本明細書に記載の方法の１つが実行されるような、プログラム可能なコンピュータシステムと協力することが可能であるデータキャリアを備える。

【0060】

一般に、本願の実施形態は、プログラムコードを有するコンピュータプログラム製品として実装でき、そのプログラムコードは、コンピュータプログラム製品がコンピュータ上で実行されるときに、方法の１つを実行するために動作可能である。プログラムコードは、たとえば、機械可読のキャリア上に格納されてもよい。

【0061】

他の実施形態は、機械可読担体に格納された、本明細書に記載の方法の１つを実行するためのコンピュータプログラムを有する。

【0062】

換言すれば、本発明に係る方法の一実施形態は、したがって、コンピュータプログラムがコンピュータ上で実行される場合に、本明細書に記載の方法の１つを実行するためのプログラムコードを有するコンピュータプログラムである。

【0063】

したがって、本発明の方法のさらなる実施形態は、本明細書に記載の方法の１つを実行するためのコンピュータプログラムをその上に記録して含むデータキャリア（またはデジタル記憶媒体、またはコンピュータ読み取り可能な媒体）である。データキャリア、デジタル記憶媒体、または記録媒体は、典型的には、有形および／または非一過性である。

【0064】

したがって、本発明の方法のさらなる実施形態は、本明細書に記載の方法の１つを実行するためのコンピュータプログラムを表すデータストリームまたは信号のシーケンスである。データストリームまたは信号のシーケンスは、たとえば、データ通信接続、たとえばインターネットを介して転送されるように構成されてよい。

【0065】

さらなる実施形態は、本明細書に記載された方法の１つを実行するように構成または適合された、たとえばコンピュータ、またはプログラマブルロジックデバイスなどの処理手段を含む。

【0066】

さらなる実施形態は、本明細書に記載された方法の１つを実行するためのコンピュータプログラムをその上にインストールしたコンピュータを備える。

【0067】

本発明に係るさらなる実施形態は、本明細書に記載の方法の１つを実行するためのコンピュータプログラムを受信機に（たとえば、電子的または光学的に）転送するように構成された装置またはシステムを備える。受信機は、たとえば、コンピュータ、モバイルデバイス、メモリデバイスなどであってよい。装置またはシステムは、たとえば、コンピュータプログラムを受信機に転送するためのファイルサーバを備えてよい。

【0068】

いくつかの実施形態では、プログラマブルロジックデバイス（たとえば、フィールドプログラマブルゲートアレイ）を使用して、本明細書に記載の方法の機能の一部または全部を実行できる。いくつかの実施形態では、フィールドプログラマブルゲートアレイは、本明細書に記載される方法の１つを実行するために、マイクロプロセッサと協働してよい。一般に、本方法は、好ましくは、任意のハードウェア装置によって実行される。

【0069】

本明細書に記載の装置は、ハードウェア装置を用いて実装されてよいし、コンピュータを用いて実装されてよいし、ハードウェア装置およびコンピュータの組合せを用いて実装されてよい。

【0070】

本明細書に記載の装置、または本明細書に記載の装置の任意の構成要素は、少なくとも部分的に、ハードウェアおよび／またはソフトウェアで実装されてよい。

【0071】

以上、説明した実施形態は、本発明の原理について例示したに過ぎない。本明細書に記載された配置および詳細な説明の修正および変形は、当業者には明らかであることが理解される。したがって、特許請求の範囲によってのみ限定され、本明細書における実施形態の説明および解説によって提示される特定の詳細によって限定されないことが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【国際調査報告】