特表2023-521874アレイ領域および非アレイ領域にピラーを含む電子デバイス、ならびに関連するシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-05-25
(54)【発明の名称】アレイ領域および非アレイ領域にピラーを含む電子デバイス、ならびに関連するシステムおよび方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20230518BHJP
H01L 21/336 20060101ALI20230518BHJP
H01L 21/768 20060101ALI20230518BHJP
H10B 43/50 20230101ALI20230518BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/90 A
H10B43/50
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022562605
(86)(22)【出願日】2021-02-24
(85)【翻訳文提出日】2022-12-07
(86)【国際出願番号】 US2021070187
(87)【国際公開番号】W WO2021212129
(87)【国際公開日】2021-10-21
(31)【優先権主張番号】16/851,638
(32)【優先日】2020-04-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ホサイン エス エム イスティアケ
(72)【発明者】
【氏名】ラーセン クリストファー ジェイ．
(72)【発明者】
【氏名】チャンドル アニルクマール
(72)【発明者】
【氏名】マッキンゼー ウェズリー オー．
(72)【発明者】
【氏名】ジョン トム ジェイ．
(72)【発明者】
【氏名】ダヤラン アルン クマール
(72)【発明者】
【氏名】モクナ ラウ プラカシュ ラウ
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033JJ19
5F033KK07
5F033KK08
5F033KK11
5F033KK13
5F033KK14
5F033KK15
5F033KK18
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5F033KK20
5F033KK21
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5F033QQ37
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5F083MA06
5F083MA19
5F083PR03
5F083PR05
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5F083PR22
5F083ZA28
5F101BA46
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH14
5F101BH15
(57)【要約】
ソースに隣接する下段デッキおよび上段デッキを備える電子デバイス。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。追加的な電子デバイスおよび関連システムならびに電子デバイスを形成する方法も開示される。
【特許請求の範囲】
【請求項1】
ソースに隣接する下段デッキおよび上段デッキであって、前記下段デッキおよび前記上段デッキのそれぞれが、交互する導電性材料と誘電性材料との階層を含み、前記下段デッキおよび前記上段デッキのそれぞれが、アレイ領域と１つまたは複数の非アレイ領域を含む、下段デッキおよび上段デッキと、前記アレイ領域の前記下段デッキおよび前記上段デッキ内にあるメモリピラーであって、前記メモリピラーが前記ソースに動作可能に結合されるように構成される、メモリピラーと、
前記１つまたは複数の非アレイ領域の前記上段デッキ内にあるダミーピラーであって、前記ダミーピラーが前記ソースから電気的に分離されるように構成される、ダミーピラーと、
前記１つまたは複数の非アレイ領域の前記上段デッキおよび前記下段デッキ内にある別の導電性材料と
を備える、電子デバイス。
【請求項2】
前記メモリピラーが、前記上段デッキおよび前記下段デッキを通って延びる、請求項１に記載の電子デバイス。
【請求項3】
前記メモリピラーが、チャネル材料および１つまたは複数のセル材料を含む、請求項１に記載の電子デバイス。
【請求項4】
前記メモリピラーが、前記上段デッキ、前記下段デッキ、および前記ソースを通って延びる、請求項１に記載の電子デバイス。
【請求項5】
前記ダミーピラーが、前記上段デッキを通って延びる、請求項１に記載の電子デバイス。
【請求項6】
前記ダミーピラーが、前記下段デッキを通って延びることがない、請求項１に記載の電子デバイス。
【請求項7】
前記上段デッキの前記メモリピラーおよび前記ダミーピラーが、同一ピッチを含む、請求項１に記載の電子デバイス。
【請求項8】
前記別の導電性材料が、前記上段デッキの上面から前記ソースの下面へ延びる、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項9】
前記ダミーピラーの一部分が、前記別の導電性材料を取り巻く、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項10】
前記階層の前記導電性材料が、前記ソースに動作可能に結合される、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項11】
前記階層の前記誘電性材料が、前記ダミーピラーの導電性材料を、前記ソースから電気的に分離する、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項12】
電子デバイスのアレイ領域内のメモリピラーであって、前記電子デバイスが、交互する導電性材料と誘電性材料とを含む複数のデッキを含み、前記メモリピラーが前記複数のデッキの第１のデッキと第２のデッキ内にある、メモリピラーと、前記電子デバイスの非アレイ領域の前記第２のデッキ内のダミーピラーであって、前記非アレイ領域の前記第１のデッキにはダミーピラーがない、ダミーピラーと、
前記第１のデッキの下にあるソースであって、前記ソースが、前記メモリピラーに動作可能に結合され、前記ダミーピラーから電気的に分離される、ソースと、
前記非アレイ領域の前記第１のデッキおよび前記第２のデッキ内にある別の導電性材料と
を備える、電子デバイス。
【請求項13】
前記メモリピラーが、前記第２のデッキの上面から、前記ソースを通って延びる、請求項１２に記載の電子デバイス。
【請求項14】
前記ダミーピラーが、前記第２のデッキの上面から、前記第２のデッキを通って延びる、請求項１２に記載の電子デバイス。
【請求項15】
前記非アレイ領域が、周辺領域、平面分離領域、マクロ読み出し専用メモリ領域、命令読み出し専用メモリ領域、ビット線出口領域、またはスクライブ領域のうちの１つまたは複数を含む、請求項１２に記載の電子デバイス。
【請求項16】
前記第２のデッキの前記ダミーピラーの一部が、前記別の導電性材料を囲む、請求項１２から１５のいずれか一項に記載の電子デバイス。
【請求項17】
前記デッキの前記交互する導電性材料が、ワード線として構成される、請求項１２から１５のいずれか一項に記載の電子デバイス。
【請求項18】
前記ワード線が、前記ソースに動作可能に結合される、請求項１７に記載の電子デバイス。
【請求項19】
前記ソースの下に相補型金属酸化物半導体回路をさらに備える、請求項１２から１５のいずれか一項に記載の電子デバイス。
【請求項20】
システムであって、入力デバイスと、
出力デバイスと、
前記入力デバイスおよび前記出力デバイスに動作可能に結合されるプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合されるメモリデバイスであって、前記メモリデバイスが、アレイ領域と１つまたは複数の非アレイ領域を含み、前記メモリデバイスが、
前記アレイ領域の上段デッキおよび前記１つまたは複数の非アレイ領域の上段デッキにある上段ピラーと、
前記アレイ領域の下段デッキのみにある下段ピラーと、
前記１つまたは複数の非アレイ領域の前記上段デッキおよび前記下段デッキ内にある導電性材料と
を含む、メモリデバイスと
を備える、システム。
【請求項21】
前記１つまたは複数の非アレイ領域には、前記下段ピラーがない、請求項２０に記載のシステム。
【請求項22】
前記アレイ領域の前記上段ピラーおよび前記下段ピラーが、互いに実質的に位置が揃っている、請求項２０に記載のシステム。
【請求項23】
前記１つまたは複数の非アレイ領域の前記下段デッキが、交互する導電性材料と誘電性材料との階層を含む、請求項２０に記載のシステム。
【請求項24】
前記交互する導電性材料と誘電性材料との階層が、交互するタングステン材料と酸化物材料との階層を含む、請求項２３に記載のシステム。
【請求項25】
前記交互する導電性材料と誘電性材料との前記導電性材料が、前記メモリデバイスのソースに動作可能に結合される、請求項２０から２４のいずれか一項に記載のシステム。
【請求項26】
前記メモリデバイスが三次元ＮＡＮＤメモリデバイスを含む、請求項２０から２４のいずれか一項に記載のシステム。
【請求項27】
電子デバイスを形成する方法であって、交互する窒化物材料と誘電性材料との階層を含む下段デッキを形成することであって、前記下段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、
前記下段デッキの前記アレイ領域にピラー開口部を形成することであって、前記ピラー開口部を前記下段デッキの前記１つまたは複数の非アレイ領域に形成することなく、ピラー開口部を形成することと、
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することと、
交互する窒化物材料と誘電性材料との階層を含む上段デッキを前記下段デッキに隣接して形成することであって、前記上段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、
前記上段デッキの前記アレイ領域と前記１つまたは複数の非アレイ領域にピラー開口部を形成することと、
前記上段デッキの前記アレイ領域と前記１つまたは複数の非アレイ領域にある前記ピラー開口部内にセル膜材料を形成することであって、前記上段デッキの前記アレイ領域内の前記セル膜材料が、前記下段デッキの前記アレイ領域内の前記セル膜材料の上に重なり、前記上段デッキの前記１つまたは複数の非アレイ領域内の前記セル膜材料が、前記下段デッキの前記１つまたは複数の非アレイ領域内の前記交互する窒化物材料と誘電性材料との階層の上に重なる、形成することと、
前記上段デッキおよび前記下段デッキの前記１つまたは複数の非アレイ領域に空隙を形成することと、
前記空隙に導電性材料を形成することと、
前記階層の前記誘電性材料間に空間を形成するために前記階層の前記窒化物材料を除去することと、
前記空間に別の導電性材料を形成することと
を含む、方法。
【請求項28】
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成すること、および前記上段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することが、前記上段デッキを通って、前記下段デッキを通って、前記下段デッキの下にあるソースを通って延びる前記セル膜材料を形成することを含む、請求項２７に記載の方法。
【請求項29】
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成すること、および前記上段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することが、前記下段デッキの前記アレイ領域内の前記セル膜材料を前記上段デッキの前記アレイ領域内の前記セル膜材料と実質的に位置を揃えることを含む、請求項２７または請求項２８に記載の方法。
【請求項30】
前記空間に別の導電性材料を形成することが、前記空間にタングステン材料を形成することを含む、請求項２７または請求項２８に記載の方法。
【請求項31】
電子デバイスを形成する方法であって、下段デッキおよび上段デッキを含む電子機器構造体を形成することであって、前記下段デッキおよび前記上段デッキのそれぞれが、交互する窒化物材料と誘電性材料との階層を含む、形成することと、
前記電子機器構造体のアレイ領域内の前記上段デッキ内および前記下段デッキ内にメモリピラーを形成することと、
前記電子機器構造体の非アレイ領域の前記上段デッキにダミーピラーを形成することと、
前記非アレイ領域の前記上段デッキの上面から、前記下段デッキの下にあるソース内に延びる空隙を形成するために、前記ダミーピラーの一部、前記上段デッキの前記交互する窒化物材料と誘電性材料の一部、および前記下段デッキの前記交互する窒化物材料と誘電性材料の一部を、前記非アレイ領域から除去することと、
前記空隙に導電性材料を形成することと、
前記誘電性材料間に空間を形成するために、前記階層の前記窒化物材料を除去することと、
前記誘電性材料間の前記空間に別の導電性材料を形成することと
を含む、方法。
【請求項32】
前記電子機器構造体の非アレイ領域の前記上段デッキにダミーピラーを形成することが、前記非アレイ領域の前記上段デッキのみに前記ダミーピラーを形成することを含む、請求項３１に記載の方法。
【請求項33】
前記上段デッキ内および前記下段デッキ内にメモリピラーを形成することが、前記上段デッキの上面から、前記下段デッキを通って、前記ソースを通って、前記ソースの下にあるベース材料内に延びる前記メモリピラーを形成することを含む、請求項３１に記載の方法。
【請求項34】
前記電子機器構造体の非アレイ領域の前記上段デッキにダミーピラーを形成することが、前記上段デッキの上面から前記上段デッキを通って延びる前記ダミーピラーを形成することを含む、請求項３１から３３のいずれか一項に記載の方法。
【請求項35】
前記ダミーピラーを形成することが、前記ダミーピラーを部分的に前記ソース内に延ばすことを含む、請求項３４に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
［優先権の主張］
本出願は、２０２０年４月１７日に出願された「Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｐｉｌｌａｒｓ ｉｎ Ａｒｒａｙ Ｒｅｇｉｏｎｓ ａｎｄ Ｎｏｎ－Ａｒｒａｙ Ｒｅｇｉｏｎｓ， ａｎｄ Ｒｅｌａｔｅｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ」に対する米国特許出願番号１６／８５１，６３８の出願日の利益を主張するものである。
本出願は、２０２０年４月１７日に出願された「Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｐｉｌｌａｒｓ ｉｎ Ａｒｒａｙ Ｒｅｇｉｏｎｓ ａｎｄ Ｎｏｎ－Ａｒｒａｙ Ｒｅｇｉｏｎｓ， ａｎｄ Ｒｅｌａｔｅｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ」に対する米国特許出願番号１６／８５１，６３８の出願日の利益を主張するものである。
【0002】
本明細書で開示される実施形態は、電子デバイスおよび電子デバイス製作に関する。より詳細には、本開示の実施形態は、アレイ領域および非アレイ領域にピラーを含む電子デバイス、ならびに関連する電子システムおよび方法に関する。
【背景技術】
【0003】
メモリデバイスは、電子システムのためのデータ記憶装置を実現する。Ｆｌａｓｈメモリデバイスは、様々なメモリセルデバイスのタイプのうちの１つであり、現代のコンピュータおよび他の電気的なデバイスにおいて多数の用途がある。従来型のＦｌａｓｈメモリデバイスは、行列に配列された多数の電荷記憶デバイス（例えば、不揮発性のメモリセルなどのメモリセル）を有するメモリアレイを含む。ＦｌａｓｈメモリのＮＡＮＤアーキテクチャタイプでは、列方向に配列されたメモリセルは直列に結合され、列の第１のメモリセルは、データ線（例えば、ビット線）に結合される。垂直方向のメモリデバイスのタイプである、三次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）のメモリデバイスでは、メモリセルが水平なアレイに行列様式で配列されるだけでなく、水平なアレイの階層が互いに積層されて（例えば、垂直方向に積層される）、三次元アレイのメモリセルを実現する。階層は、導電性材料を絶縁性の（例えば、誘電性の）材料とともに交互に含む。導電性材料は、例えばメモリセルのアクセス線（例えば、ワード線）のための制御ゲートとして機能する。垂直構造（例えば、チャネル領域を含むピラー）は、メモリセルの垂直ストリングに沿って延びる。ストリングのドレイン端部は、垂直構造（例えば、ピラー）の上部および底部のうちの１つに隣接し、ストリングのソース端部は、ピラーの上部および底部のもう一方に隣接する。ドレイン端部は、ビット線に動作可能に接続され、ソース端部はソース線に動作可能に接続される。３Ｄ ＮＡＮＤのメモリデバイスはまた、垂直ストリングのメモリセルが書き込み、読み出し、および消去動作のために選択され得るように、例えばアクセス線（例えば、ワード線）とデバイスの他の導電性構造との間に電気的な接続を含む。ストリングドライバは、垂直ストリングのメモリセルに書き込みするために、またはメモリセルから読み出しするために、アクセス線（例えば、ワード線）電圧を駆動する。
【0004】
３Ｄ ＮＡＮＤのメモリデバイスのメモリ密度が大きくなると、形成される階層の数（例えば、交互する誘電性材料と導電性材料との数）が増加する。しかしながら、３Ｄ ＮＡＮＤのメモリデバイスでは、階層の数が増加すると、ピラー曲がりが見られる。
【0005】
開示
したがって、電子デバイスが開示される。電子デバイスは、ソースに隣接する下段デッキおよび上段デッキを備える。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。
したがって、電子デバイスが開示される。電子デバイスは、ソースに隣接する下段デッキおよび上段デッキを備える。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。
【0006】
したがって、別の電子デバイスが開示される。電子デバイスは、アレイ領域内にメモリピラー、および交互する導電性材料と誘電性材料とを含む複数のデッキを含む。メモリピラーは、複数のデッキの第１のデッキと第２のデッキ内にある。ダミーピラーは、電子デバイスの非アレイ領域の第２のデッキ内にあり、ダミーピラーは第１のデッキにはない。ソースは、第１のデッキの下にあり、メモリピラーに動作可能に結合され、ダミーピラーから電気的に分離される。別の導電性材料は、１つまたは複数の非アレイ領域の第１のデッキおよび第２のデッキ内にある。
【0007】
したがって、電子デバイスを形成する方法が開示される。特許請求の方法は、交互する窒化物材料と誘電性材料との階層を含む下段デッキを形成することを含む。下段デッキは、アレイ領域と１つまたは複数の非アレイ領域を含む。ピラー開口部は、ピラー開口部を下段デッキの１つまたは複数の非アレイ領域に形成することなく、下段デッキのアレイ領域に形成される。セル膜材料は、下段デッキのアレイ領域にあるピラー開口部内に形成される。上段デッキは形成され、下段デッキに隣接して、交互する窒化物材料と誘電性材料との階層を含む。上段デッキはアレイ領域と１つまたは複数の非アレイ領域を含む。ピラー開口部は、上段デッキのアレイ領域と１つまたは複数の非アレイ領域に形成される。セル膜材料は、上段デッキのアレイ領域と１つまたは複数の非アレイ領域にあるピラー開口部内に形成される。上段デッキのアレイ領域内のセル膜材料は、下段デッキのアレイ領域のセル膜材料の上に重なる。上段デッキの１つまたは複数の非アレイ領域内のセル膜材料は、下段デッキの１つまたは複数の非アレイ領域内の交互する窒化物材料と誘電性材料との階層の上に重なる。空隙は、上段デッキおよび下段デッキの１つまたは複数の非アレイ領域に形成され、導電性材料は空隙に形成される。階層の窒化物材料は、階層の誘電性材料間に空間を形成するために除去される。別の導電性材料が、その空間に形成される。
【0008】
したがって、電子デバイスを形成する別の方法が開示される。方法は、下段デッキおよび上段デッキを含む電子機器構造体を形成することを含む。下段デッキおよび上段デッキのそれぞれは、交互する窒化物材料と誘電性材料との階層を含む。メモリピラーは、電子機器構造体のアレイ領域内の上段デッキおよび下段デッキに形成される。ダミーピラーは、電子機器構造体の非アレイ領域の上段デッキに形成される。ダミーピラーの一部、上段デッキの交互する窒化物材料と誘電性材料の一部、および下段デッキの交互する窒化物材料と誘電性材料の一部は、空隙を形成するために、非アレイ領域から除去される。空隙は、非アレイ領域の上段デッキの上面から、下段デッキの下にあるソース内に延びる。導電性材料は、その空隙に形成される。階層の窒化物材料は、誘電性材料間に空間を形成するために除去される。別の導電性材料が、誘電性材料間の空間に形成される。
【0009】
したがって、入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含むシステムが開示される。メモリデバイスは、アレイ領域と１つまたは複数の非アレイ領域を含む。上段ピラーは、アレイ領域の上段デッキおよび１つまたは複数の非アレイ領域の上段デッキにある。下段ピラーは、アレイ領域の下段デッキのみにある。導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。プロセッサデバイスは、入力デバイスおよび出力デバイスに動作可能に結合され、メモリデバイスは、プロセッサデバイスに動作可能に結合される。
【図面の簡単な説明】
【0010】
【図1】本開示の実施形態による、下段デッキおよび上段デッキにピラーを含む電子機器構造体の断面図である。
【図2】本開示の実施形態による、電子機器構造体を形成する様々な段階における、電子機器構造体の断面図である。
【図3】本開示の実施形態による、電子機器構造体を形成する様々な段階における、電子機器構造体の断面図である。
【図4】本開示の実施形態による、下段デッキと上段デッキにピラーを含む電子デバイスの断面図である。
【図6】本開示の実施形態による、１つまたは複数の電子デバイスを含むメモリアレイのブロック図である。
【図7】本開示の実施形態による、電子デバイスのうちの１つまたは複数を含むシステムのブロック図である。
【発明を実施するための形態】
【0011】
複数のデッキを含む電子デバイス（例えば、装置、マイクロ電子デバイス、半導体デバイス、メモリデバイス）が開示され、この電子デバイスのデッキのすべての部分より少ない部分には、ピラーが存在する。ピラーは、電子デバイスのアレイ領域（例えば、アクティブ領域）および電子デバイスの非アレイ領域（例えば、非アクティブ領域、周辺領域）の上段デッキに存在する。ピラーは、電子デバイスの非アレイ領域の下段デッキには存在しない。ピラーは、電子デバイスのアレイ領域および非アレイ領域の上段デッキに存在する。アレイ領域のピラーは、メモリピラー（例えば、チャネルピラー）として構成され、非アレイ領域のピラーはいわゆる「ダミーピラー」として構成される。非アレイ領域の上段デッキにあるピラーは、非アレイ領域にある接点の近くにある。非アレイ領域の上段デッキにあるピラーは、ピラーを含む電子デバイスのアレイ領域に対してピラー曲がりの低減を実現する。非アレイ領域の下段デッキにはピラーが存在しないが、アレイ領域の下段デッキにはピラーが存在するという点で、電子デバイスの上段デッキおよび下段デッキのピラーは、非対称である。
【0012】
本明細書で説明される実施形態の十分な説明を与えるべく、以下の説明は、材料のタイプ、材料の厚み、プロセス条件などの具体的な詳細を与える。しかしながら、当業者であれば、本明細書で開示される実施形態は、これらの具体的な細部を採用することなく実用化され得ることを理解されよう。実際、本実施形態は、半導体業界で採用される従来の製作技法と併せて実用化してもよい。加えて、本明細書で与えられる説明は、電子デバイスの完全な説明または電子デバイスを製造するための完全なプロセスフローを形成するものではないし、以下で説明される構造体は完全な電子デバイスを形成するものではない。本明細書で説明される実施形態を理解するために必要なプロセス行為および構造体のみを、以下で詳細に説明する。完全な電子デバイスを形成するための追加的な行為は、従来技術によって実施されてもよい。
【0013】
そうではないと示されない限り、本明細書で説明される材料は、スピンコーティング、ブランケットコーティング、化学気相蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ、物理気相蒸着（ＰＶＤ）（スパッタリング、蒸発、イオン化ＰＶＤ、および／またはプラズマ強化ＣＶＤを含む）、またはエピタキシャル成長を含む従来技術によって形成されてもよいが、それらに限定されない。あるいは、材料はｉｎ ｓｉｔｕで成長させてもよい。形成される具体的な材料に応じて、材料を蒸着または成長させるための技法は、当業者によって選択することができる。材料の除去は、エッチング（例えば、ドライエッチング、ウェットエッチング、気相エッチング）、イオンミリング、アブレーション平坦化（例えば、化学機械的な平坦化）、または文脈が特に示さない限り他の既知の方法を含む任意の適切な技法によって達成することができるが、それらに限定されない。
【0014】
本明細書で提示される図面は、説明目的のものに過ぎず、あらゆる特定の材料、コンポーネント、構造体、電子デバイスまたは電子システムの実際の見た目であることを意図されない。例えば、製造技法および／または製造公差の結果として、図面に描かれる形状にはばらつきがあることが見込まれる。故に、本明細書で説明される実施形態は、図示される通りの特定の形状または領域に限定されるものと解釈されてはならず、例えば製造に起因する形状のずれを含む。例えば、四角い形状として図示または説明される領域は、滑らかではない、および／または非線形な特徴を有してもよく、円形として図示または説明される領域は、一部滑らかではない、および／または線形な特徴を含んでもよい。その上、図示される鋭い角部が丸みを帯びてもよいし、その反対であってもよい。故に、図面に図示される領域は、性質として概略的であり、その形状は領域の精密な形状を図示するよう意図されておらず、本特許請求の範囲を限定するものではない。図面は、必ずしも縮尺通りではない。加えて、図面間で共通の要素には同じ符号が割り当てられる場合がある。
【0015】
本明細書で用いられる場合、単数形の用語「ａ」、「ａｎ」、および「ｔｈｅ」は文脈が特に明記しない限り、複数形も同じように含むよう意図されている。
【0016】
本明細書で用いられる場合、「および／または」という用語は、関連して列挙される項目のうちの１つまたは複数の任意およびすべての組合せを含む。
【0017】
本明細書で用いられる場合、特定のパラメータについての数値に関する「約（ａｂｏｕｔ）」、または「およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」という用語は、その数値を含み、当業者が理解し得る数値からのある程度のばらつきは、特定のパラメータについての許容誤差に入る。例えば、ある数値に関する「約」または「およそ」は、その数値の９５．０パーセント～１０５．０パーセントの範囲内、その数値の９７．５パーセント～１０２．５パーセントの範囲内、その数値の９９．０パーセント～１０１．０パーセントの範囲内、その数値の９９．５パーセント～１００．５パーセントの範囲内、またはその数値の９９．９パーセント～１００．１パーセントの範囲内など、数値の９０．０パーセント～１１０．０パーセントの範囲内のさらなる数値を含んでもよい。
【0018】
本明細書で用いられる場合、「アレイ領域」という用語は、メモリアレイのメモリセルを含む電子デバイスの領域を意味し、それらを含む。電子デバイスのアレイ領域には、アクティブな回路が含まれる。
【0019】
本明細書で用いられる場合、「ｂｅｎｅａｔｈ（下方の）」、「ｂｅｌｏｗ（下の）」、「ｌｏｗｅｒ（下段の）」、「ｂｏｔｔｏｍ（底部の）」、「ａｂｏｖｅ（上の）」、「ｕｐｐｅｒ（上段の）」、「ｔｏｐ（上部の）」、「ｆｒｏｎｔ（前方の）」、「ｒｅａｒ（後方の）」、「ｌｅｆｔ（左の）」、「ｒｉｇｈｔ（右の）」などの空間的に相対的な用語は、図面に図示されるような１つの要素または特徴の、別の要素または特徴に対する関係性を説明するために、説明を容易にするために使用される場合がある。そうではないと示されない限り、空間的に相対的な用語は、図面に描かれた向きに加え、材料の他の向きも包含するよう意図される。例えば、図中の材料が上下反転している場合、他の要素または特徴の「ｂｅｌｏｗ（下の）」、または「ｂｅｎｅａｔｈ（下方の）」、または「下の（ｕｎｄｅｒ）」、または「の底部の（ｏｎ ｂｏｔｔｏｍ ｏｆ）」として説明される要素は、他の要素または特徴の「ａｂｏｖｅ（上の）」、または「の上部の（ｏｎ ｔｏｐ ｏｆ）」方を向くことになる。故に、「ｂｅｌｏｗ（下の）」という用語は、用語が使用される文脈に応じて上と下の両方の向きを包含することができ、このことは当業者には明らかである。材料はそれ以外の方に向いてもよく（例えば、９０度回転する、上下反転する、裏返しにする）、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈される。
【0020】
本明細書で用いられる場合、「構成される（ｃｏｎｆｉｇｕｒｅｄ）」という用語は、サイズ、形状、材料組成、ならびに少なくとも１つの構造体、および構造体と装置のうちの１つまたは複数の動作を容易にする少なくとも１つの装置、のうちの１つまたは複数の配置構成を指す。
【0021】
本明細書で用いられる場合、「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」という言い回しは、直接オーミック接続による、または間接的な接続による（例えば、別の構造体を用いる）電気的な接続など、互いに動作可能に接続される構造体を指す。
【0022】
本明細書で用いられる場合、「デッキ」という用語は、交互する窒化物材料と誘電性材料との、または交互する導電性材料と誘電性材料との、複数の（例えば、２つ以上の）階層を意味し、それらを含む。電子デバイスのデッキは、互いに垂直に配置される。
【0023】
本明細書で用いられる場合、「電子デバイス（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）」という用語は、限定はしないが、メモリデバイス、ならびに論理デバイス、プロセッサデバイス、または無線周波数（ＲＦ）デバイスなど、メモリを組み込んでもよいし組み込んでいなくてもよい半導体デバイスを含む。さらには、電子デバイスは、例えば、プロセッサとメモリを含むいわゆる「システムオンチップ」（ＳｏＣ）、または論理とメモリを含む電子デバイスなど、他の機能に加えて、メモリを組み込んでもよい。電子デバイスは、交互する導電性材料と誘電性材料との階層を含む。
【0024】
本明細書で用いられる場合、「電子機器構造体（ｅｌｅｃｔｒｏｎｉｃ ｓｔｒｕｃｔｕｒｅ）」という用語は、交互する窒化物材料と誘電性材料との階層を伴う、電子デバイスに先立つ構造体を意味し、それらを含む。
【0025】
本明細書で用いられる場合、「水平な（ｈｏｒｉｚｏｎｔａｌ）」または「横方向の（ｌａｔｅｒａｌ）」という用語は、言及される材料または構造体が位置する基板の主表面に平行な方向を意味し、それらを含む。個々の材料または構造体の幅と長さは、水平面での寸法として定めることができる。図面に関して、「水平な」方向は、示される「Ｚ」軸に対して垂直であってもよく、示される「Ｘ」軸および示される「Ｙ」軸に対して平行であり得る。
【0026】
本明細書で用いられる場合、要素が別の要素に対して、「の上（ｏｎ）」または「の上（ｏｖｅｒ）」であるとして言及することは、要素が他の要素に対して、直接的にその上にあること、それに隣接すること（例えば、横方向に隣接している、それに垂直に隣接する）、下にあること（ｕｎｄｅｒｎｅａｔｈ）、またはそれに直接接していることを意味し、それらを含む。これはまた、要素が、他の要素が間に存在する状態で、他の要素に対して、間接的にその上にあること、それに隣接すること（例えば、横方向に隣接している、それに垂直に隣接する）、下にあること、または近くにあることも含む。これとは対照に、要素が別の要素に対して「直接的に上にある」または「直接的に隣接する」と称される場合、介在する要素は存在しない。
【0027】
本明細書で用いられる場合、「非アレイ領域」という用語は、アレイ領域の近くにある電子デバイスの領域を意味し、それらを含む。
【0028】
本明細書で用いられる場合、「選択的に除去可能（ｓｅｌｅｃｔｉｖｅｌｙ ｒｅｍｏｖａｂｌｅ）」という用語は、放射（例えば、熱）への暴露など、別の材料を同一プロセス条件に暴露した場合と比べて、プロセス条件に応答して大きな除去速度を示す材料を意味し、それらを含む。別の材料と比べて選択的に除去可能な材料は、別の材料のいずれも実質的に除去することなく、実質的に完全に除去可能である。
【0029】
本明細書で用いられる場合、「選択的にエッチング可能（ｓｅｌｅｃｔｉｖｅｌｙ ｅｔｃｈａｂｌｅ）」という用語は、別の材料を同一エッチングケミストリーおよび／またはプロセス条件に暴露した場合と比較して、所与のエッチングケミストリーおよび／またはプロセス条件への暴露に応答して大きなエッチング速度を示す材料を意味し、それらを含む。例えば、材料は、別の材料のエッチング速度よりも約１０倍大きいエッチング速度、約２０倍大きいエッチング速度、または約４０倍大きいエッチング速度など、別の材料のエッチング速度よりも少なくとも約５倍大きいエッチング速度を示す場合がある。所望の材料を選択的にエッチングするための、エッチングケミストリーおよびエッチング条件は、当業者によって選択され得る。
【0030】
本明細書で用いられる場合、所与のパラメータ、性質、または条件に関する「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という用語は、所与のパラメータ、性質、または条件が、許容可能な製造公差など、あるばらつきの程度によって満足されると当業者が理解し得る程度を意味し、それらを含む。例として、実質的に満足される特定のパラメータ、性質、または条件に応じて、そのパラメータ、性質、または条件は、少なくとも９０．０％満足され得る、少なくとも９５．０％満足され得る、少なくとも９９．０％満足され得る、またはさらには少なくとも９９．９％満足され得る。
【0031】
本明細書で用いられる場合、「基板（ｓｕｂｓｔｒａｔｅ）」という用語は、その上にさらなる材料が形成される材料（例えば、ベース材料）または構築物を意味し、それらを含む。基板は、電子基板、半導体基板、支持構造上のベース半導体層、電極、１つもしくは複数の材料、層、構造体、もしくは領域が形成された電子基板、または１つもしくは複数の材料、層、構造体、もしくは領域が形成された半導体基板であってもよい。電子基板または半導体基板上の材料には、半導電性の材料、絶縁性の材料、導電性の材料などが含まれてもよいが、それらに限定されない。基板は、従来型のシリコン基板または半導電性の材料の層を含む他のバルク基板であってもよい。本明細書で用いられる場合、「バルク基板（ｂｕｌｋ ｓｕｂｓｔｒａｔｅ）」とは、シリコンウエハだけでなく、シリコンオンサファイヤ（「ＳＯＳ」）基板やシリコンオンガラス（「ＳＯＧ」）基板、ベース半導体基礎上のシリコンのエピタキシャル層、および他の半導体などの、シリコンオンインシュレータ（「ＳＯＩ」）基板、またはシリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウムなどの光電子材料を意味し、それらを含む。基板は、ドーピングされてもよいし、ドーピングされなくてもよい。
【0032】
本明細書で用いられる場合、「垂直の（ｖｅｒｔｉｃａｌ）」、「長さ方向の（ｌｏｎｇｉｔｕｄｉｎａｌ）」、「水平な（ｈｏｒｉｚｏｎｔａｌ）」、および「横方向の（ｌａｔｅｒａｌ）」という用語は、構造体の主表面に関してものであり、必ずしも地球の重力場によって定められない。「水平な（ｈｏｒｉｚｏｎｔａｌ）」または「横方向の（ｌａｔｅｒａｌ）」方向は、構造体の主表面に実質的に平行な方向であり、「垂直の（ｖｅｒｔｉｃａｌ）」または「長さ方向の（ｌｏｎｇｉｔｕｄｉｎａｌ）」方向は、構造体の主表面に実質的に垂直な方向である。構造体の主表面は、構造体の他の表面と比較して、比較的広い面積を有する構造体の表面によって定められる。
【0033】
個々の材料または特徴（例えば、構造体）の高さは、垂直平面内の寸法として定めることができる。
【0034】
開示される装置（例えば、デバイス、システム）および方法の実施形態の十分な説明を提供するべく、以下の説明は、材料のタイプおよび処理条件などの具体的な詳細を与える。しかしながら、当業者であれば、装置および方法の実施形態は、これらの具体的な詳細を採用することなく実用化され得ることを理解されよう。実際、装置および方法の実施形態は、当業界で採用される従来の半導体製作技法と併せて実用化してもよい。
【0035】
本明細書で説明される製作プロセスは、処理装置（例えば、マイクロ電子デバイス、半導体デバイス、メモリデバイス）またはその構造体（例えば、システム）について完全なプロセスフローを形成するものではない。プロセスフローの残りの部分は、当業者に既知である。したがって、本発明の装置および方法の実施形態を理解するために必要な方法および構造体のみを、本明細書で説明する。
【0036】
文脈が特に示さない限り、本明細書で説明される材料は、スピンコーティング、ブランケットコーティング、化学気相蒸着（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、プラズマ強化ＡＬＤ、物理気相蒸着（ＰＶＤ）（例えば、スパッタリング）、またはエピタキシャル成長を含むあらゆる適切な技法によって形成されてもよいが、それらに限定されない。形成される具体的な材料に応じて、材料を蒸着または成長させるための技法は、当業者によって選択することができる。文脈が特に示さない限り、本明細書で説明される材料の除去は、エッチング（例えば、ドライエッチング、ウェットエッチング、気相エッチング）、イオンミリング、アブレーション平坦化、または他の既知の方法を含む任意の適切な技法によって達成することができるが、それらに限定されない。
【0037】
基板１１５（例えば、ベース材料）に隣接する（例えば、その上に、垂直に隣接する）デッキ１１０にピラー１０５を含む電子機器構造体１００が、図１に示される。電子機器構造体１００は、下段デッキ１１０Ａと上段デッキ１１０Ｂとを含み、それぞれのデッキ１１０は、交互する窒化物材料１２５と誘電性材料１３０との階層１２０を含む。下段デッキ１１０Ａおよび上段デッキ１１０Ｂは、互いに垂直に隣接する。図１には２つのデッキ１１０Ａ、１１０Ｂが図示されているが、電子機器構造体１００は、それより多くのデッキ１１０を含んでもよい。下段デッキ１１０Ａおよび上段デッキ１１０Ｂは、互いに同じ数の階層１２０を含んでもよいし、異なる数の階層１２０を含んでもよい。図１の電子機器構造体１００は９つの階層１２０を含むが、それより多くの階層１２０またはそれより少ない階層１２０が存在してもよい。下段デッキ１１０Ａおよび上段デッキ１１０Ｂは、中間デッキ領域（図示せず）によって互いに分離されてもよい。窒化物材料１２５は、例えば窒化ケイ素であってもよい。以下で説明するように、窒化物材料１２５は、後に、いわゆる「リプレースメントゲート」プロセスによって、導電性材料で置換される。誘電性材料１３０は、酸化ケイ素（例えば、二酸化ケイ素（ＳｉＯ２））、リンケイ酸塩ガラス、ホウケイ酸塩ガラス、ホウリンケイ酸塩ガラス、フルオロケイ酸塩ガラス、またはそれらの組合せを含む、電気的に絶縁性の材料であってもよいが、それらに限定されない。いくつかの実施形態では、誘電性材料１３０は、二酸化ケイ素である。誘電性材料１３０は、例えば、電子デバイス２００の導電性材料１９０（図４参照）を電気的に分離するように構成されてもよい。
【0038】
下段デッキ１１０Ａにあるピラー１０５は、本明細書では下段ピラー１０５Ａと称され、上段デッキ１１０Ｂにあるピラー１０５は、本明細書では上段ピラー１０５Ｂと称され、「ピラー」１０５という用語は、下段ピラー１０５Ａと上段ピラー１０５Ｂを総称するために使用される。下段ピラー１０５Ａは、電子機器構造体１００のアレイ領域１３５のみに存在する。下段ピラー１０５Ａは、電子機器構造体１００の非アレイ領域１４０には存在しない。上段ピラー１０５Ｂは、電子機器構造体１００のアレイ領域１３５および非アレイ領域１４０に存在する。電子機器構造体１００のアレイ領域１３５は、下段ピラー１０５Ａおよび上段ピラー１０５Ｂを含むため、下段デッキ１１０Ａと上段デッキ１１０Ｂの両方にピラー１０５を含む。電子機器構造体１００の非アレイ領域１４０は、上段デッキ１１０Ｂに上段ピラー１０５Ｂを含むが、下段デッキ１１０Ａには下段ピラーがない。したがって、非アレイ領域１４０は、上段ピラー１０５Ｂのみを含み、下段ピラー１０５Ａが存在しない（例えば、下段ピラー１０５Ａが実質的に存在しない、欠いている）。非アレイ領域１４０の上段ピラー１０５Ｂは、接点１７５Ａの近くにある（図４参照）。電子機器構造体１００の非アレイ領域１４０は、周辺領域、平面分離領域、マクロ読み出し専用メモリ（ＭＲＯＭ）領域、命令読み出し専用メモリ（ＩＲＯＭ）領域、ビット線出口領域、またはスクライブ領域のうちの１つまたは複数を含むが、それらに限定されない。非アレイ領域１４０は、図１ではアレイ領域１３５に横方向に隣接するものとして概略的に図示されている。しかしながら、非アレイ領域１４０の一部は、基板１１５の下または上段デッキ１１０Ｂの上にあってもよい。図示されてはいないが、相補型金属酸化物半導体（ＣＭＯＳ）回路は、例えば基板１１５の下に存在してもよい。図１の破線は、電子機器構造体１００のアレイ領域１３５と、１つまたは複数の非アレイ領域１４０との間の分離を示すために用いられる。
【0039】
ピラー１０５は、電子機器構造体１００のピラー開口部１４５に形成される。ピラー開口部１４５は、図１では様々な材料をその内部に伴って示される。アレイ領域１３５のピラー１０５Ａ、１０５Ｂは、上段デッキ１１０Ｂの上面から基板１１５内に延びる。ピラー１０５Ａ、１０５Ｂは、アレイ領域１３５において、上段デッキ１１０Ｂを通り、下段デッキ１１０Ａを通り、ソース１６５を通り、部分的に基板１１５内に延びる。非アレイ領域１４０のピラー１０５Ｂは、上段デッキ１１０Ｂの上面から上段デッキ１１０Ｂを通って延びる。非アレイ領域１４０のピラー１０５Ｂは、部分的に下段デッキ１１０Ａ内に延び得る。しかしながら、非アレイ領域１４０のピラー１０５Ｂは、下段デッキ１１０Ａを通らない、またはソース１６５内へは延びない。
【0040】
下段デッキ１１０Ａおよび上段デッキ１１０Ｂのピラー１０５は、階層１２０の側壁にチャネル材料およびセル材料（図１には、セル膜１５０としてまとめて示す）を含む。チャネル材料は、ポリシリコンまたは当分野で知られているような他のチャネル材料であってもよい。セル材料は、誘電性材料、導電性材料などのうちの１つまたは複数であってもよい。セル材料は、酸化物材料、貯蔵材料（ｓｔｏｒａｇｅ ｍａｔｅｒｉａｌ）、または当分野で知られているようなトンネル誘電性材料のうちの１つまたは複数を含んでもよい。単なる例として、セル材料としては、誘電性材料（例えば、トンネル誘電性材料）を有する酸化物／窒化物／酸化物（ＯＮＯ：ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造体、電荷トラップ材料、およびチャネル材料と誘電性材料１３０または導電性材料１９０との間の電荷ブロック材料を挙げることができる（図４参照）。電荷トラップ材料は、誘電性材料と電荷ブロック材料との間に直接配置されてもよい。いくつかの実施形態では、誘電性材料は、チャネル材料と電荷トラップ材料に直接接触する。電荷ブロック材料は、直接接触してもよく、電荷トラップ材料と誘電性材料１３０または導電性材料１９０に直接隣接して配置されてもよい（図４参照）。ピラー１０５Ａ、１０５Ｂには充填材料１５５も存在し、ピラー開口部１４５のセル膜１５０の反対部分を分離する。
【0041】
アレイ領域１３５では、ピラー１０５のセル膜１５０は、上段デッキ１１０Ｂの上面から、上段デッキ１１０Ｂを通り、下段デッキ１１０Ａを通り、ソース１６５内に延びる。アレイ領域１３５では、ピラー１０５の充填材料１５５は、上段デッキ１１０Ｂの一部分を通り、下段デッキ１１０Ａを通り、ソース１６５内と基板１１５の上部分内に延びる。非アレイ領域１４０では、ピラー１０５Ｂのセル膜１５０は、上段デッキ１１０Ｂの上面から、上段デッキ１１０Ｂを通り、任意選択で、下段デッキ１１０Ａの一部分内に延びる。非アレイ領域１４０では、ピラー１０５Ｂの充填材料１５５は、上段デッキ１１０Ｂの一部分を通り、任意選択で、下段デッキ１１０Ａの一部分内に延びる。
【0042】
上段デッキ１１０Ｂのピラー１０５Ｂはまた、プラグ材料１６０も含む。プラグ材料１６０は、上段ピラー１０５Ｂの充填材料１５５の上に位置付けられる。プラグ材料１６０は、先述した導電性材料のうちの１つであってもよい。プラグ材料１６０は、上段デッキ１１０Ｂの上で接点（図示せず）に電気的に接続されるなど、電子機器構造体１００の他の導電性材料に動作可能に結合（例えば、電気的に接続）されてもよい。プラグ材料１６０は、下段ピラー１０５Ａには存在しない。アレイ領域１３５と非アレイ領域１４０のピラー１０５Ｂは、非アレイ領域１４０のピラー１０５Ｂが任意選択で下段デッキ１１０Ａの部分に延びる場合があることを除き、実質的に同一のものである。
【0043】
充填材料１５５は、酸化ケイ素材料（例えば、二酸化ケイ素、リンケイ酸塩ガラス、ホウケイ酸塩ガラス、ホウリンケイ酸塩ガラス、フルオロケイ酸塩ガラス、またはそれらの組合せ）、金属酸化物材料（例えば、二酸化チタン、酸化ハフニウム、二酸化ジルコニウム、酸化タンタル、酸化マグネシウム、酸化ハフニウムマグネシウム、酸化アルミニウム、またはそれらの組合せ）、またはそれらの組合せなどの誘電性材料であってもよい。充填材料１５５は、ピラー１０５が形成されるピラー開口部１４５を、実質的に完全に充填してもよい。
【0044】
電子機器構造体１００はまた、基板１１５に隣接して（例えば、基板１１５上に垂直に隣接して）ソース１６５を含む。ソース１６５は、金属（例えば、タングステン、チタン、ニッケル、タンタル、コバルト、白金、ロジウム、ルテニウム、イリジウム、アルミニウム、銅、モリブデン、銀、金、またはそれらの組合せ）、金属合金、金属含有材料（例えば、窒化金属、ケイ化金属、金属カーバイド、金属酸化物）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、酸化イリジウム（ＩｒＯｘ）、酸化ルテニウム（ＲｕＯｘ）のうちの少なくとも１つを含む材料、その合金、導電性にドーピングされた半導体材料（例えば、導電性にドーピングされたシリコン、導電性にドーピングされたゲルマニウム、導電性にドーピングされたシリコンゲルマニウムなど）、ポリシリコン、電気的な導電性を示す他の材料、またはそれらの組合せを含む導電性材料（例えば、電気的に導電性の材料）から形成されるが、それらに限定されない。いくつかの実施形態では、ソース１６５は、ドーピングされたポリシリコンから形成される。他の実施形態では、ソース１６５は、ケイ化タングステンから形成される。ソース１６５は、アレイ領域１３５のピラー１０５Ａ、１０５Ｂに動作可能に結合され、非アレイ領域１４０のピラー１０５Ｂから電気的に分離される。セル膜１５０のチャネル材料は、ソース１６５と電気的に接触している。バリア材料１７０は、ソース１６５内に延びる下段ピラー１０５Ａの一部を取り巻き、ソース１６５とセル膜１５０とを分離している。
【0045】
電子機器構造体１００はまた、上段デッキ１１０Ｂの上面からソース１６５を通って延びる導電性材料１７５も含む。導電性材料１７５は、上段デッキ１１０Ｂを通り、下段デッキ１１０Ａを通り、ソース１６５を通って延びる。導電性材料１７５は、電子機器構造体１００から形成された電子デバイス２００内の接点１７５Ａとして構成されてもよい（図４参照）。導電性材料１７５は、例えば、ソース１６５およびソース１６５に接続された追加的なコンポーネント（例えば、導電性の内部接続、導電性のルーティング構造体）を、マイクロ電子機器構造体１００から作り出された電子デバイスの他のコンポーネント（例えば、上段デッキ１１０Ｂの垂直方向に上にある追加的なコンポーネント）に動作可能に結合する（例えば、電気的に結合する、電気的に接続する）ための、内部接続として機能してもよい。単なる例として、導電性材料１７５は、ソース１６５を、電子デバイス２００の他の電気的に導電性のコンポーネントに、電気的に接続する。導電性材料１７５は、ソース１６５について先述した材料のうちの１つを含んでもよいが、それらに限定されない。いくつかの実施形態では、導電性材料１７５は、タングステンである。
【0046】
電子機器構造体１００はまた、階層１２０の最上位階層１２０に隣接して（例えば、階層１２０上に垂直に隣接して）絶縁性材料１８０を含む。絶縁性材料１８０は、隣接するプラグ材料１６０を互いに分離する（例えば、電気的に分離する）。絶縁性材料はまた、マイクロ電子機器構造体１００から作り出された電子デバイスの他のコンポーネント（例えば、上段デッキ１１０Ｂの垂直方向に上にある追加的なコンポーネント）を分離する（例えば、電気的に分離する）。
【0047】
図５Ａおよび図５Ｂに示されるように、下段ピラー１０５Ａと上段ピラー１０５Ｂは、下段デッキ１１０Ａと上段デッキ１１０Ｂの両方のアレイ領域１３５に存在するが、非アレイ領域１４０の上段デッキ１１０Ｂには上段ピラー１０５Ｂのみが存在する。図５Ａの上から見下ろした図に最も明瞭に示されているように、非アレイ領域１４０の下段デッキ１１０Ａには、下段ピラー１０５Ａは存在しない。図５Ｂの上から見下ろした図に最も明瞭に示されているように、アレイ領域１３５の下段ピラー１０５Ａおよび上段ピラー１０５Ｂは、上段デッキ１１０Ｂの非アレイ領域１４０の上段ピラー１０５Ｂと同じピッチである。非アレイ領域１４０の上段ピラー１０５Ｂは、接点１７５の近くにあり、上段ピラー１０５Ｂのいくつかの部分は、接点１７５Ａの側壁にある。複数の上段ピラー１０５Ｂは、接点１７５Ａのそれぞれを取り巻いてもよい（例えば、囲む、円形に囲む）。非アレイ領域１４０内で上段ピラー１０５Ｂの密なパッキングにより、アレイ領域１３５において上段ピラー１０５Ｂに支持が与えられ、アレイ領域１３５でのピラー曲がりを低減する。
【0048】
したがって、電子デバイスが開示される。電子デバイスは、ソースに隣接する下段デッキおよび上段デッキを備える。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。
【0049】
したがって、別の電子デバイスが開示される。電子デバイスは、アレイ領域内にメモリピラー、および交互する導電性材料と誘電性材料とを含む複数のデッキを含む。メモリピラーは、複数のデッキの第１のデッキと第２のデッキ内にある。ダミーピラーは、電子デバイスの非アレイ領域の第２のデッキ内にあり、ダミーピラーは第１のデッキにはない。ソースは、第１のデッキの下にあり、メモリピラーに動作可能に結合され、ダミーピラーから電気的に分離される。別の導電性材料は、１つまたは複数の非アレイ領域の第１のデッキおよび第２のデッキ内にある。
【0050】
図１の電子機器構造体１００を形成するために、図２に示されるようにソース１６５の導電性材料が、基板１１５に隣接して（例えば、その上に）形成されるが、図２は電子デバイス２００を形成する初期の処理ステージにおける電子機器構造体１００を図示している。ソース１６５は、従来技術によって、基板１１５に垂直に隣接して形成される。下段デッキ１１０Ａの階層１２０の交互する窒化物材料１２５と誘電性材料１３０は、従来技術によってソース１６５に隣接して（例えば、ソース１６５上に垂直に隣接して）形成される。所望の数の階層１２０を形成した後、下段デッキ１１０Ａの交互する窒化物材料１２５と誘電性材料１３０は、下段デッキ１１０Ａのアレイ領域１３５に下段ピラー開口部１４５Ａを形成するようにパターン化され、下段ピラー開口部１４５Ａ内には、下段ピラー１０５Ａのチャネル材料とセル材料が形成される。下段ピラー開口部１４５Ａは、下段デッキ１１０Ａを通ってソース１６５内に、また任意選択で、基板１１５内に延びる。下段ピラー開口部１４５Ａは、従来技術によって、階層１２０、ソース１６５、および基板１１５の材料を除去することによって形成されてもよい。下段ピラー開口部１４５Ａを形成するために、１つまたは複数のエッチングプロセスが行われてもよい。下段デッキ１１０Ａの非アレイ領域１４０には、類似の開口部は形成されない。したがって、下段デッキ１１０Ａの非アレイ領域１４０には、下段ピラー開口部１４５Ａまたは下段ピラー１０５Ａがない（例えば、含んでいない）。下段ピラー１０５Ａは、従来のフォトリソグラフィ技法によって、アレイ領域１３５に選択的に形成される。チャネル材料とセル材料は、階層１２０の側壁に共形的に形成され、充填材料１５５は、下段ピラー開口部１４５Ａの残りの部分に形成されて、下段ピラー１０５Ａを形成する。充填材料１５５は、下段ピラー開口部１４５Ａを、実質的に完全に充填する。
【0051】
上段デッキ１１０Ｂの階層１２０の交互する窒化物材料１２５と誘電性材料１３０は、下段デッキ１１０Ａに隣接して（例えば、下段デッキ１１０Ａ上に垂直に隣接して）形成される。下段デッキ１１０Ａおよび上段デッキ１１０Ｂは、互いに同じ数の階層１２０を含んでもよいし、異なる数の階層１２０を含んでもよい。上段ピラー開口部１４５Ｂは、従来技術によって、アレイ領域１３５および非アレイ領域１４０内に形成される。上段デッキ１１０Ｂのアレイ領域１３５および非アレイ領域１４０の上段ピラー開口部１４５Ｂは、実質的に同時に形成される。したがって、上段ピラー開口部１４５Ｂは、上段デッキ１１０Ｂを通って、アレイ領域１３５と非アレイ領域１４０の両方において実質的に同じ深さまで延びる。しかしながら、階層１２０に使用される材料および上段ピラー開口部１４５Ｂを形成するために使用されるエッチング条件に応じて、非アレイ領域１４０の上段ピラー開口部１４５Ｂは下段デッキ１１０Ａの一部分内に延びる場合がある。上段ピラー開口部１４５Ｂは、上段デッキ１１０Ｂに、実質的にオンピッチで形成される。チャネル材料、セル材料、およびプラグ材料１６０は、アレイ領域１３５および非アレイ領域１４０内に上段ピラー１０５Ｂを形成するように、上段ピラー開口部１４５Ｂ内に形成される。上段ピラー１０５Ｂは、上段デッキ１１０Ｂに、実質的にオンピッチで形成される。チャネル材料およびセル材料は、下段ピラー１０５Ａについて上述したように上段ピラー開口部１４５Ｂ内に形成される。チャネル材料とセル材料は、階層１２０の側壁に共形的に形成され、充填材料１５５は上段ピラー開口部１４５Ｂの残りの部分に形成される。充填材料１５５の一部は除去され、充填材料１５５の上面に凹みができる。プラグ材料１６０は、充填材料１５５の上、および上段ピラー開口部１４５Ｂ内部に形成される。過剰なプラグ材料１６０は、プラグ材料１６０の上面が上段デッキ１１０Ｂの上面と実質的に同一面内になるように、従来技術によって除去されてもよい。
【0052】
アレイ領域１３５の上段ピラー１０５Ｂは、アレイ領域１３５の下段ピラー１０５Ａと実質的に位置が揃っている（例えば、積層されている）。非アレイ領域１４０の上段ピラー１０５Ｂのいくつかの場所は、電子デバイス２００内で接点１７５Ａが最終的に形成される場所に相当する（図４参照）。非アレイ領域１４０の上段ピラー１０５Ｂの下にはピラーがないため、上段ピラー１０５Ｂは下段デッキ１１０Ａの特徴の上には積層されない。代わりに、非アレイ領域１４０の上段ピラー１０５Ｂは、下段デッキ１１０Ａの階層１２０の上に形成される。したがって、非アレイ領域１４０の上段ピラー１０５Ｂは、ソース１６５に動作可能に結合（例えば、電気的に接続）されない、いわゆる「ダミーピラー」として構成される。非アレイ領域１４０の上段ピラー１０５Ｂは、アレイ領域１３５のピラー１０５Ａ、１０５Ｂへの支持を与える。例えば、非アレイ領域１４０の上段ピラー１０５Ｂは、機械的な一体性およびアレイ領域１３５の上段ピラー１０５Ｂへの支持を与える。上段ピラー１０５Ｂを非アレイ領域１４０内に含むことによって、アレイ領域１３５のピラー１０５は、従来の電子デバイスにおけるピラーよりもかなり少ない曲がりを示す。非アレイ領域１４０の上段ピラー１０５Ｂは、アレイ領域１３５の上段ピラー１０５Ｂが曲がるのを、低減するか、またはかなり防ぐ。
【0053】
図３で示すように、空隙１８５は非アレイ領域１４０に形成され、上段デッキ１１０Ｂと下段デッキ１１０Ａを通り、ソース１６５内に延びる。空隙１８５は、プラグ材料１６０およびプラグ材料１６０の下にある充填材料１５５の一部分を除去することによって、ならびに上段デッキ１１０Ｂの隣接上段ピラー１０５Ｂ間の交互する窒化物材料１２５と誘電性材料１３０の下にある部分を除去することによって形成される。下段デッキ１１０Ａ内の窒化物材料１２５と誘電性材料１３０の下にある部分もまた除去される。上段デッキ１１０Ｂ内のプラグ材料１６０、充填材料１５５、窒化物材料１２５、および誘電性材料１３０、ならびに下段デッキ１１０Ａ内の窒化物材料１２５および誘電性材料１３０は、従来技術によって除去されてもよい。空隙１８５を形成するためには、単一のエッチングプロセスが使用されてもよいし、複数のエッチングプロセスが使用されてもよい。導電性材料１７５は、空隙１８５内に形成されてもよく、電子機器構造体１００の接点を形成する。
【0054】
電子機器構造体１００の階層１２０の窒化物材料１２５は、導電性材料１９０で置き換えられて、図４に示されるように、ピラー１０５、デッキ１１０、導電性材料１９０、誘電性材料１３０、セル膜１５０、プラグ材料１６０、導電性材料１７５（接点１７５Ａとして構成される）、ソース１６５、バリア材料１７０、および基板１１５を含む電子デバイス２００を形成する。窒化物材料１２５は、階層１２０の窒化物材料１２５が階層１２０の誘電性材料１３０に対して選択的にエッチング可能なリプレースメントゲートプロセスによって置き換えられてもよい。窒化物材料１２５が除去された後、導電性材料１９０が誘電性材料１３０間の空間（図示せず）に形成される。電子デバイス２００は、交互する導電性材料１９０と誘電性材料１３０との階層１２０’を含み、導電性材料１９０は、階層１２０の窒化物材料１２５によって以前占められていた場所にある。電子デバイス２００のピラー１０５、デッキ１１０、セル膜１５０、プラグ材料１６０、接点１７５Ａ、ソース１６５、バリア材料１７０、および基板１１５の相対的な位置は、電子機器構造体１００について上で考察した通りである。
【0055】
階層１２０’の導電性材料１９０は、電気的に導電性の材料であってもよく、タングステン、アルミニウム、銅、チタン、タンタル、白金、それらの合金、大量にドーピングされた半導体材料、ポリシリコン、導電性のケイ化物、導電性の窒化物、導電性の炭素、導電性のカーバイド、またはそれらの組合せなどが挙げられるが、それらに限定されない。いくつかの実施形態では、導電性材料１９０は、タングステンである。階層１２０’の導電性材料１９０は、例えば導電性の接点構造体（例えば、接点）が電子デバイス２００の他のコンポーネントへの電気的なアクセスを提供するために位置付けられる、電子デバイス２００のアクセス線（例えば、ワード線、ゲート）（図示せず）として構成されてもよい。本開示の実施形態によると、電子デバイス２００は、複数のメモリセルを含む。階層１２０’の導電性材料１９０とアレイ領域１３５のピラー１０５Ａ、１０５Ｂのチャネル材料との交点は、それぞれのメモリセルを定め、アレイ領域１３５のピラー１０５Ａ、１０５Ｂは、メモリセルのストリングを含む。階層１２０’の誘電性材料１３０は、階層１２０’のチャネル材料と導電性材料１９０との間に位置付けられてもよい。電子機器構造体１００から電子デバイス２００を形成するために、追加的な処理行為が、従来技術によって行われる。単なる例として、１つまたは複数の他の導電性材料（例えば、電気的に導電性の材料）（図示せず）は、導電性材料１９０、ソース１６５、または接点１７５Ａのうちの１つまたは複数に動作可能に結合（例えば、電気的に結合、電気的に接続）されてもよい。導電性材料は、例えば、プラグ材料１６０と接点１７５Ａの上に重なって接してもよい。他の導電性材料は、例えばデータ線（例えば、ビット線、選択線）として構成されてもよく、ソース１６５に電気的に結合（例えば、電気的に接続）するように、従来技術によって形成されてもよい。１つまたは複数の他の導電性材料（例えば、電気的に導電性の材料）（図示せず）は、ソース１６５に電気的に結合（例えば、電気的に接続）してもよい。
【0056】
したがって、電子デバイスを形成する方法が開示される。特許請求の方法は、交互する窒化物材料と誘電性材料との階層を含む下段デッキを形成することを含む。下段デッキは、アレイ領域と１つまたは複数の非アレイ領域を含む。ピラー開口部は、ピラー開口部を下段デッキの１つまたは複数の非アレイ領域に形成することなく、下段デッキのアレイ領域に形成される。セル膜材料は、下段デッキのアレイ領域にあるピラー開口部内に形成される。上段デッキは形成され、下段デッキに隣接して、交互する窒化物材料と誘電性材料との階層を含む。アレイ領域と１つまたは複数の非アレイ領域を含む上段デッキ。ピラー開口部は、上段デッキのアレイ領域と１つまたは複数の非アレイ領域に形成される。セル膜材料は、上段デッキのアレイ領域と１つまたは複数の非アレイ領域にあるピラー開口部内に形成される。上段デッキのアレイ領域内のセル膜材料は、下段デッキのアレイ領域のセル膜材料の上に重なる。上段デッキの１つまたは複数の非アレイ領域内のセル膜材料は、下段デッキの１つまたは複数の非アレイ領域内の交互する窒化物材料と誘電性材料との階層の上に重なる。空隙は、上段デッキおよび下段デッキの１つまたは複数の非アレイ領域に形成され、導電性材料は空隙に形成される。階層の窒化物材料は、階層の誘電性材料間に空間を形成するために除去される。別の導電性材料が、その空間に形成される。
【0057】
したがって、電子デバイスを形成する別の方法が開示される。方法は、下段デッキおよび上段デッキを含む電子機器構造体を形成することを含む。下段デッキおよび上段デッキのそれぞれは、交互する窒化物材料と誘電性材料との階層を含む。メモリピラーは、電子機器構造体のアレイ領域内の上段デッキおよび下段デッキに形成される。ダミーピラーは、電子機器構造体の非アレイ領域の上段デッキに形成される。ダミーピラーの一部、上段デッキの交互する窒化物材料と誘電性材料の一部、および下段デッキの交互する窒化物材料と誘電性材料の一部は、空隙を形成するために、非アレイ領域から除去される。空隙は、非アレイ領域の上段デッキの上面から、下段デッキの下にあるソース内に延びる。導電性材料は、その空隙に形成される。階層の窒化物材料は、誘電性材料間に空間を形成するために除去される。別の導電性材料が、誘電性材料間の空間に形成される。
【0058】
非アレイ領域１４０の上段デッキ１１０Ｂにあるピラー１０５Ｂは、アレイ領域１３５のピラー曲がりを低減するか、実質的に解消するため、階層１２０、１２０’の数が多いデッキ１１０は、アレイ領域１３５の上段ピラー１０５Ｂと下段ピラー１０５Ａに大きな曲がりを生ずることなく形成することができる。ピラー曲がりの改善は、アレイ領域１３５と非アレイ領域１４０との間でピラー数の変遷が生じるダイの部分においても実現される。ピラー曲がりが低減または解消するため、アレイ領域１３５の上段ピラー１０５Ｂと下段ピラー１０５Ａとの間の重なりが、改善され得る。加えて、上段デッキ１１０Ｂの上に形成される接点は、アレイ領域１３５の上段ピラー１０５Ｂと下段ピラー１０５Ａに適当に重ねられてもよい。本開示の実施形態によると、電子デバイス２００はまた、従来の電子デバイスよりも少なく、あまり複雑ではないプロセス行為を用いて形成されてもよい。単なる例として、空隙１８５を形成するための除去行為は、ソース１６５のわずかな部分のみを除去し、ショートを減らす。追加的に、下段ピラー１０５Ａは、アレイ領域１３５のみに存在するため、非アレイ領域１４０において、寄生的な電気的チャネルおよびショートの低減または解消が見られる。これとは対照に、従来の電子デバイスを形成するためのプロセス行為は、交互する窒化物材料と誘電性材料とのパターン化の間の除去行為に影響を及ぼす空隙の形成をもたらす。従来の電子デバイスを形成するために用いられるプロセス行為の間に作り出される空隙は、望ましいことではないがソースの材料を除去し、それによりソースの材料の望ましくない除去が生じる。上段ピラーは通常曲がるため、従来の電子デバイスを形成するために用いられるプロセス行為はまた、上段ピラーと下段ピラーとの重なり問題も生じる。
【0059】
追加的な処理行為は、メモリアレイまたは１つもしくは複数の電子デバイス２００を含むシステムを形成するためにも行われる。電子デバイス２００は、図６に概略的に示すように、メモリアレイ６００に存在してもよい。メモリアレイ６００は、メモリセル６０２および制御ロジックコンポーネント６０４を含む。制御ロジックコンポーネント６０４は、メモリセル６０２のメモリアレイ内の、任意のまたはすべてのメモリセルを読み出し、書き込み、またはリフレッシュするべく、メモリセル６０２と動作可能に相互作用するように構成されてもよい。メモリアレイ６００のメモリセル６０２は、アクセス線に結合され、アクセス線は、メモリセル６０２のワード線（例えば、導電性材料１９０）に結合される。メモリアレイ６００のメモリセルのストリングは、ソース線とデータ線（例えば、ビット線）との間で直列に結合される。メモリセルは、アクセス線とデータ線との間に位置付けられる。アクセス線は、例えば電子デバイス２００の導電性材料１９０に電気的に接触してもよく、データ線は、電子デバイス２００の電極（例えば、上部電極）に電気的に接触してもよい。データ線は、メモリセルの行または列の上に直接重なって、その上部電極に接触してもよい。アクセス線のそれぞれは、第１の方向に延びてもよく、メモリセルの行を接続してもよい。データ線のそれぞれは、第１の方向に少なくとも実質的に垂直な第２の方向に延びてもよく、メモリセルの列を接続してもよい。アクセス線とデータ線に印加される電圧は、少なくとも１つのアクセス線と少なくとも１つのビット線との交点において電場が選択的に印加されるように、制御されてもよく、メモリセルが選択的に動作できるようにしている。１つまたは複数の電子デバイス２００を含むメモリアレイ６００を形成するための追加的なプロセス行為は、従来技術によって行われる。
【0060】
図７は、本明細書で説明される１つまたは複数の実施形態にしたがって実装されたシステム７００（例えば、電子システム）のブロック図である。システム７００としては、例えば、コンピュータまたはコンピュータハードウェアコンポーネント、サーバまたは他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルのメディア（例えば、音楽）プレーヤ、例えばｉＰＡＤ（登録商標）またはＳＵＲＦＡＣＥ（登録商標）タブレットなどのＷｉ－Ｆｉまたはセルラー対応タブレット、電子書籍、ナビゲーションデバイスなどを挙げることができる。システム７００は、少なくとも１つのメモリデバイス７０２を含み、メモリデバイス７０２は、先述したように１つまたは複数の電子デバイス２００を含む。システム７００は、システム７００内でシステム機能および要求の処理を制御するために、マイクロプロセッサなどの少なくとも１つのプロセッサ７０４をさらに含んでもよい。システム７００のプロセッサ７０４および他のサブコンポーネントは、メモリセルを含んでもよい。プロセッサ７０４は、先述したように、任意選択で、１つまたは複数のメモリアレイ６００を含んでもよい。
【0061】
様々な他のデバイスは、システム７００が実施する機能に応じて、プロセッサ７０４に結合されてもよい。例えば、ユーザによって、情報を電子システム７００に入力するための入力デバイス７０６、例えばマウスもしくは他のポインティングデバイス、ボタン、スイッチ、キーボード、タッチパッド、ライトペン、デジタイザおよびスタイラス、タッチスクリーン、音声認識システム、マイクロフォン、コントロールパネル、またはそれらの組合せなどは、プロセッサ７０４に結合されてもよい。ユーザに情報（例えば、視覚的または音響的な出力）を出力するための出力デバイス７０８もまた、プロセッサ７０４に結合されてもよい。出力デバイス７０８としては、ＬＣＤディスプレイ、ＳＥＤディスプレイ、ＣＲＴディスプレイ、ＤＬＰディスプレイ、プラズマディスプレイ、ＯＬＥＤディスプレイ、ＬＥＤディスプレイ、三次元投影、オーディオディスプレイ、またはそれらの組合せを挙げることができる。出力デバイス７０８としてはまた、プリンタ、オーディオ出力ジャック、スピーカなども挙げられ得る。いくつかの実施形態では、入力デバイス７０６と出力デバイス７０８は、電子システム７００に情報を入力するため、およびユーザに視覚的な情報を出力するための両方に使用することが可能な単一のタッチスクリーンデバイスを含んでもよい。１つまたは複数の入力デバイス７０６および出力デバイス７０８は、メモリデバイス７０２およびプロセッサ７０４のうちの少なくとも１つと電気的に通信することができる。少なくとも１つのメモリセルデバイス７０２およびプロセッサ７０４はまた、システムオンチップ（ＳｏＣ）で使用されてもよい。
【0062】
本開示の実施形態による電子デバイス２００は、マルチデッキ３Ｄ ＮＡＮＤ Ｆｌａｓｈメモリデバイスなどの３Ｄ ＮＡＮＤ Ｆｌａｓｈメモリデバイスなどの３Ｄ電子デバイスを含んでもよいが、それらに限定されない。本開示の実施形態にしたがって形成される電子デバイス２００は、ピラー曲がりの低減または解消が望まれる、あらゆる３Ｄ電子デバイスにおいて使用されてもよい。
【0063】
したがって、入力デバイス、出力デバイス、プロセッサデバイス、およびメモリデバイスを含むシステムが開示される。メモリデバイスは、アレイ領域と１つまたは複数の非アレイ領域を含む。上段ピラーは、アレイ領域の上段デッキおよび１つまたは複数の非アレイ領域の上段デッキにある。下段ピラーは、アレイ領域の下段デッキのみにある。導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。プロセッサデバイスは、入力デバイスおよび出力デバイスに動作可能に結合され、メモリデバイスは、プロセッサデバイスに動作可能に結合される。
【0064】
追加的で、非限定的な、本開示の例示の実施形態を、以下で説明する。
【0065】
実施形態１：ソースに隣接する下段デッキおよび上段デッキであって、下段デッキおよび上段デッキのそれぞれが、交互する導電性材料と誘電性材料との階層を含み、下段デッキおよび上段デッキのそれぞれが、アレイ領域と１つまたは複数の非アレイ領域を含む、下段デッキおよび上段デッキと、アレイ領域の下段デッキおよび上段デッキ内にあるメモリピラーであって、メモリピラーがソースに動作可能に結合されるように構成される、メモリピラーと、１つまたは複数の非アレイ領域の上段デッキ内にあるダミーピラーであって、ダミーピラーがソースから電気的に分離されるように構成される、ダミーピラーと、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある別の導電性材料とを備える、電子デバイス。
【0066】
実施形態２：メモリピラーが、上段デッキおよび下段デッキを通って延びる、実施形態１に記載の電子デバイス。
【0067】
実施形態３：メモリピラーが、チャネル材料および１つまたは複数のセル材料を含む、実施形態１または実施形態２に記載の電子デバイス。
【0068】
実施形態４：メモリピラーが、上段デッキ、下段デッキ、およびソースを通って延びる、実施形態１から３のいずれか一項に記載の電子デバイス。
【0069】
実施形態５：ダミーピラーが、上段デッキを通って延びる、実施形態１から４のいずれか一項に記載の電子デバイス。
【0070】
実施形態６：ダミーピラーが、下段デッキを通って延びることがない、実施形態１から５のいずれか一項に記載の電子デバイス。
【0071】
実施形態７：上段デッキのメモリピラーおよびダミーピラーが、同一ピッチを含む、実施形態１から６のいずれか一項に記載の電子デバイス。
【0072】
実施形態８：別の導電性材料が、上段デッキの上面からソースの下面へ延びる、実施形態１から７のいずれか一項に記載の電子デバイス。
【0073】
実施形態９：ダミーピラーの一部分が、別の導電性材料を取り巻く、実施形態１から８のいずれか一項に記載の電子デバイス。
【0074】
実施形態１０：階層の導電性材料が、ソースに動作可能に結合される、実施形態１から９のいずれか一項に記載の電子デバイス。
【0075】
実施形態１１：階層の誘電性材料が、ダミーピラーの導電性材料を、ソースから電気的に分離する、実施形態１から１０のいずれか一項に記載の電子デバイス。
【0076】
実施形態１２：電子デバイスのアレイ領域内のメモリピラーであって、電子デバイスが、交互する導電性材料と誘電性材料とを含む複数のデッキを含み、メモリピラーが複数のデッキの第１のデッキと第２のデッキ内にある、メモリピラーと、電子デバイスの非アレイ領域の第２のデッキ内のダミーピラーであって、非アレイ領域の第１のデッキにはダミーピラーがない、ダミーピラーと、第１のデッキの下にあるソースであって、ソースが、メモリピラーに動作可能に結合され、ダミーピラーから電気的に分離される、ソースと、非アレイ領域の第１のデッキおよび第２のデッキ内にある別の導電性材料とを備える、電子デバイス。
【0077】
実施形態１３：メモリピラーが、第２のデッキの上面から、ソースを通って延びる、実施形態１２に記載の電子デバイス。
【0078】
実施形態１４：ダミーピラーが、第２のデッキの上面から、第２のデッキを通って延びる、実施形態１２または実施形態１３に記載の電子デバイス。
【0079】
実施形態１５：非アレイ領域が、周辺領域、平面分離領域、マクロ読み出し専用メモリ領域、命令読み出し専用メモリ領域、ビット線出口領域、またはスクライブ領域のうちの１つまたは複数を含む、実施形態１２から１４のいずれか一項に記載の電子デバイス。
【0080】
実施形態１６：第２のデッキのダミーピラーの一部が、別の導電性材料を囲む、実施形態１２から１５のいずれか一項に記載の電子デバイス。
【0081】
実施形態１７：デッキの交互する導電性材料が、ワード線として構成される、実施形態１２から１６のいずれか一項に記載の電子デバイス。
【0082】
実施形態１８：ワード線が、ソースに動作可能に結合される、実施形態１７に記載の電子デバイス。
【0083】
実施形態１９：ソースの下に相補型金属酸化物半導体回路をさらに備える、実施形態１２から１８のいずれか一項に記載の電子デバイス。
【0084】
実施形態２０：システムであって、入力デバイスと、出力デバイスと、入力デバイスおよび出力デバイスに動作可能に結合されるプロセッサデバイスと、プロセッサデバイスに動作可能に結合されるメモリデバイスであって、メモリデバイスが、アレイ領域と１つまたは複数の非アレイ領域を含み、メモリデバイスが、アレイ領域の上段デッキおよび１つまたは複数の非アレイ領域の上段デッキにある上段ピラーと、アレイ領域の下段デッキのみにある下段ピラーと、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある導電性材料とを含む、メモリデバイスとを備える、システム。
【0085】
実施形態２１：１つまたは複数の非アレイ領域には、下段ピラーがない、実施形態２０に記載のシステム。
【0086】
実施形態２２：アレイ領域の上段ピラーおよび下段ピラーが、互いに実質的に位置が揃っている、実施形態２０または実施形態２１に記載のシステム。
【0087】
実施形態２３：１つまたは複数の非アレイ領域の下段デッキが、交互する導電性材料と誘電性材料との階層を含む、実施形態２０から２２のいずれか一項に記載のシステム。
【0088】
実施形態２４：交互する導電性材料と誘電性材料との階層が、交互するタングステン材料と酸化物材料との階層を含む、実施形態２３に記載のシステム。
【0089】
実施形態２５：交互する導電性材料と誘電性材料との導電性材料が、メモリデバイスのソースに動作可能に結合される、実施形態２３または実施形態２４に記載のシステム。
【0090】
実施形態２６：メモリデバイスが三次元ＮＡＮＤメモリデバイスを含む、実施形態２０から２５のいずれか一項に記載のシステム。
【0091】
実施形態２７：電子デバイスを形成する方法であって、交互する窒化物材料と誘電性材料との階層を含む下段デッキを形成することであって、下段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、下段デッキのアレイ領域にピラー開口部を形成することであって、ピラー開口部を下段デッキの１つまたは複数の非アレイ領域に形成することのない、ピラー開口部を形成することと、下段デッキのアレイ領域にあるピラー開口部内にセル膜材料を形成することと、交互する窒化物材料と誘電性材料との階層を含む上段デッキを下段デッキに隣接して形成することであって、上段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、上段デッキのアレイ領域と１つまたは複数の非アレイ領域にピラー開口部を形成することと、上段デッキのアレイ領域と１つまたは複数の非アレイ領域にあるピラー開口部内にセル膜材料を形成することであって、上段デッキのアレイ領域内のセル膜材料が、下段デッキのアレイ領域内のセル膜材料の上に重なり、上段デッキの１つまたは複数の非アレイ領域内のセル膜材料が、下段デッキの１つまたは複数の非アレイ領域内の交互する窒化物材料と誘電性材料との階層の上に重なる、形成することと、上段デッキおよび下段デッキの１つまたは複数の非アレイ領域に空隙を形成することと、空隙に導電性材料を形成することと、階層の誘電性材料間に空間を形成するために階層の窒化物材料を除去することと、空間に別の導電性材料を形成することとを含む、方法。
【0092】
実施形態２８：下段デッキのアレイ領域にあるピラー開口部内にセル膜材料を形成すること、および上段デッキのアレイ領域にあるピラー開口部内にセル膜材料を形成することが、上段デッキを通って、下段デッキを通って、下段デッキの下にあるソースを通って延びるセル膜材料を形成することを含む、実施形態２７に記載の方法。
【0093】
実施形態２９：下段デッキのアレイ領域にあるピラー開口部内にセル膜材料を形成すること、および上段デッキのアレイ領域にあるピラー開口部内にセル膜材料を形成することが、下段デッキのアレイ領域内のセル膜材料を上段デッキのアレイ領域内のセル膜材料と実質的に位置を揃えることを含む、実施形態２７または実施形態２８に記載の方法。
【0094】
実施形態３０：空間に別の導電性材料を形成することが、空間にタングステン材料を形成することを含む、実施形態２７から２９のいずれか一項に記載の方法。
【0095】
実施形態３１：電子デバイスを形成する方法であって、下段デッキおよび上段デッキを含む電子機器構造体を形成することであって、下段デッキおよび上段デッキのそれぞれが、交互する窒化物材料と誘電性材料との階層を含む、形成することと、電子機器構造体のアレイ領域内の上段デッキ内および下段デッキ内にメモリピラーを形成することと、電子機器構造体の非アレイ領域の上段デッキにダミーピラーを形成することと、非アレイ領域の上段デッキの上面から、下段デッキの下にあるソース内に延びる空隙を形成するために、ダミーピラーの一部、上段デッキの交互する窒化物材料と誘電性材料の一部、および下段デッキの交互する窒化物材料と誘電性材料の一部を、非アレイ領域から除去することと、空隙に導電性材料を形成することと、誘電性材料間に空間を形成するために、階層の窒化物材料を除去することと、誘電性材料間の空間に別の導電性材料を形成することとを含む、方法。
【0096】
実施形態３２：電子機器構造体の非アレイ領域の上段デッキにダミーピラーを形成することが、非アレイ領域の上段デッキのみにダミーピラーを形成することを含む、実施形態３１に記載の方法。
【0097】
実施形態３３：上段デッキ内および下段デッキ内にメモリピラーを形成することが、上段デッキの上面から、下段デッキを通って、ソースを通って、ソースの下にあるベース材料内に延びるメモリピラーを形成することを含む、実施形態３１または実施形態３２に記載の方法。
【0098】
実施形態３４：電子機器構造体の非アレイ領域の上段デッキにダミーピラーを形成することが、上段デッキの上面から上段デッキを通って延びるダミーピラーを形成することを含む、実施形態３１から３３のいずれか一項に記載の方法。
【0099】
実施形態３５：ダミーピラーを形成することが、ダミーピラーを部分的にソース内に延ばすことを含む、実施形態３４に記載の方法。
【0100】
特定の例示的な実施形態を、図面と関連して説明したが、当業者であれば、本開示に包含される実施形態は、本明細書において明示的に示され説明されたこのような実施形態に限定されないことを、認識および諒解するであろう。むしろ、本明細書で説明される実施形態に対しては、この後で特許請求されるもの、その法的等価物など、本開示に包含される実施形態の範囲から逸脱することなく、多くの追加、削除、および変更が成される可能性がある。加えて、１つの開示される実施形態からの特徴は、別の開示される実施形態の特徴と組み合わせることができるが、それでもなお本開示の範囲内に包含される。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【手続補正書】
【提出日】2022-12-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ソースに隣接する下段デッキおよび上段デッキであって、前記下段デッキおよび前記上段デッキのそれぞれが、交互する導電性材料と誘電性材料との階層を含み、前記下段デッキおよび前記上段デッキのそれぞれが、アレイ領域と１つまたは複数の非アレイ領域を含む、下段デッキおよび上段デッキと、前記アレイ領域の前記下段デッキおよび前記上段デッキ内にあるメモリピラーであって、前記メモリピラーが前記ソースに動作可能に結合されるように構成される、メモリピラーと、
前記１つまたは複数の非アレイ領域の前記上段デッキ内にあるダミーピラーであって、前記ダミーピラーが前記ソースから電気的に分離されるように構成される、ダミーピラーと、
前記１つまたは複数の非アレイ領域の前記上段デッキおよび前記下段デッキ内にある別の導電性材料と
を備える、電子デバイス。
【請求項2】
前記メモリピラーが、前記上段デッキおよび前記下段デッキを通って延びる、請求項１に記載の電子デバイス。
【請求項3】
前記メモリピラーが、チャネル材料および１つまたは複数のセル材料を含む、請求項１に記載の電子デバイス。
【請求項4】
前記メモリピラーが、前記上段デッキ、前記下段デッキ、および前記ソースを通って延びる、請求項１に記載の電子デバイス。
【請求項5】
前記ダミーピラーが、前記上段デッキを通って延びる、請求項１に記載の電子デバイス。
【請求項6】
前記ダミーピラーが、前記下段デッキを通って延びることがない、請求項１に記載の電子デバイス。
【請求項7】
前記上段デッキの前記メモリピラーおよび前記ダミーピラーが、同一ピッチを含む、請求項１に記載の電子デバイス。
【請求項8】
前記別の導電性材料が、前記上段デッキの上面から前記ソースの下面へ延びる、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項9】
前記ダミーピラーの一部分が、前記別の導電性材料を取り巻く、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項10】
前記階層の前記導電性材料が、前記ソースに動作可能に結合される、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項11】
前記階層の前記誘電性材料が、前記ダミーピラーの導電性材料を、前記ソースから電気的に分離する、請求項１から７のいずれか一項に記載の電子デバイス。
【請求項12】
システムであって、入力デバイスと、
出力デバイスと、
前記入力デバイスおよび前記出力デバイスに動作可能に結合されるプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合され、請求項１―７のいずれか一項に記載の前記電子デバイス
を備える、システム。
【請求項13】
前記アレイ領域の前記下段デッキおよび前記上段デッキにおける前記メモリピラーが、互いに実質的に位置が揃っている、請求項１２に記載のシステム。
【請求項14】
前記メモリデバイスが三次元ＮＡＮＤメモリデバイスを含む、請求項１２または１３に記載のシステム。
【請求項15】
電子デバイスを形成する方法であって、交互する窒化物材料と誘電性材料との階層を含む下段デッキを形成することであって、前記下段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、
前記下段デッキの前記アレイ領域にピラー開口部を形成することであって、前記ピラー開口部を前記下段デッキの前記１つまたは複数の非アレイ領域に形成することなく、ピラー開口部を形成することと、
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することと、
交互する窒化物材料と誘電性材料との階層を含む上段デッキを前記下段デッキに隣接して形成することであって、前記上段デッキが、アレイ領域と１つまたは複数の非アレイ領域を含む、形成することと、
前記上段デッキの前記アレイ領域と前記１つまたは複数の非アレイ領域にピラー開口部を形成することと、
前記上段デッキの前記アレイ領域と前記１つまたは複数の非アレイ領域にある前記ピラー開口部内にセル膜材料を形成することであって、前記上段デッキの前記アレイ領域内の前記セル膜材料が、前記下段デッキの前記アレイ領域内の前記セル膜材料の上に重なり、前記上段デッキの前記１つまたは複数の非アレイ領域内の前記セル膜材料が、前記下段デッキの前記１つまたは複数の非アレイ領域内の前記交互する窒化物材料と誘電性材料との階層の上に重なる、形成することと、
前記上段デッキおよび前記下段デッキの前記１つまたは複数の非アレイ領域に空隙を形成することと、
前記空隙に導電性材料を形成することと、
前記階層の前記誘電性材料間に空間を形成するために前記階層の前記窒化物材料を除去することと、
前記空間に別の導電性材料を形成することと
を含む、方法。
【請求項16】
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成すること、および前記上段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することが、前記上段デッキを通って、前記下段デッキを通って、前記下段デッキの下にあるソースを通って延びる前記セル膜材料を形成することを含む、請求項１５に記載の方法。
【請求項17】
請求項１５または１６に記載の方法であって、
前記下段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成すること、および前記上段デッキの前記アレイ領域にある前記ピラー開口部内にセル膜材料を形成することが、前記電子デバイスの前記アレイ領域内の前記上段デッキ内および前記下段デッキ内にメモリピラーを形成することを含み、
前記上段デッキの前記１つまたは複数の非アレイ領域内の前記ピラー開口部内にセル膜材料を形成することが、前記電子デバイスの前記非アレイ領域の前記上段デッキにダミーピラーを形成することを含む、
方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
［関連する出願へのクロスリフェレンス］
本出願は、２０２０年４月１７日に提出された米国特許出願番号１６／８５１，６３８であって、２０２２年７月１２日発行の現在の米国特許番号１１，３８７，２４５に対する特許協力条約第８条に基づく利益を主張する、日本国を指定し且つ２０２１年１０月２１日に国際特許公開ＷＯ２０２１／２１２１２９として英語で公開された出願日２０２１年２月２４日の国際特許出願ＰＣＴ／ＵＳ２０２１／０７０１８７の国内段階移行である。
本出願は、２０２０年４月１７日に提出された米国特許出願番号１６／８５１，６３８であって、２０２２年７月１２日発行の現在の米国特許番号１１，３８７，２４５に対する特許協力条約第８条に基づく利益を主張する、日本国を指定し且つ２０２１年１０月２１日に国際特許公開ＷＯ２０２１／２１２１２９として英語で公開された出願日２０２１年２月２４日の国際特許出願ＰＣＴ／ＵＳ２０２１／０７０１８７の国内段階移行である。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【0005】
サマリ
したがって、電子デバイスが開示される。電子デバイスは、ソースに隣接する下段デッキおよび上段デッキを備える。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。
したがって、電子デバイスが開示される。電子デバイスは、ソースに隣接する下段デッキおよび上段デッキを備える。下段デッキおよび上段デッキのそれぞれは、交互する導電性材料と誘電性材料との階層を含む。下段デッキおよび上段デッキのそれぞれはまた、アレイ領域と１つまたは複数の非アレイ領域を含む。メモリピラーは、アレイ領域の下段デッキおよび上段デッキ内にあり、メモリピラーはソースに動作可能に結合されるように構成される。ダミーピラーは、１つまたは複数の非アレイ領域の上段デッキ内にあり、ダミーピラーはソースから電気的に分離されるように構成される。別の導電性材料は、１つまたは複数の非アレイ領域の上段デッキおよび下段デッキ内にある。
【国際調査報告】