特表2023-521888組み合わせ問題を解くための結合双安定ノードに基づくイジングマシン
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-05-25
(54)【発明の名称】組み合わせ問題を解くための結合双安定ノードに基づくイジングマシン
(51)【国際特許分類】
G06N 99/00 20190101AFI20230518BHJP
G06G 7/48 20060101ALI20230518BHJP
【ＦＩ】
G06N99/00 180
G06G7/48
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022562672
(86)(22)【出願日】2021-04-16
(85)【翻訳文提出日】2022-12-09
(86)【国際出願番号】 US2021070402
(87)【国際公開番号】W WO2021212145
(87)【国際公開日】2021-10-21
(31)【優先権主張番号】63/011,245
(32)【優先日】2020-04-16
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】508144129
【氏名又は名称】ユニバーシティ オブ ロチェスター
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100092624
【弁理士】
【氏名又は名称】鶴田 準一
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100153729
【弁理士】
【氏名又は名称】森本 有一
(74)【代理人】
【識別番号】100151459
【弁理士】
【氏名又は名称】中村 健一
(72)【発明者】
【氏名】ジェリコ イグニャトビック
(72)【発明者】
【氏名】マイケル ファン
(72)【発明者】
【氏名】リチャード アフォアクワ
(57)【要約】
抵抗結合回路ノードのネットワークを有するイジングマシンであって、抵抗結合回路ノードは、少なくとも１つのノードは、その端子間の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、エネルギーをノードに供給するキャパシタと並列接続された２端子能動電子素子と、を含み、素子は奇対称電流電圧特性を有し、電流電圧特性は、大きさが既定の閾値未満であるその端子間の電圧の負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（０ボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数である。
【特許請求の範囲】
【請求項1】
抵抗結合回路ノードのネットワークであって、少なくとも１つのノードを含み、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子を有する能動電子素子と、を含み、前記能動電子素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数である、ネットワーク。
【請求項2】
プログラム可能な抵抗器が、前記能動電子素子と並列接続され、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項１に記載のネットワーク。
【請求項3】
バイポーラ接合トランジスタが、前記能動電子素子と並列接続され、前記バイポーラ接合トランジスタのベース電流を変化させることによって、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項１に記載のネットワーク。
【請求項4】
電界効果トランジスタが、前記能動電子素子と並列接続され、前記電界効果トランジスタのゲート電圧を変化させることによって、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項１に記載のネットワーク。
【請求項5】
結合回路ノードのネットワークであって、少なくとも１つのノードを含み、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子を有する能動電子素子と、を含み、前記素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数である、ネットワーク。
【請求項6】
プログラム可能な抵抗器が、前記能動電子素子と並列接続され、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項５に記載のネットワーク。
【請求項7】
バイポーラ接合トランジスタが、前記能動電子素子と並列接続され、前記トランジスタのベース電流を変化させることによって、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項５に記載のネットワーク。
【請求項8】
電界効果トランジスタが、前記能動電子素子と並列接続され、前記トランジスタのゲート電圧を変化させることによって、前記奇対称電流電圧特性及びＶ1における前記負の電流勾配及び前記正の電流勾配を調整する、請求項５に記載のネットワーク。
【請求項9】
グラフの最大カット問題を解くための方法であって、前記グラフの頂点を抵抗結合回路ノードのネットワークのノードにマッピングすることと、
前記グラフのエッジの重みを前記ネットワークの結合抵抗にマッピングすることと、を含み、前記ネットワークは、
少なくとも１つのノードを有し、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子を有する能動電子素子と、を含み、前記能動電子素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数であり、
前記グラフ上の２つの頂点に対応する前記ネットワークの任意の２つのノード間の結合抵抗は、前記２つの頂点間の前記エッジの重みに反比例し、
前記グラフ上で正に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合抵抗を介して異極性がある前記２つの対応するノードの前記キャパシタに交差結合接続され、
前記グラフ上で負に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合抵抗を介して同極性がある前記２つの対応するノードの前記キャパシタに並列接続して結合される、方法。
【請求項10】
グラフの最大カット問題を解くための方法であって、前記グラフの頂点を結合回路ノードのネットワークのノードにマッピングすることと、
前記グラフのエッジの重みを前記ネットワークの結合電流にマッピングすることと、を含み、前記ネットワークは、
少なくとも１つのノードを有し、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、前記キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子を有する能動電子素子と、を含み、前記素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数であり、
前記グラフ上の２つの頂点に対応する前記ネットワークの任意の２つのノード間の結合電流は、前記２つの頂点間の前記エッジの重みに比例し、
前記グラフ上で正に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合電流が、異極性がある前記２つの対応するノードの前記キャパシタを充電するように交差結合され、
前記グラフ上で負に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合電流が、同極性がある前記２つの対応するノードの前記キャパシタを充電するように並列に結合される、方法。
【請求項11】
グラフの最大カット問題を解くためのデバイスであって、前記グラフの頂点が抵抗結合回路ノードのネットワークのノードに対応し、前記グラフのエッジの重みが前記ネットワークの結合抵抗に対応し、前記ネットワークは、少なくとも１つのノードを有し、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに抵抗結合される、前記キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子を有する能動電子素子と、を含み、前記素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数であり、
前記グラフ上の２つの頂点に対応する前記ネットワークの任意の２つのノード間の結合抵抗は、前記２つの頂点間の前記エッジの重みに反比例し、
前記グラフ上で正に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合抵抗を介して異極性がある前記２つの対応するノードの前記キャパシタの前記端子に交差結合接続され、
前記グラフ上で負に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合抵抗を介して同極性がある前記２つの対応するノードの前記キャパシタに並列接続して結合される、デバイス。
【請求項12】
グラフの最大カット問題を解くためのデバイスであって、前記グラフの頂点が結合回路ノードのネットワークのノードに対応し、前記グラフのエッジの重みが前記ネットワークの結合電流に対応し、前記ネットワークは、少なくとも１つのノードを有し、前記少なくとも１つのノードは、
キャパシタであって、前記キャパシタ両端の電圧が前記ノードの状態変数を表し、前記電圧が前記ネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、前記キャパシタと、
エネルギーを前記ノードに供給する前記キャパシタと並列に接続された２端子能動電子素子と、を含み、前記素子は奇対称電流電圧特性を有し、前記奇対称電流電圧特性は、
大きさが既定の閾値未満である前記２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、
３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は前記既定の閾値よりも大きい定数であり、
前記グラフ上の２つの頂点に対応する前記ネットワークの任意の２つのノード間の結合電流は、前記２つの頂点間の前記エッジの重みに比例し、
前記グラフ上で正に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合電流が、異極性がある前記２つの対応するノードの前記キャパシタを充電するように交差結合され、
前記グラフ上で負に接続された頂点に対応する前記ネットワークの任意の２つのノードは、前記結合電流が、同極性がある前記２つの対応するノードの前記キャパシタを充電するように並列に結合される、デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本願は、参照により本明細書に組み込まれる、次の米国仮特許出願の米国特許法第１１９条（ｅ）に基づく利益を主張する。
本願は、参照により本明細書に組み込まれる、次の米国仮特許出願の米国特許法第１１９条（ｅ）に基づく利益を主張する。
【0002】
Ｉｇｎｊａｔｏｖｉｃ ｅｔ ａｌ．（代理人整理番号ＵＲＮＶＰ００１．Ｐ１）によって、２０２０年４月１６日に出願され、「ＩＳＩＮＧ ＭＡＣＨＩＮＥ ＢＡＳＥＤ ＯＮ ＣＯＵＰＬＥＤ ＢＩＳＴＡＢＬＥ ＮＯＤＥＳ ＦＯＲ ＳＯＬＶＩＮＧ ＣＯＭＢＩＮＡＴＯＲＩＡＬ ＰＲＯＢＬＥＭＳ」と題された米国仮特許出願第６３／０１１，２４５号。
【背景技術】
【0003】
１．技術分野
本発明はイジングマシンに関する。特に、本発明は、ノードが能動電子素子と並列に接続されたキャパシタを有する抵抗結合回路ノードのネットワークに実装されるイジングマシンに関する。
本発明はイジングマシンに関する。特に、本発明は、ノードが能動電子素子と並列に接続されたキャパシタを有する抵抗結合回路ノードのネットワークに実装されるイジングマシンに関する。
【0004】
２．関連技術の説明
計算機の能力は、過去数十年にわたって桁違いに改善してきた。同じ期間にわたって、計算の必要性は改善によって促進され、現代の様々な問題を解決するために、より優れたメカニズムが継続して必要である。長期間にわたって、業界は、汎用コンピューティングシステムの改善に注力してきた。近年、暗号化及びネットワーク運用等の特定の種類のタスクで効果を発揮するために、特殊設計がますます採用されている。
計算機の能力は、過去数十年にわたって桁違いに改善してきた。同じ期間にわたって、計算の必要性は改善によって促進され、現代の様々な問題を解決するために、より優れたメカニズムが継続して必要である。長期間にわたって、業界は、汎用コンピューティングシステムの改善に注力してきた。近年、暗号化及びネットワーク運用等の特定の種類のタスクで効果を発揮するために、特殊設計がますます採用されている。
【0005】
ここ最近では、機械学習タスクが新たな焦点となっており、これらの動作を高速化するために多くの特殊なアーキテクチャが提案されている。この作業の多くは、制御オーバーヘッド及び運用コストが従来の設計よりもはるかに少なくなる、より効率的なアーキテクチャの構築に向けられている。
【0006】
関連するが異なるワークトラックでは、研究者はアルゴリズム全体を物理プロセスにマッピングして、結果として生じる状態がマッピングされたアルゴリズムへの回答を表すことを試みている。Ｄ－Ｗａｖｅ Ｓｙｓｔｅｍｓが販売している量子コンピュータは顕著な例である。回路モデルの量子コンピュータとは異なり、Ｄ－Ｗａｖｅマシンは量子アニーリングを行う。（Ｂｕｎｙｋ ｅｔ ａｌ．，“Ａｒｃｈｉｔｅｃｔｕｒａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓｏｒ，”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，２４（４）：１－１０，２０１４。本文献は参照により本明細書に組み込まれる。）そのアイデアは、システムのエネルギーが最小化のメトリックにマッピングされるように、組み合わせ最適化問題をキュービットのシステムにマッピングすることである。次に、システムが自然に基底状態に落ち着くと、マッピングされた問題の解を示すキュービットの状態を読み出すことができる。
【0007】
Ｄ－Ｗａｖｅのシステムが、ある種類の量子スピードアップに到達できるかどうかは、まだ決定的ではない。しかしながら、１つ明らかなことがある。このようなマシンは、実際に、最適化問題のいくつかの優れた解を非常に短時間で見つけることができる。実際、多くの代替設計が最近出現しており、その全てが、ミリ秒またはマイクロ秒のレイテンシで自明でないサイズに対して高品質の解を示している（時々、以前の全ての試みからの既知の最良の回答よりも優れた結果を発見することがある）。（Ｉｎａｇａｋｉ ｅｔ ａｌ．“Ａ ｃｏｈｅｒｅｎｔ ｉｓｉｎｇ ｍａｃｈｉｎｅ ｆｏｒ ２０００－ｎｏｄｅ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”Ｓｃｉｅｎｃｅ，３５４（６３１２）：６０３－６０６，２０１６、Ｗａｎｇ ｅｔ ａｌ．，“Ｏｉｍ：Ｏｓｃｉｌｌａｔｏｒ－ｂａｓｅｄ ｉｓｉｎｇ ｍａｃｈｉｎｅｓ ｆｏｒ ｓｏｌｖｉｎｇ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｓａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”Ｉｎ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｕｎｃｏｎｖｅｎｔｉｏｎａｌ Ｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｎａｔｕｒａｌ Ｃｏｍｐｕｔａｔｉｏｎ，ｐａｇｅｓ ２３２－２５６，Ｊｕｎｅ ２０１９、及びＲｏｑｕｅｓ－Ｃａｒｍｅｓ ｅｔ ａｌ．，“Ｈｅｕｒｉｓｔｉｃ ｒｅｃｕｒｒｅｎｔ ａｌｇｏｒｉｔｈｍｓ ｆｏｒ ｐｈｏｔｏｎｉｃ ｉｓｉｎｇ ｍａｃｈｉｎｅｓ，”Ｎａｔｕｒｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，１１（１）：２４９，２０２０。）これらの従来技術のシステムは、全て、問題をマシンのセットアップにマッピングでき、次に、マシンの状態がシステムの物理学に従って進化するという特性を共有している。この進化は、イジングモデルと呼ばれる特定の式を最適化する効果がある。したがって、進化の終わりにそのようなシステムの状態を読み出すことは、マッピングされた問題の解（通常、非常に優れた解）を取得する効果がある。
【0008】
例えば、いくつかのシステムでは、ハミルトニアンはイジング公式と密接に関連している。当然、システムは低エネルギー状態に入ろうとする。他のシステムでは、システムのリアプノフ関数がイジング公式に関連していることを示すことができる。一般に、これらのシステムは、物理学による目的関数（イジング公式の形式）を最適化するものと考えることができる。したがって、それらのシステムは、概して、イジングマシンと呼ばれる。明らかに、フォンノイマンマシンとは異なり、従うべき明示的なアルゴリズムはない。代わりに、自然に効果的に計算を実行している。イジングマシンは、非常に異なる（そして、多くの場合、複雑な）物理原理が関与する異なる方法で実装される。いくつかのイジングマシン形式は、非常に大きいスケールで現れる基本的な利点があるかどうかは明らかではない場合がある。
【0009】
イジングマシンシステムが実際に基底状態に達成するという保証はないが、一般的に達成不可能な理想的なセットアップの理論的保証は存在し得る。例えば、断熱量子コンピューティング理論では、アニーリングスケジュールが十分に遅く、ノイズがないとき（すなわち、ゼロケルビンの場合）、システムが基底状態にとどまることが保証されることが示される。したがって、対応する回答が考えられる全ての場合の中で最良であるという保証はない。それにもかかわらず、イジングマシンシステムが適切な回答を見つける速度及びエネルギー効率は非常に魅力的である。
【0010】
この分野の研究はまだ比較的新しく、新しい方法が常に開発されているため、他の設計よりもオンチップ統合に適したＣＭＯＳベースのイジングマシン設計が明らかに必要である。さらに、従来の設計と比較して高速でエネルギー効率が高く、高品質な結果をもたらすうえで、同じように信頼できるイジングマシンの設計が必要である。これら及び他の必要性は、以下に詳述する本発明によって満たされる。
【発明の概要】
【0011】
イジングマシンは、物理学を利用して、動的システムを、組み合わせ最適化問題のヒューリスティックソリューションとして読み出しできる最適な状態に自然に導く。自然をコンピューティングメカニズムとして使用するそのような設計により、より高いパフォーマンス及び／またはより安い運用コストがもたらされ得る。量子アニーラは、そのようなマシンの顕著な既存の例である。しかしながら、既存のイジングマシンは一般的に大きくて扱いにくく、エネルギーを大量に消費する。そのような欠点は、将来、より大きなスケールで本質的な利点をもたらし得る。しかしながら、今のところ、集積回路設計により、より即時の適用が可能になる。本発明の実施形態は、プログラム可能な可変強度と結合された双安定ノードを使用する設計を対象とする。この設計は、オンチップアプリケーション向けに完全にＣＭＯＳ互換であり、性能、面積、及びエネルギーにおいて競争力のある指標を示す。
【0012】
本発明の例示的な実施形態は、少なくとも１つのノードを有する抵抗結合回路ノードのネットワークを含み得、少なくとも１つのノードは、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子を有する能動電子素子と、を含み、能動電子素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満の２端子間の電圧の負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（０ボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数である。さらなる実施形態は、能動電子素子と並列接続され、奇対称電流電圧特性及びＶ1における負の電流勾配及び正の電流勾配を調整するプログラム可能な抵抗器を含み得る。さらなる実施形態は、能動電子素子と並列に接続され、バイポーラ接合トランジスタのベース電流を変化させることによって、奇対称電流電圧特性及びＶ1における負の電流勾配及び正の電流勾配を調整するバイポーラ接合トランジスタを含み得る。さらなる実施形態は、能動電子素子と並列接続され、電界効果トランジスタのゲート電圧を変化させることによって、奇対称電流電圧特性及びＶ1における負の電流勾配及び正の電流勾配を調整する電界効果トランジスタを含み得る。
【0013】
本発明の別の実施形態は、少なくとも１つのノードを有する結合回路ノードのネットワークを含み得、少なくとも１つのノードは、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子を有する能動電子素子と、を含み、素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満である２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数である。本発明の本実施形態は、さらに本明細書に説明される任意の他のネットワーク、デバイス、または方法と一致するように修正できる。
【0014】
グラフの最大カット問題を解くための例示的な方法は、グラフの頂点を抵抗結合回路ノードのネットワークのノードにマッピングすることと、グラフのエッジの重みをネットワークの結合抵抗にマッピングすることと、を含み得、ネットワークは少なくとも１つのノードを含み、少なくとも１つのノードは、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子を有する能動電子素子と、を含み、能動電子素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満であるその端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数である。本方法は、さらに、グラフ上の２つの頂点に対応するネットワークの任意の２つのノード間の結合抵抗が、２つの頂点間のエッジの重みに反比例することと、グラフ上で正に接続された頂点（すなわち、正のエッジの重み）に対応するネットワークの任意の２つのノードが、結合抵抗器（複数可）を介して異極性がある２つの対応するノードのキャパシタの端子に交差結合接続されることと、グラフ上で負に接続された頂点（すなわち、負のエッジの重み）に対応するネットワークの任意の２つのノードが、結合抵抗器（複数可）を介して同極性がある２つの対応するノードのキャパシタの端子に並列接続して結合されることと、を含み得る。本発明の本実施形態は、さらに、本明細書に説明される任意の他のネットワーク、デバイス、または方法と一致するように修正できる。
【0015】
グラフの最大カット問題を解くための別の例示的な方法は、グラフの頂点を結合回路ノードのネットワークのノードにマッピングすることと、グラフのエッジの重みをネットワークの結合電流にマッピングすることと、を含み、ネットワークは少なくとも１つのノードを有し、少なくとも１つのノードは、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子を有する能動電子素子と、を含み、素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満であるその端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数である。グラフ上の２つの頂点に対応するネットワークの任意の２つのノード間の結合電流は、２つの頂点間のエッジの重みに比例し、グラフ上で正に接続された頂点（すなわち、正のエッジの重み）に対応するネットワークの任意の２つのノードは、結合電流が、異極性がある２つの対応するノードのキャパシタを充電するように交差結合され、グラフ上で負に接続された頂点（すなわち、負のエッジの重み）に対応するネットワークの任意の２つのノードは、結合電流が、同極性がある２つの対応するノードのキャパシタを充電するように並列に結合される。本発明の本実施形態は、さらに、本明細書に説明される任意の他のネットワーク、デバイス、または方法と一致するように修正できる。
【0016】
本発明の別の例示的な実施形態は、グラフの最大カット問題を解くためのデバイスを含み得、グラフの頂点が抵抗結合回路ノードのネットワークのノードに対応し、グラフのエッジの重みがネットワークの結合抵抗に対応し、ネットワークは少なくとも１つのノードを含み、少なくとも１つのノードは、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに抵抗結合される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子を有する能動電子素子と、を含み、素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満であるその端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数であり、グラフ上の２つの頂点に対応するネットワークの任意の２つのノード間の結合抵抗は、２つの頂点間のエッジの重みに反比例し、グラフ上で正に接続された頂点（すなわち、正のエッジの重み）に対応するネットワークの任意の２つのノードは、結合抵抗器（複数可）を介して異極性がある２つの対応するノードのキャパシタの端子に交差結合接続され、グラフ上で負に接続された頂点（すなわち、負のエッジの重み）に対応するネットワークの任意の２つのノードは、結合抵抗器（複数可）を介して同極性がある２つの対応するノードのキャパシタの端子に並列接続して結合される。本発明の本実施形態は、さらに、本明細書に説明される任意の他のネットワーク、デバイス、または方法と一致するように修正できる。
【0017】
本発明のさらに別の例示的な実施形態は、グラフの最大カット問題を解くためのデバイスを含み得、グラフの頂点が結合回路ノードのネットワークのノードに対応し、グラフのエッジの重みがネットワークの結合電流に対応し、ネットワークは、少なくとも１つのノードを含み、少なくとも１つのノードは、キャパシタであって、キャパシタ両端の電圧がノードの状態変数を表し、電圧がネットワークの少なくとも１つの他のノードに結合される前に電流に変換される、キャパシタと、エネルギーをノードに供給するキャパシタと並列に接続された２端子能動電子素子と、を含み、素子は奇対称電流電圧特性を有し、奇対称電流電圧特性は、大きさが既定の閾値未満である２端子間の電圧に対する負の電流勾配、それ以外の場合、正の勾配と、３つの電圧インスタンス（ゼロボルト、＋Ｖ1ボルト、及び－Ｖ1ボルト）に対するゼロ電流と、を示し、Ｖ1は既定の閾値よりも大きい定数であり、グラフ上の２つの頂点に対応するネットワークの任意の２つのノード間の結合電流は、２つの頂点間のエッジの重みに比例し、グラフ上で正に接続された頂点（すなわち、正のエッジの重み）に対応するネットワークの任意の２つのノードは、結合電流が、異極性がある２つの対応するノードのキャパシタを充電するように交差結合され、グラフ上で負に接続された頂点（すなわち、負のエッジの重み）に対応するネットワークの任意の２つのノードは、結合電流が、同極性がある２つの対応するノードのキャパシタを充電するように並列に結合される。本発明の本実施形態は、さらに、本明細書に説明される任意の他のネットワーク、デバイス、または方法と一致するように修正できる。
【0018】
ここで、同じ参照番号が全体を通して対応する部分を表す図面を参照する。
【図面の簡単な説明】
【0019】
【図1】例示的な双安定抵抗結合イジングマシン（ＢＲＩＭ）のアーキテクチャを示す。
【図2】Ｎiノードと他の２つのノード（ＮjとＮk）との間の接続を示す例示的なＮi平衡ＢＲＩＭノードを示す。
【図3】ダイオードの端子の極性が任意に選ばれたディスクリートコンポーネントが実装された平衡ＺＩＶダイオードの例を示す。
【図5】ＬＦ４１２オペアンプを用いた例示的な６ノードのディスクリートＢＲＩＭ実装を示す。
【図7】ノードＮi及び結合ユニットＣＵijを有する例示的なＢＲＩＭのコンポーネントを示すブロック図を示す。
【図8】負の結合係数及び正の結合係数の両方を回路に適用することを考える例示的な集積回路ＢＲＩＭノードの平衡構造を示す。
【図9】結合ユニットの回路図の例を示す。
【発明を実施するための形態】
【0020】
１．イジングモデル
イジングモデルを使用して、スピンのシステムのハミルトニアン（運動ポテンシャル等の所与のシステムのエネルギーの合計）を説明する。一般にイジングモデルと呼ばれるが、そのモデル自体はエルンストイジングが１次元系を解析的に解く前に存在していた。そのモデルは、多くのノード（例えば、原子）を有する系を表す一般的なモデルであり、それぞれのノードは、＋１及び－１の２つだけの値を持つσiとして表されるスピンを有する。システムのエネルギーは、スピンのペアワイズ結合（Ｊij）と、各スピンとのいくらかの外部場の相互作用（ｈi）の関数である。結果として生じるハミルトニアンは次のようになる。
外部場を無視する場合、ハミルトニアンは下式により単純化される。
この単純化されたバージョンは、本願にとってより便利である。以下、イジングモデルまたは公式は式（２）として参照される。
イジングモデルを使用して、スピンのシステムのハミルトニアン（運動ポテンシャル等の所与のシステムのエネルギーの合計）を説明する。一般にイジングモデルと呼ばれるが、そのモデル自体はエルンストイジングが１次元系を解析的に解く前に存在していた。そのモデルは、多くのノード（例えば、原子）を有する系を表す一般的なモデルであり、それぞれのノードは、＋１及び－１の２つだけの値を持つσiとして表されるスピンを有する。システムのエネルギーは、スピンのペアワイズ結合（Ｊij）と、各スピンとのいくらかの外部場の相互作用（ｈi）の関数である。結果として生じるハミルトニアンは次のようになる。
【数1】
【数2】
【0021】
そのようなハミルトニアンを伴う物理システムは、自然に低エネルギー状態になる傾向があるため、イジングハミルトニアンと同等の定式化により問題を解決するための便利なマシンとして働く。提供されたパラメータ（例えば、Ｊij）は、問題のパラメータと一致するように構成できる。
【0022】
２．最適化問題
最適化問題のグループは、自然にイジングマシンにマッピングされる。おそらく、マッピングする最も簡単な問題は最大カットである。グラフＧ＝（Ｖ，Ｅ）と仮定して、カットは頂点を２つのセットに分割され、２つのセットとして、例えば、Ｖ1及びＶ-1
が挙げられる。最大カット問題は、２つの頂点グループにまたがるエッジの結合された重みが最大になるようなカットを見つけることを試みる。言い換えれば、ベストカットは式（３）により求められ、
ここで、Ｗijはエッジ（ｉ，ｊ）の重みである。結果として生じる
は、カット値として参照される。
最適化問題のグループは、自然にイジングマシンにマッピングされる。おそらく、マッピングする最も簡単な問題は最大カットである。グラフＧ＝（Ｖ，Ｅ）と仮定して、カットは頂点を２つのセットに分割され、２つのセットとして、例えば、Ｖ1及びＶ-1
【数3】
【数4】
【数5】
【0023】
式（２）と式（３）との類似性を確認するのは簡単である。実際、結合の重み（Ｊij）が負のエッジの重み（－Ｗij）になるように設定されている場合、イジングハミルトニアンは、次のように、単純に負のカット値に定数を加えたものになる。
したがって、マシンがハミルトニアンの基底状態を見つけた場合、最大カットが見つかる。任意のグラフの最大カットを見つけることはＮＰ困難な問題である。実用アルゴリズムは、適切な回答を見つけるためだけに働く。同様に、既存のイジングマシン（本発明のいくつかの実施形態を含む）は、全て、最適性の保証がない適切な回答を見つけようとするイジングサンプリングマシンである。
【数6】
【0024】
最後に、ここでは、本発明のイジングマシンの設計を評価するとき、最大カットの問題だけに注目していることに留意されたい。これは、最大カットがＮＰ完全であるため、他の全てのＮＰ完全問題を多項式の複雑さがある最大カット問題として変換できるためである。（Ｋａｒｐ，“Ｒｅｄｕｃｉｂｉｌｉｔｙ ａｍｏｎｇ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｐｒｏｂｌｅｍｓ，”ｐａｇｅｓ ８５－１０３，Ｓｐｒｉｎｇｅｒ ＵＳ，Ｂｏｓｔｏｎ，ＭＡ，１９７２参照。本文献は参照により本明細書に組み込まれる。）これは、追加の前処理時間及び後処理時間、またはマッピング用の追加ノードを用いて、他のＮＰ完全問題を解決できることを意味する。時間及び空間の両方のオーバーヘッドは、多項式の複雑さによって制限される。
【0025】
３．量子力学及び光イジングマシン
イジングモデルによって表現できる自然界のシステムはたくさんある。例えば、設置面積が比較的大きい２つの既存のシステムを考えてみる。Ｄ－Ｗａｖｅのマシンは、異なるスタイルの量子コンピュータである。最新の理論的研究は、量子アニーラと、より従来型の回路モデルの量子コンピューティングとの同等性を主張している。（Ｙｕ，ｅｔ ａｌ．，“Ｅｘａｃｔ ｅｑｕｉｖａｌｅｎｃｅ ｂｅｔｗｅｅｎ ｑｕａｎｔｕｍ ａｄｉａｂａｔｉｃ ａｌｇｏｒｉｔｈｍ ａｎｄ ｑｕａｎｔｕｍ ｃｉｒｃｕｉｔ ａｌｇｏｒｉｔｈｍ，”Ｃｈｉｎｅｓｅ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，３５（１１）：１１０３０３，Ｏｃｔ ２０１８、及び、Ｄａｍ ｅｔ ａｌ．，“Ｈｏｗ ｐｏｗｅｒｆｕｌ ｉｓ ａｄｉａｂａｔｉｃ ｑｕａｎｔｕｍ ｃｏｍｐｕｔａｔｉｏｎ？，”Ｐｒｏｃｅｅｄｉｎｇｓ ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｌｕｓｔｅｒ Ｃｏｍｐｕｔｉｎｇ，ｐａｇｅｓ２７９－２８７，２００１参照。本文献は参照により本明細書に組み込まれる。）このマシンでは、Ｄ－Ｗａｖｅは基本的なビルディングブロックとして超電導キュービットを使用している。そのとき、これらのビットは、キメラグラフとして知られる接続トポロジーを形成するカプラーで一緒に結合される。これは、マシンにマッピングできる問題の類型を制限する重要なアーキテクチャ上の制約である。実際には、抽象的な問題は、変換（マイナー埋め込みと呼ばれる）によって、マシンにマッピングできることを確実にする。このプロセスは、論理ノードを、物理ノード自体が一緒に強く結合される複数の物理ノード上にマッピングすることを含む。このように、見つかった解では、ほとんどの場合、ノードは１つの論理ノードと見なすことができる同じ方向にスピンしている。これにより、マシンが提供できる有効なノード（スピン）の数が制限されることが示される。完全に接続されたグラフの極端な例を考えると、マイナー組み込みバージョンで必要なノードの数は、論理ノードの数に応じて二次関数的に増加する。システムの別の欠点は、量子アニーラに必要な極低温動作条件（１５ｍＫ）である。この要件では、マシンの２５ＫＷ電力のかなりの分量が消費される。
イジングモデルによって表現できる自然界のシステムはたくさんある。例えば、設置面積が比較的大きい２つの既存のシステムを考えてみる。Ｄ－Ｗａｖｅのマシンは、異なるスタイルの量子コンピュータである。最新の理論的研究は、量子アニーラと、より従来型の回路モデルの量子コンピューティングとの同等性を主張している。（Ｙｕ，ｅｔ ａｌ．，“Ｅｘａｃｔ ｅｑｕｉｖａｌｅｎｃｅ ｂｅｔｗｅｅｎ ｑｕａｎｔｕｍ ａｄｉａｂａｔｉｃ ａｌｇｏｒｉｔｈｍ ａｎｄ ｑｕａｎｔｕｍ ｃｉｒｃｕｉｔ ａｌｇｏｒｉｔｈｍ，”Ｃｈｉｎｅｓｅ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，３５（１１）：１１０３０３，Ｏｃｔ ２０１８、及び、Ｄａｍ ｅｔ ａｌ．，“Ｈｏｗ ｐｏｗｅｒｆｕｌ ｉｓ ａｄｉａｂａｔｉｃ ｑｕａｎｔｕｍ ｃｏｍｐｕｔａｔｉｏｎ？，”Ｐｒｏｃｅｅｄｉｎｇｓ ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｌｕｓｔｅｒ Ｃｏｍｐｕｔｉｎｇ，ｐａｇｅｓ２７９－２８７，２００１参照。本文献は参照により本明細書に組み込まれる。）このマシンでは、Ｄ－Ｗａｖｅは基本的なビルディングブロックとして超電導キュービットを使用している。そのとき、これらのビットは、キメラグラフとして知られる接続トポロジーを形成するカプラーで一緒に結合される。これは、マシンにマッピングできる問題の類型を制限する重要なアーキテクチャ上の制約である。実際には、抽象的な問題は、変換（マイナー埋め込みと呼ばれる）によって、マシンにマッピングできることを確実にする。このプロセスは、論理ノードを、物理ノード自体が一緒に強く結合される複数の物理ノード上にマッピングすることを含む。このように、見つかった解では、ほとんどの場合、ノードは１つの論理ノードと見なすことができる同じ方向にスピンしている。これにより、マシンが提供できる有効なノード（スピン）の数が制限されることが示される。完全に接続されたグラフの極端な例を考えると、マイナー組み込みバージョンで必要なノードの数は、論理ノードの数に応じて二次関数的に増加する。システムの別の欠点は、量子アニーラに必要な極低温動作条件（１５ｍＫ）である。この要件では、マシンの２５ＫＷ電力のかなりの分量が消費される。
【0026】
コヒーレントイジングマシン（ＣＩＭ）は、イジングサンプリングマシンの別の最新の例である。（Ｉｎａｇａｋｉ ｅｔ ａｌ．，“Ａ ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅ ｆｏｒ ２０００－ｎｏｄｅ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”Ｓｃｉｅｎｃｅ，３５４，１０ ２０１６参照。本文献は参照により本明細書に組み込まれる。）ＣＩＭでは、ＯＰＯと呼ばれる光学デバイス（光パラメトリック発振器）を使用して、信号を生成及び操作し、１つのスピンを表す。Ｄ－Ｗａｖｅマシンとは異なり、スピン間の結合は原則として比較的単純である。その結果、ＣＩＭ実装は常に全対全結合をサポートしてきた。したがって、２０００ノードのＣＩＭは、６４（または、欠陥ノードを差し引いた後の６１）の問題サイズだけマッピングできるＤ－Ｗａｖｅ２０００Ｑよりもはるかに能力があることを強調する必要がある。（Ｈａｍｅｒｌｙ ｅｔ ａｌ．，“Ｅｘｐｅｒｉｍｅｎｔａｌ ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｐｅｒｆｏｒｍａｎｃｅ ｄｉｆｆｅｒｅｎｃｅｓ ｂｅｔｗｅｅｎ ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅｓ ａｎｄ ａ ｑｕａｎｔｕｍ ａｎｎｅａｌｅｒ，”Ｉｎ Ｓｃｉｅｎｃｅ ａｄｖａｎｃｅｓ，２０１９参照。本文献は参照により本明細書に組み込まれる。）実際には、実際に関心のある全ての問題が完全なグラフ上にあるわけではないため、能力の差はそれほど極端ではない。ＣＩＭには欠点がないわけではなく、２０００スピンをサポートするために、何キロメートルものファイバーが必要である。したがって、システムの温度安定性は深刻な工学的課題である。現在達成されているサイズ（約２０００）を超えてスケーリングしようとする試みは、システムが安定性の問題に直面するため、成功していない。また、ノード間の結合は、少なくとも現在の形では、光キャビティの外部の計算によって実施されていることも注目に値する。全てのパルスの振幅及び位相が検出され、他の全てのパルスとの相互作用が補助コンピュータ（ＦＰＧＡ）で計算され、次に、キャビティに注入される新しいパルスを変調するために使用される。厳密に言えば、現在の実装は自然シミュレーションハイブリッドイジングマシンである。したがって、キャビティを構築するという課題を乗り越えて、ＣＩＭは、また、光信号と電気信号との間の高速変換と、かなり集中的な計算要求（例えば、数百ＧＦＬＯＰＳ）を含む重要なサポート構造も必要である。
【0027】
これらの部屋サイズのイジングマシンは、確実に、科学のために価値のある創造物であり得る。特に、両方のモデルは、基底状態の解（すなわち、最適解）に到達するための理論的基礎がある。しかしながら、以下に示すように、実際の設計は基底状態に到達することを保証するものではない。実用的なコンピューティングプラットフォームとして、両方のモデルはかなりの改善の余地がある。
【0028】
４．電子発振器ベースのイジングマシン
結合された発振器のネットワークは、イジングマシンの別の物理的実装である。例として、結合発振器のネットワークを考えてみる。十分な時間が経過した後、発振器は同期して、安定した相対位相関係が形成される。（そのような同期の観測は、Ｈｕｙｇｅｎｓが２つの振り子の同期を観測した、少なくとも１７世紀にさかのぼる。Ｒｏｓｅｎｂｌｕｍ ｅｔ ａｌ．，“Ｐｈａｓｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｆ ｃｈａｏｔｉｃ ｏｓｃｉｌｌａｔｏｒｓ，”Ｐｈｙｓｉｃａｌ ｒｅｖｉｅｗ ｌｅｔｔｅｒｓ，７６（１１）：１８０４，Ｍａｒｃｈ １９９６参照。本文献は参照により本明細書に組み込まれる。同期現象は、様々な分野で取り組む研究のテーマである。大群衆の聴衆の中でホタルの発光及びリズミカルな拍手が大きいスケールに同期することは、機械的物体以外の一般的な基本原理の２つの例にすぎない。）多くの要因（例えば、振幅、確率的ノイズ）が、各発振器の位相に影響を与える可能性があるが、定常状態での位相関係を簡略化して記述すると以下の式になる。
この簡略化されたモデルは、特定の要素（例えば、ノイズによる拡散）を無視しているため、より複雑な現実の近似であることに留意されたい。動的システムを表すそのような微分方程式が与えられると、次の形式のリアプノフ関数が存在することが証明できる。
結合された発振器のネットワークは、イジングマシンの別の物理的実装である。例として、結合発振器のネットワークを考えてみる。十分な時間が経過した後、発振器は同期して、安定した相対位相関係が形成される。（そのような同期の観測は、Ｈｕｙｇｅｎｓが２つの振り子の同期を観測した、少なくとも１７世紀にさかのぼる。Ｒｏｓｅｎｂｌｕｍ ｅｔ ａｌ．，“Ｐｈａｓｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｆ ｃｈａｏｔｉｃ ｏｓｃｉｌｌａｔｏｒｓ，”Ｐｈｙｓｉｃａｌ ｒｅｖｉｅｗ ｌｅｔｔｅｒｓ，７６（１１）：１８０４，Ｍａｒｃｈ １９９６参照。本文献は参照により本明細書に組み込まれる。同期現象は、様々な分野で取り組む研究のテーマである。大群衆の聴衆の中でホタルの発光及びリズミカルな拍手が大きいスケールに同期することは、機械的物体以外の一般的な基本原理の２つの例にすぎない。）多くの要因（例えば、振幅、確率的ノイズ）が、各発振器の位相に影響を与える可能性があるが、定常状態での位相関係を簡略化して記述すると以下の式になる。
【数7】
【数8】
【0029】
これは、システムが概してリアプノフ関数を最小化する軌道に沿って展開することを意味する。言い換えれば、結合された振動子のネットワークが特定の結合強度（Ｊij）で構築されている場合、システムの安定状態は、右側の式（６）を最小化する優れた解を表す。
【0030】
詳細な検証では、式（６）の類似性及びイジングモデル（式（２））が確認される。具体的には、全ての位相（φi）が全て０またはπである場合、２つの式は同じである。実際、式（６）の定式化は、各スピンが「ＸＹ」平面に沿って任意の方向に向くことができるため、位相（φi）で表すことができる典型的なＸＹスピンモデルと同様である。したがって、イジングモデルはＸＹモデルの特殊な場合である。言い換えれば、結合された振動子のシステムが「ＸＹマシン」（イジングマシンではない）を形成する。ＸＹ状態はいくつかの異なる方法でイジング状態（φi＝０，π）に量子化できる。この開示の目的のために、位相を最も近いπの倍数に丸める直接量子化を考えることができる。
【0031】
最近、発振器に基づくイジングマシンが数多く提案されている。（Ｗａｎｇ ｅｔ ａｌ．，“ＯＩＭ：ｏｓｃｉｌｌａｔｏｒ－ｂａｓｅｄ Ｉｓｉｎｇ ｍａｃｈｉｎｅｓ ｆｏｒ ｓｏｌｖｉｎｇ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｓａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”ＣｏＲＲ，ａｂｓ／１９０３．０７１６３，２０１９参照。本文献は参照により本明細書に組み込まれる。）しかしながら、これらの例の全てはＬＣタンク発振器を使用している。これはアナログ回路設計者にとっては一般的な方法であり、ディスクリート素子のプロトタイプにとっては比較的簡単であるが、ＬＣタンクを使用すると、集積回路（ＩＣ）設計に重要な実用上の課題が生じる。高品質なインダクタの欠如と、それらを組み込むための通常高い面積コストは、ＲＦ集積回路の一般的な課題である。これらのデスクトップイジングマシンは、他の部屋サイズのイジングマシンよりもかなり小さい。しかしながら、本格的な広範の用途の場合、クリーン状態のＩＣに特化したイジングマシンの設計は価値のある追求である。異なるアプローチの相互作用がかなり存在する可能性があり、将来の実践により、イジングマシンの３つ（または３つ以上）のスタイルが合流する可能性が非常に高くなり得る。
【0032】
５．模擬サンプリング機
物理的な基板を使ったイジングマシンは明らかに高速で効率的であるが、イジングマシンは従来のマシンでエミュレートできる。実際、古典的な手法であるシミュレーテッドアニーリングはその好例である。（Ｋｉｒｋｐａｔｒｉｃｋ ｅｔ ａｌ．，“Ｏｐｔｉｍｉｚａｔｉｏｎ ｂｙ ｓｉｍｕｌａｔｅｄ ａｎｎｅａｌｉｎｇ，”Ｓｃｉｅｎｃｅ，２２０（４５９８）：６７１－６８０，１９８３参照。本文献は参照により本明細書に組み込まれる。）シミュレーテッドアニーリングの背後にある原理は、ホップフィールドネットワークからボルツマンマシンまで様々なアルゴリズムに広く採用されている。最も関連性のある例の１つとして、特に、シミュレートされたサンプリングを高速化するために、従来のメモリ及び比較的単純なロジックを使用する最新のＣＭＯＳ設計が挙げられる。（Ｙａｍａｏｋａ ｅｔ ａｌ．，“２４．３ ２０ｋ－ｓｐｉｎ ｉｓｉｎｇ ｃｈｉｐ ｆｏｒ ｃｏｍｂｉｎａｔｉｏｎａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍ ｗｉｔｈ ｃｍｏｓ ａｎｎｅａｌｉｎｇ，”２０１５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ－（ＩＳＳＣＣ）Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐａｇｅｓ１－３，Ｆｅｂ ２０１５、及びＴａｋｅｍｏｔｏ ｅｔ ａｌ．，“２．６ ａ ２３０ｋ－ｓｐｉｎ ｍｕｌｔｉｃｈｉｐ ｓｃａｌａｂｌｅ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓｏｒ ｂａｓｅｄ ｏｎ ａ ｐｒｏｃｅｓｓｉｎｇ－ｉｎ－ｍｅｍｏｒｙ ａｐｐｒｏａｃｈ ｆｏｒ ｓｏｌｖｉｎｇ ｌａｒｇｅ－ｓｃａｌｅ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ ２０１９参照。本文献は参照により本明細書に組み込まれる。）これらのマシンでは、システム状態をいくらかのエネルギー基底状態に自然に導く物理的メカニズムはなく、代わりにエネルギー差が計算され、状態遷移が確率的に決定される。本発明の設計は一般的なアニーリングアプローチには従わないが、独自のヒューリスティック（簡略化されたメトロポリスのヒューリスティックと考えることができる）を使用することに注目されたい。すなわち、エネルギーが低いときに新しい状態を受け入れ、線形アニーリングスケジュールに従ってランダム変化を適用する。
物理的な基板を使ったイジングマシンは明らかに高速で効率的であるが、イジングマシンは従来のマシンでエミュレートできる。実際、古典的な手法であるシミュレーテッドアニーリングはその好例である。（Ｋｉｒｋｐａｔｒｉｃｋ ｅｔ ａｌ．，“Ｏｐｔｉｍｉｚａｔｉｏｎ ｂｙ ｓｉｍｕｌａｔｅｄ ａｎｎｅａｌｉｎｇ，”Ｓｃｉｅｎｃｅ，２２０（４５９８）：６７１－６８０，１９８３参照。本文献は参照により本明細書に組み込まれる。）シミュレーテッドアニーリングの背後にある原理は、ホップフィールドネットワークからボルツマンマシンまで様々なアルゴリズムに広く採用されている。最も関連性のある例の１つとして、特に、シミュレートされたサンプリングを高速化するために、従来のメモリ及び比較的単純なロジックを使用する最新のＣＭＯＳ設計が挙げられる。（Ｙａｍａｏｋａ ｅｔ ａｌ．，“２４．３ ２０ｋ－ｓｐｉｎ ｉｓｉｎｇ ｃｈｉｐ ｆｏｒ ｃｏｍｂｉｎａｔｉｏｎａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍ ｗｉｔｈ ｃｍｏｓ ａｎｎｅａｌｉｎｇ，”２０１５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ－（ＩＳＳＣＣ）Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐａｇｅｓ１－３，Ｆｅｂ ２０１５、及びＴａｋｅｍｏｔｏ ｅｔ ａｌ．，“２．６ ａ ２３０ｋ－ｓｐｉｎ ｍｕｌｔｉｃｈｉｐ ｓｃａｌａｂｌｅ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓｏｒ ｂａｓｅｄ ｏｎ ａ ｐｒｏｃｅｓｓｉｎｇ－ｉｎ－ｍｅｍｏｒｙ ａｐｐｒｏａｃｈ ｆｏｒ ｓｏｌｖｉｎｇ ｌａｒｇｅ－ｓｃａｌｅ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ，”ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ ２０１９参照。本文献は参照により本明細書に組み込まれる。）これらのマシンでは、システム状態をいくらかのエネルギー基底状態に自然に導く物理的メカニズムはなく、代わりにエネルギー差が計算され、状態遷移が確率的に決定される。本発明の設計は一般的なアニーリングアプローチには従わないが、独自のヒューリスティック（簡略化されたメトロポリスのヒューリスティックと考えることができる）を使用することに注目されたい。すなわち、エネルギーが低いときに新しい状態を受け入れ、線形アニーリングスケジュールに従ってランダム変化を適用する。
【0033】
６．ＣＭＯＳ ＩＣイジングマシン
このセクションでは、本発明の実施形態の概要が説明され、次に、機能するシステムの具体例として小さなディスクリートコンポーネントの実装を使用して、チップスケール設計の説明に進む。
このセクションでは、本発明の実施形態の概要が説明され、次に、機能するシステムの具体例として小さなディスクリートコンポーネントの実装を使用して、チップスケール設計の説明に進む。
【0034】
前述のように、既存のイジングマシンの設計は異なる長所及び短所がある。部屋サイズのマシンは、基本原理を継続的に科学的に探求するための優れた手段である。しかしながら、現時点では、そのマシンは即時の適用に明白な利点はない。電子的な発振器ベースのイジングマシンは、既に、優れた問題解決能力を示してきたが、ＩＣの実装には実際の技術的課題がある。例えば、動作のために各ノードにＬＣタンクを必要とするマシンは、インダクタのスケーリングに関連する課題があることが原因で、高度なＣＭＯＳ技術への統合には適していない場合がある。理論的にはオンチップインダクタをより小さなサイズにスケーリングすることは可能であるが、これは、より高い共振周波数（例えば、ＧＨｚ範囲）が必要になるという代償を伴う。大きいスケールのイジングマシンは、必然的に、相互接続ラインの付随する寄生要素を伴う、長距離にわたって分散された多くのノードを含む。位相コヒーレンスを維持しながら、そのような高い動作周波数で適切に結合することは、可能であるとしても、工学的に非常に難しい課題である。さらに、ＧＨｚの動作周波数で発振器の純粋な抵抗結合を実現することは難しくなり得る。したがって、優れた性能特性を有し、ＣＭＯＳ統合が容易なＩＣに特化した設計を探求することが望ましい。
【0035】
イジングマシンの設計には、おそらく多くの異なるアプローチがある。本発明の実施形態は、簡単な直感的な基礎から始めて説明できる。イジングモデルでは、２つのノード（例えば、ｉ及びｊ）が強く正に結合しているとき（すなわち、Ｊijが大きくて正であるとき）、それらのスピンは平行になる可能性が高い（σi＝σj）。このように、項Ｊijσiσjはエネルギーの低下に寄与する。逆に、強い負の結合（Ｊijは大きく負である）は逆平行スピン（σi＝－σj）をもたらす。最後に、弱い結合（Ｊijが小さい）は、２つのスピンが独立している可能性が高いことを示唆している。
【0036】
この挙動は、抵抗結合キャパシタで容易に模倣できる。電圧の極性がノードのスピンを表す差動方式でキャパシタを用いてノードを表すことを検討されたい。次に、ノードはコンダクタンス／抵抗と異なる方法で接続できる。結合が強いということは、コンダクタンス値が高い（すなわち、抵抗値が低い）ため、２つのノードの電圧がより容易に平衡化できることを意味する。また、結合の符号は、差動回路で同極性または異極性のいずれかを接続することでも実現できる。ランダムな電圧で初期化されると、これらの結合キャパシタは実際にいくらかの一時的平衡を得ようとし得る。一時的になるのは、キャパシタに貯蔵されたエネルギーが結合抵抗を介して最終的に消散し、全てのノードが所望の±１にとどまるのではなく、値０に減衰するためである。ノードを誘導して±１に維持するために、ローカルフィードバックユニットを導入して、ノード電圧を双安定にできる。そのような双安定抵抗結合イジングマシンは、ＢＲＩＭと呼ばれ得る。
【0037】
これが実行可能なアプローチであることを示すために、ここで、ディスクリートコンポーネントを使用する具体的な例を説明してから、動作の背後にある原理と、マシンが予想どおりに機能するために必要な、いくつかの回路素子の特性を調べることができる。集積回路用の完全なイジングマシンの詳細なアーキテクチャ及び回路設計について以下に説明する。
【0038】
７．ディスクリートエレクトロニクスを用いたイジングマシン設計の例
オペアンプを伴うディスクリート電子機器でのＢＲＩＭの例示的な実装について、ここで、キャパシタ及び抵抗器等の受動部品を使用して説明する。イジングマシンのＢＲＩＭの例は、軌道が一次常微分方程式に従う単一の状態変数（例えば、キャパシタの電圧）を伴うノードを使用する設計を採用できる。適切な一次位相空間モデルを導出するために、式（７）に示される形式のリアプノフ関数を使用できる。ここで、
及びＰ（Ｖi（ｔ））は、二重井戸ポテンシャルエネルギー項（例えば、Ｖi（ｔ）＝－１Ｖ、及びＶi（ｔ）＝＋１Ｖで２つの等しい最小値と、Ｖi（ｔ）＝０Ｖで鞍点とを有する微分可能関数）である。
オペアンプを伴うディスクリート電子機器でのＢＲＩＭの例示的な実装について、ここで、キャパシタ及び抵抗器等の受動部品を使用して説明する。イジングマシンのＢＲＩＭの例は、軌道が一次常微分方程式に従う単一の状態変数（例えば、キャパシタの電圧）を伴うノードを使用する設計を採用できる。適切な一次位相空間モデルを導出するために、式（７）に示される形式のリアプノフ関数を使用できる。ここで、
【数9】
【数10】
【0039】
最小安定点までの式（７）のリアプノフ関数の単調収束の十分条件（すなわち、
は、全ての状態変数Ｖi（ｔ）が次の微分方程式に従う場合に達成される。
【数11】
【数12】
【0040】
式（７）のリアプノフ関数はＮ次元空間の連続関数であり、そのグローバル最小値は離散Ｎ次元空間のイジングハミルトニアン
のグローバル最小値にマッピングされない場合がある。結合項Ｊij及びＪiの適切な選択、ならびに結合項が経時的に変化することを可能にするアニーリングスケジュールの適切な選択により、式（７）は、連続状態を強制的に安定した平衡点（例えば、－１Ｖ及び＋１Ｖ）の１つに分岐させる。安定した平衡点は、イジングハミルトニアンの２つのスピン値に対応し、対応するイジングハミルトニアン形式の基底エネルギー状態になるように、式（７）の連続リアプノフ関数を折りたたむ。
【数13】
【0041】
図１は、ディスクリートＢＲＩＭのトポロジーの概要を示す。本発明の離散実装システムの中心には、双安定ノードのアレイ（例えば、Ｎi，ｉ＝１，２，…Ｎ）がある。結合ユニットＣＵijを伴う全対全抵抗結合ネットワークのメッシュによって結合される。各双安定ノードＮiは差動出力（例えば、ｖi
+及びｖi
-）を結合ユニットのメッシュに提供する。各結合ユニットＣＵijは、２つのノード（例えば、Ｎi及びＮj）からの差動出力を接続する抵抗器Ｒijの対を有する。正の結合係数Ｊijの場合、ノードＮiからの正の出力ｖi
+は、ノードＮjからの正のノードｖj
+に結合され、負の出力ｖi
-はｖj
-に結合される。代替として、結合係数Ｊijが負の場合、ノードＮi及びＮjからの差動出力は交差結合される。結合ユニットの抵抗値はＲij＝ＲC／Ｊijに設定される。ここで、ＲCは定抵抗であり、その値は各ノードが双安定状態の１つに収束することが可能になるように適切に選ばれる。
【0042】
図２は、図１のトポロジーの下で使用するためのディスクリート電子部品が実装された双安定ノードＮiの例示的な回路を示す。Ｎi平衡ＢＲＩＭノードは、Ｎiノードと、他の２つのノード（Ｎj及びＮk）との間に接続を有する。この回路は、状態変数ｖi（ｔ）を生成する１つのエネルギー貯蔵素子（キャパシタＣ）を含み、その軌道は、式（９）に示される常微分方程式によって表される。
【0043】
図３は、図２の例示的回路に組み込むことができる２つのオペアンプが実装された平衡ＺＩＶダイオードの例を示す。平衡ＺＩＶダイオードには、任意に選ばれたダイオードの端子の極性があるディスクリートコンポーネントが実装できる。
【0044】
図４は、ＺＩＶダイオードのＩＶ曲線（ｉ＝ｇＤ（ｖ））の例を示す。平衡ＺＩＶダイオードのＩＶ曲線は、様々な負荷抵抗ＲLが負荷されている。曲線は図３のＺＩＶダイオードから得られる。ここで、Ｒ1＝９．１ｋ、Ｒ2＝２．６ｋ、及びＬＦ412オペアンプは＋／－９Ｖで駆動する。ＩＶ曲線は３つの平衡点（ｉ＝０）を有する。３つの平衡点は、原点（ｉ＝０及びｖ＝０）で不安定な１つの点と、ＢＲＩＭノードの双安定挙動を生じさせる２つの安定した平衡点（例えば、１．５Ｋの負荷抵抗の場合、ｖ＝－２．３Ｖ及びｖ＝＋２．３Ｖ）とを有する。
【数14】
【0045】
図５は、図２及び図３の説明された回路素子からの６つの双安定ノードを実装するディスクリートＢＲＩＭのプロトタイプの例を示す。図６は、回路の電源を入れた後、電圧ｖi（t）が安定状態の１つに収束することを示し、図５の例示的な実施形態からの電圧を示す。
【0046】
図６の例示的な電圧波形は、図５のディスクリートＢＲＩＭのノードの出力に示される。ノードＮ1、Ｎ2、Ｎ3、及びＮ5からの出力電圧は、「アップ」スピンを表す＋１．１５Ｖに収束する一方、ノードＮ4及びＮ6からの電圧は、「ダウン」スピンを表す－１．１５Ｖに収束する。収束の完了後、極性を測定するために電圧が０Ｖの閾値と比較され、結果が「スピン」値としてユーザに提示され、対応するグラフの最大カットの解が決定される。
【0047】
８．例示的なＢＲＩＭ集積回路設計のアーキテクチャ
ここでは、ＣＭＯＳ集積回路技術におけるＢＲＩＭの例示的な実装について説明する。この設計は、ディスクリートコンポーネントを使用する単純化された例と一般的な構造を共有しているが、システムの柔軟性を向上させるのに役立つ多くのバリエーションが導入されている。図７は、次のようなコンポーネントのグループによって定義される、ＣＭＯＳで実装できる例示的なＢＲＩＭシステム（ノードＮi及び結合ユニットＣＵijを有する）を示す。
ここでは、ＣＭＯＳ集積回路技術におけるＢＲＩＭの例示的な実装について説明する。この設計は、ディスクリートコンポーネントを使用する単純化された例と一般的な構造を共有しているが、システムの柔軟性を向上させるのに役立つ多くのバリエーションが導入されている。図７は、次のようなコンポーネントのグループによって定義される、ＣＭＯＳで実装できる例示的なＢＲＩＭシステム（ノードＮi及び結合ユニットＣＵijを有する）を示す。
【0048】
ノード及びカプラー：図７の左側には、双安定ノードＮ1、Ｎ2、Ｎ3、及びＮ4がある。双安定ノードＮ1、Ｎ2、Ｎ3、及びＮ4のそれぞれは、キャパシタの対、２つの抵抗器、及び特殊ダイオードを含み、２つの差動端子（Ｖi
+及びＶi
-）を伴う双安定差動イジングノードが形成され、それらの双安定ノードは、各々、「出力＋」１０２及び「入力＋」１０４、ならびに、「出力－」１０６及び「入力－」１０８の端子を横断する。図８は、「出力＋」１０２及び「入力＋」１０４、ならびに、「出力－」１０６及び「入力－」１０８の４つの端子を伴う統合された双安定ノードのトランジスタレベルの実装の例を示す。双安定ノードのそれぞれは、それらの端子から結合ユニット（ＣＵij、ここで、ｉ＝１～４、ｊ＝１～４であり、ｊ＝ｉを除く）のネットワークを介して相互に接続され、結合ユニットのそれぞれは４つの端子を伴い、２つの端子は２つの入力ノードに接続され、２つの端子は出力ノードに接続されている。ここでは、結合は有向性／単向性があることに留意されたい。これは、バッファ（例えば、図８のトランジスタＭ５～Ｍ９）によって達成される。原則として、無向性／双方向性の結合は同様の効果がある。しかしながら、経験的には、有向結合は回路面積の増加を代償にして、より優れた解の品質をもたらす。
【0049】
プログラミングユニット：結合の抵抗はプログラム可能である。図９は、プログラマブル抵抗に達成するために調整可能なゲート電圧を伴うトランジスタを使用する例示的な結合ユニット回路図を示す。図７の結合ユニットアレイの右側には、ｉ個の結合ユニットＣＵijの各ストリングに結合されたプログラミングアレイがある。このアレイは、マルチプレクサＭＵＸ1～ＭＵＸ4によって、デジタル／アナログ変換器（ＤＡＣ）のアレイを駆動する重みを記憶するためのデジタルメモリ（ＭＥＭ）を含む。時間インターリーブ方式で全ての結合ユニットをプログラムするには、そのような少数のＤＡＣで十分である。その図では、Ｎ×（Ｎ－１）の結合ユニットをプログラミングするＮ個のＤＡＣが示される。そのような構成では、結合ユニットＣＵijの上下に示される、対応する列セレクタ１１０及びプルダウンロジック１１２が必要である。
【0050】
アニーリングスケジューラ：結合強度は、アニーリングのために経時的に調整可能である。指数関数的アニーリングは、グローバルアニーリングスケジューラとして放電キャパシタを使用して簡便に実現できるため、どちらも使用される。この例示的なＩＣ設計におけるアニーリング動作は、図８のトランジスタＭ１０及びＭ２１によって達成される。トランジスタのゲートバイアス電圧はチャネル抵抗を設定し、そのとき、バッファに負荷をかけ、バッファのゲイン及び全体的な結合強度を低下させる。例えば、Ｖannealを高い値に設定すると、バッファのゲインがほぼゼロに低下するため、他のノードへの結合が完全になくなる。逆に、Ｖannealをゼロボルトに設定すると、バッファからの最大ゲインと、結合ユニットだけによって制限された最大結合強度が可能になる。アニーリングの最後に、ノードの状態がノードから読み出される。安定した電圧を適切に調整すると、単純なフリップフロップで読み出しを達成できる。
【0051】
摂動ユニット：最後に、摂動ユニットは、選択したノードの状態を反転する能力があるため便利である。これにより、現在の吸引域から逃げる能力がシステムに与えられる。これは、摂動を導入する形式であることに留意されたい。代替案は、回路レベルのノイズを追加することである。どちらも同様の結果を得ることができるが、アナログノイズを導入すると制御が難しくなり、シミュレーションと実際のハードウェアとの不一致が大きくなる。
【0052】
説明した例示的なＢＲＩＭは、他のイジングマシンと同様に使用できる。最初に重みをプログラミングし、次に、アニーリングの長さを選択し、最後に、ノードの状態を読み出す。説明した要素を使用すると、システムをいくつかの異なる方法で使用できる。例えば、アニーリング時間を調整できる。摂動ユニットは異なる周波数でオンにできる。そのマシンは、ソフトウェアベースの検索アルゴリズム（例えば、シミュレーテッドアニーリング）で使用できる。
【0053】
以上で、本発明の好ましい実施形態を含む説明を終了する。本発明の好ましい実施形態を含む前述の説明は、例示及び説明の目的のために提示されている。その説明について、網羅的であることを意図しない、または本発明を開示される形式に限定することを意図しない。上述の教示の範囲内で、多くの変更形態及び変形形態が考えられる。本発明の追加の変形形態は、特許請求の範囲に記載された本発明の概念から逸脱することなく考案され得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】