特表 2023-523252 パワーオンリセット回路およびそれを備えた集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-06-02

(54)【発明の名称】パワーオンリセット回路およびそれを備えた集積回路

(51)【国際特許分類】

   H03K 17/22 20060101AFI20230526BHJP

【ＦＩ】

H03K17/22 A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022564407

(86)(22)【出願日】2021-04-19

(85)【翻訳文提出日】2022-12-20

(86)【国際出願番号】 EP2021060087

(87)【国際公開番号】W WO2021219419

(87)【国際公開日】2021-11-04

(31)【優先権主張番号】20172116.4

(32)【優先日】2020-04-29

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】521548733

【氏名又は名称】アーエムエス インターナショナル アーゲー

【氏名又は名称原語表記】ＡＭＳ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＡＧ

【住所又は居所原語表記】Ｅｉｃｈｗｉｅｓｓｔｒａｓｓｅ １８ｂ， Ｊｏｎａ， Ｓｗｉｔｚｅｒｌａｎｄ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】レオナルド ヴィンチェンツォ

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX22

5J055BX41

5J055DX12

5J055DX22

5J055EX30

5J055EY03

5J055EY17

5J055EY21

5J055EZ04

5J055GX01

5J055GX07

(57)【要約】

パワーオンリセット回路は、基準電位（ＶＳＳ）用端子（１０１）および供給電位（ＶＤＤ）用端子（１０２）と、それらの間に結合された分圧器（１３０）とを備える。バンドギャップ回路の第１および第２トランジスタ（１１０、１２０）は、それぞれ、基準電位端子（１０１）に抵抗結合され、分圧器（１３０）に接続されたベースを有する。カレントミラー（１５０、１６０、１７０）は、第１および第２トランジスタ（１１０、１２０）のコレクタを、パワーオンリセット状態を示す出力信号（ＰＯＲ）を供給する出力端子（１０３）に結合する。第１補償トランジスタ（１８０）は、一方のトランジスタ（１２０）のコレクタと基準電位端子（１０１）との間に結合され、第２補償トランジスタ（１９０）は、外部からの干渉に応じて、寄生基板電流の影響を補償するために、出力端子（１０３）と基準電位端子（１０１）との間に結合される。
【選択図】 図１

【特許請求の範囲】

【請求項1】

基準電位（ＶＳＳ）用端子（１０１）および供給電位（ＶＤＤ）用端子（１０２）と、
前記基準電位（ＶＳＳ）用端子（１０１）と前記供給電位（ＶＤＤ）用端子（１０２）との間に結合された分圧器（１３０）と、
前記分圧器（１３０）に接続されたベースと、前記基準電位（ＶＳＳ）用端子（１０１）に抵抗結合されたエミッタとコレクタとをそれぞれ有する第１トランジスタ（１１０）および第２トランジスタ（１２０）と、
前記第１トランジスタ（１１０）と出力端子（１０３）とに結合された第１カレントミラー（１５０）であって、前記出力端子は、前記基準電位（ＶＳＳ）用端子（１０１）と前記供給電位（ＶＤＤ）用端子（１０２）との間の電圧に応じて出力信号（ＰＯＲ）を供給するように構成された、前記第１カレントミラー（１５０）と、
前記第２トランジスタ（１２０）に結合され、第３カレントミラー（１７０）を介して前記出力端子（１０３）に結合された第２カレントミラー（１６０）と、
前記第１および第２トランジスタ（１２０）の一方の前記コレクタと前記基準電位（ＶＳＳ）用端子（１０１）との間に結合された第１補償トランジスタ（１８０）と、
前記出力端子（１０３）と前記基準電位（ＶＳＳ）用端子（１０１）との間に結合された第２補償トランジスタ（１９０）と、を備える、
パワーオンリセット回路。

【請求項2】

前記第１補償トランジスタ（１８０）および前記第２補償トランジスタ（１９０）は、それぞれベースと、コレクタと、エミッタとを有するバイポーラトランジスタを備え、前記ベースは、前記エミッタに接続される、請求項１に記載のパワーオンリセット回路。

【請求項3】

前記第１トランジスタ（１１０）および前記第２トランジスタ（１２０）の前記コレクタはそれぞれコレクタ面積を有し、前記第１トランジスタ（１１０）の前記コレクタ面積は前記第２トランジスタ（１２０）の前記コレクタ面積の倍数である、請求項２に記載のパワーオンリセット回路。

【請求項4】

前記第１補償トランジスタ（１８０）は前記第２トランジスタ（１２０）のコレクタに接続され、前記第１補償トランジスタのベースおよびエミッタは前記基準電位（ＶＳＳ）用端子（１０１）に接続される、請求項３に記載のパワーオンリセット回路。

【請求項5】

前記第１カレントミラー（１５０）は、前記第１トランジスタ（１１０）のコレクタと前記供給電位（ＶＤＤ）用端子（１０２）とに接続されたダイオード接続トランジスタ（１５１）を有する入力経路と、前記入力経路の前記トランジスタ（１５１）の制御端子に接続された制御端子を有するトランジスタ（１５２）を有する出力経路とを備え、前記出力経路の前記トランジスタ（１５２）は、前記出力端子（１０３）と前記供給電位（ＶＤＤ）用端子（１０２）との間に接続される、請求項１～４のいずれかに記載のパワーオンリセット回路。

【請求項6】

前記第２カレントミラー（１６０）は、前記第２トランジスタ（１２０）のコレクタと前記供給電位（ＶＤＤ）用端子（１０２）とに接続されたダイオード接続トランジスタ（１６１）を有する入力経路と、前記第２カレントミラーの前記入力経路の前記トランジスタ（１６１）の制御端子に接続された制御端子を有するトランジスタ（１６２）を有する出力経路とを備え、第３カレントミラー（１７０）は、前記第２カレントミラー（１６０）の出力経路の前記トランジスタ（１６２）に接続されたダイオード接続トランジスタ（１７１）を有する入力経路と、前記第３カレントミラー（１７０）の入力経路の前記トランジスタ（１７１）の制御端子に接続された制御端子を有するトランジスタ（１７２）を有する出力経路とを備え、前記第３カレントミラー（１７０）の前記出力経路の前記トランジスタ（１７２）は、前記出力端子（１０３）と前記基準電位（ＶＳＳ）用端子（１０２）との間に接続される、請求項１～５のいずれかに記載のパワーオンリセット回路。

【請求項7】

前記第２補償トランジスタ（１９０）のベース・コレクタ経路は、前記第３カレントミラー（１７０）の出力経路のトランジスタ（１７２）と並列に接続されている、請求項６に記載のパワーオンリセット回路。

【請求項8】

前記第１トランジスタ（１１０）は、Ｎ１ユニットのコレクタ面積を有し、前記第２トランジスタ（１２０）は、Ｎ２ユニットのコレクタ面積を有し、前記第１補償トランジスタ（１８０）は、Ｎ３ユニットのコレクタ面積を有し、前記第２補償トランジスタ（１９０）は、Ｎ４ユニットのコレクタ面積を有し、前記第１カレントミラー（１５０）は、Ｍ１：１の電流変換比を有し、前記第２カレントミラー（１６０）は、Ｍ２：１の電流変換比を有し、前記第３カレントミラー（１７０）は、Ｍ３：１の電流変換比を有し、前記コレクタ面積および前記電流変換比は、以下の式で表される、
Ｎ１／Ｍ１＝（Ｎ２＋Ｎ３）／（Ｍ２×Ｍ３）＋Ｎ４
請求項６または７に記載のパワーオンリセット回路。

【請求項9】

前記第１トランジスタ（１１０）と前記第２トランジスタ（１２０）との間のコレクタ面積の比が４：１であり、前記第１カレントミラー（１５０）の電流変換比が３：１であり、前記第２カレントミラー（１６０）の電流変換比が６：１であり、前記第２トランジスタ（１２０）と前記第１補償トランジスタ（１８０）との間の前記コレクタ面積の比が１：１であり、前記第２トランジスタ（１２０）と前記第２補償トランジスタ（１９０）との間の前記コレクタ面積の比が１：１である、請求項１～８のいずれかに記載のパワーオンリセット回路。

【請求項10】

前記第１および第２トランジスタ（１１０，１２０）は、バイポーラトランジスタであり、前記カレントミラーのトランジスタ（１５１，１５２，１６１，１６２，１７１，１７２）は電界効果トランジスタである、請求項１～９のいずれかに記載のパワーオンリセット回路。

【請求項11】

前記第１トランジスタ（１１０）のエミッタに接続された抵抗（１４１）と、前記基準電位（ＶＳＳ）用端子（１０１）に接続された別の抵抗（１４２）とを備える分圧器（１４０）をさらに備え、前記第２トランジスタ（１２０）のエミッタは、前記分圧器（１４０）の前記抵抗（１４１，１４２）間に配置されたノードに接続される、請求項１～１０のいずれかに記載のパワーオンリセット回路。

【請求項12】

第１導電型（Ｐ）の半導体基板（３００）であって、前記半導体基板（３００）は、前記第１導電型（Ｐ）とは異なる第２導電型（Ｎ）のディープウェル（３１１）を有し、前記ディープウェル（３１１）は、前記第１および第２トランジスタ（１１０、１２０）のうちの少なくとも一方の前記コレクタを形成する、前記半導体基板（３００）と、
前記半導体基板（３００）内に配置された、前記第２導電型（Ｎ）のドーピング領域（３２０）と、をさらに備える、
請求項１～１１のいずれかに記載のパワーオンリセット回路。

【請求項13】

前記パワーオンリセット回路は、集積回路（４００）内に配置され、前記ドーピング領域（３２０、４２３）は、外部信号を受信または送信するように構成された前記集積回路の端子（４２２）に接続される、請求項１２に記載のパワーオンリセット回路。

【請求項14】

少なくとも１つのフォトダイオード（４２１）を有し、前記少なくとも１つのフォトダイオード（４２１）によって受信された光信号に応じて動作するように構成される、回路部分（４２０）と、
請求項１～１３のいずれかに記載のパワーオンリセット回路（４１０）であって、前記回路部分（４２０）は、前記基準電位（ＶＳＳ）用端子（１０１）および供給電位（ＶＤＤ）用端子（１０２）間の電圧に応じて、前記パワーオンリセット回路（４１０）の出力信号（ＰＯＲ）によってイネーブルされるように構成される、前記パワーオンリセット回路（４１０）と、を備える、
光電子集積回路（４００）。

【請求項15】

外部電気信号の受信および送信の少なくとも一方を行うように構成された少なくとも１つのパッド領域（４２２）と、前記パッド領域（４２２）に接続された静電放電構造体（４２３）とを有する回路部分（４２０）であって、前記静電放電構造体（４２３）は、前記パッド領域（４２２）に接続され、集積回路（４００）の基板（３００）に配置された、ドーピング領域（３２０）を有する、回路部分（４２０）と、
請求項１～１４のいずれかに記載のパワーオンリセット回路（４１０）であって、前記回路部分（４２０）は、前記基準電位（ＶＳＳ）用端子（１０１）および供給電位（ＶＤＤ）用端子（１０２）間の電圧に応じて、前記パワーオンリセット回路（４１０）の出力信号（ＰＯＲ）によってイネーブルされるように構成される、請求項１～１４のいずれかに記載のパワーオンリセット回路（４１０）と、を備える、
集積回路（４００）。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、パワーオンリセット回路に関する。より具体的には、本開示は、バンドギャップ回路を形成する第１および第２トランジスタと、トランジスタのコレクタを出力端子に結合するためのカレントミラーとを有するパワーオンリセット回路に関する。また、本開示は、集積回路の一部を制御するためのパワーオンリセット回路を有する集積回路に関する。

【0002】

本特許出願は、２０２０年４月２９日に出願された欧州特許出願第２０１７２１１６．４号の優先権を主張し、その開示内容は参照により本明細書に組み込まれる。

【背景技術】

【0003】

パワーオンリセット（ＰＯＲ）回路は、電子デバイスにおいて広く使用されており、電源電圧の電流レベルを監視し、電源電圧が閾値レベルを下回るときに電子デバイスの機能ユニットをリセット状態に保ち、電源電圧が閾値レベルを上回るときにリセット状態を解除する。従来のＰＯＲ回路は、バイポーラトランジスタの対応する配置で確実に再現できるシリコンのバンドギャップ電圧に基づいてトリップポイントを決定するバンドギャップ配置を有する。電源電圧レベルが閾値を超えている限り、ＰＯＲ回路は常に電源オン状態を維持するように動作する。ＰＯＲ回路は、回路が工業用環境や自動車用環境で使用されるときに高温または電磁場などの外部干渉を受ける集積回路や、または集積回路がオプトエレクトロニクスデバイスとして使用されるときにＰＯＲ回路に入射する迷光を受ける集積回路に設けられることがある。このような干渉は、ＰＯＲ回路および集積回路を組み込んだ半導体基板に寄生基板電流を引き起こす可能性がある。寄生基板電流は、ＰＯＲ回路のバイポーラトランジスタのコレクタに作用して、垂直方向および横方向に流れる場合がある。基板電流は、ＰＯＲ回路のバイポーラトランジスタのコレクタと半導体基板との間の漏れ電流または光電流として、またはＰＯＲ回路のバイポーラトランジスタのコレクタを有する基板内に確立された寄生トランジスタを介して、引き起こされ得る。

【0004】

ＰＯＲ回路におけるバンドギャップ電流スイッチのスイッチング動作は、電流スイッチを形成するバンドギャップ回路のバイポーラトランジスタを流れる実質的に異なる電流の比に基づく。電流は出力端子にミラーリングされ、出力端子をハイサイドまたはローサイドの電圧供給端子に引き込む。外部干渉により寄生基板電流が発生すると、対応する電流がバンドギャップ電流スイッチのバイポーラトランジスタで引き起こされ、カレントミラーのミラー比が出力端子でプルアップおよびプルダウン電流に非対称な寄生寄与が発生する。その結果、ＰＯＲ回路は、供給電圧レベルがまだ十分で許容できる電圧レベルであるにもかかわらず、外部干渉事象に応じてパワーオンリセット状況を表す傾向を示す場合がある。回路が中断してリセットされ、データが失われる可能性があるため、このようなＰＯＲ回路のフェイルリセットスイッチングを回避することが望まれている。

【0005】

外部干渉が発生する環境下でも動作可能なＰＯＲ回路が求められている。工業用、自動車用および光電子用の、より堅牢に動作するＰＯＲ回路や、高温、ＥＭＩ、光などの外部干渉の影響を受けにくいＰＯＲ回路が求められている。ＰＯＲ回路は、漏れ電流、横方向電流、光電流などの寄生電流を発生させる可能性のある高温、ＥＭＩ、迷光などの外部干渉に応じたフェイルリセットを回避する必要がある。本開示の目的は、外部干渉を伴う環境においてより堅牢に動作するパワーオンリセット回路を提供することである。

【0006】

本開示の別の目的は、外部干渉下であっても、安定したトリップポイントを提供するパワーオンリセット回路を提供することである。

【0007】

本開示のさらに別の目的は、過酷な環境条件下でもリセット不良が発生せず、正確に動作するＰＯＲ回路を提供することである。

【0008】

本開示のさらに別の目的は、より正確に動作するＥＳＤ保護された外部端子を用いた光電子集積回路または集積回路を提供することである。

【発明の概要】

【0009】

本開示によれば、上述の目的のうちの１つまたは複数の目的は、請求項１の特徴を備えるパワーオンリセット回路によって実現される。

【0010】

一実施形態によれば、パワーオンリセット回路は、電源電圧源に動作可能に結合され得る基準電位端子および供給電位端子備える。基準電位端子と供給電位端子の間に接続された分圧器は、供給電圧のレベルを感知する。第１および第２トランジスタは、分圧器の出力ノードに接続されるベースを有し、基準電位端子に抵抗ネットワークを介して結合されるエミッタを有する。第１カレントミラーは、第１トランジスタのコレクタと出力端子とに結合され、出力端子は、基準電位端子と供給電位端子との間の電圧に応じて出力信号を提供するように構成される。第２カレントミラーが第２トランジスタのコレクタに接続され、さらに第３カレントミラーを介して出力端子に結合される。パワーオンリセット回路は、第１および第２補償トランジスタをさらに備え、第１補償トランジスタは、第１および第２トランジスタのうちの一方のコレクタと基準電位端子との間に結合され、第２補償トランジスタは、出力端子と基準電位端子との間に結合される。

【0011】

第１および第２の補償用トランジスタデバイスは、パワーオンリセット回路を組み込んだ半導体基板内の寄生電流を補償する。例えば、寄生基板電流は、高温などの外部干渉によって生じるバイポーラトランジスタのコレクタ基板ダイオードを流れる漏れ電流であってもよい。寄生基板電流は、パワーオンリセット回路が光電子デバイスに含まれる場合に起こり得る、集積回路の裏面に迷光が結合したときに寄生フォトダイオードとして作用し得るバイポーラトランジスタのコレクタ基板ダイオードを通る光電電流であってもよい。寄生電流は、バイポーラトランジスタのコレクタ、半導体基板および他のドーピング領域によって寄生的に形成された寄生トランジスタに、他のドーピング領域が電磁的事象によってバイアスされたときに流れる横方向の電流であってもよい。これは、ドーピング領域が、電磁環境で使用される回路内のパッド領域などの外部端子に接続される場合であってもよい。このような回路には、そのようなドーピング領域を有する静電放電（ＥＳＤ）構造がしばしば装備されており、ＥＭＩインパルスを基板に誘導し、それが回路に入るのを防いでいる。この場合、ＥＳＤ構造のドーピング領域は、負にバイアスされてもよい。第１および第２補償トランジスタは、バンドギャップ回路のバイポーラトランジスタのうちの１つのバイポーラトランジスタのコレクタから基板への付加的な電流および出力端子から基板への別の付加的な電流を生成するという点で、このような寄生電流を補償する。基板は、基準電位に接続されてもよい。別の実施形態では、基板は、基準電位とは異なる別の電位に接続されてもよい。他の電位は、基準電位よりも低くてもよい。第１および第２トランジスタによって形成されるバンドギャップ電流スイッチに対する第１補償トランジスタの影響、および出力端子に対する第２補償トランジスタの影響は、カレントミラーを介して変換され、外部干渉による寄生的な非対称効果が実質的に補償される。

【0012】

第１および第２補償トランジスタは、ＰＯＲ回路のトリップポイントが安定化されるという点で、回路が外部干渉に対してより堅牢性を有するようにする。第１および第２補償トランジスタは、ＰＯＲ回路の出力端子で対称寄生プルアップおよびプルダウン電流寄与を生成し、それによりトリップポイントの安定性が維持され、フェイルリセットが回避される。

【0013】

第１および第２補償トランジスタは、バンドギャップ電流スイッチを形成するバイポーラトランジスタに整合させてもよい。第１および第２補償トランジスタは、それぞれ、ベース領域、コレクタ領域、およびエミッタ領域を有するバイポーラトランジスタから形成され、ベースが、コレクタまたはエミッタに接続されるようにしてもよい。第１および第２補償トランジスタのベース領域およびエミッタ領域は、互いに接続され、それにより、基板ダイオードが、当該補償トランジスタのコレクタ領域から半導体基板に形成される。半導体基板は、Ｐ導電性またはＰドープされたものであってもよく、トランジスタは、Ｎドープコレクタおよびエミッタ領域ならびにＰドープベース領域を有するＮＰＮトランジスタである。第１および第２補償トランジスタは、バンドギャップ電流スイッチの第１および第２のバイポーラトランジスタを形成するために使用されるのと同じビルディングブロックを使用するため、バンドギャップトランジスタおよび補償トランジスタは、構造が一致し、寸法が一致し、ひいては電気的挙動が一致すると想定することができる。

【0014】

電流スイッチの第１および第２トランジスタは、トランジスタのベースにおけるスイッチポイントが約１．２Ｖとなるバンドギャップ回路を形成する。バンドギャップ機能は、第１トランジスタなど一方のトランジスタのコレクタ面積が、第２トランジスタのコレクタ面積の倍数であることで実現される。例えば、第１トランジスタのコレクタ面積は、４：１など、第２トランジスタのコレクタ面積の整数倍であってもよい。他の整数倍または他の関係であってもよい。通常、バイポーラトランジスタユニットが互いに並列に接続されることにより、整数倍が実現される。一例として、４つのユニットを接続して第１のトランジスタのコレクタ面積を４ユニットとし、１つのコレクタユニットを第２のトランジスタに用いて４：１のコレクタ面積比を実現してもよい。

【0015】

また、前記第１の補償トランジスタは、前記バンドギャップ電流スイッチのトランジスタのうち、前記第２のトランジスタの１ユニットの面積などのコレクタ面積が小さい方に接続され、前記第１の補償トランジスタのベースとエミッタとが互いに接続されるとともに基準電位端子と接続されていてもよい。

【0016】

バンドギャップ電流スイッチの第１のバイポーラトランジスタのコレクタは、第１カレントミラーを介して出力端子に結合される。第１カレントミラーは、第１トランジスタのコレクタと供給電位端子との間に結合されたダイオード接続トランジスタを有する入力経路を備える。第１カレントミラーは、別のトランジスタを有する出力経路をさらに備え、入力経路のダイオード接続トランジスタからの電位が出力経路のトランジスタを流れる電流を制御するように、第１カレントミラーの入力経路と出力経路のトランジスタの制御端子が互いに接続される。出力経路のトランジスタは、出力端子と供給電位端子の間に接続されている。第１カレントミラーは、入力経路を流れる電流と出力経路を流れる電流との間の規定された電流変換比を有し、出力端子での出力信号が、通常の動作条件下で信頼性の高いトリップポイントを提供する。一実施形態において、第１カレントミラーの電流変換比は、Ｍ１：１であってもよい。Ｍ１は整数値であってもよい。一実施形態において、第１カレントミラーの電流変換比は、６：１であってもよい。電流変換比は、出力経路に対する入力経路のトランジスタの幅対長さの比（Ｗ／Ｌ）に対応して実現され、これらのトランジスタは電界効果トランジスタである。

【0017】

対応する方法では、第２カレントミラーは、バンドギャップ電流スイッチの第２トランジスタのコレクタおよび供給電位端子に接続されたダイオード接続トランジスタを有する入力経路を備える。出力経路は別のトランジスタを含み、第２カレントミラーの入出力経路のトランジスタの制御端子は互いに接続されている。第２カレントミラーの出力経路は、第２カレントミラーの出力経路トランジスタと基準電位端子との間に接続されたダイオード接続トランジスタを有する入力経路と、出力端子と基準電位端子との間に接続された別のトランジスタを有する出力経路とを備える第３カレントミラーを介して出力端子に結合される。第３カレントミラーの入出力経路のトランジスタの制御端子は互いに接続されている。

【0018】

第２カレントミラーおよび第３カレントミラーは、第２カレントミラーおよび第３カレントミラーの結合電流変換比を形成する個々の電流変換比をそれぞれ有する。電流変換比は整数であってもよいが、有理数であってもよい。例えば、第２カレントミラーのカレントミラー比はＭ２：１であり、第３カレントミラーの電流変換比はＭ３：１であってもよい。一実施形態において、Ｍ２：１は３：１であってもよく、Ｍ３：１は１：１であってもよく、その結果、３：１の共同変換比となる。他の比率を用いてもよい。

【0019】

出力端子と基準電位端子との間に接続された第２補償トランジスタは、第３カレントミラーの出力経路トランジスタに並列に接続されている。一実施形態において、第２補償トランジスタのベース・コレクタ経路は、第３カレントミラーの出力経路トランジスタに並列に接続される。

【0020】

対応するカレントミラーの電流変換比を確立するために規定された幅／長さ（Ｗ／Ｌ）比を有する電界効果トランジスタであり得る、バイポーラトランジスタおよびカレントミラーのトランジスタなどのＰＯＲ回路内の整合素子は、高温、ＥＭＩ、迷光などの外部事象によって生成される基板内の垂直または横方向の寄生基板電流が、出力端子における寄生プルアップおよびプルダウン電流に対する実質的に等しい寄与を生成するように設定される。第１および第２トランジスタのコレクタ面積はそれぞれＮ１およびＮ２であり、第１および第２補償トランジスタのコレクタ面積はそれぞれＮ３およびＮ４であり、第１、第２および第３カレントミラーのカレントミラー変換比はそれぞれＭ１：１，Ｍ２：１およびＭ３：１である。出力端子での寄生電流の寄与を均等にするためには、これらのコレクタ面積と電流変換比は次の式を満たす必要がある。
Ｎ１／Ｍ１＝（Ｎ２＋Ｎ３）／（Ｍ２×Ｍ３）＋Ｎ４

【0021】

一実施形態において、第１および第２トランジスタのコレクタ面積は４：１、第１カレントミラーの電流変換比は３：１、第２カレントミラーの電流変換比は６：１、第３カレントミラーの電流変換比は１：１、バンドギャップ電流スイッチの第２トランジスタと第１および第２補償トランジスタとの間のコレクタ面積の比は１：１である。したがって、上述の式は次のように満たされる。
４／３＝（１＋１）／（６ｘ１）＋１

【0022】

一実施形態において、バンドギャップ電流スイッチのトランジスタは、電流スイッチのトリップポイントがトランジスタベースに供給されるバンドギャップ電圧が約１．２Ｖとなるようにバイポーラトランジスタであってもよい。第１および第２補償トランジスタは、バンドギャップ電流スイッチのバイポーラトランジスタとの十分な整合を実現するために、バイポーラトランジスタによっても実現される。カレントミラーのトランジスタは、電源電位端子に接続されたカレントミラー用ＰＣＨＭＯＳトランジスタと、基準電位端子に接続されたカレントミラー用ＮＣＨＭＯＳトランジスタを有する電界効果トランジスタで構成されている。電界効果トランジスタの幅／長さ（Ｗ／Ｌ）比は再現性があり、互いに一致するので、電流変換比を電界効果トランジスタで確実に設定できる。全体として、バンドギャップ電流スイッチのトランジスタの一方と出力端子に補償トランジスタを有するバイポーラトランジスタと電界効果トランジスタの組み合わせは、外部干渉の場合でも、規定された堅牢なトリップポイントを有するＰＯＲ回路を実現する。バンドギャップ電流スイッチのトリップポイントは、バイポーラＮＰＮトランジスタのベースエミッタダイオードなどのシリコンダイオードのバンドギャップ基準電圧によって規定されるが、供給電位端子と基準電位端子との間の供給電圧レベルに関するスイッチング閾値は、供給電圧端子間に接続された分圧器によって設定することができる。分圧器は、バンドギャップ電流スイッチの第１および第２トランジスタのベースに接続された出力ノードまたは中間ノードを有する。分圧器は、抵抗分圧器、特にオーム抵抗器を有するオーム分圧器であってもよい。

【0023】

別の分圧器を、バンドギャップ電流スイッチのバイポーラトランジスタのエミッタと基準電位端子との間に設けてもよい。その分圧器の外部端子は、第１のバイポーラトランジスタのエミッタと基準電位端子との間に接続されてもよく、第２のバイポーラトランジスタのエミッタは、前記分圧器の抵抗間の中間ノードに接続されてもよい。この分圧器は、抵抗分圧器、特にオーム抵抗器を有するオーム分圧器であってもよい。

【0024】

ＰＯＲ回路は、Ｐ基板などの第１導電型の半導体基板に組み込まれてもよい。基板は、バンドギャップ電流スイッチトランジスタの１つのコレクタを形成するＮウェルのような別の導電型のディープウェルドーピングを有する。Ｎウェルなどの第２導電型の別のドーピング領域を半導体基板内に配置してもよい。負にバイアスされたＮウェルの場合、Ｎウェルドーピング領域からＰ－基板を介して寄生横方向トランジスタを形成するＮウェルコレクタ領域へ横方向基板電流が発生し得る。これは、例えば、Ｎウェルドーピング領域が、ＥＭＩインパルスを受信する可能性のある外部端子に接続される場合が考えられる。本開示の原理によれば、基板電流の影響は、上述したように、第１および第２補償トランジスタによって補償されるため、出力端子におけるプルアップおよびプルダウン電流の寄与を等しくするという点で、ＥＭＩイベントを補償する追加の横方向基板電流が生成される。第１および第２補償トランジスタは、そのような電流を外部干渉状況下でのみ発生させるため、その消費電力は非常に低く、ほとんど無視できる。通常動作モードでは、第１および第２補償トランジスタによる電力消費は実質的にない。

【0025】

上述の目的の１つ以上を解決する光電子集積回路は、請求項１４の特徴を備える。

【0026】

光電子集積回路は、１つまたは複数のフォトダイオードを有する回路部分を備える。フォトダイオードは、回路部分で受け取った光信号に応じて電流を生成する。ＰＯＲ回路は、フォトダイオードを有する集積回路の回路部分にリセット信号を供給する。リセット信号は、電源電圧が閾値を下回ると、回路部分をリセット状態に保ち、電源電圧が閾値を上回ると、回路部分のリセットを解除し、回路部分をイネーブルにする。光電子集積回路は、しばしば集積回路の裏面から照射されることが多いので、ＰＯＲ回路に入射する迷光により、バイポーラトランジスタのコレクタ領域と半導体基板との間の基板ダイオードが迷光に対するフォトダイオードを寄生的に形成し、不要な電流を発生することがある。本開示の原理によるパワーオンリセット回路は、補償トランジスタを有することで、バンドギャップ電流スイッチのバイポーラトランジスタの寄生フォトダイオードによって生じる非対称光電子効果が、安定したトリップポイントを維持する第１および第２補償トランジスタによって補償される。

【0027】

上述の目的の１つまたは複数は、請求項１５の特徴を備える集積回路によっても実現される。

【0028】

一実施形態によれば、集積回路は、集積回路の表面に配置された金属パッドなどの少なくとも１つのパッド領域を備える回路部分を有する。ＰＯＲ回路は、パッド領域を有する集積回路の回路部分のリセットを解除することで、回路部分をイネーブルにする。パッド領域は、外部電気信号を受信または送信するためのボンディングワイヤを受けるために使用されてもよい。そのようなパッド領域には、電磁干渉（ＥＭＩ）などの外部干渉が電子回路に侵入するのを防止するように、静電放電構造体が設けられていても良い。ＥＳＤ構造は、ＥＭＩイベントが発生する可能性がある工業用または自動車用の集積回路で使用されることが多い。ＥＳＤ構造は、集積回路の半導体基板内に配置されたドーピング領域を含んでもよく、ドーピング領域は、パッド領域に接続される。本開示の原理によるＰＯＲ回路は、バイポーラトランジスタのコレクタとＥＳＤ構造のドーピング領域との間に横方向の基板電流を発生させてもよい。第１および第２補償トランジスタは、バンドギャップ電流スイッチのバイポーラトランジスタによって生成される寄生電流を補償する付加的な寄生電流を出力端子に生成するため、ＥＭＩインパルスによるＥＳＤ動作が発生しても、ＰＯＲ回路の安定したトリップポイントを維持することができる。

【0029】

前述の一般的な説明および以下の詳細な説明の両方は、単に例示的なものであり、特許請求の範囲の性質および特徴を理解するための概要または枠組みを提供することが意図されていることを理解されたい。添付の図面は、さらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は、１つまたは複数の実施形態を示し、説明と共に、様々な実施形態の原理および動作を説明するのに用いられる。図面中、異なる図における同じ要素は、同じ参照符号を用いて示される。

【図面の簡単な説明】

【0030】

【図1】本開示の原理によるパワーオンリセット回路の概略図。

【図2】従来のＰＯＲ回路を示す図。

【図3】図１のパワーオンリセット回路の半導体基板の一部と外部端子の断面図。

【図4】図１のパワーオンリセット回路と、フォトダイオードおよび外部端子を有する機能回路部分とを有する集積回路を示す図。

【発明を実施するための形態】

【0031】

以下、本開示の実施形態を示す添付の図面を参照して、本開示をより詳細に説明する。ただし、本開示は、多くの異なる形態で具現化することができ、本明細書に記載される実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が本開示の範囲を当業者に十分に伝えるように提供される。図面は、必ずしも縮尺通りに描かれているわけではなく、本開示を明確に示すように構成されている。

【0032】

図２は、従来のパワーオンリセット（ＰＯＲ）回路を示す。従来の回路は、供給電圧ＶＤＤ、ＶＳＳが供給される分圧器２３０によって制御される２つのバイポーラトランジスタ２１０、２２０を有するバンドギャップ電流スイッチを備える。供給電圧ＶＤＤ、ＶＳＳが閾値を下回ると、電流はトランジスタ２１０を介して流れ、カレントミラー２５０を介してミラーリングされ、電流ＩＰＵを引き上げて出力端子２３０を引き上げ、供給電位ＶＤＤを供給する。出力信号ＰＯＲはハイ（ＰＯＲ＝１）で、パワーオンリセット状態を示す。供給電圧ＶＤＤ、ＶＳＳが閾値を超えると、電流はトランジスタ２１０からトランジスタ２２０に切り替わる。トランジスタ２２０のコレクタ電流は、カレントミラー２６０、２７０を介してミラーリングされて、出力端子２０３で電流ＩＰＤを引き下げ、出力信号ＰＯＲをローレベル（ＰＯＲ＝０）に引き下げ、出力信号ＰＯＲがリセット状態から通常動作を示すオン状態に変更するようにし、機能回路に電源電圧を供給することができるようにする。

【0033】

ＰＯＲ回路で高温、電磁波、迷光などのエネルギー衝撃が発生し、チップ内に基板電流が発生すると、トランジスタ２１０、２２０のコレクタ面積は、コレクタから集積回路の基板に電流ＩＤＮＡ、ＩＤＮＢなどの接地電位ＶＳＳに寄生電流を引き込む。従来の一実施形態において、トランジスタ２１０のコレクタ面積は、トランジスタ２２０のコレクタ面積の４倍であり、カレントミラー２５０は３：１、カレントミラー２６０は６：１、カレントミラー２７０は１：１の電流変換比を有している。トランジスタ２２０の寄生電流ＩＤＮＢは、１／６の比率で出力ノード２０３にミラーリングされる一方、トランジスタ２１０の寄生電流ＩＤＮＡは、４／３の比率で出力ノード２０３にミラーリングされる。出力ノードのトリップポイントは、寄生基板電流を生成するエネルギー衝撃の場合に、出力端子２０３を高レベルに引っ張ってパワーオンリセット状況に反転する傾向が増加するように、電流ＩＰＵおよびＩＰＤが等しい場合に発生する。ＰＯＲ回路が、出力信号ＰＯＲ＝０を有する通常の非リセット動作条件を示す場合、外部干渉からの寄生電流がリセット条件ＰＯＲ＝１を生成する回路のスイッチングを引き起こす可能性があり、その結果、パワーオンリセット回路によって制御される動作回路がリセットされ、その動作が意図せず中断され、全ての動作データが失われる可能性がある。このようなＰＯＲ不良を引き起こす可能性のある外部干渉は、例えば、工業用や自動車用環境、光電応用製品で起こりうる。

【0034】

図１は、本開示の原理によるＰＯＲ回路を示す。ＰＯＲ回路は、寄生基板電流の影響を補償する点で、寄生基板電流を発生する外部の影響に対して堅牢性を有する。図１のＰＯＲ回路は、ベース端子が互いに接続され、抵抗性オーム分圧器１３０の出力ノードに接続された、バイポーラトランジスタ１１０、１２０を備えるバンドギャップ回路を有する。分圧器１３０は、基準電位ＶＳＳおよび供給電位ＶＤＤ用の端子１０１、１０２間にそれぞれ接続されたオーム抵抗器１３１、１３２を有する。トランジスタ１１０、１２０のエミッタは、基準電位ＶＳＳ用端子１０１に抵抗結合される。分圧器１４０がトランジスタ１１０、１２０のエミッタと基準電位端子１０１との間に接続されている。分圧器１４０は、トランジスタ１１０のエミッタと基準電位端子１０１との間に接続されたオーム抵抗器１４１、１４２を有する。分圧器１４０の出力ノードである中間またはミドルノードは、トランジスタ１２０のエミッタに接続される。トランジスタ１１０は、トランジスタ１２０よりも大きなコレクタ面積を有する。トランジスタ１１０は、Ｎ１ユニットのコレクタ面積を有し、トランジスタ１２０は、Ｎ２ユニットのコレクタを有する。上述した分圧器およびトランジスタの配置は、例えば１．２Ｖのシリコンのバンドギャップ電圧にトリップポイントを有するバンドギャップ回路を構成する。トランジスタ１１０、１２０のベース電位がバンドギャップ電圧を下回ると、電流がトランジスタ１１０を流れる。ベース電位がバンドギャップ電圧よりも高い場合、電流がトランジスタ１２０を流れ、トランジスタ１１０、１２０がバンドギャップ電流スイッチを確立する。分圧器１３０の抵抗器１３１、１３２は、バンドギャップ電流スイッチのトリップポイントが電源電圧ＶＤＤ、ＶＳＳの所望のレベルで生じるように設計することができる。

【0035】

トランジスタ１１０のコレクタ電流は、カレントミラー１５０を介して出力端子１０３にミラーリングされ、出力端子１０３にプルアップ電流ＩＰＵを供給する。トランジスタ１２０のコレクタ電流は、ハイサイドカレントミラー１０６及びローサイドカレントミラー１７０を介して出力端子１０３にミラーリングされ、出力端子１０３にプルダウン電流ＩＰＤを供給する。カレントミラー１５０は、トランジスタ１１０のコレクタと供給電位端子１０２との間に接続されたダイオード接続トランジスタ１５１を有する入力経路を備える。カレントミラー１５０は、出力端子１０３と供給電位端子１０２との間に接続されたトランジスタ１５２を有する出力経路を更に備える。トランジスタ１５１、１５２の制御端子は互いに接続されている。トランジスタ１５１の制御端子は、そのドレイン端子に接続され、ダイオードを形成する。トランジスタ１５１を流れる電流は、トランジスタ１５２を流れる対応する電流を制御する。トランジスタ１５１、１５２の寸法に応じて、これらのトランジスタを流れる電流は、Ｍ１：１の比率を有する。電流変換比は、トランジスタ１５１、１５２のゲート面積の幅と長さ（Ｗ／Ｌ）の関係によって表されるトランジスタ１５１、１５２のサイズの関係によって設定される。

【0036】

トランジスタ１５１、１５２はＰチャネルＭＯＳＦＥＴであるが、バンドギャップ部分のトランジスタ１１０、１２０はバイポーラＮＰＮトランジスタである。バイポーラトランジスタは、再現性よく製造することができる規定されたスイッチングポイントを提供する。電界効果トランジスタのＷ／Ｌ比は、電界効果トランジスタに所望の電流を得るために、十分に制御して製造することができる。図１の回路は、ＰチャネルとＮチャネルのＭＯＳＦＥＴなど、主に２極のＣＭＯＳデバイス専用の集積チップ上に実現され、さらにＮＰＮトランジスタなどの少なくとも１種類のバイポーラトランジスタを形成することが可能である。

【0037】

カレントミラー１６０は、トランジスタ１２０のコレクタと供給電位端子１０２との間に接続されたダイオード接続トランジスタ１６１を有する入力経路と、供給電位端子１０２に接続されたトランジスタ１６２を有する出力経路とを備える。トランジスタ１６１、１６２は、ゲート端子が互いに接続されたＰチャネルＭＯＳＦＥＴである。トランジスタ１６２を流れる電流は、カレントミラー１７０によって出力端子１０３にさらにミラーリングされる。カレントミラー１７０は、トランジスタ１６２のドレインと基準電位端子１０１との間に接続されたダイオード接続トランジスタ１７１を有する入力経路を有する。カレントミラー１７０の出力経路は、出力端子１０３と基準電位端子１０１との間に接続されたトランジスタ１７２を有する。ＮチャネルＭＯＳＦＥＴ１７１、１７２のゲート端子は、互いに接続される。カレントミラー１６０の電流変換比はＭ２：１であり、カレントミラー１７０の電流変換比はＭ３：１である。

【0038】

一実施形態において、トランジスタ１１０、１２０のコレクタ面積およびカレントミラー１５０、１６０、１７０の電流変換比は、以下のようにすることができる。トランジスタ１１０は、４ユニットであってもよい、Ｎ１ユニットのコレクタ面積を有する。トランジスタ２１０は、１ユニットであってもよい、Ｎ２ユニットのコレクタ面積を有する。カレントミラー１５０は、３：１の電流比、カレントミラー１６０は、６：１の電流比、カレントミラー１７０は、１：１の電流比を有してもよい。同様の又は同一の効果を生み出す他の比率であってもよい。一実施形態において、トランジスタ１１０は、バイポーラユニットの整数倍で生成され、当該ユニットは、所望のコレクタ面積を実現するように互いに並列に接続される。バイポーラユニットを並列に集めることで、所望のサイズのコレクタを規定し、よく制御して製造することができる。

【0039】

通常動作モードにおける図１の回路の機能は、トランジスタ１８０、１９０が通常動作モードにおいて認識可能な電流を流さないので、図２の従来の回路について説明した機能と同じである。高温、電磁干渉、迷光などの基板電流を引き起こす外部干渉の場合、図３を参照して説明されるように、主に垂直または主に横方向の基板電流が生成され得る。

【0040】

図３は、トランジスタ１１０、１２０などのバイポーラトランジスタのうちの１つの断面図である。トランジスタのうちの１つのドーピング領域は、Ｐ導電型の半導体基板３００内に配置される。ディープドーピングウェル３１１は、Ｎ導電型のバイポーラトランジスタのコレクタを形成する。コレクタウェルは、バイポーラトランジスタのベースを形成するＰ導電型のドーピング領域３１２を有する。Ｐドーピング領域３１２内のＮ導電型のドーピング領域３１３は、バイポーラトランジスタのエミッタを構成する。寄生基板ダイオード３３０は、コレクタのディープＮウェルドーピング領域３１１とＰ基板３００とによって形成される。高温の場合、寄生基板ダイオード３３０を流れる漏れ電流３４１は増加し、出力端子１０３における前記漏れ電流のミラーリングされたバージョンの寄与に関して無視できなくなることがある。また、例えば、チップの裏面を介して半導体チップに結合した迷光は、寄生基板ダイオードとして動作する寄生フォトダイオードによって、３４１のような光電流を発生することがある。迷光は、チップが裏面から照射される光電子チップである場合、ＰＯＲ回路を搭載するチップ部分の裏面に入射することがある。

【0041】

さらに、半導体基板３００は、他の電気的理由のためのディープＮウェルであってもよい３２０などのＮウェルを有してもよい。Ｎウェル３２０は、パッド領域３２１に接続されたボンドワイヤを介して電気信号を受信または送信するための接続領域を形成する金属パッド３２１に結合され得るＥＳＤ保護構造の一部であってもよい。寄生トランジスタ３４０は、バイポーラトランジスタのディープＮウェルドーピング領域３１１、Ｐ基板３００、およびＥＳＤ保護構造のＮウェル３２０によって確立される。基板３００は、通常、接地電位ＶＳＳおよび接続された接地電位端子１０１によってバイアスされる。電磁干渉（ＥＭＩ）インパルスは、ディープＮウェルドーピング領域３２０を、寄生トランジスタ３４０が導通し、横方向の寄生電流３４２を生成し得るように、基準電位ＶＳＳ未満の電位にまで負にバイアスすることがある。図２を参照して上述したように、垂直および横方向の基板電流が、トランジスタ１１０、１２０のコレクタに電流を発生させ、これがカレントミラー１５０、１６０および１７０を介して非対称に出力ノードにミラーリングされることで、外部干渉によって出力信号ＰＯＲがハイレベルにリセットされ、ＰＯＲ不良を引き起こす危険性がある。

【0042】

このような不良を回避し、ＰＯＲ回路を基板電流に対して、また上述の外部衝撃に対して堅牢性を有するようにするために、補償トランジスタ１８０、１９０が設けられる。補償トランジスタ１８０は、トランジスタ１２０のコレクタおよび接地電位端子１０１に接続されている。示された実施形態では、補償トランジスタ１８０は、トランジスタ１１０、１２０のうち、１ユニット以上の、例えば４ユニットのコレクタ面積を有するトランジスタ１１０と比較して、１ユニットのコレクタ面積を有するトランジスタ１２０である小さい方のコレクタ面積を有する方に接続されている。補償トランジスタ１８０が、トランジスタ１１０などの、より大きなコレクタ面積を有する他のトランジスタに接続される状況が起こりうる。補償トランジスタ１９０は、出力端子１０３と基準電位端子１０１との間に接続されている。同時に、補償トランジスタ１９０は、トランジスタ１７２などの第３カレントミラー１７０の出力経路に並列に接続される。補償トランジスタ１８０、１９０は、出力端子１０３における寄生プルアップ電流および寄生プルダウン電流の全体寄与度が、それらが互いに等しくなり、かつＰＯＲ出力信号が供給電圧または基準電圧に向かう傾向を回避するように、実質的に同じとなるように決定される。補償トランジスタ１８０、１９０は、端子１０３における出力信号ＰＯＲに関して、バンドギャップ回路のバイポーラトランジスタの基板電流によって生成される上述の非対称性を補償するように設計される。図３に示されるドーピング領域の配置は、補償トランジスタ１８０、１９０にも対応する。

【0043】

一実施形態において、補償トランジスタ１８０、１９０は、Ｎウェルドーピング領域および半導体基板を備える基板ダイオードを備えてもよい。この点に関し、トランジスタ１８０、１９０は、ベースがエミッタに接続されたバイポーラトランジスタとして実現することができる。図１に示す実施形態では、トランジスタ１８０は、ベース端子１８１がエミッタ端子１８３に接続されたバイポーラトランジスタとして実現され、両者は接地電位端子１０１に接続される。同様に、トランジスタ１９０は、ベース端子とエミッタ端子が互いに、また接地電位端子１０１に接続されたバイポーラトランジスタとして実現される。さらに、補償トランジスタ１８０、１９０のコレクタ面積は、外部干渉に対する出力ノード１０３におけるプルアップ電流およびプルダウン電流への寄与度が実質的に均等化されるようになっている。以上説明したような、トランジスタ１１０，１２０のコレクタ面積とカレントミラー１５０，１６０，１７０の電流変換比の場合、補償トランジスタ１８０のコレクタ面積としてＮ３を１ユニット、補償トランジスタ１９０のコレクタ面積としてＮ４を１ユニットとすることが有用である。補償トランジスタ１８０、１９０はバイポーラトランジスタユニットであるため、トランジスタ１１０、１２０を形成するトランジスタユニットに整合される。上述のトランジスタ１８０，１９０は、ベース端子が短絡されたバイポーラトランジスタを用いた基板ダイオードとして実現されており、通常動作モード時にはオフ状態であるため、通常動作時の消費電流に寄与しない。これらは、外部干渉の間に基板電流を流すだけなので、その消費電流は無視できる。

【0044】

外部干渉の場合、トランジスタ１１０のコレクタは、寄生基板電流ＩＤＮ１を生成する。トランジスタ１２０、１８０のジョイントコレクタは、別の基板電流ＩＤＮ２を生成する。トランジスタ１９０は、別の基板電流ＩＤＮ３を生成する。出力端子１０３におけるプルアップ電流ＩＰＵに対する寄生基板電流ＩＤＮ１の寄与度は、トランジスタ１１０のコレクタ面積が４ユニット、カレントミラー１５０のカレントミラー比が３：１であることを考慮すると、４／３電流ユニットである。出力端子１０３におけるプルダウン電流に対する寄生電流ＩＤＮ２、ＩＤＮ３の寄与度は、トランジスタ１２０、１８０のコレクタ面積がそれぞれ１ユニットであり、カレントミラー１６０のミラー比が６：１、カレントミラー１７０のミラー比が１：１、トランジスタ１９０のコレクタユニットが１であることを考慮すると、（１＋１）／（６ｘ１）＋１＝４／３である。したがって、図１の回路における寄生基板電流に対する出力端子１０３でのプルアップおよびプルダウン電流の寄与度は、それぞれの場合において４／３であり、それにより均等化される。

【0045】

より一般的には、バイポーラトランジスタの任意のコレクタ面積、およびカレントミラーの任意の電流比に対して、それぞれＮ１、Ｎ２、Ｎ３、Ｎ４のコレクタ面積を有するトランジスタ１１０、１２０、１８０、１９０と、それぞれＭ１：１、Ｍ２：１、Ｍ３：１の電流変換比を有するカレントミラー１５０、１６０、１７０は、面積および比率の値が、出力端子１０３における基板電流のプルアップおよびプルダウンの寄与が均等になるよう次式に従う必要がある。
Ｎ１／Ｍ１＝（Ｎ２＋Ｎ３）／（Ｍ２×Ｍ３）＋Ｎ４

【0046】

本開示の原理による図１のＰＯＲ回路は、図４を参照して説明されるように、工業用、自動車用、または光電応用製品を対象とする集積回路に関連して有用であり得る。

【0047】

図４は、同じチップ４００上にモノリシック集積された回路部分４２０のパワーオンリセットを制御するためにＰＯＲ信号を生成する図１のＰＯＲ回路４１０を有する集積回路４００を示す。回路部分４２０は、フォトダイオード４２１と、静電放電（ＥＳＤ）構造４２３が接続されるパッド領域４２２とを有する。回路部分４２０は、図４に示すように、フォトダイオード４２１またはパッド／ＥＳＤ構造４２２、４２３などの要素のうちの１つのみを含んでもよいし、それらの両方を含んでもよい。

【0048】

フォトダイオード４２１は、赤外光またはＵＶ光を含む光学的可視光および／または不可視光の入射に応じて電流を生成する。フォトダイオードは、チップの裏面から入射する光によって光電流を発生させる裏面照射用として実現されることが多い。また、迷光は、ＰＯＲ回路部分４１０の裏面に入射し、フォトダイオードとして寄生的に作用し得る寄生基板ダイオードを介して寄生光電流を発生させる場合がある。図１のＰＯＲ回路４１０は、スイッチングポイントに対する基板電流の寄与度が対称的であり、かつ、出力端子１０３における信号ＰＯＲのトリップポイントが変化しないように補償されるという点で、上記迷光による基板電流の発生に対して堅牢性を有する。

【0049】

工業用または自動車用環境におけるチップ４００の使用においては、チップが高温条件下で動作すること、または電磁干渉（ＥＭＩ）事象にさらされることを必要とする場合がある。高温になると，寄生基板ダイオードを介したリーク電流が増加する場合がある。ＥＭＩ事象は、パッド領域４２２に接続され得るＥＳＤ構造４２３に影響を及ぼす場合がある。パッド領域４２２は、ボンドワイヤ４２４をパッド領域４２２に接着できるように、チップの上面に設けられた外部からアクセス可能な金属領域である。パッド領域４２２および／またはボンドワイヤは、ＥＳＤ構造４２３が寄生ＥＭＩ信号をグランドに排出するように、ＥＭＩインパルスの場合に寄生アンテナの機能を有していてもよい。ＥＳＤ構造４２３は、比較的大きなＥＭＩエネルギーを排出するように設計された、図３に示される３２０のようなドーピング領域を含んでもよい。この場合、図３に示す３４０のような寄生横方向トランジスタは、横方向基板電流３４２を生成することができる。図１のＰＯＲ回路４１０は、ＰＯＲ出力信号のトリップポイントを変更することなく、ＰＯＲ回路内の寄生基板電流を補償し、均一化するため、高温およびＥＭＩ状況に対して堅牢である。

【0050】

添付の特許請求の範囲に記載された本開示の趣旨又は範囲から逸脱することなく、様々な修正及び変形を行うことができることは、当業者にとって明らかであろう。本開示の精神及び実質を組み込んだ開示された実施形態の修正、組み合わせ、下位の組み合わせ及び変形は当業者に想起され得るので、本開示は、添付の特許請求の範囲内のすべてを有すると解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】