(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-06-12
(54)【発明の名称】三次元メモリアレイ及びその形成方法
(51)【国際特許分類】
H10B 63/10 20230101AFI20230605BHJP
H10N 70/00 20230101ALI20230605BHJP
【ＦＩ】
H10B63/10
H10N70/00 A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022567528
(86)(22)【出願日】2021-04-21
(85)【翻訳文提出日】2022-11-18
(86)【国際出願番号】 US2021028290
(87)【国際公開番号】W WO2021225783
(87)【国際公開日】2021-11-11
(31)【優先権主張番号】16/870,239
(32)【優先日】2020-05-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ヤン リンミン
(72)【発明者】
【氏名】サルパトワリ カルティク
(72)【発明者】
【氏名】ペッリッツェル ファビオ
(72)【発明者】
【氏名】ガジェラ ネビル エヌ．
(72)【発明者】
【氏名】ウェイ レイ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA09
5F083GA10
5F083JA39
5F083JA40
5F083JA56
5F083JA60
5F083PR21
(57)【要約】
例示的な装置は三次元（３Ｄ）メモリアレイを含み、この３Ｄメモリアレイは、センスライン及び複数の垂直スタックを含む。それらの垂直スタックの各垂直スタックは、センスラインの異なるそれぞれの部分、センスラインのその部分に結合された第一メモリセル、センスラインのその部分に結合された第二メモリセル、第一メモリセルに結合された第一アクセスライン、及び第二メモリセルに結合された第二アクセスラインを含む。第一及び第二アクセスラインはセンスラインに対して垂直である。
【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリアレイを含む装置であって、前記３Ｄメモリアレイは、
センスライン、及び
複数の垂直スタック、
を含み、
前記垂直スタックの各垂直スタックは、
前記センスラインの異なるそれぞれの部分、
前記センスラインのその部分に結合された第一メモリセル、
前記センスラインのその部分に結合された第二メモリセル、
前記第一メモリセルに結合された第一アクセスラインであって、前記第一アクセスラインは前記センスラインに垂直である、前記第一アクセスライン、及び
前記第二メモリセルに結合された第二アクセスラインであって、前記第二アクセスラインは前記センスラインのその部分に垂直である、前記第二アクセスライン、
を含む、前記装置。
【請求項2】
前記第一メモリセル及び前記第二メモリセルは、ストレージ素子材料及び複数の電極を各含み、前記ストレージ素子材料はカルコゲナイド材料である、請求項１に記載の装置。
【請求項3】
前記垂直スタックの各垂直スタックは、前記センスラインのその部分に結合された第三メモリセルと、
前記センスラインのその部分に結合された第四メモリセルと、
前記第三メモリセルに結合された第三アクセスラインであって、前記第三アクセスラインは前記センスラインのその部分に垂直である、前記第三アクセスラインと、
前記第四メモリセルに結合された第四アクセスラインであって、前記第四アクセスラインは前記センスラインのその部分に垂直である、前記第四アクセスラインと、
を含む、請求項１～２のいずれか１項に記載の装置。
【請求項4】
前記センスラインの前記異なるそれぞれの部分は、前記垂直スタックの頂部に前記センスラインの水平部分によって接続される、請求項１～２のいずれか１項に記載の装置。
【請求項5】
前記センスラインの前記異なるそれぞれの部分は、前記垂直スタックの底部に前記センスラインの水平部分によって接続される、請求項１～２のいずれか１項に記載の装置。
【請求項6】
三次元（３Ｄ）メモリアレイを含む装置であって、前記３Ｄメモリアレイは、
センスライン、及び
複数の垂直スタック、
を含み、
前記垂直スタックの各垂直スタックは、
前記センスラインの異なるそれぞれの部分であって、前記センスラインの前記異なるそれぞれの部分は前記垂直スタックの頂部及び前記垂直スタックの底部に前記センスラインの水平部分によって接続される、前記異なるそれぞれの部分、
前記センスラインの前記それぞれの部分の対向する側部に結合された第一メモリセル及び第二メモリセル、ならびに
前記第一メモリセル及び前記第二メモリセルにそれぞれ結合された第一アクセスライン及び第二アクセスラインであって、前記第一アクセスライン及び前記第二アクセスラインは前記センスラインのその部分に対して垂直である、前記第一アクセスライン及び前記第二アクセスライン、
を含む、前記装置。
【請求項7】
前記垂直スタックの前記底部で前記センスラインの前記水平部分は、前記３Ｄメモリアレイの基板材料に形成される、請求項６に記載の装置。
【請求項8】
前記垂直スタックの前記頂部で前記センスラインの前記水平部分は、前記垂直スタックの前記底部で前記センスラインの前記水平部分とアライメントされる、請求項６～７のいずれか１項に記載の装置。
【請求項9】
前記垂直スタックの前記底部または前記頂部で前記センスラインの前記水平部分をアクティブ化することは、各垂直スタックの前記センスラインの前記異なるそれぞれの部分をアクティブ化する、請求項６～７のいずれか１項に記載の装置。
【請求項10】
三次元（３Ｄ）クロスポイントメモリアレイを含む装置であって、前記３Ｄクロスポイントメモリアレイは、
センスライン、及び
複数の垂直スタック、
を含み、
前記垂直スタックの各垂直スタックは、
前記センスラインの異なるそれぞれの部分であって、いくつかの垂直スタックの前記センスラインの前記異なるそれぞれの部分はそれらの垂直スタックの頂部で前記センスラインの水平部分に接続され、残りの垂直スタックの前記センスラインの前記異なるそれぞれの部分はそれらの垂直スタックの底部で前記センスラインの水平部分に接続される、前記センスラインの異なるそれぞれの部分、
ビットラインのそのそれぞれの部分の対向する側部に結合された第一メモリセル及び第二メモリセル、ならびに
前記第一メモリセル及び前記第二メモリセルにそれぞれ結合された第一アクセスライン及び第二アクセスラインであって、前記第一アクセスライン及び前記第二アクセスラインは前記センスラインのその部分に対して垂直である、前記第一アクセスライン及び前記第二アクセスライン、
を含む、前記装置。
【請求項11】
前記垂直スタックの前記頂部で前記センスラインの前記水平部分に接続される前記センスラインの前記部分は、前記垂直スタックの前記底部で前記センスラインの前記水平部分に接続されず、前記垂直スタックの前記底部で前記センスラインの前記水平部分に接続される前記センスラインの前記部分は、前記垂直スタックの前記頂部で前記センスラインの前記水平部分に接続されない、請求項１０に記載の装置。
【請求項12】
いくつかの垂直スタックの前記センスラインの前記異なるそれぞれの部分は、それらの垂直スタックの前記頂部及び前記底部で前記センスラインの前記水平部分に接続される、請求項１０に記載の装置。
【請求項13】
半導体材料の上に第一誘電体材料及びストレージ素子材料を形成することと、前記第一誘電体材料及び前記ストレージ素子材料に第一の複数の開口部を形成することと、
前記第一の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記ストレージ素子材料の前記部分が除去された領域に第一電極材料を形成することと、
前記第一電極材料に隣接する前記第一の複数の開口部にセンスライン材料を形成することと、
前記第一誘電体材料及び前記ストレージ素子材料に第二の複数の開口部を形成することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の前記部分が除去された領域に第二電極材料を形成することと、
前記第二電極材料に隣接する前記第二の複数の開口部にアクセスライン材料を形成することと、
前記第二の複数の開口部から前記アクセスライン材料の一部を除去することと、
前記アクセスライン材料の前記一部が除去された領域に第二誘電体材料を形成することと、
前記第一の複数の開口部に形成された前記センスライン材料を接続するために、前記センスライン材料の上に水平センスライン材料を形成することと、
を含む、方法。
【請求項14】
前記第一誘電体材料及び前記ストレージ素子材料を互いの上に交互に形成することをさらに含む、請求項１３に記載の方法。
【請求項15】
前記第一の複数の開口部に隣接するストレージ素子材料よりも、前記第二の複数の開口部に隣接するストレージ素子材料をより多く除去することをさらに含む、請求項１３～１４のいずれか１項に記載の方法。
【請求項16】
前記第一電極材料及び前記第二電極材料の一部を除去することをさらに含む、請求項１５に記載の方法。
【請求項17】
前記第一の複数の開口部に隣接して前記第二の複数の開口部を形成することをさらに含む、請求項１３～１４のいずれか１項に記載の方法。
【請求項18】
基板材料に第一水平センスライン材料を形成することと、前記水平センスライン材料の上に第一誘電体材料及びストレージ素子材料を形成することと、
前記第一誘電体材料及び前記ストレージ素子材料に第一の複数の開口部を形成することと、
前記第一の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記ストレージ素子材料が除去された領域に第一電極材料を形成することと、
前記第一の複数の開口部にセンスライン材料を形成することと、
前記第一誘電体材料及び前記ストレージ素子材料に第二の複数の開口部を形成することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の前記部分が除去された領域に第二電極材料を形成することと、
前記第二電極材料に隣接する前記第二の複数の開口部にアクセスライン材料を形成することと、
前記第二の複数の開口部から前記アクセスライン材料の一部を除去することと、
前記アクセスライン材料が除去された領域に第二誘電体材料を形成することと、
前記第一の複数の開口部に形成された前記センスライン材料を接続するために、前記センスライン材料の上に第二水平センスライン材料を形成することと、
を含む、方法。
【請求項19】
前記第二の複数の開口部に前記第二誘電体材料を形成することをさらに含む、請求項１８に記載の方法。
【請求項20】
前記第一の複数の開口部に前記アクセスライン材料を形成すること、及び前記第二の複数の開口部に前記センスライン材料を形成することと、前記第一の複数の開口部に形成された前記アクセスライン材料を接続するために、前記アクセスライン材料の上に水平アクセスライン材料を形成することと、
をさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、半導体デバイス及び方法に関し、さらに特に、三次元メモリアレイ及びその形成方法に関する。
【背景技術】
【0002】
メモリデバイスは、通常、コンピュータまたは他の電子デバイスにおいて内部の半導体、集積回路、及び／または外部の着脱可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々なタイプのメモリが存在する。揮発性メモリはそのデータを保持するために電力が必要であり得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のないときも記憶データを保持することで永続的データを提供することができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
【0003】
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
【0004】
抵抗可変メモリデバイスは、ストレージ素子（例えば、可変抵抗を有するメモリ素子）の抵抗状態に基づいてデータを格納することができる抵抗可変メモリセルを含み得る。したがって、抵抗可変メモリセルは、メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを格納するようにプログラムすることができる。セルに対し（例えばセルのメモリ素子に対し）、特定の持続時間、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーのソースを印加することにより、抵抗可変メモリセルを（例えば特定の抵抗状態に対応する）標的データ状態にプログラムすることができる。抵抗可変メモリセルの状態は、印加された問い合わせ電圧に応答してセルを流れる電流を検知することにより、特定され得る。検知電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示し得る。
【0005】
様々なメモリアレイは、セルにアクセスするために使用される第一及び第二信号ラインの交点（例えば、アクセスラインとセンスラインとの交点）に配置されるメモリセル（例えば、抵抗可変セル）を備えたクロスポイントアーキテクチャで構成されることができる。いくつかの抵抗可変メモリセルは、ストレージ素子（例えば、異なる抵抗レベルにプログラム可能な、相変化材料、金属酸化物材料、及び／またはいくつかの他の材料）と直列で、選択素子（例えば、ダイオード、トランジスタ、または他のスイッチングデバイス）を含むことができる。自己選択メモリセルと称される場合があるいくつかの抵抗可変メモリセルは、メモリセルの選択素子及びストレージ素子の両方として機能することができる単一の材料を含むことができる。
【図面の簡単な説明】
【0006】
【図1】本開示のいくつかの実施形態に従って形成された、センスラインを有する例示的な三次元（３Ｄ）メモリアレイの３Ｄ図を示す。
【図2】本開示のいくつかの実施形態に従って形成された、センスラインを有する別の例示的な三次元（３Ｄ）メモリアレイの３Ｄ図を示す。
【図3】本開示のいくつかの実施形態に従って形成された、センスラインを有する別の例示的な三次元（３Ｄ）メモリアレイの３Ｄ図を示す。
【図4】本開示のいくつかの実施形態による、３Ｄメモリアレイの例示的な垂直スタックの側断面図を示す。
【図5】本開示のいくつかの実施形態による、３Ｄメモリアレイの例示的な垂直スタックのトップダウン図を示す。
【図6A】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6B】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6C】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6D】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6E】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6F】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6G】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6H】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6I】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図6J】本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。
【図7】本開示のいくつかの実施形態に従って形成された、少なくとも１つのメモリアレイを含むコンピューティングシステムの機能ブロック図である。
【発明を実施するための形態】
【0007】
本開示は、三次元メモリアレイのための装置、及びその形成方法を含む。一実施形態は、センスライン及び複数の垂直スタックを含み、それらの垂直スタックの各垂直スタックは、センスラインの異なるそれぞれの部分、センスラインのその部分に結合された第一メモリセル、センスラインのその部分に結合された第二メモリセル、第一メモリセルに結合された第一アクセスラインであって、第一アクセスラインはセンスラインに対して垂直である、第一アクセスライン、及び第二メモリセルに結合された第二アクセスラインであって、第二アクセスラインはセンスラインのその部分に対して垂直である、第二アクセスラインを含む。
【0008】
揮発性及び／または不揮発性メモリセルのアレイ（例えば、メモリアレイ）を含む、様々なタイプのメモリデバイスが開示されており、センスラインは、クロスタイル差を減少させて半導体構造体内で電流送達を改善するように形成される。本明細書で使用される「クロスタイル差」という用語は、電圧源から遠く離れた同じセンスライン上の異なるメモリセルに供給する電流量の増加によって引き起こされるメモリセルの電圧スパイクを指し得る。一例では、電圧源から特定のメモリセルに流れる電流は、センスラインに接続された他のメモリセル及び他の電気部品を通って流れ得る。メモリセルへの電流の大きさは、センスラインに沿ったこれらの他のセル及び部品と、それらをセンスラインに接続するために使用されるコネクタとの抵抗によって減少することがある。この電流の減少により、メモリセルが減少した電流を受電するときに、メモリセルがその意図された機能（例えば、意図されたとおりにプログラムされる、または感知される）を行うには電流の大きさが小さすぎる場合があるため、メモリアレイのパフォーマンスが低下する場合がある。
【0009】
そのため、センスラインに沿った他のメモリセル及び部品の抵抗が原因で転送中に失われる電流の量を減らしながら、電流がその意図されたメモリセルに流れることを可能にするセンスラインが有益である。例えば、センスラインを介して流れている間の電流の損失が減少することで、メモリセルに到達する電流の大きさが、セルがその意図された機能を行うのに十分であることを確保することができるため、メモリアレイのパフォーマンスが向上することができる。本明細書の例示的な実施形態は、メモリセルに流れている間に失われる電流の量を減少させるセンスラインを形成するためのプロセスを開示する。
【0010】
本明細書で説明されるようにセンスラインを形成すると、３Ｄメモリアレイのメモリ密度が高くなり得る。本明細書で使用される「メモリ密度」という用語は、メモリアレイの特定部分に格納されることができる情報量を指すことができる。メモリアレイの特定部分に格納されることができる情報が多いほど、メモリアレイの密度が高くなる。メモリアレイの特定部分により多くの情報を格納する能力により、メモリアレイがより少ない空間により多くのデータを格納することが可能になる場合がある。これにより、メモリアレイが形成されたメモリデバイスに、より多くのメモリが格納されることができる場合がある。これにより、より多くの空間を使用して、メモリデバイスの他の態様を組み込む及び／または改善することができる場合がある。
【0011】
センスラインの垂直部分は、ストレージ素子材料及び誘電体材料の層内の複数の開口部に形成され得る。いくつかの実施形態では、垂直センスライン材料は、原子層堆積（ＡＬＤ）を使用して複数の開口部に形成され得る。いくつかの実施形態では、センスライン材料は、窒化チタン（ＴｉＮ）材料などであるがこれに限定されない、ＡＬＤと親和性のある材料であってもよい。
【0012】
センスラインを介して流れている間に失われる電流の量を減少させ、メモリアレイの密度を高めるセンスラインを形成することは、誘電体材料及びストレージ素子材料の層内に形成された開口部にセンスライン材料を堆積させることを含み得る。いくつかの実施形態では、センスラインの水平部分は、垂直スタックの頂部及び／または底部にセンスラインの垂直部分を接続することができる。
【0013】
本開示の以下の詳細説明では、添付図面への参照が行われ、添付図面は、本開示の一部を形成し、本開示の１つ以上の実施形態を実施し得る方法の例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるように十分詳細に説明されており、本開示の範囲から逸脱することなく、他の実施形態が利用されてもよいこと、ならびにプロセスの変更、電気的変更及び／または構造的変更がなされてもよいことが理解されよう。本明細書で使用される場合、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、１つ以上のそのようなものを指す場合がある。例えば、センスラインのいくつかの垂直部分は、センスラインの少なくとも１つの垂直部分を指し得る。
【0014】
本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面において類似する要素または構成要素は、類似の数字を使用することによって識別され得る。例えば、参照番号１０２が、図１において要素「０２」に言及し得、同様の要素が図２において２０２を言及されてもよい。１つの図内の複数の同様の要素は、ハイフン及び別の数字または文字を後に伴う参照番号により言及され得る。例えば、１０４－１は、図１の要素０４－１を参照することができ、１０４－２は、要素１０４－１に類似し得る要素０４－２を参照することができる。そのような同様の要素は、ハイフン及び追加の数字または文字なしに全体的に言及され得る。例えば、要素１０４－１及び１０４－２または他の類似の要素は、一般に１０４として参照され得る。
【0015】
図１は、本開示のいくつかの実施形態に従って形成された、センスラインを有する例示的な３Ｄメモリアレイ１００の３Ｄ図を示す。例えば、図１に示されるように、アレイ１００はセンスライン１０１－１及び１０１－２（個々にまたは集合的にセンスライン１０１と呼ばれる）、センスライン１０１の垂直部分１０２－１、１０２－２、１０２－３、１０２－４、１０２－５、１０２－６、１０２－７、及び１０２－８（個々にまたは集合的に垂直部分１０２と呼ばれる）、センスライン１０１の水平部分１０４－１、１０４－２、１０４－３、及び１０４－４（個々にまたは集合的に水平部分１０４と呼ばれる）、アクセスライン１０６－１、１０６－２、１０６－３、１０６－４、１０６－５、１０６－６、１０６－７、１０６－８、１０６－９、１０６－１０、１０６－１１、及び１０６－１２（個々にまたは集合的にアクセスライン１０６と呼ばれる）、ならびにセンスライン１０１及びアクセスライン１０６の垂直部分に結合されたメモリセル１０８－１及び１０８－２（個々にまたは集合的にメモリセル１０８と呼ばれる）を含む。ただし、本開示の実施形態は、特定の数のセンスライン、アクセスライン、またはメモリセルに限定されない。
【0016】
メモリアレイ１００は、センスライン１０１を含み得る。センスライン１０１は、導電線、データライン、またはビットラインと呼ばれることもある。装置１００に印加される電流は、メモリセル１０８を選択するようにセンスライン１０１及びアクセスライン１０６を介して流れることができる。アクセスライン１０６は、導電線またはワードラインと呼ばれることもできる。センスライン１０１の複数の垂直部分１０２のそれぞれは、本明細書でさらに説明されるように（例えば、図４に関連して）、複数の垂直スタックのそれぞれに含まれ得る。いくつかの実施形態では、センスライン１０１の垂直部分１０２は、垂直スタックの頂部及び底部においてセンスライン１０１の水平部分１０４によって接続され得る。
【0017】
いくつかの実施形態では、垂直スタックの底部におけるセンスライン１０１の水平部分１０４－２及び１０４－４は、３Ｄメモリアレイの基板材料に形成され得る。例えば、センスライン１０１の水平部分１０４－２及び１０４－４は、誘電体材料及びストレージ素子材料などの他の半導体材料が基板材料上に形成される前に形成され得る。その後、センスライン１０１の垂直部分１０２は、センスライン１０１の水平部分１０４－２及び１０４－４の上に形成され得る。垂直部分１０２は、垂直部分１０２が含まれる垂直スタックが水平部分１０４－２及び１０４－４に接続され得るように形成され得る。いくつかの実施形態では、次に、水平部分１０４－１及び１０４－３は、垂直部分１０２の上に形成され得、垂直部分１０２が含まれる垂直スタックの頂部に接続されることができる。いくつかの実施形態では、垂直スタックの頂部におけるセンスライン１０１－１の水平部分１０４－１及び１０４－３は、垂直スタックの底部におけるセンスライン１０１－１の水平部分１０４－２及び１０４－４とアライメントすることができる。
【0018】
いくつかの実施形態では、垂直スタックの底部または頂部でセンスライン１０１の水平部分１０４がアクティブ化される（例えば、それに電流を印加する）ことにより、各垂直スタックのセンスライン１０１の異なるそれぞれの部分がアクティブ化されることができる。例えば、垂直スタックの頂部でセンスライン１０１の水平部分１０４－１をアクティブ化することにより、垂直スタック内のセンスライン１０１の垂直部分１０２、及び垂直スタックの底部でセンスライン１０１の水平部分１０４－２をアクティブ化することができる。センスライン１０１の垂直部分１０２及びセンスライン１０１の水平部分１０４は、単一のセンスラインとして形成され得る。センスライン１０１の任意の垂直部分１０２または水平部分１０４に印加された電流は、センスライン１０１の他の垂直部分１０２及び水平部分１０４に流れることができる。したがって、電流は、センスライン１０１の任意の部分に印加され、センスライン１０１のその部分をアクティブ化すると、センスライン１０１のその他の部分にも流れ、それらの部分も同様にアクティブ化することができる。
【0019】
センスライン１０１及びアクセスライン１０６に電流を印加することにより、電流を受電したセンスライン１０１及びアクセスライン１０６に結合されたメモリセル１０８を選択することができる。センスライン１０１の任意の部分に結合された任意のメモリセル１０８は、センスライン１０１の任意の部分に印加された電流を受電する。メモリセルを選択するには、メモリセル１０８が結合されているセンスライン１０１とアクセスライン１０６との両方をアクティブ化する必要がある。したがって、センスライン１０１に結合されたメモリセル１０８は、センスライン１０１の任意の部分に電流を印加し、メモリセル１０８に結合されたワードライン１０６に電流を印加することによって選択され得る。
【0020】
センスライン１０１は、メモリアレイ内のクロスタイル差を減少させること、及び電流送達を改善することなどの利点をメモリアレイに提供することができる。前述のように、クロスタイル差は、同じセンスライン上にあるが電圧源からより遠く離れたメモリセルに印加する電流量の増加に起因する、メモリセルでの電圧スパイクである。電流量は、電圧源からより遠く離れたメモリセルの寄生抵抗を克服するために増加する。本明細書で使用される「寄生抵抗」という用語は、元の設計には含まれなかった電気部品での抵抗を指し得、電気部品がその意図された目的のために有することが望ましくない抵抗を指し得る。寄生抵抗は、電気部品を構成する材料及び電気部品の製造の結果として生じる、電気部品の自然で意図されない抵抗である。センスライン１０１またはアクセスライン１０６に印加される電流は、センスライン１０１またはアクセスライン１０６を介して流れるにつれて減少し得る。電流が減少した後でもメモリセルに電力を供給するのに十分であるように、増加した電流量は、センスライン１０１に印加されることで、意図されたメモリセルに流れている間、電流の減少を補償することができる。ただし、この結果、意図されたメモリセル１０８よりも近いメモリセル１０８に印加される電流が多くなり過ぎることが原因で、より近いメモリセル１０８が電圧スパイクを受ける可能性がある。より近いメモリセル１０８が相変化メモリセルである場合、この電圧スパイクは意図せずに相変化メモリセルの状態を変化させる可能性がある。
【0021】
本明細書で使用される「相変化メモリ」という用語は、メモリデバイスが製造されたストレージ素子材料の状態を変化させることによってデータを格納するタイプのＲＡＭを指すことができる。いくつかの実施形態では、ストレージ素子材料はカルコゲナイド材料であってもよい。ストレージ素子材料として機能し得るカルコゲナイド材料の例には、カルコゲナイド材料の中でも特に、例えば、動作中に相が変化しない合金（例えば、セレンベースのカルコゲナイド合金）を含む、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等のインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、及びＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等のゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料が含まれることができる。さらに、カルコゲナイド材料は、少量の他のドーパント材料を含み得る。本明細書で使用されるハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる要素を示し、示される要素を伴う全ての化学量論を表すことを意図している。
【0022】
本明細書で使用される「状態変化」という用語は、ストレージ素子材料がその状態を非結晶状態から多結晶状態に、または多結晶状態から非結晶状態に変化させることを指す。ストレージ素子材料は、ストレージ素子材料に印加されている電流によって発生する熱に反応して、その状態を変化させることができる。ストレージ素子材料の状態を意図せずに変化させると、ストレージ素子材料が形成されたメモリアレイに悪影響が与えられる可能性がある。例えば、ストレージ素子材料の状態を意図せずに変化させると、読み出しが不正確になる可能性がある。ストレージ素子材料の２つの状態は、異なる抵抗を有し得る。ストレージ素子材料の抵抗を読み出すために、ストレージ素子材料の周囲に回路を形成することができる。回路は、ストレージ素子材料の抵抗を読み出すことができると、ストレージ素子材料から形成されたメモリセルに格納されているのが「１」か「０」かを検出することができる。メモリセルの状態を意図せずに変化させると、メモリセルは、「１」または「０」を、反対の値を格納することが意図されるときに誤って格納する可能性がある。これは、メモリアレイがその意図された機能を実行するために意図された値と反対の値をメモリアレイが格納するため、メモリアレイのパフォーマンスを低下させる可能性がある。
【0023】
センスライン１０１の垂直部分１０２及び水平部分１０４は、メモリアレイを介した電流の流れを改善し、上述の電圧スパイクを低減させることができる。いくつかの実施形態では、センスライン１０１に印加された電流は、垂直スタックの底部に接続されたセンスライン１０１の水平部分１０４を介して流れることができる。例えば、センスライン１０１－１の垂直部分１０２－１がセンスライン１０１－１の垂直部分１０２－４よりも電源に近い場合、電流は、水平部分１０４－２を介して流れることにより、センスライン１０１－１の垂直部分１０２－４に流れ得る。これにより、電流がメモリアレイの複数の他の領域を介して流れることが防止されることができるため、センスライン１０１－１の垂直部分１０２－４に流れている間に失われる電流の量が減少することができる。センスライン１０１－１の垂直部分１０２－４に流れている間に失われる電流の量は、メモリアレイを介した代替経路の代わりにセンスライン１０１－１の水平部分１０４－２を介して流れることによって、電流が様々な電気部品を介して流れ得ず、それらの電気部品の寄生抵抗によって電流が失われ得ないため、減少することができる。センスライン１０１－１の水平部分１０４－２は、寄生抵抗を有し得るが、その寄生抵抗は、メモリセルを介した代替経路上の電気部品の寄生抵抗よりも低くなり得る。したがって、センスライン１０１－１の水平部分１０４－２を介して電流を流させることにより、メモリアレイを介して流れている間に失われる電流の量が減少することができる。これにより、電流の流れが改善され、前述の電圧スパイクが回避され得る。いくつかの実施形態では、電流は、センスライン１０１－１の水平部分１０４－１を介して流れ得、センスライン１０１－１の水平部分１０４－２を介して流れることによって受け得るのと同様に改善された電流の流れを受け得る。
【0024】
図２は、本開示のいくつかの実施形態に従って形成された、センスラインを有する例示的な３Ｄメモリアレイ２１０の３Ｄ図を示す。例えば、図２に示されるように、アレイ２１０は、センスライン２０１－１及び２０１－２（個々にまたは集合的にセンスライン２０１と呼ばれる）、センスライン２０１の垂直部分２０２－１、２０２－２、２０２－３、２０２－４、２０２－５、２０２－６、２０２－７、及び２０２－８（個々にまたは集合的に垂直部分２０２と呼ばれる）、センスライン２０１の水平部分２０４－１及び２０４－３（個々にまたは集合的に水平部分２０４と呼ばれる）、アクセスライン２０６－１、２０６－２、２０６－３、２０６－４、２０６－５、２０６－６、２０６－７、２０６－８、２０６－９、２０６－１０、２０６－１１、及び２０６－１２（個々にまたは集合的にアクセスライン２０６と呼ばれる）、ならびにセンスライン２０１及びアクセスライン２０６の垂直部分に結合されたメモリセル２０８－１及び２０８－２（個々にまたは集合的にメモリセル２０８と呼ばれる）を含む。ただし、本開示の実施形態は、特定の数のセンスライン、アクセスライン、またはメモリセルに限定されない。
【0025】
センスライン２０１は、垂直部分２０２及び水平部分２０４を含み得る。センスライン２０１の垂直部分２０２のそれぞれは、本明細書でさらに説明されるように（例えば、図４に関連して）、異なる垂直スタックに配置されることができる。センスライン２０１の水平部分２０４は、垂直スタックの頂部でセンスライン２０１の垂直部分２０２を接続することができる。いくつかの実施形態では、垂直スタックの頂部でセンスライン２０１の水平部分２０４に接続されているセンスライン２０１の垂直部分２０２は、垂直スタックの底部でセンスライン２０１の水平部分（例えば、図１のセンスライン１０２の水平部分１０４－２）に接続されなくてもよい。
【0026】
センスライン２０１の垂直部分２０２を接続する水平部分２０４は、クロスタイル差を低減させ、メモリアレイ内の電流の流れを改善することによって、メモリアレイに利益をもたらすことができる。いくつかの実施形態では、これらの利益は、センスライン２０１の水平部分２０４を介して電流が流れ得ることから実現され得る。例えば、電源がセンスライン２０２－１の垂直部分２０２－４よりもセンスライン２０１－１の垂直部分２０２－１に近い場合、電源が電流を発生することができると、この電流がセンスライン２０１－１に印加される。いくつかの実施形態では、電流は、センスライン２０１－１の垂直部分２０２－１の底部からセンスライン２０１－１の垂直部分２０２－１の頂部に流れてもよい。電流は、センスライン２０１－１の水平部分２０４－１を横切って流れることにより、センスライン２０１－１の垂直部分２０２－１の頂部からセンスライン２０１－１の垂直部分２０２－４の頂部に流れることができる。次に、その電流は、センスライン２０１－１の垂直部分２０２－４に結合されたメモリセル２０８に流れ得る。
【0027】
センスライン２０１の水平部分２０４は、電流が印加されるメモリデバイスに利益をもたらす可能性がある。例えば、図１に関連してセンスライン１０１について前述されたものと類似した方法では、電流がセンスライン２０１の水平部分２０４を介して流れることを可能にすることで、クロスタイル差が低減し（例えば、防止され）、電流の流れが改善されることができる。
【0028】
図３は、本開示のいくつかの実施形態に従って形成された、センスラインを有する例示的な３Ｄメモリアレイ３１２の３Ｄ図を示す。例えば、図３に示されるように、アレイ３１２は、センスライン３０１－１及び３０１－２（個々にまたは集合的にセンスライン３０１と呼ばれる）、センスライン３０１の垂直部分３０２－１、３０２－２、３０２－３、３０２－４、３０２－５、３０２－６、及び３０２－８（個々にまたは集合的に垂直部分３０２と呼ばれる）、センスライン３０１の水平部分３０４－１、３０４－２、３０４－３、及び３０４－４（個々にまたは集合的に水平部分３０４と呼ばれる）、アクセスライン３０６－１、３０６－２、３０６－３、３０６－４、３０６－５、３０６－６、３０６－７、３０６－８、３０６－９、３０６－１０、３０６－１１、及び３０６－１２（個々にまたは集合的にアクセスライン３０６と呼ばれる）、ならびにセンスライン３０１及びアクセスライン３０６の垂直部分に結合されたメモリセル３０８－１及び３０８－２（個々にまたは集合的にメモリセル３０８と呼ばれる）を含む。ただし、本開示の実施形態は、特定の数のセンスライン、アクセスライン、またはメモリセルに限定されない。
【0029】
センスライン３０１は、垂直部分３０２及び水平部分３０４を含み得る。センスライン３０１の垂直部分３０２のそれぞれは、垂直スタックに含まれ得る。センスライン３０１の水平部分３０４は、垂直スタックの頂部及び垂直スタックの底部で垂直部分３０２に接続することができる。いくつかの実施形態では、垂直スタックの底部でセンスライン３０１の水平部分３０４に接続されているセンスライン３０１の垂直部分３０２は、垂直スタックの頂部でセンスライン３０１の水平部分３０４に接続されなくてもよい。例えば、図３に示されるように、センスライン３０１－１の垂直部分３０２－２及び３０２－３が垂直スタックの底部に接続され得る場合、垂直部分３０２－２及び３０２－３は、垂直スタックの頂部にも接続されなくてもよい。いくつかの実施形態では、垂直スタックの頂部でセンスライン３０１の水平部分３０４に接続されているセンスライン３０１の垂直部分３０２は、垂直スタックの底部でセンスライン３０１の水平部分３０４に接続されなくてもよい。例えば、図３に示されるように、センスライン３０１－１の垂直部分３０２－１及び３０２－２が垂直スタックの頂部でセンスライン３０１－１の水平部分３０４－１に接続されている場合、センスライン３０１－１の垂直部分３０２－１及び３０２－２は、垂直スタックの底部でセンスライン３０１－１の水平部分３０４－２にも接続されなくてもよい。いくつかの実施形態では、センスライン３０１の垂直部分３０２は、いくつかの垂直スタックの頂部及び底部においてセンスライン３０１の水平部分３０４に接続され得る。例えば、図３に示されるように、センスライン３０１－１の垂直部分３０２－２は垂直スタックの頂部で垂直部分３０２－１に接続され得、センスライン３０１－１の垂直部分３０２－２は垂直スタックの底部で垂直部分３０２－３に接続され得る。
【0030】
センスライン３０１の垂直部分３０２を接続する水平部分３０４は、クロスタイル差を低減させ、メモリアレイ内の電流の流れを改善することによって、メモリアレイに利益をもたらすことができる。いくつかの実施形態では、これらの利益は、センスライン３０１の水平部分３０４を介して電流が流れ得ることから実現され得る。例えば、電源がセンスライン３０１－１の垂直部分３０２－４よりもセンスライン３０１－１の垂直部分３０２－１に近い場合、電源が電流を発生することができると、この電流がセンスライン３０１－１に印加される。いくつかの実施形態では、電流は、センスライン３０１－１の垂直部分３０２－１の底部からセンスライン３０１－１の垂直部分３０２－１の頂部に流れてもよい。電流は、センスライン３０１－１の水平部分３０４－１を横切って流れることにより、センスライン３０１－１の垂直部分３０２－１の頂部からセンスライン３０１－１の垂直部分３０２－２の頂部に流れることができる。その電流は、センスライン３０１－１の垂直部分３０２－２の頂部からセンスライン３０１－１の垂直部分３０２－２の底部に流れてもよい。次いで、電流は、センスライン３０１－１の垂直部分３０２－２の底部から、センスライン３０１－１の水平部分３０４－２を介してセンスライン３０１－１の垂直部分３０２－３の底部に流れることができる。電流は、その意図されたメモリセルに到達するまで、このパターンで流れ続けることができる。上述のようにメモリアレイを介して流れることにより、メモリセルを介して流れている間に失われる電流の量は、電流が上述のようにメモリアレイを介して流れなかった場合と比較して減少し得る。
【0031】
図４は、本開示のいくつかの実施形態による、３Ｄメモリアレイの例示的な垂直スタック４１４の側断面図を示す。図４に示されるように、垂直スタック４１４は、センスライン（例えば、図１のセンスライン１０１）の垂直部分４０２と、電極４１６－１、４１６－２、４１６－３、４１６－４、４１６－５、４１６－６、４１６－７、４１６－８、４１６－９、４１８－１０、４１６－１１、及び４１６－１２（個々にまたは集合的に電極４１６と呼ばれる）ならびにストレージ素子材料４１８－１、４１８－２、４１８－３、４１８－４、４１８－５、及び４１８－６（個々にまたは集合的にストレージ素子材料４１８と呼ばれる）を有するメモリセル４０８－１、４０８－３、４０８－４、４０８－５、４０８－６、及び４０８－７（個々にまたは集合的にメモリセル４０８と呼ばれる）と、アクセスライン４０６－１、４０６－２、４０６－７、４０６－８、４０６－１３、及び４０６－１４（個々にまたは集合的にアクセスライン４０６と呼ばれる）とを含むことができる。
【0032】
図４に示されるように、複数のメモリセル４０８をセンスライン４０２の垂直部分に結合することができる。各メモリセル４０８は、ストレージ素子材料４１８と、ストレージ素子材料の対向する側部上にある２つの電極４１６とを含むことができる。いくつかの実施形態では、メモリセル４０８は、センスライン４０２の対向する側部に結合され得る。例えば、メモリセル４０８－１及び４０８－５はセンスライン４０２の対向する側部に結合され得、メモリセル４０８－３及び４０８－６はセンスライン４０２の対向する側部に結合され得、メモリセル４０８－４及び４０８－７はセンスライン４０２の対向する側部に結合され得る。いくつかの実施形態では、各電極４１６は１０ナノメートル（ｎｍ）の幅を有することができ、各ストレージ素子材料４１８は２５ｎｍか２６ｎｍかいずれかの幅を有することができる。
【0033】
図４に示されるように、メモリセル４０８のそれぞれは、異なるそれぞれのアクセスライン４０６に結合され得る。例えば、メモリセル４０８－１はアクセスライン４０６－１に結合され得、メモリセル４０８－５はアクセスライン４０６－２に結合され得るなど。メモリセル４０８に結合される各アクセスライン４０６はセンスライン４０２に対して垂直であってもよい。いくつかの実施形態では、各アクセスライン４０６は、５０ｎｍの高さ及び２０ｎｍの幅を有し得る。
【0034】
上述のように、センスライン（例えば、図１のセンスライン１０１）の水平部分（例えば、図１の水平部分１０４）は、センスラインの垂直部分４０２を含む垂直スタック４１４の頂部及び／または底部で、センスラインの垂直部分４０２を接続することができる。例えば、いくつかの実施形態では、センスラインの水平部分は、垂直スタック４１４の頂部でセンスラインの垂直部分４０２を接続し得るが、底部では接続し得ない。いくつかの実施形態では、水平センスラインは、垂直スタック４１４の底部でセンスラインの垂直部分４０２を接続し得るが、頂部では接続し得ない。いくつかの実施形態では、水平センスラインは、垂直スタック４１４の頂部と底部との両方でセンスラインの垂直部分４０２を接続し得る。いくつかの実施形態では、センスラインの水平部分は、センスラインの垂直部分４０２を、垂直スタック４１４の頂部でセンスラインの別の垂直部分に接続することができ、水平部分は、センスラインの垂直部分４０２を、垂直スタックの底部でセンスラインのさらに別の垂直部分に接続することができる。すなわち、センスラインの水平部分は、センスラインの単一の垂直部分４０２をセンスラインの２つの別個の垂直部分に結合することができ、センスラインの垂直部分４０２は、垂直スタック４１４の頂部でセンスラインのその他の垂直部分のうちの１つに接続され得、垂直スタック４１４の底部でセンスラインのもう１つの垂直部分に接続され得る。
【0035】
図５は、本開示のいくつかの実施形態による、３Ｄメモリアレイの例示的な垂直スタック５１４のトップダウン図を示す。図５に示されるように、垂直スタック５１４－１、５１４－２、及び５１４－３（個々にまたは集合的に垂直スタック５１４と呼ばれる）は、センスラインの垂直部分５０２－１、５０２－２、及び５０２－３（個々にまたは集合的に垂直部分５０２と呼ばれる）と、電極５１６－１、５１６－２、５１６－７、５１６－８、５１６－１３、５１６－１４、５１６－１５、５１６－１６、５１６－１７、５１８－１８、５１６－１９、及び５１６－２０（個々にまたは集合的に電極５１６と呼ばれる）ならびにストレージ素子材料５１８－１、５１８－４、５１８－７、５１８－８、５１８－９、及び５１８－１０（個々にまたは集合的にストレージ素子材料５１８と呼ばれる）を有するメモリセル５０８－１、５０８－２、５０８－５、５０８－８、５０８－１０、及び５０８－１１（個々にまたは集合的にメモリセル５０８と呼ばれる）と、アクセスライン５０６－１及び５０６－２（個々にまたは集合的にアクセスライン５０６と呼ばれる）とを含むことができる。
【0036】
図５に示されるように、複数の垂直スタック５１４のそれぞれは、センスラインの垂直部分５０２、センスラインの垂直部分５０２に結合された複数のメモリセル５０８、及びメモリセル５０８に結合された複数のアクセスライン５０６を含み得る。いくつかの実施形態では、センスラインの垂直部分５０２は、５０ｎｍの幅を有し得る。各メモリセル５０８は、複数の電極５１６に結合されたストレージ素子材料５１８を含み得る。図５に示されるように、複数の垂直スタック５１４のそれぞれは、互いに隣接して形成されることができる。
【0037】
図５は、複数の垂直スタック５１４の特定の部分を示す。前の図４に示されるように、複数の垂直スタック５１４のそれぞれは、センスラインの垂直部分５０２の異なる部分でメモリセル５０８及びアクセスライン５０６に結合され得る。図５に示されるように、センスラインの複数の垂直部分５０２のそれぞれの同じ部分に結合されたメモリセル５０８は、同じアクセスライン５０６に結合され得る。
【0038】
図６Ａ～６Ｊは、本開示のいくつかの実施形態による、３Ｄメモリアレイを形成することに関連する処理ステップの断面図を示す。図６Ａ～６Ｊに示されるプロセスは、３Ｄメモリアレイ形成プロセスの処理アクティビティに対応する特定の時点で示されている。特定の３Ｄメモリアレイ形成シーケンスに含まれる他の処理アクティビティは、説明を簡単にするために省略されている場合がある。
【0039】
図６Ａは、時点６２０における誘電体材料６２２及びストレージ素子材料６２４の形成（例えば、堆積）を示す。いくつかの実施形態では、ストレージ素子材料６２４はカルコゲナイド材料であってもよく、誘電体材料は酸化アルミニウム（ＡｌＯｘ）などであるがこれに限定されない酸化物材料であることができる。誘電体材料６２２及びストレージ素子材料６２４は、基板材料上に形成された半導体材料上に形成されてもよく、またはセンスライン材料（図６Ａには図示せず）上に形成されてもよい。誘電体材料６２２及びストレージ素子材料６２４は、図６Ａに示されるように互いの上に交互に形成されてもよい。いくつかの実施形態では、誘電体材料６２２及びストレージ素子材料６２４が互いの上に何度も形成され得ることで、最大６４層の誘電体材料６２２及びストレージ素子材料６２４のスタックが形成されることができる。いくつかの実施形態では、センスラインの水平部分を基板材料に形成することができ、誘電体材料６２２及びストレージ素子材料６２４をセンスライン材料の水平部分の上に形成することができる。
【0040】
図６Ｂ～６Ｅは、時点６２１におけるセンスラインの垂直部分の形成を示す。図６Ｂでは、誘電体材料６２２及びストレージ素子材料６２４に開口部６２５を形成することができる。いくつかの実施形態では、開口部は、非選択的なエッチングを使用して形成されることができる。いくつかの実施形態では、開口部６２５に類似した複数の開口部が形成され得る。
【0041】
図６Ｃでは、開口部６２５に隣接するストレージ素子材料６２４は、選択的なエッチングを使用して除去されることができる。
【0042】
図６Ｄでは、電極材料６２６－１、６２６－２、６２６－３、及び６２６－４（個々にまたは集合的に電極材料６２６と呼ばれる）は、開口部６２５に隣接するストレージ素子材料６２４の部分が除去された領域に形成され得てから、電極材料６２６の一部は除去されることができる。
【0043】
図６Ｅでは、開口部６２５にセンスライン材料６２８を形成することができる。例えば、センスライン材料６２８は、開口部６２５の電極材料６２６に隣接して形成され得る。いくつかの実施形態では、センスライン材料６２８は、原子層堆積（ＡＬＤ）を使用して形成されることができる。いくつかの実施形態では、アクセスライン材料（例えば、図６Ｈのアクセスライン材料６３０）は、センスライン材料６２８の代わりに開口部６２５に堆積し得る。
【0044】
図６Ｆ～６Ｉは、時点６３０におけるアクセスラインの形成を示す。図６Ｆでは、誘電体材料６２２及びストレージ素子材料６２４に開口部６２７を形成することができる。いくつかの実施形態では、開口部６２７は、非選択的なエッチングを使用して形成されることができる。開口部６２７は、開口部６２５に隣接して形成され得る。いくつかの実施形態では、開口部６２７に類似した複数の開口部が形成され得る。さらに、図６Ｆに示されるように、開口部６２７に隣接するストレージ素子材料６２４の部分は、選択的なエッチングを使用してさらに除去されることができる。いくつかの実施形態では、開口部６２７に隣接するストレージ素子材料６２４は、開口部６２５に隣接するものよりも多く除去される。
【0045】
図６Ｇでは、電極材料６２６－５、６２６－６、６２６－７、及び６２６－８（個々にまたは集合的に電極材料６２６と呼ばれる）は、ストレージ素子材料６２４の部分が除去された領域に形成され得る。電極材料６２６の一部は、図６Ｇに示されるように、開口部６２７に隣接する領域から除去されることができる。
【0046】
図６Ｈでは、アクセスライン材料６３０は、電極材料６２６に隣接する開口部６２７に形成され得る（例えば、堆積し得る）。例えば、アクセスライン材料６３０は、図６Ｈに示されるように、電極材料６２６が除去された空間に充填されることができる。
【0047】
図６Ｉでは、アクセスライン材料６３０は、開口部６２７から除去され得、電極材料６２６が除去された空間に残り得る。開口部６２７からアクセスライン材料６３０を除去した後、誘電体材料６３２は、図６Ｉに示されるように、開口部６２７に形成されることができる。いくつかの実施形態では、誘電体材料６２２及び誘電体材料６３２は異なる材料であってもよい。いくつかの実施形態では、誘電体材料６２２及び誘電体材料６３２は同じ材料であってもよい。
【0048】
図６Ｊは、時点６３４におけるセンスラインの水平部分６２９の形成を示す。図６Ｊでは、センスラインの水平部分６２９は、センスラインの垂直部分６２８、及び誘電体材料６３２の上に形成され得る。いくつかの実施形態では、センスラインの垂直部分６２８及びセンスラインの水平部分６２９は同じ材料であってもよい。いくつかの実施形態では、センスラインの垂直部分６２８及び水平部分６２９は異なる材料であってもよい。センスラインの水平部分６２９は、垂直スタック（例えば、図４の垂直スタック４１４）の頂部にセンスラインの垂直部分６２８を接続することができる。いくつかの実施形態では、アクセスライン材料及びセンスライン材料は同じ材料であってもよい。いくつかの実施形態では、アクセスラインの水平部分は、垂直スタックの頂部に、センスライン材料の代わりに開口部に形成された、アクセスラインの垂直部分を接続することができる。
【0049】
図７は、本開示のいくつかの実施形態に従って形成された、少なくとも１つのメモリアレイ７７０を含むコンピューティングシステム７５６の機能ブロック図である。図７に関連して使用された番号付けの規則は、図１～６に適用する以前に導入された番号付けの規則及び順序に従っていない。
【0050】
図７に示される実施形態では、メモリシステム７６２は、メモリインタフェース７６４、いくつかのメモリデバイス７６８－１、．．．、７６８－Ｎ、ならびにメモリインタフェース７６４及びメモリデバイス７６８－１、．．．、７６８－Ｎに選択可能に結合されたコントローラ７６６を含む。メモリインタフェース７６４は、メモリシステム７６２と、ホスト７５８などの別のデバイスとの間で情報を通信するために使用され得る。ホスト７５８はプロセッサ（図示せず）を含むことができる。本明細書に使用される「プロセッサ」は、いくつかのプロセッサ、例えば、並列処理システム、いくつかのコプロセッサなどであってもよい。ホストの例は、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録デバイス及び再生デバイス、携帯電話、ＰＤＡ、メモリカードリーダ、インタフェースハブなどを含んでもよく、またはそれらの内に実装されてもよい。そのようなホスト７５８は、半導体デバイス及び／またはＳＳＤで実行される製造操作に関連付けられることができる。
【0051】
多くの実施形態では、ホスト７５８は、ホストインタフェース７６０に関連付けられてもよい（例えば、それを含んでもよく、またはそれに結合されてもよい）。ホストインタフェース７６０は、スケーリングされた（例えば、数値で及び／または構造で規定された勾配での）プリファレンスの入力を可能にすることで、例えば、メモリデバイスの最終構造または中間構造（例えば、７６８で示されるような）の、及び／またはその上に形成されたメモリセルのアレイ（例えば、７７０に示されるような）の臨界寸法（ＣＤ）が規定されることができると、処理装置（図示せず）によって実装されることができる。アレイは、本明細書に記載の実施形態に従って形成された半導体構造体、アクセスライン、及び誘電体材料を有するアクセスデバイスを含む。スケーリングされたプリファレンスは、ホスト７５８によって格納されたいくつかのプリファレンスの入力、別のストレージシステム（図示せず）からのプリファレンスの入力、及び／またはユーザ（例えば、人間のオペレータ）によるプリファレンスの入力を介してホストインタフェース７６０に提供され得る。
【0052】
メモリインタフェース７６４は、規格化された物理インタフェースの形態であってよい。例えば、コンピューティングシステム７５６での情報（データなど）のストレージのためにメモリシステム７６２が使用されるとき、メモリインタフェース７６４は、他の物理コネクタ及び／またはインタフェースの中でも、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）インタフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェース、またはユニバーサルシリアルバス（ＵＳＢ）インタフェースであってもよい。ただし、一般に、メモリインタフェース７６４は、制御、アドレス、情報、スケーリングされたプリファレンス、及び／または他の信号をメモリシステム７６２のコントローラ７６６とホスト７５８との間で（例えば、ホストインタフェース７６０を介して）渡すためのインタフェースを提供し得る。
【0053】
コントローラ７６６は、例えば、ファームウェア及び／または制御回路（例えば、ハードウェア）を含むことができる。コントローラ７６６は、メモリデバイス７６８－１、．．．、７６８－Ｎのうちの１つ以上と同じ物理デバイス（ダイなど）に操作可能に結合される、及び／または含まれることができる。例えば、コントローラ７６６は、メモリインタフェース７６４及びメモリデバイス７６８－１、．．．、７６８－Ｎを含む回路（例えば、プリント回路基板）に操作可能に結合されたハードウェアとしてのＡＳＩＣであってもよく、またはそれを含んでもよい。あるいは、コントローラ７６６は、メモリデバイス７６８－１、．．．、７６８－Ｎのうちの１つ以上を含む物理デバイス（ダイなど）に通信可能に結合される別個の物理デバイスに含まれてもよい。
【0054】
コントローラ７６６は、メモリデバイス７６８－１、．．．、７６８－Ｎと通信して、メモリセルの管理のための機能及び／または操作の中でも、情報の検知（読み出しなど）、プログラム（書き込みなど）、及び／または消去を行う操作を指示することができる。コントローラ７６６は、いくつかの集積回路及び／または個別部品を含み得る回路を有し得る。いくつかの実施形態では、コントローラ７６６内の回路は、メモリデバイス７６８－１、．．．、７６８－Ｎにわたるアクセスを制御するための制御回路、及び／またはホスト７５８とメモリシステム７６２との間に変換層を提供するための回路を含み得る。
【0055】
メモリデバイス７６８－１、．．．、７６８－Ｎは、例えば、いくつかのメモリアレイ７７０（例えば、揮発性及び／または不揮発性メモリセルのアレイ）を含んでもよい。例えば、メモリデバイス７６８－１、．．．、７６８－Ｎは、本明細書に開示されている実施形態に従って形成された、メモリセルのアレイを含み得る。理解されるように、メモリデバイス７６８－１、．．．、７６８－Ｎのメモリアレイ７７０内のメモリセルは、ＲＡＭアーキテクチャ（例えば、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭなど）、フラッシュアーキテクチャ（例えば、ＮＡＮＤ、ＮＯＲなど）、三次元（３Ｄ）ＲＡＭ及び／またはフラッシュメモリセルアーキテクチャ、またはピラー及び隣接するトレンチを含むその他のメモリアレイアーキテクチャでのものであってもよい。
【0056】
メモリデバイス７６８は、同じダイ上に形成されることができる。メモリデバイス（例えば、メモリデバイス７６８－１）は、ダイ上に形成されたメモリセルの１つまたは複数のアレイ７７０を含むことができる。メモリデバイスは、ダイ上に形成された１つ以上のアレイ７７０またはその一部に関連付けられたセンス回路７７２及び制御回路７７４を含むことができる。センス回路７７２は、アレイ７７０のロウ内の特定のメモリセルに格納されている特定のデータ値（例えば、０または１）を決定する（検知する）ために利用され得る。制御回路７７４を利用して、ホスト７５８及び／またはホストインタフェース７６０からのコマンドに応答して、データ値の格納、消去などを指示することに加えて、特定のデータ値を検知するようにセンス回路７７２に指示することができる。コマンドは、メモリインタフェース７６４を介して制御回路７７４に直接送信され得る、またはコントローラ７６６を介して制御回路７７４に送信され得る。
【0057】
図７に示される実施形態は、本開示の実施形態を不明瞭にしないために、例示されない追加の回路を含んでもよい。例えば、メモリデバイス７６８は、Ｉ／Ｏ回路を通じてＩ／Ｏコネクタを介して提供されるアドレス信号をラッチするアドレス回路を含んでもよい。アドレス信号は、メモリアレイ７７０にアクセスするよう、ロウデコーダ及びカラムデコーダによって受信され、デコードされてもよい。アドレス入力コネクタの数がメモリデバイス７６８及び／またはメモリアレイ７７０の密度及び／またはアーキテクチャに依存する場合があることが理解されよう。
【0058】
本開示の上記の詳細な説明では、添付図面への参照が行われ、添付図面は、本開示の一部を形成し、本開示の１つ以上の実施形態を実施し得る方法の例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるように十分詳細に説明されており、本開示の範囲から逸脱することなく、他の実施形態が利用されてもよいこと、ならびにプロセスの変更、電気的変更及び／または構造的変更がなされてもよいことが理解されよう。
【0059】
本明細書において使用される用語は、特定の実施形態を説明するためのものであり、制限することを意図しないことを理解されたい。本明細書で使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が別段に明確に指示しない限り、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」、「少なくとも１つの（ａｔ ｌｅａｓｔ ｏｎｅ）」、及び「１つ以上の（ｏｎｅ ｏｒ ｍｏｒｅ）」（例えば、いくつかのメモリアレイは１つ以上のメモリアレイを指すことができる）と同様に、単数及び複数の指示対象を含むが、「複数の（ｐｌｕｒａｌｉｔｙ ｏｆ）」はそれらのようなもののうちの１つより多いものを指すことを意図するものである。さらに、単語「ことができる（ｃａｎ）」及び「し得る（ｍａｙ）」は、本出願の全体を通して、必須の意味（すなわち、しなければならない）ではなく、許容的な意味（すなわち、する可能性がある、することが可能である）で用いられる。「含む」という用語及びその派生語は、「含むがこれに限定されない」ことを意味する。「結合された（ｃｏｕｐｌｅｄ）」及び「結合する（ｃｏｕｐｌｉｎｇ）」という用語は、直接的または間接的に物理的に接続されていることを意味し、別段の定めがない限り、文脈に応じて、命令（例えば、制御信号、アドレス信号など）及びデータへのアクセス用の、及び／またはそれらの移動（伝送）用の無線接続を含むことができる。
【0060】
半導体構造の形成に関連する材料及び／または部品の中でも、半導体材料、下地材料、構造材料、誘電体材料、コンデンサ材料、基板材料、ケイ酸塩系材料、酸化物系材料、窒化物系材料、緩衝材料、エッチング用化学物質、エッチングプロセス、溶媒、メモリデバイス、メモリセル、開口部の様々な組み合わせ及び構成を含む、例示的な実施形態が本明細書に示され、説明されてきたが、本開示の実施形態は、本明細書に明示的に列挙されたそれらの組み合わせに限定されない。本明細書に開示されているもの以外の半導体構造の形成に関連する、半導体材料、下地材料、構造材料、誘電体材料、コンデンサ材料、基板材料、ケイ酸塩系材料、酸化物系材料、窒化物系材料、緩衝材料、エッチング用化学物質、エッチングプロセス、溶媒、メモリデバイス、メモリセル、開口部の側壁部及び／またはトレンチの他の組み合わせ及び構成は、本開示の範囲内に明示的に含まれる。
【0061】
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを当業者は理解するであろう。この開示は、本開示の１つ以上の実施形態の適応形態または変形形態を含める意図がある。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に説明されていない他の実施形態は、上記の説明を検討することで、当業者には明らかとなるであろう。本開示の１つまたは複数の実施形態の範囲は、上記の構造及びプロセスが使用される他の用途を含む。したがって、本開示の１つまたは複数の実施形態の範囲は、添付の特許請求の範囲の権利が与えられる均等物の全範囲とともに、添付の特許請求の範囲を参照して判断されるべきである。
【0062】
前述の「発明を実施するための形態」では、本開示を簡素化する目的のために、単一の実施形態にいくつかの特徴を一緒にまとめている。本開示のこの手法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用する必要があるという意図を反映したものとして、解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。したがって、以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立っている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図6J】
【図7】
【手続補正書】
【提出日】2022-11-18
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリアレイを含む装置であって、前記３Ｄメモリアレイは、
センスライン、及び
複数の垂直スタック、
を含み、
前記垂直スタックの各垂直スタックは、
前記センスラインの異なるそれぞれの部分、
前記センスラインのその部分に結合された第一メモリセル、
前記センスのその部分に結合された第二メモリセル、
前記第一メモリセルに結合された第一アクセスラインであって、前記第一アクセスラインは前記センスラインに垂直である、前記第一アクセスライン、及び
前記第二メモリセルに結合された前記第一メモリセルに結合された第二アクセスラインであって、前記第一メモリセルに結合された前記第二アクセスラインは前記センスラインのその部分に垂直である、前記第二アクセスライン、
を含む、前記装置。
【請求項2】
前記第一メモリセル及び前記第二メモリセルは、ストレージ素子材料及び複数の電極を各含み、前記ストレージ素子材料はカルコゲナイド材料である、請求項１に記載の装置。
【請求項3】
前記垂直スタックの各垂直スタックは、前記センスラインのその部分に結合された第三メモリセルと、
前記センスラインのその部分に結合された第四メモリセルと、
前記第三メモリセルに結合された第三アクセスラインであって、前記第三アクセスラインは前記センスラインのその部分に垂直である、前記第三アクセスラインと、
前記第四メモリセルに結合された第四アクセスラインであって、前記第四アクセスラインは前記センスラインのその部分に垂直である、前記第四アクセスラインと、
を含む、請求項１～２のいずれか１項に記載の装置。
【請求項4】
前記センスラインの前記異なるそれぞれの部分は、前記垂直スタックの頂部に前記センスラインの水平部分によって接続される、請求項１～２のいずれか１項に記載の装置。
【請求項5】
前記センスラインの前記異なるそれぞれの部分は、前記垂直スタックの底部に前記センスラインの水平部分によって接続される、請求項１～２のいずれか１項に記載の装置。
【請求項6】
前記センスラインの水平部分は、前記３Ｄメモリアレイの基板材料の前記垂直スタックの底部に形成される、請求項１～２のいずれか１項に記載の装置。
【請求項7】
前記垂直スタックの頂部にある前記センスラインの水平部分は、前記垂直スタックの前記底部にある前記センスラインの前記水平部分とアライメントされる、請求項６に記載の装置。
【請求項8】
前記垂直スタックの前記底部または前記頂部で前記センスラインの前記水平部分をアクティブ化することは、各垂直スタックの前記センスラインの前記異なるそれぞれの部分をアクティブ化する、請求項７に記載の装置。
【請求項9】
前記垂直スタックの前記頂部で前記センスラインの前記水平部分に接続される前記センスラインの部分は、前記垂直スタックの前記底部で前記センスラインの前記水平部分に接続されず、前記垂直スタックの前記底部で前記センスラインの前記水平部分に接続される前記センスラインの部分は、前記垂直スタックの前記頂部で前記センスラインの前記水平部分に接続されない、請求項７に記載の装置。
【請求項10】
いくつかの垂直スタックの前記センスラインの前記異なるそれぞれの部分は、それらの垂直スタックの前記頂部及び前記底部で前記センスラインの前記水平部分に接続される、請求項７に記載の装置。
【請求項11】
半導体材料の上に第一誘電体材料及びストレージ素子材料を形成することと、前記第一誘電体材料及び前記ストレージ素子材料に第一の複数の開口部を形成することと、
前記第一の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記ストレージ素子材料の前記部分が除去された領域に第一電極材料を形成することと、
前記第一電極材料に隣接する前記第一の複数の開口部にセンスライン材料を形成することと、
前記第一誘電体材料及び前記ストレージ素子材料に第二の複数の開口部を形成することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の部分を除去することと、
前記第二の複数の開口部に隣接する前記ストレージ素子材料の前記部分が除去された領域に第二電極材料を形成することと、
前記第二電極材料に隣接する前記第二の複数の開口部にアクセスライン材料を形成することと、
前記第二の複数の開口部から前記アクセスライン材料の一部を除去することと、
前記アクセスライン材料の前記一部が除去された領域に第二誘電体材料を形成することと、
前記第一の複数の開口部に形成された前記センスライン材料を接続するために、前記センスライン材料の上に水平センスライン材料を形成することと、
を含む、方法。
【請求項12】
前記第一の複数の開口部に隣接するストレージ素子材料よりも、前記第二の複数の開口部に隣接するストレージ素子材料をより多く除去することをさらに含む、請求項１１に記載の方法。
【請求項13】
前記第一電極材料及び前記第二電極材料の一部を除去することをさらに含む、請求項１１～１２のいずれか１項に記載の方法。
【請求項14】
前記第二の複数の開口部に前記第二誘電体材料を形成することをさらに含む、請求項１１～１２のいずれか１項に記載の方法。
【請求項15】
前記第一の複数の開口部に前記アクセスライン材料を形成すること、及び前記第二の複数の開口部に前記センスライン材料を形成することと、前記第一の複数の開口部に形成された前記アクセスライン材料を接続するために、前記アクセスライン材料の上に水平アクセスライン材料を形成することと、
をさらに含む、請求項１１～１２のいずれか１項に記載の方法。
【国際調査報告】