特表 2023-525474 共振回路およびフィルタデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-06-16

(54)【発明の名称】共振回路およびフィルタデバイス

(51)【国際特許分類】

   H03H 5/02 20060101AFI20230609BHJP

【ＦＩ】

H03H5/02

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022563163

(86)(22)【出願日】2021-03-09

(85)【翻訳文提出日】2022-10-18

(86)【国際出願番号】 CN2021079814

(87)【国際公開番号】W WO2021213040

(87)【国際公開日】2021-10-28

(31)【優先権主張番号】202010315283.4

(32)【優先日】2020-04-21

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】518385648

【氏名又は名称】安徽安努奇科技有限公司

【氏名又は名称原語表記】ＡＮＨＵＩ ＡＮＵＫＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】２８００ Ｃｈｕａｎｇｘｉｎ Ａｖｅ， Ｒｍ ６０２ Ｆｌｒ ６ Ｂｌｏｃｋ Ｃ Ｂｌｄｇ Ｊ１， Ｈｅｆｅｉ Ｉｎｎｏｖａｔｉｏｎ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ Ｐｈａｓｅ ＩＩ， Ｈｉｇｈ－Ｔｅｃｈ Ｉｎｄｕｓｔｒｉａｌ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ， Ｈｅｆｅｉ， Ａｎｈｕｉ ２３００８８， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100130111

【弁理士】

【氏名又は名称】新保 斉

(72)【発明者】

【氏名】程 偉

(72)【発明者】

【氏名】戴 立傑

(72)【発明者】

【氏名】左 成傑

(72)【発明者】

【氏名】何 軍

【テーマコード（参考）】

5J024

【Ｆターム（参考）】

5J024AA10

5J024CA03

5J024EA06

5J024KA02

(57)【要約】

電子デバイスの技術分野に属し、共振回路およびフィルタデバイスを提供する。共振回路（１００）は、接続ポートと共振ユニット（１３０）とを備え、該接続ポートは、第１ポート（１１１）と第２ポート（１１３）とを含み、該共振ユニット（１３０）は、少なくとも１つのインダクタ素子（１３１）と少なくとも１つのコンデンサ素子（１３３）とを備え、インダクタ素子（１３１）とコンデンサ素子（１３３）とを接続するように構成される。第１ポート（１１１）および第２ポート（１１３）は、並列接続される少なくとも２つの分岐回路を形成するように、それぞれ共振ユニット（１３０）と接続され、該第１ポート（１１１）および該第２ポート（１１３）のうちの少なくとも１つは、各コンデンサのいずれにも接続されていないように構成される。従来の共振回路に存在する、コンデンサの大容量化が難しいことに起因した伝送零点付近の周波数に対する帯域外抑圧度を高めることができない問題を解決できる。
【選択図】図４

【特許請求の範囲】

【請求項1】

接続ポートと共振ユニットとを備え、
該接続ポートは、第１ポートと第２ポートとを含み、
該共振ユニットは、少なくとも１つのインダクタ素子と少なくとも１つのコンデンサ素子とを備え、インダクタ素子とコンデンサ素子とを接続するように構成され、
前記第１ポートおよび前記第２ポートは、並列接続される少なくとも２つの分岐回路を形成するように、それぞれ前記共振ユニットと接続され、該第１ポートおよび該第２ポートのうちの少なくとも１つは、各前記コンデンサ素子のいずれにも接続されていないように構成される
ことを特徴とする共振回路。

【請求項2】

前記第１ポートは、１つのインダクタ素子と１つのコンデンサ素子との間に接続され、
前記第２ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていない
請求項１に記載の共振回路。

【請求項3】

前記第１ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていなく、
前記第２ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていない
請求項１に記載の共振回路。

【請求項4】

各前記コンデンサ素子のいずれにも接続されていないポートは、２つのインダクタ素子の間に接続される
請求項１ないし３のいずれかに記載の共振回路。

【請求項5】

各前記コンデンサ素子のいずれにも接続されていないポートは、１つのインダクタ素子における隣接する２つの異なる部分が、並列接続される２つの分岐回路にそれぞれ属するように、隣接する２つの異なる当該部分の間に接続するように構成される
請求項１ないし３のいずれかに記載の共振回路。

【請求項6】

前記少なくとも１つのインダクタ素子と前記少なくとも１つのコンデンサ素子とは、首尾を順に接続して、閉じた環状回路を形成するように構成され、
前記第１ポートおよび前記第２ポートは、並列接続される２つの分岐回路を形成するように、前記環状回路の異なる位置とそれぞれ接続される
請求項１ないし３のいずれかに記載の共振回路。

【請求項7】

前記共振ユニットは、１つのインダクタ素子と１つのコンデンサ素子とを備え、
該インダクタ素子と該コンデンサ素子とは、首尾を接続して、閉じた環状回路を形成するように構成される
請求項６に記載の共振回路。

【請求項8】

前記インダクタ素子および前記コンデンサ素子の個数の合計は、３つ以上である
請求項６に記載の共振回路。

【請求項9】

共振ユニットは、２つ以上のインダクタ素子と２つ以上のコンデンサ素子とを備える
請求項８に記載の共振回路。

【請求項10】

前記インダクタ素子は、隣接する第１部分および第２部分を含み、
該第１部分および該第２部分が並列接続される２つの分岐回路にそれぞれ属するように、前記第１ポートは、前記インダクタ素子と前記コンデンサ素子との間に接続され、前記第２ポートは、前記第１部分と前記第２部分との間に接続されるように構成される
請求項７に記載の共振回路。

【請求項11】

前記インダクタ素子は、順に隣接する第１部分、第２部分および第３部分を含み、
該第１部分、前記コンデンサ素子および該第３部分は、直列接続され、且つ該第２部分と並列接続されるように、前記第１ポートは、前記第１部分と前記第２部分との間に接続され、前記第２ポートは、該第２部分と前記第３部分との間に接続されるように構成される
請求項７に記載の共振回路。

【請求項12】

前記第１ポートは、前記共振回路の入力ポートとされ、前記第２ポートは、前記共振回路の出力ポートとされる
請求項１ないし１１のいずれかに記載の共振回路。

【請求項13】

請求項１ないし１２のいずれかに記載の共振回路を複数備え、複数の共振回路は、それぞれ接続ポートを介して接続される
ことを特徴とするフィルタデバイス。

【請求項14】

異なる共振周波数を生じ、帯域通過フィルタを形成するように、各前記共振ユニットは、その構成がそれぞれ異なるように構成される
請求項１３に記載のフィルタデバイス。

【請求項15】

複数の前記共振回路は、直列接続され、または並列接続され、または直並列接続される
請求項１３に記載のフィルタデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、電子デバイスの技術領域に属し、具体的に、共振回路およびフィルタデバイスに関する。

【0002】

（関係出願の相互参照）
本出願は、２０２０年４月２１日に中国専利局に提出された、出願番号が２０２０１０３１５２８３．４であり、名称が「共振回路およびフィルタデバイス」である中国出願に基づいて優先権を主張し、その内容のすべては本出願に参照として取り込まれる。

【背景技術】

【0003】

フィルタデバイスの設計では、所定の帯域外抑圧度を得るため、通常、共振回路により伝送零点を生成するようにする。そのうち、コンデンサおよびインダクタからなる並列共振回路は、フィルタデバイスにおいて広く応用されている。
しかしながら、従来のコンデンサおよびインダクタからなる並列共振回路では、コンデンサの大容量化が難しいため、伝送零点付近の周波数に対する帯域外抑圧量を高めることができない問題が存在する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記内容に鑑みて、本出願は、従来の共振回路に存在する、コンデンサの大容量化が難しいことに起因した伝送零点付近の周波数に対する帯域外抑圧度を高めることができない問題を解決できる共振回路およびフィルタデバイスを提供する。

【課題を解決するための手段】

【0005】

本出願の実施例は、下記の技術案を採用する。
共振回路は、接続ポートと共振ユニットとを備え、該接続ポートは、第１ポートと第２ポートとを含み、該共振ユニットは、少なくとも１つのインダクタ素子と少なくとも１つのコンデンサ素子とを備え、インダクタ素子とコンデンサ素子とを接続するように構成され、前記第１ポートおよび前記第２ポートは、並列接続される少なくとも２つの分岐回路を形成するように、それぞれ前記共振ユニットと接続され、該第１ポートおよび該第２ポートのうちの少なくとも１つは、各前記コンデンサ素子のいずれにも接続されていないように構成される。

【0006】

任意で、上記の共振回路において、前記第１ポートは、１つのインダクタ素子と１つのコンデンサ素子との間に接続され、前記第２ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていない。

【0007】

任意で、上記の共振回路において、前記第１ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていなく、前記第２ポートは、少なくとも１つのインダクタ素子と接続され、且つ各前記コンデンサ素子のいずれにも接続されていない。

【0008】

任意で、上記の共振回路において、各前記コンデンサ素子のいずれにも接続されていないポートは、２つのインダクタ素子の間に接続される。

【0009】

任意で、上記の共振回路において、各前記コンデンサ素子のいずれにも接続されていないポートは、１つのインダクタ素子における隣接する２つの異なる部分が、並列接続される２つの分岐回路にそれぞれ属するように、隣接する２つの異なる当該部分の間に接続するように構成される。

【0010】

任意で、上記の共振回路において、前記少なくとも１つのインダクタ素子と前記少なくとも１つのコンデンサ素子とは、首尾を順に接続して、閉じた環状回路を形成するように構成される、前記第１ポートおよび前記第２ポートは、並列接続される２つの分岐回路を形成するように、前記環状回路の異なる位置とそれぞれ接続される。

【0011】

任意で、上記の共振回路において、前記共振ユニットは、１つのインダクタ素子と１つのコンデンサ素子とを備え、該インダクタ素子と該コンデンサ素子とは、首尾を接続して、閉じた環状回路を形成するように構成される。

【0012】

任意で、上記の共振回路において、前記インダクタ素子および前記コンデンサ素子の個数の合計は、３つ以上である。

【0013】

任意で、上記の共振回路において、共振ユニットは、２つ以上のインダクタ素子と２つ以上のコンデンサ素子とを備える。

【0014】

任意で、上記の共振回路において、前記インダクタ素子は、隣接する第１部分および第２部分を含み、該第１部分および該第２部分がそれぞれ並列接続される２つの分岐回路に属するように、前記第１ポートは、前記インダクタ素子と前記コンデンサ素子との間に接続され、前記第２ポートは、前記第１部分と前記第２部分との間に接続されるように構成される。

【0015】

任意で、上記の共振回路において、前記インダクタ素子は、順に隣接する第１部分、第２部分および第３部分を含み、該第１部分、前記コンデンサ素子および該第３部分は、直列接続され、且つ該第２部分と並列接続されるように、前記第１ポートは、前記第１部分と前記第２部分との間に接続され、前記第２ポートは、該第２部分と前記第３部分との間に接続されるように構成される。

【0016】

任意で、上記の共振回路において、前記第１ポートは、前記共振回路の入力ポートとされ、前記第２ポートは、前記共振回路の出力ポートとされる。

【発明の効果】

【0017】

上記の内容をもとに、本出願の実施例は、フィルタデバイスをさらに提供し、該フィルタデバイスは、上記の共振回路を複数備え、複数の共振回路は、それぞれ接続ポートを介して接続される。
任意で、上記のフィルタデバイスにおいて、異なる共振周波数を生じ、帯域通過フィルタを形成するように、各前記共振ユニットは、その構成がそれぞれ異なるように構成される。
任意で、上記のフィルタデバイスにおいて、複数の前記共振回路は、直列接続され、または並列接続され、または直並列接続される。

【図面の簡単な説明】

【0018】

【図1】従来の並列共振回路を示す図である。

【図2】従来のもう１種の並列共振回路を示す図である。

【図3】図１および図２に示す２種の並列共振回路の共振性能曲線を示す模式図である。

【図4】本出願の実施例による共振回路のポートの接続を示す模式図である。

【図5】本出願の実施例による共振回路のもう１種のポートの接続を示す模式図である。

【図6】本出願の実施例による共振ユニットの回路原理図である。

【図7】本出願の実施例による共振ユニットのもう１種の回路原理図である。

【図8】本出願の実施例による共振回路のポートの接続の回路原理図である。

【図9】図１および図８に示す２種の並列共振回路の共振性能曲線を示す模式図である。

【図10】本出願の実施例による共振回路のもう１種のポートの接続を示す回路原理図である。

【図11】図１および図１０に示す２種の並列共振回路の共振性能曲線を示す模式図である。

【図12】本出願の実施例によるフィルタデバイスの構成ブロック図である。

【発明を実施するための形態】

【0019】

本出願の実施例の目的、技術案および利点をより明瞭に説明するため、以下、本出願の実施例に用いられる図面を参照しながら、本出願の実施例における技術案を明瞭かつ完全に説明する。なお、説明する実施例が本出願の一部の実施例にすぎず、当然のことながらすべての実施例ではない。ここで図面を用いて示した本出願の実施例における部品は、様々な配置方法で配置、設計することが可能である。

【0020】

このため、以下の図面に示された本出願の実施例に対する詳細な説明は、本出願の選択された実施例を示すものにすぎず、保護しようとする本出願の範囲を限定するものではない。本出願の実施例をもとに、当業者が発明能力を用いることなく得たすべての他の実施例も、本出願の保護範囲に属する。

【0021】

図１は、従来の並列共振回路を示す。並列共振回路は、１つのコンデンサ（静電容量が２ｐＦである）と１つのインダクタ（インダクタンスが１．５ｎＨである）とを備え、コンデンサとインダクタとが並列接続される。生成される共振周波数は、約２．９ＧＨｚである。

【0022】

図２は、従来のもう１種の並列共振回路を示す。並列共振回路は、１つのコンデンサ（静電容量が１ｐＦである）と１つのインダクタ（インダクタンスが３ｎＨである）とを備え、コンデンサとインダクタとが並列接続される。生成される共振周波数は、約２．９ＧＨｚである。

【0023】

図３は、図１および図２に示す２種の並列共振回路の共振性能のシミュレーション結果を示す模式図である。図３から分かるように、２種の並列共振回路の共振周波数が同じであり、図１に示す並列共振回路を採用する場合、伝送零点付近の周波数に対する帯域外抑圧度をより高い（側波帯がより急峻である）が、容量が比較的に大きいコンデンサを必要とするため、適用環境によって制限される。図２に示す並列共振回路を採用する場合、静電容量の比較的に小さいコンデンサを使用することができるため、適用環境の制限が比較的弱くなるが、伝送零点付近の周波数に対する帯域外抑圧度が比較的に低い。

【0024】

上記の技術的問題を解決するため、本出願は、インダクタンスおよび静電容量を変える手段と異なる技術案を提供する。本技術案において、ポートの位置を調整することにより、同じ静電容量のコンデンサ（例えば図１のコンデンサの静電容量と同じ）を使用し、生成される共振周波数が同じである（例えば図１の共振周波数と同じ）ものに対して、伝送零点付近の周波数に対する帯域外抑圧度を高めることができ、または、静電容量の比較的に小さいコンデンサ（例えば図２の静電容量のコンデンサ）を使用し、生成される共振周波数が同じである（例えば図２の共振周波数と同じ）ものに対して、伝送零点付近の周波数に対する帯域外抑圧度を同程度にすることができる（例えば、図１の共振回路による伝送零点付近の周波数に対する帯域外抑圧度と同程度になる）。

【0025】

これに鑑みて、本出願の実施例は、共振回路１００を提供する。図４に示すように、共振回路１００は、接続ポート１１０と共振ユニット１３０とを備える。

【0026】

具体的に、接続ポート１１０は、第１ポート１１１と第２ポート１１３とを含む。共振ユニット１３０は、少なくとも１つのインダクタ素子１３１と少なくとも１つのコンデンサ素子１３３とを備え、インダクタ素子１３１とコンデンサ素子１３３とを接続するように構成される。

【0027】

また、第１ポート１１１および第２ポート１１３は、並列接続される少なくとも２つの分岐回路を形成するように、それぞれ共振ユニット１３０と接続され、第１ポート１１１および第２ポート１１３のうちの少なくとも１つは、各コンデンサ素子１３３のいずれにも接続されていないように構成される。

【0028】

少なくとも１つのポートがコンデンサ素子１３３のいずれにも接続されていないようにすることにより、従来技術の各ポートがいずれもコンデンサ素子１３３と接続される構成に比べて、同じ静電容量のコンデンサを使用し、生成される共振周波数が同じであるものに対して、伝送零点付近の周波数に対する帯域外抑圧度を高めることができ、または、静電容量の比較的に小さいコンデンサを使用し、生成される共振周波数が同じであるものに対して、伝送零点付近の周波数に対する帯域外抑圧度を同程度にすることができる。したがって、従来の共振回路に存在する、コンデンサの大容量化が難しいことに起因した伝送零点付近の周波数に対する帯域外抑圧度を高めることができない問題を解決できる。

【0029】

なお、接続ポート１１０は、その第１ポート１１１および第２ポート１１３の具体的な機能が限定されなく、実際の応用に応じて選択することができる。

【0030】

例えば、選択可能な例において、第１ポート１１１は共振回路１００の入力ポートとされ、第２ポート１１３は共振回路１００の出力ポートとされる。このようにして、第１ポート１１１を介して処理対象信号を入力し、そして共振ユニット１３０の処理を経て第２ポート１１３を介して該信号を出力することができる。

【0031】

例えば、他の選択可能な例において、第１ポート１１１は共振回路１００の出力ポートとされ、第２ポート１１３は共振回路１００の入力ポートとされる。このようにして、第２ポート１１３を介して処理対象信号を入力し、そして共振ユニット１３０の処理を経て第１ポート１１１を介して出力することができる。

【0032】

なお、接続ポート１１０は、その第１ポート１１１および第２ポート１１３のそれぞれと共振ユニット１３０との具体的な接続関係も限定されなく、実際の応用に応じて選択することができる。

【0033】

例えば、選択可能な例において、第１ポート１１１および第２ポート１１３のうちの一方は、少なくとも１つのインダクタ素子１３１と接続され、且つ各コンデンサ素子１３３のいずれにも接続されていなく、他方は、１つのインダクタ素子１３１と１つのコンデンサ素子１３３との間に接続される。

【0034】

具体的な例において、図４に示すように、第２ポート１１３は、１つのインダクタ素子１３１と１つのコンデンサ素子１３３との間に接続され、第１ポート１１１は、少なくとも１つのインダクタ素子１３１と接続され、且つ各コンデンサ素子１３３のいずれにも接続されていない。

【0035】

例えば、他の選択可能な例において、第１ポート１１１および第２ポート１１３はいずれも、少なくとも１つのインダクタ素子１３１と接続され、且つ各コンデンサ素子１３３のいずれにも接続されていない。

【0036】

具体的な例において、図５に示すように、第１ポート１１１は、少なくとも１つのインダクタ素子１３１と接続され、且つ各コンデンサ素子１３３のいずれにも接続されていない。第２ポート１１３も、少なくとも１つのインダクタ素子１３１と接続され、且つ各コンデンサ素子１３３のいずれにも接続されていない。

【0037】

なお、各コンデンサ素子１３３のいずれにも接続されていないポート（例えば、上記の第１ポート１１１および第２ポート１１３）は、少なくとも１つのインダクタ素子１３１と接続するべきである。また、このポートとインダクタ素子１３１との具体的な接続関係も限定されなく、実際の応用に応じて選択することができる。

【0038】

選択可能な例において、各コンデンサ素子１３３のいずれにも接続されていないポートは、２つのインダクタ素子１３１の間に接続される。

【0039】

つまり、上記の例において、共振ユニット１３０は、少なくとも２つのインダクタ素子１３１を備え、少なくとも２つのインダクタ素子１３１は、隣接して接続される２つのインダクタ素子１３１を含む。

【0040】

例えば、他の選択可能な例において、各コンデンサ素子１３３のいずれにも接続されていないポートは、１つのインダクタ素子１３１における隣接する２つの異なる部分が、並列接続される２つの分岐回路にそれぞれ属するように、隣接する２つの異なる当該部分の間に接続するように構成される。

【0041】

つまり、上記の例において、共振ユニット１３０は、少なくとも１つのインダクタ素子１３１を備え、少なくとも１つのインダクタ素子１３１のうちの１つのンダクタ素子１３１は、隣接する２つの異なる部分を含む。

【0042】

なお、共振ユニット１３０は、そのインダクタ素子１３１およびコンデンサ素子１３３の具体的な個数が限定されなく、実際の応用に応じて選択することができる。

【0043】

例えば、選択可能な例において、共振ユニット１３０は、１つのインダクタ素子１３１と、１つのコンデンサ素子１３３とを備える。この場合、インダクタ素子１３１とコンデンサ素子１３３とは、首尾を接続して、閉じた環状回路を形成するように構成される。

【0044】

また、他の選択可能な例において、共振ユニット１３０は、複数のインダクタ素子１３１と、１つのコンデンサ素子１３３とを備えてもよく、１つのインダクタ素子１３１と、複数のコンデンサ素子１３３とを備えてもよく、複数のインダクタ素子１３１と、複数のコンデンサ素子１３３とを備えてもよい。

【0045】

つまり、インダクタ素子１３１およびコンデンサ素子１３３の個数の合計は、３つ以上であってもよい。この場合、インダクタ素子１３１とコンデンサ素子１３３との３つ以上のものは、首尾を接続して、少なくとも１つの閉じた環状回路を形成するように構成される。

【0046】

これから分かるように、共振ユニット１３０は、少なくとも１つのインダクタ素子１３１と少なくとも１つのコンデンサ素子１３３とを備える場合、少なくとも１つのインダクタ素子１３１と少なくとも１つのコンデンサ素子１３３は、首尾を接続して、少なくとも１つの閉じた環状回路を形成するように構成される。

【0047】

つまり、インダクタ素子１３１およびコンデンサ素子１３３の個数および首尾の接続方式によっては、形成する環状回路の個数も異なる。

【0048】

例えば、選択可能な例において、図６に示すように、共振ユニット１３０は、第１インダクタＬ１と、第２インダクタＬ２と、第１コンデンサＣ１とを備える。第１インダクタＬ１と、第２インダクタＬ２と、第１コンデンサＣ１とは、首尾を順に接続して、閉じた環状回路を形成するように構成される。

【0049】

例えば、他の選択可能な例において、図７に示すように、共振ユニット１３０は、第１インダクタＬ１と、第２インダクタＬ２と、第１コンデンサＣ１とを備える。該第１インダクタＬ１と、該第２インダクタＬ２と、該第１コンデンサＣ１とにより、３つの環状回路が形成され、例えば、第１インダクタＬ１と第２インダクタＬ２からなる閉じた環状回路が形成され、第１インダクタＬ１と第１コンデンサＣ１からなる閉じた環状回路が形成され、第２インダクタＬ２と第１コンデンサＣ１からなる閉じた環状回路が形成される。

【0050】

また、少なくとも１つのインダクタ素子１３１と少なくとも１つのコンデンサ素子１３３とにより形成される環状回路の個数の要求に応じて、第１ポート１１１および第２ポート１１３の接続方式を設定することができる。これによって、並列接続される異なる個数の分岐回路を形成することができる。

【0051】

例えば、選択可能な例において、少なくとも１つのインダクタ素子１３１と少なくとも１つのコンデンサ素子１３３とは、首尾を順に接続して、閉じた環状回路を形成するように構成される。この場合、第１ポート１１１および第２ポート１１３は、それぞれ環状回路の異なる箇所と接続し、並列接続される２つの分岐回路を形成するように構成される。

【0052】

上記の例を参照すると、第１ポート１１１および第２ポート１１３のそれぞれの、環状回路との接続箇所は、選択可能になる。これによって、共振ユニット１３０は、１つのインダクタ素子１３１と１つのコンデンサ素子１３３とを備え、かつ該インダクタ素子１３１と該コンデンサ素子１３３とは、首尾を接続して、閉じた環状回路を形成するように構成される選択可能な例として、下記の２つが挙げられる。

【0053】

任意で、図８に示すように、第１ポート１１１および第２ポート１１３のうちの一方は、コンデンサ素子１３３と接続されていない。具体的に、インダクタ素子１３１は、隣接する第１部分１３１ａおよび第２部分１３１ｂを含む。

【0054】

この場合、第１部分１３１ａおよび第２部分１３１ｂがそれぞれ並列接続される２つの分岐回路に属するように、第２ポート１１３は、インダクタ素子１３１とコンデンサ素子１３３との間に接続され、第１ポート１１１は、第１部分１３１ａと第２部分１３１ｂとの間に接続される。

【0055】

つまり、第１部分１３１ａおよび第２部分１３１ｂのうちの一方は、コンデンサ素子１３３と直列接続されて１つの分岐回路を形成するようになり、他方はもう１つの分岐回路を形成するようになる。

【0056】

具体的な例において、第２ポート１１３は、第１部分１３１ａとコンデンサ素子１３３との間に接続され、第１ポート１１１は、第１部分１３１ａと第２部分１３１ｂとの間に接続される。

【0057】

図１に示す回路と同じの共振周波数を得るため、コンデンサ素子１３３の静電容量を１ｐＦ（図１に示す２ｐＦよりも小さい）にし、第１部分１３１ａのインダクタンスを２ｎＨにし、第２部分１３１ｂのインダクタンスを１ｎＨにする。シミュレーションを行って、図１に示す回路との比較により、図９に示す共振性能曲線図を得た。

【0058】

これから分かるように、図８に示す回路を採用すれば、コンデンサの静電容量を低下させるとともに、図１に示す回路とほぼ同じの共振性能を得ることができ、伝送零点付近の周波数に対する帯域外抑圧度を高めることができる。

【0059】

任意で、図１０に示すように、第１ポート１１１および第２ポート１１３は、いずれもコンデンサ素子１３３と接続されていない。具体的に、インダクタ素子１３１は、順に隣接する第１部分１３１ａ、第２部分１３１ｂおよび第３部分１３１ｃを含む。

【0060】

このように、第１ポート１１１は、第１部分１３１ａと第２部分１３１ｂとの間に接続され、第２ポート１１３は、該第２部分１３１ｂと第３部分１３１ｃとの間に接続される。この場合、該第１部分１３１ａ、コンデンサ素子１３３および該第３部分１３１ｃは、直列接続され、且つ該第２部分１３１ｂと並列接続されるようになる。

【0061】

つまり、第１部分１３１ａ、コンデンサ素子１３３および第３部分１３１ｃが直列接続して１つの分岐回路を形成し、第２部分１３１ｂがもう１つの分岐回路を形成するように構成される。

【0062】

また、図１に示す回路と同じの共振周波数を得るため、コンデンサ素子１３３の静電容量を１ｐＦ（図１に示す２ｐＦよりも小さい）にし、第１部分１３１ａのインダクタンスを０．５ｎＨにし、第２部分１３１ｂのインダクタンスを２ｎＨにし、第３部分１３１ｃのインダクタンスを０．５ｎＨにする。シミュレーションを行って、図１に示す回路との比較により、図１１に示す共振性能曲線図を得た。

【0063】

これから分かるように、図１０に示す回路を採用すれば、第コンデンサの静電容量を低下させるとともに、図１に示す回路とほぼ同じの共振性能を得ることができ、伝送零点付近の周波数に対する帯域外抑圧度を高めることができる。

【0064】

本出願の実施例は、フィルタデバイス１０をさらに提供する。図１２に示すように、フィルタデバイス１０は、複数の上記の共振回路１００を備える。

【0065】

具体的に、フィルタデバイス１０は、複数の共振回路１００がそれぞれの接続ポート１１０（上記の第１ポート１１１および第２ポート１１３）を介して接続されてなるものである。

【0066】

異なる共振周波数を生じて、帯域通過フィルタを形成するように、複数の共振回路１００に含まれる共振ユニット１３０は、具体的な構成が異なるように構成される。

【0067】

図１２に示すように、複数の前記共振回路１００は、直列接続されてもよい。必要に応じて、複数の共振回路１００は、並列接続されてもよく、直並列接続（直列接続と並列接続とを含む）されてもよい。

【0068】

なお、上記の例において、複数とは、２つ以上を意味する。
上記のように、本出願に係る共振回路１００およびフィルタデバイス１０は、コンデンサ素子１３３と接続されていないポートを少なくとも１つ設置することにより、共振回路１００の共振性能を調整する。このため、従来技術の各ポートがいずれもコンデンサ素子１３３と接続される構成に比べて、同じ静電容量のコンデンサを使用し、生成される共振周波数が同じである共振回路に対して、伝送零点付近の周波数に対する帯域外抑圧度を高めることができ、または、静電容量の比較的に小さいコンデンサを使用し、生成される共振周波数が同じである共振回路に対して、伝送零点付近の周波数に対する帯域外抑圧度を同程度にすることができる。したがって、従来の共振回路に存在する、コンデンサの大容量化が難しいことに起因した伝送零点付近の周波数に対する帯域外抑圧度を高めることができない問題を解決できる。したがって、比較的に高い実用価値を有し、特に小型化の精密機器に適用する。

【0069】

上記記載は、本出願の実施例にすぎず、本出願を限定するものではない。当業者にとって、本出願に各種の変更や変化を有してもよい。本出願の精神および原理から逸脱しない限り、行った如何なる変更、均等置換、改良なども、本出願の保護範囲内に属する。

【産業上の利用可能性】

【0070】

本出願に係る共振回路およびフィルタデバイスは、コンデンサ素子と接続されていないポートを少なくとも１つ設置することにより、共振回路の共振性能を調整する。したがって、従来の共振回路に存在する、コンデンサの大容量化が難しいことに起因した伝送零点付近の周波数に対する帯域外抑圧度を高めることができない問題を解決でき、比較的に高い実用価値を有する。

【符号の説明】

【0071】

１０ フィルタデバイス、
１００ 共振回路、
１１０ 接続ポート、
１１１ 第１ポート、
１１３ 第２ポート、
１３０ 共振ユニット、
１３１ インダクタ素子、
１３１ａ 第１部分、
１３１ｂ 第２部分、
１３１ｃ 第３部分、
１３３ コンデンサ素子、
Ｌ１ 第１インダクタ、
Ｌ２ 第２インダクタ、
Ｃ１ 第１コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】