(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-06-23
(54)【発明の名称】装置及び方法
(51)【国際特許分類】
G06F 12/1009 20160101AFI20230616BHJP
【ＦＩ】
G06F12/1009
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022571089
(86)(22)【出願日】2021-05-20
(85)【翻訳文提出日】2022-12-22
(86)【国際出願番号】 GB2021051213
(87)【国際公開番号】W WO2021240133
(87)【国際公開日】2021-12-02
(31)【優先権主張番号】2007936.4
(32)【優先日】2020-05-27
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
(71)【出願人】
【識別番号】500395107
【氏名又は名称】アーム・リミテッド
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】スウェイン、アンドリュー ブルックフィールド
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205RR04
(57)【要約】
装置は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備える。アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義される、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されている。アドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を含む。
【選択図】図８
【選択図】図８
【特許請求の範囲】
【請求項1】
順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備える装置であって、前記アドレス処理回路は、前記順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、前記所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、かつ、
前記アドレス処理回路は、前記所与のテーブルレベルに適用可能な前記入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、前記オフセット要素は前記入力されたメモリアドレスの前記部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、前記選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、
前記アドレス処理回路は、前記選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、装置。
【請求項2】
前記順序付けされた複数の階層化テーブルレベルのうちの最後のテーブルレベルにおけるアドレス情報テーブルによって提供される、前記情報エントリの連鎖内の最後の情報エントリが、前記入力されたメモリアドレスに関する前記情報を定義する、請求項１に記載の装置。
【請求項3】
前記アドレス処理回路は、アドレス変換を実行するアドレス変換回路を含み、前記入力されたメモリアドレスに関する前記情報は、少なくとも、入力アドレス空間内の前記入力されたメモリアドレスと、出力アドレス空間内の、変換されて出力されたメモリアドレスとの間のアドレス変換を定義する、請求項１又は２に記載の装置。
【請求項4】
前記入力されたメモリアドレスは、仮想メモリアドレス及び中間物理アドレスのうちの１つであり、前記出力されたメモリアドレスは、中間物理アドレス及び物理アドレスのうちの１つである、
請求項３に記載の装置。
【請求項5】
前記アドレス処理回路が許可回路を含み、入力されたメモリアドレスに関する前記情報が、少なくとも、前記入力されたメモリアドレスに関連付けられたアクセス許可を定義する、請求項１～４のいずれか一項に記載の装置。
【請求項6】
前記インジケータデータは、前記選択されたアドレス情報テーブル内の１つ以上の連続するテーブルエントリの前記グループが、前記順序付けされた複数の階層化テーブルレベルのうちの次のテーブルレベルにおいて、連続してアドレス指定されたアドレス情報テーブルのグループを示すそれぞれのベースアドレスを提供するか否かを示すように構成されている、請求項１～５のいずれか一項に記載の装置。
【請求項7】
前記アドレス処理回路によって前記アドレス情報テーブルから取り出された情報エントリを表すデータを記憶するキャッシュメモリを備え、前記キャッシュメモリは、前記インジケータデータがセットされていることが検出された、１つ以上の連続してアドレス指定された情報エントリのグループに関する単一のベースアドレスを表すデータを記憶するように構成されている、
請求項６に記載の装置。
【請求項8】
前記インジケータデータは、前記選択されたアドレス情報テーブル内の情報エントリが、前記順序付けされた複数の階層化テーブルレベルのうちの前記次のテーブルレベルの後のテーブルレベルにおける複数のアドレス情報テーブルを含む連続してアドレス指定された領域を示すベースアドレスを提供するか否かを示すように構成されている、請求項１～５のいずれか一項に記載の装置。
【請求項9】
前記アドレス処理回路は、前記インジケータデータがセットされる前記選択されたテーブルレベルのうちの情報エントリにアクセスすることに応答して、前記順序付けされた複数の階層化テーブルレベルのうちの前記所与のレベルに続く前記次のテーブルレベルの後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを選択するように構成されている、請求項８に記載の装置。
【請求項10】
前記アドレス処理回路は、前記所与のテーブルレベル及び前記所与のテーブルレベルに続く前記テーブルレベルに関連付けられた前記入力されたメモリアドレスの少なくとも前記それぞれの部分に依存するオフセット要素に従って、前記所与のレベルに続く前記次のテーブルレベルの後のテーブルレベルにおけるアドレス情報テーブル内の前記情報エントリを選択するように構成されている、請求項９に記載の装置。
【請求項11】
順序付けされた複数の階層化テーブルレベルのうちのアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出することと、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、前記順序付けされた複数の階層化テーブルレベルにおける前記所与のレベルよりも後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを、前記所与のアドレス情報テーブル内の情報エントリに依存するベースアドレスと前記入力されたメモリアドレスの少なくとも一部に依存するオフセット要素とによって定義されたポインタであって、前記ポインタは、前記入力されたメモリアドレスの前記部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、ポインタによって選択することと、
より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域を指定するベースアドレスを、前記所与のアドレス情報テーブル内の１つ以上の連続するテーブルエントリのセットが提供するか否かを示すようにインジケータデータがセットされているか否かを検出することと、
を含む方法。
【請求項12】
入力されたメモリアドレスに関する情報を生成することと、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成することと、前記アドレス情報テーブルを前記メモリに記憶することと、を含む方法であって、
前記アドレス情報テーブルを生成することは、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、前記順序付けされた複数のテーブルレベルにおける前記所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、
選択されたアドレス情報テーブル内の情報エントリは、前記所与のテーブルレベルに適用可能な前記入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、前記入力されたメモリアドレスの前記一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義された前記オフセット要素、に従って選択可能であり、前記アドレス情報テーブルを生成するステップは、
入力されたメモリアドレスに関する前記情報を提供するために、前記順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出することと、
検出された前記メモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出することと、
同じテーブルレベルにおける複数のアドレス情報テーブルの前記セットが、前記連続してアドレス指定されたメモリ領域に記憶され得るとき、前記連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成することと、
を含む、方法。
【請求項13】
入力されたメモリアドレスに関する情報を生成し、かつ入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成する、プロセッサ回路と、前記アドレス情報テーブルを記憶するメモリと、を備える装置であって、
所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、前記順序付けされた複数のテーブルレベルにおける前記所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、
選択されたアドレス情報テーブルにおける情報エントリは、前記所与のテーブルレベルに適用可能な前記入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、前記オフセット要素は、前記入力されたメモリアドレスの前記一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能であり、前記プロセッサ回路は、
入力されたメモリアドレスに関する前記情報を提供するために、前記順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出し、
検出された前記メモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出するように構成されており、かつ、
同じテーブルレベルにおける複数のアドレス情報テーブルの前記セットが、前記連続してアドレス指定されたメモリ領域に記憶され得るとき、前記連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成するように構成されている、装置。
【請求項14】
命令実行環境を提供するようにホストデータ処理装置を制御するコンピュータプログラムであって、前記命令実行環境は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備え、
前記アドレス処理回路は、前記順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、前記所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、
前記アドレス処理回路は、前記所与のテーブルレベルに適用可能な前記入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、前記オフセット要素は前記入力されたメモリアドレスの前記部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、前記選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、かつ
前記アドレス処理回路は、前記選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、データ処理に関する。
【0002】
メモリ管理は、複数の仮想アドレスマップを有するデータ処理システムの構築を可能にし、その結果、オペレーティングシステム上で実行される各アプリケーションは、それ自体の仮想メモリマッピングを有することができる。各アプリケーションは、物理メモリ内の別個のアドレス空間に配置される。ＭＭＵは、仮想アドレスと呼ばれるアプリケーションによって使用されるメモリアドレスを、変換テーブルを使用してメモリ内の物理アドレスにマッピングする。変換テーブルは、例えば、メモリ内のソフトウェアによって作成されるツリー状の階層化テーブルデータ構造である。
【0003】
ＭＭＵハードウェアは一般に、仮想アドレス変換を達成するために変換テーブルをトラバースする。変換テーブルをトラバースすることは、変換テーブルを読み取るためにいくつかのメモリアクセスを実行することを伴い得る。
【0004】
変換データの代わりに、属性及び／又は許可データなどの類似の構造を使用して他の情報を提供することができる。
【発明の概要】
【0005】
順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備える装置であって、アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、かつ、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、アドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、装置が提供される。
【0006】
別の例示的な構成では、方法であって、順序付けされた複数の階層化テーブルレベルのうちのアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出することと、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、順序付けされた複数の階層化テーブルレベルにおける所与のレベルよりも後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを、所与のアドレス情報テーブル内の情報エントリに依存するベースアドレスと入力されたメモリアドレスの少なくとも一部に依存するオフセット要素とによって定義されたポインタであって、ポインタは、入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、ポインタによって選択することと、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域を指定するベースアドレスを、所与のアドレス情報テーブル内の１つ以上の連続するテーブルエントリのセットが提供するか否かを示すようにインジケータデータがセットされているか否かを検出することと、を含む方法が提供される。
【0007】
別の例示的な構成では、方法であって、入力されたメモリアドレスに関する情報を生成することと、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成することと、アドレス情報テーブルをメモリに記憶することと、を含む方法であって、アドレス情報テーブルを生成することは、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブル内の情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、入力されたメモリアドレスの一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されたオフセット要素に従って選択可能であり、アドレス情報テーブルを生成するステップは、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出することと、検出されたメモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出することと、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成することと、を含む、方法が提供される。
【0008】
別の例示的な構成では、装置であって、入力されたメモリアドレスに関する情報を生成し、かつ入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成するプロセッサ回路と、アドレス情報テーブルを記憶するメモリと、を備える装置であって、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブルにおける情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は、入力されたメモリアドレスの一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能であり、プロセッサ回路は、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出し、検出されたメモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出するように構成されており、かつ、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定される領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成するように構成されている、装置が提供される。
【0009】
別の例示的な構成では、命令実行環境を提供するホストデータ処理装置を制御するコンピュータプログラムであって、命令実行環境は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備え、アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、かつ、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、アドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、コンピュータプログラムが提供される。
【0010】
本技術の更なるそれぞれの態様及び特徴が、添付の特許請求の範囲によって定義される。
【図面の簡単な説明】
【0011】
添付図面に示されるそれらの実施形態を参照して、あくまで一例として本技術を更に説明する。
【0012】
【図1】データ処理装置を概略的に示す。
【図2】２段階ＭＭＵを概略的に示す。
【図3】メモリ管理ユニット（ＭＭＵ）及び変換ルックアサイドバッファ（ＴＬＢ）の使用を概略的に示す。
【図4】方法を示す概略フローチャートである。
【図5】いわゆるページテーブルウォーク（ＰＴＷ）プロセスを概略的に示す。
【図6】方法を示す概略フローチャートである。
【図7】テーブルレベルのセットを概略的に示す。
【図8】テーブルレベルのセットを概略的に示す。
【図9】テーブルレベルのセットを概略的に示す。
【図10】テーブルレベルのセットを概略的に示す。
【図11】入力されたアドレスの一部を概略的に示す。
【図12】それぞれの方法を示す概略フローチャートである。
【図13】それぞれの方法を示す概略フローチャートである。
【図14】エミュレータ実装形態を概略的に示す。
【発明を実施するための形態】
【0013】
添付図面を参照して実施形態を検討する前に、以下の実施形態を説明する。
【0014】
例示的な実施形態は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備える装置であって、アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、アドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、装置を提供する。
【0015】
本開示は、テーブル内の１つ以上のエントリの連続セットと、より後のテーブルレベルにおける連続領域との間のマッピングを示すために使用され得るインジケータデータの使用を提供することによって、上記で説明した種類のテーブルが生成されかつ／又は記憶され、かつ／又はアクセスされる方法の潜在的な改善を提供する。これは、例えば、複数のエントリに関する情報が、より少数（１つなど）のキャッシュエントリによってカバーされることを潜在的に可能にすることによって、テーブルアクセスに関する情報がキャッシュされ得る効率を改善するために使用され得る。いくつかの状況では、構成は、１つ以上のテーブルレベルが省略されることを可能とし得る。
【0016】
例示的な構成では、順序付けされた複数の階層化テーブルレベルのうちの最後のテーブルレベルにおけるアドレス情報テーブルによって提供される、情報エントリの連鎖内の最後の情報エントリが、入力されたメモリアドレスに関する情報を定義する。
【0017】
本開示は、テーブルの順序付けされた階層の形で表すことができる、入力されたメモリアドレスに関する様々なタイプの情報に適用可能である。一例は、アドレス処理回路がアドレス変換を実行するアドレス変換回路を含む状況であり、入力されたメモリアドレスに関する情報は、少なくとも、入力アドレス空間内のその入力されたメモリアドレスと、出力アドレス空間内の、変換されて出力されたメモリアドレスとの間のアドレス変換を定義する。メモリアドレス変換のコンテキストでは、本開示は、単一段階変換又は複数段階変換の任意の１つ以上の段階に適用可能であり得、例示的な構成において、入力されたメモリアドレスは仮想メモリアドレス及び中間物理アドレスのうちの１つであり、出力されたメモリアドレスは中間物理アドレス及び物理アドレスのうちの１つである。
【0018】
別の例は、アドレス処理回路が許可回路を含み、入力されたメモリアドレスに関する情報が、少なくとも入力されたメモリアドレスに関連付けられたアクセス許可を定義するものである。
【0019】
いくつかの例では、インジケータデータは、選択されたアドレス情報テーブル内の１つ以上の連続するテーブルエントリのグループが、順序付けされた複数の階層化テーブルレベルのうちの次のテーブルレベルにおいて連続してアドレス指定されるアドレス情報テーブルのグループを示す、それぞれのベースアドレスを提供するか否かを示すように構成され得る。これは、特にテーブルベースアドレスなどのアクセス情報がキャッシュされている場合に、潜在的により効率的なテーブルアクセスをもたらすことができる。
【0020】
したがって、本技術は、アドレス処理回路によってアドレス情報テーブルから取り出された情報エントリを表すデータを記憶するためのキャッシュメモリ（いわゆる「ウォークキャッシュ」など）を有する構成に特に適用可能であり、キャッシュメモリは、インジケータデータがセットされていることが検出された、１つ以上の連続してアドレス指定された情報エントリのグループに関する単一のベースアドレスを表すデータを記憶するように構成される。
【0021】
例えば、インジケータデータが、選択されたアドレス情報テーブル内の情報エントリが、順序付けされた複数の階層化テーブルレベルのうちの次のテーブルレベルの後のテーブルレベルにおける複数のアドレス情報テーブルを含む連続してアドレス指定された領域を示すベースアドレスを提供するか否かを示すように構成される構成において、インジケータデータの使用が１つ以上のテーブルレベルが省略されることを可能にする場合、テーブル記憶及び／又はアクセスにおける特段の改善が達成され得る。そのような例では、アドレス処理回路は、インジケータデータがセットされた選択されたテーブルレベルのうちの情報エントリにアクセスすることに応答して、順序付けされた複数の階層化テーブルレベルのうちの所与のレベルに続く次のテーブルレベルの後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを選択するように構成され得る。その、より後のレベルにおけるテーブルを適切にアドレス指定するために、例示的な構成では、アドレス処理回路は、所与のテーブルレベル及び所与のテーブルレベルに続くテーブルレベルに関連付けられた入力されたメモリアドレスの少なくともそれぞれの部分に依存するオフセット要素に従って、所与のレベルに続く次のテーブルレベルの後のテーブルレベルにおいてアドレス情報テーブル内の情報エントリを選択するように構成される。
【0022】
別の例示的実施形態は、順序付けされた複数の階層化テーブルレベルのうちのアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出することと、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、順序付けされた複数の階層化テーブルレベルにおける所与のレベルよりも後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを、所与のアドレス情報テーブル内の情報エントリに依存するベースアドレスと入力されたメモリアドレスの少なくとも一部に依存するオフセット要素とによって定義されたポインタであって、ポインタは、入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、ポインタによって選択することと、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域を指定するベースアドレスを、所与のアドレス情報テーブル内の１つ以上の連続するテーブルエントリのセットが提供するか否かを示すようにインジケータデータがセットされているか否かを検出することと、を含む方法を提供する。
【0023】
別の例示的実施形態は、方法であって、入力されたメモリアドレスに関する情報を生成することと、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成することと、アドレス情報テーブルをメモリに記憶することと、を含む方法であって、アドレス情報テーブルを生成することは、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブルにおける情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は、入力されたメモリアドレスの一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能であり、アドレス情報テーブルを生成するステップは、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出することと、検出されたメモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出することと、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成することと、を含む、方法を提供する。
【0024】
別の例示的な実施形態は、装置であって、入力されたメモリアドレスに関する情報を生成し、かつ入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルにおいてアドレス情報テーブルを生成するプロセッサ回路と、アドレス情報テーブルを記憶するメモリと、を備える装置であって、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブルにおける情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は、入力されたメモリアドレスの一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能であり、プロセッサ回路は、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出し、検出されたメモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出するように構成されており、かつ、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成するように構成されている、装置を提供する。
【0025】
別の例示的実施形態は、命令実行環境を提供するようにホストデータ処理装置を制御するコンピュータプログラムであって、命令実行環境は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備え、アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、かつ、アドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、コンピュータプログラムを提供する。
【0026】
メモリアドレス変換を用いたデータ処理
ここで図面を参照すると、図１は、データ処理システムを概略的に示す。ローカルキャッシュメモリ１０５を有する処理要素（ＰＥ）１００は、メインメモリ１１０に記憶されたデータにインターコネクト１２０を介してアクセスするように構成される。メモリ管理ユニット（ＭＭＵ）１３０は、メモリアドレス変換を処理するためにインターコネクト１２０に接続される。ＭＭＵは、変換テーブルベースアドレス（ＴＴＢＲ）レジスタ１３５、変換制御ユニット（ＴＣＵ）１３２、及び以下で更に説明するウォークキャッシュ１３７に関連付けられる。
ここで図面を参照すると、図１は、データ処理システムを概略的に示す。ローカルキャッシュメモリ１０５を有する処理要素（ＰＥ）１００は、メインメモリ１１０に記憶されたデータにインターコネクト１２０を介してアクセスするように構成される。メモリ管理ユニット（ＭＭＵ）１３０は、メモリアドレス変換を処理するためにインターコネクト１２０に接続される。ＭＭＵは、変換テーブルベースアドレス（ＴＴＢＲ）レジスタ１３５、変換制御ユニット（ＴＣＵ）１３２、及び以下で更に説明するウォークキャッシュ１３７に関連付けられる。
【0027】
ＰＥ１００及び／又はＭＭＵは、変換ルックアサイドバッファ（ＴＬＢ）を利用する。本例では、ＴＬＢ１０２がＰＥ１００の一部として設けられている。図１のシステムの動作中、システムメモリにアクセスすることが日常的に必要である。メモリアドレスは、ＰＥ１００のモジュール内での内部処理の目的上、仮想アドレス（ＶＡ）として表現される。システムメモリへの実際のアクセスを進めるために、ＶＡは物理アドレス（ＰＡ）に変換される必要があり、物理アドレスによってシステムメモリは電気的レベルにおいてアドレス指定される。この変換はＴＬＢによって実行されるが、ＴＬＢが特定の変換のサービス提供ができない場合、ＴＬＢは以下で説明するようにＭＭＵから情報を取得する。ＴＬＢの動作は、図２及び図３を参照して更に説明される。ＴＬＢ１０２は、仮想アドレス空間と物理アドレス空間との間の１つ以上のアドレス変換を定義するデータを記憶するための変換バッファの一例を提供する。
【0028】
ＴＬＢは図１ではＰＥ１００の一部として示されているが、ＴＬＢは代わりにＭＭＵ１３０の一部として実装されてもよく、又は他の実施形態では、ＴＬＢの機能はＰＥ１００及びＭＭＵ１３０の両方において提供されてもよいことに留意されたい。いくつかの例では、ＰＥ１００は、そのＰＥにローカルないわゆる「マイクロ」ＴＬＢに関連付けることができ、ＭＭＵは「メイン」ＴＬＢに関連付けることができる。
【0029】
レベル２キャッシュ１４０は、メインシステムメモリの選択された内容のため、ローカルかつ一般にある程度より高速の記憶領域を提供する。メインシステムメモリの最近アクセスされた部分又は頻繁にアクセスされる部分、あるいは最近アクセスされた部分に隣接する部分など、近い将来必要になると予想されるメインシステムメモリの部分は、レベル２キャッシュ１４０内で複製され、その結果、必要なときにこれらの部分に迅速にアクセスすることができる。要求された部分がレベル２キャッシュ５０に現在保持されていない場合、その部分は、その部分へのアクセスが要求されたときにメインシステムメモリからフェッチされる。これらの点において、レベル２キャッシュ１４０は、そのようなキャッシュメモリに関連付けられた確立された原理に従って動作するので、その動作の詳細は、本説明に関連する場合を除いて説明しない。レベル２キャッシュメモリ１４０の内容は、それらの物理アドレスに従ってアクセスされることに留意されたい。
【0030】
図２に示されるように、ＭＭＵ１３０は、（複数段階ＭＭＵの一例として）段階１ＭＭＵ１３４と段階２ＭＭＵ１３６とを含む２段階ＭＭＵであり得る。実行プログラム又はＰＥ１００などの他のシステムモジュールによって必要とされる仮想アドレス（ＶＡ）は、段階１ＭＭＵによって中間物理アドレス（ＩＰＡ）に変換される。ページテーブルウォークなどを実行するためのメモリアクセスが概略的に示されている。ＩＰＡは、段階２ＭＭＵによって物理アドレス（ＰＡ）に変換される。マルチ段階変換が使用される１つの理由は、複数のオペレーティングシステム（ＯＳ）が、同じプロセッサ上で実行されているそれぞれの「仮想マシン」上で使用され得るときの情報処理のセキュリティのためである。特定のＯＳがＶＡからＩＰＡへの変換にさらされる一方、ハイパーバイザ（仮想マシンの実行を監督するソフトウェア）のみが段階２（ＩＰＡからＰＡ）の変換を監督する。
【0031】
図２は、２段階ＭＭＵがどのように動作するかを概念的に示すが、実際には、単一の回路構造（破線ボックス１３８によって表される）が、例えば、両方を処理することができるステートマシンを実装することによって、変換の両方の段階を実行することができることに留意されたい。
【0032】
いくつかの例（ここでは図示せず）では、ページテーブルベースの手法を使用して、変換されたアドレス又は他のアドレスに関連する許可データ、属性データ、又は他のデータを取得することができるという点で、第３の段階又は他の段階も、論じられるものと同様の技術を使用することができる。したがって、一般論として、本技術は、入力されたメモリアドレスに関する情報を検出するアドレス処理回路に関連すると考えることができ、「情報」は、完全な又は部分的な変換、あるいは許可データ、属性データ、又は他のデータなどの他の情報であり得、「入力されたメモリアドレス」は、ＰＡ、ＩＰＡ、ＶＡ、又は他の入力されたアドレスであり得、（変換の場合）出力されたメモリアドレスは、ＩＰＡ又はＰＡであり得る。
【0033】
ＭＭＵ １３０が必要とされる重要な理由は、それがＴＬＢ １０２に現在記憶されていないアドレス変換を処理するからである。これが実行される方法は、以下で更に説明される。これらの事柄を処理する際に、図３を参照すると、ＭＭＵ１３０は、ＴＬＢからインターコネクト１２０を介して要求２２２を受信し、再びインターコネクト１２０を介してＴＬＢに応答２３２を返す。
【0034】
ＴＬＢ１０２が関連付けられているＰＥ１００又は他の構成の動作の一部として、ＴＬＢ１０２は、必要なメモリアクセスに関するＶＡ２００を受信する。これは、もちろん、読み出しメモリアクセスであっても又は書き込みメモリアクセスであってもよい。どのタイプのメモリアクセスが進行中であるかは、本説明にとって重要ではない。ＴＣＵ１３２は、例えば、いわゆるページテーブルウォークを開始することによって、ＴＬＢ１０２にない変換を取得することを処理する。
【0035】
【0036】
少なくとも例示的なシングル段階ＭＭＵのコンテキストでは、ＴＬＢは、ＶＡとＰＡとの間の変換のキャッシュ又はストアを含む。ＴＬＢが特定のＶＡからＰＡへの変換を記憶する基準は、ＴＬＢの動作に関する既知の技術に従って確立することができる。キャッシュされた変換は、最近使用された変換、頻繁に使用される変換、及び／又はすぐに必要とされることが予想される変換（最近アクセスされたＶＡに近いＶＡに関連する変換など）を含み得る。全体として、状況は、ＴＬＢが、すべての可能なＶＡからＰＡへの変換のセットのサブセットのキャッシュを含んでおり、したがって、特定のＶＡからＰＡへの変換が必要とされるとき、その変換が既にＴＬＢにおいてキャッシュに保持されていることがわかる場合もあれば、そうでない場合もある。２段階ＭＭＵでは、ＶＡからＰＡへの変換、ＶＡからＩＰＡへの変換、及びＩＰＡからＰＡへの変換のために１つ以上のＴＬＢが存在し得ることに留意されたい。
【0037】
したがって、次のステップ４１０において、ＴＬＢは、要求された変換が実際に現在ＴＬＢによってキャッシュされている（「ヒット」）か否かを検出する。答えがＹＥＳであれば、制御はステップ４４０に移り、ここで要求されたメモリアクセスで使用するためにＰＡが返される。
【0038】
答えがＮＯである場合、制御はステップ４２０に移り、ここでＴＬＢ１０２は、要求されたＶＡ２２２を含む要求をＭＭＵ１３０（ＴＬＢ１０２がＭＭＵ１３０の外部にある場合）及び特にＴＣＵ１３２に送信する。ＴＣＵ１３２は、必要とされるＶＡからＰＡへの変換を導出し（例えば、以下で説明するいわゆるページテーブルウォーク（ＰＴＷ）技術を使用してメモリに記憶されたデータにアクセスすることによって）、少なくとも、ＶＡ２２２に対応するＰＡ２３２をＴＬＢ１０２に送り返し、ＰＡ２３２はステップ４３０で、そこに記憶される。
【0039】
最後に、ステップ４４０において、ＴＬＢ１０２は、ＴＬＢ１０２に記憶された変換が適用されて、出力ＰＡ２１０を提供する。
【0040】
複数段階ＭＭＵのコンテキストでは、ＶＡからＰＡへの全体としての変換に関して単一のＴＬＢを設けることができ、かつ／又は各ＭＭＵ段階に対して個々のＴＬＢを設けることができる。これらの状況のいずれにおいても、ＴＬＢに関する動作は、変換のタイプ、又はＴＬＢにキャッシュされる他の情報に関して図４に示されたものに対応し得る。
【0041】
したがって、これらの実施形態では、ＭＭＵは、アドレス変換を実行するアドレス変換回路を含む「アドレス処理回路」の一例を提供し、入力されたメモリアドレスに関する情報は、少なくとも、入力アドレス空間内のその入力されたメモリアドレスと、出力アドレス空間内の、変換されて出力されたメモリアドレスとの間のアドレス変換を定義する。他の例では、「アドレス処理回路」は、入力されたメモリアドレスに関する情報が、少なくとも、入力されたメモリアドレスに関連付けられたアクセス許可を定義する、許可回路を含んでもよい。
【0042】
ページテーブルウォーク
ＰＴＷプロセスは、特定のＶＡの変換に到達するために、いわゆるページテーブルの階層化されたセットをトラバースすることを含む。単一段階メモリ変換の場合、出力はＰＡであってもよい。多段階メモリアドレス変換の場合、プロセスはかなり複雑であり得る。ページテーブル自体にアクセスするにはＰＡが必要であるため、階層内の次のテーブルの各アクセスでは、次の必要なテーブルのＰＡを取得するために変換段階自体が必要になる場合がある。というわけで、図５は、段階１ページテーブルウォーク（ＰＴＷ）プロセスの一例を概略的に示しており、図６は、ＰＴＷプロセスを示す概略的なフローチャートである。
ＰＴＷプロセスは、特定のＶＡの変換に到達するために、いわゆるページテーブルの階層化されたセットをトラバースすることを含む。単一段階メモリ変換の場合、出力はＰＡであってもよい。多段階メモリアドレス変換の場合、プロセスはかなり複雑であり得る。ページテーブル自体にアクセスするにはＰＡが必要であるため、階層内の次のテーブルの各アクセスでは、次の必要なテーブルのＰＡを取得するために変換段階自体が必要になる場合がある。というわけで、図５は、段階１ページテーブルウォーク（ＰＴＷ）プロセスの一例を概略的に示しており、図６は、ＰＴＷプロセスを示す概略的なフローチャートである。
【0043】
この例では、変換が必要なＶＡ２２２は４８ビットの値として形成されている。ＶＡ２２２の異なる部分がＰＴＷプロセスの異なるレベルにおいて使用される。図５におけるこれらの部分の分割は、単に例示的な例として示されている。
【0044】
以下で説明されるプロセスのコンテキストでは、ウォークキャッシュ１３７は、ページテーブルアクセスの以前に実装されたインスタンスから取得された情報を記憶することができる（例えば、多段階ＭＭＵのその段階に適用可能である、すなわち、ＩＰＡ、ＰＡのいずれか、又は両方を記憶する）。したがって、任意の特定のページテーブルアクセスを開始する前に、ウォークキャッシュ（又はウォークキャッシュの一部、もしくは問題のページテーブルレベルに関連付けられた専用の個々のウォークキャッシュ）を参照することができ、そのページテーブルアクセスから取得されるであろう情報が既にウォークキャッシュ内にある場合、これは、メモリへのその特定のアクセスを実行する必要性を回避する。
【0045】
「レベル０テーブル」３１０において、ページテーブル階層内の第１のエントリを取得するために、図１のＴＴＢＲ１３５に対応するベースアドレスレジスタ３００（図５）に記憶されたベースアドレスが、ステップ６００（図６）において取得される。（例えば）９つの最上位ビットであるＶＡ２２２の第１の部分３１２が、ステップ６１０において、テーブル３１０内のエントリ３１４のＩＰＡを提供するために、ベースアドレスにオフセットとして追加される。しかし、そのＩＰＡによって示されるエントリ３１４にアクセスするためには、物理メモリ内のエントリの位置を示すＰＡが必要である。したがって、ステップ６２０において、ページテーブルエントリ３１４のＩＰＡが段階２変換プロセスに供給されて、対応するＰＡに変換される。対応するＰＡが受信されると、ステップ６３０において、物理メモリ内、又はレベル２ウォークキャッシュ１３７内（関連するページがキャッシュされている場合）で関連するページテーブルエントリがルックアップされる。
【0046】
ステップ６４０において、ページテーブル階層が「レベル３」に達したか否かが検出される。この場合のように達していない場合、制御はステップ６５０に移り、取り出されたページテーブルエントリが階層内の次のテーブルのベースアドレスとして使用される。したがって、ページテーブルエントリ３１４は、階層内の次のレベルのテーブル、「レベル１テーブル」３２０にベースアドレスを提供する。制御はステップ６１０に戻る。
【0047】
ステップ６１０の２回目の反復において、例えばＶＡ２２２の次の９ビット［３８：３０］であるＶＡ２２２の更なる部分３２２が、テーブル３２０内のエントリ３２４のＩＰＡを提供するために、テーブル３２０のベースアドレスからのオフセットを形成する。前と同じように、このＩＰＡは段階２変換の対象とされて、ＰＡを提供し、「レベル２テーブル」３３０のベースアドレスを取得するためにルックアップされることができる。そして今度は、（同じプロセスによって）「レベル３テーブル」３４０のベースアドレスを提供する。ＶＡの部分３３２及び３４２は、それぞれレベル２テーブル及びレベル３テーブルへのオフセットを形成する。
【0048】
テーブル３４０内のＩＰＡ３４４によって定義されるページテーブルエントリに関するステップ６３０及び６４０が実行されるとき、ステップ６４０における検出に対する回答は「ＹＥＳ」である。ＩＰＡ３４４によって示されるページテーブルエントリは、ページアドレス及び物理メモリページに関するアクセス許可を提供する。ＶＡ２２２の残りの部分３５２、例えば最下位１２ビット［１１：０］は、ＩＰＡ３４４におけるページテーブルエントリによって定義されるメモリページ内の目標アドレス５００へのページオフセット５０２を提供するが、連続する４バイト（例えば３２ビット）の部分として情報を記憶する例示的なシステムでは、部分［１１：２］が適切な３２ビットワードのアドレスに必要なオフセットを提供することができる。したがって、ＶＡ２２２の最下位部分と（この場合、「レベル３テーブル」３４０からの）最後のページテーブルエントリとの（ステップ６６０における）組合せは、（ステップ６７０において）ＶＡ２２２の変換としてＩＰＡ２５０を提供する。ＰＴＷプロセスは、ここで一般的に説明されるように、段階１ＭＭＵによって実行されるＰＴＷに関してＩＰＡを返し、段階２ＭＭＵによって実行されるＰＴＷに関してＰＡを別個に返すことに留意されたい。
【0049】
ＩＰＡ３４４によって示されるページエントリは、順序付けされた複数の階層化テーブルレベルのうちの最後のテーブルレベルにおけるアドレス情報テーブルによって提供される、情報エントリの連鎖内の最後の情報エントリの一例を提供し、これは、入力されたメモリアドレスに関する情報（この例では変換）を定義する。
【0050】
以下で説明されるいくつかを含む例示的な実施形態では、第１のＭＭＵ段階は、ページテーブルの階層にアクセスするように構成され、その結果、階層内のより高いページテーブルは、第２段階ＭＭＵによるアドレス変換が階層内の次に低いページテーブルを指し示すための情報を提供し、階層内の最も低いページテーブルは、対応する中間メモリアドレスを含む２つ以上の中間メモリアドレスのセットを提供する。
【0051】
【0052】
【0053】
上記で説明したように、所与のテーブルレベルにおけるアドレス情報テーブル又はページテーブルは、順序付けされた複数のページテーブル内のより早い情報エントリに依存するベースアドレスに従って選択可能である。したがって、例えば、図５において、エントリ３１４によって与えられるアドレスは、テーブル３２０のベースアドレスを提供し、エントリ３２４によって与えられるアドレスは、テーブル３３０のベースアドレスを提供し、以下同様である。
【0054】
選択されたテーブル内で、情報エントリ又はページテーブルエントリは、入力されたメモリアドレスの少なくとも一部に依存する（ベースアドレスに対する）オフセット要素に従って選択可能である。その部分は、所与のテーブルレベルに適用可能であってもよく、例えば、部分３１２は、図５のレベル０テーブルに適用可能であり、部分３２２は、図５のレベル１テーブルに適用可能であり、以下同様である。オフセット要素は、入力されたメモリアドレスのその部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義される。ここで、情報エントリもしくはページテーブルエントリのアドレス指定は、（図５の例のように）そのページテーブルエントリの物理アドレスを参照してもよく、又はそれ自体が更なるレベルの変換を必要とするそのページテーブルエントリのＩＰＡを参照してもよいことに留意されたい。
【0055】
図７の例を参照すると、特定のテーブルレベル（ｎ）におけるテーブル７００が示されている。式中、ｎは、例えば、４レベル（０～３）システムにおいて０、１、又は２であり得る。テーブル７００内の各エントリ７１０は、次のレベル（ｎ＋１）におけるそれぞれのテーブルを指し、レベルｎ＋１におけるそれぞれのテーブル７３０、７３２、７３４、７３６のベースアドレス７２０、７２２、７２４、７２６を（潜在的に段階２の変換対象である前提下で）提供する。図７では、図を明確にするために、エントリ７１０とベースアドレス７２０～７２６との間の、そのような関連付け４つのみが示されているが、実際はテーブル７００内のエントリ７１０の各々がそれぞれの次のレベルのテーブルにリンクしている。
【0056】
オフセット要素７１２は、どのエントリ７１０が参照されるべきかをレベル（ｎ）テーブルのベースアドレス７０５から決定する。オフセット要素は、レベル（ｎ）に適用可能な入力されたメモリアドレスの少なくとも一部から導出される。同様に、テーブル７３０～７３６のいずれかにおけるエントリの選択に適用可能なオフセット７４０は、レベル（ｎ＋１）に適用可能な入力されたメモリアドレスの少なくとも一部から導出される。
【0057】
例－隣接テーブルレベルに関するインジケータデータを使用する
図８は、隣接するテーブルレベルのコンテキストにおいて、いわゆるインジケータデータが使用される例を概略的に示す。
図８は、隣接するテーブルレベルのコンテキストにおいて、いわゆるインジケータデータが使用される例を概略的に示す。
【0058】
図８では、図７でと同じ４つのテーブル７３０～７３６が示されているが、ここでの違いは、それらがレベル（ｎ）におけるテーブル７００内の連続するテーブルエントリ８００によって指し示されることである。また、レベル（ｎ＋１）におけるテーブル７３０～７３６は、ベースアドレス７２２がテーブル７３０の最後のエントリから続くように、連続的にアドレス指定され、以下同様である。
【0059】
テーブル７００の各テーブルエントリ内のデータフィールド（所定のビット位置における１ビット又は複数ビットなど）として概略的に示されているインジケータデータ８１０は、この状況を示すようにセット可能である。ここで、「セット可能」は、インジケータデータが、条件が適用されることを示すために特定の状態にセットされ、条件が適用されないことを示すために別の状態にセットされ得ることを意味する。また、インジケータは、所定数のエントリが連続していることを示すための単一ビットであってもよく、あるいは、例えば、２の累乗、又は連続するエントリ数のカウントとして、いくつかの異なる連続範囲のうちの１つから選択してもよいことに留意されたい。したがって、一例では、テーブル７００内の４つのテーブルエントリ８００のグループを含むテーブルエントリは、少なくとも以下の情報を含み得る。周囲のテーブルエントリ８０１、８０４も示されており、これらのエントリは、図８に示すように垂直方向の順序で以下に与えられている。
【表1】
【0060】
それ自体、これは、テーブル７００に提供されるエントリの数を必ずしも減少させない。しかし、考えられる利点は以下の通りである。
【0061】
インジケータデータの検出がない場合、テーブル７００内のエントリの各々は、最初にアクセスされたときに、ウォークキャッシュ（又はレベル（ｎ）に適用可能なウォークキャッシュ又はウォークキャッシュ部分）内のそれぞれのエントリを占有する。ＴＣＵ１３２は、データをウォークキャッシュ１３７に書き込むことと、テーブルがアクセスされるときにウォークキャッシュ１３７の読取りを制御することとを担当することができる。例えば、テーブルエントリ８００のうちの１つに適用可能なウォークキャッシュエントリは以下を示し得る。
【表2】
【0062】
その特定のオフセット部分に対してＰＴＷが必要とされるとき、ウォークキャッシュ内のルックアップは、次のレベルテーブルの必要とされるベースアドレスを示す。
【0063】
しかしながら、インジケータデータの検出に応答して、エントリ８００のグループは、例えば以下のように、ウォークキャッシュ内の単一のエントリによって表すことができる。
【表3】
【0064】
これは、キャッシュメモリ（この例では、ウォークキャッシュ）が、アドレス処理回路によってアドレス情報テーブルから取り出された情報エントリを表すデータを記憶するように構成される例を提供し、キャッシュメモリは、インジケータデータがセットされていることが検出された１つ以上の連続してアドレス指定された情報エントリのグループに関して単一のベースアドレスを表すデータを記憶するように構成される。
【0065】
したがって、エントリ８００のいずれかに対してＰＴＷウォークが必要とされるとき、エントリ８００のいずれか１つにアクセスするオフセット要素の範囲に対して、レベル（ｎ＋１）におけるテーブルアドレスの対応する範囲が適用可能なことを、単一のウォークキャッシュエントリが示す。したがって、レベル（ｎ）におけるテーブル内の連続するエントリ８００のグループに対して、単一のウォークキャッシュエントリのみが必要とされる。
【0066】
ウォークキャッシュをより効率的に使用することによって、特定のサイズのウォークキャッシュに対するヒットの可能性を改善することができる。キャッシュヒットの可能性を改善することは、より多くの割合のＰＴＷ動作が、よりコストのかかるメモリアクセスからではなく、ウォークキャッシュから完了され得ることを意味し、したがって、全体的なシステム効率及び／又はスループット及び／又は電力消費が改善され得る。
【0067】
したがって、このコンテキストでは、これは、特定のテーブル７００内の１つ以上の連続してアドレス指定された情報エントリのグループ８００が、より後のテーブルレベル（この例では、レベル（ｎ＋１））において複数のアドレス情報テーブルを含む連続してアドレス指定された領域８２０内のロケーションを示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされ得る例を提供する。
【0068】
例－後のテーブルレベルを参照するインジケータデータ
次に図９を参照すると、レベル（ｍ）における例示的なテーブル９００は、次のレベル（ｍ＋１）のテーブル９２０のベースアドレス９１０を提供する例示的なエントリ９０５を含む。ここで、ｍは、例えば、４レベル（０～３）システムにおいて０又は１であり得る。
次に図９を参照すると、レベル（ｍ）における例示的なテーブル９００は、次のレベル（ｍ＋１）のテーブル９２０のベースアドレス９１０を提供する例示的なエントリ９０５を含む。ここで、ｍは、例えば、４レベル（０～３）システムにおいて０又は１であり得る。
【0069】
テーブル９２０内の各エントリ９２５は、更に次のレベル（ｍ＋２）にあるそれぞれのテーブル９３０を指す。この構成は、連続するエントリ９２５が、テーブル９３０のそれぞれの連続してアドレス指定されたインスタンスを指すというものであり、かつ各エントリ９２５が、テーブル９３０のセットを包含するアドレス空間領域内のそれぞれのテーブル９３０を指すというものである。
【0070】
この構成の変形例を図１０に関して説明するが、ここでは、インジケータデータは、選択されたアドレス情報テーブル内の情報エントリが、順序付けされた複数の階層化テーブルレベルのうちの次のテーブルレベルの後のテーブルレベルにおける複数のアドレス情報テーブルを含む連続してアドレス指定された領域を示すベースアドレスを提供するか否かを示すように構成される。
【0071】
特に、本技術は、レベル（ｍ）のテーブル９００において、単一のエントリ１０００が、連続してアドレス指定されたテーブル９３０のすべてを含むレベル（ｍ＋２）の領域１０３０全体のベースアドレス１０２０へのポインタ１０１０を提供することができるという点で、このテーブル構造の合理化を提供することができる。
【0072】
ベースアドレス１０２０からのオフセット１０４０は、以下のように導出される。
オフセット＝［レベル（ｍ＋１）に適用可能なアドレス部分］と連結された［レベル（ｍ）に適用可能なアドレス部分］
オフセット＝［レベル（ｍ＋１）に適用可能なアドレス部分］と連結された［レベル（ｍ）に適用可能なアドレス部分］
【0073】
具体例が、以下に図１１に関して提供され説明される。
【0074】
セット可能インジケータデータ１０４０を含むエントリ１０００の例示的な内容は、以下の通りである。
【表4】
【0075】
ここで、インジケータデータは、（レベル（ｎ）における）選択されたアドレス情報テーブル内の１つ以上の連続するテーブルエントリのグループが、順序付けされた複数の階層化テーブルレベルのうちの次のテーブルレベル（ｎ＋１）における連続してアドレス指定されるアドレス情報テーブルのグループを示すそれぞれのベースアドレスを提供するか否かを示すように構成される。
【0076】
これは、キャッシュメモリ（この例では、ウォークキャッシュ）が、アドレス処理回路によってアドレス情報テーブルから取り出された情報エントリを表すデータを記憶するように構成される別の例を提供し、キャッシュメモリは、インジケータデータがセットされていることが検出された１つ以上の連続してアドレス指定された情報エントリのグループに関して、単一のベースアドレスを表すデータを記憶するように構成される。
【0077】
したがって、エントリ１０００に対してＰＴＷウォークが必要とされるとき、単一ウォークキャッシュエントリは、次のレベル（ｍ＋１）テーブルが完全に省略されること、したがって、レベル（ｍ＋２）におけるすべてのテーブル１０３０のベースアドレスを提供するために、エントリ１０００に関して単一のウォークキャッシュエントリだけが必要とされることを示す。言い換えれば、アドレス処理回路は、インジケータデータがセットされた選択されたテーブルレベルのうちの情報エントリにアクセスすることに応答して、順序付けされた複数の階層化テーブルレベルのうちの所与のレベルに続く次のテーブルレベルの後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを選択するように構成される。
【0078】
ウォークキャッシュをより効率的に使用することによって、特定のサイズのウォークキャッシュに対するヒットの可能性を改善することができる。キャッシュヒットの可能性を改善することは、より多くの割合のＰＴＷ動作が、よりコストのかかるメモリアクセスからではなく、ウォークキャッシュから完了され得ることを意味し、したがって、全体的なシステム効率及び／又はスループット及び／又は電力消費が改善され得る。
【0079】
したがって、この構成は、インジケータデータ１０４０が、テーブル９００内の１つ以上の連続してアドレス指定された情報エントリのグループ（この例では単一エントリ１０００）が、より後の（ｍ＋２）テーブルレベルで複数のアドレス情報テーブルを含む連続してアドレス指定された領域１０３０内の位置を示す少なくとも１つのベースアドレス１０２０を提供するか否かを示すようにセットされる例を提供する。
【0080】
また、例えば、連続するエントリのセットを特定し、また、１つ以上のテーブルレベルをスキップするインジケータデータによって、２つの技術が組み合わされ得ることに留意されたい。
【0081】
上述のオフセットアドレス指定の実施例として、図１１は、入力されたアドレスの第１の部分３１２がレベル０テーブルへのインデックスを形成し、第２の部分３２２がレベル１テーブルへのインデックスを提供し、レベル１テーブルは、この例では図１０のレベル（ｍ）テーブルのエントリ１０００として示されるものと同様のエントリを有する、図５の表現２２２によって示されるものと同様の表現を提供する。したがって、エントリ１０００は、レベル１インデックス３２２によって提供されるオフセットによって指し示される。エントリ１０００に対してセットされるインジケータデータ１０４０は、エントリ１０００によって提供されるアドレスがレベル３テーブル（レベルｍ＋２）のベースアドレス１０２０へのポインタ１０１０を提供するように、レベル２が省略されることを示す。
【0082】
これらの例では、アドレス処理回路は、所与のテーブルレベル及び所与のテーブルレベルに続くテーブルレベルに関連付けられた入力されたメモリアドレスの少なくともそれぞれの部分に依存するオフセット要素に従って、所与のレベル（ｍ）に続く次のテーブルレベル（ｍ＋１）の後のテーブルレベル（ｍ＋２又は実際にはそれ以降など）におけるアドレス情報テーブル内の情報エントリを選択するように構成される。
【0083】
したがって、図５の別個の部分３２２、３４２の代わりに、部分３４６（すなわちビット［２９：１２］）が、ポインタ１０１０によって定義される領域１０３０内のオフセット１０４０として使用され、これは、図５のレベル２及び３に関連付けられた部分３３２、３４２の連結である。
【0084】
この構成は、２つ以上のレベルをスキップ又は省略するために使用することができ、したがって（一例として４レベル（０～３）システムでは）レベル０におけるテーブルエントリが、（例えば）レベル３テーブルのアドレスを示すことを示すインジケータデータに随伴され得ることが理解されよう。このような場合、関連するオフセットは、ＴＣＵによって次のように形成される。
オフセット＝［レベル（２）に適用可能なアドレス部分］と連結された［レベル（１）に適用可能なアドレス部分］と連結された［レベル（０）に適用可能なアドレス部分］
（又は、図５の表現におけるＶＡビット［４７：２１］）
オフセット＝［レベル（２）に適用可能なアドレス部分］と連結された［レベル（１）に適用可能なアドレス部分］と連結された［レベル（０）に適用可能なアドレス部分］
（又は、図５の表現におけるＶＡビット［４７：２１］）
【0085】
図１２は、上述したようなインジケータデータの任意選択の使用を伴うページテーブルデータの生成及び記憶に適用可能な例示的な方法を示す概略フローチャートである。図１２を参照すると、ステップ１２００は、入力されたメモリアドレスに関する情報を生成することを含む。この例では、情報はアドレスマッピングに関するが、ページテーブルの階層として表すことができる任意の他のデータが代替的に又は追加的に適用可能である。ステップ１２００は、例えば、アドレス情報テーブルを順序付けされた複数の階層化テーブルレベルで生成して入力されたメモリアドレスに関する情報を提供することを伴う、テーブル表現を生成することをまた含み、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブルにおける情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は、入力されたメモリアドレスの当該一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能である。
【0086】
生成プロセスは、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリ量を検出することと、検出されたメモリの量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出することとを伴うステップ１２２０を含むことができる。
【0087】
ステップ１２２０の結果は「いいえ」であってもよく、その場合、制御はステップ１２３０に移り、ページテーブルが図７のフォーマットで生成される。
【0088】
しかしながら、ステップ１２２０における答えが「はい」である場合、ステップ１２４０及び１２５０の一方又は両方を、例えば、全体構造内の異なるそれぞれのテーブル及び／又はレベルのグループに適用することができる。これらのステップの各々は、インジケータデータの使用に関連し、ステップ１２４０は図８の技術を使用し、ステップ１２５０は図１０の技術を使用する。それらは、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルにおける１つ以上の連続したテーブルエントリのセットを生成するという特徴を共通に有する。
【0089】
最後に、ステップ１２６０において、アドレス情報テーブルをメモリに記憶する。
【0090】
図１２のプロセスは、例えばブート時に、例えばＰＥ１００によって実行され得る。この点に関して、メモリ１１０と共にＰＥ１００は、入力されたメモリアドレスに関する情報を生成し、かつ入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルでアドレス情報テーブルを生成するプロセッサ回路、及びアドレス情報テーブルを記憶するメモリの例であって、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、所与のテーブルレベルにおけるアドレス情報テーブルは、順序付けされた複数のテーブルレベルにおける所与のテーブルレベルよりも前のアドレス情報テーブルにおける、より前の情報エントリに依存するベースアドレスによって選択可能であり、選択されたアドレス情報テーブルにおける、情報エントリは、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は、入力されたメモリアドレスの一部の連続するインスタンスが、連続してアドレス指定された情報を示すように定義されているオフセット要素に従って選択可能であり、プロセッサ回路は、入力されたメモリアドレスに関する情報を提供するために、順序付けされた複数の階層化テーブルレベルを記憶するために利用可能なメモリの量を検出し、検出されたメモリ量の中に、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るか否かを検出し、同じテーブルレベルにおける複数のアドレス情報テーブルのセットが、連続してアドレス指定されたメモリ領域に記憶され得るとき、連続してアドレス指定された領域を指定するベースアドレスを提供するために、より高いテーブルレベルで１つ以上の連続したテーブルエントリのセットを生成するように構成されている、例を提供する。
【0091】
図１３は、上記で説明した技術の、潜在的な組合せを含む適用例を示す概略フローチャートである。これは、順序付けされた複数の階層化テーブルレベルにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出する方法の一部を形成する。
【0092】
図８のインジケータデータは、インジケータデータ又は図１０と共に使用されてもよいし、インジケータデータ又は図１０なしで使用されてもよく、その結果、各構成は、他の構成が使用されることなく、それ自体で使用可能であることが理解されるであろう。図１３の例では、両方のタイプのインジケータデータが、例えば、共通インジケータデータフィールドなどの異なるインジケータ値として提供される。
【0093】
図１３では、ステップ１３００において特定のテーブルエントリが検出される。これは、所与のテーブルレベルにおける所与のアドレス情報テーブルについて、順序付けされた複数の階層化テーブルレベルにおける所与のレベルよりも後のテーブルレベルにおけるアドレス情報テーブル内の情報エントリを、所与のアドレス情報テーブル内の情報エントリに依存するベースアドレスと入力されたメモリアドレスの少なくとも一部に依存するオフセット要素とによって定義されるポインタであって、ポインタは、入力されたメモリアドレスの当該部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義される、ポインタによって選択することを含んでよい。
【0094】
ステップ１３１０において、インジケータデータがセットされているか否かについて検出が行われる。ここでの結果は、インジケータデータが未セットであること（パス１３１２）、インジケータデータが連続エントリのグループを示すように設定されていること（結果１３１４）、又はインジケータデータが１つ以上のレベルのスキップ又は省略を示すように設定されていること（結果１３１６）である。これは、所与のアドレス情報テーブル内の１つ以上の連続するテーブルエントリのセットが、より後のテーブルレベルで複数のアドレス情報テーブルを含む連続してアドレス指定される領域を指定するベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する例を表す。
【0095】
結果１３１２の場合、ステップ１３２０で既知のタイプのエントリがウォークキャッシュに記憶され、ステップ１３３０で次のテーブルレベルがアクセスされる。
【0096】
結果１３１４に関して、上記の図８の説明を参照して論じたタイプの１つ以上のエントリが、ステップ１３４０においてウォークキャッシュに記憶され、制御はステップ１３３０に移る。
【0097】
結果１３１６はステップ１３５０に至り、そこでエントリが、現在のテーブルエントリ及びインジケータデータの状態を示すウォークキャッシュに記憶され、ステップ１３６０で、図１０を参照して上述した技術を使用して、（次のテーブルレベルの先の）更なるテーブルレベルがアクセスされる。
【0098】
図１４は、使用され得るシミュレータ実装を示す。上記の実施形態は、当該技術をサポートする特定の処理ハードウェアを動作させる装置及び方法の点において本発明を実装するが、コンピュータプログラムの使用を通して実装される本明細書に記載の実施形態による命令実行環境を提供することも可能である。このようなコンピュータプログラムは、コンピュータプログラムがハードウェアアーキテクチャのソフトウェアベースの実装を提供する限り、シミュレータとしばしば称される。様々なシミュレータコンピュータプログラムは、エミュレータ、仮想マシン、モデル、及び動的バイナリトランスレータを含むバイナリトランスレータを含む。典型的に、シミュレータの実装形態は、シミュレータプログラム７１０をサポートするホストオペレーティングシステム７２０を任意選択で実行して、ホストプロセッサ１７３０で実行し得る。いくつかの構成では、ハードウェアと提供された命令実行環境との間に複数の層のシミュレーションがあってもよく、かつ／又は、同じホストプロセッサ上に提供された複数の異なる命令実行環境があってもよい。歴史的に、強力なプロセッサが、合理的な速度で実行されるシミュレータ実装を提供するために必要とされてきたが、そのような手法は、ある状況において、互換性又は再使用の理由から別のプロセッサにネイティブなコードを実行することが望まれるようなときに、正当化され得る。例えば、シミュレータ実装は、ホストプロセッサハードウェアによってサポートされていない追加の機能を有する命令実行環境を提供してもよく、又は典型的には異なるハードウェアアーキテクチャに関連付けられた命令実行環境を提供してもよい。シミュレーションの概要は、「Ｓｏｍｅ Ｅｆｆｉｃｉｅｎｔ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｉｍｕｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」、Ｒｏｂｅｒｔ Ｂｅｄｉｃｈｅｋ、１９９０年冬 ＵＳＥＮＩＸ Ｃｏｎｆｅｒｅｎｃｅ、５３～６３頁に記載されている。
【0099】
これまで、特定のハードウェア構成物又は機能を参照して実施形態を説明してきたが、シミュレーションされた実施形態では、適切なソフトウェア構成物又は機能によって同等の機能を提供することができる。例えば、特定の回路は、シミュレーションされた実施形態で、コンピュータプログラムロジックとして実装されてもよい。同様に、レジスタ又はキャッシュなどのメモリハードウェアは、シミュレーションされた実施形態で、ソフトウェアのデータ構造として実装されてもよい。前述の実施形態で参照されているハードウェア要素のうちの１つ以上がホストハードウェア（例えば、ホストプロセッサ１７３０）に存在する構成では、いくつかのシミュレーションされた実施形態は、適する場合、ホストハードウェアを使用してもよい。
【0100】
シミュレータプログラム１７１０は、（非一時的媒体であってもよい）コンピュータ読み取り可能な記憶媒体に記憶されてもよく、（アプリケーション、オペレーティングシステム、及びハイパーバイザを含み得る）目標コード１７００に対するプログラムインタフェース（命令実行環境）を提供する。これは、シミュレータプログラム１７１０によってモデル化されているハードウェアアーキテクチャのインタフェースと同じである。よって、上述した機能を含む、目標コード１７００のプログラム命令は、シミュレータプログラム１７１０を使用する命令実行環境内から実行されてもよく、それによって、上で論じた装置のハードウェア機能を実際には有していないホストコンピュータ１７３０が、これらの機能をエミュレートすることができる。
【0101】
図１４の構成は、それゆえ、命令実行環境を提供するようにホストデータ処理装置を制御するコンピュータプログラムであって、命令実行環境は、順序付けされた複数の階層化テーブルレベルのそれぞれにおけるアドレス情報テーブルによって提供される情報エントリのそれぞれの連鎖を参照して、入力されたメモリアドレスに関する情報を検出するアドレス処理回路を備え、アドレス処理回路は、順序付けされた複数のテーブルレベルの所与のテーブルレベルよりも前のアドレス情報テーブル内の、より前の情報エントリに依存するベースアドレスに従って、所与のテーブルレベルにおけるアドレス情報テーブルを選択するように構成されており、アドレス処理回路は、所与のテーブルレベルに適用可能な入力されたメモリアドレスの少なくとも一部に依存するオフセット要素であって、オフセット要素は入力されたメモリアドレスの部分の連続するインスタンスが連続してアドレス指定された情報エントリを示すように定義されている、オフセット要素に従って、選択されたアドレス情報テーブル内の情報エントリを選択するように構成されており、かつアドレス処理回路は、選択されたアドレス情報テーブル内の１つ以上の連続してアドレス指定された情報エントリのグループが、より後のテーブルレベルにおける複数のアドレス情報テーブルを含む、連続してアドレス指定された領域内の位置を示す少なくとも１つのベースアドレスを提供するか否かを示すようにインジケータデータがセットされているか否かを検出する検出器回路を備える、コンピュータプログラムの例を提供する。
【0102】
本出願において、「～ように構成された（ｃｏｎｆｉｇｕｒｅｄ ｔｏ．．．）」という用語は、装置の要素が、定義された動作を実施することが可能である構成を有することを意味するために使用される。この文脈において、「構成」とは、ハードウェア又はソフトウェアの構成又は相互接続の方法を意味する。例えば、装置は、定義された動作を提供する専用ハードウェアを有してもよく、又はプロセッサもしくは他の処理デバイスが、機能を実行するようにプログラムされてもよく、その場合、機能が実行されるソフトウェア又はプログラム命令、及びそのようなソフトウェア又はプログラム命令が提供される（例えば、記憶される）非一時的機械可読媒体などの提供媒体は、本開示の実施形態を表すと考えられる。「ように構成された」は、装置要素が、定義された動作を提供するために何らかの変更がなされる必要があることを意味しない。
【0103】
本技術の例示的な実施形態が添付の図面を参照して本明細書で詳細に説明されてきたが、本技術はそれらの正確な実施形態に限定されず、添付の特許請求の範囲によって定義される技術の範囲及び精神から逸脱することなく、当業者によって様々な変更、追加、及び修正を行うことができることを理解されたい。例えば、従属請求項の特徴の様々な組み合わせは、本技術の範囲から逸脱することなく、独立請求項の特徴によって作製され得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【国際調査報告】