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特表2023-527258タイミングイベント検出器、超小型電子回路、及びタイミングイベント検出方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-06-28
(54)【発明の名称】タイミングイベント検出器、超小型電子回路、及びタイミングイベント検出方法
(51)【国際特許分類】
   H03K 5/1534 20060101AFI20230621BHJP
   H03K 5/26 20060101ALI20230621BHJP
   H03K 3/02 20060101ALI20230621BHJP
【FI】
H03K5/1534
H03K5/26 P
H03K3/02 D
【審査請求】有
【予備審査請求】有
(21)【出願番号】P 2022550116
(86)(22)【出願日】2020-02-20
(85)【翻訳文提出日】2022-10-19
(86)【国際出願番号】 FI2020050108
(87)【国際公開番号】W WO2021165565
(87)【国際公開日】2021-08-26
(81)【指定国・地域】
(71)【出願人】
【識別番号】517222546
【氏名又は名称】ミニマ プロセッサー オイ
(74)【代理人】
【識別番号】100120891
【弁理士】
【氏名又は名称】林 一好
(74)【代理人】
【識別番号】100165157
【弁理士】
【氏名又は名称】芝 哲央
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100126000
【弁理士】
【氏名又は名称】岩池 満
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】トゥルンクイスト マシュー
(72)【発明者】
【氏名】コスキネン ラウリ
(72)【発明者】
【氏名】エシャウジエ ルディ
【テーマコード(参考)】
5J039
5J300
【Fターム(参考)】
5J039AB03
5J039JJ07
5J039JJ13
5J039KK09
5J039KK11
5J039KK20
5J039MM04
5J039MM11
5J300AA03
5J300AA05
5J300BB04
5J300DD06
5J300DD07
5J300DD14
(57)【要約】
超小型電子回路において、デジタル値(D)は、レジスタ回路101に一時的に記憶される。トリガー信号(CKP)により定義された許容時間制限に関して、デジタル値(D)の対応する瞬間値は、瞬間値(A)とその補数値(B)を含む微分形式で記憶される。タイミングイベント検出ウィンドウ中に、記憶された瞬間値(A)がデジタル値(D)の一方向における変化の観測に応答してのみトグルされ、記憶されたその補数値(B)がデジタル値(D)の反対方向における変化の観測に応答してのみトグルされるように、記憶された瞬間値(A)又は記憶されたその補数値(B)のいずれかはトグルされる。記憶された瞬間値(A)は、記憶されたその補数値(B)と比較され、タイミングイベント観測信号(TEO)は、記憶された瞬間値(A)及び記憶されたその補数値(B)が等しくなることを示す前記比較に応答して出力105される。
【選択図】図1
【特許請求の範囲】
【請求項1】
タイミングイベント観測信号(TEO)を、トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するタイミングイベント検出回路(102)であり、
-前記デジタル値(D)を受信するように構成されたデータ入力端(103)と、
-前記トリガー信号(CKP)を受信するように構成されたクロック信号入力端(104)と、
-前記タイミングイベント観測信号(TEO)を出力するように構成されたタイミングイベント観測出力端(105)と、を含む、タイミングイベント検出回路(102)であって、
-前記タイミングイベント検出回路(102)は、前記許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、前記瞬間値(A)及びその補数値(B)を含む微分形式で記憶するように構成され、
-前記タイミングイベント検出回路(102)は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の各々が、前記デジタル値(D)のそれぞれの一方向における変化の観測に応答してのみトグルされるように、前記デジタル値(D)の観測された変化に応答して、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の1つをトグルするように構成され、
-前記タイミングイベント検出回路(102)は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)を記憶されたその補数値(B)と比較し、記憶された前記瞬間値(A)と記憶されたその補数値(B)とが等しくなることを示す前記比較に応答して、前記タイミングイベント観測信号(TEO)を出力するように構成される、
ことを特徴とする、タイミングイベント検出回路(102)。
【請求項2】
タイミングイベント観測信号(TEO)を、トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するタイミングイベント検出回路(202)であり、
-前記デジタル値(D)を受信するように構成されたデータ入力端(103)と、
-前記トリガー信号(CKP)を受信するように構成されたクロック信号入力端(104)と、
-前記タイミングイベント観測信号(TEO)を出力するように構成されたタイミングイベント観測出力端(105)と、を含む、タイミングイベント検出回路(102)であって、
-前記タイミングイベント検出回路(202)は、前記許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、前記瞬間値の2つのコピー(A、B)を含む並列二重形式で記憶するように構成され、
-前記タイミングイベント検出回路(202)は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、第1のコピー(A)がデジタル値(D)の一方向における変化の観測に応答してのみトグルされ、第2のコピー(B)がデジタル値(D)の反対方向における変化の観測に応答してのみトグルされるように、前記デジタル値(D)の観測された変化に応答して、記憶された前記瞬間値のコピー(A、B)の1つをトグルするように構成され、
-前記タイミングイベント検出回路(202)は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値のコピー(A、B)を比較し、記憶された前記瞬間値のコピー(A、B)が等しくなくなることを示す前記比較に応答して、前記タイミングイベント観測信号(TEO)を出力するように構成される、
ことを特徴とする、タイミングイベント検出回路(202)。
【請求項3】
第1の一方向ラッチ回路(107、207)及び第2の一方向ラッチ回路(108、208)を含み、前記第1の一方向ラッチ回路(107、207)及び前記第2の一方向ラッチ回路(108、208)の各々は、前記データ入力端(103)に結合されたそれぞれのラッチデータ入力端と、それぞれの出力端と、前記クロック信号入力端(104)に結合されたそれぞれのラッチクロック入力端とを有し、一方向ラッチ回路は、
-前記トリガー信号(CKP)のイネーブルパルスの開始時にその入力データを記憶し、
-その入力データ(D、~D)の値が前記トリガー信号(CKP)の前記イネーブルパルス中に所定の方向に変化する場合にのみ、その出力をトグルする、
ように構成される回路要素である、請求項1又は2のいずれか1項に記載のタイミングイベント検出回路(102、202)。
【請求項4】
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の両方は、前記対応する入力データ(D、~D)の値が前記一方向ラッチ回路の両方に対して同じである方向に変化する場合にのみ、それらの出力をトグルするように構成され、
-前記タイミングイベント検出回路(102)は、前記データ入力端(103)と前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)のうちの1つとの間に、前記デジタル値の対応する瞬間値を、一方の一方向ラッチ回路(107)における前記瞬間値(A)及び他方の一方向ラッチ回路(108)における前記補数値(B)を含む前記微分形式で記憶するインバータ(106)を含む、
請求項1に従属するときの請求項3に記載のタイミングイベント検出回路(102)。
【請求項5】
前記デジタル値(D)の対応する瞬間値を、前記瞬間値(A)及びその補数値(B)を含む微分形式で記憶することは、電圧モードCMOS論理で実装される、請求項1~4のいずれか1項に記載のタイミングイベント検出回路(102、202)。
【請求項6】
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の各々は、それぞれ、第1のトランジスタ(M1、M11)、第2のトランジスタ(M2、M12)、第4のトランジスタ(M4、M14)、第5のトランジスタ(M5、M15)、第6のトランジスタ(M6、M16)、第7のトランジスタ(M7、M17)及び第8のトランジスタ(M8、M18)を含み、前記第1のトランジスタ(M1、M11)、前記第4のトランジスタ(M4、M14)、前記第5のトランジスタ(M5、M15)及び前記第7のトランジスタ(M7、M17)は、PMOSトランジスタであり、前記第2のトランジスタ(M2、M12)、前記第6のトランジスタ(M6、M16)及び前記第8のトランジスタ(M8、M18)は、NMOSトランジスタであり、
-前記タイミングイベント検出回路は、上側電圧レール(VDD)と、下側電圧レール(VSS)と、そのソースが前記下側電圧レール(VSS)に結合され、そのゲートが前記クロック信号入力端に結合されたNMOSタイプのイネーブラートランジスタ(M3)とを含み、
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の各々において、
-前記第1のトランジスタ(M1、M11)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第1のトランジスタ(M1、M11)のドレインは、前記第4のトランジスタ(M4、M14)のソースに結合され、
-前記第4のトランジスタ(M4、M14)のドレインは、前記第2のトランジスタ(M2、M12)のドレインに結合され、
-前記第2のトランジスタ(M2、M12)のソースは、前記イネーブラートランジスタ(M3)のドレインに結合され、
-前記第1のトランジスタ(M1、M11)のゲート及び前記第2のトランジスタ(M2、M12)のゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチデータ入力端を構成し、
-前記第5のトランジスタ(M5、M15)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第5のトランジスタ(M5、M15)のドレインは、前記第6のトランジスタ(M6、M16)のドレインに結合され、
-前記第6のトランジスタ(M6、M16)のソースは、前記イネーブラートランジスタ(M3)のドレインに結合され、
-前記第5のトランジスタ(M5、M15)のゲート及び第3のトランジスタ(M3、M13)のゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチクロック入力端を構成し、
-前記第4のトランジスタ(M4、M14)のゲート及び前記第6のトランジスタ(M6、M16)のゲートは、互いに結合され、
-前記第7のトランジスタ(M7、M17)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第7のトランジスタ(M7、M17)のドレインは、前記第8のトランジスタ(M8、M18)のドレインに結合され、
-前記第8のトランジスタ(M8、M18)のソースは、前記下側電圧レール(VSS)に結合され、
-前記第7のトランジスタ(M7、M17)のゲート及び前記第8のトランジスタ(M8、M18)のゲートは、互いに結合され、
-前記第7のトランジスタ(M7、M17)のドレインと前記第8のトランジスタ(M8、M18)のドレインとの間の点は、前記第4のトランジスタ(M4、M14)のゲート及び前記第6のトランジスタ(M6、M16)のゲートに結合され、
-それぞれの前記一方向ラッチ回路の出力端は、前記第7のトランジスタ(M7、M17)のゲート及び前記第8のトランジスタ(M8、M18)のゲート、前記第5のトランジスタ(M5、M15)のドレイン及び前記第4のトランジスタ(M4、M14)のドレイン、ならびに前記第6のトランジスタ(M6、M16)のドレイン及び前記第2のトランジスタ(M2、M12)のドレインの結合により構成される、請求項5に記載のタイミングイベント検出回路。
【請求項7】
制御信号入力端(110)を含み、
-前記トリガー信号(CKP)の各パルスサイクル中の所定の瞬間で前記タイミングイベント観測信号(TEO)をリセットすることにより、前記制御信号入力端(110)における第1の制御信号値に応答し、
-第2の制御信号値が前記制御信号入力端(110)に現れる期間に、前記タイミングイベント観測信号(TEO)を維持することにより、前記制御信号入力端(110)における前記第2の制御信号値に応答する、
ように構成される、請求項1~6のいずれか1項に記載のタイミングイベント検出回路。
【請求項8】
検出ウィンドウの終端で記憶された前記値(A、B)を固定デフォルト値にリセットするように構成され、検出ウィンドウの前記終端は、前記トリガー信号(CKP)に関して定義され、前記許容時間制限の後に行われる、請求項1~7のいずれか1項に記載のタイミングイベント検出回路。
【請求項9】
-論理ユニット及びレジスタ回路(101)を含む処理パスであり、前記レジスタ回路(101)は、トリガー信号(CKP)に同期して前記論理ユニットの出力値(D)を一時的に記憶するように構成される、処理パスを含む超小型電子回路であって、
前記超小型電子回路は、請求項1~8のいずれか1項に記載の少なくとも1つのタイミングイベント検出回路(102、202)を含み、前記タイミングイベント検出回路(102、202)は、前記レジスタ回路(101)の1つに関連付けられ、タイミングイベント観測信号(TEO)を、前記トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、前記関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するように構成される、
ことを特徴とする、超小型電子回路。
【請求項10】
超小型電子回路を動作させる方法であって、
-トリガー信号(CKP)に同期してデジタル値(D)をレジスタ回路(101)に一時的に記憶することと、
-前記トリガー信号(CKP)により定義された許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、前記瞬間値(A)及びその補数値(B)を含む微分形式で記憶する(902、903)ことと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の各々が、前記デジタル値(D)のそれぞれの一方向における変化の観測(904、905)に応答してのみトグルされるように、記憶された前記瞬間値(A)又は記憶されたその補数値(B)のいずれかをトグルする(906、907)ことと、
-前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)を記憶されたその補数値(B)と比較する(908)ことと、
-記憶された前記瞬間値(A)と記憶されたその補数値(B)とが等しくなることを示す前記比較に応答して、タイミングイベント観測信号(TEO)を出力する(909)ことと、
を含む、方法。
【請求項11】
超小型電子回路を動作させる方法であって、
-トリガー信号(CKP)に同期してデジタル値(D)をレジスタ回路(101)に一時的に記憶することと、
-前記トリガー信号(CKP)により定義された許容時間制限に関して、前記デジタル値の対応する瞬間値を、2つのコピー(A、B)に記憶する(1002、1003)ことと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、各コピーが前記デジタル値のそれぞれの一方向における変化の観測(1004、1005)に応答してのみトグルされるように、前記2つのコピー(A、B)のいずれかをトグルする(906、907)ことと、
-前記タイミングイベント検出ウィンドウ中に、前記2つのコピー(A、B)を比較する(1008)ことと、
-記憶された前記瞬間値(A)と記憶されたその補数値(B)とが異なることを示す前記比較に応答して、タイミングイベント観測信号(TEO)を出力する(909)ことと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、タイミングイベントを検出する内部監視器を含む超小型電子回路の技術に関する。特に、本発明は、タイミングイベント検出回路の有利な回路要素レベルの実装に関する。
【背景技術】
【0002】
超小型電子回路における時間借用(time borrowing)とは、回路要素が後続きの段階から時間を一時的に借用できることを意味し、すなわち、同じ処理パスでの後続きの回路要素が処理中のデータを破損することなく、デジタル値を扱うことができる場合、回路要素がデジタル値を予期よりも遅く変化させることを意味する。時間借用は、例えば、AVS(Advanced Voltage Scaling)(高度な電圧スケーリング)と組み合わせられてもよく、それにより、時間借用の発生をタイミングイベントとして検出し、検出されたタイミングイベントの数が増加すると、動作電圧が増加し、その逆も同様である。検出されたタイミングイベントの数は、また、他の補償動作をトリガーし、典型的に、クロック周波数などの回路の他の動作パラメータの値の変化を促進するか、又はクロック波形を一時的に変化させることができる。
【0003】
超小型電子回路の処理パスは、論理ユニットとレジスタ回路を通過することにより、レジスタ回路は、トリガー信号の立ち上がりエッジ又は立ち下がりエッジ(レジスタ回路がフリップ・フロップである場合)又はトリガー信号の高レベル又は低レベル(レジスタ回路がラッチである場合)で、前の論理ユニットの出力値を記憶する。トリガー信号のトリガーエッジ又はその他の制御イベントは、許容時間制限を定義し、この許容時間制限の前に、デジタル値がレジスタ回路のデータ入力端に現れてこそ、適切に記憶できる。許容時間制限は、必ずしもトリガーエッジの正確な瞬間ではないが、電圧レベルを変化できる有限速度などの物理的影響により、許容時間制限との何らかの関係で定義される。論理ユニットは、組み合わせ論理の要素と呼ばれてもよい。
【0004】
監視回路は、タイミングイベントを検出するために使用される。代わりに、タイミングイベント検出回路と呼ばれてもよいが、監視回路という用語は短いため、より実用的である。監視回路は、典型的に、レジスタ回路に追加されるか又は関連付けられ、タイミングイベント観測(TEO)信号を、上記許容時間制限よりも遅く行われた入力デジタル値の変化に対する応答として生成するように構成された回路要素又は機能である。実際の監視回路に加えて、超小型電子回路は、監視回路からのTEO信号を収集し、処理し、分析するORツリー及び/又は他の構造を含む必要がある。監視回路は、デジタル位相ロックループ内のエッジ検出器などの、他の用途のスタンドアロン装置として使用されてもよい。
【0005】
監視回路の主な欠点は、回路面積及び動作電力を消費することである。多くの既知の監視回路の実装には、性能に関する妥協も伴う。
【0006】
テスト容易性の要件のため、超小型電子回路の設計作業は更に複雑になる。DFT(Designed For Testability, or Design-For-Test)(テスト容易化設計又はテスト用設計)の概念は、超小型電子回路をテストするための特定の手順を定義する事実上の業界標準となっている。一例として、超小型電子回路に含まれるレジスタ回路を、本質的に、一連のデジタル値が一端から入力され、他端から読み取られ得るシフトレジスタとして動作する長いチェーンに選択的に結合できるはずである。このようなレジスタ回路のチェーンに既知のテストパターンを渡し、出力端でテストパターンの形式をチェックすると、チェーンにおける全てのレジスタ回路が要望どおりにそれらの状態を変化させるかどうか、又はある特定の値でスタックするレジスタ回路があるかどうか(縮退故障のテスト)が分かる。実速度故障テストは、低いクロック速度でテストパターンをゆっくりと入力し、次に、1つ以上のクロックパルスを最高動作速度で与えて、テストパターンがクロックパルスと同じ数のステップだけ機能論理速度でチェーンにおいて進むようにし、最後に、再び低いクロック速度でテストパターンをクロックアウトする。実速度テストは、意図よりも遅いレジスタ回路に関する情報を与えることができる。監視回路と時間借用能力が含まれる場合、これらもテスト可能でなければならない。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、タイミングイベント検出器、超小型電子回路、及び限られたシリコン面積しか必要とせず、限られた量の電力しか消費しないと同時に、タイミングイベントに対する監視を可能にする超小型電子回路を動作させる方法を提供することを目的とする。非常に低い動作電圧レベルでも信頼性の高い方法でタイミングイベントの検出を可能にすることを更なる目的とする。タイミングイベントの監視をDFTの標準的方法に準拠させることを更に別の目的とする。
【課題を解決するための手段】
【0008】
本発明の目的は、並列の一方向ラッチに基づく監視装置を使用し、そのようなラッチの出力を比較して、そのような比較の結果を外部制御信号で選択的に凍結できる比較器を監視装置に備えさせることにより達成される。
【0009】
第1の態様において、タイミングイベント観測信号(timing event observation signal)を、トリガー信号により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路の入力端におけるデジタル値の変化に対する応答として生成するタイミングイベント検出回路(timing event detector circuit)を提供する。前記タイミングイベント検出回路は、前記デジタル値を受信するように構成されたデータ入力端と、前記トリガー信号を受信するように構成されたクロック信号入力端と、前記タイミングイベント観測信号を出力するように構成されたタイミングイベント観測出力端と、を含む。前記タイミングイベント検出回路は、前記許容時間制限に関して、前記デジタル値の対応する瞬間値を、前記瞬間値及びその補数値を含む微分形式で記憶するように構成される。前記タイミングイベント検出回路は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値又は記憶されたその補数値の各々が、前記デジタル値のそれぞれの一方向における変化の観測に応答してのみトグルされるように、前記デジタル値の観測された変化に応答して、記憶された前記瞬間値又は記憶されたその補数値の1つをトグルするように構成される。前記タイミングイベント検出回路は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値を記憶されたその補数値と比較し、記憶された前記瞬間値と記憶されたその補数値とが等しくなることを示す前記比較に応答して、前記タイミングイベント観測信号を出力するように構成される。
【0010】
第2の態様において、タイミングイベント観測信号を、トリガー信号により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路の入力端におけるデジタル値の変化に対する応答として生成するタイミングイベント検出回路を提供する。前記タイミングイベント検出回路は、前記デジタル値を受信するように構成されたデータ入力端と、前記トリガー信号を受信するように構成されたクロック信号入力端と、前記タイミングイベント観測信号を出力するように構成されたタイミングイベント観測出力端と、を含む。前記タイミングイベント検出回路は、前記許容時間制限に関して、前記デジタル値の対応する瞬間値を、前記瞬間値の2つのコピーを含む並列二重形式(parallel double form)で記憶するように構成される。前記タイミングイベント検出回路は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、第1のコピーが前記デジタル値の一方向における変化の観測に応答してのみトグルされ、第2のコピーが前記デジタル値の反対方向における変化の観測に応答してのみトグルされるように、前記デジタル値の観測された変化に応答して、記憶された前記瞬間値のコピーの1つをトグルするように構成される。前記タイミングイベント検出回路は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値のコピーを比較し、記憶された前記瞬間値のコピーが等しくなくなることを示す前記比較に応答して、前記タイミングイベント観測信号を出力するように構成される。
【0011】
一実施形態において、前記タイミングイベント検出回路は、各々が前記データ入力端に結合されたそれぞれのラッチデータ入力端と、それぞれの出力端と、前記クロック信号入力端に結合されたそれぞれのラッチクロック入力端とを有する第1の一方向ラッチ回路及び第2の一方向ラッチ回路を含む。この種の一方向ラッチ回路は、前記トリガー信号のイネーブルパルスの開始時にその入力データを記憶し、その入力データの値が前記トリガー信号の前記イネーブルパルス中に所定の方向に変化する場合にのみ、その出力をトグルするように構成された回路要素である。これは、限られた数のトランジスタのみで特に簡単な実装を提供できるという利点を伴う。
【0012】
一実施形態において、前記第1の一方向ラッチ回路及び前記第2の一方向ラッチ回路の両方は、前記対応する入力データの値が前記一方向ラッチ回路の両方に対して同じである方向に変化する場合にのみ、それらの出力をトグルするように構成され、前記タイミングイベント検出回路は、前記データ入力端と前記第1の一方向ラッチ回路及び前記第2の一方向ラッチ回路のうちの1つとの間に、前記デジタル値の対応する瞬間値を、一方の一方向ラッチ回路における前記瞬間値及び他方の一方向ラッチ回路における前記補数値を含む前記微分形式で記憶するインバータを含む。これは、全く同様の回路要素を前記2つの一方向ラッチ回路の両方として使用して、設計を簡略化できるという利点を伴う。
【0013】
一実施形態において、前記デジタル値の対応する瞬間値を、前記瞬間値及びその補数値を含む微分形式で記憶することは、電圧モードCMOS論理で実装される。これは、フローティングノード及びその他の電流モード論理の欠点が回避されるという利点を伴う。
【0014】
一実施形態において、
-前記第1の一方向ラッチ回路及び前記第2の一方向ラッチ回路の各々は、それぞれ、第1のトランジスタ、第2のトランジスタ、第4のトランジスタ、第5のトランジスタ、第6のトランジスタ、第7のトランジスタ及び第8のトランジスタを含み、前記第1のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタ及び前記第7のトランジスタは、PMOSトランジスタであり、前記第2のトランジスタ、前記第6のトランジスタ及び前記第8のトランジスタは、NMOSトランジスタであり、
-前記タイミングイベント検出回路は、上側電圧レール(upper voltage rail)と、下側電圧レール(lower voltage rail)と、そのソースが前記下側電圧レールに結合され、そのゲートが前記クロック信号入力端に結合されたNMOSタイプのイネーブラートランジスタとを含み、
-前記第1の一方向ラッチ回路及び前記第2の一方向ラッチ回路の各々において、
-前記第1のトランジスタのソースは、前記上側電圧レールに結合され、
-前記第1のトランジスタのドレインは、前記第4のトランジスタのソースに結合され、
-前記第4のトランジスタのドレインは、前記第2のトランジスタのドレインに結合され、
-前記第2のトランジスタのソースは、前記イネーブラートランジスタのドレインに結合され、
-前記第1のトランジスタのゲート及び前記第2のトランジスタのゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチデータ入力端を構成し、
-前記第5のトランジスタのソースは、前記上側電圧レールに結合され、
-前記第5のトランジスタのドレインは、前記第6のトランジスタのドレインに結合され、
-前記第6のトランジスタのソースは、前記イネーブラートランジスタのドレインに結合され、
-前記第5のトランジスタのゲート及び第3のトランジスタのゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチクロック入力端を構成し、
-前記第4のトランジスタのゲート及び前記第6のトランジスタのゲートは、互いに結合され、
-前記第7のトランジスタのソースは、前記上側電圧レールに結合され、
-前記第7のトランジスタのドレインは、前記第8のトランジスタのドレインに結合され、
-前記第8のトランジスタのソースは、前記下側電圧レールに結合され、
-前記第7のトランジスタのゲート及び前記第8のトランジスタのゲートは、互いに結合され、
-前記第7のトランジスタのドレインと前記第8のトランジスタのドレインとの間の点は、前記第4のトランジスタのゲート及び前記第6のトランジスタのゲートに結合され、
-それぞれの前記一方向ラッチ回路の出力端は、前記第7のトランジスタのゲート及び前記第8のトランジスタのゲート、前記第5のトランジスタのドレイン及び前記第4のトランジスタのドレイン、ならびに前記第6のトランジスタのドレイン及び前記第2のトランジスタのドレインの結合により構成される。
【0015】
これは、前記タイミングイベント検出回路が比較的少数のトランジスタで実装され、シリコン面積を節約し、消費電力を下げることができるという利点を伴う。
【0016】
一実施形態において、前記タイミングイベント検出回路は、制御信号入力端を含み、前記トリガー信号の各パルスサイクル中の所定の瞬間で前記タイミングイベント観測信号をリセットすることにより、前記制御信号入力端における第1の制御信号値に応答し、第2の制御信号値が前記制御信号入力端に現れる期間に、前記タイミングイベント観測信号を維持することにより、前記制御信号入力端における前記第2の制御信号値に応答するように構成される。これは、前記タイミングイベント検出回路をDFTに準拠させることができるという利点を伴う。
【0017】
一実施形態において、前記タイミングイベント検出回路は、検出ウィンドウの終端で記憶された前記値を固定デフォルト値にリセットするように構成され、前記検出ウィンドウの終端は、前記トリガー信号に関して定義され、前記許容時間制限の後に行われる。これは、タイミングイベントが発生する可能性がある各瞬間に監視サイクルを容易に再開始できるという利点を伴う。
【0018】
第3の態様において、論理ユニット及びレジスタ回路を含む処理パスであって、前記レジスタ回路は、トリガー信号に同期して前記論理ユニットの出力値を一時的に記憶するように構成される、処理パスを含む超小型電子回路を提供する。前記超小型電子回路は、上記種類の少なくとも1つのタイミングイベント検出回路を含み、前記タイミングイベント検出回路は、前記レジスタ回路の1つに関連付けられ、タイミングイベント観測信号を、前記トリガー信号により定義された許容時間制限よりも遅く行われた、前記関連付けられたレジスタ回路の入力端におけるデジタル値の変化に対する応答として生成するように構成される。
【0019】
第4の態様において、超小型電子回路を動作させる方法を提供する。前記方法は、
-トリガー信号に同期してデジタル値をレジスタ回路に一時的に記憶することと、
-前記トリガー信号により定義された許容時間制限に関して、前記デジタル値の対応する瞬間値を、前記瞬間値及びその補数値を含む微分形式で記憶することと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値又は記憶されたその補数値の各々が、前記デジタル値のそれぞれの一方向における変化の観測に応答してのみトグルされるように、記憶された前記瞬間値又は記憶されたその補数値のいずれかをトグルすることと、
-前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値を記憶されたその補数値と比較することと、
-記憶された前記瞬間値と記憶されたその補数値とが等しくなることを示す前記比較に応答して、タイミングイベント観測信号を出力することとを含む。
【0020】
第5の態様において、超小型電子回路を動作させる方法を提供する。前記方法は、
-トリガー信号に同期してデジタル値をレジスタ回路に一時的に記憶することと、
-前記トリガー信号により定義された許容時間制限に関して、前記デジタル値の対応する瞬間値を、2つのコピーに記憶することと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、各コピーが前記デジタル値のそれぞれの一方向における変化の観測に応答してのみトグルされるように、前記2つのコピーのいずれかをトグルすることと、
-前記タイミングイベント検出ウィンドウ中に、前記2つのコピーを比較することと、
-前記2つのコピーが異なることを示す前記比較に応答して、タイミングイベント観測信号を出力することと、を含む。
【0021】
本発明の更なる理解を提供し、本明細書の一部を構成するために含まれる添付の図面は、本発明の実施形態を示し、説明と共に本発明の原理を説明するのに役立つ。
【図面の簡単な説明】
【0022】
図1図1は、レジスタ回路に関連付けられた監視回路を示す。
図2図2は、レジスタ回路に関連付けられた監視回路を示す。
図3図3は、例示的な監視回路の論理ゲートレベルの実装を示す。
図4図4は、監視回路の状態図を示す。
図5図5は、監視回路における信号のタイミング図を示す。
図6図6は、監視回路における信号のタイミング図を示す。
図7図7は、監視回路のトランジスタレベルの実装を示す。
図8図8は、監視回路の従来技術の実装を示す。
図9図9は、方法を示す。
図10図10は、方法を示す。
【発明を実施するための形態】
【0023】
以下、超小型電子回路(microelectronic circuit)と、それらの設計及び動作のための方法について説明する。典型的な超小型電子回路は、複数の処理パス(processing path)に配置された複数の論理ユニット(logic unit)及びレジスタ回路(register circuit)を含む。処理パスは、デジタルデータが通過する一連の回路要素であり、デジタルデータが論理ユニットで処理され、上記処理パスでの連続する論理ユニットの間に位置したレジスタ回路に一時的に記憶される。超小型電子回路が実行するソフトウェアは、任意の所与の時間にどの処理パスをどのように使用するかを定義する。
【0024】
図1は、レジスタ回路101及び関連付けられた監視回路(monitor circuit)102を示す。レジスタ回路101のデータ入力端は、文字Dでマークされ、レジスタ回路101のデータ出力端は、文字Qでマークされる。レジスタ回路101及びそれに関連付けられた監視回路102は、超小型電子回路における処理パスの一部であってもよく、それにより処理パスでの前の要素がデータ入力端Dに現れるデジタル値を生成し、処理パスでの後続きの要素がデータ出力端Qに現れるデジタル値を受信する。レジスタ回路101におけるデータの一時的記憶は、略してクロック信号と呼ばれてもよいクロックパルス信号CKPに同期して行われる。クロック信号は、データの一時的記憶をトリガーすると言えるため、トリガー信号と呼ばれてもよい。監視回路102は、代替的にタイミングイベント検出回路(timing event detector circuit)と呼ばれてもよい。
【0025】
超小型電子回路の正確な動作を保証するために、レジスタ回路101に一時的に記憶されるデジタル値のあらゆる変化は、クロック信号CKPにより定義された(又は、より一般的には、適切なトリガー信号により定義された)それぞれの許容時間制限(allowable time limit)の前に行われなければならない。例えば、クロック信号CKPの立ち上がり及び/又は立ち下がりエッジを許容時間制限として考えることが一般的であるが、例えば、半導体スイッチが非導電状態から導電状態に、又はその逆に変化するのにかかる有限時間のため、実際の許容時間制限がそのようなエッジと正確に一致しない可能性がある。この説明の目的のために、トリガー信号の形式と許容時間制限の発生との間に既知の関係が存在すると仮定するには十分である。
【0026】
監視回路102の目的は、タイミングイベント観測信号(timing event observation signal)TEOを、トリガー信号(クロック信号)CKPにより定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路101の入力端Dにおけるデジタル値の変化に対する応答として生成するである。この目的のために、監視回路102は、デジタル値Dを受信するように構成されたデータ入力端103と、トリガー信号CKPを受信するように構成されたクロック信号入力端104と、タイミングイベント観測信号TEOを出力するように構成されたタイミングイベント観測出力端105とを含む。
【0027】
監視回路102は、許容時間制限に関して、デジタル値Dの対応する瞬間値を微分形式(differential form)で記憶するように構成される。これは、監視回路102が、デジタル値Dの瞬間値及びその補数値の両方を記憶するように構成されることを意味する。監視回路102の側で、実際の瞬間値は、Dとしてマークされ、補数値は、~D(波形符号D)としてマークされる。補数値~Dを生成するために、図1の監視回路102は、データ入力端103に結合されたインバータ106を含むように概略的に示される。
【0028】
データ値D及びその補数値~Dを一時的に記憶するために使用される2つの並列の回路要素107及び108は、図1において、一方向ラッチ回路(unidirectional latch circuit)と呼ばれる。この説明の目的のために、一方向ラッチ回路は、トリガー信号のイネーブルパルス(enabling pulse)の開始時にその入力データを記憶し、トリガー信号のイネーブルパルス中にその入力データの値が所定の方向に変化する場合にのみ、その出力をトグルする(toggle)ように構成された回路要素である。一方向ラッチ回路107と108からの出力信号は、それぞれAとBとしてマークされる。簡単にするために、ここで、AとBは、直接的に、それぞれの一方向ラッチ回路107と108に最後に記憶されたデジタル値であると仮定してもよい。
【0029】
図1の例示的な実施形態において、クロック信号CKPは、一方向ラッチ回路107及び108の両方に対するトリガー信号として作用する。一例として、上記種類のイネーブルパルスがクロック信号CKPのアクティブパルスである(すなわちCKP=1)と仮定する。更に、一方向ラッチ回路107及び108がそれらの入力データの0->1(「0->1」は、「0から1」を表す。)の変化にのみ応答し、すなわち、それらが立ち上がり方向に一方向であると仮定する。デジタル値Dがクロック信号CKPの立ち上がりエッジで0である場合、第1の一方向ラッチ回路107は、D=0を記憶し、第2の一方向ラッチ回路108は、~D=1を記憶する。記憶された値は、それらの出力端で可視になり、すなわち、A=0及びB=1である。現在、クロック信号CKPが高いままである間にデジタル値Dが0から1に変化すると、上側の一方向ラッチ回路107は、その入力データの0->1の変化を検出するため、その記憶された値をトグルする。反対に、下側の一方向ラッチ回路108は、その入力データの1->0の変化を検出するため、その記憶された値をトグルしない。その結果、クロック信号CKPのイネーブルパルス中に発生したデジタル値Dの0->1の変化の後、一方向ラッチ回路107及び108の出力端は、A=1及びB=1である。
【0030】
別の例として、デジタル値Dがクロック信号CKPの立ち上がりエッジで1であり、アクティブクロックパルス中に0に立ち下がると仮定する以外、上記他の全ての仮定を維持することができる。したがって、第1の一方向ラッチ回路107は、最初にD=1を記憶し、第2の一方向ラッチ回路108は、~D=0を記憶した。記憶された値は、それらの出力端で再び可視になり、すなわち、A=1及びB=0である。クロック信号CKPが高いままである間にデジタル値Dが1から0に変化すると、上側の一方向ラッチ回路107は、その入力データの1->0の変化を検出するため、その記憶された値をトグルしない。下側の一方向ラッチ回路108は、その入力データの0->1の変化を検出するため、その記憶された値をトグルする。その結果、クロック信号CKPのイネーブルパルス中に発生したデジタル値Dの1->0の変化の後、一方向ラッチ回路107及び108の出力端は、再びA=1及びB=1である。
【0031】
上記を総合すると、監視回路102は、許容時間制限に続くタイミングイベント検出ウィンドウ中に、デジタル値Dの観測された変化に応答して、記憶された瞬間値又は記憶されたその補数値の1つをトグルするように構成されると言える。上記トグルは、条件付きのものであり、タイミングイベント検出ウィンドウ中に、記憶された瞬間値又は記憶されたその補数値の各々が、デジタル値Dのそれぞれの一方向における変化の観測に応答してのみトグルされ、すなわち、記憶された値の一方が、デジタル値Dが第1の方向に変化する場合にトグルされ、記憶された値の他方が、デジタル値が第2の反対方向に変化する場合にトグルされる。
【0032】
監視回路における比較器109は、タイミングイベント検出ウィンドウ中に、記憶された瞬間値を記憶されたその補数値と比較する能力を表す。以上で説明したように、タイミングイベント検出ウィンドウ中にデジタル値Dの対応する変化があると、瞬間値とその補数値の1つは、タイミングイベント検出ウィンドウ中にトグルされ得る。出力TEOは、比較器109からのものであり、比較器109は、記憶された瞬間値と記憶されたその補数値が等しくなることを示す比較に応答して、タイミングイベント観測信号を生成する。
【0033】
監視回路102の動作は、一方向ラッチ回路107及び108がそれらの入力データの1->0の変化にのみ応答し、すなわち、それらが立ち下がり方向に一方向である別の例においても本質的に同じラインに従う。この場合、デジタル値Dがクロック信号CKPの立ち上がりエッジで0である場合、第1の一方向ラッチ回路107は、再びD=0を記憶し、第2の一方向ラッチ回路108は、~D=1を記憶するため、最初にA=0であり、B=1である。現在、クロック信号CKPが高いままである間にデジタル値Dが0から1に変化すると、上側の一方向ラッチ回路107は、その入力データの0->1の変化を検出するため、その記憶された値をトグルしない。反対に、下側の一方向ラッチ回路108は、その入力データの1->0の変化を検出するため、その記憶された値をトグルする。その結果、クロック信号CKPのイネーブルパルス中に発生したデジタル値Dの0->1の変化の後、一方向ラッチ回路107及び108の出力端は、A=0及びB=0である。タイミングイベント検出ウィンドウ中に、デジタル値Dがクロック信号CKPの立ち上がりエッジで1であり、次に0に変化した場合、どのように同じ結果を達成するかを簡単に示す。
【0034】
図2は、図1と多くの特徴を共有する別の例を示す。しかしながら、一方向ラッチ回路207及び208は、それらの入力データの異なる方向における変化に応答するため、第2の一方向ラッチ回路208での波形符号(~)の使用は省略される。データ入力端103と一方向ラッチ回路207及び208のいずれかの入力端との間にインバータは存在しない。したがって、図2の監視回路202は、許容時間制限に関して、デジタル値Dの対応する瞬間値を、瞬間値の2つのコピーを含む並列二重形式で記憶するように構成され、一方のコピーが第1の一方向ラッチ回路207にあり、他方のコピーが第2の一方向ラッチ回路208にある。
【0035】
一方向ラッチ回路207と208の相互に逆の反応能力により、監視回路202は、許容時間制限に続くタイミングイベント検出ウィンドウ中に、デジタル値Dの観測された変化に応答して、記憶された瞬間値の上記コピーの1つをトグルするように構成される。第1の一方向ラッチ回路207に記憶された第1のコピーは、デジタル値Dの一方向における変化の観測に応答してのみトグルされる。第2の一方向ラッチ回路208に記憶された第2のコピーは、デジタル値の反対方向における変化の観測に応答してのみトグルされる。
【0036】
一例として、デジタル値Dがクロック信号CKPの立ち上がりエッジでD=0であると仮定する。タイミングイベント検出ウィンドウの開始時に、この同じ値が一方向ラッチ回路207及び208の両方に記憶され、それらの出力端に現れ、すなわち、A=B=0である。第1の一方向ラッチ回路207がその入力データの0->1の変化に応答するものであり、1つの変化がタイミングイベント検出ウィンドウ中に発生した場合、結果は、A=1及びB=0となる。デジタル値Dがクロック信号CKPの立ち上がりエッジでD=1であり、最初にA=B=1であり、次に、タイミングイベント検出ウィンドウ中にデジタル値Dの1->0の変化が発生した場合、結果は、A=1及びB=0となる。配置は入力に関して対称であるため、一方向ラッチ回路207及び208の応答方向が切り替えられた更なる例を考えることは、容易である。
【0037】
図2の実施形態において、監視回路202は、比較器209を使用して、タイミングイベント検出ウィンドウ中に、記憶された瞬間値のコピーを比較するように構成される。記憶された瞬間値のコピーが等しくなくなることを示す比較に応答して、タイミングイベント観測信号TEOを出力するように構成される。
【0038】
以上で説明した機能は、デジタル回路で一般的であるように、一方向ラッチ回路107、108、207及び208とは異なる回路要素でも実際に実装されてもよく、必要な機能を教えた後、例えば、信号の極性、結果として生じるインバータ、適切に選択された論理ゲートなどの回路要素を使用する必要性の方で異なるいくつかの代替的な実装を提示することは、当業者の能力の範囲内であり得る。
【0039】
図1及び図2は、トリガー信号(すなわち、クロック信号CKP)又はその何らかの導関数、及び比較を行う監視回路の一部を用いる可能性を示す。これにより、例えば、比較動作とタイミングイベント検出信号の既知の特徴との厳密な同期を保証するという利点をもたらす。一例として、一方向ラッチ回路107、108、207及び208のような回路要素におけるデジタル値のコピー及び可能な補数値の一時的な記憶(及び、選択した反応方向に依存する可能なトグル)がクロック信号CKPのアクティブパルスの全期間にわたって行われても、比較のために、別個でやや短いクロックパルスを構築することが有利であり得る。これにより、タイミングイベント観測信号の実際の生成をクロック信号のアクティブパルスの一部のみに集中させることができる。言い換えれば、実際のタイミングイベント検出ウィンドウは、クロック信号CKPのアクティブパルスとは異なる方法で区切ることができる。
【0040】
図1及び図2は、また、他の種類の制御信号を監視回路に向け、特に比較を行い、タイミングイベント観測信号を生成する監視回路の一部に向ける可能性を示す。制御信号入力端110は、そのような他の種類の制御信号のために使用され得る。そのような他の種類の制御信号の例とそれらの使用については、このテキストの後で詳細に説明する。
【0041】
図3は、タイミングイベント検出回路とも呼ばれる監視回路の例を示し、第1の一方向ラッチ回路107及び第2の一方向ラッチ回路108の両方は、対応する入力データの値が一方向ラッチ回路の両方に対して同じである方向に変化する場合にのみ、それらの出力をトグルするように構成される。図3の監視回路は、データ入力端103と、第1の一方向ラッチ回路107及び第2の一方向ラッチ回路108のうちの1つとの間にインバータ106を備える。したがって、図3の監視回路は、図1を参照して以上で説明したものと同様の機能を実装し、デジタル値Dの瞬間値を、第1の一方向ラッチ回路107における瞬間値Dそのもの及び第2の一方向ラッチ回路108におけるその補数値~Dを含む微分形式で記憶する。
【0042】
第1の一方向ラッチ回路107及び第2の一方向ラッチ回路108について選択された詳細な構造は、一方向ラッチ回路の入力がORゲートの一方の入力になるようなものである。ORゲートの出力は、NANDゲートの一方の入力になり、NANDゲートの他方の入力は、クロック信号CKPからのものである。NANDゲートの出力は、一方向ラッチ回路の出力を構成する。ORゲートの他方の入力はその反転バージョンである。このタイプの一方向ラッチ回路は、その入力の0->1の変化にのみ反応する。なお、この種の一方向ラッチ回路の出力は、実際には、それがクロック信号CKPの立ち上がりエッジで読み込んだデジタル値の逆数であるが、これは、本明細書での議論に対して意味がなく、その理由として、以下の比較は、どんな場合でも2つの比較された値が同じであるかどうかにのみ敏感である。
【0043】
図4は、図3の監視回路の動作を状態図の形式で示す。クロックパルスCKPの立ち上がりエッジの前に、回路は、最左側の状態401にあり、ここでA=1、B=1及びTEO=0である。アクティブになるクロックパルス(CKP)は、デジタル信号Dの値に応じて、状態402又は状態403への移行を引き起こし、値D=0(~Dとマークされる)は、状態402への移行を引き起こし、値D=1(Dとマークされる)は、状態403への移行を引き起こす。以上で説明したように、図3の一方向ラッチ回路107及び108のために選択された特定の構造は、それらの出力をそれらの入力に対して反転させるため、状態402では、A=1、B=0及びTEO=0であり、状態403では、A=0、B=1及びTEO=0である。
【0044】
現在、クロック信号CKPが依然としてアクティブである間にデジタル値Dが変化すると、状態404への更なる移行が行われる。上側の中間状態402は、アクティブクロックパルスの開始時にデジタル信号がD=0であるという結果であったため、CKP=1である間にデジタル値Dが1に変化すると、状態402から最右側の状態404への移行が発生する。同様に、下側の中間状態403は、アクティブクロックパルスの開始時にデジタル信号がD=1であるという結果であったため、CKP=1である間にデジタル値Dが0に変化すると、状態403から最右側の状態404への移行が発生する。どんな場合でも、状態404では、A=B=0であり、その結果、比較器109はTEO=1を設定する。
【0045】
図3でTMTEOH(Test Mode; Timing Event Observation; High)(テストモード、タイミングイベント観測、高い)とラベル付けされたラインは、その存在の可能性について簡単に上述された種類の制御信号の例である。それは、また、図3の回路がDFTに準拠することの表現である。TMTEOHの値が低い場合、TEO信号は、各クロックパルスの立ち下がりエッジでTEO=0にリセットされる。しかしながら、TMTEOHの値が高い場合、一度TEO=1に設定されたTEO信号は、クロック信号CKPが低くなると同時に制御信号TMTEOHが低くなるまで、そのまま維持する。これらの可能性の両方は、図4に、~CKP&~TMTEOH(これは、CKP=0及びTMTEOH=0が同時に発生することを意味する)の条件下で行われる状態404から最初の状態401への移行により表される。
【0046】
TMTEOHの値への依存性は、一般化することができ、監視回路は、トリガー信号の各パルスサイクル中の所定の瞬間でタイミングイベント観測信号をリセットすることにより、その制御信号入力端110における第1の制御信号値に応答するように構成される。監視回路は、また、制御信号入力端における第2の制御信号値が制御信号入力端に現れる期間に、タイミングイベント観測信号を維持することにより、第2の制御信号値に応答するように構成される。
【0047】
図5及び図6は、ある場合における信号タイミングの例を示し、監視回路が上記図3に示した種類のものであると仮定する。
【0048】
図5では、瞬間501と502に開始するアクティブクロックパルスの後に、デジタル値Dがタイムリーに変化したため、A値とB値が等しくない状態は、それぞれのアクティブクロックパルスの期間全体にわたって維持される。瞬間503に別のクロックパルスが開始するが、デジタル信号Dの変化は、わずかに遅れて瞬間504に発生する。デジタル信号Dの変化が0->1であるため、第1の一方向ラッチ回路がトグルするが、第2の一方向ラッチ回路がトグルせず、その結果、A=B=0となり、次にTEO信号が高くなる。図5にTMTEOH信号が存在しないため、TEO信号は、クロック信号CKPの各立ち下がりエッジでTEO=0にリセットされる。デジタル値Dの遅れて達成する変化が1->0であるため、第1の一方向ラッチ回路がトグルしないが、第2の一方向ラッチ回路がトグルする以外、同様のイベントサイクルは瞬間505及び506に続く。もちろん、結果は、再びA=B=0となり、次にTEO信号が高くなる。
【0049】
TMTEOH信号(現在、存在している)が低いままであるため、図6の瞬間601、602、603及び604でのイベントサイクルは、図5の瞬間503、504、505及び506でのイベントサイクルと同様である。瞬間605の前に、TMTEOH信号は高くなる。デジタル値Dの遅い変化が瞬間606に達成すると、最初の結果は、瞬間602と同様にA=0、B=0及びTEO=1である。しかしながら、TMTEOHの高い値が有効である限り、TEO信号のいかなる更なる変化も防止されるため、瞬間608にもタイミングイベントが発生するかどうかは、実際に重要ではない。図6の例において、TMTEOH信号は、瞬間609にクロック信号CKPの立ち下がりエッジの前に最終的に低くなり、その結果、瞬間609にTEO信号がリセットされる。
【0050】
いわゆる標準セルの実装を使用して、その機能を通常の論理ゲートの組み合わせとして提示することに注意深く従い、任意の超小型電子回路のトランジスタレベルの実装を構築することができる。標準セルは、ブール論理関数(例えば、AND、OR、XOR、XNOR、インバータ)又は記憶機能(フリップフロップ又はラッチ)を提供する、トランジスタ及び相互接続構造のグループである。様々な加算器、多重化フリップ・フロップなどのより複雑なセルを使用することができるが、最も簡単なセルは、基本的なNAND、NOR及びXORブール関数の直接的な表現である。
【0051】
図7は、図1及び図3図6を参照して以上で説明したものと同様の機能を、標準セルの実装なしで実際にどのように実装できるかの例を示す。比較のために、図3に示すような論理ゲートの広く使用される標準セルのCMOS実装は、インバータ用の2つのトランジスタと、NANDゲート用の4つのトランジスタと、ORゲート用の6つのトランジスタとを含んでもよい。このような標準セルの実装を使用すると、図3の回路には40個のトランジスタを用いる必要がある。図7の実装例は、27個のトランジスタしか含まない。
【0052】
図7の上側電圧レールVDDと下側電圧レールVSSとの間の2つのトランジスタM9及びM10は、デジタル値Dの補数値~Dを生成するインバータ106を構成する。そのため、この構成は、インバータの標準セルのCMOS実装であるものに従い、とにかく2つのトランジスタしか必要としない。
【0053】
トランジスタM3が一方向ラッチ回路107及び108の両方に対して共通することに注意すると、一方向ラッチ回路107及び108のトランジスタレベルの実装は、図7において同じである。そのソースが下側電圧レールVSSに結合されたトランジスタM3は、そのゲートにおけるクロック信号CKPの高い値が一方向ラッチ回路107及び108のアクティブ動作を可能にするため、イネーブラートランジスタ(enabler transistor)と呼ばれてもよい。同様に、第1の一方向ラッチ回路107におけるトランジスタM5及び第2の一方向ラッチ回路108におけるトランジスタM15は、それらのゲートにおけるクロック信号CKPの低い値が、それぞれの出力端(第1の一方向ラッチ回路107においてAであり、第2の一方向ラッチ回路108においてBである)を高電圧レールVDDに直接的に接続し、トランジスタM8又はM18をそれぞれ導電させることによりそれぞれの一方向ラッチ回路を無効化するため、ディスエーブラートランジスタ又はリセットトランジスタ(disabler or reset transistor)と呼ばれてもよい。完全性のために、一方向ラッチ回路の示されたCMOS実装は、図7の第1の一方向ラッチ回路107を参照して以下に説明される。
【0054】
PMOS M1のソースは、高電圧レールVDDに結合される。M1のドレインは、PMOS M4のソースに結合され、PMOS M4のドレインは、NMOS M2のドレインに結合され、NMOS M2のソースは、イネーブラーNMOS M3のドレインに結合される。M1のゲート及びM2のゲートは、互いに結合され、一方向ラッチ回路のデータ入力端を構成する。PMOS M5のソースは、VDDに結合される。M5のドレインは、NMOS M6のドレインに結合され、NMOS M6のソースは、イネーブラーNMOS M3のドレインに結合される。M5のゲート及びM3のゲートは、互いに結合され、一方向ラッチ回路のクロック入力端を構成する。M4のゲート及びM6のゲートは、互いに結合される。PMOS M7のソースは、VDDに結合される。M7のドレインは、NMOS M8のドレインに結合され、NMOS M8のソースは、VSSに結合される。M7のゲート及びM8のゲートは、互いに結合される。M7のドレインとM8のドレインとの間の点は、M4のゲート及びM6のゲートに結合される。一方向ラッチ回路の出力端は、M7のゲート及びM8のゲート、M5のドレイン及びM4のドレイン、ならびにM6のドレイン及びM2のドレインの結合により構成される。
【0055】
完全性のために、比較器109の示されたCMOS実装は、以下に説明される。PMOS M21、M22、M25及びM28のソースは、VDDに結合される。NMOS M24及びM27のソースは、VSSに結合される。M21のゲート及びM24のゲートは、互いに結合され、比較器109のTMTEOH制御入力端を構成する。M21のドレイン及びM22のドレインは、それぞれM25のゲート及びM27のゲートに結合され、NMOS M23のドレインに結合される。M22のゲート及びM23のゲートは、互いに結合される。M23のソースは、M24のドレインに結合される。M25のドレインは、NMOS M26のドレインに結合される。M28のドレインは、PMOS M29のソースに結合される。M29のドレインは、NMOS M30のドレインに結合される。M26のソース及びM30のソースは、M27のドレインに結合される。M28のゲート及びM26のゲートは、互いに結合され、比較器109の第1のデータ入力端Aを構成する。M29のゲート及びM30のゲートは、互いに結合され、比較器109の第2のデータ入力端Bを構成する。比較器109のTEO出力端は、M29のドレイン及びM25のドレイン、M30のドレイン及びM26のドレイン、ならびにM22のゲート及びM23のゲートの接続により構成される。
【0056】
デジタル値Dを、瞬間値及びその補数値を含む微分形式で記憶することは、図7の電圧モードCMOS論理で実装される。比較について、図8は、電流モード論理を使用して、クロック信号CLKの立ち上がりエッジでデジタル値Dを微分形式で記憶する、WO2018/193150として公開された以前の特許出願番号PCT/FI2017/050290から知られている種類の監視回路を示す。また、図8の従来技術の実装では、記憶された瞬間値もその補数値も、クロック信号CLKのアクティブパルス中に変化(「トグル」)できず、それらがクロック信号の立ち上がりエッジでVC1とVC2として記憶され、どちらも、クロック信号CLKのアクティブパルスが終了するまで一定のままであるという根本的な違いがある。クロック信号CLKのアクティブパルス中のタイミングイベントの実際の検出は、記憶された補数値VC2を監視回路の入力端における実際のデジタル値Dと比較するXNORゲート801で行われる。この両者が等しくなる場合、実際のデジタル値Dがアクティブクロックパルスの開始時から変化したことを意味し、タイミングイベントを示す。
【0057】
図7で使用される電圧モード論理は、図8の電流モード論理よりも本質的に信頼性が高く、その理由は、後者がフローティングノードを含むことであり、図8では、クロック信号CLKが低いとき、ノード802及び803は、デジタル値Dとは無関係にフローティングする。CLK及びDの両方が高いとき、ノード802はフローティングし、CLKが高く、Dが低いとき、ノード803はフローティングする。特に、非常に低い電圧で動作させようとすると、フローティングノードは、リークのため、望ましくない論理状態をもたらす可能性がある。
【0058】
Dの瞬間値及びその補数値を記憶する一方向ラッチ回路が使用されると、図7の実装は、標準ラッチ回路が使用される場合よりも少ないトランジスタを必要とする。例えば、第1の一方向ラッチ回路107を考えると、標準ラッチ回路と比較して、トランジスタM1、M2及びM3により形成されたインバータの出力端から出力端Aへのプルアップネットワーク接続を備えない。また、ラッチ回路の一方向機能により、検出されたタイミングイベントの場合にTEO信号を有効にすることをタスクとする回路のトランジスタの総数を減少させることができる。比較について、総数として、XOR又はXNORゲートのCMOS実装のために11個のトランジスタを必要とし(例えば、テキサス・インスツルメンツの広く使用される論理回路CD4070B及びCD4077Bに)、2入力ANDゲートのCMOS実装のために12個のトランジスタを必要とし(例えば、テキサス・インスツルメンツの回路CD4081Bに)、インバータために2つのトランジスタを必要とすると、図8の回路の実装には、49個もの数のトランジスタを必要とする。これは、このテキストの前に40個のトランジスタがあると計算される図3の機能の標準セルの実装よりも多い。当然のことながら、図7の27個のトランジスタの実装は、トランジスタの総数の点で更に効率的である。
【0059】
図9は、図1及び図3図7を参照して以上で与えられた説明に対応する方法の実施形態を示す。方法の開始点として、図9は、ステップ901で検出ウィンドウを開くことを示す。検出ウィンドウは、タイミングイベントの監視タスクに関し、次に、トリガー信号に同期して、デジタル値をレジスタ回路に一時的に記憶することに関連付けられる。デジタル値の一時的な記憶は、ステップ901で検出ウィンドウを開く前に行われるべきである。検出ウィンドウが開かれた後、すなわち検出ウィンドウが開いている間のデジタル値の変化は、タイミングイベントを表す。厳密に言うと、タイミングイベントとは、トリガー信号により定義された許容時間制限よりも遅いデジタル値の変化である。
【0060】
ステップ902及び903により示されるように、この方法は、トリガー信号により定義された許容時間制限に関して、デジタル値の対応する瞬間値を、瞬間値(ステップ902)及びその補数値(ステップ903)を含む微分形式で記憶することを含む。ステップ904及び905でのチェックは、所定の方向における変化を監視することを含む。1つが検出された場合にのみ、対応する記憶された値を、ステップ906又はステップ907のいずれかで対応してトグルする。方法のこの部分は、許容時間制限に続くタイミングイベント検出ウィンドウ中に、上記記憶された瞬間値又は記憶されたその補数値の各々が、デジタル値のそれぞれの一方向における変化の観測に応答してのみトグルされるように、上記記憶された瞬間値又は記憶されたその補数値のいずれかをトグルすることを特徴とすることができる。
【0061】
ステップ908で表すように、依然としてタイミングイベント検出ウィンドウ中に、記憶された瞬間値を記憶された補数値と比較する。これまでこの検出ウィンドウ中にタイミングイベントが発生しないが、検出ウィンドウが依然として開いている場合、ステップ910を介して監視ステップ904及び905への移行が発生する。ステップ908で肯定的な結果であれば、記憶された値の1つだけがトグルされ、値が等しくなることを意味する。ステップ909で表すように、この方法は、記憶された瞬間値と記憶されたその補数値が等しくなることを示すステップ908の比較に応答して、タイミングイベント観測信号を出力することを含む。
【0062】
図9の方法は、ステップ909でTEO信号を有効にした後の任意の時間に、又はステップ910の肯定的な結論として検出ウィンドウの終了が見出されたため、ステップ911で検出ウィンドウが閉じるときに終了する。可能な追加として、図9に示すように、ステップ912で制御信号(ここではTMTEOH信号と呼ばれる)がアクティブであるかどうかをチェックする。制御信号がアクティブでなければ、次の検出ウィンドウの開始時にステップ901に戻る前に、ステップ913でTEO信号をリセットする。制御信号がアクティブであれば、TEO信号をリセットせずにステップ901に戻る。
【0063】
図10は、図2を参照して以上で与えられた説明に対応する方法の実施形態を示す。図10の方法は、多くの点で図9の方法と同様であるが、記憶段階と比較段階に関する違いがある。記憶ステップ1002及び1003は、トリガー信号により定義された許容時間制限に関して、デジタル値の対応する瞬間値を2つのコピーで記憶することを含む。監視ステップ1004及び1005は、そのうちの一方が一方の方向における変化を監視し、他方が他方の反対方向における変化を監視するという意味で、互いに補完するものである。これらの監視ステップとそれらに関連するトグルステップ906及び907は、許容時間制限に続くタイミングイベント検出ウィンドウ中に、各コピーがデジタル値のそれぞれ一方向における変化の観測に応答してのみトグルされるように、2つのコピーのいずれかをトグルすることを特徴とすることができる。ステップ1008及び909は、タイミングイベント検出ウィンドウ中に、2つのコピーを比較することと、記憶された瞬間値と記憶されたその補数値が異なることを示す上記比較に応答してタイミングイベント観測信号を出力することとを含む。
【0064】
当業者には、技術の進歩に伴い、本発明の基本概念を様々な方法で実装することができることが明らかである。論理回路に典型的な特徴は、必要とされる可能な反転及び論理変換を考慮して、論理機能を、構造的に異なるが操作的に同等である機能に置き換えることができることである。したがって、本発明及びその実施形態は、上述の例に限定されず、代わりに、特許請求の範囲内で変更することができる。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
【手続補正書】
【提出日】2021-12-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
タイミングイベント観測信号(TEO)を、トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するタイミングイベント検出回路(102)であり、
-前記デジタル値(D)を受信するように構成されたデータ入力端(103)と、
-前記トリガー信号(CKP)を受信するように構成されたクロック信号入力端(104)と、
-前記タイミングイベント観測信号(TEO)を出力するように構成されたタイミングイベント観測出力端(105)と、を含む、タイミングイベント検出回路(102)であって、
-前記タイミングイベント検出回路(102)は、前記許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、フローテイングノードのない電圧モードCMOS論理を備える前記瞬間値(A)及びその補数値(B)を含む微分形式で記憶するように構成され、
-前記タイミングイベント検出回路(102)は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の各々が、前記デジタル値(D)のそれぞれの一方向における変化の観測に応答してのみトグルされるように、前記デジタル値(D)の観測された変化に応答して、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の1つをトグルするように構成され、
-前記タイミングイベント検出回路(102)は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)を記憶されたその補数値(B)と比較し、記憶された前記瞬間値(A)と記憶されたその補数値(B)とが等しくなることを示す前記比較に応答して、前記タイミングイベント観測信号(TEO)を出力するように構成される、
ことを特徴とする、タイミングイベント検出回路(102)。
【請求項2】
タイミングイベント観測信号(TEO)を、トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するタイミングイベント検出回路(202)であり、
-前記デジタル値(D)を受信するように構成されたデータ入力端(103)と、
-前記トリガー信号(CKP)を受信するように構成されたクロック信号入力端(104)と、
-前記タイミングイベント観測信号(TEO)を出力するように構成されたタイミングイベント観測出力端(105)と、を含む、タイミングイベント検出回路(102)であって、
-前記タイミングイベント検出回路(202)は、前記許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、フローテイングノードのない電圧モードCMOS論理を備える前記瞬間値の2つのコピー(A、B)を含む並列二重形式で記憶するように構成され、
-前記タイミングイベント検出回路(202)は、前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、第1のコピー(A)がデジタル値(D)の一方向における変化の観測に応答してのみトグルされ、第2のコピー(B)がデジタル値(D)の反対方向における変化の観測に応答してのみトグルされるように、前記デジタル値(D)の観測された変化に応答して、記憶された前記瞬間値のコピー(A、B)の1つをトグルするように構成され、
-前記タイミングイベント検出回路(202)は、前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値のコピー(A、B)を比較し、記憶された前記瞬間値のコピー(A、B)が等しくなくなることを示す前記比較に応答して、前記タイミングイベント観測信号(TEO)を出力するように構成される、
ことを特徴とする、タイミングイベント検出回路(202)。
【請求項3】
第1の一方向ラッチ回路(107、207)及び第2の一方向ラッチ回路(108、208)を含み、前記第1の一方向ラッチ回路(107、207)及び前記第2の一方向ラッチ回路(108、208)の各々は、前記データ入力端(103)に結合されたそれぞれのラッチデータ入力端と、それぞれの出力端と、前記クロック信号入力端(104)に結合されたそれぞれのラッチクロック入力端とを有し、一方向ラッチ回路は、
-前記トリガー信号(CKP)のイネーブルパルスの開始時にその入力データを記憶し、
-その入力データ(D、~D)の値が前記トリガー信号(CKP)の前記イネーブルパルス中に所定の方向に変化する場合にのみ、その出力をトグルする、
ように構成される回路要素である、請求項1又は2のいずれか1項に記載のタイミングイベント検出回路(102、202)。
【請求項4】
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の両方は、前記対応する入力データ(D、~D)の値が前記一方向ラッチ回路の両方に対して同じである方向に変化する場合にのみ、それらの出力をトグルするように構成され、
-前記タイミングイベント検出回路(102)は、前記データ入力端(103)と前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)のうちの1つとの間に、前記デジタル値の対応する瞬間値を、一方の一方向ラッチ回路(107)における前記瞬間値(A)及び他方の一方向ラッチ回路(108)における前記補数値(B)を含む前記微分形式で記憶するインバータ(106)を含む、
請求項1に従属するときの請求項3に記載のタイミングイベント検出回路(102)。
【請求項5】
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の各々は、それぞれ、第1のトランジスタ(M1、M11)、第2のトランジスタ(M2、M12)、第4のトランジスタ(M4、M14)、第5のトランジスタ(M5、M15)、第6のトランジスタ(M6、M16)、第7のトランジスタ(M7、M17)及び第8のトランジスタ(M8、M18)を含み、前記第1のトランジスタ(M1、M11)、前記第4のトランジスタ(M4、M14)、前記第5のトランジスタ(M5、M15)及び前記第7のトランジスタ(M7、M17)は、PMOSトランジスタであり、前記第2のトランジスタ(M2、M12)、前記第6のトランジスタ(M6、M16)及び前記第8のトランジスタ(M8、M18)は、NMOSトランジスタであり、
-前記タイミングイベント検出回路は、上側電圧レール(VDD)と、下側電圧レール(VSS)と、そのソースが前記下側電圧レール(VSS)に結合され、そのゲートが前記クロック信号入力端に結合されたNMOSタイプのイネーブラートランジスタ(M3)とを含み、
-前記第1の一方向ラッチ回路(107)及び前記第2の一方向ラッチ回路(108)の各々において、
-前記第1のトランジスタ(M1、M11)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第1のトランジスタ(M1、M11)のドレインは、前記第4のトランジスタ(M4、M14)のソースに結合され、
-前記第4のトランジスタ(M4、M14)のドレインは、前記第2のトランジスタ(M2、M12)のドレインに結合され、
-前記第2のトランジスタ(M2、M12)のソースは、前記イネーブラートランジスタ(M3)のドレインに結合され、
-前記第1のトランジスタ(M1、M11)のゲート及び前記第2のトランジスタ(M2、M12)のゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチデータ入力端を構成し、
-前記第5のトランジスタ(M5、M15)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第5のトランジスタ(M5、M15)のドレインは、前記第6のトランジスタ(M6、M16)のドレインに結合され、
-前記第6のトランジスタ(M6、M16)のソースは、前記イネーブラートランジスタ(M3)のドレインに結合され、
-前記第5のトランジスタ(M5、M15)のゲート及び第3のトランジスタ(M3、M13)のゲートは、互いに結合され、それぞれの前記一方向ラッチ回路のラッチクロック入力端を構成し、
-前記第4のトランジスタ(M4、M14)のゲート及び前記第6のトランジスタ(M6、M16)のゲートは、互いに結合され、
-前記第7のトランジスタ(M7、M17)のソースは、前記上側電圧レール(VDD)に結合され、
-前記第7のトランジスタ(M7、M17)のドレインは、前記第8のトランジスタ(M8、M18)のドレインに結合され、
-前記第8のトランジスタ(M8、M18)のソースは、前記下側電圧レール(VSS)に結合され、
-前記第7のトランジスタ(M7、M17)のゲート及び前記第8のトランジスタ(M8、M18)のゲートは、互いに結合され、
-前記第7のトランジスタ(M7、M17)のドレインと前記第8のトランジスタ(M8、M18)のドレインとの間の点は、前記第4のトランジスタ(M4、M14)のゲート及び前記第6のトランジスタ(M6、M16)のゲートに結合され、
-それぞれの前記一方向ラッチ回路の出力端は、前記第7のトランジスタ(M7、M17)のゲート及び前記第8のトランジスタ(M8、M18)のゲート、前記第5のトランジスタ(M5、M15)のドレイン及び前記第4のトランジスタ(M4、M14)のドレイン、ならびに前記第6のトランジスタ(M6、M16)のドレイン及び前記第2のトランジスタ(M2、M12)のドレインの結合により構成される、請求項1~4のいずれか1項に記載のタイミングイベント検出回路。
【請求項6】
制御信号入力端(110)を含み、
-前記トリガー信号(CKP)の各パルスサイクル中の所定の瞬間で前記タイミングイベント観測信号(TEO)をリセットすることにより、前記制御信号入力端(110)における第1の制御信号値に応答し、
-第2の制御信号値が前記制御信号入力端(110)に現れる期間に、前記タイミングイベント観測信号(TEO)を維持することにより、前記制御信号入力端(110)における前記第2の制御信号値に応答する、
ように構成される、請求項1~のいずれか1項に記載のタイミングイベント検出回路。
【請求項7】
検出ウィンドウの終端で記憶された前記値(A、B)を固定デフォルト値にリセットするように構成され、検出ウィンドウの前記終端は、前記トリガー信号(CKP)に関して定義され、前記許容時間制限の後に行われる、請求項1~のいずれか1項に記載のタイミングイベント検出回路。
【請求項8】
-論理ユニット及びレジスタ回路(101)を含む処理パスであり、前記レジスタ回路(101)は、トリガー信号(CKP)に同期して前記論理ユニットの出力値(D)を一時的に記憶するように構成される、処理パスを含む超小型電子回路であって、
前記超小型電子回路は、請求項1~のいずれか1項に記載の少なくとも1つのタイミングイベント検出回路(102、202)を含み、前記タイミングイベント検出回路(102、202)は、前記レジスタ回路(101)の1つに関連付けられ、タイミングイベント観測信号(TEO)を、前記トリガー信号(CKP)により定義された許容時間制限よりも遅く行われた、前記関連付けられたレジスタ回路(101)の入力端におけるデジタル値(D)の変化に対する応答として生成するように構成される、
ことを特徴とする、超小型電子回路。
【請求項9】
超小型電子回路を動作させる方法であって、
-トリガー信号(CKP)に同期してデジタル値(D)をレジスタ回路(101)に一時的に記憶することと、
-前記トリガー信号(CKP)により定義された許容時間制限に関して、前記デジタル値(D)の対応する瞬間値を、フローテイングノードのない電圧モードCMOS論理を用いて前記瞬間値(A)及びその補数値(B)を含む微分形式で記憶する(902、903)ことと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)又は記憶されたその補数値(B)の各々が、前記デジタル値(D)のそれぞれの一方向における変化の観測(904、905)に応答してのみトグルされるように、記憶された前記瞬間値(A)又は記憶されたその補数値(B)のいずれかをトグルする(906、907)ことと、
-前記タイミングイベント検出ウィンドウ中に、記憶された前記瞬間値(A)を記憶されたその補数値(B)と比較する(908)ことと、
-記憶された前記瞬間値(A)と記憶されたその補数値(B)とが等しくなることを示す前記比較に応答して、タイミングイベント観測信号(TEO)を出力する(909)ことと、
を含む、方法。
【請求項10】
超小型電子回路を動作させる方法であって、
-トリガー信号(CKP)に同期してデジタル値(D)をレジスタ回路(101)に一時的に記憶することと、
-前記トリガー信号(CKP)により定義された許容時間制限に関して、前記デジタル値の対応する瞬間値を、フローテイングノードのない電圧モードCMOS論理を用いて2つのコピー(A、B)に記憶する(1002、1003)ことと、
-前記許容時間制限に続くタイミングイベント検出ウィンドウ中に、各コピーが前記デジタル値のそれぞれの一方向における変化の観測(1004、1005)に応答してのみトグルされるように、前記2つのコピー(A、B)のいずれかをトグルする(906、907)ことと、
-前記タイミングイベント検出ウィンドウ中に、前記2つのコピー(A、B)を比較する(1008)ことと、
-記憶された前記瞬間値(A)と記憶されたその補数値(B)とが異なることを示す前記比較に応答して、タイミングイベント観測信号(TEO)を出力する(909)ことと、
を含む、方法。
【国際調査報告】