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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-07-04
(54)【発明の名称】表示基板、製作方法及び表示装置
(51)【国際特許分類】
G09G 3/20 20060101AFI20230627BHJP
G09F 9/30 20060101ALI20230627BHJP
G09G 3/3225 20160101ALI20230627BHJP
G09G 3/3266 20160101ALI20230627BHJP
G11C 19/28 20060101ALI20230627BHJP
G09F 9/00 20060101ALI20230627BHJP
【ＦＩ】
G09G3/20 622E
G09F9/30 365
G09G3/3225
G09G3/3266
G09G3/20 621M
G09G3/20 680G
G11C19/28 230
G09F9/00 346Z
G09F9/30 330
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021565803
(86)(22)【出願日】2020-03-16
(85)【翻訳文提出日】2021-11-04
(86)【国際出願番号】 CN2020079482
(87)【国際公開番号】W WO2021184158
(87)【国際公開日】2021-09-23
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100070024
【弁理士】
【氏名又は名称】松永 宣行
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】代 潔
(72)【発明者】
【氏名】于 鵬飛
(72)【発明者】
【氏名】張 順
(72)【発明者】
【氏名】白 露
(72)【発明者】
【氏名】王 思雨
(72)【発明者】
【氏名】王 夢奇
(72)【発明者】
【氏名】張 昊
【テーマコード（参考）】
5B074
5C080
5C094
5C380
5G435
【Ｆターム（参考）】
5B074CA01
5B074DB01
5C080AA06
5C080DD08
5C080JJ03
5C080JJ04
5C080JJ06
5C094AA08
5C094AA22
5C094AA44
5C094BA27
5C094DA09
5C094DB01
5C380AA01
5C380AB46
5C380BA17
5C380BA19
5C380CB17
5C380CB37
5C380CF07
5C380CF10
5C380CF43
5G435AA04
5G435AA16
5G435BB05
5G435EE37
(57)【要約】
表示基板、製作方法及び表示装置であって、当該表示基板は、走査駆動回路及び表示領域を含み、走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線（ＶＧＨ）、第二電圧信号線（ＶＧＬ１）、第一クロック信号線（ＣＢ）及び第二クロック信号線（ＣＫ）を含み、第一電圧信号線（ＶＧＨ）、第二電圧信号線（ＶＧＬ１）、第一クロック信号線（ＣＢ）及び第二クロック信号線（ＣＫ）は、第一方向に沿って延在し、表示領域には、少なくとも１つの駆動トランジスタが含まれ、駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線（ＥＯＵＴ）を含み、出力回路は、それぞれ前記第一電圧信号線（ＶＧＨ）、前記第二電圧信号線（ＶＧＬ１）及び前記信号出力線（ＥＯＵＴ）に結合され、信号出力線（ＥＯＵＴ）は、第二方向に沿って延在し、第一方向と第二方向とは交差し、出力回路に含まれるトランジスタは、第一電圧信号線（ＶＧＨ）と第二電圧信号線（ＶＧＬ１）との間に設けられる。
【特許請求の範囲】
【請求項1】
ベース上に設けられた走査駆動回路及び表示領域を含む表示基板であって、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記走査駆動回路は、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を更に含み、前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線は、第一方向に沿って延在し、前記表示領域には、少なくとも１つの駆動トランジスタが含まれ、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、前記出力回路は、それぞれ前記第一電圧信号線、前記第二電圧信号線及び前記信号出力線に結合され、前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路に含まれるトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられる、表示基板。
【請求項2】
前記第一電圧信号線は、第一電圧を前記出力回路に供給し、前記第二電圧信号線は、第二電圧を前記出力回路に供給し、前記第一電圧は、前記第二電圧よりも高い、請求項１に記載の表示基板。
【請求項3】
前記信号出力線は、隣接するシフトレジスタユニットにおける出力回路の間に位置する、請求項１に記載の表示基板。
【請求項4】
前記第一電圧信号線は、前記第二電圧信号線における前記表示領域から遠い側に位置する、請求項１に記載の表示基板。
【請求項5】
前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される、請求項１に記載の表示基板。
【請求項6】
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、前記第一半導体層と前記信号出力線とは、第一方向に沿って配列される、請求項５に記載の表示基板。
【請求項7】
前記出力リセットトランジスタのゲートは、少なくとも１つの出力リセットゲートパターンを含み、前記出力リセットトランジスタの第一電極は、少なくとも１つの第一電極パターンを含み、前記出力リセットトランジスタの第二電極は、少なくとも１つの第二電極パターンを含み、前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差する、請求項５に記載の表示基板。
【請求項8】
前記出力トランジスタのゲートは、少なくとも１つの出力ゲートパターンを含み、前記出力トランジスタの第一電極は、少なくとも１つの第三電極パターンを含み、前記出力トランジスタの第二電極は、少なくとも１つの第四電極パターンを含み、前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される、請求項５に記載の表示基板。
【請求項9】
前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの前記第一導電部分の間に設けられ、前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合される、請求項７に記載の表示基板。
【請求項10】
前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含み、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される、請求項８に記載の表示基板。
【請求項11】
前記第一電圧信号線の数は１つであり、前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一トランジスタ及び第二容量接続トランジスタを更に含み、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極は、何れも前記第一電圧信号線に結合される、請求項１に記載の表示基板。
【請求項12】
前記表示基板は、第三電圧信号線を更に含み、前記第一電圧信号線は、前記第二電圧信号線と前記第三電圧信号線との間に位置する、請求項１１に記載の表示基板。
【請求項13】
前記第二容量接続トランジスタの第一電極が第五接続ビアホールを介して信号線導電接続部に結合され、前記信号線導電接続部が前記第一電圧信号線に結合されることで、前記第二容量接続トランジスタの第一電極が前記第一電圧信号線に結合されるようにし、前記信号線導電接続部と前記第一電圧信号線とがソースドレイン金属層に含まれ、前記第二容量接続トランジスタの第一電極がアクティブ層に含まれる、請求項１１に記載の表示基板。
【請求項14】
前記少なくとも１つのシフトレジスタユニットは、第一容量を更に含み、前記信号線導電接続部のベース上での正投影は、第一容量の第一極板のベース上での正投影と部分的に重なる、請求項１３に記載の表示基板。
【請求項15】
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第一極板は、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールを介して、前記第一電圧信号線に結合される、請求項１１に記載の表示基板。
【請求項16】
前記少なくとも１つのシフトレジスタユニットは、第一ノード制御トランジスタ及び第二容量を更に含み、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、
前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部を含み、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される、請求項１～１５の何れか一項に記載の表示基板。
【請求項17】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタは、前記第三電圧信号線と前記第一電圧信号線との間に位置し、前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる、請求項１６に記載の表示基板。
【請求項18】
前記第一クロック信号線は、前記第三電圧信号線における前記第一電圧信号線から遠い側に位置し、前記出力回路は、出力トランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタのゲートと前記第二容量の第二極板との間に設けられた第二導電接続部を更に含み、前記第二導電接続部は、それぞれ前記出力トランジスタのゲート及び前記第二容量の第二極板に結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量の第二極板に結合される第三導電接続部を更に含み、
前記第三導電接続部の前記ベース上での正投影と、第一クロック信号線の前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第二容量の第一極板に結合される、請求項１７に記載の表示基板。
【請求項19】
前記第一ノード制御トランジスタは、第二アクティブパターンを含み、前記第二アクティブパターンはＵ字形であり、前記第二アクティブパターンは、１つ目の第一ノード制御チャネル部分と、２つ目の第一ノード制御チャネル部分と、前記１つ目の第一ノード制御チャネル部分に結合される１つ目の第一ノード制御導電部分と、前記２つ目の第一ノード制御チャネル部分に結合される２つ目の第一ノード制御導電部分とを含み、
前記第一ノード制御トランジスタのゲートは、互いに結合される第一ゲートパターンと第二ゲートパターンとを含み、
前記第一ゲートパターンは、前記１つ目の第一ノード制御チャネル部分に対応し、前記第二ゲートパターンは、前記２つ目の第一ノード制御チャネル部分に対応し、
前記１つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第二電極に対応し、前記２つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第一電極に対応する、請求項１６に記載の表示基板。
【請求項20】
前記少なくとも１つのシフトレジスタユニットは、第二ノード制御トランジスタを更に含み、前記少なくとも１つのシフトレジスタユニットは、第二容量接続トランジスタを含み、前記第二ノード制御トランジスタの第二電極と前記第一ノード制御トランジスタの第二電極との間は、第四導電接続部を介して結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタのゲートに結合される第五導電接続部を更に含み、前記第五導電接続部の前記ベース上での正投影と、前記第四導電接続部の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第四導電接続部に結合される、請求項１６に記載の表示基板。
【請求項21】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタの第一電極は、第六導電接続部に結合され、前記第二ノード制御トランジスタのゲートは、第七導電接続部に結合され、
前記第六導電接続部の前記ベース上での正投影と、前記第七導電接続部の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部は、前記第八重なり領域内に設けられた第八ビアホールを介して、前記第七導電接続部に結合され、
前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合される、請求項２０に記載の表示基板。
【請求項22】
前記第二ノード制御トランジスタのゲートは、第八導電接続部にも結合され、前記第八導電接続部の前記ベース上での正投影と、前記第二クロック信号線の前記ベース上での正投影との間には、第九重なり領域があり、前記第八導電接続部は、前記第九重なり領域に設けられた第九ビアホールを介して、前記第二クロック信号線に結合される、請求項２０に記載の表示基板。
【請求項23】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、前記第二クロック信号線は、前記第一クロック信号線と前記第三電圧信号線との間に設けられるか、或いは、第一クロック信号線は、前記第二クロック信号線と前記第三電圧信号線との間に設けられる、請求項１に記載の表示基板。
【請求項24】
前記少なくとも１つのシフトレジスタユニットは、入力トランジスタを更に含み、前記入力トランジスタの第一電極は、入力信号端に結合され、
前記入力トランジスタの第二電極は、第九導電接続部に結合され、前記第九導電接続部の前記ベース上での正投影と、前記第二容量の第二極板の前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部は、前記第十重なり領域に設けられた第十ビアホールを介して、前記第二容量の第二極板に結合される、請求項１６に記載の表示基板。
【請求項25】
前記少なくとも１つのシフトレジスタユニットは、第三ノード制御トランジスタ、第二容量接続トランジスタ及び入力トランジスタを更に含み、前記第三ノード制御トランジスタのゲートは、第一クロック信号線に結合され、
前記入力トランジスタのアクティブ層、前記第三ノード制御トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層は、１つの連続した第三半導体層によって形成され、
前記入力トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分、第五チャネル部分及び２つ目の第五導電部分を含み、
前記２つ目の第五導電部分は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分及び２つ目の第六導電部分を含み、
前記２つ目の第六導電部分は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含む、請求項１６に記載の表示基板。
【請求項26】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、
前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影は、何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する、請求項１に記載の表示基板。
【請求項27】
前記走査駆動回路は、第三電圧信号線を更に含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一容量、第二容量、第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ、第三ノード制御トランジスタを更に含み、前記第一トランジスタの第二電極は、前記出力容量の第二極板に結合され、前記第一トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第一トランジスタのゲートは、前記第三ノード制御トランジスタの第二電極に結合され、
前記第二トランジスタの第一電極は、前記第一容量の第一極板に結合され、前記第二トランジスタの第二電極は、第一容量接続トランジスタの第二電極に結合され、前記第二トランジスタのゲートは、前記第三ノード制御トランジスタのゲートに結合され、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートは、それぞれ前記第一容量の第二極板に結合され、前記第一容量接続トランジスタの第二電極は、前記第一容量の第一極板に結合され、前記第一容量接続トランジスタの第一電極は、第二トランジスタのゲートに結合され
前記第二容量接続トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第二容量接続トランジスタのゲートは、前記第二ノード制御トランジスタの第二電極に結合され、前記第二容量接続トランジスタの第二電極は、前記第三ノード制御トランジスタの第一電極に結合され、
前記第一ノード制御トランジスタの第一電極は、前記第二ノード制御トランジスタのゲートに結合され、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二ノード制御トランジスタの第二電極は、前記第一ノード制御トランジスタの第二電極に結合され、前記第二ノード制御トランジスタのゲートは、前記第二クロック信号線に結合され、前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合され、
前記入力トランジスタのゲートは、前記第二ノード制御トランジスタのゲートに結合され、前記入力トランジスタの第一電極は、入力信号端に結合され、前記入力トランジスタの第二電極は、前記第二容量の第二極板に結合され、
前記第三ノード制御トランジスタのゲートは、前記第一クロック信号線に結合され、
前記出力容量の第一極板は、前記第一電圧信号線に結合され、前記出力容量の第二極板は、前記出力リセットトランジスタのゲートに結合され、
前記第二容量の第二極板は、前記出力トランジスタのゲートに結合され、前記第二容量の第一極板は、前記第一クロック信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される、請求項５に記載の表示基板。
【請求項28】
前記表示領域に近づく方向に沿って、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線は、順次に配列されるか、或いは、前記表示領域に近づく方向に沿って、前記第二クロック信号線、前記第一クロック信号線及び前記第三電圧信号線は、順次に配列される、請求項２７に記載の表示基板。
【請求項29】
前記第一容量の第一極板は、第一水平極板部及び第一鉛直極板部を含み前記出力トランジスタ及び前記出力リセットトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタ、前記出力トランジスタ及び前記信号出力線は、順次に配列され、
前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、前記第一容量、前記第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ及び第三ノード制御トランジスタは、何れも、前記第一電圧信号線と前記第三電圧信号線との間に設けられ、
前記第一トランジスタ、前記第二トランジスタ及び前記第一鉛直極板部は、第一方向に沿って順次に配列され、前記入力トランジスタ、前記第三ノード制御トランジスタ、前記第二容量接続トランジスタ及び前記第一水平極板部は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタ及び前記第一ノード制御トランジスタは、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタのゲートの前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離よりも大きい、請求項２７に記載の表示基板。
【請求項30】
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第二極板の前記ベース上での正投影は、前記第一電圧信号線の前記ベース上での正投影と部分的に重なり、前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部及び第二鉛直極板部を含み、
前記第一ノード制御トランジスタのゲートと前記第二水平極板部とは、第一方向に沿って配列され、
前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる、請求項２９に記載の表示基板。
【請求項31】
前記表示基板は、前記ベース上に設けられた複数行の画素回路を更に含み、前記画素回路は、発光制御端を含み、前記走査駆動回路に含まれる前記シフトレジスタユニットと前記行の画素回路とは、１対１で対応し、
前記シフトレジスタユニットの信号出力線は、該当行の画素回路の発光制御端に結合され、前記該当行の画素回路の発光制御端に発光制御信号を供給するためのものである、請求項１に記載の表示基板。
【請求項32】
ベース上に走査駆動回路を製作し、表示基板に含まれる表示領域に少なくとも１つの駆動トランジスタを製作することを含む表示基板の製作方法であって、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を含み、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、
前記表示基板の製作方法は、
前記第一電圧信号線と前記第二電圧信号線との間に、前記出力回路に含まれるトランジスタを製作することと、
前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線を第一方向に沿って延在するように設け、信号出力線を第二方向に沿って延在するように設けることとを更に含み、
前記第一方向と前記第二方向とは交差する、表示基板の製作方法。
【請求項33】
前記信号出力線を隣接するシフトレジスタユニットにおける出力回路の間に設けることを更に含む、請求項３２に記載の表示基板の製作方法。
【請求項34】
前記第一電圧信号線は、前記第二電圧信号線における表示領域から遠い側に位置する、請求項３２に記載の表示基板の製作方法。
【請求項35】
前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記出力回路に含まれるトランジスタを製作するステップは、具体的に、前記第一電圧信号線と前記第二電圧信号線との間に第一半導体層を形成することと、
前記第一半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートを形成することと、
前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートをマスクとして、第一半導体層における前記ゲートによって覆われていない部分に対してドーピングを行うことで、前記第一半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第一半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含む、請求項３２に記載の表示基板の製作方法。
【請求項36】
前記表示基板の製作方法は、前記第一ゲート金属層における前記第一半導体層とは反対側の面に第二ゲート金属層を設け、前記第二ゲート金属層に対しパターニングプロセスを行って、第二方向に沿って延在する信号出力線を形成することを更に含み、前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、前記第一方向と前記第二方向とは交差する、請求項３５に記載の表示基板の製作方法。
【請求項37】
第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を製作するステップは、具体的に、前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線、第一クロック信号線及び第二クロック信号線を形成することを含む、請求項３６に記載の表示基板の製作方法。
【請求項38】
前記第一電圧信号線の数は１つであり、前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一極板及び第二容量接続トランジスタを更に含み、前記表示基板の製作方法は、前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極を、何れも前記第一電圧信号線に結合されるように設けることを更に含む、請求項３２に記載の表示基板の製作方法。
【請求項39】
請求項１～３１の何れか一項に記載の表示基板を含む、表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示の技術分野に関し、特に、表示基板、製作方法及び表示装置に関する。
【背景技術】
【0002】
アクティブマトリックス有機発光ダイオード（英語：Ａｃｔｉｖｅ－Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、以下、ＡＭＯＬＥＤと略す）表示パネルは、その低消費電力、低製作コスト、広色域等の利点から、いろいろな分野で幅広く利用されている。
【0003】
ＡＭＯＬＥＤ表示パネルは、表示領域に位置する画素回路と、エッジ領域に位置する走査駆動回路とを含み、前記画素回路は、アレイ分布された複数のサブ画素回路を含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、各々のシフトレジスタユニットは、対応するサブ画素回路に発光制御信号を供給するためのものである。前記走査駆動回路がＡＭＯＬＥＤ表示パネルのエッジ領域に設けられているため、走査駆動回路の並び方によって、ＡＭＯＬＥＤ表示パネルの額縁幅が決定されている。
【発明の概要】
【0004】
１つ目の局面において、本開示の実施例は、ベース上に設けられた走査駆動回路及び表示領域を含む表示基板であって、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記走査駆動回路は、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を更に含み、前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線は、第一方向に沿って延在し、前記表示領域には、少なくとも１つの駆動トランジスタが含まれ、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、前記出力回路は、それぞれ前記第一電圧信号線、前記第二電圧信号線及び前記信号出力線に結合され、前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路に含まれるトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられる、表示基板を提供している。
前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、前記出力回路は、それぞれ前記第一電圧信号線、前記第二電圧信号線及び前記信号出力線に結合され、前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路に含まれるトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられる、表示基板を提供している。
【0005】
選択的に、前記第一電圧信号線は、第一電圧を前記出力回路に供給し、前記第二電圧信号線は、第二電圧を前記出力回路に供給し、前記第一電圧は、前記第二電圧よりも高い。
【0006】
選択的に、前記信号出力線は、隣接するシフトレジスタユニットにおける出力回路の間に位置する。
【0007】
選択的に、前記第一電圧信号線は、前記第二電圧信号線における前記表示領域から遠い側に位置する。
【0008】
選択的に、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、
前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される。
前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される。
【0009】
選択的に、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、
前記第一半導体層と前記信号出力線とは、第一方向に沿って配列される。
前記第一半導体層と前記信号出力線とは、第一方向に沿って配列される。
【0010】
選択的に、前記出力リセットトランジスタのゲートは、少なくとも１つの出力リセットゲートパターンを含み、前記出力リセットトランジスタの第一電極は、少なくとも１つの第一電極パターンを含み、前記出力リセットトランジスタの第二電極は、少なくとも１つの第二電極パターンを含み、
前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差する。
前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差する。
【0011】
選択的に、前記出力トランジスタのゲートは、少なくとも１つの出力ゲートパターンを含み、前記出力トランジスタの第一電極は、少なくとも１つの第三電極パターンを含み、前記出力トランジスタの第二電極は、少なくとも１つの第四電極パターンを含み、
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
【0012】
選択的に、前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの前記第一導電部分の間に設けられ、
前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合される。
前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合される。
【0013】
選択的に、前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含み、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、
前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される。
前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される。
【0014】
選択的に、前記第一電圧信号線の数は１つであり、
前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一トランジスタ及び第二容量接続トランジスタを更に含み、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極は、何れも前記第一電圧信号線に結合される。
前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一トランジスタ及び第二容量接続トランジスタを更に含み、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極は、何れも前記第一電圧信号線に結合される。
【0015】
選択的に、前記表示基板は、第三電圧信号線を更に含み、前記第一電圧信号線は、前記第二電圧信号線と前記第三電圧信号線との間に位置する。
【0016】
選択的に、前記第二容量接続トランジスタの第一電極が第五接続ビアホールを介して信号線導電接続部に結合され、前記信号線導電接続部が前記第一電圧信号線に結合されることで、前記第二容量接続トランジスタの第一電極が前記第一電圧信号線に結合されるようにし、
前記信号線導電接続部と前記第一電圧信号線とがソースドレイン金属層に含まれ、前記第二容量接続トランジスタの第一電極がアクティブ層に含まれる。
前記信号線導電接続部と前記第一電圧信号線とがソースドレイン金属層に含まれ、前記第二容量接続トランジスタの第一電極がアクティブ層に含まれる。
【0017】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第一容量を更に含み、
前記信号線導電接続部のベース上での正投影は、第一容量の第一極板のベース上での正投影と部分的に重なる。
前記信号線導電接続部のベース上での正投影は、第一容量の第一極板のベース上での正投影と部分的に重なる。
【0018】
選択的に、前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第一極板は、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールを介して、前記第一電圧信号線に結合される。
【0019】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第一ノード制御トランジスタ及び第二容量を更に含み、
前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、
前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部を含み、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される。
前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、
前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部を含み、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される。
【0020】
選択的に、前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタは、前記第三電圧信号線と前記第一電圧信号線との間に位置し、
前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
【0021】
選択的に、前記第一クロック信号線は、前記第三電圧信号線における前記第一電圧信号線から遠い側に位置し、
前記出力回路は、出力トランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタのゲートと前記第二容量の第二極板との間に設けられた第二導電接続部を更に含み、前記第二導電接続部は、それぞれ前記出力トランジスタのゲート及び前記第二容量の第二極板に結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量の第二極板に結合される第三導電接続部を更に含み、
前記第三導電接続部の前記ベース上での正投影と、第一クロック信号線の前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第二容量の第一極板に結合される。
前記出力回路は、出力トランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタのゲートと前記第二容量の第二極板との間に設けられた第二導電接続部を更に含み、前記第二導電接続部は、それぞれ前記出力トランジスタのゲート及び前記第二容量の第二極板に結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量の第二極板に結合される第三導電接続部を更に含み、
前記第三導電接続部の前記ベース上での正投影と、第一クロック信号線の前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第二容量の第一極板に結合される。
【0022】
選択的に、前記第一ノード制御トランジスタは、第二アクティブパターンを含み、前記第二アクティブパターンはＵ字形であり、
前記第二アクティブパターンは、１つ目の第一ノード制御チャネル部分と、２つ目の第一ノード制御チャネル部分と、前記１つ目の第一ノード制御チャネル部分に結合される１つ目の第一ノード制御導電部分と、前記２つ目の第一ノード制御チャネル部分に結合される２つ目の第一ノード制御導電部分とを含み、
前記第一ノード制御トランジスタのゲートは、互いに結合される第一ゲートパターンと第二ゲートパターンとを含み、
前記第一ゲートパターンは、前記１つ目の第一ノード制御チャネル部分に対応し、前記第二ゲートパターンは、前記２つ目の第一ノード制御チャネル部分に対応し、
前記１つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第二電極に対応し、前記２つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第一電極に対応する。
前記第二アクティブパターンは、１つ目の第一ノード制御チャネル部分と、２つ目の第一ノード制御チャネル部分と、前記１つ目の第一ノード制御チャネル部分に結合される１つ目の第一ノード制御導電部分と、前記２つ目の第一ノード制御チャネル部分に結合される２つ目の第一ノード制御導電部分とを含み、
前記第一ノード制御トランジスタのゲートは、互いに結合される第一ゲートパターンと第二ゲートパターンとを含み、
前記第一ゲートパターンは、前記１つ目の第一ノード制御チャネル部分に対応し、前記第二ゲートパターンは、前記２つ目の第一ノード制御チャネル部分に対応し、
前記１つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第二電極に対応し、前記２つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第一電極に対応する。
【0023】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第二ノード制御トランジスタを更に含み、前記少なくとも１つのシフトレジスタユニットは、第二容量接続トランジスタを含み、
前記第二ノード制御トランジスタの第二電極と前記第一ノード制御トランジスタの第二電極との間は、第四導電接続部を介して結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタのゲートに結合される第五導電接続部を更に含み、前記第五導電接続部の前記ベース上での正投影と、前記第四導電接続部の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第四導電接続部に結合される。
前記第二ノード制御トランジスタの第二電極と前記第一ノード制御トランジスタの第二電極との間は、第四導電接続部を介して結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタのゲートに結合される第五導電接続部を更に含み、前記第五導電接続部の前記ベース上での正投影と、前記第四導電接続部の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第四導電接続部に結合される。
【0024】
選択的に、前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、
前記第一ノード制御トランジスタの第一電極は、第六導電接続部に結合され、前記第二ノード制御トランジスタのゲートは、第七導電接続部に結合され、
前記第六導電接続部の前記ベース上での正投影と、前記第七導電接続部の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部は、前記第八重なり領域内に設けられた第八ビアホールを介して、前記第七導電接続部に結合され、
前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合される。
前記第一ノード制御トランジスタの第一電極は、第六導電接続部に結合され、前記第二ノード制御トランジスタのゲートは、第七導電接続部に結合され、
前記第六導電接続部の前記ベース上での正投影と、前記第七導電接続部の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部は、前記第八重なり領域内に設けられた第八ビアホールを介して、前記第七導電接続部に結合され、
前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合される。
【0025】
選択的に、前記第二ノード制御トランジスタのゲートは、第八導電接続部にも結合され、前記第八導電接続部の前記ベース上での正投影と、前記第二クロック信号線の前記ベース上での正投影との間には、第九重なり領域があり、前記第八導電接続部は、前記第九重なり領域に設けられた第九ビアホールを介して、前記第二クロック信号線に結合される。
【0026】
選択的に、前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、
前記第二クロック信号線は、前記第一クロック信号線と前記第三電圧信号線との間に設けられるか、或いは、第一クロック信号線は、前記第二クロック信号線と前記第三電圧信号線との間に設けられる。
前記第二クロック信号線は、前記第一クロック信号線と前記第三電圧信号線との間に設けられるか、或いは、第一クロック信号線は、前記第二クロック信号線と前記第三電圧信号線との間に設けられる。
【0027】
選択的に、前記少なくとも１つのシフトレジスタユニットは、入力トランジスタを更に含み、
前記入力トランジスタの第一電極は、入力信号端に結合され、
前記入力トランジスタの第二電極は、第九導電接続部に結合され、前記第九導電接続部の前記ベース上での正投影と、前記第二容量の第二極板の前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部は、前記第十重なり領域に設けられた第十ビアホールを介して、前記第二容量の第二極板に結合される。
前記入力トランジスタの第一電極は、入力信号端に結合され、
前記入力トランジスタの第二電極は、第九導電接続部に結合され、前記第九導電接続部の前記ベース上での正投影と、前記第二容量の第二極板の前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部は、前記第十重なり領域に設けられた第十ビアホールを介して、前記第二容量の第二極板に結合される。
【0028】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第三ノード制御トランジスタ、第二容量接続トランジスタ及び入力トランジスタを更に含み、
前記第三ノード制御トランジスタのゲートは、第一クロック信号線に結合され、
前記入力トランジスタのアクティブ層、前記第三ノード制御トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層は、１つの連続した第三半導体層によって形成され、
前記入力トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分、第五チャネル部分及び２つ目の第五導電部分を含み、
前記２つ目の第五導電部分は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分及び２つ目の第六導電部分を含み、
前記２つ目の第六導電部分は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含む。
前記第三ノード制御トランジスタのゲートは、第一クロック信号線に結合され、
前記入力トランジスタのアクティブ層、前記第三ノード制御トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層は、１つの連続した第三半導体層によって形成され、
前記入力トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分、第五チャネル部分及び２つ目の第五導電部分を含み、
前記２つ目の第五導電部分は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分及び２つ目の第六導電部分を含み、
前記２つ目の第六導電部分は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含む。
【0029】
選択的に、前記走査駆動回路は、第三電圧信号線を更に含み、
前記第三電圧信号線は、第一方向に沿って延在し、
前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影は、何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する。
前記第三電圧信号線は、第一方向に沿って延在し、
前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影は、何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置する。
【0030】
選択的に、前記走査駆動回路は、第三電圧信号線を更に含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一容量、第二容量、第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ、第三ノード制御トランジスタを更に含み、
前記第一トランジスタの第二電極は、前記出力容量の第二極板に結合され、前記第一トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第一トランジスタのゲートは、前記第三ノード制御トランジスタの第二電極に結合され、
前記第二トランジスタの第一電極は、前記第一容量の第一極板に結合され、前記第二トランジスタの第二電極は、第一容量接続トランジスタの第二電極に結合され、前記第二トランジスタのゲートは、前記第三ノード制御トランジスタのゲートに結合され、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートは、それぞれ前記第一容量の第二極板に結合され、前記第一容量接続トランジスタの第二電極は、前記第一容量の第一極板に結合され、前記第一容量接続トランジスタの第一電極は、第二トランジスタのゲートに結合され
前記第二容量接続トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第二容量接続トランジスタのゲートは、前記第二ノード制御トランジスタの第二電極に結合され、前記第二容量接続トランジスタの第二電極は、前記第三ノード制御トランジスタの第一電極に結合され、
前記第一ノード制御トランジスタの第一電極は、前記第二ノード制御トランジスタのゲートに結合され、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二ノード制御トランジスタの第二電極は、前記第一ノード制御トランジスタの第二電極に結合され、前記第二ノード制御トランジスタのゲートは、前記第二クロック信号線に結合され、前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合され、
前記入力トランジスタのゲートは、前記第二ノード制御トランジスタのゲートに結合され、前記入力トランジスタの第一電極は、入力信号端に結合され、前記入力トランジスタの第二電極は、前記第二容量の第二極板に結合され、
前記第三ノード制御トランジスタのゲートは、前記第一クロック信号線に結合され、
前記出力容量の第一極板は、前記第一電圧信号線に結合され、前記出力容量の第二極板は、前記出力リセットトランジスタのゲートに結合され、
前記第二容量の第二極板は、前記出力トランジスタのゲートに結合され、前記第二容量の第一極板は、前記第一クロック信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される。
前記第一トランジスタの第二電極は、前記出力容量の第二極板に結合され、前記第一トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第一トランジスタのゲートは、前記第三ノード制御トランジスタの第二電極に結合され、
前記第二トランジスタの第一電極は、前記第一容量の第一極板に結合され、前記第二トランジスタの第二電極は、第一容量接続トランジスタの第二電極に結合され、前記第二トランジスタのゲートは、前記第三ノード制御トランジスタのゲートに結合され、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートは、それぞれ前記第一容量の第二極板に結合され、前記第一容量接続トランジスタの第二電極は、前記第一容量の第一極板に結合され、前記第一容量接続トランジスタの第一電極は、第二トランジスタのゲートに結合され
前記第二容量接続トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第二容量接続トランジスタのゲートは、前記第二ノード制御トランジスタの第二電極に結合され、前記第二容量接続トランジスタの第二電極は、前記第三ノード制御トランジスタの第一電極に結合され、
前記第一ノード制御トランジスタの第一電極は、前記第二ノード制御トランジスタのゲートに結合され、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二ノード制御トランジスタの第二電極は、前記第一ノード制御トランジスタの第二電極に結合され、前記第二ノード制御トランジスタのゲートは、前記第二クロック信号線に結合され、前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合され、
前記入力トランジスタのゲートは、前記第二ノード制御トランジスタのゲートに結合され、前記入力トランジスタの第一電極は、入力信号端に結合され、前記入力トランジスタの第二電極は、前記第二容量の第二極板に結合され、
前記第三ノード制御トランジスタのゲートは、前記第一クロック信号線に結合され、
前記出力容量の第一極板は、前記第一電圧信号線に結合され、前記出力容量の第二極板は、前記出力リセットトランジスタのゲートに結合され、
前記第二容量の第二極板は、前記出力トランジスタのゲートに結合され、前記第二容量の第一極板は、前記第一クロック信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される。
【0031】
選択的に、前記表示領域に近づく方向に沿って、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線は、順次に配列されるか、或いは、前記表示領域に近づく方向に沿って、前記第二クロック信号線、前記第一クロック信号線及び前記第三電圧信号線は、順次に配列される。
【0032】
選択的に、前記第一容量の第一極板は、第一水平極板部及び第一鉛直極板部を含み
前記出力トランジスタ及び前記出力リセットトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタ、前記出力トランジスタ及び前記信号出力線は、順次に配列され、
前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、前記第一容量、前記第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ及び第三ノード制御トランジスタは、何れも、前記第一電圧信号線と前記第三電圧信号線との間に設けられ、
前記第一トランジスタ、前記第二トランジスタ及び前記第一鉛直極板部は、第一方向に沿って順次に配列され、前記入力トランジスタ、前記第三ノード制御トランジスタ、前記第二容量接続トランジスタ及び前記第一水平極板部は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタ及び前記第一ノード制御トランジスタは、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタのゲートの前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離よりも大きい。
前記出力トランジスタ及び前記出力リセットトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタ、前記出力トランジスタ及び前記信号出力線は、順次に配列され、
前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、前記第一容量、前記第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ及び第三ノード制御トランジスタは、何れも、前記第一電圧信号線と前記第三電圧信号線との間に設けられ、
前記第一トランジスタ、前記第二トランジスタ及び前記第一鉛直極板部は、第一方向に沿って順次に配列され、前記入力トランジスタ、前記第三ノード制御トランジスタ、前記第二容量接続トランジスタ及び前記第一水平極板部は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタ及び前記第一ノード制御トランジスタは、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタのゲートの前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離よりも大きい。
【0033】
選択的に、前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第二極板の前記ベース上での正投影は、前記第一電圧信号線の前記ベース上での正投影と部分的に重なり、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部及び第二鉛直極板部を含み、
前記第一ノード制御トランジスタのゲートと前記第二水平極板部とは、第一方向に沿って配列され、
前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部及び第二鉛直極板部を含み、
前記第一ノード制御トランジスタのゲートと前記第二水平極板部とは、第一方向に沿って配列され、
前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
【0034】
選択的に、前記表示基板は、前記ベース上に設けられた複数行の画素回路を更に含み、前記画素回路は、発光制御端を含み、
前記走査駆動回路に含まれる前記シフトレジスタユニットと前記行の画素回路とは、１対１で対応し、
前記シフトレジスタユニットの信号出力線は、該当行の画素回路の発光制御端に結合され、前記該当行の画素回路の発光制御端に発光制御信号を供給するためのものである。
前記走査駆動回路に含まれる前記シフトレジスタユニットと前記行の画素回路とは、１対１で対応し、
前記シフトレジスタユニットの信号出力線は、該当行の画素回路の発光制御端に結合され、前記該当行の画素回路の発光制御端に発光制御信号を供給するためのものである。
【0035】
２つ目の局面において、本開示の実施例は、ベース上に走査駆動回路を製作し、表示基板に含まれる表示領域に少なくとも１つの駆動トランジスタを製作することを含む表示基板の製作方法であって、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を含み、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、
前記表示基板の製作方法は、
前記第一電圧信号線と前記第二電圧信号線との間に、前記出力回路に含まれるトランジスタを製作することと、
前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線を第一方向に沿って延在するように設け、信号出力線を第二方向に沿って延在するように設けることとを更に含み、
前記第一方向と前記第二方向とは交差する、表示基板の製作方法を更に提供している。
前記走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を含み、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、
前記表示基板の製作方法は、
前記第一電圧信号線と前記第二電圧信号線との間に、前記出力回路に含まれるトランジスタを製作することと、
前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線を第一方向に沿って延在するように設け、信号出力線を第二方向に沿って延在するように設けることとを更に含み、
前記第一方向と前記第二方向とは交差する、表示基板の製作方法を更に提供している。
【0036】
選択的に、本開示の少なくとも１つの実施例に記載の表示基板の製作方法は、
前記信号出力線を隣接するシフトレジスタユニットにおける出力回路の間に設けることを更に含む。
前記信号出力線を隣接するシフトレジスタユニットにおける出力回路の間に設けることを更に含む。
【0037】
選択的に、前記第一電圧信号線は、前記第二電圧信号線における表示領域から遠い側に位置する。
【0038】
選択的に、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記出力回路に含まれるトランジスタを製作するステップは、具体的に、
前記第一電圧信号線と前記第二電圧信号線との間に第一半導体層を形成することと、
前記第一半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートを形成することと、
前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートをマスクとして、第一半導体層における前記ゲートによって覆われていない部分に対してドーピングを行うことで、前記第一半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第一半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含む。
前記第一電圧信号線と前記第二電圧信号線との間に第一半導体層を形成することと、
前記第一半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートを形成することと、
前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートをマスクとして、第一半導体層における前記ゲートによって覆われていない部分に対してドーピングを行うことで、前記第一半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第一半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含む。
【0039】
選択的に、前記表示基板の製作方法は、前記第一ゲート金属層における前記第一半導体層とは反対側の面に第二ゲート金属層を設け、前記第二ゲート金属層に対しパターニングプロセスを行って、第二方向に沿って延在する信号出力線を形成することを更に含み、
前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、前記第一方向と前記第二方向とは交差する。
前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、前記第一方向と前記第二方向とは交差する。
【0040】
選択的に、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を製作するステップは、具体的に、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線、第一クロック信号線及び第二クロック信号線を形成することを含む。
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線、第一クロック信号線及び第二クロック信号線を形成することを含む。
【0041】
選択的に、前記第一電圧信号線の数は１つであり、前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一極板及び第二容量接続トランジスタを更に含み、前記表示基板の製作方法は、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極を、何れも前記第一電圧信号線に結合されるように設けることを更に含む。
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極を、何れも前記第一電圧信号線に結合されるように設けることを更に含む。
【0042】
３つ目の局面において、本開示の実施例は、上記の表示基板を含む、表示装置を更に提供している。
【図面の簡単な説明】
【0043】
【図1】本開示の実施例に記載の表示基板に含まれる少なくとも１つのシフトレジスタユニットに係る少なくとも１つの実施例の回路図である。
【図2B】本開示の少なくとも１つの実施例に記載の表示基板の領域区画の模式図である。
【図2C】本開示の少なくとも１つの実施例に記載の表示基板に含まれる走査駆動回路と画素回路との間の接続関係の模式図である。
【図2D】本開示の少なくとも１つの実施例によるシフトレジスタユニットのレイアウトの模式図である。
【図3】本開示の少なくとも１つの実施例によるシフトレジスタユニットの他のレイアウトの模式図である。
【図4】本開示の少なくとも１つの実施例によるシフトレジスタユニットにおけるアクティブ層の模式図である。
【図5】本開示の少なくとも１つの実施例によるシフトレジスタユニットにおける第一ゲート金属層の模式図である。
【図6】本開示の少なくとも１つの実施例によるシフトレジスタユニットにおける第二ゲート金属層の模式図である。
【図7】本開示の少なくとも１つの実施例によるシフトレジスタユニットに採用されたビアホールの模式図である。
【図8】本開示の少なくとも１つの実施例によるシフトレジスタユニットにおけるソースドレイン金属層の模式図である。
【図10A】第一電圧信号線ＶＧＨのベース上での正投影と、第二半導体層に含まれ且つ前記第一トランジスタＴ８の第一電極Ｓ８として使用される１つ目の第三導電部分２１１のベース上での正投影との間の距離の模式図である。
【図10B】第一電圧信号線ＶＧＨのベース上での正投影と第二半導体層に含まれ且つ前記第一トランジスタＴ８の第二電極Ｄ８として使用される２つ目の第三導電部分２１２のベース上での正投影との間の距離の模式図である。
【図10C】Ｔ５のゲートＧ５のベース上での正投影と、Ｔ６のゲートＧ６のベース上での正投影と、第一電圧信号線ＶＧＨのベース上での正投影との間の距離の模式図である。
【発明を実施するための形態】
【0044】
以下、本開示の実施例における図面を参照しながら、本開示の実施例における技術案を明確且つ完全に説明するが、明らかなことに、説明される実施例は、本開示の一部の実施例に過ぎず、すべての実施例ではない。本開示における実施例に基づいて、当業者によって創造的な労働を払わずに得られた他の実施例は、全て本開示の保護範囲に含まれるものとする。
【0045】
図１に示すように、本開示は、表示基板を提供し、前記表示基板は、表示基板のエッジ領域に位置する走査駆動回路を含み、前記走査駆動回路は、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１、第三電圧信号線ＶＧＬ２、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及び信号出力線ＥＯＵＴを含み、前記走査駆動回路は、複数のシフトレジスタユニットを更に含み、
図１に示すように、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットに係る少なくとも１つの実施例は、出力リセットトランジスタＴ９、出力トランジスタＴ１０、出力容量Ｃ３、第一容量Ｃ１、第二容量Ｃ２、第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４を含み、
前記出力リセットトランジスタＴ９のゲートＧ９は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記出力リセットトランジスタＴ９の第一電極Ｓ９に高電圧信号Ｖｇｈが投入され、
前記出力トランジスタＴ１０のゲートＧ１０は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０に低電圧信号Ｖｇｌが投入され、
前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合され、
前記第一トランジスタＴ８の第二電極Ｄ８は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第一トランジスタＴ８の第一電極Ｓ８に前記高電圧信号Ｖｇｈが投入され、前記第一トランジスタＴ８のゲートＧ８は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４に結合され、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第二トランジスタＴ７の第一電極Ｓ７は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第二トランジスタＴ７のゲートＧ７は、前記第三ノード制御トランジスタＴ４のゲートＧ４に結合され、
前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、前記第一容量接続トランジスタＴ６の第二電極Ｄ６は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第一容量接続トランジスタＴ６の第一電極Ｓ６は、第二トランジスタＴ７のゲートＧ７に結合され、
前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合され、前記第二容量接続トランジスタＴ５のゲートＧ５は、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３に結合され、前記第二容量接続トランジスタＴ５の第二電極Ｄ５は、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４に結合され、
前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記第一ノード制御トランジスタＴ２のゲートＧ２は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第二ノード制御トランジスタＴ３の第二電極Ｄ３は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、前記第二クロック信号線ＣＫに結合され、前記第二ノード制御トランジスタＴ３の第一電極Ｓ３に前記低電圧信号Ｖｇｌが投入され、
前記入力トランジスタＴ１のゲートＧ１は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、前記入力トランジスタＴ１の第二電極Ｄ１は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第一クロック信号線ＣＢに結合され、
前記出力容量Ｃ３の第一極板Ｃ３ａに前記高電圧信号Ｖｇｈが投入され、前記出力容量Ｃ３の第二極板Ｃ３ｂは、前記出力リセットトランジスタＴ９のゲートＧ９に結合され、
前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記出力トランジスタＴ１０のゲートＧ１０に結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、第一クロック信号線ＣＢに結合される。
図１に示すように、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットに係る少なくとも１つの実施例は、出力リセットトランジスタＴ９、出力トランジスタＴ１０、出力容量Ｃ３、第一容量Ｃ１、第二容量Ｃ２、第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４を含み、
前記出力リセットトランジスタＴ９のゲートＧ９は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記出力リセットトランジスタＴ９の第一電極Ｓ９に高電圧信号Ｖｇｈが投入され、
前記出力トランジスタＴ１０のゲートＧ１０は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０に低電圧信号Ｖｇｌが投入され、
前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合され、
前記第一トランジスタＴ８の第二電極Ｄ８は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第一トランジスタＴ８の第一電極Ｓ８に前記高電圧信号Ｖｇｈが投入され、前記第一トランジスタＴ８のゲートＧ８は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４に結合され、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第二トランジスタＴ７の第一電極Ｓ７は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第二トランジスタＴ７のゲートＧ７は、前記第三ノード制御トランジスタＴ４のゲートＧ４に結合され、
前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、前記第一容量接続トランジスタＴ６の第二電極Ｄ６は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第一容量接続トランジスタＴ６の第一電極Ｓ６は、第二トランジスタＴ７のゲートＧ７に結合され、
前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合され、前記第二容量接続トランジスタＴ５のゲートＧ５は、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３に結合され、前記第二容量接続トランジスタＴ５の第二電極Ｄ５は、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４に結合され、
前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記第一ノード制御トランジスタＴ２のゲートＧ２は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第二ノード制御トランジスタＴ３の第二電極Ｄ３は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、前記第二クロック信号線ＣＫに結合され、前記第二ノード制御トランジスタＴ３の第一電極Ｓ３に前記低電圧信号Ｖｇｌが投入され、
前記入力トランジスタＴ１のゲートＧ１は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、前記入力トランジスタＴ１の第二電極Ｄ１は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第一クロック信号線ＣＢに結合され、
前記出力容量Ｃ３の第一極板Ｃ３ａに前記高電圧信号Ｖｇｈが投入され、前記出力容量Ｃ３の第二極板Ｃ３ｂは、前記出力リセットトランジスタＴ９のゲートＧ９に結合され、
前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記出力トランジスタＴ１０のゲートＧ１０に結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、第一クロック信号線ＣＢに結合される。
【0046】
図１に示すシフトレジスタユニットに係る少なくとも１つの実施例において、全てのトランジスタは、ｐ型トランジスタになっているが、これに限定されない。
【0047】
本開示の実施例において、図１に示すシフトレジスタユニットに係る少なくとも１つの実施例は、発光制御走査駆動回路であってもよいが、これに限定されない。
【0048】
本開示の少なくとも１つの実施例において、トランジスタの第一電極がソース、トランジスタの第二電極がドレインであってもよく、又は、トランジスタの第一電極がドレイン、トランジスタの第二電極がソースであってもよい。
【0049】
図１において、符号Ｎ１は第一ノード、符号Ｎ２は第二ノード、符号Ｎ３は第三ノード、符号Ｎ４は第四ノードである。
【0050】
図２Ａに示すように、本開示の図１に示すようなシフトレジスタユニットに係る少なくとも１つの実施例は、動作の際、
第一段階Ｐ１では、ＣＫはローレベルを入力し、Ｔ１及びＴ３はオンとなり、オンとなったＴ１により、Ｅ１から供給されたハイレベルの入力信号が第一ノードＮ１に伝送されることで、第一ノードＮ１の電位がハイレベルとされ、その結果、Ｔ２、Ｔ８及びＴ１０がオフにされ、また、オンとなったＴ３により、Ｖｇｌが第二ノードＮ２に伝送されることで、第二ノードＮ２の電位がローレベルとされ、その結果、Ｔ５及びＴ６がオンにされる。ＣＢはハイレベルを入力するため、Ｔ７はオフとなり、また、Ｃ３のエネルギー蓄積作用により、第四ノードＮ４の電位がハイレベルに維持可能であり、その結果、Ｔ９にオフされ、第一段階Ｐ１では、Ｔ９及びＴ１０が何れもオフとなるため、ＥＯＵＴは、ローレベルの出力を維持し、
第二段階Ｐ２では、ＣＢはローレベルを入力し、Ｔ４及びＴ７はオンとなり、第一クロック信号ＣＫがハイレベルを入力するため、Ｔ１及びＴ３はオフとなり、第一容量Ｃ１のエネルギー蓄積作用により、第二ノードＮ２の電位が前段階のローレベルに引き続き維持可能であり、Ｔ５及びＴ６はオンとなり、オンとなったＴ５及びＴ４を介してＶｇｈが第一ノードＮ１に伝送されることで、第一ノードＮ１の電位が前段階のハイレベルに引き続き維持されるため、Ｔ２、Ｔ８及びＴ１０はオフとなり、また、ＣＢから供給されたローレベルが、オンとなったＴ６及びＴ７を介して第四ノードＮ４に伝送されることで、第四ノードＮ４の電位がローレベルとされるため、Ｔ９はオンとなり、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第三段階Ｐ３では、ＣＫはローレベルを入力し、Ｔ１及びＴ３はオンとなり、ＣＢがハイレベルを供給するため、Ｔ４及びＴ７はオフとなり、Ｃ３のエネルギー蓄積作用により、第四ノードＮ４の電位が前段階のローレベルに維持可能であり、その結果、Ｔ９は、オン状態に維持され、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第四段階Ｐ４では、ＣＫはハイレベルを入力し、Ｔ１及びＴ３はオフとなり、ＣＢはローレベルを入力し、Ｔ４及びＴ７はオンとなり、第二容量Ｃ２のエネルギー蓄積作用により、第一ノードＮ１の電位が前段階のハイレベルに維持されることで、Ｔ２、Ｔ８及びＴ１０がオフにされる。第一容量Ｃ１のエネルギー蓄積作用により、第二ノードＮ２の電位が前段階のローレベルに引き続き維持されることで、Ｔ５及びＴ６がオンにされる。また、ＣＢから入力された低電圧信号が、オンとなったＴ６及びＴ７を介して第四ノードＮ４に伝送されることで、第四ノードＮ４の電位がローレベルとされ、Ｔ９はオンとなり、オンとなったＴ９により、高電圧Ｖｇｈが出力され、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第五段階Ｐ５では、ＣＫは低電圧信号を入力し、Ｔ１及びＴ３はオンとなり、ＣＢは高電圧信号を入力し、Ｔ４及びＴ７はオフとなる。オンとなったＴ１により、Ｅ１から供給されたローレベルの入力信号が第一ノードＮ１に伝送されることで、第一ノードＮ１の電位がローレベルとされるため、Ｔ２、Ｔ８及びＴ１０はオンとなり、オンとなったＴ２により、ローレベルの第二クロック信号が第二ノードＮ２に伝送されることで、第二ノードＮ２の電位を更に引き下げることが可能であるため、第二ノードＮ２の電位が前段階のローレベルに引き続き維持され、その結果、Ｔ５及びＴ６がオンにされ、また、オンとなったＴ８により、Ｖｇｈが第四ノードＮ４に伝送されることで、第四ノードＮ４の電位が高電圧とされるため、Ｔ９はオフとなり、オンとなったＴ１０により、Ｖｇｌが出力され、ＥＯＵＴは、低電圧信号Ｖｇｌを出力する。
第一段階Ｐ１では、ＣＫはローレベルを入力し、Ｔ１及びＴ３はオンとなり、オンとなったＴ１により、Ｅ１から供給されたハイレベルの入力信号が第一ノードＮ１に伝送されることで、第一ノードＮ１の電位がハイレベルとされ、その結果、Ｔ２、Ｔ８及びＴ１０がオフにされ、また、オンとなったＴ３により、Ｖｇｌが第二ノードＮ２に伝送されることで、第二ノードＮ２の電位がローレベルとされ、その結果、Ｔ５及びＴ６がオンにされる。ＣＢはハイレベルを入力するため、Ｔ７はオフとなり、また、Ｃ３のエネルギー蓄積作用により、第四ノードＮ４の電位がハイレベルに維持可能であり、その結果、Ｔ９にオフされ、第一段階Ｐ１では、Ｔ９及びＴ１０が何れもオフとなるため、ＥＯＵＴは、ローレベルの出力を維持し、
第二段階Ｐ２では、ＣＢはローレベルを入力し、Ｔ４及びＴ７はオンとなり、第一クロック信号ＣＫがハイレベルを入力するため、Ｔ１及びＴ３はオフとなり、第一容量Ｃ１のエネルギー蓄積作用により、第二ノードＮ２の電位が前段階のローレベルに引き続き維持可能であり、Ｔ５及びＴ６はオンとなり、オンとなったＴ５及びＴ４を介してＶｇｈが第一ノードＮ１に伝送されることで、第一ノードＮ１の電位が前段階のハイレベルに引き続き維持されるため、Ｔ２、Ｔ８及びＴ１０はオフとなり、また、ＣＢから供給されたローレベルが、オンとなったＴ６及びＴ７を介して第四ノードＮ４に伝送されることで、第四ノードＮ４の電位がローレベルとされるため、Ｔ９はオンとなり、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第三段階Ｐ３では、ＣＫはローレベルを入力し、Ｔ１及びＴ３はオンとなり、ＣＢがハイレベルを供給するため、Ｔ４及びＴ７はオフとなり、Ｃ３のエネルギー蓄積作用により、第四ノードＮ４の電位が前段階のローレベルに維持可能であり、その結果、Ｔ９は、オン状態に維持され、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第四段階Ｐ４では、ＣＫはハイレベルを入力し、Ｔ１及びＴ３はオフとなり、ＣＢはローレベルを入力し、Ｔ４及びＴ７はオンとなり、第二容量Ｃ２のエネルギー蓄積作用により、第一ノードＮ１の電位が前段階のハイレベルに維持されることで、Ｔ２、Ｔ８及びＴ１０がオフにされる。第一容量Ｃ１のエネルギー蓄積作用により、第二ノードＮ２の電位が前段階のローレベルに引き続き維持されることで、Ｔ５及びＴ６がオンにされる。また、ＣＢから入力された低電圧信号が、オンとなったＴ６及びＴ７を介して第四ノードＮ４に伝送されることで、第四ノードＮ４の電位がローレベルとされ、Ｔ９はオンとなり、オンとなったＴ９により、高電圧Ｖｇｈが出力され、ＥＯＵＴは、高電圧信号Ｖｇｈを出力し、
第五段階Ｐ５では、ＣＫは低電圧信号を入力し、Ｔ１及びＴ３はオンとなり、ＣＢは高電圧信号を入力し、Ｔ４及びＴ７はオフとなる。オンとなったＴ１により、Ｅ１から供給されたローレベルの入力信号が第一ノードＮ１に伝送されることで、第一ノードＮ１の電位がローレベルとされるため、Ｔ２、Ｔ８及びＴ１０はオンとなり、オンとなったＴ２により、ローレベルの第二クロック信号が第二ノードＮ２に伝送されることで、第二ノードＮ２の電位を更に引き下げることが可能であるため、第二ノードＮ２の電位が前段階のローレベルに引き続き維持され、その結果、Ｔ５及びＴ６がオンにされ、また、オンとなったＴ８により、Ｖｇｈが第四ノードＮ４に伝送されることで、第四ノードＮ４の電位が高電圧とされるため、Ｔ９はオフとなり、オンとなったＴ１０により、Ｖｇｌが出力され、ＥＯＵＴは、低電圧信号Ｖｇｌを出力する。
【0051】
図２Ｂに示すように、符号Ｊ１は表示基板、符号Ａ０は表示領域、符号Ｂ１は第一エッジ領域、符号Ｂ２は第二エッジ領域である。
【0052】
前記表示基板Ｊ１の表示領域Ａ０には、複数本の発光制御線、複数本のゲート線及び複数本のデータ線、並びに、前記複数本のゲート線と前記複数本のデータ線とにより交差して規定された複数のサブ画素が設けられていてもよく、
第一エッジ領域Ｂ１及び／又は第二エッジ領域Ｂ２には、複数のシフトレジスタユニットを含む走査駆動回路が設けられていてもよく、
前記走査駆動回路に含まれる複数のシフトレジスタユニットと前記複数本の発光制御線とは、１対１で対応し、各々の前記シフトレジスタユニットの信号出力線は、対応する発光制御線に結合され、対応する発光制御線に発光制御信号を供給するためのものである。
第一エッジ領域Ｂ１及び／又は第二エッジ領域Ｂ２には、複数のシフトレジスタユニットを含む走査駆動回路が設けられていてもよく、
前記走査駆動回路に含まれる複数のシフトレジスタユニットと前記複数本の発光制御線とは、１対１で対応し、各々の前記シフトレジスタユニットの信号出力線は、対応する発光制御線に結合され、対応する発光制御線に発光制御信号を供給するためのものである。
【0053】
具体的な実施の際、１つの前記発光制御線は、該当の行画素回路の発光制御端に結合される。
【0054】
選択的に、前記表示基板は、前記ベース上に設けられた複数行の画素回路を更に含み、前記画素回路は、発光制御端を含み、
前記走査駆動回路に含まれる前記シフトレジスタユニットと前記行の画素回路とは、１対１で対応し、
前記シフトレジスタユニットの信号出力線は、該当行の画素回路の発光制御端に結合され、前記該当行の画素回路の発光制御端に発光制御信号を供給するためのものである。
前記走査駆動回路に含まれる前記シフトレジスタユニットと前記行の画素回路とは、１対１で対応し、
前記シフトレジスタユニットの信号出力線は、該当行の画素回路の発光制御端に結合され、前記該当行の画素回路の発光制御端に発光制御信号を供給するためのものである。
【0055】
本開示の少なくとも１つの実施例において、前記画素回路は、表示基板の有効表示領域に設けられてもよく、前記走査駆動回路は、表示基板のエッジ領域に設けられてもよい。
【0056】
図２Ｃに示すように、符号Ｙ１は走査駆動回路、符号Ｓ１１は前記走査駆動回路Ｓ１に含まれる第一段のシフトレジスタユニット、符号Ｓ１２は前記走査駆動回路Ｓ１に含まれる第二段のシフトレジスタユニット、符号Ｓ１Ｎ－１は前記走査駆動回路Ｓ１に含まれる第Ｎ－１段のシフトレジスタユニット、符号Ｓ１Ｎは前記走査駆動回路Ｓ１に含まれる第Ｎ段のシフトレジスタユニット、Ｎは３よりも大きい整数であり、
図２Ｃにおいて、符号Ｒ１は第一行の画素回路、符号Ｒ２は第二行の画素回路、符号ＲＮ－１は第Ｎ－１行の画素回路、符号ＲＮは第Ｎ行の画素回路であり、
Ｓ１１は、Ｒ１に対応付けられ、Ｓ１２は、Ｒ２に対応付けられ、Ｓ１Ｎ－１は、ＲＮ－１に対応付けられ、Ｓ１Ｎは、ＲＮに対応付けられ、
Ｓ１１は、Ｒ１に第一行の発光制御信号を供給し、Ｓ１２は、Ｒ２に第二行の発光制御信号を供給し、Ｓ１Ｎ－１は、Ｒ１Ｎ－１に第Ｎ－１行の発光制御信号を供給し、Ｓ１Ｎは、Ｒ１Ｎに第Ｎ行の発光制御信号を供給する。
図２Ｃにおいて、符号Ｒ１は第一行の画素回路、符号Ｒ２は第二行の画素回路、符号ＲＮ－１は第Ｎ－１行の画素回路、符号ＲＮは第Ｎ行の画素回路であり、
Ｓ１１は、Ｒ１に対応付けられ、Ｓ１２は、Ｒ２に対応付けられ、Ｓ１Ｎ－１は、ＲＮ－１に対応付けられ、Ｓ１Ｎは、ＲＮに対応付けられ、
Ｓ１１は、Ｒ１に第一行の発光制御信号を供給し、Ｓ１２は、Ｒ２に第二行の発光制御信号を供給し、Ｓ１Ｎ－１は、Ｒ１Ｎ－１に第Ｎ－１行の発光制御信号を供給し、Ｓ１Ｎは、Ｒ１Ｎに第Ｎ行の発光制御信号を供給する。
【0057】
図２Ｃに示すように、エッジ領域において、前記表示基板は、ゲート駆動回路を更に含んでもよく、前記ゲート駆動回路は、複数段のゲート駆動ユニットを含み、前記ゲート駆動ユニットと画素行とも、１対１で対応し、該当行の画素に、該当するゲート駆動信号を供給するためのものであり、
図２Ｃにおいて、符号Ｙ２はゲート駆動回路、符号Ｓ２１はゲート駆動回路に含まれる第一行のゲート駆動ユニット、符号Ｓ２２はゲート駆動回路に含まれる第二行のゲート駆動ユニット、符号Ｓ２Ｎ－１はゲート駆動回路に含まれる第Ｎ－１行のゲート駆動ユニット、符号Ｓ２Ｎはゲート駆動回路に含まれる第Ｎ行のゲート駆動ユニットである。
図２Ｃにおいて、符号Ｙ２はゲート駆動回路、符号Ｓ２１はゲート駆動回路に含まれる第一行のゲート駆動ユニット、符号Ｓ２２はゲート駆動回路に含まれる第二行のゲート駆動ユニット、符号Ｓ２Ｎ－１はゲート駆動回路に含まれる第Ｎ－１行のゲート駆動ユニット、符号Ｓ２Ｎはゲート駆動回路に含まれる第Ｎ行のゲート駆動ユニットである。
【0058】
図２Ｄに示すように、第一電圧信号線ＶＧＨは高電圧信号Ｖｇｈを供給し、第二電圧信号線ＶＧＬ１及び第三電圧信号線ＶＧＬ２は低電圧信号Ｖｇｌを供給し、第四電圧信号線ＶＧＨ０は高電圧信号Ｖｇｈを供給し、
図２Ｄに示すように、ＥＳＴＶ、ＶＧＨ０、ＶＧＬ２、ＶＧＨ、ＶＧＬ１、ＣＫ及びＣＢは、表示領域から遠ざかる方向に沿って配列され、ＥＳＴＶ、ＶＧＨ０、ＶＧＬ２、ＶＧＨ、ＶＧＬ１、ＣＫ及びＣＢは、第一方向に沿って延在し、
Ｔ８、Ｔ９及びＴ１０は、ＶＧＬ２とＶＧＨ０との間に設けられ、Ｔ９及びＴ１０は、第一方向に沿って配列され、Ｔ８は、Ｔ９とＶＧＬ２との間に設けられ、
Ｔ６、Ｔ７、Ｃ１、Ｔ１、Ｔ４及びＴ５は、ＶＧＨとＶＧＬ２との間に設けられ、
Ｃ１は、ＶＧＬ２とＴ６との間に設けられ、Ｔ４は、ＶＧＬ２とＴ６との間に設けられ、
Ｔ７及びＴ６は、第一方向に沿って順次に配列され、Ｔ１、Ｔ４及びＴ５は、第一方向に沿って順次に配列され、
Ｔ２及びＴ３は、ＶＧＬ１とＶＧＨとの間に設けられ、Ｔ３とＴ２とは、第一方向に沿って順次に配列され、
Ｃ３のベース上での正投影は、ＶＧＨ０のベース上での正投影と部分的に重なり、Ｃ２のベース上での正投影は、ＶＧＬ１のベース上での正投影と部分的に重なる。
図２Ｄに示すように、ＥＳＴＶ、ＶＧＨ０、ＶＧＬ２、ＶＧＨ、ＶＧＬ１、ＣＫ及びＣＢは、表示領域から遠ざかる方向に沿って配列され、ＥＳＴＶ、ＶＧＨ０、ＶＧＬ２、ＶＧＨ、ＶＧＬ１、ＣＫ及びＣＢは、第一方向に沿って延在し、
Ｔ８、Ｔ９及びＴ１０は、ＶＧＬ２とＶＧＨ０との間に設けられ、Ｔ９及びＴ１０は、第一方向に沿って配列され、Ｔ８は、Ｔ９とＶＧＬ２との間に設けられ、
Ｔ６、Ｔ７、Ｃ１、Ｔ１、Ｔ４及びＴ５は、ＶＧＨとＶＧＬ２との間に設けられ、
Ｃ１は、ＶＧＬ２とＴ６との間に設けられ、Ｔ４は、ＶＧＬ２とＴ６との間に設けられ、
Ｔ７及びＴ６は、第一方向に沿って順次に配列され、Ｔ１、Ｔ４及びＴ５は、第一方向に沿って順次に配列され、
Ｔ２及びＴ３は、ＶＧＬ１とＶＧＨとの間に設けられ、Ｔ３とＴ２とは、第一方向に沿って順次に配列され、
Ｃ３のベース上での正投影は、ＶＧＨ０のベース上での正投影と部分的に重なり、Ｃ２のベース上での正投影は、ＶＧＬ１のベース上での正投影と部分的に重なる。
【0059】
図２Ｄにおいて、符号ＥＳＴＶはスタート信号線である。
【0060】
図２Ｄに示すように、Ｄ１はＤ４として兼用され、Ｓ４はＤ５として兼用され、Ｄ６は、Ｄ７として兼用される。
【0061】
図２Ｄ及び図３において、符号Ｇ１はＴ１のゲート、符号Ｓ１はＴ１の第一電極、符号Ｄ１はＴ１の第二電極であり、符号Ｇ２はＴ２のゲート、符号Ｓ２はＴ２の第一電極、符号Ｄ２はＴ２の第二電極であり、符号Ｇ３はＴ３のゲート、符号Ｓ３はＴ３の第一電極、符号Ｄ３はＴ３の第二電極であり、符号Ｇ４はＴ４のゲート、符号Ｓ４はＴ４の第一電極、符号Ｄ４はＴ４の第二電極であり、符号Ｇ５はＴ５のゲート、符号Ｓ５はＴ５の第一電極、符号Ｄ５はＴ５の第二電極であり、符号Ｇ６はＴ６のゲート、符号Ｓ６はＴ６の第一電極、符号Ｄ６はＴ６の第二電極であり、符号Ｇ７はＴ７のゲート、符号Ｓ７はＴ７の第一電極、符号Ｄ７はＴ７の第二電極であり、符号Ｇ８はＴ８のゲート、符号Ｓ８はＴ８の第一電極、符号Ｄ８はＴ８の第二電極であり、符号Ｇ９はＴ９のゲート、符号Ｓ９はＴ９の第一電極、符号Ｄ９はＴ９の第二電極であり、符号Ｇ１０はＴ１０のゲート、符号Ｓ１０はＴ１０の第一電極、符号Ｄ１０はＴ１０の第二電極である。
【0062】
図２Ｄにおいて、符号ＥＳＴＶはスタート信号線である。
【0063】
上記図２Ｄに示すゲート駆動回路のレイアウト方式では、高電圧信号を供給する信号線が２本採用されているため、信号線の接続方式は、乱雑になってしまい、第ｎ段のシフトレジスタユニットにおけるＴ１０と、第ｎ＋１段のシフトレジスタユニットにおける出力リセットトランジスタとの間の空間は、ＥＯＵＴを設けるために十分に利用されておらず、それに、Ｃ１については、Ｔ５のゲートと第二導電接続部との間の空間が十分に利用されておらず、Ｃ２については、Ｔ２と、隣接する次段のシフトレジスタユニットとの間の空間が十分に利用されておらず、その結果、シフトレジスタユニットの横方向の幅が大きく、表示基板の狭額縁化の発展に不利となる。
【0064】
図２Ｄに示すシフトレジスタユニットは、走査駆動回路に含まれる第ｎ段のシフトレジスタユニットであってもよく、ｎは正整数である。
【0065】
上記問題の存在に基づいて、本開示の発明者が検討したところ、シフトレジスタユニットにおける各トランジスタのレイアウト方式を調整して、シフトレジスタユニットの占有面積を縮小させることで、表示基板の額縁幅を縮小可能であることを見出した。
【0066】
図３に示すレイアウト方式では、第一電圧信号線ＶＧＨは高電圧信号Ｖｇｈを供給し、第二電圧信号線ＶＧＬ１及び第三電圧信号線ＶＧＬ２は、低電圧信号Ｖｇｌを供給し、本開示の少なくとも１つの実施例では、レイアウトを容易にするために、高電圧信号Ｖｇｈを供給する信号線が１本減らされ、ＶＧＨがＶＧＬ１とＶＧＬ２との間に設けられるようになっている。
【0067】
図２Ｄに比べて、図３に示す少なくとも１つの実施例では、第四電圧信号線ＶＧＨ０が取り除かれ、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１及び第三電圧信号線ＶＧＬ２のみが使用され、ＶＧＨがＶＧＬ１とＶＧＬ２との間に設けられるようになっている。
【0068】
図３に示すように、前記出力リセットトランジスタＴ９の第一電極Ｓ９は、第一電圧信号線ＶＧＨに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０は、第二電圧信号線ＶＧＬ１に結合され、前記第一トランジスタＴ８の第一電極Ｓ８は、前記第一電圧信号線ＶＧＨに結合され、前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合され、前記第二ノード制御トランジスタＴ３の第一電極Ｓ３は、第三電圧信号線ＶＧＬ２に結合され、前記出力容量Ｃ３の第一極板Ｃ３ａは、第一電圧信号線ＶＧＨに結合される。
【0069】
図３に示すように、上記構造のシフトレジスタユニットを表示基板のエッジ領域にレイアウトする場合、表示基板の表示領域から遠ざかる方向に沿って、第二電圧信号線ＶＧＬ１、第一電圧信号線ＶＧＨ及び第三電圧信号線ＶＧＬ２は、順次に配列され、前記第二電圧信号線ＶＧＬ１、前記第一電圧信号線ＶＧＨ及び第三電圧信号線ＶＧＬ２は、何れも第一方向に沿って延在し、
そして、さらには、前記第三電圧信号線ＶＧＬ２における前記第一電圧信号線ＶＧＨから遠い側に、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶが設けられており、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶは、前記表示領域から遠ざかる第二方向に沿って順次に配列され、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶは、何れも第一方向に沿って延在し、
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられ、第一方向に沿って、前記出力リセットトランジスタＴ９、前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、順次に配列され、
前記第一容量Ｃ１、前記第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４は、何れも、前記第一電圧信号線ＶＧＨと前記第三電圧信号線ＶＧＬ２との間に設けられ、
前記第一トランジスタＴ８、前記第二トランジスタＴ７及び前記第一容量Ｃ１は、第一方向に沿って順次に配列され、前記入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４、前記第二容量接続トランジスタＴ５及び前記第一容量Ｃ１は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタＴ３及び前記第一ノード制御トランジスタＴ２は、第一方向に沿って順次に配列され、
前記第二トランジスタＴ７及び前記第三ノード制御トランジスタＴ４は、第二方向に沿って順次に配列され、
前記第一容量接続トランジスタＴ６及び前記第二容量接続トランジスタＴ５は、第二方向に沿って順次に配列され、
前記第一トランジスタＴ８、前記入力トランジスタＴ１及び前記第二ノード制御トランジスタＴ３は、第二方向に沿って配列され、
そして、前記第一ノード制御トランジスタＴ２のアクティブパターンは、Ｔ２がダブルゲート構造として形成されるように、Ｕ字形構造として設けられる。
そして、さらには、前記第三電圧信号線ＶＧＬ２における前記第一電圧信号線ＶＧＨから遠い側に、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶが設けられており、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶは、前記表示領域から遠ざかる第二方向に沿って順次に配列され、第一クロック信号線ＣＢ、第二クロック信号線ＣＫ及びスタート電圧信号線ＥＳＴＶは、何れも第一方向に沿って延在し、
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられ、第一方向に沿って、前記出力リセットトランジスタＴ９、前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、順次に配列され、
前記第一容量Ｃ１、前記第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４は、何れも、前記第一電圧信号線ＶＧＨと前記第三電圧信号線ＶＧＬ２との間に設けられ、
前記第一トランジスタＴ８、前記第二トランジスタＴ７及び前記第一容量Ｃ１は、第一方向に沿って順次に配列され、前記入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４、前記第二容量接続トランジスタＴ５及び前記第一容量Ｃ１は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタＴ３及び前記第一ノード制御トランジスタＴ２は、第一方向に沿って順次に配列され、
前記第二トランジスタＴ７及び前記第三ノード制御トランジスタＴ４は、第二方向に沿って順次に配列され、
前記第一容量接続トランジスタＴ６及び前記第二容量接続トランジスタＴ５は、第二方向に沿って順次に配列され、
前記第一トランジスタＴ８、前記入力トランジスタＴ１及び前記第二ノード制御トランジスタＴ３は、第二方向に沿って配列され、
そして、前記第一ノード制御トランジスタＴ２のアクティブパターンは、Ｔ２がダブルゲート構造として形成されるように、Ｕ字形構造として設けられる。
【0070】
本開示の少なくとも１つの実施例において、走査駆動回路に含まれる第一段のシフトレジスタユニットの入力信号端は、スタート信号線ＥＳＴＶに結合され、前記入力信号端は、前記入力トランジスタＴ１の第一電極Ｓ１に結合される端子である。
【0071】
本開示の少なくとも１つの実施例において、前記第一方向と前記第二方向とは交差し、例えば、前記第一方向は、前記第二方向に垂直であってもよいが、これに限定されない。
【0072】
具体的に、前記第二方向と前記第一方向と交差する夾角は、実際の必要に応じて設定可能であり、例示的に、前記第二方向は、前記第一方向に垂直である。
【0073】
本開示の少なくとも１つの実施例において、第一クロック信号線ＣＢの位置と前記第二クロック信号線ＣＫの位置とは、取り替えられてもよいが、これに限定されない。
【0074】
例えば、図３に示すようなレイアウト方式では、第一方向は、上から下への垂直方向であってもよく、第二方向は、右から左への水平方向であってもよいが、これに限定されない。
【0075】
実際の操作の際、信号線の幅は、主に抵抗に影響を与え、幅広い信号線ほど、その抵抗が小さくなり、信号の安定に有利となる。そのうち、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１及び第三電圧信号線ＶＧＬ２は、直流電圧を供給するものであり、線幅による影響が少ない。一方で、第一クロック信号線ＣＢ及び第二クロック信号線ＣＫは、クロック信号を供給するものであり、当該クロック信号の電位が高電圧から低電圧に変化する場合、抵抗の小さいクロック信号線ほど、当該クロック信号の電位を素早く低電圧に到達させ易くなるため、本開示の少なくとも１つの実施例において、前記第一クロック信号線ＣＢの線幅及び前記第二クロック信号線の線幅が割に広く設けられるようになっている。
【0076】
図３に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影は、前記第一電圧信号線ＶＧＨの前記ベース上での正投影と部分的に重なり、
前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図３から分かるように、Ｃ２の第一極板の横方向部分は、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタの間に設けられ、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタとの間の空間が十分に利用されており、Ｃ１の第一極板の横方向部分は、Ｔ５のゲートと第二導電接続部Ｌ２との間に位置し、Ｔ５のゲートと第二導電接続部Ｌ２との間の空間が十分に利用されている。
前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図３から分かるように、Ｃ２の第一極板の横方向部分は、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタの間に設けられ、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタとの間の空間が十分に利用されており、Ｃ１の第一極板の横方向部分は、Ｔ５のゲートと第二導電接続部Ｌ２との間に位置し、Ｔ５のゲートと第二導電接続部Ｌ２との間の空間が十分に利用されている。
【0077】
本開示の図３に示すレイアウト方式では、出力リセットトランジスタＴ９が第一電圧信号線ＶＧＨに結合され、出力トランジスタＴ１０が第二電圧信号線ＶＧＬ１に結合されるため、出力リセットトランジスタＴ９及び出力トランジスタＴ１０を第一電圧信号線ＶＧＨと第二電圧信号線ＶＧＬ１との間に設け、第ｎ段のシフトレジスタユニットに含まれるＴ１０と第ｎ＋１段のシフトレジスタユニットに含まれる出力リセットトランジスタとの間の空間を十分に利用して信号出力線ＥＯＵＴを設けることで、Ｔ９及びＴ１０がＶＧＨとＶＧＬ１との間に設けられ、そして、前記第一電圧信号線ＶＧＨと出力回路（前記出力回路はＴ９及びＴ１０を含む）との間に他の信号線及び他のトランジスタに含まれる部品が設けられず、前記第二電圧信号線ＶＧＬ１と前記出力回路（前記出力回路はＴ９及びＴ１０を含む）との間に他の信号線及び他のトランジスタに含まれる部品が設けられないようにしており、ＶＧＨからＴ９及びＴ１０までの距離が狭められ、ＶＧＬ１からＴ９及びＴ１０までの距離が狭められ、その結果、シフトレジスタユニットの横方向の幅が縮減される。
【0078】
本開示の少なくとも１つの実施例において、図３に示すシフトレジスタユニットは、走査駆動回路に含まれる第ｎ段のシフトレジスタユニットであってもよく、ｎは正整数である。
【0079】
そして、本開示の図３に示すレイアウト方式では、Ｔ８の第一電極Ｓ８が第一電圧信号線ＶＧＨに結合され、Ｔ８の第二電極Ｄ８が出力容量Ｃ３の第二極板Ｃ３ｂに結合されるため、Ｔ８がＶＧＨ及びＣ３に近いほど、該当するレイアウトは、より合理的になる。本開示の少なくとも１つの実施例では、第ｎ段のシフトレジスタユニットにおけるＴ８と第ｎ＋１段のシフトレジスタユニットに含まれる第一トランジスタとの間の空間が利用されるように、Ｔ８を第一電圧信号線ＶＧＨにおける第二電圧信号線ＶＧＬ１から遠い側に設け、Ｔ８を隣接する前段のシフトレジスタユニットに近接するように設け、そして、シフトレジスタユニットの横方向の幅が縮減されるように、Ｔ８のソースとＶＧＨとの間の信号線の長さを縮減させ、Ｔ８のドレインとＣ３との間の信号線の長さを縮減させる。図３に示すように、Ｔ７、Ｔ６及びＣ１は、何れも第ｎ段のシフトレジスタユニットにおけるＴ８と第ｎ＋１段のシフトレジスタユニットに含まれる第一トランジスタとの間の空間に設けられ、第ｎ段のシフトレジスタユニットにおけるＴ８と第ｎ＋１段のシフトレジスタユニットに含まれる第一トランジスタとの間の空間が十分に利用されている。
【0080】
さらに、Ｔ５のゲートＧ５をＣ１の第二極板Ｃ１ｂに結合させ、Ｔ６の第二電極Ｄ６を前記第一容量Ｃ１の第一極板Ｃ１ａに結合させるのであれば、Ｃ１の形状を調整可能にするために、Ｔ５の位置及びＴ６の位置をＶＧＨに近接するようにし、Ｔ５とＴ６との距離を短縮させるべきであり、図３に示すように、本開示の少なくとも１つの実施例では、第一容量Ｃ１の極板がＬ字形に設けられる。そして、図３に示すように、Ｃ２については、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタとの間の余剰空間を十分に利用して、第二容量Ｃ２の極板をＬ字形に設けるようになっている。上記のように設けることで、シフトレジスタユニットの横方向の幅をある程度短縮させ、縦方向の高さを最適化することができる。
【0081】
図３に示すように、本開示の少なくとも１つの実施例に記載の表示基板は、前記ベース上に設けられた走査駆動回路及び表示領域を含み、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記走査駆動回路は、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１、第一クロック信号線ＣＢ及び第二クロック信号線ＣＫを更に含み、前記第一電圧信号線ＶＧＨ、前記第二電圧信号線ＶＧＬ１、前記第一クロック信号線ＣＢ及び前記第二クロック信号線ＣＫは、第一方向に沿って延在し、前記表示領域には、少なくとも１つの駆動トランジスタが含まれ、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路Ｏ１及び信号出力線ＥＯＵＴを含み、前記出力回路Ｏ１は、それぞれ前記第一電圧信号線ＶＧＨ、前記第二電圧信号線ＶＧＬ１及び前記信号出力線ＥＯＵＴに結合され、前記信号出力線ＥＯＵＴは、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路Ｏ１に含まれるトランジスタは、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられる。
前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路Ｏ１及び信号出力線ＥＯＵＴを含み、前記出力回路Ｏ１は、それぞれ前記第一電圧信号線ＶＧＨ、前記第二電圧信号線ＶＧＬ１及び前記信号出力線ＥＯＵＴに結合され、前記信号出力線ＥＯＵＴは、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路Ｏ１に含まれるトランジスタは、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられる。
【0082】
本開示の少なくとも１つの実施例に記載の表示基板は、出力回路Ｏ１を第一電圧信号線ＶＧＨと第二電圧信号線ＶＧＬ１との間に設けることで、空間構造上では、第一電圧信号線ＶＧＨが、出力回路Ｏ１における表示領域から遠い側に設けられ、そして、前記第一電圧信号線ＶＧＨと出力回路Ｏ１との間に他の信号線及び他のトランジスタに含まれる部品が設けられず、前記第二電圧信号線ＶＧＬ１が、出力回路Ｏ１における表示領域に近い側に設けられ、前記第二電圧信号線ＶＧＬ１と前記出力回路Ｏ１との間に他の信号線及び他のトランジスタに含まれる部品が設けられないようにしており、第一電圧信号線ＶＧＨから出力回路Ｏ１までの距離を狭め、第二電圧信号線ＶＧＬ１から出力回路Ｏ１までの距離を狭めることができ、その結果、シフトレジスタユニットの横方向の幅が縮減される。
【0083】
具体的な実施の際、前記第一電圧信号線ＶＧＨは、前記第二電圧信号線ＶＧＬ１における表示領域から遠い側に位置する。
【0084】
本開示の少なくとも１つの実施例において、前記第一電圧信号線ＶＧＨは、第一電圧を前記出力回路Ｏ１に供給し、前記第二電圧信号線ＶＧＬ１は、第二電圧を前記出力回路Ｏ１に供給し、前記第一電圧は、前記第二電圧よりも高い。
【0085】
具体的な実施の際、前記第一電圧は高電圧Ｖｇｈであってもよく、前記第二電圧は低電圧Ｖｇｌであってもよいが、これに限定されない。
【0086】
選択的に、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含んでもよく、
前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合される。
前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合される。
【0087】
図３に示すように、前記出力回路Ｏ１は、出力リセットトランジスタＴ９及び出力トランジスタＴ１０を含み、
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、上から下へ順次に配列され、前記出力リセットトランジスタＴ９の第一電極Ｓ９は、前記第一電圧信号線ＶＧＨに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０は、前記第二電圧信号線ＶＧＬ１に結合される。
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、上から下へ順次に配列され、前記出力リセットトランジスタＴ９の第一電極Ｓ９は、前記第一電圧信号線ＶＧＨに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０は、前記第二電圧信号線ＶＧＬ１に結合される。
【0088】
本開示の少なくとも１つの実施例において、前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合され、
前記信号出力線は、隣接するシフトレジスタユニットにおける出力回路の間に位置する。
前記信号出力線は、隣接するシフトレジスタユニットにおける出力回路の間に位置する。
【0089】
具体的な実施の際、前記出力トランジスタ及び前記出力リセットトランジスタを何れも前記信号出力線に結合させるのであれば、前記出力トランジスタ及び前記出力リセットトランジスタについては、前記信号出力線からの距離を近くすべきであり、本開示の少なくとも１つの実施例では、信号出力線を下に向かって隣接するシフトレジスタユニットにおける出力回路との間に移して、シフトレジスタユニットの横方向の幅を狭めるようにする。
【0090】
本開示の少なくとも１つの実施例において、出力リセットトランジスタＴ９は、無効な発光制御信号を供給するためのものであり、出力トランジスタＴ１０は、有効な発光制御信号を供給するためのものである。
【0091】
本開示の少なくとも１つの実施例において、前記有効な発光制御信号は、画素回路における発光制御トランジスタをオンにすることが可能な電圧信号（前記発光制御トランジスタのゲートは前記発光制御線に結合される）であってもよく、前記無効な発光制御信号は、前記発光制御トランジスタをオフにすることが可能な電圧信号であってもよい。
【0092】
具体的に、前記表示基板の表示領域には、複数のサブ画素が含まれ、前記複数のサブ画素の少なくとも１つは、画素駆動回路を含み、前記画素駆動回路は、駆動トランジスタ、ゲート線、発光制御線及びデータ線を含み、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、前記走査駆動回路に含まれる複数のシフトレジスタユニットと、複数本の発光制御線とは、１対１で対応し、各々の前記シフトレジスタユニットの信号出力線は、対応する発光制御線に結合され、対応する発光制御線に発光制御信号を供給するためのものである。
【0093】
本開示の少なくとも１つの実施例において、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、
前記第一半導体層と前記信号出力線とは、第一方向に沿って配列される。
前記第一半導体層と前記信号出力線とは、第一方向に沿って配列される。
【0094】
具体的な実施の際、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成されてもよいが、これに限定されない。
【0095】
本開示の少なくとも１つの実施例において、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成されてもよく、
前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの第一導電部分の間に設けられ、
前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含んでもよく、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、
前記出力リセットトランジスタのアクティブ層における最も前記出力トランジスタのアクティブ層に近い第一導電部分は、前記出力トランジスタにおける第二導電部分として兼用されてもよく、こうすれば、前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間を更に縮小することができ、前記表示基板の狭額縁化の実現に有利となる。
前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの第一導電部分の間に設けられ、
前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含んでもよく、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、
前記出力リセットトランジスタのアクティブ層における最も前記出力トランジスタのアクティブ層に近い第一導電部分は、前記出力トランジスタにおける第二導電部分として兼用されてもよく、こうすれば、前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間を更に縮小することができ、前記表示基板の狭額縁化の実現に有利となる。
【0096】
図４に示すように、前記出力リセットトランジスタＴ９のアクティブ層及び前記出力トランジスタＴ１０のアクティブ層は、１つの連続した第一半導体層１０によって形成されてもよく、
前記出力リセットトランジスタＴ９のアクティブ層は、第一方向に対向して設けられた１つ目の第一導電部分１１１、２つ目の第一導電部分１１２及び３つ目の第一導電部分１１３を含み、前記出力リセットトランジスタＴ９のアクティブ層は、１つ目の第一チャネル部分１２１及び２つ目の第一チャネル部分１２２を更に含み、
前記１つ目の第一チャネル部分１２１は、前記１つ目の第一導電部分１１１と前記２つ目の第一導電部分１１２との間に設けられ、前記２つ目の第一チャネル部分１２２は、前記２つ目の第一導電部分１１２と前記３つ目の第一導電部分１１３との間に設けられ、
前記第一導電部分１１３は、前記出力トランジスタＴ１０のアクティブ層に含まれる１つ目の第二導電部分として兼用され、
前記出力トランジスタＴ１０のアクティブ層は、第一方向に対向して設けられた２つ目の第二導電部分１３２及び３つ目の第二導電部分１３３を更に含み、前記出力トランジスタＴ１０のアクティブ層は、１つ目の第二チャネル部分１４１及び２つ目の第二チャネル部分１４２を更に含み、
前記１つ目の第二チャネル部分１４１は、１つ目の第二導電部分と２つ目の第二導電部分１３２との間に設けられ、前記２つ目の第二チャネル部分１４２は、前記２つ目の第二導電部分１３２と３つ目の第二導電部分１３３との間に設けられる。
前記出力リセットトランジスタＴ９のアクティブ層は、第一方向に対向して設けられた１つ目の第一導電部分１１１、２つ目の第一導電部分１１２及び３つ目の第一導電部分１１３を含み、前記出力リセットトランジスタＴ９のアクティブ層は、１つ目の第一チャネル部分１２１及び２つ目の第一チャネル部分１２２を更に含み、
前記１つ目の第一チャネル部分１２１は、前記１つ目の第一導電部分１１１と前記２つ目の第一導電部分１１２との間に設けられ、前記２つ目の第一チャネル部分１２２は、前記２つ目の第一導電部分１１２と前記３つ目の第一導電部分１１３との間に設けられ、
前記第一導電部分１１３は、前記出力トランジスタＴ１０のアクティブ層に含まれる１つ目の第二導電部分として兼用され、
前記出力トランジスタＴ１０のアクティブ層は、第一方向に対向して設けられた２つ目の第二導電部分１３２及び３つ目の第二導電部分１３３を更に含み、前記出力トランジスタＴ１０のアクティブ層は、１つ目の第二チャネル部分１４１及び２つ目の第二チャネル部分１４２を更に含み、
前記１つ目の第二チャネル部分１４１は、１つ目の第二導電部分と２つ目の第二導電部分１３２との間に設けられ、前記２つ目の第二チャネル部分１４２は、前記２つ目の第二導電部分１３２と３つ目の第二導電部分１３３との間に設けられる。
【0097】
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０において、各々のトランジスタのチャネル部分の両側における導電部分は、それぞれ対応して当該トランジスタの第一電極及び第二電極として使用可能であり、又は、それぞれ当該トランジスタの第一電極及び当該トランジスタの第二電極に結合可能であるため、Ｔ９とＴ１０とは、３つ目の第一導電部分１１３を介して電気的な接続を実現可能となる。
【0098】
前記第一半導体層１１の製作の際、例示的に、先ず第一半導体材料層を形成し、次に出力リセットトランジスタＴ９のゲートＧ９及び出力トランジスタＴ１０のゲートＧ１０を形成してから、出力リセットトランジスタＴ９のゲートＧ９及び出力トランジスタＴ１０のゲートＧ１０をマスクとして、第一半導体材料層における各トランジスタのゲートによって覆われていない部分に対しドーピングを行って、前記第一半導体材料層における各トランジスタのゲートによって覆われていない部分が前記導電部分として形成され、前記第一半導体材料層における各トランジスタによって覆われている部分が前記チャネル部分として形成されるようにしてもよい。
【0099】
上記表示基板の具体的な構造から分かるように、本開示の少なくとも１つの実施例に記載の表示基板では、シフトレジスタユニットにおける前記出力リセットトランジスタＴ９及び出力トランジスタＴ１０が前記第一方向に沿って配列でき、シフトレジスタユニットの第二方向における占有面積を縮小しているため、前記表示基板は、狭額縁化の発展需要により適合することになる。
【0100】
具体的に、前記出力リセットトランジスタのゲートは、少なくとも１つの出力リセットゲートパターンを含んでもよく、前記出力リセットトランジスタの第一電極は、少なくとも１つの第一電極パターンを含み、前記出力リセットトランジスタの第二電極は、少なくとも１つの第二電極パターンを含み、
前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差する。
前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差する。
【0101】
具体的に、前記出力トランジスタのゲートは、第一方向に沿って配列された少なくとも２つの出力ゲートパターンを含んでもよく、前記出力トランジスタの第一電極は、少なくとも１つの第三電極パターンを含み、前記出力トランジスタの第二電極は、少なくとも１つの第四電極パターンを含み、
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
【0102】
具体的な実施の際、前記出力リセットゲートパターンの数、前記第一電極パターンの数、前記第二電極パターンの数、前記出力ゲートパターンの数、前記第三電極パターンの数及び前記第四電極パターンの数は、実際の必要に応じて設定可能である。例示的に、図５及び図８に示すように、前記出力ゲートパターンの数及び前記出力リセットゲートパターンの数は２つであってもよく、第一電極パターンの数及び第三電極パターンの数は１つであってもよく、前記第二電極パターンの数及び前記第四電極パターンの数は２つであってもよい。
【0103】
そして、前記出力トランジスタの第二電極及び出力リセットトランジスタの第二電極が何れも信号出力線に結合されるため、出力トランジスタ及び出力リセットトランジスタのレイアウトの際、前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い前記第二電極パターンを、前記出力トランジスタの第四電極パターンとして兼用されてもよく、こうすれば、出力トランジスタ及び出力リセットトランジスタのレイアウト空間を更に縮小させることができ、表示基板の狭額縁化の実現に有利となる。
【0104】
図３及び図５に示すように、いくつかの実施例において、前記出力リセットトランジスタＴ９のゲートＧ９は、第一出力リセットゲートパターンＧ９１及び第二出力リセットゲートパターンＧ９２を含んでもよく、
前記出力トランジスタＴ１０のゲートＧ１０は、第一出力ゲートパターンＧ１０１及び第二出力ゲートパターンＧ１０２を含んでもよく、
第一出力リセットゲートパターンＧ９１、第二出力リセットゲートパターンＧ９２、前記第一出力ゲートパターンＧ１０１及び前記第二出力ゲートパターンＧ１０２は、第一方向に沿って順次に配列され、
第一出力リセットゲートパターンＧ９１、第二出力リセットゲートパターンＧ９２、前記第一出力ゲートパターンＧ１０１及び前記第二出力ゲートパターンＧ１０２は、何れも第二方向に沿って延在し、第二方向と第一方向とは交差し、
前記第一出力リセットゲートパターンＧ９１と前記第二出力リセットゲートパターンＧ９２とは、互いに結合され、前記第一出力ゲートパターンＧ１０１と前記第二出力ゲートパターンＧ１０２とは、互いに結合され、
図８に示すように、前記出力リセットトランジスタＴ９の第二電極Ｄ９は、１つ目の第二電極パターンＤ９１及び２つ目の第二電極パターンＤ９２を含み、
Ｄ９１、Ｓ９及びＤ９２は、第一方向に沿って順次に配列されるとともに、Ｄ９１、Ｓ９及びＤ９２は、何れも第二方向に沿って延在し、Ｓ９は、第一電圧信号線ＶＧＨに結合され、
Ｄ９２は、前記出力トランジスタＴ１０の第二電極Ｄ１０における１つ目の第四電極パターンとして兼用され、
前記出力トランジスタＴ１０の第二電極Ｄ１０は、２つ目の第四電極パターンＤ１０２を更に含み、
Ｄ９２、Ｓ１０及びＤ１０２は、第一方向に沿って順次に配列され、Ｓ１０は、第二電圧信号線ＶＧＬ１に結合され、
図３、図５、図８に示すように、Ｇ９１の前記ベース上での正投影は、Ｄ９１のベース上での正投影とＳ９のベース上での正投影との間に設けられ、Ｇ９２の前記ベース上での正投影は、Ｓ９のベース上での正投影とＤ９２のベース上での正投影との間に設けられ、Ｇ１０１の前記ベース上での正投影は、Ｄ９２のベース上での正投影とＳ１０のベース上での正投影との間にあり、Ｇ１０２の前記ベース上での正投影は、Ｓ１０のベース上での正投影とＤ１０２のベース上での正投影との間にある。
前記出力トランジスタＴ１０のゲートＧ１０は、第一出力ゲートパターンＧ１０１及び第二出力ゲートパターンＧ１０２を含んでもよく、
第一出力リセットゲートパターンＧ９１、第二出力リセットゲートパターンＧ９２、前記第一出力ゲートパターンＧ１０１及び前記第二出力ゲートパターンＧ１０２は、第一方向に沿って順次に配列され、
第一出力リセットゲートパターンＧ９１、第二出力リセットゲートパターンＧ９２、前記第一出力ゲートパターンＧ１０１及び前記第二出力ゲートパターンＧ１０２は、何れも第二方向に沿って延在し、第二方向と第一方向とは交差し、
前記第一出力リセットゲートパターンＧ９１と前記第二出力リセットゲートパターンＧ９２とは、互いに結合され、前記第一出力ゲートパターンＧ１０１と前記第二出力ゲートパターンＧ１０２とは、互いに結合され、
図８に示すように、前記出力リセットトランジスタＴ９の第二電極Ｄ９は、１つ目の第二電極パターンＤ９１及び２つ目の第二電極パターンＤ９２を含み、
Ｄ９１、Ｓ９及びＤ９２は、第一方向に沿って順次に配列されるとともに、Ｄ９１、Ｓ９及びＤ９２は、何れも第二方向に沿って延在し、Ｓ９は、第一電圧信号線ＶＧＨに結合され、
Ｄ９２は、前記出力トランジスタＴ１０の第二電極Ｄ１０における１つ目の第四電極パターンとして兼用され、
前記出力トランジスタＴ１０の第二電極Ｄ１０は、２つ目の第四電極パターンＤ１０２を更に含み、
Ｄ９２、Ｓ１０及びＤ１０２は、第一方向に沿って順次に配列され、Ｓ１０は、第二電圧信号線ＶＧＬ１に結合され、
図３、図５、図８に示すように、Ｇ９１の前記ベース上での正投影は、Ｄ９１のベース上での正投影とＳ９のベース上での正投影との間に設けられ、Ｇ９２の前記ベース上での正投影は、Ｓ９のベース上での正投影とＤ９２のベース上での正投影との間に設けられ、Ｇ１０１の前記ベース上での正投影は、Ｄ９２のベース上での正投影とＳ１０のベース上での正投影との間にあり、Ｇ１０２の前記ベース上での正投影は、Ｓ１０のベース上での正投影とＤ１０２のベース上での正投影との間にある。
【0105】
本開示の少なくとも１つの実施例において、走査駆動回路に含まれる少なくとも１つのシフトレジスタユニットの動作の際、Ｔ１０がオンであれば、前記シフトレジスタユニットは、低電圧信号を出力し続け、Ｔ１０のゲートに投入される電圧信号の安定を維持するために、Ｔ１０のゲートＧ１０とクロック信号線とがオーバーラップすることを回避すべきであり、ここで、Ｇ１０を第二電圧信号線ＶＧＬ１（ＶＧＬ１は直流電圧信号線）とオーバーラップするように設ければ、Ｔ１０のゲートＧ１０に投入される電圧信号への影響が最小となる。
【0106】
具体的な実施の際、前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含んでもよく、各々の前記第一チャネル部分は、隣接する２つの前記第一導電部分の間に設けられ、
前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合される。
前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合される。
【0107】
具体的な実施の際、前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含んでもよく、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、
前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される。
前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される。
【0108】
図４、図５、図７及び図８に示すように、１つ目の第一チャネル部分１２１は、第一出力リセットゲートパターンＧ９１に対応し、２つ目の第一チャネル部分１２２は、第二出力リセットゲートパターンＧ９２に対応し、
１つ目の第一チャネル部分１２１のベース上での正投影は、Ｇ９１のベース上での正投影の内部に位置し、
２つ目の第一チャネル部分１２２のベース上での正投影は、Ｇ９２のベース上での正投影の内部に位置し、
１つ目の第一導電部分１１１は、１つ目の第二電極パターンＤ９１に対応し、２つ目の第一導電部分１１２は、出力リセットトランジスタの第一電極Ｓ９に対応し、３つ目の第一導電部分１１３は、２つ目の第二電極パターンＤ９２に対応し、
Ｓ９のベース上での正投影と、２つ目の第一導電部分１１２のベース上での正投影とには、第一重なり領域があり、Ｓ９は、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールＨ１を介して、２つ目の第一導電部分１１２に結合され、
Ｄ９１のベース上での正投影と、１つ目の第一導電部分１１１のベース上での正投影とには、１つ目の第二重なり領域があり、Ｄ９１は、前記１つ目の第二重なり領域に設けられた少なくとも１つの第二ビアホールＨ２を介して、１つ目の第一導電部分１１１に結合され、
Ｄ９２のベース上での正投影と、３つ目の第一導電部分１１３のベース上での正投影とには、２つ目の第二重なり領域があり、Ｄ９２は、前記２つ目の第二重なり領域に設けられた少なくとも１つの第二ビアホールＨ２を介して、３つ目の第一導電部分１１３に結合され、
１つ目の第二チャネル部分１４１は、第一出力ゲートパターンＧ１０１に対応し、２つ目の第二チャネル部分１４２は、第二出力ゲートパターンＧ１０２に対応し、
１つ目の第二チャネル部分１４１のベース上での正投影は、Ｇ１０１のベース上での正投影の内部に位置し、
２つ目の第二チャネル部分１４２のベース上での正投影は、Ｇ１０２のベース上での正投影の内部に位置し、
Ｄ９２は、１つ目の第四電極パターンとして兼用され、３つ目の第一導電部分１１３は、１つ目の第二導電部分として兼用され、
１つ目の第二導電部分は、１つ目の第四電極パターンに対応し、
２つ目の第二導電部分１３２は、出力トランジスタの第一電極Ｓ１０に対応し、３つ目の第二導電部分１３３は、２つ目の第四電極パターンＤ１０２に対応し、
Ｓ１０のベース上での正投影と、２つ目の第二導電部分１３２のベース上での正投影とには、第三重なり領域があり、Ｓ１０は、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールＨ３を介して、２つ目の第二導電部分１３２に結合され、
Ｄ１０２のベース上での正投影と、３つ目の第二導電部分１３３のベース上での正投影とには、第四重なり領域があり、Ｄ１０２は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールＨ４を介して、３つ目の第二導電部分１３３に結合される。
１つ目の第一チャネル部分１２１のベース上での正投影は、Ｇ９１のベース上での正投影の内部に位置し、
２つ目の第一チャネル部分１２２のベース上での正投影は、Ｇ９２のベース上での正投影の内部に位置し、
１つ目の第一導電部分１１１は、１つ目の第二電極パターンＤ９１に対応し、２つ目の第一導電部分１１２は、出力リセットトランジスタの第一電極Ｓ９に対応し、３つ目の第一導電部分１１３は、２つ目の第二電極パターンＤ９２に対応し、
Ｓ９のベース上での正投影と、２つ目の第一導電部分１１２のベース上での正投影とには、第一重なり領域があり、Ｓ９は、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールＨ１を介して、２つ目の第一導電部分１１２に結合され、
Ｄ９１のベース上での正投影と、１つ目の第一導電部分１１１のベース上での正投影とには、１つ目の第二重なり領域があり、Ｄ９１は、前記１つ目の第二重なり領域に設けられた少なくとも１つの第二ビアホールＨ２を介して、１つ目の第一導電部分１１１に結合され、
Ｄ９２のベース上での正投影と、３つ目の第一導電部分１１３のベース上での正投影とには、２つ目の第二重なり領域があり、Ｄ９２は、前記２つ目の第二重なり領域に設けられた少なくとも１つの第二ビアホールＨ２を介して、３つ目の第一導電部分１１３に結合され、
１つ目の第二チャネル部分１４１は、第一出力ゲートパターンＧ１０１に対応し、２つ目の第二チャネル部分１４２は、第二出力ゲートパターンＧ１０２に対応し、
１つ目の第二チャネル部分１４１のベース上での正投影は、Ｇ１０１のベース上での正投影の内部に位置し、
２つ目の第二チャネル部分１４２のベース上での正投影は、Ｇ１０２のベース上での正投影の内部に位置し、
Ｄ９２は、１つ目の第四電極パターンとして兼用され、３つ目の第一導電部分１１３は、１つ目の第二導電部分として兼用され、
１つ目の第二導電部分は、１つ目の第四電極パターンに対応し、
２つ目の第二導電部分１３２は、出力トランジスタの第一電極Ｓ１０に対応し、３つ目の第二導電部分１３３は、２つ目の第四電極パターンＤ１０２に対応し、
Ｓ１０のベース上での正投影と、２つ目の第二導電部分１３２のベース上での正投影とには、第三重なり領域があり、Ｓ１０は、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールＨ３を介して、２つ目の第二導電部分１３２に結合され、
Ｄ１０２のベース上での正投影と、３つ目の第二導電部分１３３のベース上での正投影とには、第四重なり領域があり、Ｄ１０２は、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールＨ４を介して、３つ目の第二導電部分１３３に結合される。
【0109】
本開示の少なくとも１つの実施例において、第一ビアホールの数、第二ビアホールの数、第三ビアホールの数及び第四ビアホールの数は、実際の必要に応じて設定可能である。
【0110】
上記実施例による表示基板では、第一半導体層１０を利用して出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層を形成することで、Ｔ９及びＴ１０の第二方向における占有空間を小さくするだけでなく、出力リセットトランジスタＴ９のアクティブ層及び出力トランジスタＴ１０のアクティブ層の第一方向における寸法を増加させることにより、Ｔ９のチャネル幅及びＴ１０のチャネル幅を保証することができるため、Ｔ９の動作性能及びＴ１０の動作性能が保証されながら、表示基板の額縁幅の縮小が実現される。
【0111】
図３、図４及び図６に示すように、信号出力線ＥＯＵＴのベース上での正投影は、第ｎ段のシフトレジスタユニットにおける第一半導体層１０のベース上での正投影と第ｎ＋１段のシフトレジスタユニットにおける第一半導体層のベース上での正投影との間にあり、第一半導体層１０及び信号出力線ＥＯＵＴは、第一方向に沿って配列されており、シフトレジスタユニットの横方向の幅を狭めることができる。
【0112】
本開示の少なくとも１つの実施例において、図４は、図３におけるアクティブ層の模式図であり、図５は、図３における第一ゲート金属層の模式図であり、図６は、図３における第二ゲート金属層の模式図であり、図７は、アクティブ層、第一ゲート金属層及び第二ゲート金属層を順次に設けてから製作されたビアホールの模式図であり、図８は、図３におけるソースドレイン金属層の模式図である。
【0113】
具体的な実施の際、ベース上にアクティブ層、第一ゲート金属層、第二ゲート金属層、ビアホール及びソースドレイン金属層を順次に設けて、表示基板を形成する。
【0114】
本開示の少なくとも１つの実施例において、前記少なくとも１つのシフトレジスタユニットは、出力トランジスタ及び出力リセットトランジスタに加えて、複数のトランジスタを含んでもよく、各々のトランジスタのチャネル部分の両側における導電部分は、それぞれ対応して当該トランジスタの第一電極及び第二電極として使用可能であり、又は、それぞれ当該トランジスタの第一電極及び当該トランジスタの第二電極に結合可能である。
【0115】
本開示の少なくとも１つの実施例において、図３に示すように、前記第一電圧信号線ＶＧＨの数は１つであってもよく、
図１及び図３に示すように、前記出力回路は、出力リセットトランジスタＴ９を含み、前記少なくとも１つのシフトレジスタユニットは、出力容量Ｃ３、第一トランジスタＴ８及び第二容量接続トランジスタＴ５を更に含み、
前記出力リセットトランジスタＴ９の第一電極、前記出力容量Ｃ３の第一極板、前記第一トランジスタＴ８の第一電極及び前記第二容量接続トランジスタＴ５の第一電極が、何れも前記第一電圧信号線ＶＧＨに結合されることで、前記シフトレジスタユニットに含まれる各トランジスタが何れも同じ第一電圧信号線ＶＧＨに結合され、採用される信号線の数が減らされるようにする。
図１及び図３に示すように、前記出力回路は、出力リセットトランジスタＴ９を含み、前記少なくとも１つのシフトレジスタユニットは、出力容量Ｃ３、第一トランジスタＴ８及び第二容量接続トランジスタＴ５を更に含み、
前記出力リセットトランジスタＴ９の第一電極、前記出力容量Ｃ３の第一極板、前記第一トランジスタＴ８の第一電極及び前記第二容量接続トランジスタＴ５の第一電極が、何れも前記第一電圧信号線ＶＧＨに結合されることで、前記シフトレジスタユニットに含まれる各トランジスタが何れも同じ第一電圧信号線ＶＧＨに結合され、採用される信号線の数が減らされるようにする。
【0116】
本開示の少なくとも１つの実施例において、ＶＧＨをＶＧＬ１とＶＧＬ２との間に設けることで、第一電圧信号線ＶＧＨが同時に第二容量接続トランジスタＴ５の第一電極及び第一トランジスタＴ８の第一電極に第一電圧信号を供給可能にするとともに、前記第一電圧信号線ＶＧＨが前記出力容量Ｃ３の第一極板を充電可能にする。
【0117】
図３に示すように、前記表示基板は、第三電圧信号線ＶＧＬ２を更に含み、前記第一電圧信号線ＶＧＨは、前記第二電圧信号線ＶＧＬ１と前記第三電圧信号線ＶＧＬ３との間に位置する。
【0118】
図３、図４、図７及び図８に示すように、前記第二容量接続トランジスタＴ５の第一電極Ｓ５が、第五接続ビアホールＨ８５を介して信号線導電接続部Ｌ４０に結合され、前記信号線導電接続部Ｌ４０が前記第一電圧信号線ＶＧＨに結合されることで、前記第二容量接続トランジスタＴ５の第一電極Ｓ５が前記第一電圧信号線ＶＧＨに結合されるようにし、
前記信号線導電接続部Ｌ４０と前記第一電圧信号線ＶＧＨとがソースドレイン金属層に含まれ、前記第二容量接続トランジスタＴ５の第一電極Ｓ５がアクティブ層に含まれる。
前記信号線導電接続部Ｌ４０と前記第一電圧信号線ＶＧＨとがソースドレイン金属層に含まれ、前記第二容量接続トランジスタＴ５の第一電極Ｓ５がアクティブ層に含まれる。
【0119】
図３、図４、図７及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、第一容量Ｃ１を更に含み、
前記信号線導電接続部Ｌ４０のベース上での正投影は、第一容量Ｃ１の第一極板Ｃ１ａのベース上での正投影と部分的に重なる。
前記信号線導電接続部Ｌ４０のベース上での正投影は、第一容量Ｃ１の第一極板Ｃ１ａのベース上での正投影と部分的に重なる。
【0120】
図３、図６及び図７に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第一極板Ｃ３ａは、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールＨ０１を介して、前記第一電圧信号線ＶＧＨに結合される。本開示の少なくとも１つの実施例において、図２に示すように、前記少なくとも１つのシフトレジスタユニットは、出力容量Ｃ３及び第一トランジスタＴ８を更に含んでもよく、
図３、図６及び図７に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第一極板Ｃ３ａは、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールＨ０１を介して、前記第一電圧信号線ＶＧＨに結合され、
前記第一トランジスタＴ８は、前記第一電圧信号線ＶＧＨにおける前記出力リセットトランジスタＴ９から遠い側に設けられ、
図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第一トランジスタＴ８の第二電極Ｄ８に結合される極板導電接続部７１を更に含み、
図３、図４、図７及び図８に示すように、前記第一トランジスタＴ８の第二電極Ｄ８は、第一接続ビアホールＨ８１を介して前記極板導電接続部７１に結合され、
図３、図５、図７及び図８に示すように、前記極板導電接続部７１の前記ベース上での正投影と、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影とには、極板重なり領域があり、前記極板導電接続部７１は、前記極板重なり領域に設けられた少なくとも１つの極板ビアホールＨ０２を介して、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、
前記第一トランジスタＴ８の第一電極Ｓ８は、前記第一電圧信号線ＶＧＨに結合される。
図３、図６及び図７に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第一極板Ｃ３ａは、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールＨ０１を介して、前記第一電圧信号線ＶＧＨに結合され、
前記第一トランジスタＴ８は、前記第一電圧信号線ＶＧＨにおける前記出力リセットトランジスタＴ９から遠い側に設けられ、
図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第一トランジスタＴ８の第二電極Ｄ８に結合される極板導電接続部７１を更に含み、
図３、図４、図７及び図８に示すように、前記第一トランジスタＴ８の第二電極Ｄ８は、第一接続ビアホールＨ８１を介して前記極板導電接続部７１に結合され、
図３、図５、図７及び図８に示すように、前記極板導電接続部７１の前記ベース上での正投影と、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影とには、極板重なり領域があり、前記極板導電接続部７１は、前記極板重なり領域に設けられた少なくとも１つの極板ビアホールＨ０２を介して、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、
前記第一トランジスタＴ８の第一電極Ｓ８は、前記第一電圧信号線ＶＧＨに結合される。
【0121】
具体的な実施の際、図７に示すように、前記第一トランジスタＴ８の第一電極Ｓ８は、第二接続ビアホールＨ８２を介して前記第一電圧信号線ＶＧＨに結合される。
【0122】
本開示の少なくとも１つの実施例において、Ｔ８を第一電圧信号線ＶＧＨにおける第二電圧信号線ＶＧＬ１から遠い側に移し、出力容量Ｃ３の極板のベース上での正投影を第一電圧信号線ＶＧＨのベース上での正投影と部分的に重なるように設けることで、第一トランジスタＴ８の第一電極Ｓ８と第一電圧信号線ＶＧＨとの間の距離を縮減させ、第一トランジスタＴ８の第二電極Ｄ８と前記出力容量Ｃ３の第二極板Ｃ３ｂとの間の距離を縮減させ、Ｔ８が容易に第一電圧信号線ＶＧＨ及び出力容量Ｃ３の第二極板Ｃ３ｂにそれぞれ結合可能にし、空間をコンパクトにし、レイアウトをより合理的にしている。
【0123】
好ましい場合では、前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影と前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離は、第一所定距離よりも小さく、前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影と前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影との間の第二方向における最大距離は、第二所定距離よりも小さく、こうして、第一トランジスタＴ８が第一電圧信号線ＶＧＨ及び出力容量Ｃ３に近接され、シフトレジスタユニットの横方向の幅が短縮され、狭額縁の実現に有利となる。
【0124】
本開示の少なくとも１つの実施例において、前記第一所定距離及び前記第二所定距離は、実際の状況に応じて選択可能であり、例えば、前記第一所定距離は、２０ｕｍ（ミクロン）以上３０ｕｍ以下であってもよく、前記第二所定距離は、２５ｕｍ（ミクロン）以上３５ｕｍ以下であってもよい。
【0125】
本開示の少なくとも１つの実施例において、Ｓ８及びＤ８はアクティブ層に設けられ、図４に示すように、前記１つ目の第三導電部分２１１は、前記第一トランジスタＴ８の第一電極Ｓ８として使用され、前記２つ目の第三導電部分２１２は、前記第一トランジスタＴ８の第二電極Ｄ８として使用される。
【0126】
本開示の少なくとも１つの実施例において、前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影と前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離とは、前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影のエッジラインにおける任意の点と前記第一電圧信号線ＶＧＨのベース上での正投影のエッジラインとの間の、第二方向に沿った最大距離を指し、
前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影と前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影との間の第二方向における最大距離とは、前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影のエッジラインにおける任意の点と前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影のエッジラインとの間の、第二方向に沿った最大距離を指す。
前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影と前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影との間の第二方向における最大距離とは、前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影のエッジラインにおける任意の点と前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影のエッジラインとの間の、第二方向に沿った最大距離を指す。
【0127】
図１０Ａでは、図４における第二半導体層（前記第二半導体層は、１つ目の第三導電部分２１１及び２つ目の第三導電部分２１２を含む）の基板上での正投影及び前記第一電圧信号線ＶＧＨの基板上での正投影のみが描かれており、
図１０Ｂでは、図４における第二半導体層（前記第二半導体層は、１つ目の第三導電部分２１１及び２つ目の第三導電部分２１２を含む）の基板上での正投影及び前記出力容量Ｃ３の第二極板の正投影のベース上での正投影のみが描かれており、
図１０Ａ及び図１０Ｂにおいて、符号Ｘ１は前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影のエッジライン、符号Ｘ２は前記第一電圧信号線ＶＧＨのベース上での正投影のエッジライン、符号Ｘ３は前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影のエッジライン、符号Ｘ４は前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影のエッジラインである。
図１０Ｂでは、図４における第二半導体層（前記第二半導体層は、１つ目の第三導電部分２１１及び２つ目の第三導電部分２１２を含む）の基板上での正投影及び前記出力容量Ｃ３の第二極板の正投影のベース上での正投影のみが描かれており、
図１０Ａ及び図１０Ｂにおいて、符号Ｘ１は前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影のエッジライン、符号Ｘ２は前記第一電圧信号線ＶＧＨのベース上での正投影のエッジライン、符号Ｘ３は前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影のエッジライン、符号Ｘ４は前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影のエッジラインである。
【0128】
図１０Ａにおいて、符号ｄ１は、前記第一トランジスタＴ８の第一電極Ｓ８のベース上での正投影と、前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離である。
【0129】
図１０Ｂにおいて、符号ｄ２は、前記第一トランジスタＴ８の第二電極Ｄ８のベース上での正投影と、前記出力容量Ｃ３の第二極板Ｃ３ｂのベース上での正投影との間の第二方向における最大距離である。
【0130】
具体的に、図５に示すように、前記出力リセットトランジスタＴ９のゲートＧ９に含まれる第一出力リセットゲートパターンＧ９１及び第二出力リセットゲートパターンＧ９２は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、
図３及び図６に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影は、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影と少なくとも部分的に重なる。
図３及び図６に示すように、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影は、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影と少なくとも部分的に重なる。
【0131】
具体的な実施の際、前記表示基板は、第三電圧信号線を更に含んでもよく、前記第三電圧信号線は、前記第一トランジスタにおける前記第一電圧信号線から遠い側に位置し、
前記第三電圧信号線は、第一方向に沿って延在する。
前記第三電圧信号線は、第一方向に沿って延在する。
【0132】
本開示の少なくとも１つの実施例において、前記第三電圧信号線は、低電圧信号線であってもよく、第三電圧信号線によって供給される低電圧は、第一電圧信号線によって供給される低電圧と同じであってもよいが、これに限定されない。
【0133】
具体的に、第一トランジスタは、第一電圧信号線と第三電圧信号線との間に設けられてもよい。
【0134】
本開示の少なくとも１つの実施例において、図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第二トランジスタＴ７を更に含んでもよく、
図４に示すように、前記第一トランジスタＴ８のアクティブ層及び前記第二トランジスタＴ７のアクティブ層は、１つの連続した第二半導体層２０によって形成され、前記第二半導体層２０は、第一方向に沿って延在し、
前記第一トランジスタＴ８のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第三導電部分２１１、第三チャネル部分２２１及び２つ目の第三導電部分２１２を含み、
前記２つ目の第三導電部分２１２は、１つ目の第四導電部分として兼用され、
前記第二トランジスタＴ７のアクティブ層は、第一方向に沿って順次に設けられた前記１つ目の第四導電部分、第四チャネル部分２４１及び２つ目の第四導電部分２３２を含み、
図３及び図８に示すように、前記第一トランジスタＴ８の第二電極Ｄ８は、前記第二トランジスタＴ７の第一電極Ｓ７として兼用される。
図４に示すように、前記第一トランジスタＴ８のアクティブ層及び前記第二トランジスタＴ７のアクティブ層は、１つの連続した第二半導体層２０によって形成され、前記第二半導体層２０は、第一方向に沿って延在し、
前記第一トランジスタＴ８のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第三導電部分２１１、第三チャネル部分２２１及び２つ目の第三導電部分２１２を含み、
前記２つ目の第三導電部分２１２は、１つ目の第四導電部分として兼用され、
前記第二トランジスタＴ７のアクティブ層は、第一方向に沿って順次に設けられた前記１つ目の第四導電部分、第四チャネル部分２４１及び２つ目の第四導電部分２３２を含み、
図３及び図８に示すように、前記第一トランジスタＴ８の第二電極Ｄ８は、前記第二トランジスタＴ７の第一電極Ｓ７として兼用される。
【0135】
本開示の少なくとも１つの実施例において、前記１つ目の第三導電部分２１１は、前記第一トランジスタＴ８の第一電極Ｓ８として使用され、前記２つ目の第三導電部分２１２は、前記第一トランジスタＴ８の第二電極Ｄ８として使用され、２つ目の第四導電部分２３２は、前記第二トランジスタＴ７の第二電極Ｄ７として使用される。
【0136】
本開示の少なくとも１つの実施例において、Ｔ７は、Ｔ８とＣ１との間に設けられ、Ｔ８の第二電極Ｓ８は、Ｔ７の第二電極として兼用され、こうして、シフトレジスタユニットの横方向の幅が狭められながら、シフトレジスタユニットの縦方向の高さが減らされる。
【0137】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第一容量と、前記第一容量の第二極板に結合されるトランジスタとを更に含んでもよく、
前記第一容量、及び前記第一容量の第二極板に結合される前記トランジスタは、何れも前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、
前記第一容量の第二極板に結合される前記トランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離は、第三所定距離よりも小さい。
前記第一容量、及び前記第一容量の第二極板に結合される前記トランジスタは、何れも前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、
前記第一容量の第二極板に結合される前記トランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離は、第三所定距離よりも小さい。
【0138】
具体的な実施の際、前記第一容量の第二極板に結合されるトランジスタも、第一電圧信号線に結合されるため、前記第一容量の第二極板に結合されるトランジスタの位置については、第一電圧信号線に近いほうが好ましく、本開示の少なくとも１つの実施例では、前記第一容量の第二極板に結合される前記トランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離を第三所定距離よりも小さくなるように設けて、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0139】
本開示の少なくとも１つの実施例において、前記第三所定距離は、実際の状況に応じて選択可能であり、例えば、前記第三所定距離は、３０ｕｍ（ミクロン）以上４０ｕｍ以下である。
【0140】
本開示の少なくとも１つの実施例において、前記第一容量の第二極板に結合されるトランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離とは、前記第一容量の第二極板に結合されるトランジスタのゲートのベース上での正投影のエッジラインにおける任意の点と第一電圧信号線のベース上での正投影のエッジラインとの間の、第二方向に沿った最大距離を指す。
【0141】
具体的に、図１及び図３に示すように、前記第一容量Ｃ１の第二極板Ｃ１ｂに結合される前記トランジスタは、第一容量接続トランジスタＴ６及び第二容量接続トランジスタＴ５を含んでもよく、
図３及び図５に示すように、前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、
図３、図７及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第一容量接続トランジスタＴ６の第二電極Ｄ６に結合される第一導電接続部Ｌ１を更に含み、前記第一導電接続部Ｌ１の前記ベース上での正投影と、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影との間には、第五重なり領域があり、前記第一導電接続部Ｌ１は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールＨ５を介して、前記第一容量Ｃ１の第一極板Ｃ１ａに結合される。
図３及び図５に示すように、前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、
図３、図７及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第一容量接続トランジスタＴ６の第二電極Ｄ６に結合される第一導電接続部Ｌ１を更に含み、前記第一導電接続部Ｌ１の前記ベース上での正投影と、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影との間には、第五重なり領域があり、前記第一導電接続部Ｌ１は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールＨ５を介して、前記第一容量Ｃ１の第一極板Ｃ１ａに結合される。
【0142】
本開示の少なくとも１つの実施例において、前記第一容量接続トランジスタＴ６の第二電極Ｓ６は、第三接続ビアホールＨ８３を介して前記第一導電接続部Ｌ１に結合される。
【0143】
選択的に、前記第一導電接続部Ｌ１は、Ｌ字形であってもよいが、これに限定されない。
【0144】
図１０Ｃでは、Ｔ５のゲートＧ５、Ｔ６のゲートＧ６、Ｃ１の第二極板Ｃ１ｂ及び第五導電接続部Ｌ５のベース上での正投影、及び、第一電圧信号線ＶＧＨのベース上での正投影のみが示されており、
図１０Ｃでは、符号Ｘ２は前記第一電圧信号線ＶＧＨのベース上での正投影のエッジライン、符号Ｘ５はＧ５のベース上での正投影のエッジライン、符号Ｘ６はＧ５のベース上での正投影のエッジラインであり、
図１０Ｃに示すように、符号ｄ３は、Ｔ５のゲートＧ５のベース上での正投影と、ＶＧＨのベース上での正投影との間の第二方向における最大距離であり、
符号ｄ４は、Ｔ６のゲートＧ６のベース上での正投影と、ＶＧＨのベース上での正投影との間の第二方向における最大距離である。
図１０Ｃでは、符号Ｘ２は前記第一電圧信号線ＶＧＨのベース上での正投影のエッジライン、符号Ｘ５はＧ５のベース上での正投影のエッジライン、符号Ｘ６はＧ５のベース上での正投影のエッジラインであり、
図１０Ｃに示すように、符号ｄ３は、Ｔ５のゲートＧ５のベース上での正投影と、ＶＧＨのベース上での正投影との間の第二方向における最大距離であり、
符号ｄ４は、Ｔ６のゲートＧ６のベース上での正投影と、ＶＧＨのベース上での正投影との間の第二方向における最大距離である。
【0145】
本開示の少なくとも１つの実施例において、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第二トランジスタＴ７を更に含んでもよく、
図３、図５、図７及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第二トランジスタＴ７のゲートＧ７に結合されるゲート接続導電部５１、及び、前記第一容量接続トランジスタＴ６の第一電極Ｓ６に結合される第一電極接続導電部５２を更に含み、
前記ゲート接続導電部５１と前記第一電極接続導電部５２との間には、接続重なり領域があり、
前記ゲート接続導電部５１が、前記接続重なり領域に設けられた電極接続ビアホールＨ０５を介して、前記第一電極接続導電部５２に結合されることで、前記第二トランジスタＴ７のゲートＧ７が前記第一容量接続トランジスタＴ６の第一電極Ｓ６に結合されるようにする。
図３、図５、図７及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第二トランジスタＴ７のゲートＧ７に結合されるゲート接続導電部５１、及び、前記第一容量接続トランジスタＴ６の第一電極Ｓ６に結合される第一電極接続導電部５２を更に含み、
前記ゲート接続導電部５１と前記第一電極接続導電部５２との間には、接続重なり領域があり、
前記ゲート接続導電部５１が、前記接続重なり領域に設けられた電極接続ビアホールＨ０５を介して、前記第一電極接続導電部５２に結合されることで、前記第二トランジスタＴ７のゲートＧ７が前記第一容量接続トランジスタＴ６の第一電極Ｓ６に結合されるようにする。
【0146】
本開示の少なくとも１つの実施例において、前記第一容量接続トランジスタＴ６の第一電極Ｓ６は、第四接続ビアホールＨ８４を介して前記第一電極接続導電部５２に結合され、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一導電接続部Ｌ１に結合される。
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一導電接続部Ｌ１に結合される。
【0147】
具体的に、図３に示すように、前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合されてもよく、
図３及び図１０Ｃに示すように、前記第一容量接続トランジスタＴ６のゲートＧ６のベース上での正投影と、前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離ｄ３２は、前記第二容量接続トランジスタＴ５のゲートのベース上での正投影と、前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離ｄ３１よりも小さくなり、つまりＴ５は、Ｔ６における前記第一電圧信号線ＶＧＨから遠い側に設けられる。
図３及び図１０Ｃに示すように、前記第一容量接続トランジスタＴ６のゲートＧ６のベース上での正投影と、前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離ｄ３２は、前記第二容量接続トランジスタＴ５のゲートのベース上での正投影と、前記第一電圧信号線ＶＧＨのベース上での正投影との間の第二方向における最大距離ｄ３１よりも小さくなり、つまりＴ５は、Ｔ６における前記第一電圧信号線ＶＧＨから遠い側に設けられる。
【0148】
本開示の少なくとも１つの実施例において、図３、図４、図７及び図８に示すように、前記第二容量接続トランジスタＴ５の第一電極Ｓ５が、第五接続ビアホールＨ８５を介して信号線導電接続部Ｌ４０に結合され、前記信号線導電接続部Ｌ４０が前記第一電圧信号線ＶＧＨに結合されることで、前記第二容量接続トランジスタＴ５の第一電極Ｓ５が前記第一電圧信号線ＶＧＨに結合されるようにする。
【0149】
選択的に、前記信号線導電接続部Ｌ４０は、Ｌ字形であってもよい。
【0150】
本開示の少なくとも１つの実施例において、前記信号線導電接続部Ｌ４０のベース上での正投影は、前記第一容量Ｃ１の第一極板Ｃ１ａのベース上での正投影と部分的に重なる。
【0151】
好ましい場合では、図５に示すように、前記第一容量接続トランジスタＴ６のゲートＧ６と前記第二容量接続トランジスタＴ５のゲートＧ５との間の第二方向における最長距離は、第四所定距離よりも小さく、
図３に示すように、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影は、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影内にあり、
図６に示すように、前記第一容量Ｃ１の第一極板Ｃ１ａはＬ字形である。
図３に示すように、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影は、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影内にあり、
図６に示すように、前記第一容量Ｃ１の第一極板Ｃ１ａはＬ字形である。
【0152】
本開示の少なくとも１つの実施例において、Ｃ１の極板の形状を調整可能にするためにＴ５とＴ６とが近い距離になるように設けられ、Ｃ１の第一極板Ｃ１ａがＬ字形に設けられ、Ｔ５のゲートと第二導電接続部との間の配線空間が十分に利用されているため、レイアウトがより合理的になり、シフトレジスタユニットの横方向の幅が効果的に狭められ、シフトレジスタユニットの縦方向の高さが減らされる。
【0153】
本開示の少なくとも１つの実施例において、前記第四所定距離は、実際の状況に応じて選択可能であり、例えば、前記第四所定距離は、２０ｕｍ（ミクロン）以上３０ｕｍ以下である。
【0154】
本開示の少なくとも１つの実施例において、前記第一容量接続トランジスタＴ６のゲートＧ６と前記第二容量接続トランジスタＴ５のゲートＧ５との間の第二方向における最長距離とは、Ｇ５のエッジラインにおける任意の点とＧ６のエッジラインとの第二方向における最大距離を指し、図１０Ｃに示すように、符号ｄ４は、Ｇ５のエッジラインにおける任意の点とＧ６のエッジラインとの第二方向における最大距離である。
【0155】
具体的な実施の際、図１に示すように、前記シフトレジスタユニットは、第一トランジスタＴ８及び第二トランジスタＴ７を含んでもよく、
図９に示すように、図６に加えて、前記第一容量Ｃ１の第一極板Ｃ１ａは、第一水平極板部Ｃ１ａ１及び第一鉛直極板部Ｃ１ａ２を含み、
図３及び図９に示すように、前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影及び前記第一水平極板部Ｃ１ａ１の前記ベース上での正投影は、第一方向に沿って配列され、
第一トランジスタＴ８のゲートＧ８の前記ベース上での正投影、第二トランジスタＴ７のゲートＧ７の前記ベース上での正投影及び前記第一鉛直極板部Ｃ１ａ２の前記ベース上での正投影は、第一方向に沿って配列され、
前記第一鉛直極板部Ｃ１ａ２の前記ベース上での正投影は、前記第一容量接続トランジスタＴ６の第二電極Ｄ６の前記ベース上での正投影と前記第二容量接続トランジスタＴ５の第一電極Ｓ５の前記ベース上での正投影との間に位置し、
前記第二トランジスタＴ７の第一電極Ｓ７は、出力容量Ｃ３の第二極板Ｃ３ｂに結合される。
図９に示すように、図６に加えて、前記第一容量Ｃ１の第一極板Ｃ１ａは、第一水平極板部Ｃ１ａ１及び第一鉛直極板部Ｃ１ａ２を含み、
図３及び図９に示すように、前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影及び前記第一水平極板部Ｃ１ａ１の前記ベース上での正投影は、第一方向に沿って配列され、
第一トランジスタＴ８のゲートＧ８の前記ベース上での正投影、第二トランジスタＴ７のゲートＧ７の前記ベース上での正投影及び前記第一鉛直極板部Ｃ１ａ２の前記ベース上での正投影は、第一方向に沿って配列され、
前記第一鉛直極板部Ｃ１ａ２の前記ベース上での正投影は、前記第一容量接続トランジスタＴ６の第二電極Ｄ６の前記ベース上での正投影と前記第二容量接続トランジスタＴ５の第一電極Ｓ５の前記ベース上での正投影との間に位置し、
前記第二トランジスタＴ７の第一電極Ｓ７は、出力容量Ｃ３の第二極板Ｃ３ｂに結合される。
【0156】
本開示の少なくとも１つの実施例において、Ｔ５とＴ６との間の空間、及びＴ５のゲートと第二導電接続部との間の空間を利用してＣ１を設け、Ｃ１の極板をＬ字形に設けて、レイアウトを合理化するようになっている。
【0157】
本開示の少なくとも１つの実施例において、前記第二トランジスタＴ７の第二電極Ｄ７が第六接続ビアホールＨ８６を介して前記第一導電接続部Ｌ１に結合されることで、前記第二トランジスタＴ７の第二電極Ｄ７が前記第一容量接続トランジスタＴ６の第二電極Ｄ６に結合されるようにする。
【0158】
選択的に、図１に示すように、前記少なくとも１つのシフトレジスタユニットは、第一ノード制御トランジスタＴ２及び第二容量Ｃ２を更に含んでもよく、
図５に示すように、前記第一ノード制御トランジスタＴ２のゲートに含まれる第一ゲートパターンＧ２１及び第二ゲートパターンＧ２２は、それぞれ前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
図３、図５及び図６に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、
前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図９に示すように、図６に加えて、前記第二容量Ｃ２の第一極板Ｃ２ａは、第二水平極板部Ｃ２ａ１を含み、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影と、前記第二水平極板部Ｃ２ａ１の前記ベース上での正投影とは、第一方向に沿って配列される。
図５に示すように、前記第一ノード制御トランジスタＴ２のゲートに含まれる第一ゲートパターンＧ２１及び第二ゲートパターンＧ２２は、それぞれ前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
図３、図５及び図６に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、
前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図９に示すように、図６に加えて、前記第二容量Ｃ２の第一極板Ｃ２ａは、第二水平極板部Ｃ２ａ１を含み、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影と、前記第二水平極板部Ｃ２ａ１の前記ベース上での正投影とは、第一方向に沿って配列される。
【0159】
本開示の少なくとも１つの実施例において、Ｃ２の極板をＬ字形に設け、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットにおける第二ノード制御トランジスタとの間の空間を利用してＣ２の極板に含まれる水平極板部をセットして、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0160】
本開示の少なくとも１つの実施例において、図３及び図８に示すように、前記走査駆動回路は、第三電圧信号線ＶＧＬ２を更に含み、前記第三電圧信号線ＶＧＬ２は、第一方向に沿って延在し、
前記第一ノード制御トランジスタＴ２は、前記第二容量接続トランジスタＴ５における前記第一電圧信号線ＶＧＨから遠い側に位置し、前記第一ノード制御トランジスタＴ２は、前記第三電圧信号線ＶＧＬ２と前記第一電圧信号線ＶＧＨとの間に位置し、
図９に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第二水平極板部Ｃ２ａ１に結合される第二鉛直極板部Ｃ２ａ２を更に含み、前記第二鉛直極板部Ｃ２ａ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と部分的に重なる。
前記第一ノード制御トランジスタＴ２は、前記第二容量接続トランジスタＴ５における前記第一電圧信号線ＶＧＨから遠い側に位置し、前記第一ノード制御トランジスタＴ２は、前記第三電圧信号線ＶＧＬ２と前記第一電圧信号線ＶＧＨとの間に位置し、
図９に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第二水平極板部Ｃ２ａ１に結合される第二鉛直極板部Ｃ２ａ２を更に含み、前記第二鉛直極板部Ｃ２ａ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と部分的に重なる。
【0161】
具体的に、シフトレジスタユニットの縦方向の高さが減らされるように、Ｃ２の極板は、Ｌ字形に設けられ、Ｃ２の第二鉛直極板部Ｃ２ａ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と部分的に重なる。
【0162】
図３、図４及び図９に示すように、Ｔ２の第二アクティブパターンＡ２のベース上での正投影と前記第二水平極板部Ｃ２ａ１の前記ベース上での正投影は、第一方向に沿って順次に配列され、第ｎ段のシフトレジスタユニットにおけるＡ２と第ｎ＋１段のシフトレジスタユニットとの間の空間を利用してＣ２の水平極板部が設けられる。
【0163】
図１及び図３に示すように、前記第一クロック信号線ＣＢは、前記第三電圧信号線ＶＧＬ２における前記第一電圧信号線ＶＧＨから遠い側に位置し、
前記出力回路は、出力トランジスタＴ１０を含み、図５に示すように、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタＴ１０のゲートＧ１０と前記第二容量Ｃ２の第二極板Ｃ２ｂとの間に設けられた第二導電接続部Ｌ２を更に含み、前記第二導電接続部Ｌ２は、それぞれ前記出力トランジスタＴ１０のゲートＧ１０及び前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量Ｃ２の第一極板Ｃ２ａに結合される第三導電接続部Ｌ３を更に含み、
図３及び図７に示すように、前記第三導電接続部Ｌ３の前記ベース上での正投影と、第一クロック信号線ＣＢの前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線ＣＢは、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールＨ６を介して、前記第二容量Ｃ２の第一極板Ｃ２ａに結合される。
前記出力回路は、出力トランジスタＴ１０を含み、図５に示すように、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタＴ１０のゲートＧ１０と前記第二容量Ｃ２の第二極板Ｃ２ｂとの間に設けられた第二導電接続部Ｌ２を更に含み、前記第二導電接続部Ｌ２は、それぞれ前記出力トランジスタＴ１０のゲートＧ１０及び前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量Ｃ２の第一極板Ｃ２ａに結合される第三導電接続部Ｌ３を更に含み、
図３及び図７に示すように、前記第三導電接続部Ｌ３の前記ベース上での正投影と、第一クロック信号線ＣＢの前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線ＣＢは、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールＨ６を介して、前記第二容量Ｃ２の第一極板Ｃ２ａに結合される。
【0164】
選択的に、前記第二導電接続部Ｌ２は、第二方向に沿って延在し、前記出力トランジスタＴ１０のゲートＧ１０と前記第二容量Ｃ２の第二極板Ｃ２ｂとを結合させるためのものであってもよく、
前記第三導電接続部Ｌ３は、第二方向に沿って延在し、前記第三導電接続部Ｌ３は、第六ビアホールＨ６を介して前記第二容量Ｃ２の第一極板Ｃ２ａに結合されてもよい。
前記第三導電接続部Ｌ３は、第二方向に沿って延在し、前記第三導電接続部Ｌ３は、第六ビアホールＨ６を介して前記第二容量Ｃ２の第一極板Ｃ２ａに結合されてもよい。
【0165】
具体的に、図３及び図４に示すように、前記第一容量接続トランジスタＴ６は、第一アクティブパターンＡ１を含み、前記第一アクティブパターンＡ１は、第一方向に沿って延在し、
前記第一アクティブパターンＡ１は、第一方向に対向して設けられた１つ目の第一容量接続導電部分Ｌ１１１及び２つ目の第一容量接続導電部分Ｌ１１２と、前記１つ目の第一容量接続導電部分Ｌ１１１と２つ目の第一容量接続導電部分Ｌ１１２との間に位置する第一容量接続チャネル部分Ｌ１２とを含む。
前記第一アクティブパターンＡ１は、第一方向に対向して設けられた１つ目の第一容量接続導電部分Ｌ１１１及び２つ目の第一容量接続導電部分Ｌ１１２と、前記１つ目の第一容量接続導電部分Ｌ１１１と２つ目の第一容量接続導電部分Ｌ１１２との間に位置する第一容量接続チャネル部分Ｌ１２とを含む。
【0166】
本開示の少なくとも１つの実施例において、前記１つ目の第一容量接続導電部分Ｌ１１１は、前記第一容量接続トランジスタＴ６の第一電極Ｓ６として使用され、前記２つ目の第一容量接続導電部分Ｌ１１２は、前記第一容量接続トランジスタＴ６の第二電極Ｄ６として使用される。
【0167】
選択的に、シフトレジスタユニットの横方向の幅を狭めることができるように、Ｔ６の第一アクティブパターンＡ１は、第一方向に沿って延在し、Ｔ６は、Ｔ５とＶＧＨとの間に設けられる。
【0168】
具体的な実施の際、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第二トランジスタＴ７を含んでもよく、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一導電接続部Ｌ１に結合される。
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一導電接続部Ｌ１に結合される。
【0169】
【0170】
具体的に、図４に示すように、前記第一ノード制御トランジスタＴ２は、第二アクティブパターンＡ２を含んでもよく、前記第二アクティブパターンＡ２は、Ｕ字形であってもよく、
前記第二アクティブパターンＡ２は、１つ目の第一ノード制御チャネル部分Ａ２１１、２つ目の第一ノード制御チャネル部分Ａ２１２、１つ目の第一ノード制御導電部分Ａ２２１、及び、２つ目の第一ノード制御導電部分Ａ２２２を含み、
図５に示すように、前記第一ノード制御トランジスタＴ２のゲートは、互いに結合される第一ゲートパターンＧ２１及び第二ゲートパターンＧ２２を含み、
前記第一ゲートパターンＧ２１は、前記１つ目の第一ノード制御チャネル部分Ａ２１１に対応し、前記第二ゲートパターンＧ２２は、前記２つ目の第一ノード制御チャネル部分Ａ２１２に対応し、
図３及び図４に示すように、前記１つ目の第一ノード制御導電部分Ａ２２１は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２として使用され、前記２つ目の第一ノード制御導電部分Ａ２２２は、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２として使用される。
前記第二アクティブパターンＡ２は、１つ目の第一ノード制御チャネル部分Ａ２１１、２つ目の第一ノード制御チャネル部分Ａ２１２、１つ目の第一ノード制御導電部分Ａ２２１、及び、２つ目の第一ノード制御導電部分Ａ２２２を含み、
図５に示すように、前記第一ノード制御トランジスタＴ２のゲートは、互いに結合される第一ゲートパターンＧ２１及び第二ゲートパターンＧ２２を含み、
前記第一ゲートパターンＧ２１は、前記１つ目の第一ノード制御チャネル部分Ａ２１１に対応し、前記第二ゲートパターンＧ２２は、前記２つ目の第一ノード制御チャネル部分Ａ２１２に対応し、
図３及び図４に示すように、前記１つ目の第一ノード制御導電部分Ａ２２１は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２として使用され、前記２つ目の第一ノード制御導電部分Ａ２２２は、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２として使用される。
【0171】
図３及び図４に示すように、前記第一ノード制御トランジスタＴ２のアクティブパターンは、Ｔ２がダブルゲート構造として形成されるように、Ｕ字形構造として設けられている。ダブルゲート構造設計の目的として、第二段階Ｐ２では、走査駆動回路に含まれるシフトレジスタユニットを高電圧信号Ｖｇｈを出力するとき、Ｔ１０が完全にオフされるべき、Ｔ１０のゲートに投入されるハイレベルがＴ５のソースによって入力されるようにすることである。したがって、第二段階Ｐ２では、Ｔ５がオンになることを保証しなければならず、即ち第二ノードＮ２の電位が低電圧とされる必要があり、第二段階Ｐ２では、Ｔ２ゲートの電位が高電圧であり、Ｔ２のリークによる第二ノードＮ２の電位上昇がないことを保証するために、Ｔ２がダブルゲート設計を採用するように設けられることで、Ｔ２がよりオフされ易くなる。
【0172】
実際の生産露光では、もしＴ２のアクティブパターンを角の欠けないＵ字形に設けると、露光後に金属が堆積され、当該Ｕ字形のアクティブパターンがＶ字形とされてしまう。したがって、実際の製品では、実際の生産露光過程を考慮して、Ｕ字形のアクティブパターンについて、補うためにその内側の両直角部分で少しだけ掘り、なるべく実際のパターンをＵ字形にし、Ｔ２のアスペクト比に影響を与えないようにしている。
【0173】
本開示の少なくとも１つの実施例において、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第二ノード制御トランジスタＴ３を更に含んでもよく、前記少なくとも１つのシフトレジスタユニットは、第二容量接続トランジスタＴ５を含み、
図４及び図８に示すように、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３と前記第一ノード制御トランジスタＴ２の第二電極Ｄ２との間は、第四導電接続部Ｌ４を介して結合され、
図３、図４、図５及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタＴ５のゲートＧ５に結合される第五導電接続部Ｌ５を更に含み、前記第五導電接続部Ｌ５の前記ベース上での正投影と、前記第四導電接続部Ｌ４の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部Ｌ５は、前記第七重なり領域に設けられた第七ビアホールＨ７を介して、前記第四導電接続部Ｌ４に結合される。
図４及び図８に示すように、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３と前記第一ノード制御トランジスタＴ２の第二電極Ｄ２との間は、第四導電接続部Ｌ４を介して結合され、
図３、図４、図５及び図８に示すように、前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタＴ５のゲートＧ５に結合される第五導電接続部Ｌ５を更に含み、前記第五導電接続部Ｌ５の前記ベース上での正投影と、前記第四導電接続部Ｌ４の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部Ｌ５は、前記第七重なり領域に設けられた第七ビアホールＨ７を介して、前記第四導電接続部Ｌ４に結合される。
【0174】
具体的な実施の際、図３、図４、図７及び図８に示すように、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３が第七接続ビアホールＨ８７を介して前記第四導電接続部Ｌ４に結合され、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２が第八接続ビアホールＨ８８を介して前記第四導電接続部Ｌ４に結合されることで、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３が前記第一ノード制御トランジスタＴ２の第二電極Ｄ２に結合されるようにする。
【0175】
本開示の少なくとも１つの実施例において、前記第四導電接続部Ｌ４は、シフトレジスタユニットの横方向の幅が減らされるように、第一方向に沿って延在してもよい。
【0176】
具体的な実施の際、図１及び図３に示すように、前記表示基板は、第三電圧信号線ＶＧＬ２を更に含んでもよく、前記第三電圧信号線ＶＧＬ２は、前記第二ノード制御トランジスタＴ３における前記第一電圧信号線ＶＧＨから遠い側に設けられ、
図３、図４及び図５に示すように、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、第六導電接続部Ｌ６に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、第七導電接続部Ｌ７に結合され、
前記第六導電接続部Ｌ６の前記ベース上での正投影と、前記第七導電接続部Ｌ７の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部Ｌ６は、前記第八重なり領域に設けられた第八ビアホールＨ８を介して、前記第七導電接続部Ｌ７に結合され、
前記第二ノード制御トランジスタＴ３の第一電極Ｓ３は、前記第三電圧信号線ＶＧＬ２に結合される。
図３、図４及び図５に示すように、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、第六導電接続部Ｌ６に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、第七導電接続部Ｌ７に結合され、
前記第六導電接続部Ｌ６の前記ベース上での正投影と、前記第七導電接続部Ｌ７の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部Ｌ６は、前記第八重なり領域に設けられた第八ビアホールＨ８を介して、前記第七導電接続部Ｌ７に結合され、
前記第二ノード制御トランジスタＴ３の第一電極Ｓ３は、前記第三電圧信号線ＶＧＬ２に結合される。
【0177】
図３及び図７に示すように、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、第九接続ビアホールＨ８９を介して前記第六導電接続部Ｌ６に結合され、前記第六導電接続部Ｌ６は、シフトレジスタユニットの横方向の幅が狭められるように、第一方向に沿って延在してもよい。
【0178】
図５に示すように、前記第二ノード制御トランジスタＴ３のゲートＧ３が第七導電接続部Ｌ７に結合され、第六導電接続部Ｌ６が、第八重なり領域に設けられた第八ビアホールＨ８を介して、第七導電接続部Ｌ７に結合されることで、前記第一ノード制御トランジスタＴ２の第一電極Ｓ２が前記第二ノード制御トランジスタＴ３のゲートＧ３に結合されるようにする。
【0179】
図４に示すように、前記第二ノード制御トランジスタＴ３は、第三アクティブパターンＡ３を含み、前記第三アクティブパターンは、第一方向に沿って順次に配列された第一制御導電部分Ａ３１１、制御チャネル部分Ａ３２及び第二制御導電部分Ａ３１２を含み、
前記第一制御導電部分Ａ３１１は、Ｔ３の第一電極Ｓ３として使用され、前記第二制御導電部分Ａ３１２は、Ｔ３の第二電極Ｄ３として使用される。
前記第一制御導電部分Ａ３１１は、Ｔ３の第一電極Ｓ３として使用され、前記第二制御導電部分Ａ３１２は、Ｔ３の第二電極Ｄ３として使用される。
【0180】
図５に示すように、前記第二ノード制御トランジスタＴ３のゲートＧ３は、第八導電接続部Ｌ８にも結合され、図３に示すように、前記第八導電接続部Ｌ８の前記ベース上での正投影と、前記第二クロック信号線ＣＫの前記ベース上での正投影との間には、第九重なり領域があり、図７に示すように、前記第八導電接続部Ｌ８は、前記第九重なり領域に設けられた第九ビアホールＨ９を介して、前記第二クロック信号線ＣＫに結合される。
【0181】
Ｔ３のゲートが第二クロック信号線ＣＫに結合されるため、Ｔ３のゲートと第二クロック信号線ＣＫとを近い距離になるように設けて、レイアウトを合理化してもよい。
【0182】
具体的に、図１及び図３に示すように、前記走査駆動回路は、第一クロック信号線ＣＢ及び第三電圧信号線ＶＧＬ２を含んでもよく、前記第一クロック信号線ＣＢ及び前記第三電圧信号線ＶＧＬ２は、第一方向に沿って延在し、
前記第二クロック信号線ＣＫは、前記第一クロック信号線ＣＢと前記第三電圧信号線ＶＧＬ２との間に設けられる。
前記第二クロック信号線ＣＫは、前記第一クロック信号線ＣＢと前記第三電圧信号線ＶＧＬ２との間に設けられる。
【0183】
選択的に、第一クロック信号線は、前記第二クロック信号線と前記第三電圧信号線との間に設けられてもよい。
【0184】
具体的な実施の際、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、入力トランジスタＴ１を更に含んでもよく、
図５に示すように、前記入力トランジスタＴ１のゲートＧ１は、前記第七導電接続部Ｌ７に結合され、図３に示すように、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、
前記入力トランジスタＴ１の第二電極Ｄ１は、第九導電接続部Ｌ９に結合され、前記第九導電接続部Ｌ９の前記ベース上での正投影と、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部Ｌ９は、前記第十重なり領域に設けられた第十ビアホールＨ１０を介して、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合される。
図５に示すように、前記入力トランジスタＴ１のゲートＧ１は、前記第七導電接続部Ｌ７に結合され、図３に示すように、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、
前記入力トランジスタＴ１の第二電極Ｄ１は、第九導電接続部Ｌ９に結合され、前記第九導電接続部Ｌ９の前記ベース上での正投影と、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部Ｌ９は、前記第十重なり領域に設けられた第十ビアホールＨ１０を介して、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合される。
【0185】
図３、図４、図６、図７及び図８に示すように、前記入力トランジスタＴ１の第一電極Ｓ１が第九接続ビアホールＨ８９を介して入力導電接続部Ｌ７０に結合され、前記入力導電接続部Ｌ７０が第十接続ビアホールＨ８１０を介して前記入力信号端Ｅ１に結合されることで、前記入力トランジスタＴ１の第一電極Ｓ１が入力信号端Ｅ１に結合されるようにし、
図３、図４、図６、図７及び図８に示すように、前記入力トランジスタＴ１の第二電極Ｄ１が第九導電接続部Ｌ９に結合され、前記第九導電接続部Ｌ９が、前記第十重なり領域に設けられた第十ビアホールＨ１０を介して、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合されることで、前記入力トランジスタＴ１の第二電極Ｄ１が前記第二容量Ｃ２の第二極板Ｃ２ｂに結合されるようし、
本開示の少なくとも１つの実施例において、第九導電接続部Ｌ９は、シフトレジスタユニットの横方向の幅が狭められるように、第一方向に沿って延在してもよい。
図３、図４、図６、図７及び図８に示すように、前記入力トランジスタＴ１の第二電極Ｄ１が第九導電接続部Ｌ９に結合され、前記第九導電接続部Ｌ９が、前記第十重なり領域に設けられた第十ビアホールＨ１０を介して、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合されることで、前記入力トランジスタＴ１の第二電極Ｄ１が前記第二容量Ｃ２の第二極板Ｃ２ｂに結合されるようし、
本開示の少なくとも１つの実施例において、第九導電接続部Ｌ９は、シフトレジスタユニットの横方向の幅が狭められるように、第一方向に沿って延在してもよい。
【0186】
本開示の少なくとも１つの実施例において、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第三ノード制御トランジスタＴ４を更に含んでもよく、
図５に示すように、前記第三ノード制御トランジスタＴ４のゲートＧ４は、第十導電接続部Ｌ１０に結合され、
図３及び図７に示すように、前記第十導電接続部Ｌ１０の前記ベース上での正投影と、第一クロック信号線ＣＢの前記ベース上での正投影との間には、第十一重なり領域があり、前記第十導電接続部Ｌ１０は、前記第十一重なり領域に設けられた第十一ビアホールＨ１１を介して、前記第一クロック信号線ＣＢに結合される。
図５に示すように、前記第三ノード制御トランジスタＴ４のゲートＧ４は、第十導電接続部Ｌ１０に結合され、
図３及び図７に示すように、前記第十導電接続部Ｌ１０の前記ベース上での正投影と、第一クロック信号線ＣＢの前記ベース上での正投影との間には、第十一重なり領域があり、前記第十導電接続部Ｌ１０は、前記第十一重なり領域に設けられた第十一ビアホールＨ１１を介して、前記第一クロック信号線ＣＢに結合される。
【0187】
選択的に、前記第十導電接続部Ｌ１０は、第二方向に沿って配列されてもよいが、これに限定されない。
【0188】
具体的に、図１及び図３に示すように、前記少なくとも１つのシフトレジスタは、第二トランジスタＴ７を含み、
図５に示すように、前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第二トランジスタＴ７のゲートＧ７に結合される。
図５に示すように、前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第二トランジスタＴ７のゲートＧ７に結合される。
【0189】
Ｔ４のゲートＧ４とＴ７のゲートＧ７とを結合させる必要があるため、レイアウトの際、Ｔ４とＴ７とを互いに近い距離になるように設けてもよい。
【0190】
本開示の少なくとも１つの実施例において、図１及び図３に示すように、前記少なくとも１つのシフトレジスタユニットは、第二容量接続トランジスタＴ５を含んでもよく、
図４に示すように、前記入力トランジスタＴ１のアクティブ層、前記第三ノード制御トランジスタＴ４のアクティブ層及び前記第二容量接続トランジスタＴ５のアクティブ層は、１つの連続した第三半導体層３０によって形成されてもよく、
前記入力トランジスタＴ１のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分３１１、第五チャネル部分３２及び２つ目の第五導電部分３１２を含み、
前記２つ目の第五導電部分３１２は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタＴ４のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分３４及び２つ目の第六導電部分３３２を含み、
前記２つ目の第六導電部分３３２は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタＴ５のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分３６及び２つ目の第七導電部分３５２を含む。
図４に示すように、前記入力トランジスタＴ１のアクティブ層、前記第三ノード制御トランジスタＴ４のアクティブ層及び前記第二容量接続トランジスタＴ５のアクティブ層は、１つの連続した第三半導体層３０によって形成されてもよく、
前記入力トランジスタＴ１のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分３１１、第五チャネル部分３２及び２つ目の第五導電部分３１２を含み、
前記２つ目の第五導電部分３１２は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタＴ４のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分３４及び２つ目の第六導電部分３３２を含み、
前記２つ目の第六導電部分３３２は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタＴ５のアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分３６及び２つ目の第七導電部分３５２を含む。
【0191】
本開示の少なくとも１つの実施例において、図３及び図４に示すように、前記１つ目の第五導電部分３１１は、入力トランジスタＴ１の第一電極Ｓ１として使用され、前記２つ目の第五導電部分３１２は、入力トランジスタＴ１の第二電極Ｄ１として使用され、前記２つ目の第六導電部分３３２は、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４として使用され、前記２つ目の第七導電部分３５２は、前記第二容量接続トランジスタＴ５の第一電極Ｓ５として使用され、
そして、図３に示すように、入力トランジスタＴ１の第二電極Ｄ１は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４として兼用され、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４は、前記第二容量接続トランジスタＴ５の第二電極Ｄ５として兼用される。つまり、本開示の少なくとも１つの実施例に記載の表示基板では、入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４及び前記第二容量接続トランジスタＴ５において、隣接するトランジスタの間は、第三半導体層３０に含まれる導電部分を介して直接に結合可能であり、Ｔ１、Ｔ４及びＴ５の第一方向における占有面積が縮小される。
そして、図３に示すように、入力トランジスタＴ１の第二電極Ｄ１は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４として兼用され、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４は、前記第二容量接続トランジスタＴ５の第二電極Ｄ５として兼用される。つまり、本開示の少なくとも１つの実施例に記載の表示基板では、入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４及び前記第二容量接続トランジスタＴ５において、隣接するトランジスタの間は、第三半導体層３０に含まれる導電部分を介して直接に結合可能であり、Ｔ１、Ｔ４及びＴ５の第一方向における占有面積が縮小される。
【0192】
具体的に、前記走査駆動回路は、第三電圧信号線を更に含んでもよく、
前記第三電圧信号線、前記第一クロック信号線及び前記第二クロック信号線は、何れも第一方向に沿って延在し、
前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影は、何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置し、
前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差する。
前記第三電圧信号線、前記第一クロック信号線及び前記第二クロック信号線は、何れも第一方向に沿って延在し、
前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影は、何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置し、
前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差する。
【0193】
具体的に、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線の具体的な位置は、実際の必要に応じて設定可能であり、例示的に、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線を何れも前記表示基板のエッジ箇所に設け、即ち、前記第三電圧信号線の前記ベース上での正投影、前記第一クロック信号線の前記ベース上での正投影、及び、前記第二クロック信号線の前記ベース上での正投影が何れも、前記シフトレジスタユニットの前記ベース上での正投影における前記表示基板の表示領域から遠い側に位置するようにしてもよく、こうすれば、前記シフトレジスタユニットのレイアウトの際、前記シフトレジスタユニットにおける各トランジスタは、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線とのオーバーラップの過剰な発生を回避できるため、前記シフトレジスタユニットの動作性能の向上には、より有利となる。
【0194】
また、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線を何れも前記第一方向に沿って延在するように設けることで、前記表示基板の狭額縁化の実現には、より有利となる。
【0195】
具体的な実施の際、前記第一クロック信号線出力の第一クロック信号と前記第二クロック信号線出力の第二クロック信号との位相は、逆であってもよいが、これに限定されない。
【0196】
具体的な実施の際、図１及び図３に示すように、前記走査駆動回路は、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１、第三電圧信号線ＶＧＬ２、第一クロック信号線ＣＢ、及び第二クロック信号線ＣＫを含んでもよく、前記少なくとも１つのシフトレジスタユニットは、信号出力線ＥＯＵＴ、出力容量Ｃ３、第一容量Ｃ１、第二容量Ｃ２、出力リセットトランジスタＴ９、出力トランジスタＴ１０、第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１、第三ノード制御トランジスタＴ４を更に含んでもよく、
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、第一方向に沿って配列され、
前記出力リセットトランジスタＴ９の第一電極Ｓ９は、前記第一電圧信号線ＶＧＨに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０は、前記第二電圧信号線ＶＧＬ１に結合され、
前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、第一方向に沿って配列され、前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合され、
前記信号出力線ＥＯＵＴは、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記第一トランジスタＴ８の第二電極Ｄ８は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第一トランジスタＴ８の第一電極Ｓ８は、前記第一電圧信号線ＶＧＨに結合され、前記第一トランジスタＴ８のゲートＧ８は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４に結合され、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第二トランジスタＴ７の第一電極Ｓ７は、出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第二トランジスタＴ７のゲートＧ７は、前記第三ノード制御トランジスタＴ４のゲートＧ４に結合され、
前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、前記第一容量接続トランジスタＴ６の第二電極Ｄ６は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第一容量接続トランジスタＴ６の第一電極Ｓ６は、第二トランジスタＴ７のゲートＧ７に結合され、
前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合され、前記第二容量接続トランジスタＴ５のゲートＧ５は、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３に結合され、前記第二容量接続トランジスタＴ５の第二電極Ｄ５は、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４に結合され、
前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記第一ノード制御トランジスタＴ２のゲートＧ２は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第二ノード制御トランジスタＴ３の第二電極Ｄ３は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、前記第二クロック信号線ＣＫに結合され、前記第二ノード制御トランジスタＴ３の第一電極Ｓ３は、前記第三電圧信号線ＶＧＬ２に結合され、
前記入力トランジスタＴ１のゲートＧ１は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、前記入力トランジスタＴ１の第二電極Ｄ１は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第一クロック信号線ＣＢに結合され、
前記出力容量Ｃ３の第一極板Ｃ３ａは、前記第一電圧信号線ＶＧＨに結合され、前記出力容量Ｃ３の第二極板Ｃ３ｂは、前記出力リセットトランジスタＴ９のゲートＧ９に結合され、
前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記出力トランジスタＴ１０のゲートＧ１０に結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第一クロック信号線ＣＢに結合され、
前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合される。
前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、第一方向に沿って配列され、
前記出力リセットトランジスタＴ９の第一電極Ｓ９は、前記第一電圧信号線ＶＧＨに結合され、前記出力トランジスタＴ１０の第一電極Ｓ１０は、前記第二電圧信号線ＶＧＬ１に結合され、
前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、第一方向に沿って配列され、前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合され、
前記信号出力線ＥＯＵＴは、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記第一トランジスタＴ８の第二電極Ｄ８は、前記出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第一トランジスタＴ８の第一電極Ｓ８は、前記第一電圧信号線ＶＧＨに結合され、前記第一トランジスタＴ８のゲートＧ８は、前記第三ノード制御トランジスタＴ４の第二電極Ｄ４に結合され、
前記第二トランジスタＴ７の第二電極Ｄ７は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第二トランジスタＴ７の第一電極Ｓ７は、出力容量Ｃ３の第二極板Ｃ３ｂに結合され、前記第二トランジスタＴ７のゲートＧ７は、前記第三ノード制御トランジスタＴ４のゲートＧ４に結合され、
前記第一容量接続トランジスタＴ６のゲートＧ６及び前記第二容量接続トランジスタＴ５のゲートＧ５は、それぞれ前記第一容量Ｃ１の第二極板Ｃ１ｂに結合され、前記第一容量接続トランジスタＴ６の第二電極Ｄ６は、前記第一容量Ｃ１の第一極板Ｃ１ａに結合され、前記第一容量接続トランジスタＴ６の第一電極Ｓ６は、第二トランジスタＴ７のゲートＧ７に結合され、
前記第二容量接続トランジスタＴ５の第一電極Ｓ５は、前記第一電圧信号線ＶＧＨに結合され、前記第二容量接続トランジスタＴ５のゲートＧ５は、前記第二ノード制御トランジスタＴ３の第二電極Ｄ３に結合され、前記第二容量接続トランジスタＴ５の第二電極Ｄ５は、前記第三ノード制御トランジスタＴ４の第一電極Ｓ４に結合され、
前記第一ノード制御トランジスタＴ２の第一電極Ｓ２は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記第一ノード制御トランジスタＴ２のゲートＧ２は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第二ノード制御トランジスタＴ３の第二電極Ｄ３は、前記第一ノード制御トランジスタＴ２の第二電極Ｄ２に結合され、前記第二ノード制御トランジスタＴ３のゲートＧ３は、前記第二クロック信号線ＣＫに結合され、前記第二ノード制御トランジスタＴ３の第一電極Ｓ３は、前記第三電圧信号線ＶＧＬ２に結合され、
前記入力トランジスタＴ１のゲートＧ１は、前記第二ノード制御トランジスタＴ３のゲートＧ３に結合され、前記入力トランジスタＴ１の第一電極Ｓ１は、入力信号端Ｅ１に結合され、前記入力トランジスタＴ１の第二電極Ｄ１は、前記第二容量Ｃ２の第二極板Ｃ２ｂに結合され、
前記第三ノード制御トランジスタＴ４のゲートＧ４は、前記第一クロック信号線ＣＢに結合され、
前記出力容量Ｃ３の第一極板Ｃ３ａは、前記第一電圧信号線ＶＧＨに結合され、前記出力容量Ｃ３の第二極板Ｃ３ｂは、前記出力リセットトランジスタＴ９のゲートＧ９に結合され、
前記第二容量Ｃ２の第二極板Ｃ２ｂは、前記出力トランジスタＴ１０のゲートＧ１０に結合され、前記第二容量Ｃ２の第一極板Ｃ２ａは、前記第一クロック信号線ＣＢに結合され、
前記出力リセットトランジスタＴ９の第二電極Ｄ９及び前記出力トランジスタＴ１０の第二電極Ｄ１０は、何れも前記信号出力線ＥＯＵＴに結合される。
【0197】
本開示の少なくとも１つの実施例において、前記表示領域に近づく方向に沿って、前記第一クロック信号線、前記第二クロック信号線及び前記第三電圧信号線は、順次に配列されるか、或いは、前記表示領域に近づく方向に沿って、前記第二クロック信号線、前記第一クロック信号線及び前記第三電圧信号線は、順次に配列される。
【0198】
図９に示すように、図６に加えて、前記第一容量Ｃ１の第一極板Ｃ１ａは、第一水平極板部Ｃ１ａ１及び第一鉛直極板部Ｃ１ａ２を含んでもよく、
図３に示すように、前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタＴ９、前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、順次に配列され、
前記第三電圧信号線ＶＧＬ２は、前記第一電圧信号線ＶＧＨにおける前記第二電圧信号線ＶＧＬ１から遠い側に設けられ、前記第一容量Ｃ１、前記第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４は、何れも、前記第一電圧信号線ＶＧＨと前記第三電圧信号線ＶＧＬ２との間に設けられ、
前記第一トランジスタＴ８、前記第二トランジスタＴ７及び前記第一鉛直極板部Ｃ１ａ２は、第一方向に沿って順次に配列され、前記入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４、前記第二容量接続トランジスタＴ５及び前記第一水平極板部Ｃ１ａ１は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタＴ３及び前記第一ノード制御トランジスタＴ２は、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタＴ６のゲートＧ６の前記ベース上での正投影は、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影との間に設けられ、
前記第二トランジスタＴ７のゲートＧ７の前記ベース上での正投影は、前記第三ノード制御トランジスタＴ４のゲートＧ４の前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影と前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影と前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離よりも大きい。
図３に示すように、前記出力リセットトランジスタＴ９及び前記出力トランジスタＴ１０は、前記第一電圧信号線ＶＧＨと前記第二電圧信号線ＶＧＬ１との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタＴ９、前記出力トランジスタＴ１０及び前記信号出力線ＥＯＵＴは、順次に配列され、
前記第三電圧信号線ＶＧＬ２は、前記第一電圧信号線ＶＧＨにおける前記第二電圧信号線ＶＧＬ１から遠い側に設けられ、前記第一容量Ｃ１、前記第一トランジスタＴ８、第二トランジスタＴ７、第一容量接続トランジスタＴ６、第二容量接続トランジスタＴ５、第一ノード制御トランジスタＴ２、第二ノード制御トランジスタＴ３、入力トランジスタＴ１及び第三ノード制御トランジスタＴ４は、何れも、前記第一電圧信号線ＶＧＨと前記第三電圧信号線ＶＧＬ２との間に設けられ、
前記第一トランジスタＴ８、前記第二トランジスタＴ７及び前記第一鉛直極板部Ｃ１ａ２は、第一方向に沿って順次に配列され、前記入力トランジスタＴ１、前記第三ノード制御トランジスタＴ４、前記第二容量接続トランジスタＴ５及び前記第一水平極板部Ｃ１ａ１は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタＴ３及び前記第一ノード制御トランジスタＴ２は、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタＴ６のゲートＧ６の前記ベース上での正投影は、前記第一容量Ｃ１の第二極板Ｃ１ｂの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影との間に設けられ、
前記第二トランジスタＴ７のゲートＧ７の前記ベース上での正投影は、前記第三ノード制御トランジスタＴ４のゲートＧ４の前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と、前記第一容量Ｃ１の第一極板Ｃ１ａの前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影と前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影と前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離よりも大きい。
【0199】
本開示の図３に示すレイアウト方式では、出力リセットトランジスタＴ９が第一電圧信号線ＶＧＨに結合され、出力トランジスタＴ１０が第二電圧信号線ＶＧＬ１に結合されるため、出力リセットトランジスタＴ９及び出力トランジスタＴ１０を第一電圧信号線ＶＧＨと第二電圧信号線ＶＧＬ１との間に設け、第ｎ段のシフトレジスタユニットにおけるＴ１０と第ｎ＋１段のシフトレジスタユニットにおける出力リセットトランジスタとの間の空間を十分に利用して信号出力線ＥＯＵＴを設けることで、第一電圧信号線ＶＧＨが、出力回路Ｏ１における表示領域から遠い側に設けられ、そして、前記第一電圧信号線ＶＧＨと出力回路Ｏ１との間に他の信号線及び他のトランジスタに含まれる部品が設けられず、前記第二電圧信号線ＶＧＬ１が、出力回路Ｏ１における表示領域に近い側に設けられ、前記第二電圧信号線ＶＧＬ１と前記出力回路Ｏ１との間に他の信号線及び他のトランジスタに含まれる部品が設けられないようにしており、ＶＧＨからＴ９及びＴ１０までの距離が狭められ、ＶＧＬ１からＴ９及びＴ１０までの距離が狭められ、その結果、シフトレジスタユニットの横方向の幅が縮減される。
【0200】
本開示の図３に示すレイアウト方式では、Ｔ８を第一電圧信号線ＶＧＨにおける第二電圧信号線ＶＧＬ１から遠い側に移し、出力容量Ｃ３の極板のベース上での正投影を第一電圧信号線ＶＧＨのベース上での正投影と部分的に重なるように設けることで、第一トランジスタＴ８の第一電極Ｓ８と第一電圧信号線ＶＧＨとの間の距離を縮減させ、第一トランジスタＴ８の第二電極Ｄ８と前記出力容量Ｃ３の第二極板Ｃ３ｂとの間の距離を縮減させ、Ｔ８が容易に第一電圧信号線ＶＧＨ及び出力容量Ｃ３の第二極板Ｃ３ｂにそれぞれ結合可能にし、空間をコンパクトにし、レイアウトをより合理的にしている。
【0201】
本開示の図３に示すレイアウト方式では、Ｃ１の極板の形状を調整可能にするためにＴ５とＴ６とが近い距離になるように設けられ、Ｃ１の第一極板Ｃ１ａがＬ字形に設けられ、Ｔ５のゲートと第二導電接続部との間の配線空間が十分に利用されているため、レイアウトがより合理的になり、シフトレジスタユニットの横方向の幅が効果的に狭められ、シフトレジスタユニットの縦方向の高さが減らされる。
【0202】
本開示の少なくとも１つの実施例において、前記第一ノード制御トランジスタＴ２のゲートＧ２の前記ベース上での正投影と、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離とは、Ｇ２のベース上での正投影のエッジラインにおける任意の点とＶＧＬ２のベース上での正投影のエッジラインとの第二方向における最小距離を指し、
前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影と、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離とは、Ｇ５のベース上での正投影のエッジラインにおける任意の点とＶＧＬ２のベース上での正投影のエッジラインとの第二方向における最小距離を指す。具体的な実施の際、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影は、前記第一電圧信号線ＶＧＨの前記ベース上での正投影と部分的に重なり、
前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図９に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａは、第二水平極板部Ｃ２ａ１及び第二鉛直極板部Ｃ２ａ２を含み、
前記第一ノード制御トランジスタＴ２のゲートＧ２と前記第二水平極板部Ｃ２ａ１とは、第一方向に沿って配列され、
前記第二鉛直極板部Ｃ２ａ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と部分的に重なる。
前記第二容量接続トランジスタＴ５のゲートＧ５の前記ベース上での正投影と、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影との第二方向における最小距離とは、Ｇ５のベース上での正投影のエッジラインにおける任意の点とＶＧＬ２のベース上での正投影のエッジラインとの第二方向における最小距離を指す。具体的な実施の際、前記出力容量Ｃ３の第一極板Ｃ３ａの前記ベース上での正投影と、前記第一電圧信号線ＶＧＨの前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量Ｃ３の第二極板Ｃ３ｂの前記ベース上での正投影は、前記第一電圧信号線ＶＧＨの前記ベース上での正投影と部分的に重なり、
前記第二容量Ｃ２の第一極板Ｃ２ａの前記ベース上での正投影は、前記第二容量Ｃ２の第二極板Ｃ２ｂの前記ベース上での正投影内にあり、前記第二容量Ｃ２の第一極板Ｃ２ａはＬ字形であり、
図９に示すように、前記第二容量Ｃ２の第一極板Ｃ２ａは、第二水平極板部Ｃ２ａ１及び第二鉛直極板部Ｃ２ａ２を含み、
前記第一ノード制御トランジスタＴ２のゲートＧ２と前記第二水平極板部Ｃ２ａ１とは、第一方向に沿って配列され、
前記第二鉛直極板部Ｃ２ａ２の前記ベース上での正投影は、前記第三電圧信号線ＶＧＬ２の前記ベース上での正投影と部分的に重なる。
【0203】
本開示の図３に示すレイアウト方式では、Ｃ２の極板をＬ字形に設け、第ｎ段のシフトレジスタユニットにおけるＴ２と第ｎ＋１段のシフトレジスタユニットとの間の空間を利用してＣ２の極板に含まれる水平極板部をセットして、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0204】
本開示の少なくとも１つの実施例において、図４に示すような半導体層と図５に示すような第一ゲート金属層との間に、第一ゲート絶縁層が更に設けられていてもよく、図５に示すような第一ゲート金属層と図６に示すような第二ゲート金属層との間に、第二ゲート絶縁層が更に設けられていてもよく、図６に示すような第二ゲート金属層と図８に示すようなソースドレイン金属層との間に、１層の絶縁層が更に含まれてもよい。
【0205】
そして、本開示の少なくとも１つの実施例に記載の表示基板の製作の際、まずベース上に半導体材料層を設け、前記半導体材料層に対しパターニングプロセスを行って、各トランジスタのアクティブ層を形成し、図４に示すように、第一半導体層１０、第二半導体層２０、第三半導体層３０、前記第一容量接続トランジスタＴ６に含まれる第一アクティブパターンＡ１、第一ノード制御トランジスタＴ２の第二アクティブパターンＡ２及び前記第二ノード制御トランジスタＴ３に含まれる第三アクティブパターンＡ３が形成され、
前記アクティブ層における前記ベースとは反対側の面に第一ゲート絶縁層を製作し、
前記第一ゲート絶縁層における前記アクティブ層とは反対側の面に第一ゲート金属層を製作し、第一ゲート金属層に対しパターニングプロセスを行って、図５に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート、出力容量Ｃ３の第二極板、第一容量Ｃ１の第二極板及び第二容量Ｃ２の第二極板を形成し、
前記各トランジスタのゲートをマスクとして、アクティブ層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記アクティブ層における前記ゲートによって覆われていない部分が導電部分として形成され、前記アクティブ層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにし、前記導電部分が第一電極又は第二電極として使用されるか、或いは、前記導電部分が第一電極又は第二電極に結合され、
前記第一ゲート金属層における前記第一ゲート金属層とは反対側の面に第二ゲート絶縁層を設け、
前記第二ゲート絶縁層における前記第一ゲート金属層とは反対側の面に第二ゲート金属層を設け、前記第二ゲート金属層に対しパターニングプロセスを行って、図６に示すように、信号出力線ＥＯＵＴ、入力信号端Ｒ１、出力容量Ｃ３の第一極板、第一容量Ｃ１の第一極板及び第二容量Ｃ２の第一極板を形成し、
前記第二ゲート金属層における前記第二ゲート絶縁層とは反対側の面に絶縁層を設け、
図７に示すように、アクティブ層と、第一ゲート絶縁層と、第一ゲート金属層と、第二ゲート絶縁層と、第二ゲート金属層と絶縁層とが設けられたベース上に、複数のビアホールを設け、
前記絶縁層における前記第二ゲート金属層とは反対側の面にソースドレイン金属層を設け、前記ソースドレイン金属層に対しパターニングプロセスを行って、図８に示すように、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１、第三電圧信号線ＶＧＬ２、第一クロック信号線ＣＢ、第二クロック信号線ＣＢ、スタート信号線ＥＳＴＶ、前記出力リセットトランジスタＴ９の第二電極、前記出力リセットトランジスタＴ９の第一電極Ｓ９、前記出力トランジスタＴ１０の第二電極Ｄ１０、前記出力トランジスタＴ１０の第一電極Ｓ１０を形成する。
前記アクティブ層における前記ベースとは反対側の面に第一ゲート絶縁層を製作し、
前記第一ゲート絶縁層における前記アクティブ層とは反対側の面に第一ゲート金属層を製作し、第一ゲート金属層に対しパターニングプロセスを行って、図５に示すように、シフトレジスタユニットに含まれる各トランジスタのゲート、出力容量Ｃ３の第二極板、第一容量Ｃ１の第二極板及び第二容量Ｃ２の第二極板を形成し、
前記各トランジスタのゲートをマスクとして、アクティブ層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記アクティブ層における前記ゲートによって覆われていない部分が導電部分として形成され、前記アクティブ層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにし、前記導電部分が第一電極又は第二電極として使用されるか、或いは、前記導電部分が第一電極又は第二電極に結合され、
前記第一ゲート金属層における前記第一ゲート金属層とは反対側の面に第二ゲート絶縁層を設け、
前記第二ゲート絶縁層における前記第一ゲート金属層とは反対側の面に第二ゲート金属層を設け、前記第二ゲート金属層に対しパターニングプロセスを行って、図６に示すように、信号出力線ＥＯＵＴ、入力信号端Ｒ１、出力容量Ｃ３の第一極板、第一容量Ｃ１の第一極板及び第二容量Ｃ２の第一極板を形成し、
前記第二ゲート金属層における前記第二ゲート絶縁層とは反対側の面に絶縁層を設け、
図７に示すように、アクティブ層と、第一ゲート絶縁層と、第一ゲート金属層と、第二ゲート絶縁層と、第二ゲート金属層と絶縁層とが設けられたベース上に、複数のビアホールを設け、
前記絶縁層における前記第二ゲート金属層とは反対側の面にソースドレイン金属層を設け、前記ソースドレイン金属層に対しパターニングプロセスを行って、図８に示すように、第一電圧信号線ＶＧＨ、第二電圧信号線ＶＧＬ１、第三電圧信号線ＶＧＬ２、第一クロック信号線ＣＢ、第二クロック信号線ＣＢ、スタート信号線ＥＳＴＶ、前記出力リセットトランジスタＴ９の第二電極、前記出力リセットトランジスタＴ９の第一電極Ｓ９、前記出力トランジスタＴ１０の第二電極Ｄ１０、前記出力トランジスタＴ１０の第一電極Ｓ１０を形成する。
【0206】
本開示の少なくとも１つの実施例に記載の表示基板の製作方法は、ベース上に走査駆動回路を製作し、表示基板に含まれる表示領域に少なくとも１つの駆動トランジスタを製作することを含み、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、
前記走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を含み、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、
前記表示基板の製作方法は、
前記第一電圧信号線と前記第二電圧信号線との間に、前記出力回路に含まれるトランジスタを製作することと、
前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線を第一方向に沿って延在するように設け、信号出力線を第二方向に沿って延在するように設けることとを更に含み、
前記第一方向と前記第二方向とは交差する。
前記走査駆動回路は、複数のシフトレジスタユニット、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を含み、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、
前記表示基板の製作方法は、
前記第一電圧信号線と前記第二電圧信号線との間に、前記出力回路に含まれるトランジスタを製作することと、
前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線を第一方向に沿って延在するように設け、信号出力線を第二方向に沿って延在するように設けることとを更に含み、
前記第一方向と前記第二方向とは交差する。
【0207】
本開示の少なくとも１つの実施例に記載の表示基板の製作方法では、出力回路を第一電圧信号線と第二電圧信号線との間に設けることで、空間構造上では、第一電圧信号線が、出力回路における表示領域から遠い側に設けられ、そして、前記第一電圧信号線と出力回路との間に他の信号線及び他のトランジスタに含まれる部品が設けられず、前記第二電圧信号線が、出力回路における表示領域に近い側に設けられ、前記第二電圧信号線と前記出力回路との間に他の信号線及び他のトランジスタに含まれる部品が設けられないようにしており、第一電圧信号線から出力回路までの距離を狭め、第二電圧信号線から出力回路までの距離を狭めることができ、その結果、シフトレジスタユニットの横方向の幅が縮減される。
【0208】
本開示の少なくとも１つの実施例において、前記第一電圧信号線は、前記第二電圧信号線における表示領域から遠い側に位置してもよい。
【0209】
選択的に、本開示の少なくとも１つの実施例に記載の表示基板の製作方法は、前記信号出力線を隣接するシフトレジスタユニットにおける出力回路の間に設けることを更に含んでもよい。
【0210】
具体的な実施の際、前記出力回路を前記信号出力線に結合させるのであれば、前記出力回路については、前記信号出力線からの距離を近くすべきであり、本開示の少なくとも１つの実施例では、信号出力線を下に向かって隣接するシフトレジスタユニットにおける出力回路の間に移して、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0211】
選択的に、前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含んでもよく、前記出力回路に含まれるトランジスタを製作するステップは、具体的に、
前記第一電圧信号線と前記第二電圧信号線との間に、第一方向に沿って延在する第一半導体層を形成することと、
前記第一半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートを形成することと、
前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートをマスクとして、第一半導体層における前記ゲートによって覆われていない部分に対してドーピングを行うことで、前記第一半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第一半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含む。
前記第一電圧信号線と前記第二電圧信号線との間に、第一方向に沿って延在する第一半導体層を形成することと、
前記第一半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートを形成することと、
前記出力トランジスタのゲート及び前記出力リセットトランジスタのゲートをマスクとして、第一半導体層における前記ゲートによって覆われていない部分に対してドーピングを行うことで、前記第一半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第一半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含む。
【0212】
具体的な実施の際、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成されてもよいが、これに限定されない。
【0213】
本開示の少なくとも１つの実施例において、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成されてもよく、前記第一半導体層は、第一方向に沿って延在し、前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも１つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの第一導電部分の間に設けられ、前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含んでもよく、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、前記出力リセットトランジスタのアクティブ層における最も前記出力トランジスタのアクティブ層に近い第一導電部分は、前記出力トランジスタにおける第二導電部分として兼用されてもよく、こうすれば、前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間を更に縮小することができ、前記表示基板の狭額縁化の実現に有利となる。
【0214】
具体的な実施の際、前記表示基板の製作方法は、前記第一ゲート金属層における前記第一半導体層とは反対側の面に第二ゲート金属層を設け、前記第二ゲート金属層に対しパターニングプロセスを行って、第二方向に沿って延在する信号出力線を形成することを更に含んでもよく、
前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、前記第一方向と前記第二方向とは交差する。
前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、前記第一方向と前記第二方向とは交差する。
【0215】
本開示の少なくとも１つの実施例において、前記第一半導体層の前記ベース上での正投影と、前記信号出力線の前記ベース上での正投影とは、第一方向に沿って配列され、シフトレジスタユニットの横方向の幅を狭めることができる。
【0216】
本開示の少なくとも１つの実施例において、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を製作するステップは、具体的に、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線、第一クロック信号線及び第二クロック信号線を形成することを含んでもよい。
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線、第一クロック信号線及び第二クロック信号線を形成することを含んでもよい。
【0217】
選択的に、前記少なくとも１つのシフトレジスタユニットは、出力容量及び第一トランジスタを更に含んでもよく、前記表示基板の製作方法は、
前記出力容量を製作し、前記第一電圧信号線における前記第二電圧信号線から遠い側に第一トランジスタを形成して、前記第一トランジスタの第一電極が前記第一電圧信号線に結合され、前記第一トランジスタの第二電極が前記出力容量の一極板に結合されるようにすることを更に含んでもよい。
前記出力容量を製作し、前記第一電圧信号線における前記第二電圧信号線から遠い側に第一トランジスタを形成して、前記第一トランジスタの第一電極が前記第一電圧信号線に結合され、前記第一トランジスタの第二電極が前記出力容量の一極板に結合されるようにすることを更に含んでもよい。
【0218】
好ましい場合では、前記第一トランジスタの第一電極のベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離は、第一所定距離よりも小さく、前記第一トランジスタの第二電極の前記ベース上での正投影と、前記出力容量の前記極板の前記ベース上での正投影との間の第二方向における最大距離は、第二所定距離よりも小さい。
【0219】
本開示の少なくとも１つの実施例において、第一トランジスタの第一電極が第一電圧信号線に結合され、前記第一トランジスタの第二電極が出力容量の第二極板に結合されるため、表示基板の製作の際、第一トランジスタが第一電圧信号線及び出力容量に近いほど、該当するレイアウトは、より合理的になる。本開示の少なくとも１つの実施例では、第一トランジスタを第一電圧信号線における前記第二電圧信号線から遠い側に設け、前記第一トランジスタの第一電極のベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離を第一所定距離よりも小さくし、前記第一トランジスタの第二電極の前記ベース上での正投影と前記出力容量の前記極板の前記ベース上での正投影との間の第二方向における最大距離を第二所定距離よりも小さくして、レイアウトを合理化するようになっている。
【0220】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第二トランジスタを更に含んでもよく、前記第一トランジスタ及び前記第二トランジスタを製作するステップは、具体的に、
前記第一電圧信号線における前記第二電圧信号線から遠い側に、第一方向に沿って延在する第二半導体層を形成することと、
前記第二半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一トランジスタのゲート及び前記第二トランジスタのゲートを形成することと、
前記第一トランジスタのゲート及び前記第二トランジスタのゲートをマスクとして、第二半導体層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記第二半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第二半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含み、
前記第二半導体層は、第一方向に沿って順次に配列された第三導電部分、第三チャネル部分、２つ目の第三導電部分、第四チャネル部分及び２つ目の第四導電部分を含み、
前記２つ目の第三導電部分は、１つ目の第四導電部分として兼用され、
前記１つ目の第三導電部分は、前記第一トランジスタの第一電極として使用され、前記２つ目の第三導電部分は、前記第一トランジスタの第二電極として使用され、２つ目の第四導電部分は、前記第二トランジスタの第二電極として使用される。
前記第一電圧信号線における前記第二電圧信号線から遠い側に、第一方向に沿って延在する第二半導体層を形成することと、
前記第二半導体層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一トランジスタのゲート及び前記第二トランジスタのゲートを形成することと、
前記第一トランジスタのゲート及び前記第二トランジスタのゲートをマスクとして、第二半導体層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記第二半導体層における前記ゲートによって覆われていない部分が導電部分として形成され、前記第二半導体層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにすることとを含み、
前記第二半導体層は、第一方向に沿って順次に配列された第三導電部分、第三チャネル部分、２つ目の第三導電部分、第四チャネル部分及び２つ目の第四導電部分を含み、
前記２つ目の第三導電部分は、１つ目の第四導電部分として兼用され、
前記１つ目の第三導電部分は、前記第一トランジスタの第一電極として使用され、前記２つ目の第三導電部分は、前記第一トランジスタの第二電極として使用され、２つ目の第四導電部分は、前記第二トランジスタの第二電極として使用される。
【0221】
具体的な実施の際、前記出力容量における前記第一トランジスタの第二電極に結合される極板は、前記出力容量の第二極板であってもよく、前記出力容量を製作する具体的なステップは、
前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力容量の第二極板を形成することと、
前記第一ゲート金属層における前記第二半導体層とは反対側の面に第二ゲート金属層を製作し、前記第二ゲート金属層に対しパターニングプロセスを行って、前記出力容量の第一極板を形成することと、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、極板導電接続部、前記第一電圧信号線及び前記第二電圧信号線を形成することとを含み、
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第一極板は、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールを介して、前記第一電圧信号線に結合され、
前記極板導電接続部の前記ベース上での正投影と、前記出力容量の第二極板の前記ベース上での正投影とには、極板重なり領域があり、前記極板導電接続部は、前記極板重なり領域に設けられた少なくとも１つの極板ビアホールを介して、前記出力容量の第二極板に結合される。
前記第一ゲート金属層に対しパターニングプロセスを行って、前記出力容量の第二極板を形成することと、
前記第一ゲート金属層における前記第二半導体層とは反対側の面に第二ゲート金属層を製作し、前記第二ゲート金属層に対しパターニングプロセスを行って、前記出力容量の第一極板を形成することと、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、極板導電接続部、前記第一電圧信号線及び前記第二電圧信号線を形成することとを含み、
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第一極板は、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールを介して、前記第一電圧信号線に結合され、
前記極板導電接続部の前記ベース上での正投影と、前記出力容量の第二極板の前記ベース上での正投影とには、極板重なり領域があり、前記極板導電接続部は、前記極板重なり領域に設けられた少なくとも１つの極板ビアホールを介して、前記出力容量の第二極板に結合される。
【0222】
本開示の少なくとも１つの実施例において、前記第一トランジスタのアクティブ層及び前記第二トランジスタのアクティブ層は、１つの連続した第二半導体層によって形成されてもよく、前記第二半導体層は、第一方向に沿って延在し、前記第一トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第三導電部分、第三チャネル部分及び２つ目の第三導電部分を含み、前記２つ目の第三導電部分は、１つ目の第四導電部分として兼用され、前記第二トランジスタのアクティブ層は、第一方向に沿って順次に設けられた前記１つ目の第四導電部分、第四チャネル部分及び２つ目の第四導電部分を含み、前記１つ目の第三導電部分は、前記第一トランジスタの第一電極として使用され、前記２つ目の第三導電部分は、前記第一トランジスタの第二電極として使用され、２つ目の第四導電部分は、前記第二トランジスタの第二電極として使用される。本開示の少なくとも１つの実施例において、第二トランジスタが第一トランジスタと第一容量との間に設けられ、第一トランジスタの第二電極が第二トランジスタの第二電極として兼用され、こうして、シフトレジスタユニットの横方向の幅が狭められながら、シフトレジスタユニットの縦方向の高さが減らされる。
【0223】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第一容量と、前記第一容量の第二極板に結合される少なくとも２つのトランジスタとを更に含んでもよく、前記表示基板の製作方法は、
前記第一電圧信号線における前記第二電圧信号線から遠い側に、前記第一容量及び前記少なくとも２つのトランジスタを製作することを更に含んでもよく、
前記少なくとも２つのトランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離は、第三所定距離よりも小さい。
前記第一電圧信号線における前記第二電圧信号線から遠い側に、前記第一容量及び前記少なくとも２つのトランジスタを製作することを更に含んでもよく、
前記少なくとも２つのトランジスタのゲートのベース上での正投影と、前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離は、第三所定距離よりも小さい。
【0224】
具体的な実施の際、前記第一容量の第二極板に結合されるトランジスタも、第一電圧信号線に結合されるため、前記第一容量の第二極板に結合されるトランジスタの位置については、第一電圧信号線に近いほうが好ましく、本開示の少なくとも１つの実施例では、前記第一容量の第二極板に結合される前記トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における最大距離を第三所定距離よりも小さくなるように設けて、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0225】
具体的な実施の際、前記少なくとも２つのトランジスタは、第一容量接続トランジスタ及び第二容量接続トランジスタを含み、
前記第一容量接続トランジスタ及び前記第二容量接続トランジスタを製作する具体的なステップは、
前記ベース上に前記第一容量接続トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層を形成することと、
前記アクティブ層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一容量接続トランジスタのゲート、前記第二容量接続トランジスタのゲート及び前記第一容量の第二極板を形成し、前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートがそれぞれ前記第一容量の第二極板に結合されるようにすることと、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートをマスクとして、前記アクティブ層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記アクティブ層における前記ゲートによって覆われていない部分が導電部分として形成され、前記アクティブ層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにし、前記第一容量接続トランジスタのアクティブ層が、第一方向に沿って順次に設けられた１つ目の第一容量接続導電部分、第一容量接続チャネル部分及び２つ目の第一容量接続導電部分を含み、前記第二容量接続トランジスタのアクティブ層が、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含み、前記１つ目の第一容量接続導電部分が前記第一容量接続トランジスタの第一電極として使用され、前記２つ目の第一容量接続導電部分が前記第一容量接続トランジスタの第二電極として使用されることと、
前記第一ゲート金属層における前記アクティブ層とは反対側の面に第二ゲート金属層を製作し、前記第二ゲート金属層に対しパターニングプロセスを行って、前記第一容量の第一極板を形成することと、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線及び第一導電接続部を形成することとを含み、
前記第一導電接続部の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間には、第五重なり領域があり、前記第一導電接続部は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第一容量の第一極板に結合される。
前記第一容量接続トランジスタ及び前記第二容量接続トランジスタを製作する具体的なステップは、
前記ベース上に前記第一容量接続トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層を形成することと、
前記アクティブ層における前記ベースとは反対側の面に第一ゲート金属層を製作し、前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一容量接続トランジスタのゲート、前記第二容量接続トランジスタのゲート及び前記第一容量の第二極板を形成し、前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートがそれぞれ前記第一容量の第二極板に結合されるようにすることと、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートをマスクとして、前記アクティブ層における前記ゲートによって覆われていない部分に対しドーピングを行って、前記アクティブ層における前記ゲートによって覆われていない部分が導電部分として形成され、前記アクティブ層における前記ゲートによって覆われている部分がチャネル部分として形成されるようにし、前記第一容量接続トランジスタのアクティブ層が、第一方向に沿って順次に設けられた１つ目の第一容量接続導電部分、第一容量接続チャネル部分及び２つ目の第一容量接続導電部分を含み、前記第二容量接続トランジスタのアクティブ層が、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含み、前記１つ目の第一容量接続導電部分が前記第一容量接続トランジスタの第一電極として使用され、前記２つ目の第一容量接続導電部分が前記第一容量接続トランジスタの第二電極として使用されることと、
前記第一ゲート金属層における前記アクティブ層とは反対側の面に第二ゲート金属層を製作し、前記第二ゲート金属層に対しパターニングプロセスを行って、前記第一容量の第一極板を形成することと、
前記第二ゲート金属層における前記第一ゲート金属層とは反対側の面にソースドレイン金属層を製作し、前記ソースドレイン金属層に対しパターニングプロセスを行って、前記第一電圧信号線、前記第二電圧信号線及び第一導電接続部を形成することとを含み、
前記第一導電接続部の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間には、第五重なり領域があり、前記第一導電接続部は、前記第五重なり領域に設けられた少なくとも１つの第五ビアホールを介して、前記第一容量の第一極板に結合される。
【0226】
本開示の少なくとも１つの実施例において、前記１つ目の第七導電部分は、前記第二容量接続トランジスタの第二電極として使用されてもよく、前記２つ目の第七導電部分は、前記第二容量接続トランジスタの第一電極として使用されてもよく、前記第二容量接続トランジスタの第一電極は、前記第一電圧信号線に結合され、
前記第一容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離は、前記第二容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離よりも小さい。
前記第一容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離は、前記第二容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離よりも小さい。
【0227】
具体的な実施の際、前記第一容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離は、前記第二容量接続トランジスタのゲートのベース上での正投影と前記第一電圧信号線のベース上での正投影との間の第二方向における距離よりも小さく、つまり第二容量接続トランジスタは、第一容量接続トランジスタにおける前記第一電圧信号線から遠い側に設けられる。
【0228】
好ましい場合では、前記第一容量接続トランジスタのゲートと前記第二容量接続トランジスタのゲートとの間の第二方向における最長距離は、第四所定距離よりも小さく、
前記第一容量の第一極板の前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影内にあり、
前記第一容量の第一極板はＬ字形である。
前記第一容量の第一極板の前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影内にあり、
前記第一容量の第一極板はＬ字形である。
【0229】
本開示の少なくとも１つの実施例において、第一容量の極板の形状を調整可能にするために第一容量接続トランジスタと第二容量接続トランジスタとが近い距離になるように設けられ、第一容量の第一極板がＬ字形に設けられ、第二容量接続トランジスタのゲートと第二導電接続部との間の配線空間が十分に利用されているため、レイアウトがより合理的になり、シフトレジスタユニットの横方向の幅が効果的に狭められ、シフトレジスタユニットの縦方向の高さが減らされる。
【0230】
選択的に、前記少なくとも１つのシフトレジスタユニットは、第一ノード制御トランジスタ及び第二容量を更に含んでもよく、
前記第一ノード制御トランジスタ及び前記第二容量を製作するステップは、
前記ベース上に前記第一容量接続トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層を形成すると同時に、前記ベース上に前記第一ノード制御トランジスタのアクティブ層を形成することと、
前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一ノード制御トランジスタのゲート及び前記第二容量の第二極板を形成し、前記第一ノード制御トランジスタのゲートが前記第二容量の第二極板に結合されるようにすることと、
前記第一ノード制御トランジスタのゲートをマスクとして、前記第一ノード制御トランジスタのアクティブ層における前記第一ノード制御トランジスタのゲートによって覆われていない部分に対してドーピングを行うことと、
前記第二ゲート金属層に対しパターニングプロセスを行って、前記第二容量の第一極板を形成し、前記第二容量の第一極板の前記ベース上での正投影が前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板がＬ字形となるようにすることとを含み、
前記第二容量の第一極板は、第二水平極板部を含み、前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される。
前記第一ノード制御トランジスタ及び前記第二容量を製作するステップは、
前記ベース上に前記第一容量接続トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層を形成すると同時に、前記ベース上に前記第一ノード制御トランジスタのアクティブ層を形成することと、
前記第一ゲート金属層に対しパターニングプロセスを行って、前記第一ノード制御トランジスタのゲート及び前記第二容量の第二極板を形成し、前記第一ノード制御トランジスタのゲートが前記第二容量の第二極板に結合されるようにすることと、
前記第一ノード制御トランジスタのゲートをマスクとして、前記第一ノード制御トランジスタのアクティブ層における前記第一ノード制御トランジスタのゲートによって覆われていない部分に対してドーピングを行うことと、
前記第二ゲート金属層に対しパターニングプロセスを行って、前記第二容量の第一極板を形成し、前記第二容量の第一極板の前記ベース上での正投影が前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板がＬ字形となるようにすることとを含み、
前記第二容量の第一極板は、第二水平極板部を含み、前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される。
【0231】
本開示の少なくとも１つの実施例において、第二容量の第一極板をＬ字形に設け、第一ノード制御トランジスタと、隣接する次段のシフトレジスタユニットとの間の空間を利用して第二容量の第一極板に含まれる水平極板部をセットして、シフトレジスタユニットの横方向の幅を狭めるようになっている。
【0232】
選択的に、本開示の少なくとも１つの実施例に記載の表示基板の製作方法は、
前記ソースドレイン金属層に対しパターニングプロセスを行って、第一方向に沿って延在する第三電圧信号線を形成することを更に含んでもよく、
前記第一ノード制御トランジスタは、前記第二容量接続トランジスタにおける前記第一電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタは、前記第三電圧信号線と前記第一電圧信号線との間に位置し、
前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
前記ソースドレイン金属層に対しパターニングプロセスを行って、第一方向に沿って延在する第三電圧信号線を形成することを更に含んでもよく、
前記第一ノード制御トランジスタは、前記第二容量接続トランジスタにおける前記第一電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタは、前記第三電圧信号線と前記第一電圧信号線との間に位置し、
前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
【0233】
具体的に、シフトレジスタユニットの縦方向の高さが減らされるように、第二容量の第一極板は、Ｌ字形に設けられ、第二容量の第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる。
【0234】
選択的に、前記第一電圧信号線の数は１つであり、前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一極板及び第二容量接続トランジスタを更に含み、前記表示基板の製作方法は、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極を、何れも前記第一電圧信号線に結合されるように設けることを更に含み、こうして、採用される電圧信号線の数が減らされ、レイアウトが容易になる。
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極を、何れも前記第一電圧信号線に結合されるように設けることを更に含み、こうして、採用される電圧信号線の数が減らされ、レイアウトが容易になる。
【0235】
本開示の少なくとも１つの実施例に記載の表示装置は、上記の表示基板を含む。
【0236】
上記実施例による表示基板は、狭額縁を実現できるため、本開示の少なくとも１つの実施例による表示装置は、上記表示基板を含む場合、同様に狭額縁化の有益な効果を達成できるが、ここで繰り返して述べない。
【0237】
本開示の少なくとも１つの実施例による表示装置は、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートＰＣ、デジタルフォトフレーム、又はナビゲータ等の表示機能を有するいかなる製品又は部品であってもよい。
【0238】
特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、「含む」又は「包含」の前に記載された素子又は部材が、「含む」又は「包含」の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」、「結合」又は「繋がる」等の類似する用語は、物理的又は機械的接続に限定されず、直接に接続されるか間接に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明される対象の絶対位置が変わると、当該相対位置関係も対応して変化する可能性がある。
【0239】
理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に直接位置してもよいし、又は、中間素子が介在してもよい。
【0240】
上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複数の実施例又は具体例において、適切な方式で組み合せられてもよい。
【0241】
上述したのは、本開示の好ましい実施形態であり、留意されたいのは、当業者にとって、本開示に記載の原理を逸脱しない前提で、若干の改良及び潤色を更に行うことが可能であり、これらの改良及び潤色も、本開示の保護範囲内であると見なされるべきである。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【手続補正書】
【提出日】2023-03-13
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【0011】
選択的に、前記出力トランジスタのゲートは、少なくとも１つの出力ゲートパターンを含み、前記出力トランジスタの第一電極は、少なくとも１つの第三電極パターンを含み、前記出力トランジスタの第二電極は、少なくとも１つの第四電極パターンを含み、
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０２１３
【補正方法】変更
【補正の内容】
【0213】
本開示の少なくとも１つの実施例において、前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成されてもよく、前記第一半導体層は、第一方向に沿って延在し、前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの第一導電部分の間に設けられ、前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含んでもよく、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、前記出力リセットトランジスタのアクティブ層における最も前記出力トランジスタのアクティブ層に近い第一導電部分は、前記出力トランジスタにおける第二導電部分として兼用されてもよく、こうすれば、前記出力トランジスタ及び出力リセットトランジスタのレイアウト空間を更に縮小することができ、前記表示基板の狭額縁化の実現に有利となる。
【手続補正3】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ベース上に設けられた走査駆動回路及び表示領域を含む表示基板であって、前記走査駆動回路は、複数のシフトレジスタユニットを含み、前記走査駆動回路は、第一電圧信号線、第二電圧信号線、第一クロック信号線及び第二クロック信号線を更に含み、前記第一電圧信号線、前記第二電圧信号線、前記第一クロック信号線及び前記第二クロック信号線は、第一方向に沿って延在し、前記表示領域には、少なくとも１つの駆動トランジスタが含まれ、前記駆動トランジスタは、発光素子に表示を行わせるよう駆動するように構成され、前記複数のシフトレジスタユニットのうち、少なくとも１つのシフトレジスタユニットは、出力回路及び信号出力線を含み、前記出力回路は、それぞれ前記第一電圧信号線、前記第二電圧信号線及び前記信号出力線に結合され、前記信号出力線は、第二方向に沿って延在し、前記第一方向と前記第二方向とは交差し、
前記出力回路に含まれるトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられる、表示基板。
【請求項2】
前記第一電圧信号線は、第一電圧を前記出力回路に供給し、前記第二電圧信号線は、第二電圧を前記出力回路に供給し、前記第一電圧は、前記第二電圧よりも高く、
前記信号出力線は、隣接するシフトレジスタユニットにおける出力回路の間に位置し、
前記第一電圧信号線は、前記第二電圧信号線における前記表示領域から遠い側に位置する、請求項１に記載の表示基板。
【請求項3】
前記出力回路は、出力トランジスタ及び出力リセットトランジスタを含み、前記出力リセットトランジスタと前記出力トランジスタとは、第一方向に沿って配列され、
前記出力リセットトランジスタの第一電極は、前記第一電圧信号線に結合され、前記出力トランジスタの第一電極は、前記第二電圧信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合され、
前記出力トランジスタのアクティブ層及び前記出力リセットトランジスタのアクティブ層は、１つの連続した第一半導体層によって形成され、
前記第一半導体層と前記信号出力線とは、第一方向に沿って配列され、
前記出力リセットトランジスタのゲートは、少なくとも１つの出力リセットゲートパターンを含み、前記出力リセットトランジスタの第一電極は、少なくとも１つの第一電極パターンを含み、前記出力リセットトランジスタの第二電極は、少なくとも１つの第二電極パターンを含み、
前記出力リセットゲートパターンは、隣接する前記第一電極パターンと前記第二電極パターンとの間に位置し、
前記第二電極パターン、前記出力リセットゲートパターン及び前記第一電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、又は
前記出力トランジスタのゲートは、少なくとも１つの出力ゲートパターンを含み、前記出力トランジスタの第一電極は、少なくとも１つの第三電極パターンを含み、前記出力トランジスタの第二電極は、少なくとも１つの第四電極パターンを含み、
前記出力ゲートパターンは、隣接する前記第三電極パターンと前記第四電極パターンとの間に位置し、
前記第四電極パターン、前記出力ゲートパターン及び前記第三電極パターンは、何れも第二方向に沿って延在し、
前記第一方向と前記第二方向とは交差し、
前記出力リセットトランジスタにおける最も前記出力トランジスタのゲートに近い第二電極パターンは、前記出力トランジスタの第四電極パターンとして兼用される、請求項１又は２に記載の表示基板。
【請求項4】
前記出力リセットトランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第一導電部分と、少なくとも１つの第一チャネル部分とを含み、各々の前記第一チャネル部分は、隣接する２つの前記第一導電部分の間に設けられ、前記第一チャネル部分と前記出力リセットゲートパターンとは、１対１で対応し、各々の前記第一チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力リセットゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力リセットトランジスタにおける一部の前記第一導電部分と前記第一電極パターンとは、１対１で対応し、前記第一電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第一重なり領域があり、前記第一電極パターンは、前記第一重なり領域に設けられた少なくとも１つの第一ビアホールを介して、対応する前記第一導電部分に結合され、
前記出力リセットトランジスタにおける他部の前記第一導電部分と前記第二電極パターンとは、１対１で対応し、前記第二電極パターンの前記ベース上での正投影と、対応する前記第一導電部分の前記ベース上での正投影とには、第二重なり領域があり、前記第二電極パターンは、前記第二重なり領域に設けられた少なくとも１つの第二ビアホールを介して、対応する前記第一導電部分に結合され、又は
前記出力トランジスタのアクティブ層は、第一方向に対向して設けられた少なくとも２つの第二導電部分と、少なくとも１つの第二チャネル部分とを含み、各々の前記第二チャネル部分は、隣接する２つの前記第二導電部分の間に設けられ、
前記第二チャネル部分と前記出力ゲートパターンとは、１対１で対応し、各々の前記第二チャネル部分の前記ベース上での正投影は、何れも、対応する前記出力ゲートパターンの前記ベース上での正投影の内部に位置し、
前記出力トランジスタにおける一部の前記第二導電部分と前記第三電極パターンとは、１対１で対応し、前記第三電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第三重なり領域があり、前記第三電極パターンは、前記第三重なり領域に設けられた少なくとも１つの第三ビアホールを介して、対応する前記第二導電部分に結合され、
前記出力トランジスタにおける他部の前記第二導電部分と前記第四電極パターンとは、１対１で対応し、前記第四電極パターンの前記ベース上での正投影と、対応する前記第二導電部分の前記ベース上での正投影とには、第四重なり領域があり、前記第四電極パターンは、前記第四重なり領域に設けられた少なくとも１つの第四ビアホールを介して、対応する前記第二導電部分に結合される、請求項３に記載の表示基板。
【請求項5】
前記第一電圧信号線の数は１つであり、前記出力回路は、出力リセットトランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一トランジスタ及び第二容量接続トランジスタを更に含み、
前記出力リセットトランジスタの第一電極、前記出力容量の第一極板、前記第一トランジスタの第一電極及び前記第二容量接続トランジスタの第一電極は、何れも前記第一電圧信号線に結合され、
前記表示基板は、第三電圧信号線を更に含み、前記第一電圧信号線は、前記第二電圧信号線と前記第三電圧信号線との間に位置し、
前記第二容量接続トランジスタの第一電極が第五接続ビアホールを介して信号線導電接続部に結合され、前記信号線導電接続部が前記第一電圧信号線に結合されることで、前記第二容量接続トランジスタの第一電極が前記第一電圧信号線に結合されるようにし、
前記信号線導電接続部と前記第一電圧信号線とがソースドレイン金属層に含まれ、前記第二容量接続トランジスタの第一電極がアクティブ層に含まれ、
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第一極板は、前記信号線重なり領域に設けられた少なくとも１つの信号線ビアホールを介して、前記第一電圧信号線に結合され、
前記少なくとも１つのシフトレジスタユニットは、第一容量を更に含み、
前記信号線導電接続部のベース上での正投影は、第一容量の第一極板のベース上での正投影と部分的に重なる、請求項１～４の何れか一項に記載の表示基板。
【請求項6】
前記少なくとも１つのシフトレジスタユニットは、第一ノード制御トランジスタ及び第二容量を更に含み、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、
前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部を含み、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第二水平極板部の前記ベース上での正投影とは、第一方向に沿って配列される、請求項１～５の何れか一項に記載の表示基板。
【請求項7】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタは、前記第三電圧信号線と前記第一電圧信号線との間に位置し、前記第二容量の第一極板は、前記第二水平極板部に結合される第二鉛直極板部を更に含み、前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なり、
前記第一クロック信号線は、前記第三電圧信号線における前記第一電圧信号線から遠い側に位置し、
前記出力回路は、出力トランジスタを含み、前記少なくとも１つのシフトレジスタユニットは、前記出力トランジスタのゲートと前記第二容量の第二極板との間に設けられた第二導電接続部を更に含み、前記第二導電接続部は、それぞれ前記出力トランジスタのゲート及び前記第二容量の第二極板に結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量の第二極板に結合される第三導電接続部を更に含み、
前記第三導電接続部の前記ベース上での正投影と、第一クロック信号線の前記ベース上での正投影とには、第六重なり領域があり、前記第一クロック信号線は、前記第六重なり領域に設けられた少なくとも１つの第六ビアホールを介して、前記第二容量の第一極板に結合される、請求項６に記載の表示基板。
【請求項8】
前記第一ノード制御トランジスタは、第二アクティブパターンを含み、前記第二アクティブパターンはＵ字形であり、前記第二アクティブパターンは、１つ目の第一ノード制御チャネル部分と、２つ目の第一ノード制御チャネル部分と、前記１つ目の第一ノード制御チャネル部分に結合される１つ目の第一ノード制御導電部分と、前記２つ目の第一ノード制御チャネル部分に結合される２つ目の第一ノード制御導電部分とを含み、
前記第一ノード制御トランジスタのゲートは、互いに結合される第一ゲートパターンと第二ゲートパターンとを含み、
前記第一ゲートパターンは、前記１つ目の第一ノード制御チャネル部分に対応し、前記第二ゲートパターンは、前記２つ目の第一ノード制御チャネル部分に対応し、
前記１つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第二電極に対応し、前記２つ目の第一ノード制御導電部分は、前記第一ノード制御トランジスタの第一電極に対応する、請求項６に記載の表示基板。
【請求項9】
前記少なくとも１つのシフトレジスタユニットは、第二ノード制御トランジスタを更に含み、前記少なくとも１つのシフトレジスタユニットは、第二容量接続トランジスタを含み、前記第二ノード制御トランジスタの第二電極と前記第一ノード制御トランジスタの第二電極との間は、第四導電接続部を介して結合され、
前記少なくとも１つのシフトレジスタユニットは、前記第二容量接続トランジスタのゲートに結合される第五導電接続部を更に含み、前記第五導電接続部の前記ベース上での正投影と、前記第四導電接続部の前記ベース上での正投影との間には、第七重なり領域があり、
前記第五導電接続部は、前記第七重なり領域に設けられた第七ビアホールを介して、前記第四導電接続部に結合される、請求項６に記載の表示基板。
【請求項10】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に位置し、前記第一ノード制御トランジスタの第一電極は、第六導電接続部に結合され、前記第二ノード制御トランジスタのゲートは、第七導電接続部に結合され、
前記第六導電接続部の前記ベース上での正投影と、前記第七導電接続部の前記ベース上での正投影との間には、第八重なり領域があり、前記第六導電接続部は、前記第八重なり領域内に設けられた第八ビアホールを介して、前記第七導電接続部に結合され、
前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合され、
前記第二ノード制御トランジスタのゲートは、第八導電接続部にも結合され、前記第八導電接続部の前記ベース上での正投影と、前記第二クロック信号線の前記ベース上での正投影との間には、第九重なり領域があり、前記第八導電接続部は、前記第九重なり領域に設けられた第九ビアホールを介して、前記第二クロック信号線に結合される、請求項９に記載の表示基板。
【請求項11】
前記走査駆動回路は、第三電圧信号線を更に含み、前記第三電圧信号線は、第一方向に沿って延在し、前記第二クロック信号線は、前記第一クロック信号線と前記第三電圧信号線との間に設けられるか、或いは、第一クロック信号線は、前記第二クロック信号線と前記第三電圧信号線との間に設けられる、請求項１～１０の何れか一項に記載の表示基板。
【請求項12】
前記少なくとも１つのシフトレジスタユニットは、入力トランジスタを更に含み、前記入力トランジスタの第一電極は、入力信号端に結合され、
前記入力トランジスタの第二電極は、第九導電接続部に結合され、前記第九導電接続部の前記ベース上での正投影と、前記第二容量の第二極板の前記ベース上での正投影との間には、第十重なり領域があり、前記第九導電接続部は、前記第十重なり領域に設けられた第十ビアホールを介して、前記第二容量の第二極板に結合される、請求項６に記載の表示基板。
【請求項13】
前記少なくとも１つのシフトレジスタユニットは、第三ノード制御トランジスタ、第二容量接続トランジスタ及び入力トランジスタを更に含み、前記第三ノード制御トランジスタのゲートは、第一クロック信号線に結合され、
前記入力トランジスタのアクティブ層、前記第三ノード制御トランジスタのアクティブ層及び前記第二容量接続トランジスタのアクティブ層は、１つの連続した第三半導体層によって形成され、
前記入力トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第五導電部分、第五チャネル部分及び２つ目の第五導電部分を含み、
前記２つ目の第五導電部分は、１つ目の第六導電部分として兼用され、
前記第三ノード制御トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第六導電部分、第六チャネル部分及び２つ目の第六導電部分を含み、
前記２つ目の第六導電部分は、１つ目の第七導電部分として兼用され、
前記第二容量接続トランジスタのアクティブ層は、第一方向に沿って順次に設けられた１つ目の第七導電部分、第七チャネル部分及び２つ目の第七導電部分を含む、請求項６に記載の表示基板。
【請求項14】
前記走査駆動回路は、第三電圧信号線を更に含み、前記少なくとも１つのシフトレジスタユニットは、出力容量、第一容量、第二容量、第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ、第三ノード制御トランジスタを更に含み、前記第一トランジスタの第二電極は、前記出力容量の第二極板に結合され、前記第一トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第一トランジスタのゲートは、前記第三ノード制御トランジスタの第二電極に結合され、
前記第二トランジスタの第一電極は、前記第一容量の第一極板に結合され、前記第二トランジスタの第二電極は、第一容量接続トランジスタの第二電極に結合され、前記第二トランジスタのゲートは、前記第三ノード制御トランジスタのゲートに結合され、
前記第一容量接続トランジスタのゲート及び前記第二容量接続トランジスタのゲートは、それぞれ前記第一容量の第二極板に結合され、前記第一容量接続トランジスタの第二電極は、前記第一容量の第一極板に結合され、前記第一容量接続トランジスタの第一電極は、第二トランジスタのゲートに結合され
前記第二容量接続トランジスタの第一電極は、前記第一電圧信号線に結合され、前記第二容量接続トランジスタのゲートは、前記第二ノード制御トランジスタの第二電極に結合され、前記第二容量接続トランジスタの第二電極は、前記第三ノード制御トランジスタの第一電極に結合され、
前記第一ノード制御トランジスタの第一電極は、前記第二ノード制御トランジスタのゲートに結合され、前記第一ノード制御トランジスタのゲートは、前記第二容量の第二極板に結合され、
前記第二ノード制御トランジスタの第二電極は、前記第一ノード制御トランジスタの第二電極に結合され、前記第二ノード制御トランジスタのゲートは、前記第二クロック信号線に結合され、前記第二ノード制御トランジスタの第一電極は、前記第三電圧信号線に結合され、
前記入力トランジスタのゲートは、前記第二ノード制御トランジスタのゲートに結合され、前記入力トランジスタの第一電極は、入力信号端に結合され、前記入力トランジスタの第二電極は、前記第二容量の第二極板に結合され、
前記第三ノード制御トランジスタのゲートは、前記第一クロック信号線に結合され、
前記出力容量の第一極板は、前記第一電圧信号線に結合され、前記出力容量の第二極板は、前記出力リセットトランジスタのゲートに結合され、
前記第二容量の第二極板は、前記出力トランジスタのゲートに結合され、前記第二容量の第一極板は、前記第一クロック信号線に結合され、
前記出力トランジスタの第二電極及び前記出力リセットトランジスタの第二電極は、何れも前記信号出力線に結合される、請求項３に記載の表示基板。
【請求項15】
前記第一容量の第一極板は、第一水平極板部及び第一鉛直極板部を含み前記出力トランジスタ及び前記出力リセットトランジスタは、前記第一電圧信号線と前記第二電圧信号線との間に設けられ、前記第一方向に沿って、前記出力リセットトランジスタ、前記出力トランジスタ及び前記信号出力線は、順次に配列され、
前記第三電圧信号線は、前記第一電圧信号線における前記第二電圧信号線から遠い側に設けられ、前記第一容量、前記第一トランジスタ、第二トランジスタ、第一容量接続トランジスタ、第二容量接続トランジスタ、第一ノード制御トランジスタ、第二ノード制御トランジスタ、入力トランジスタ及び第三ノード制御トランジスタは、何れも、前記第一電圧信号線と前記第三電圧信号線との間に設けられ、
前記第一トランジスタ、前記第二トランジスタ及び前記第一鉛直極板部は、第一方向に沿って順次に配列され、前記入力トランジスタ、前記第三ノード制御トランジスタ、前記第二容量接続トランジスタ及び前記第一水平極板部は、第一方向に沿って順次に配列され、前記第二ノード制御トランジスタ及び前記第一ノード制御トランジスタは、第一方向に沿って順次に配列され、
前記第一容量接続トランジスタのゲートの前記ベース上での正投影は、前記第一容量の第二極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第二トランジスタのゲートの前記ベース上での正投影は、前記第三ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と、前記第一容量の第一極板の前記ベース上での正投影との間に設けられ、
前記第一ノード制御トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離は、前記第二容量接続トランジスタのゲートの前記ベース上での正投影と、前記第三電圧信号線の前記ベース上での正投影との第二方向における最小距離よりも大きく、
前記出力容量の第一極板の前記ベース上での正投影と、前記第一電圧信号線の前記ベース上での正投影とには、信号線重なり領域があり、前記出力容量の第二極板の前記ベース上での正投影は、前記第一電圧信号線の前記ベース上での正投影と部分的に重なり、
前記第二容量の第一極板の前記ベース上での正投影は、前記第二容量の第二極板の前記ベース上での正投影内にあり、前記第二容量の第一極板はＬ字形であり、
前記第二容量の第一極板は、第二水平極板部及び第二鉛直極板部を含み、
前記第一ノード制御トランジスタのゲートと前記第二水平極板部とは、第一方向に沿って配列され、
前記第二鉛直極板部の前記ベース上での正投影は、前記第三電圧信号線の前記ベース上での正投影と部分的に重なる、請求項１４に記載の表示基板。
【国際調査報告】