特表 2023-528436 銅の金属相互接続レベルからの相互接続をパッケージ化するためのチップを備えるＩＣデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-04

(54)【発明の名称】銅の金属相互接続レベルからの相互接続をパッケージ化するためのチップを備えるＩＣデバイス

(51)【国際特許分類】

   H01L 21/60 20060101AFI20230627BHJP

【ＦＩ】

H01L21/92 602E

H01L21/92 602H

H01L21/60 311S

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022574358

(86)(22)【出願日】2021-06-02

(85)【翻訳文提出日】2023-01-31

(86)【国際出願番号】 US2021035341

(87)【国際公開番号】W WO2021247633

(87)【国際公開日】2021-12-09

(31)【優先権主張番号】63/033,247

(32)【優先日】2020-06-02

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/331,921

(32)【優先日】2021-05-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】マノイ クマール ジェイン

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044LL01

5F044QQ03

5F044QQ05

(57)【要約】

最終銅相互接続レベル（Ｍｎ）を含む金属相互接続レベル（Ｍ１～Ｍｎ）を有するＩＣチップ（１０２）と、最終銅相互接続レベル（Ｍｎ）に重なり、それに接続されるチップ・ツー・パッケージ相互接続（１１０）とを含む、集積回路デバイス（１００）及び方法。チップ・ツー・パッケージ相互接続（１１０）は、最終銅相互接続レベル（Ｍｎ）の第１の要素に接続されるビア（１１２）と、銅の導電構造（１１８）（例えば、バンプ銅）とを有する。ビア（１１２）は、障壁材料（１１２ａ）及びタングステン充填層（１１２ｂ）を含み、ビアは、銅の導電構造（１１８）と第１の要素との間に結合される。

【特許請求の範囲】

【請求項1】

集積回路デバイスであって、
最終銅相互接続レベルを含む金属相互接続レベルを有するチップと、
前記最終銅相互接続レベルに重なり、前記最終銅相互接続レベルに接続されるチップ・ツー・パッケージ相互接続と、
を含み、前記チップ・ツー・パッケージ相互接続が、
前記最終銅相互接続レベルの第１の要素に接続されるビアであって、障壁材料及びタングステン充填層を有する前記ビアと、
銅の導電構造であって、前記ビアが前記銅の導電構造と前記第１の要素との間に結合される、前記銅の導電構造と、
を有する、
集積回路デバイス。

【請求項2】

請求項１に記載の集積回路デバイスであって、前記銅の導電構造がアンダーバンプ金属構造であり、前記チップ・ツー・パッケージ相互接続が、前記アンダーバンプ金属構造上のはんだバンプを更に含む、集積回路デバイス。

【請求項3】

請求項１に記載の集積回路デバイスであって、前記銅の導電構造が銅ピラーである、集積回路デバイス。

【請求項4】

請求項１に記載の集積回路デバイスであって、前記銅の導電構造が、上に重なるＮｉ／Ｐｄ層を備える銅構造である、集積回路デバイス。

【請求項5】

請求項１に記載の集積回路デバイスであって、前記銅の導電構造が、
前記第１の要素と、前記第１の要素に近接する前記チップの一部との上に延在する銅構造と、
前記銅構造に重なり、前記銅構造に接続される銅ポストであって、前記第１の要素からオフセットされた前記銅ポストと、
を含む、集積回路デバイス。

【請求項6】

請求項１に記載の集積回路デバイスであって、前記銅の導電構造が、前記第１の要素と、前記第１の要素に近接する前記チップの一部との上に延在する銅構造を含み、前記チップ・ツー・パッケージ相互接続部が、
単一の前記第１の要素からオフセットされたアンダーバンプ金属構造と、
前記アンダーバンプ金属構造の上のはんだバンプと、
を更に含む、集積回路デバイス。

【請求項7】

請求項１に記載の集積回路デバイスであって、前記ビアがパッシベーション層を介して延在する、集積回路デバイス。

【請求項8】

請求項７に記載の集積回路デバイスであって、前記パッシベーション層が、酸化物の層の上の窒化ケイ素の層を含む、集積回路デバイス。

【請求項9】

請求項７に記載の集積回路デバイスであって、前記パッシベーション層が、酸化物の層の上の酸窒化ケイ素の層を含む、集積回路デバイス。

【請求項10】

請求項１に記載の集積回路デバイスであって、前記ビアが、前記第１の要素と前記銅の導電構造との間に接続される１つ又は複数のビアを含む、集積回路デバイス。

【請求項11】

集積回路デバイスを製造する方法であって、
ダマシン銅プロセスを用いて集積回路チップの最終金属相互接続レベルを形成することと、
前記最終金属相互接続レベルの上にパッシベーション層を堆積することと、
チップ・ツー・パッケージ相互接続を形成することと、
を含み、前記チップ・ツー・パッケージ相互接続を形成することが、
前記パッシベーション層内に、第１の開口と、前記第１の開口よりも広い第２の開口とを形成することと、
前記パッシベーション層の上であり、前記第１及び第２の開口の中に、障壁層を堆積させることと、
前記障壁層の上にタングステンを堆積させることであって、前記タングステンが、前記第１の開口を充填し、前記第２の開口は充填せずにライニングする、前記タングステンを堆積させることと、
前記第１及び第２の開口に前記タングステン及び前記障壁層を残して、化学機械研磨によって前記パッシベーション層の上から前記タングステン及び前記障壁層を除去することと、
前記パッシベーション層及び前記第１の開口の上にプローブ金属スタックを堆積させることであって、前記プローブ金属スタックが、前記第２の開口内に延在するが、前記第１の開口内には延在しない、前記プローブ金属スタックを堆積させることと、
前記第２の開口に前記プローブ金属スタックを残して、前記パッシベーション層及び前記第１の開口の上から前記プローブ金属スタックを除去することと、
前記第１の開口の上に銅の導電構造を形成することであって、各銅の導電構造が、前記第１の開口内の前記タングステンによって前記最終金属相互接続レベルに電気的に結合されることと、
によって形成される、
方法。

【請求項12】

請求項１１に記載の方法であって、前記プローブ金属スタックが、Ｎｉの層及びＰｄの層である、方法。

【請求項13】

請求項１２に記載の方法であって、前記障壁層が、ＴａＮ、Ｔａ／ＴａＮスタック、ＴａＮ／ＴｉＮスタック、ＴａＮ／Ｔｉ／ＴｉＮスタック、及びＴａ／ＴａＮ／Ｔｉ／ＴｉＮスタックからなる群から選択される、方法。

【請求項14】

請求項１１に記載の方法であって、前記第２の開口のうちの少なくとも幾つかにおいて前記プローブ金属スタックに接触することによって、前記集積回路チップをプローブすることを更に含む、方法。

【請求項15】

請求項１１に記載の方法であって、前記銅の導電構造が銅バンプである、方法。

【請求項16】

請求項１１に記載の方法であって、前記銅の導電構造が、はんだバンプの下にあるアンダーバンプ金属構造である、方法。

【請求項17】

請求項１１に記載の方法であって、前記銅の導電構造が銅ピラーである、方法。

【請求項18】

請求項１１に記載の方法であって、前記導電層が再配線層であり、前記方法が更に、
前記再配線層の上にポリイミド層を形成することと、
前記ポリイミド層を介して前記再配線層までアンダーバンプ金属構造を形成することと、
前記アンダーバンプ金属構造上にはんだバンプを形成することと、
を含む、方法。

【請求項19】

請求項１１に記載の方法であって、更に、
前記集積回路チップをウェハ上の他の集積回路チップから個片化することと、
前記チップ・ツー・パッケージ相互接続を介して前記集積回路チップをリードフレームに取り付けることと、
前記リードフレームに取り付けられた前記集積回路チップにモールド化合物を付けることと、
を含む、方法。

【請求項20】

集積回路デバイスであって、
最終銅相互接続レベルを含む金属相互接続レベルを有するチップと、
前記最終銅相互接続レベルに重なり、前記最終銅相互接続レベルに接続される、チップ・ツー・パッケージ相互接続と、
を含み、前記チップ・ツー・パッケージ相互接続が、
前記最終銅相互接続レベルの第１の要素に接続され、障壁材料及びタングステン充填層を有するビアであって、前記障壁材料が、ＴａＮ、Ｔａ／ＴａＮスタック、ＴａＮ／ＴｉＮスタック、ＴａＮ／Ｔｉ／ＴｉＮスタック、及びＴａ／ＴａＮ／Ｔｉ／ＴｉＮスタックからなる群から選択される、前記ビアと、
銅の導電構造と、
を有し、
前記ビアが、前記銅の導電構造と前記第１の要素との間に結合される、
集積回路デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して集積回路デバイスの分野に関し、より詳細には、銅相互接続レベルを有する集積回路デバイスに関する。

【背景技術】

【0002】

集積回路は、シリコンなどの半導体ウェハのチップ又はダイ上に形成される。各集積回路チップは、典型的に、集積回路の要素を互いに相互接続し、チップの外部の接続を提供するために、複数のアルミニウム相互接続レベルを含む。チップはその後、幾つかの異なるパッケージング技術のうちの１つを用いて、アセンブリパッケージ化される。チップをパッケージ化するため、用いられるパッケージング技術に応じて、異なるチップ・ツー・パッケージ相互接続が形成される。チップ・ツー・パッケージ相互接続には、ワイヤボンド、はんだバンプ、銅ピラーなどが含まれ得る。チップ・ツー・パッケージ相互接続は、チップの頂部又は最終金属相互接続レベルを、例えば、同じパッケージ内の別のＩＣチップ又はデバイスに、又は外部ピンに（リードフレームなどを介して）接続する。

【発明の概要】

【0003】

集積回路デバイス及び方法は、最終銅相互接続レベルＭｎを含む金属相互接続レベル（Ｍ１～Ｍｎ）を有するＩＣチップと、最終銅相互接続レベルＭｎに重なり、最終銅相互接続レベルＭｎに接続される、チップ・ツー・パッケージ相互接続とを含む。チップ・ツー・パッケージ相互接続は、最終銅相互接続レベルＭｎの第１の要素に接続されるビアと、銅の導電構造（例えば、バンプ銅）とを有する。ビアは、障壁材料及びタングステン充填層を含み、ビアは、銅の導電構造と第１の要素との間に結合される。

【図面の簡単な説明】

【0004】

図面において、下記のとおりである。

【図1】ＩＣデバイスのウエハファブからアセンブリパッケージングまでのフロー図である。

【0005】

【図2】一実施例に従ったＩＣチップ・ツー・ＩＣデバイスの断面図である。

【0006】

【図3A】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【図3B】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【図3C】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【図3D】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【図3E】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【図3F】一実施例に従ったＩＣ製造の様々な段階におけるＩＣデバイスの断面図である。

【0007】

【図4】種々の実施例に従ったＩＣデバイスの断面図である。

【図5】種々の実施例に従ったＩＣデバイスの断面図である。

【図6】種々の実施例に従ったＩＣデバイスの断面図である。

【図7】種々の実施例に従ったＩＣデバイスの断面図である。

【図8】種々の実施例に従ったＩＣデバイスの断面図である。

【図9】種々の実施例に従ったＩＣデバイスの断面図である。

【発明を実施するための形態】

【0008】

ダマシン銅プロセスによって形成された頂部／最終相互接続レベルを有する集積回路デバイスのためのチップ・ツー・パッケージ相互接続に関連して、実施例を説明する。下記の実施例は、電流密度要件が増大したアナログ電力デバイスに特に有益であるが、低電力デジタルデバイス（時にはアドバンストＣＭＯＳと称される）などの他のデバイスにも適している。

【0009】

本明細書において用いられるように、集積回路デバイス（ＩＣデバイス）とは、アセンブリパッケージ化された集積回路チップを指す。１つの例示のプロセスを図１に示す。半導体製造施設（ファブ）において半導体ウェハ上に集積回路チップが製造されると、バンプ処理が成され得、次いで、ウェハはアセンブリパッケージングのためにアセンブリ試験サイトに移送され得る。幾つかの場合において、１つのサイトが、バンプオペレーション及びアセンブリパッケージングの両方、又はファブオペレーション及びバンプオペレーションの両方を含み得る。例示のアセンブリパッケージング工程には、バックグラインド、個片化（レーザ又は機械的ソーイング）、リードフレームへの取り付け、モールド、リードフレームからのリードのトリム／フォーム、及び出荷前試験が含まれる。ウェハチップスケールパッケージングなどの他の適切なアセンブリパッケージングプロセスが、当技術分野で知られており、本明細書で説明するチップ・ツー・パッケージ相互接続の実施例と共に代替的に用いられ得る。

【0010】

次に、一実施例に従った集積回路デバイス１００の概要について、図２を参照して説明する。更なる詳細を図３Ａ～図３Ｆを参照して以下に説明する。集積回路チップ１０２が製造される。トランジスタ及び他のデバイス（図示せず）が、基板１０４の中又は上に形成される。基板の上に第１の金属相互接続レベルＭ１が形成される。付加的な金属相互接続レベルＭ２～Ｍｎも形成される。金属相互接続レベルＭｎは、銅を含み、銅ダマシンプロセスを用いて形成され得る。金属相互接続レベルＭ１～Ｍｎ－１は、銅（主に銅）又はアルミニウム（主にアルミニウム）を含み得る。金属相互接続レベルＭ１～Ｍｎは、トランジスタと他のデバイスとを互いに相互接続するために用いられる。最終金属相互接続レベルＭｎはまた、チップ１０２の外部で接続を成すために用いられる。特にアナログデバイスでは、最終金属相互接続レベルＭｎは、下方の金属相互接続レベルＭ１～Ｍｎ－１よりも厚くし得る。例えば、Ｍｎは、０．２μｍ～６μｍの範囲の厚みを有し得る。パッシベーション層／保護オーバーコート１０６が、最終金属相互接続レベルＭｎ上に形成される。一例として、保護オーバーコート１０６は、窒化シリコン１０６ａの層と、窒化シリコン又は酸窒化シリコン１０６ｂの層とを含み得る。

【0011】

次に、チップ・ツー・パッケージ相互接続１１０が形成される。これは、バンプ処理と称されることがあり、ファブとは別のバンプ施設において成され得る。ビア１１２及びプローブコンタクト領域１１４が、パッシベーション層１０６を介して最終金属相互接続レベルＭｎの要素まで形成される。ビア１１２は、タングステン充填層１１２ｂを含む。ビア１１２はまた、障壁層１１２ａを含み得る。障壁層１１２ａは、例えば、ＴａＮ、又は、ＴａＮ上のＴｉ上のＴｉＮのスタック（ＴａＮ／Ｔｉ／ＴｉＮスタック）であり得る。他の例には、Ｔａ／ＴａＮ、ＴａＮ／ＴｉＮ、及びＴａ／ＴａＮ／Ｔｉ／ＴｉＮのスタックが含まれる（スタックの材料は下から上に列挙されている）。障壁層は、タングステン充填１１２ｂとメタライゼーションレベルＭｎの銅との間の相互作用を防止する。

【0012】

プローブコンタクト領域１１４は、試験のために用いられ、プローブカードのプローブによる接触を可能にするのに十分な幅である。プローブパッドは一般に、ウェハのスクライブ領域に位置するが、ＩＣチップ１０２内に１１４などのプローブコンタクト領域を含むこともできる。プローブコンタクト領域１１４は、プローブによる接触を可能にするために、ビア１１２よりも著しく広い。従って、タングステン充填層１１２ｂは、それがビア１１２を充填するのと同様に、プローブコンタクト領域１１４を充填することはない。プローブコンタクト領域１１４はまた、タングステン層１１２ｂ上にプローブ金属スタック１１６を含む。プローブ金属スタック１１６は、ビア１１２の中又は上に配置されない。プローブ金属スタック１１６は、プローブのための構造的に適切な表面を提供する材料を含む。例えば、プローブ金属スタック１１６は、ニッケルＮｉの層上にパラジウムＰｄ層を含み得る。プローブ金属スタック１１６は更に、Ｎｉ層の下にＴａＮ又は他の障壁層の層を含み得る。

【0013】

導電性銅構造１１８が、ビア１１２上に形成されるが、プローブコンタクト領域１１４上には形成されない。導電性銅構造１１８は、場合によっては、バンプ銅と称されることがある。バンプ銅の場合、導電性銅構造１１８の厚みは、Ｍｎなどのファブ金属よりも著しく厚く、導電性銅構造１１８は、３μｍ～２５μｍの範囲の厚みの銅相互接続、又は高さ２５μｍ～１００μｍの銅ピラーにおける厚さを有し得る。１つ又は複数のビア１１２が、各導電性銅構造１１８を最終金属相互接続レベルＭｎの要素に接続する。

【0014】

銅構造１１８を形成した後、更なるアセンブリパッケージオペレーションが行われる。これらのオペレーションは、別個のアセンブリ／試験（Ａ／Ｔ）施設において実施されてもよい。これらは、ＷＣＳＰプロセスにおけるはんだボールの配置、又はリードフレームもしくは他のＩＣデバイスへの取り付け、個片化、モールド、バックグラインド、テスト、テープ、及びリールを含み得る。一例では、ＩＣチップ１０２はその後、構造１２２に取り付けられ得る。ＩＣチップ１０２は、リードフレームのリードである構造１２２を用いて裏返されてもよい。代替的又は付加的に、構造１２２は、１つ又は複数の他のＩＣチップとの接点であり得る。加えて、取り付けの手段は、利用されるパッケージング技術に応じて変わり得る。図２は、導電性銅構造１１８と構造１２２との間のはんだ接続１２０を図示する。次いで、集積回路チップ１０２、チップ・ツー・パッケージ相互接続１１０、及び構造１２２にモールド１３０に付けられる。

【0015】

次に、タングステンビアを備えるチップ・ツー・パッケージ相互接続１１０を形成するためのより詳細なプロセスを、図３Ａ～図３Ｆを参照して説明する。図３Ａは、第１の開口３０２及び第２の開口３０４がパッシベーション層１０６を介して最終メタライゼーションレベルＭｎまで形成された後の集積回路チップ１０２を示す。集積回路チップ１０２は、半導体製造を完了しており、これは、最終メタライゼーションレベルＭｎが、形成されており、パッシベーション層１０６で被覆されていることを意味する。最終メタライゼーションレベルＭｎは、従来技術のアナログデバイスにおけるようなアルミニウムではなく、銅を含む。最終メタライゼーションレベルＭｎは、最終ＩＣデバイス内のＩＣチップ１０２の外部の／ＩＣチップ１０２からの電気的接続のための第１の要素３０６ａと、試験中のプローブアクセスのための第２の要素３０６ｂとを含む。パッシベーション層は、二酸化ケイ素１０６ａの層と、窒化ケイ素又は酸窒化ケイ素１０６ｂの層とを含み得る。

【0016】

第１の開口３０２は、より狭いビアサイズの開口であり、第２の開口３０４は、より広い、プローブパッドサイズの開口である。一例として、第１の開口３０２は０．１μｍ～１．５μｍの範囲の幅を有し得、第２の開口３０４は８μｍ～１２０μｍの範囲の幅を有し得る。第１の開口３０２は、第１の要素３０６ａに重なり／第１の要素３０６ａを露出させ、第２の開口３０４は、第２の要素３０６ｂに重なる／第２の要素３０６ｂを露出させる。

【0017】

図３Ｂは、ビア１１２を形成した後のＩＣチップ１０２を図示する。ビア１１２は、障壁層１１２ａが第１の開口３０２及び第２の開口３０４の側壁及び底部をライニングするように、パッシベーション層１０６の上及び第１の開口３０２及び第２の開口３０４内に導電性障壁層１１２ａを堆積させることによって形成され得る。障壁層１１２ａは、例えば、ＴａＮを含み得る。あるいは、障壁１１２ａは、Ｔａ上のＴｉ上のＴｉＮを含み得る。他の例としては、Ｔａ／ＴａＮ、ＴａＮ／ＴｉＮ、及びＴａＮ／Ｔｉ／ＴｉＮのスタック（ここで、スタックの材料は底部から上に列挙されている）が挙げられる。障壁層１１２ａの目的は、下にある銅の拡散を阻止し、その上に堆積されるタングステンへの良好な接着を可能にすることである。次いで、第１の開口３０２及び第２の開口３０４を含む障壁層１１２ａの上にタングステン１１２ｂが堆積される。タングステンは、第１の開口３０２を充填する厚みに堆積されるが、第２の開口３０４は第１の開口３０２よりも著しく広いので、タングステンは第２の開口３０４を充填しない。図３Ｂに示されるように、タングステン１１２ｂは、障壁１１２ａと共に、第２の開口３０４の側壁及び底部をライニングし得る。次いで、化学機械研磨（ＣＭＰ）を行って、パッシベーション層１０６の表面から障壁層１１２ａ及び１１２ｂを除去し、充填されたビア１１２を残す。

【0018】

充填されたビア１１２を形成した後、図３Ｂに示されるように、プローブ金属／金属スタック１１６が、パッシベーション層１０６及び充填されたビア１１２の上に堆積される。プローブ金属スタック１１６はまた、第２の開口３０４内にも堆積される。ビア１１２が完全に充填されるので、プローブ金属スタック１１６は、第１の開口３０２内に延在しない。プローブ金属スタック１１６は、プローブに用いられるプローブカードに広範な摩耗を生じさせることなくプローブすることに適した金属を含む。１つの適切な例は、Ｎｉ上のＰｄである。別の好適な例では、ＴａＮ上のＮｉ上のＰｄのスタックである。他の例としては、Ｔａ又はアルミニウム上のＴａＮ上のＮｉ上のＰｄが挙げられる。

【0019】

図３Ｄに示されるように、第２のＣＭＰがプローブ金属スタック１１６上で実施されて、タングステン１１２ｂの上にプローブ金属スタック１１６を残し、第２の開口３０４の側壁及び底部上に障壁１１２ａを残す一方で、パッシベーション層１０６及びビア１１２の上からプローブ金属スタックが除去される。

【0020】

最終メタライゼーションレベルＭｎは、アルミニウムではなく銅を含むので、ＩＣチップ１０２をプローブすることに関して、幾つかの課題が提示される。アルミニウムとは異なり、銅は、プローブに必要とされるような環境に曝されると酸化する。これはデータ保持焼成の間は特に問題となり、データ保持焼成において、ＩＣチップはその後、所与の時間にわたって焼成され、その後、再度プローブされる。そのため、プローブ中に銅を露出させること、及び／又は、パッシベーション層における開口の形成とビアの充填との間にプローブすることは望ましくない。プローブのためにタングステンプラグを用いると、広範なプローブカードの摩耗が生じ、製造においてそれを用いることが望ましくなくなる。物理気相成長（ＰＶＤ）アルミニウム又はＰＶＤ Ｎｉ/Ｐｄなどの、プローブに適した他の材料を用いて銅Ｍｎの上の開口を充填すると、狭いビアを充填するときに空隙が残る。

【0021】

従って、本明細書の幾つかの実施例は、プローブの競合する要件と、狭い第１の開口３０２（タングステン）及び広い第２の開口３０４（Ｐｄ）のための異なる表面を提供するための効率的なチップ・ツー・パッケージ相互接続の形成とのバランスをとるため、パッシベーション層における狭い開口と広い開口とを利用する。

【0022】

第２のＣＭＰの後、ＩＣチップ１０２がプローブされ得る。図３Ｅは、スクライブ領域３２０内の第２の開口３０４を示す。スクライブ領域は、ＩＣチップ１０２がウェハ上の他のＩＣチップから個片化又は分離される領域である。これは、アセンブリパッケージング中に鋸又はレーザが通過する場所である。様々な試験構造がスクライブ領域内に形成され得るが、ＩＣチップの機能回路要素及び関連する相互接続はダイエリア３２２内に位置する。また、任意選択で、第２の開口３０４が、図３Ｅに示すように、ダイエリア３２２に形成され得、完成したＩＣデバイスの一部のままであり得る。

【0023】

図３Ｆを参照すると、銅の導電構造１１８がビア１１２の上に形成される。銅の導電構造１１８を形成する前に、障壁層１１５がビアの上に形成され得る。障壁層１１５は、例えば、ＴｉＷ又はＴｉを含み得る。導電構造１１８が、パターンを形成し、パターン内の開口に銅を電気めっきすることによって形成され得る。ビア１１２は、銅の導電構造１１８と最終メタライゼーションレベルＭｎの第１の要素３０６ａとの間を電気的に接続する。銅の導電構造１１８は、バンプ銅と称されることがあり、図４～図９を参照して以下に説明するように、多くの形態をとり得る。

【0024】

銅の導電構造１１８を形成した後、ＩＣチップ１０２上で所望のアセンブリパッケージング工程を実施することによってＩＣデバイスを完成させることができる。幾つかの異なるチップ・ツー・パッケージ相互接続及びアセンブリパッケージングオプションが、図４～図９に関して以下に説明される。

【0025】

図４は、（図２の銅の導電構造１１８として）銅ピラー４１８の形態のバンプ処理を伴うＩＣチップ４０２を示す。他の実施例と同様に、ＩＣチップ４０２は、第１の要素３０６ａと、パッシベーション層１０６を介するビア１１２とを含む。保護誘電体層４０８が、パッシベーション層１０６及びビア１１２の上に形成される。例えば、保護誘電体層４０８はポリイミドを含む。他のポリマー、例えばポリベンゾオキサゾール（ＰＢＯ）又はビスベンゾシクロブテン（ＢＣＢ）を代わりに用いてもよい。

【0026】

ビア１１２の頂部を露出させるために、保護誘電体層４０８を介して開口が形成される。障壁層４１５が、ビア１１２の頂部に接するように、開口内を含んで保護層４０８の上に形成される。障壁層４１５は、例えば、ＴｉＷ又はＴｉを含み得る。バンプ銅処理は、障壁層４１５上に形成されて、厚い銅ピラー４１８を形成する。銅ピラー４１８は、第１の要素３０６ａ（Ｍｎ）よりも著しく厚く、第１の要素３０６ａについての０．１μｍ～６μｍに対して２５μｍ～１００μｍの範囲の厚みを有し得る。銅ピラー４１８の表面上に、はんだ等の接着剤４２０が形成される。その後、ＩＣチップ４０２は、アセンブリパッケージングに移され、そこで、接着剤４２０を用いて、個片化の後に（図２に関して上述したものと同様に）銅ピラー４１８をリードフレーム又は別のＩＣチップのリードに接続し得、ＩＣデバイスの形成が完了し得る。

【0027】

図５は、上に重なる金属５２０を備える銅の導電構造５１８の形態のバンプ処理を伴うＩＣチップ５０２を図示する。金属５２０は、ワイヤボンド金属スタック又はプローブ金属スタックと称されることがあり、Ｎｉ／Ｐｄ、又はＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕ又はアルミニウムなどの代替物のスタックを含み得る。保護層１０６の上には、ビア１１２の頂部に接するように障壁層５１５が形成される。障壁層５１５は、例えば、ＴｉＷ又はＴｉを含み得る。バンプ銅処理は、障壁層５１５上に形成されて、厚い銅の導電構造５１８を形成する。銅構造５１８は、第１の要素３０６ａ（Ｍｎ）よりも著しく厚く、３μｍ～２５μｍの範囲の厚みを有し得る。金属５２０（例えば、Ｎｉ／Ｐｄ）が、銅構造５１８上に形成される。次いで、ＩＣチップ５０２は、アセンブリパッケージングに移され、そこで、ＩＣチップ５０２は、ワイヤボンディングされ、個片化され、モールド化合物が付けられ、ＩＣデバイスの形成が完了し得る。

【0028】

図６は、第１の銅の導電構造６１８及び銅ポスト６２２の形態のバンプ処理を伴うＩＣチップ６０２を示す。保護層１０６の上に、ビア１１２の頂部に接するように障壁層６１５が形成される。障壁層６１５は、例えば、ＴｉＷ又はＴｉを含み得る。銅の導電構造６１８が障壁層６１５上に形成される。銅構造６１８は、第１の要素３０６ａ（Ｍｎ）よりも厚く、３μｍ～２５μｍの範囲の厚みを有し得る。次に、ポリイミドなどの保護誘電体層６０８が、ＩＣチップ６０２の上に形成される。保護誘電体層６０８には開口が形成され、この開口には銅ポスト６２２が形成される。ＩＣチップ６０２は、次いで、例えばアセンブリパッケージング施設において、個片化され得る。銅ポスト６２２は、リードフレームに取り付けられ、ＩＣチップ６０２にモールディングが施される。

【0029】

図７は、銅再配線層７１８（図２の銅の導電構造１１８として）と、上にはんだボール７２４が配置されるアンダーバンプメタライゼーション（ＵＢＭ）層７２２との形態の更なる処理を伴うＩＣチップ７０２を図示する。ＩＣデバイス７００のパッケージングはＷＣＳＰと称されることがあり、ここで、はんだボール７２４は、完成したＩＣデバイス７００を、例えば、顧客が望むようなプリント回路基板に、取り付けるために露出される。ポリイミドなどの第１の任意選択の保護誘電体層７０８が、ＩＣチップ７０２の上に形成される。存在する場合は保護誘電体層７０８に開口が形成され、銅再配線層（ＲＤＬ）７１８が、開口内を含んで第１の保護誘電体層７０８の上に形成される。ＲＤＬ層７１８は、ビア１１２を介してＭｎの第１の要素３０６ａへの電気的接触を成す。ポリイミドなどの第２の保護誘電体層７１９が、銅ＲＤＬ７１８の上に形成される。第２の保護誘電体層７１９に開口が形成され、ＵＢＭ層７２２が開口内を含んで第２の保護誘電体層７１９の上に形成される。上記工程は、バンプ施設において実施されてもよい。はんだボール７２４を開口に配置した後、ＩＣチップ７０２が個片化される。

【0030】

図８は、別のウエハチップスケールタイプのＩＣデバイス８００を図示し、ここでは、銅の導電性構成１１８がＵＢＭ層８１８の形態を取る。ＩＣチップ８０２は、ポリイミドなどの保護層８０８を付けることと、ビア１１２の頂部を露出させるため保護層８０８に開口を形成することと、コンタクトビア１１２への開口内を含んで、保護層８０８の上に銅ＵＢＭ層８１８を形成することと、銅ＵＢＭ層８１８上にはんだボール８２４を形成することとによって、更に処理される。ＵＢＭ層８１８は、ビア１１２を介して第１の要素３０６ａへの電気的接触を成す。はんだボール８２４を配置した後、ＩＣチップ８０２が個片化される。

【0031】

図９は、別のウエハチップスケールタイプのＩＣデバイス９００を図示し、ここでは、銅の導電性構成１１８がＵＢＭ層８１８の形態を取る。ＩＣチップ９０２は、パッシベーション層１０６の上に銅ＵＢＭ層９１８を形成することと、ＵＢＭ層９１８上にはんだボール９２４を形成することとによって、更に処理される。銅ＵＢＭ層９１８は、ビア１１２を介して第１の要素３０６ａへの電気的接触を成す。はんだボール９２４を配置した後、ＩＣチップ９０２が個片化される。

【0032】

本発明は例示の実施形態を参照して説明してきたが、本記載は限定的なものではない。例示の実施形態の種々の変形及び組み合わせ、並びに本発明の他の実施形態が、本記載を参照することによって当業者に明らかになろう。従って、添付の特許請求の範囲は、任意のそのような改変又は実施例を包含する。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】