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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-07-07
(54)【発明の名称】表示パネル及び表示装置
(51)【国際特許分類】
G09F 9/302 20060101AFI20230630BHJP
G09F 9/30 20060101ALI20230630BHJP
H10K 50/10 20230101ALI20230630BHJP
H10K 59/121 20230101ALI20230630BHJP
H10K 59/123 20230101ALI20230630BHJP
H10K 59/124 20230101ALI20230630BHJP
H10K 59/65 20230101ALI20230630BHJP
【ＦＩ】
G09F9/302 C
G09F9/30 365
G09F9/30 338
H10K50/10
H10K59/121
H10K59/123
H10K59/124
H10K59/65
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022533191
(86)(22)【出願日】2021-05-18
(85)【翻訳文提出日】2022-06-02
(86)【国際出願番号】 CN2021094383
(87)【国際公開番号】W WO2021244279
(87)【国際公開日】2021-12-09
(31)【優先権主張番号】202010498518.8
(32)【優先日】2020-06-04
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】黄 耀
(72)【発明者】
【氏名】黄 ▲ウェイ▼▲ユン▼
(72)【発明者】
【氏名】▲龍▼ ▲躍▼
(72)【発明者】
【氏名】王 彬▲艷▼
(72)【発明者】
【氏名】▲楊▼ 国波
(72)【発明者】
【氏名】王 本▲蓮▼
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB07
3K107BB08
3K107CC43
3K107EE03
3K107EE07
3K107EE68
3K107FF15
3K107HH05
5C094AA51
5C094AA60
5C094BA27
5C094CA20
5C094DA13
5C094DB01
5C094DB04
5C094FA01
5C094FA02
5C094HA03
5C094HA08
(57)【要約】
表示パネル及び表示装置を提供する。表示パネルは、第１表示領域と、少なくとも第１表示領域の一側に位置する第２表示領域と、第１表示領域の画素ユニットの密度は第２表示領域の画素ユニットの密度未満であり、画素回路を含む複数の画素ユニットと、画素回路に第１電圧信号を提供するように構成される第１電源線と、を含み、第１電源線は複数の第１導線、複数の第２導線及び複数の第３導線を含み、第１導線は第２表示領域から第１表示領域に延伸し、複数の第２導線は第１表示領域に位置し、且つ隣接する第１導線の間に位置し、第２導線は第１方向に沿って延伸し、第３導線は第２方向に沿って延伸し、第１方向は第２方向と交差し、第３導線は第２表示領域から第１表示領域に延伸し、且つ隣接する第２導線は第１方向に沿って互いに間隔を空けており、第２導線は第３導線を介して第１導線に接続される。
【特許請求の範囲】
【請求項1】
表示パネルであって、第１表示領域と、
少なくとも前記第１表示領域の一側に位置する第２表示領域と、
前記第１表示領域及び前記第２表示領域に位置し、前記第１表示領域の画素ユニットの密度は前記第２表示領域の画素ユニットの密度未満であり、前記画素ユニットは画素回路を含む複数の画素ユニットと、
前記画素回路に第１電圧信号を提供するように構成される第１電源線と、を含み、
前記第１電源線は複数の第１導線、複数の第２導線及び複数の第３導線を含み、前記第１導線は前記第２表示領域から前記第１表示領域に延伸し、前記複数の第２導線は前記第１表示領域に位置し、且つ隣接する第１導線の間に位置し、前記第２導線は第１方向に沿って延伸し、前記第３導線は第２方向に沿って延伸し、前記第１方向は前記第２方向と交差し、前記第３導線は前記第２表示領域から前記第１表示領域に延伸し、
隣接する第２導線は前記第１方向に沿って互いに間隔を空けており、前記第２導線は前記第３導線を介して前記第１導線に接続される、表示パネル。
【請求項2】
前記複数の第２導線は前記第１方向に沿って順に配列されている、請求項１に記載の表示パネル。
【請求項3】
前記隣接する第２導線は直接に接続されていない、請求項１又は２に記載の表示パネル。
【請求項4】
前記第１導線の前記第１表示領域に位置する部分の前記第１方向における長さは前記第２導線の前記第１方向における長さよりも大きい、請求項１から３のいずれか一項に記載の表示パネル。
【請求項5】
前記第１導線は異なる層に位置する部分を含み、前記異なる層に位置する部分は絶縁層を貫通するビアを介して接続される、請求項１から４のいずれか一項に記載の表示パネル。
【請求項6】
前記第１電源線は前記第２方向に沿って延伸する第４導線をさらに含み、前記第２導線は前記第４導線を介して前記第１導線に接続され、前記第４導線の前記第２方向における長さは前記第３導線の前記第２方向における長さ以下である、請求項１から５のいずれか一項に記載の表示パネル。
【請求項7】
隣接する第３導線の間に位置する複数の第４導線を含み、前記複数の第４導線は前記第２方向に沿って順に配列されており、隣接する第４導線は前記第２方向に互いに間隔を空けている、請求項１から６のいずれか一項に記載の表示パネル。
【請求項8】
前記第１導線の一部と前記第３導線は同一層に位置し、前記第４導線と前記第３導線は同一層に位置する、請求項６又は７に記載の表示パネル。
【請求項9】
前記第１表示領域に位置する画素ユニットは複数の画素島を構成し、前記画素島は少なくとも隣接する２行に位置する２つの画素ユニットを含み、前記第１導線及び前記第２導線はそれぞれ前記隣接する２行に位置する２つの画素ユニットと重畳する、請求項１から８のいずれか一項に記載の表示パネル。
【請求項10】
前記画素ユニットは発光素子をさらに含み、前記画素回路は第１トランジスタと第２トランジスタとを含み、前記第１トランジスタは前記第２トランジスタに接続され、前記第２トランジスタは前記発光素子に接続され、前記第１トランジスタは第１チャネルと第２チャネルとを含み、前記第１チャネルと前記第２チャネルは導電部を介して接続され、前記第２導線は接続アームをさらに含み、前記接続アームは前記画素島中の前記第２導線と重畳する１つの画素ユニットの前記導電部と第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なり、前記第３方向は前記第１方向に垂直で、且つ前記第２方向に垂直である、請求項９に記載の表示パネル。
【請求項11】
前記接続アームの形状はＣ型を含む、請求項１０に記載の表示パネル。
【請求項12】
前記第１導線はブランチを有し、前記ブランチは前記画素島中の前記第１導線と重畳する１つの画素ユニットの前記導電部と前記第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なる、請求項１０又は１１に記載の表示パネル。
【請求項13】
前記第１方向は前記第２方向に垂直である、請求項１から１２のいずれか一項に記載の表示パネル。
【請求項14】
前記第１電源線は第５導線をさらに含み、前記第５導線は前記第１方向に沿って延伸し、前記第２表示領域に位置し、隣接する第１導線の間に位置し、前記第５導線に隣接する第２導線と前記第１方向に沿って互いに間隔を空けている、請求項１から１３のいずれか一項に記載の表示パネル。
【請求項15】
前記画素回路に初期化信号を提供するように構成される初期化信号線をさらに含み、前記第２導線は前記初期化信号線の一部で囲まれている、請求項９に記載の表示パネル。
【請求項16】
前記第１導線は第１部分と第２部分とを含み、前記第１導線の第１部分は前記第２導線と同一層に位置し、前記第１導線の第２部分は前記第２導線と同一層に位置せず、前記第１導線の前記第１部分は前記初期化信号線の一部で囲まれている、請求項１５に記載の表示パネル。
【請求項17】
前記第１導線の前記第１部分は前記第１方向に沿って延伸する第１サブ部と、前記第２方向に沿って延伸する第２サブ部とを有し、前記第２サブ部は前記第１方向に沿って延伸するブランチを有する、請求項１６に記載の表示パネル。
【請求項18】
前記ブランチの前記第１方向における長さは前記第１サブ部の前記第１方向における長さ未満である、請求項１７に記載の表示パネル。
【請求項19】
前記画素ユニットは発光素子をさらに含み、前記画素回路は第１トランジスタと第２トランジスタとを含み、前記第１トランジスタは前記第２トランジスタに接続され、前記第２トランジスタは前記発光素子に接続され、前記第１トランジスタは第１チャネルと第２チャネルとを含み、前記第１チャネルと前記第２チャネルは導電部を介して接続され、前記ブランチは前記画素島中の前記第１導線と重畳する１つの画素ユニットの前記導電部と前記第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なり、前記第３方向は前記第１方向に垂直で、且つ前記第２方向に垂直である、請求項１６から１８のいずれか一項に記載の表示パネル。
【請求項20】
前記第２導線は接続アームをさらに含み、前記接続アームは前記画素島中の前記第２導線と重畳する１つの画素ユニットの前記導電部と第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なる、請求項１９に記載の表示パネル。
【請求項21】
ベース基板と、前記画素回路にデータ信号を提供するように構成されるデータ線とをさらに含み、前記データ線は第１データ線を含み、前記第１データ線は前記第１表示領域から前記第２表示領域に延伸し、前記第１データ線は前記第３導線の前記ベース基板上での正投影と部分的に重畳する、請求項９に記載の表示パネル。
【請求項22】
前記第１データ線は第１部分と第２部分とを含み、前記第１データ線の前記第１部分は前記第３導線と部分的に重畳し、前記第１データ線の前記第２部分は前記第３導線と重畳せず、前記第１データ線の前記第１部分と前記第１データ線の前記第２部分はそれぞれ異なる層に位置する、請求項２１に記載の表示パネル。
【請求項23】
隣接する画素島の間に光透過領域を有し、前記第１データ線の前記第１部分は隣接する画素島の間に位置する、請求項２２に記載の表示パネル。
【請求項24】
２本の第１データ線を提供し、前記２本の第１データ線はそれぞれ隣接する２列の画素ユニットに接続され、前記２本の第１データ線は同一の第３導線の前記ベース基板上での正投影と部分的に重畳する、請求項２１から２３のいずれか一項に記載の表示パネル。
【請求項25】
１行の画素ユニットに走査信号を提供するように構成されるゲート線をさらに含み、前記ゲート線は前記第２表示領域から前記第１表示領域に延伸する第１ゲート線を含み、前記光透過領域は２本の隣接する第１ゲート線及び２本の隣接する第１データ線で囲まれてなる、請求項２１から２４のいずれか一項に記載の表示パネル。
【請求項26】
請求項１から２５のいずれか一項に記載の表示パネルを含む表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
すべての目的のために、本特許出願は２０２０年０６月０４日に提出した中国特許出願第２０２０１０４９８５１８．８号の優先権を主張し、ここで上記中国特許出願に開示されている全内容は引用により本願の一部として組み込まれている。
すべての目的のために、本特許出願は２０２０年０６月０４日に提出した中国特許出願第２０２０１０４９８５１８．８号の優先権を主張し、ここで上記中国特許出願に開示されている全内容は引用により本願の一部として組み込まれている。
【0002】
本開示の少なくとも１つの実施例は表示パネル及び表示装置に関する。
【背景技術】
【0003】
アンダースクリーンカメラの設計に基づいて、表示パネルは通常、高画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）領域及び低ＰＰＩ領域を含み、しかしながら、一般的な表示パネルは低ＰＰＩ領域の光透過率が低く、カメラの結像領域での表示効果の向上に不利である。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示の少なくとも１つの実施例は表示パネル及び表示装置に関する。
【0005】
本開示の少なくとも１つの実施例は、第１表示領域と、少なくとも前記第１表示領域の一側に位置する第２表示領域と、前記第１表示領域及び前記第２表示領域に位置し、前記第１表示領域の画素ユニットの密度は前記第２表示領域の画素ユニットの密度未満であり、前記画素ユニットは画素回路を含む複数の画素ユニットと、前記画素回路に第１電圧信号を提供するように構成される第１電源線と、を含み、前記第１電源線は複数の第１導線、複数の第２導線及び複数の第３導線を含み、前記第１導線は前記第２表示領域から前記第１表示領域に延伸し、前記複数の第２導線は前記第１表示領域に位置し、且つ隣接する第１導線の間に位置し、前記第２導線は第１方向に沿って延伸し、前記第３導線は第２方向に沿って延伸し、前記第１方向は前記第２方向と交差し、前記第３導線は前記第２表示領域から前記第１表示領域に延伸し、隣接する第２導線は前記第１方向に沿って互いに間隔を空けており、前記第２導線は前記第３導線を介して前記第１導線に接続される表示パネルを提供する。
【0006】
本開示のいくつかの実施例に係る表示パネルによれば、前記複数の第２導線は前記第１方向に沿って順に配列されている。
【0007】
本開示のいくつかの実施例に係る表示パネルによれば、前記隣接する第２導線は直接に接続されていない。
【0008】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線の前記第１表示領域に位置する部分の前記第１方向における長さは前記第２導線の前記第１方向における長さよりも大きい。
【0009】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線は異なる層に位置する部分を含み、前記異なる層に位置する部分は絶縁層を貫通するビアを介して接続される。
【0010】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１電源線は前記第２方向に沿って延伸する第４導線をさらに含み、前記第２導線は前記第４導線を介して前記第１導線に接続され、前記第４導線の前記第２方向における長さは前記第３導線の前記第２方向における長さ以下である。
【0011】
本開示のいくつかの実施例に係る表示パネルによれば、隣接する第３導線の間に位置する複数の第４導線を含み、前記複数の第４導線は前記第２方向に沿って順に配列されており、隣接する第４導線は前記第２方向に互いに間隔を空けている。
【0012】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線の一部と前記第３導線は同一層に位置し、前記第４導線と前記第３導線は同一層に位置する。
【0013】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１表示領域に位置する画素ユニットは複数の画素島を構成し、前記画素島は少なくとも隣接する２行に位置する２つの画素ユニットを含み、前記第１導線及び前記第２導線はそれぞれ前記隣接する２行に位置する２つの画素ユニットと重畳する。
【0014】
本開示のいくつかの実施例に係る表示パネルによれば、前記画素ユニットは発光素子をさらに含み、前記画素回路は第１トランジスタと第２トランジスタとを含み、前記第１トランジスタは前記第２トランジスタに接続され、前記第２トランジスタは前記発光素子に接続され、前記第１トランジスタは第１チャネルと第２チャネルとを含み、前記第１チャネルと前記第２チャネルは導電部を介して接続され、前記第２導線は接続アームをさらに含み、前記接続アームは前記画素島中の前記第２導線と重畳する１つの画素ユニットの前記導電部と第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なり、前記第３方向は前記第１方向に垂直で、且つ前記第２方向に垂直である。
【0015】
本開示のいくつかの実施例に係る表示パネルによれば、前記接続アームの形状はＣ型を含む。
【0016】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線はブランチを有し、前記ブランチは前記画素島中の前記第１導線と重畳する１つの画素ユニットの前記導電部と前記第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なる。
【0017】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１方向は前記第２方向に垂直である。
【0018】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１電源線は第５導線をさらに含み、前記第５導線は前記第１方向に沿って延伸し、前記第２表示領域に位置し、隣接する第１導線の間に位置し、前記第５導線に隣接する第２導線と前記第１方向に沿って互いに間隔を空けている。
【0019】
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは、前記画素回路に初期化信号を提供するように構成される初期化信号線をさらに含み、前記第２導線は前記初期化信号線の一部で囲まれている。
【0020】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線は第１部分と第２部分とを含み、前記第１導線の第１部分は前記第２導線と同一層に位置し、前記第１導線の第２部分は前記第２導線と同一層に位置せず、前記第１導線の前記第１部分は前記初期化信号線の一部で囲まれている。
【0021】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１導線の前記第１部分は前記第１方向に沿って延伸する第１サブ部と、前記第２方向に沿って延伸する第２サブ部とを有し、前記第２サブ部は前記第１方向に沿って延伸するブランチを有する。
【0022】
本開示のいくつかの実施例に係る表示パネルによれば、前記ブランチの前記第１方向における長さは前記第１サブ部の前記第１方向における長さ未満である。
【0023】
本開示のいくつかの実施例に係る表示パネルによれば、前記画素ユニットは発光素子をさらに含み、前記画素回路は第１トランジスタと第２トランジスタとを含み、前記第１トランジスタは前記第２トランジスタに接続され、前記第２トランジスタは前記発光素子に接続され、前記第１トランジスタは第１チャネルと第２チャネルとを含み、前記第１チャネルと前記第２チャネルは導電部を介して接続され、前記ブランチは前記画素島中の前記第１導線と重畳する１つの画素ユニットの前記導電部と前記第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なり、前記第３方向は前記第１方向に垂直で、且つ前記第２方向に垂直である。
【0024】
本開示のいくつかの実施例に係る表示パネルによれば、前記第２導線は接続アームをさらに含み、前記接続アームは前記画素島中の前記第２導線と重畳する１つの画素ユニットの前記導電部と第３方向に互いに間隔を空けており、且つ前記第３方向に部分的に重なる。
【0025】
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは、ベース基板と、前記画素回路にデータ信号を提供するように構成されるデータ線とをさらに含み、前記データ線は第１データ線を含み、前記第１データ線は前記第１表示領域から前記第２表示領域に延伸し、前記第１データ線は前記第３導線の前記ベース基板上での正投影と部分的に重畳する。
【0026】
本開示のいくつかの実施例に係る表示パネルによれば、前記第１データ線は第１部分と第２部分とを含み、前記第１データ線の前記第１部分は前記第３導線と部分的に重畳し、前記第１データ線の前記第２部分は前記第３導線と重畳せず、前記第１データ線の前記第１部分と前記第１データ線の前記第２部分はそれぞれ異なる層に位置する。
【0027】
本開示のいくつかの実施例に係る表示パネルによれば、隣接する画素島の間に光透過領域を有し、前記第１データ線の前記第１部分は隣接する画素島の間に位置する。
【0028】
本開示のいくつかの実施例に係る表示パネルによれば、２本の第１データ線を提供し、前記２本の第１データ線はそれぞれ隣接する２列の画素ユニットに接続され、前記２本の第１データ線は同一の第３導線の前記ベース基板上での正投影と部分的に重畳する。
【0029】
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは、１行の画素ユニットに走査信号を提供するように構成されるゲート線をさらに含み、前記ゲート線は前記第２表示領域から前記第１表示領域に延伸する第１ゲート線を含み、前記光透過領域は２本の隣接する第１ゲート線及び２本の隣接する第１データ線で囲まれてなる。
【0030】
本開示のいくつかの実施例は、上記いずれかの表示パネルを含む表示装置をさらに提供する。
【0031】
本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下に説明される図面は本開示のいくつかの実施例に関するものに過ぎず、本開示を限定するものではない。
【図面の簡単な説明】
【0032】
【発明を実施するための形態】
【0033】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確かつ完全に説明する。明らかなように、説明される実施例は本開示の実施例の一部であり、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的労働を必要とせずに得た他の実施例は全て本開示の保護範囲に属する。
【0034】
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有するべきである。本開示で使用される「第１」、「第２」及び類似する用語は、何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。同様に、「含む」又は「備える」などの類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材、及びそれらの同等物を含むことを指し、他の素子又は部材を排除しない。「接続」又は「連結」などの類似する用語は、物理的又は機械的接続に限定されず、直接に接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すことのみに用いられ、説明対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する可能性がある。
【0035】
一般的な表示パネルでは、高ＰＰＩ領域か低ＰＰＩ領域かにかかわらず、第１電源線はいずれも網状構造を使用する。低ＰＰＩ領域の光透過率を向上させ、カメラの結像領域での表示効果を向上させるために、本開示の実施例に係る表示パネルは低ＰＰＩ領域の信号線を最適化することで、より高い透過率を達成し、たとえば、本開示の実施例は網状の第１電源線の縦横に配列されている導線を最適化する。
【0036】
図１Ａ～図１Ｃは本開示のいくつかの実施例に係る表示パネルの模式図である。図１Ａ～図１Ｃに示すように、表示パネルは第１表示領域Ｒ１と第２表示領域Ｒ２とを含む。第１表示領域Ｒ１は高画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）領域、第２表示領域Ｒ２は低ＰＰＩ領域である。第２表示領域Ｒ２は部分光透過領域である。図１Ａ～図１Ｃに示すように、第２表示領域Ｒ２は少なくとも第１表示領域Ｒ１の一側に位置する。図１Ａ及び図１Ｂに示す表示パネルは第３領域Ｒ３をさらに含む。たとえば、カメラのようなセンサは第１表示領域Ｒ１（図１Ｃ参照）に設置されてもよく、又は第１表示領域Ｒ１及び第３領域Ｒ３（図１Ａ及び図１Ｂ参照）に設置されてもよい。図１Ａ及び図１Ｂに示す第３領域Ｒ３は孔掘り込み領域であってもよく、すなわち、第３領域Ｒ３に対応する位置の材料が除去されることで、貫通孔を形成する。センサは周囲光を受光することができる。センサがカメラであることを例として、アンダースクリーンカメラを実現し、それによりスクリーンを正常に使用するとき、センサに対応する第１表示領域は画面を正常に表示することができる一方、カメラによる撮影を行うとき、第１表示領域は周囲光を透過して正常な使用を支援することができる。たとえば、センサは表示パネルの非表示側に設置される。センサはアンダースクリーンデバイスと呼ばれてもよい。
【0037】
図１Ａはさらに複数のゲート線１１３及び複数のデータ線３１３を示す。複数のゲート線１１３は第１ゲート線ＧＬ１を含み、複数のデータ線３１３は第１データ線ＤＬ１を含む。第１ゲート線ＧＬ１は第２表示領域Ｒ２から第１表示領域Ｒ１に延伸する。第１データ線ＤＬ１は第１表示領域Ｒ１から第２表示領域Ｒ２に延伸する。本開示の実施例では、ある素子が第１表示領域Ｒ１から第２表示領域Ｒ２に延伸することについて、該素子が第１表示領域Ｒ１及び第２表示領域Ｒ２に位置すると理解してもよく、ある素子が第２表示領域Ｒ２から第１表示領域Ｒ１に延伸するとも言い得る。図示を明瞭にするために、図１Ａはいくつかのゲート線１１３及びいくつかのデータ線３１３を例示的に示しており、ゲート線１１３及びデータ線３１３の数は必要に応じて決定できる。複数のゲート線１１３と複数のデータ線３１３は相互に交差し、且つ互いに絶縁されている。
【0038】
図２は本開示の一実施例に係る表示パネルの第２表示領域の模式図である。図３は本開示の一実施例に係る表示パネルの第１表示領域の模式図である。図２及び図３に示すように、表示パネルは複数の画素ユニットＰ０を含み、複数の画素ユニットＰ０は第１画素ユニット１０１、第２画素ユニット１０２、第３画素ユニット１０３及び第４画素ユニット１０４を含む。１つの第１画素ユニット１０１、１つの第２画素ユニット１０２、１つの第３画素ユニット１０３及び１つの第４画素ユニット１０４は画素群Ｐ１を構成する。たとえば、１つの画素群Ｐ１は２つの画素を含み、画素群Ｐ１では、１つの第１画素ユニット１０１及び１つの第２画素ユニット１０２は１つの画素を構成し、１つの第３画素ユニット１０３及び１つの第４画素ユニット１０４は１つの画素を構成する。１つの画素群Ｐ１は２つの仮想画素を形成することで、表示効果を向上させる。たとえば、１つの画素群Ｐ１は１つの繰り返し単位であり、第２表示領域Ｒ２にアレイ状に配置されている。図３に示すように、第１表示領域Ｒ１において、１つの画素群Ｐ１は１つの画素島Ａ１と呼ばれる。第１表示領域Ｒ１は複数の光透過領域Ｒ０を含み、光透過領域Ｒ０は隣接する画素島Ａ１の間に位置する。光透過領域Ｒ０は周囲光を透過できる。たとえば、光透過領域Ｒ０は、ベース基板と、ベース基板上に位置する透明絶縁層とを含んでもよく、光透過領域Ｒ０は、たとえば、金属配線のような遮光構造がない。たとえば、光透過領域Ｒ０は４つの隣接する画素島Ａ１で囲まれた領域内に位置するが、これに限定されない。たとえば、図３に示すように、隣接する画素島Ａ１は間隔を空けて設置されてもよい。
【0039】
本開示の実施例では、第１画素ユニット１０１が赤色画素ユニット、第２画素ユニット１０２が緑色画素ユニット、第３画素ユニット１０３が青色画素ユニット、第４画素ユニット１０４が緑色画素ユニットであることを例とするが、他の実施例では、画素群は他の色の画素ユニットを使用してもよい。勿論、他の実施例では、表示パネルにおける複数の画素ユニットＰ０の配列方式は図２及び図３に示すものに限定されない。
【0040】
図２及び図３に示すように、複数の画素ユニットＰ０は第１表示領域Ｒ１及び第２表示領域Ｒ２に位置し、第１表示領域Ｒ１の画素ユニットの密度は第２表示領域Ｒ２の画素ユニットの密度未満である。又は、第１表示領域Ｒ１の画素の密度は第２表示領域Ｒ２の画素の密度未満である。図３に示す第１表示領域Ｒ１における画素ユニットの密度は第２表示領域Ｒ２における画素ユニットの密度の１／４である。すなわち、図３に示す第１表示領域Ｒ１における画素の密度は第２表示領域Ｒ２における画素の密度の１／４である。第１表示領域Ｒ１における光透過領域Ｒ０と画素ユニットの配置方式は図３に示すものに限定されず、必要に応じて設定することができる。たとえば、他の実施例では、第１表示領域Ｒ１における画素ユニットの密度は第２表示領域Ｒ２における画素ユニットの密度の１／２、１／３、１／６又は１／８など１／４とは異なる他の数値である。
【0041】
たとえば、図１Ａ及び図３に示すように、表示パネルはゲート線１１３とデータ線３１３とをさらに含む。ゲート線１１３とデータ線３１３は互いに絶縁されている。各ゲート線１１３は１行の画素ユニットに接続され、各条データ線３１３は１列の画素ユニットに接続される。たとえば、ゲート線１１３は、１行の画素ユニットに走査信号を提供するように構成される。
【0042】
たとえば、図１Ａ及び図３に示すように、データ線３１３は第１データ線ＤＬ１を含む。第１データ線ＤＬ１は少なくとも第１表示領域Ｒ１に位置する。たとえば、第１データ線ＤＬ１は第１表示領域Ｒ１から第２表示領域Ｒ２に延伸する。
【0043】
たとえば、図１Ａ及び図３に示すように、ゲート線は第１ゲート線ＧＬ１を含み、第１ゲート線ＧＬ１は第２表示領域Ｒ２から第１表示領域Ｒ１に延伸する。図３に示すように、光透過領域Ｒ０は２本の隣接する第１ゲート線ＧＬ１、及び２本の隣接する第１データ線ＤＬ１で囲まれてなるが、これに限定されない。
【0044】
図４は本開示の一実施例に係る表示パネルにおける画素ユニット及び画素ユニットに信号を提供する信号線の模式図である。図４に示すように、表示パネルは複数の画素ユニットＰ０を含み、各画素ユニットＰ０は、発光素子ＥＭＣと、発光素子ＥＭＣに駆動電流を供給する画素回路１０を含み、発光素子ＥＭＣは電界発光素子であってもよく、たとえば、有機電界発光素子が挙げられ、たとえば、有機発光ダイオード（ＯＬＥＤ）であってもよい。
【0045】
図４に示すように、表示パネルは初期化信号線２１０、発光制御信号線１１０、データ線３１３、第１電源線３１１及び第２電源線３１２をさらに含む。たとえば、ゲート線１１３は、画素回路１０に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０は、画素ユニットＰ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は、画素回路１０にデータ信号ＤＡＴＡを提供するように構成され、第１電源線３１１は、画素回路１０に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源線３１２は、画素回路１０に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳよりも大きい。初期化信号線２１０は、画素回路１０に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、その大きさはたとえば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間であってもよいが、これに限定されず、たとえば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。たとえば、画素回路１０は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭなどの信号により制御されて駆動電流を出力して発光素子ＥＭＣを発光駆動する。図４に示すように、発光素子ＥＭＣは画素電極Ｅ１と共通電極Ｅ２とを含む。画素電極Ｅ１は画素回路１０に接続され、共通電極Ｅ２は第２電源線３１２に接続される。
【0046】
図５は表示パネルの模式図である。図５に示すように、第１表示領域Ｒ１か第２表示領域Ｒ２かにかかわらず、第１電源線３１１０はいずれも網状構造を使用し、第１電源線３１１０の横方向の部分は直接に接続され、第１電源線３１１０の縦方向の部分は直接に接続される。しかしながら、この網状構造の第１電源線の配線方式により第１表示領域Ｒ１の光透過率が低い。
【0047】
図６Ａ～図６Ｅは本開示のいくつかの実施例に係る表示パネルの模式図である。図６Ａ～図６Ｅに示すように、第１電源線３１１は複数の第１導線Ｌ１、複数の第２導線Ｌ２及び複数の第３導線Ｌ３を含み、第１導線Ｌ１は第２表示領域Ｒ２から第１表示領域Ｒ１に延伸し、複数の第２導線Ｌ２は第１表示領域Ｒ１に位置し、且つ隣接する第１導線Ｌ１の間に位置し、各第２導線Ｌ２は第１方向Ｄ１に沿って延伸し、第３導線Ｌ３は少なくとも第１表示領域Ｒ１に位置し、たとえば、第３導線Ｌ３は第２表示領域Ｒ２から第１表示領域Ｒ１に延伸し、第３導線Ｌ３は第２方向Ｄ２に沿って延伸し、第１方向Ｄ１は第２方向Ｄ２と交差し、且つ隣接する第２導線Ｌ２は第１方向Ｄ１に沿って互いに間隔を空けており、第２導線Ｌ２は第３導線Ｌ３を介して第１導線Ｌ１に接続される。たとえば、第１方向Ｄ１は第２方向Ｄ２に垂直であるが、これに限定されない。たとえば、第１導線Ｌ１は第１方向Ｄ１に沿って延伸する。たとえば、本開示の実施例では、第２導線Ｌ２は第１表示領域Ｒ１のみに位置する。本開示の実施例では、ある方向に沿って延伸する素子は必ずしも直線ではなく、曲線又は折れ線の部分を有するものであってもよく、たとえば、ある素子の延伸方向とは、該素子の大まかな延伸傾向であり、たとえば、該素子の各部分は必ずしも該方向に沿って延伸するとは限らない。
【0048】
本開示の実施例に係る表示パネルは、第１表示領域の第１電源線の構造を調整し、一般的な表示パネルにおける第２方向に沿って設置される第１電源線の一部を除去することに相当し、第１表示領域の第１電源線を簡素化し、第１表示領域の光透過率を向上させる。
【0049】
たとえば、図６Ａ～図６Ｅに示すように、第１導線Ｌ１及び第２導線Ｌ２はそれぞれ１つの画素島Ａ１中の隣接する２行の画素ユニットに接続されるが、これに限定されず、他の実施例では、画素島Ａ１は２行以上の画素ユニットを含んでもよい。たとえば、図６Ａ～図６Ｅに示すように、画素島Ａ１は少なくとも隣接する２行に位置する２つの画素ユニットを含み、第１導線Ｌ１及び第２導線Ｌ２はそれぞれ隣接する２行に位置する２つの画素ユニットと重畳する。たとえば、図６Ａ～図６Ｅに示すように、第１導線Ｌ１は第１画素ユニット１０１と重畳し、第２導線Ｌ２は第３画素ユニット１０３と重畳する。たとえば、図６Ａ～図６Ｅに示すように、第１導線Ｌ１はさらに第２画素ユニット１０２と重畳し、第２導線Ｌ２はさらに第４画素ユニット１０４と重畳する。
【0050】
たとえば、図６Ａ～図６Ｅに示すように、複数の第２導線Ｌ２は第１方向Ｄ１に沿って順に配列されている。たとえば、図６Ａ～図６Ｅに示すように、隣接する第２導線Ｌ２は直接に接続されず、第１方向に沿って設置された第１電源線の一部を除去することで、直接に接続されない複数の第２導線Ｌ２を形成する。
【0051】
たとえば、図６Ａ～図６Ｅに示すように、第１表示領域の光透過率を向上させるために、第１導線Ｌ１の第１表示領域Ｒ１に位置する部分の第１方向Ｄ１における長さは第２導線Ｌ２の第１方向Ｄ１における長さよりも大きい。
【0052】
たとえば、図６Ａ～図６Ｅに示すように、第１電源線３１１は第４導線Ｌ４をさらに含み、第４導線Ｌ４は第２方向Ｄ２に沿って延伸し、第２導線Ｌ２は第４導線Ｌ４を介して第１導線Ｌ１に接続され、第４導線Ｌ４の第２方向Ｄ２における長さは第３導線Ｌ３の第２方向Ｄ２における長さ以下である。図６Ａ、図６Ｂ及び図６Ｅに示す表示パネルでは、第４導線Ｌ４の第２方向Ｄ２における長さは第３導線Ｌ３の第２方向Ｄ２における長さ未満である。図６Ｃに示す表示パネルでは、第４導線Ｌ４の第２方向Ｄ２における長さは第３導線Ｌ３の第２方向Ｄ２における長さに等しい。
【0053】
たとえば、図６Ａ～図６Ｅに示すように、第１表示領域の光透過率をさらに向上させるために、複数の第４導線Ｌ４を提供し、複数の第４導線Ｌ４は第２方向Ｄ２に沿って順に配列されており、隣接する第４導線Ｌ４は第２方向Ｄ２に互いに間隔を空けている。たとえば、図６Ａに示すように、複数の第４導線Ｌ４１は第３導線Ｌ３１と第３導線Ｌ３２との間に位置し、第３導線Ｌ３１と第３導線Ｌ３２は隣接する第３導線Ｌ３である。図６Ａは３本の第４導線Ｌ４１を示しているが、隣接する第３導線Ｌ３の間に位置する第４導線Ｌ４の数は図示されるものに限定されず、必要に応じて決定することができる。複数の第４導線Ｌ４が第２方向Ｄ２に互いに間隔を空けていることは、一般的な表示パネルにおける一部の第１電源線の第２方向に沿って設置された部分を除去することに相当し、それにより配線を減少させ、配線空間を最適化し、光の透過率を向上させる。
【0054】
たとえば、図６Ａ～図６Ｅに示すように、第１電源線３１１は第５導線Ｌ５をさらに含み、第５導線Ｌ５は第１方向Ｄ１に沿って延伸し、第５導線Ｌ５は第２表示領域Ｒ２に位置し、第５導線Ｌ５は隣接する第１導線Ｌ１の間に位置し、第５導線Ｌ５とそれに隣接する第２導線Ｌ２とは第１方向Ｄ１に沿って互いに間隔を空けている。それにより、第１表示領域と第２表示領域との境界位置で配線を減少させ、光の透過率を向上させることができる。
【0055】
図６Ｅに示す表示パネルでは、各画素島は２行３列の画素ユニットを含む。本開示の実施例では、各画素島に含まれる画素ユニットの数及び画素ユニットの配列方式について限定せず、各画素島に含まれる画素ユニットの数が２行以上である限り、本開示の実施例に係る第１電源線の配置方式を使用できる。
【0056】
図６Ａ及び図６Ｂに示すように、表示パネルでは、第１電源線３１１は複数の第６導線Ｌ６をさらに含み、第６導線Ｌ６は第２表示領域Ｒ２に位置し、第２方向Ｄ２に沿って延伸する。第２表示領域Ｒ２では、複数の第５導線Ｌ５と複数の第６導線Ｌ６は交差して設置される。本開示の実施例では、第５導線Ｌ５と第６導線Ｌ６はいずれも第２表示領域Ｒ２のみに位置する。
【0057】
図７Ａは本開示の一実施例に係る表示パネルの模式図である。図７Ａに示すように、同一のゲート線１１３は第１表示領域Ｒ１の両側にある第２表示領域内に位置する画素ユニットと第１表示領域Ｒ１内に位置する画素ユニットとを接続して１行の画素ユニットを構成する。本開示の実施例では、第１導線の形態について限定せず、第２表示領域Ｒ２から第１表示領域Ｒ１に延伸できればよい。図７Ａにおける第１電源線は本開示の他の実施例における第１電源線で置き換えられてもよい。且つ、ゲート線１１３の延伸方式は図７Ａに示すものに限定されず、ゲート線１１３の配置方式は第２表示領域Ｒ２における画素と第１表示領域Ｒ１における画素とを接続できればよい。
【0058】
図７Ｂは本開示の一実施例に係る表示パネルの模式図である。図７Ａに示す表示パネルに比べて、図７Ｂに示す表示パネルは第１表示領域に位置するゲート線の一部の設置位置を調整したものである。すなわち、図７Ｂに示す表示パネルでは、画素島の上方及び下方にそれぞれ１本のゲート線が設置されている。一方、図７Ａに示す表示パネルでは、画素島の下方に２本のゲート線が設置されている。
【0059】
図６Ａ～図６Ｅ、図７Ａ及び図７Ｂは、第２導線が隣接する２本の第１導線のうちの一方に接続され、他方に直接に接続されないことを例とする。図６Ａ～図６Ｅ、図７Ａ及び図７Ｂに示す表示パネルでは、第４導線は２本の隣接する第１導線のうちの一方に接触し、たとえば絶縁層を貫通するビアを介して接触する。
【0060】
たとえば、本開示の実施例では、１行の画素ユニットは同一のゲート線１１３に接続される画素ユニットであるが、１列の画素ユニットは同一のデータ線３１３に接続される画素ユニットである。本開示の実施例では、第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５がいずれも行方向に沿って延伸し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６が列方向に沿って延伸することを例として説明するが、これに限定されない。他の実施例では、第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５はいずれも列方向に沿って延伸し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６は行方向に沿って延伸するようにしてもよく、これに対応して、第２方向Ｄ２と第１方向Ｄ１も相互に置き変えられる。
【0061】
図６Ａ～図６Ｅは、画素島が２行の画素ユニットを含むことを例とするが、他の実施例では、画素島は３行又は３行以上の画素ユニットを含んでもよく、この場合、上記複数の第２導線は同一行の画素ユニットに接続される第２導線として理解され得る。第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５がいずれも列方向に沿って延伸し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６が行方向に沿って延伸する場合、上記複数の第２導線は同一列の画素ユニットに接続される第２導線として理解され得る。
【0062】
【0063】
図８は本開示の一実施例に係る表示パネルの画素回路の原理図である。図９は本開示の一実施例に係る表示パネルにおける半導体パターンの平面図である。図１０は本開示の一実施例に係る表示パネルにおける第１導電パターン層の平面図である。図１１は本開示の一実施例に係る表示パネルにおける第２導電パターン層の平面図である。図１２は本開示の一実施例に係る表示パネルにおける第１絶縁層の平面図である。図１３は本開示の一実施例に係る表示パネルにおける第３導電パターン層の平面図である。図１４は本開示の一実施例に係る表示パネルにおける第２絶縁層の平面図である。図１５は本開示の一実施例に係る表示パネルにおける画素電極層の平面図である。図１６は本開示の一実施例に係る表示パネルにおける画素定義層の平面図である。図１７は本開示の一実施例に係る表示パネルにおいて薄膜トランジスタを形成する活性層の模式図である。図１８は本開示の一実施例に係る表示パネルにおいて第２導電パターン層及び第１絶縁層を形成した後の平面模式図である。図１９は本開示の一実施例に係る表示パネルにおいて第３導電パターン層を形成した後の平面模式図である。図２０は本開示の一実施例に係る表示パネルにおいて第２絶縁層を形成した後の平面模式図である。図２１は本開示の一実施例に係る表示パネルにおいて画素電極層を形成した後の平面模式図である。図２２は本開示の一実施例に係る表示パネルにおいて画素定義を形成した後の平面模式図である。図２３は本開示の一実施例に係る表示パネルの第１表示領域において第２方向に隣接する画素島の平面模式図である。図２４は本開示の一実施例に係る表示パネルの断面模式図である。図２５は本開示の一実施例に係る表示パネルの断面模式図である。本開示の実施例では、図示を明瞭にするために、平面図では、絶縁層はビアの形態で示されており、絶縁層自体は透明化処理されている。
【0064】
たとえば、図８に示すように、ゲート線１１３は、画素回路１０に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０は、画素ユニットＰ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は、画素回路１０にデータ信号ＤＡＴＡを提供するように構成され、第１電源線３１１は、画素回路１０に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源線３１２は、画素回路１０に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳよりも大きい。初期化信号線２１０は、画素回路１０に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、その大きさはたとえば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間であってもよいが、これに限定されず、たとえば、初期化信号Ｖｉｎｔ第２電圧信号ＥＬＶＳＳ以下であってもよい。たとえば、画素回路は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭなどの信号により制御されて駆動電流を出力して発光素子２０を発光駆動する。発光素子２０はそれに対応する画素回路１０により駆動されて赤色光、緑色光、青色光、又は白色光などを発する。
【0065】
図８に示すように、該画素回路１０は駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７及びストレージコンデンサＣ１を含む。駆動トランジスタＴ１は発光素子２０に電気的に接続され、走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳなどの信号により制御されて駆動電流を出力して発光素子２０を発光駆動する。
【0066】
たとえば、本開示の実施例に係る表示パネルは、データ駆動回路と、走査駆動回路とをさらに含む。データ駆動回路は、制御回路の命令に基づき画素ユニットＰ０にデータ信号ＤＡＴＡを提供するように構成され、走査駆動回路は、制御回路の命令に基づき画素ユニットＰ０に発光制御信号ＥＭ、走査信号ＳＣＡＮ及びリセット制御信号ＲＥＳＥＴなどの信号を提供するように構成される。たとえば、制御回路は、外部集積回路（ＩＣ）を含むが、これに限定されない。たとえば、走査駆動回路は該表示パネルに取り付けられたＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）構造、又は該表示パネルとボンディング（Ｂｏｎｄｉｎｇ）された駆動チップ（ＩＣ）構造である。たとえば、異なる駆動回路を使用してそれぞれ発光制御信号ＥＭ及び走査信号ＳＣＡＮを提供するようにしてもよい。たとえば、表示パネルは、上記電圧信号を提供するように電源（図示せず）をさらに含み、必要に応じて電圧源又は電流源であってもよく、前記電源は、それぞれ第１電源線３１１、第２電源線３１２、及び初期化信号線２１０を介して画素ユニットＰ０に第１電圧信号ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、及び初期化信号Ｖｉｎｔなどを提供するように構成される。
【0067】
図８に示すように、ストレージコンデンサＣ１の第２極Ｃ１２は第１電源線３１１に電気的に接続され、ストレージコンデンサＣ１の第１極Ｃ１１は閾値補償トランジスタＴ３の第２極Ｔ３２に電気的に接続される。データ書込みトランジスタＴ２のゲートＴ２０はゲート線１１３に電気的に接続され、データ書込みトランジスタＴ２の第１極Ｔ２１及び第２極Ｔ２２はそれぞれデータ線３１３、駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。閾値補償トランジスタＴ３のゲートＴ３０はゲート線１１３に電気的に接続され、閾値補償トランジスタＴ３の第１極Ｔ３１は駆動トランジスタＴ１の第２極Ｔ１２に電気的に接続され、閾値補償トランジスタＴ３の第２極Ｔ３２は駆動トランジスタＴ１のゲートＴ１０に電気的に接続される。
【0068】
たとえば、図８に示すように、第１発光制御トランジスタＴ４のゲートＴ４０及び第２発光制御トランジスタＴ５のゲートＴ５０はいずれも発光制御信号線１１０に接続される。
【0069】
たとえば、図８に示すように、第１発光制御トランジスタＴ４の第１極Ｔ４１及び第２極Ｔ４２はそれぞれ第１電源線３１１及び駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。第２発光制御トランジスタＴ５の第１極Ｔ５１及び第２極Ｔ５２はそれぞれ駆動トランジスタＴ１の第２極Ｔ１２、発光素子２０の画素電極Ｅ１（ＯＬＥＤの陽極であり得る）に電気的に接続される。発光素子２０の共通電極Ｅ２（ＯＬＥＤの共通電極、たとえば陰極であり得る）は第２電源線３１２に電気的に接続される。
【0070】
たとえば、図８に示すように、第１リセットトランジスタＴ６のゲートＴ６０は第１リセット制御信号線１１１に電気的に接続され、第１リセットトランジスタＴ６の第１極Ｔ６１は初期化信号線２１０（第１初期化信号線２１１）に電気的に接続され、第１リセットトランジスタＴ６の第２極Ｔ６２は駆動トランジスタＴ１のゲートＴ１０に電気的に接続される。第２リセットトランジスタＴ７のゲートＴ７０は第２リセット制御信号線１１２に電気的に接続され、第２リセットトランジスタＴ７の第１極Ｔ７１は初期化信号線２１０（第２初期化信号線２１２）に電気的に接続され、第２リセットトランジスタＴ７の第２極Ｔ７２は発光素子２０の画素電極Ｅ１に電気的に接続される。
【0071】
図９は半導体パターンＳＣＰを示し、図１０は第１導電パターン層ＬＹ１を示し、第１導電パターン層ＬＹ１と半導体パターンＳＣＰとの間に第１ゲート絶縁層が設置されている。第１導電パターン層ＬＹ１をマスクとして半導体パターンＳＣＰをドーピングすることで、半導体パターンＳＣＰの第１導電パターン層ＬＹ１により被覆されていない領域は半導体特性を保持し、薄膜トランジスタのチャネルを形成する一方、半導体パターンＳＣＰの第１導電パターン層ＬＹ１により被覆されている領域は導体化され、薄膜トランジスタのソース又はドレインを形成する。１７は半導体パターンＳＣＰが部分的に導体化された後に形成された活性層ＡＬＴを示す。
【0072】
図１０に示すように、第１導電パターン層ＬＹ１は第１リセット制御信号線１１１、第２リセット制御信号線１１２、発光制御信号線１１０、ゲート線１１３及びストレージコンデンサＣ１の第１極Ｃ１１を含む。図１０はさらに第１データ線ＤＬ１の第１部分ＤＬ１１（導線１１４）を示す。図１０はさらにゲート線ＧＬ０を示し、ゲート線ＧＬ０は第２表示領域から第１表示領域に延伸するゲート線の一部である。たとえば、図１９に示すように、本開示の実施例では、第１リセット制御信号線１１１と第２リセット制御信号線１１２とは接続される。
【0073】
図１１は第２導電パターン層ＬＹ２を示し、第２導電パターン層ＬＹ２と第１導電パターン層ＬＹ１との間に第２ゲート絶縁層が設置されている。第２導電パターン層ＬＹ２は止めブロックＢＫ０、止めブロックＢＫ１、初期化信号線２１０及びストレージコンデンサＣ１の第２極Ｃ１２を含む。ストレージコンデンサＣ１の第２極Ｃ１２は開口ＯＰＮを有する。初期化信号線２１０は第１初期化信号線２１１と第２初期化信号線２１２とを含む。図１１に示すように、第２導電パターン層ＬＹ２は第１導線Ｌ１の第１部分Ｌ１１及び第３部分Ｌ１３を含む。図１１に示すように、止めブロックＢＫ０は第１導線Ｌ１から延出している。図１２は第１絶縁層ＩＳＬ１のパターンを示し、図中の点状物は第１絶縁層ＩＳＬ１におけるビアであり、第１絶縁層ＩＳＬ１は第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層のうちの少なくとも１つを含む。層間絶縁層は第２導電パターン層ＬＹ２と第３導電パターン層ＬＹ３との間に位置する。第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層、第１導電パターン層ＬＹ１、第２導電パターン層ＬＹ２及び第３導電パターン層ＬＹ３は図２４及び図２５に示すものを参照できる。図１８は第１絶縁層ＩＳＬ１を形成した後の平面模式図である。
【0074】
図１３は第３導電パターン層ＬＹ３を示し、第３導電パターン層ＬＹ３は第３導線Ｌ３（第１電源線３１１の一部）、データ線の第２部分ＤＬ１２（データ線３１３の一部）、第１接続電極３１ａ、第２接続電極３１ｂ、第３接続電極３１ｃ及び第４接続電極３１ｄを含む。図１３に示すように、第３導電パターン層ＬＹ３は第１導線Ｌ１の第２部分Ｌ１２をさらに含む。第１導線Ｌ１の第１部分Ｌ１１と第３部分Ｌ１３は第２部分Ｌ１２を介して接続される。
【0075】
図１３、図１７、図１８、図１９に示すように、データ線３１３はビアＶ４を介してデータ書込みトランジスタＴ２の第１極Ｔ２１に電気的に接続され、第１電源線３１１はビアＶ３を介して第１発光制御トランジスタＴ４の第１極Ｔ４１に電気的に接続され、第１電源線３１１はビアＶ６を介してストレージコンデンサＣ１の第２極Ｃ１２に電気的に接続され、第１電源線３１１はビアＶ５を介して導電ブロックＢＫ１に電気的に接続される。第１接続電極３１ａの一端はビアＶ１１を介して第１初期化信号線２１１に電気的に接続され、第１接続電極３１ａの他端はビアＶ１２を介して第１リセットトランジスタＴ６の第１極Ｔ６１に接続されることで、さらに第１リセットトランジスタＴ６の第１極Ｔ６１は第１初期化信号線２１１に電気的に接続される。第２接続電極３１ｂの一端はビアＶ２１を介して第１リセットトランジスタＴ６の第２極Ｔ６２に電気的に接続され、第２接続電極３１ｂの他端はビアＶ２２を介して駆動トランジスタＴ１のゲートＴ１０（すなわち、ストレージコンデンサＣ１の第１極Ｃ１１）に電気的に接続され、それにより第１リセットトランジスタＴ６の第２極Ｔ６２は駆動トランジスタＴ１のゲートＴ１０（すなわち、ストレージコンデンサＣ１の第１極Ｃ１１）に電気的に接続される。第３接続電極３１ｃの一端はビアＶ３１を介して第２初期化信号線２１２に電気的に接続され、第３接続電極３１ｃの他端はビアＶ３２を介して第２リセットトランジスタＴ７の第１極Ｔ７１に接続されることで、さらに第２リセットトランジスタＴ７の第１極Ｔ７１は第１初期化信号線２１１に電気的に接続される。第４接続電極３１ｄはビアＶ１を介して第２発光制御トランジスタＴ５の第２極Ｔ５２に電気的に接続される。第４接続電極３１ｄは後続で形成される発光素子２０の画素電極Ｅ１（図８参照）に電気的に接続される。
【0076】
図１４は第２絶縁層ＩＳＬ２を示し、図１４における点状物は第２絶縁層ＩＳＬ２におけるビアＶ１である。図１４に示すように、ビアＶ１はビアＶ１０、ビアＶ２０、ビアＶ３０及びビアＶ４０を含む。図２０は第２絶縁層を形成した後の平面図である。
【0077】
図１５は電極層ＥＴＬを示す。電極層ＥＴＬは複数の画素電極Ｅ１を含む。電極層ＥＴＬは第１画素ユニット１０１の画素電極Ｅ１１、第２画素ユニット１０２の画素電極Ｅ１２、第３画素ユニット１０３の画素電極Ｅ１３及び第４画素ユニット１０４の画素電極Ｅ１４を含む。第１画素ユニット１０１の画素電極Ｅ１１はビアＶ１０を介して対応する第４接続電極３１ｄに接続され、第２画素ユニット１０２の画素電極Ｅ１２はビアＶ２０を介して対応する第４接続電極３１ｄに接続され、第３画素ユニット１０３の画素電極Ｅ１３はビアＶ３０を介して対応する第４接続電極３１ｄに接続され、第４画素ユニット１０４の画素電極Ｅ１４はビアＶ４０を介して対応する第４接続電極３１ｄに接続される。図２１は電極層を形成した後の表示パネルの平面図である。
【0078】
図１５及び図２２に示すように、第４画素ユニット１０４の画素電極Ｅ１４は補足部Ｅ０を含み、補足部Ｅ０のベース基板上での正投影はデータ書込みトランジスタＴ２と第１発光制御トランジスタＴ４との共有電極（データ書込みトランジスタＴ２の第２極Ｔ２２と第１発光制御トランジスタＴ４の第２極Ｔ４２）のベース基板上での正投影をカバーすることが可能であることで、データ書込みトランジスタＴ２と第１発光制御トランジスタＴ４の安定性及び寿命を向上させ、それにより該表示パネルの長期的な発光安定性及び寿命を向上させることができる。
【0079】
図１６は画素定義層の平面図を示す。図１６に示すように、画素定義層ＰＤＬは複数の開口を含み、複数の開口は開口ＯＰＮ１、開口ＯＰＮ２、開口ＯＰＮ３及び開口ＯＰＮ４を含む。図２２は画素定義層を形成した後の表示パネルの模式図を示す。図２２に示すように、開口ＯＰＮ１は画素電極Ｅ１１の一部を露出させ、開口ＯＰＮ２は画素電極Ｅ１２の一部を露出させ、開口ＯＰＮ３は画素電極Ｅ１３の一部を露出させ、開口ＯＰＮ４は画素電極Ｅ１４の一部を露出させる。後続のプロセスでは、発光機能層及び共通電極を形成し、さらに発光素子ＥＭＣを形成する。
【0080】
なお、本開示の一実施例で使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は特性が同じである他のスイッチングデバイスであってもよい。ここで使用されるトランジスタのソースとドレインは構造が対称であり得るため、ソースとドレインは構造的な区別がないものであり得る。本開示の一実施例では、トランジスタのゲートを除く２つの極を区別するために、一方を第１極、他方を第２極として直接説明しているため、本開示の実施例では、すべて又は一部のトランジスタの第１極と第２極は必要に応じて相互に交換可能である。たとえば、本開示の実施例に記載のトランジスタの第１極はソース、第２極はドレインであるか、又は、トランジスタの第１極はドレイン、第２極はソースであるようにしてもよい。
【0081】
また、トランジスタの特性に応じてトランジスタはＮ型及びＰ型トランジスタに分けられてもよい。本開示の実施例は、トランジスタがいずれもＰ型トランジスタを使用することを例として説明を行う。本開示の該実現形態についての説明及び教示に基づいて、当業者は創造的な労働をせずに本開示の実施例の画素回路における少なくとも一部のトランジスタがＮ型トランジスタを使用し、すなわちＮ型トランジスタ又はＮ型トランジスタとＰ型トランジスタとの組み合わせを使用する実現形態を容易に想到でき、従って、これらの実現形態も本開示の保護範囲に属する。
【0082】
図８～図２５は７Ｔ１Ｃの画素回路を例として説明を行い、本開示の実施例はこれを含むが、これに限定されない。なお、本開示の実施例は画素回路に含まれる薄膜トランジスタの数及びコンデンサの数を限定しない。たとえば、他のいくつかの実施例では、表示基パネルの画素回路は、たとえば、７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造の他の数のトランジスタの構造を含んでもよいが、本開示の実施例はこれを限定しない。
【0083】
図２５は本開示の一実施例に係る表示パネルの断面模式図である。たとえば、図２５に示すように、表示パネルは薄膜トランジスタ５０とストレージコンデンサＣ１とを含む。薄膜トランジスタ５０は、ベース基板ＢＳ上に位置する活性層ＡＴＬ１と、活性層ＡＴＬ１のベース基板ＢＳから離れた側に位置する第１ゲート絶縁層ＧＩ１と、第１ゲート絶縁層ＧＩ１のベース基板ＢＳから離れた側に位置するゲートＧＥと、を含む。表示パネルは、ゲートＧＥのベース基板ＢＳから離れた側に位置する第２ゲート絶縁層ＧＩ２と、第２ゲート絶縁層ＧＩ２のベース基板ＢＳから離れた側に位置する層間絶縁層ＩＬＤと、層間絶縁層ＩＬＤのベース基板ＢＳから離れた側に位置する接続電極ＣＮＥ１とをさらに含む。活性層ＡＴＬ１は、チャネルＣＮ１１と、それぞれチャネルＣＮ１１の両側に位置する第１極ＥＴ１及び第２極ＥＴ２とを含み、接続電極ＣＮＥ１は第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２及び層間絶縁層ＩＬＤを貫通するビアを介して第２極ＥＴ２に接続される。ストレージコンデンサＣ１は第１極Ｃ１１と第２極Ｃ１２とを含み、第１極Ｃ１１とゲートＧＥは同一層に位置し、いずれも第１導電パターン層ＬＹ１に位置し、第２極Ｃ１２は第２ゲート絶縁層ＧＩ２と層間絶縁層ＩＬＤとの間に位置し、第２導電パターン層ＬＹ２に位置する。第１極ＥＴ１及び第２極ＥＴ２のうちの一方はソースであり、他方はドレインである。接続電極ＣＮＥ１は第３導電パターン層ＬＹ３に位置する。表示パネルはパッシベーション層ＰＶＸと平坦化層ＰＬＮとをさらに含む。たとえば、接続電極ＣＮＥ１は上記第４接続電極３１ｄであり、薄膜トランジスタ５０は上記第２発光制御トランジスタＴ５であり得る。
【0084】
図２５に示すように、表示パネルは発光素子ＥＭＣをさらに含み、発光素子ＥＭＣは画素電極Ｅ１、発光機能層ＥＭＬ及び共通電極Ｅ２を含み、画素電極Ｅ１はパッシベーション層ＰＶＸ及び平坦化層ＰＬＮを貫通するビアを介して接続電極ＣＮＥ１に接続される。表示パネルはパッケージ層ＣＰＳをさらに含み、パッケージ層ＣＰＳは第１パッケージ層ＣＰＳ１、第２パッケージ層ＣＰＳ２及び第３パッケージ層ＣＰＳ３を含む。たとえば、第１パッケージ層ＣＰＳ１及び第３パッケージ層ＣＰＳ３は無機材料層であり、第２パッケージ層ＣＰＳ２は有機材料層である。たとえば、画素電極Ｅ１は陽極、共通電極Ｅ２は陰極であるが、これに限定されない。
【0085】
たとえば、発光素子ＥＭＣは有機発光ダイオードを含む。発光機能層は共通電極Ｅ２と画素電極Ｅ１との間に位置する。発光機能層ＥＭＬは少なくとも発光層を含み、正孔輸送層、正孔注入層、電子輸送層、及び電子注入層のうちの少なくとも１つをさらに含んでもよい。
【0086】
図２５に示すように、表示パネルは画素定義層ＰＤＬとスペーサーＰＳとをさらに含む。画素定義層ＰＤＬは画素ユニットの発光面積（出光領域、有効発光面積）を限定するように構成される開口を有し、スペーサーＰＳは、発光機能層ＥＭＬを形成するときにファインメタルマスクを支持するように構成される。図２５は発光素子の対向する両側にスペーサーＰＳが設置されていることを示すが、これに限定されない。
【0087】
たとえば、データ線は、画素ユニットにデータ信号を入力するように構成され、第１電源信号線は、駆動トランジスタに第１電源電圧を入力するように構成される。第２電源信号線は、画素ユニットに第２電源電圧を入力するように構成される。第１電源電圧は一定の電圧であり、第２電源電圧は一定の電圧であり、たとえば、第１電源電圧は正の電圧、第２電源電圧は負の電圧であるが、これに限定されない。たとえば、いくつかの実施例では、第１電源電圧は正の電圧であり、第２電源信号線は接地されている。
【0088】
図２５に示すように、本開示の実施例では、第１絶縁層ＩＳＬ１は、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２及び層間絶縁層ＩＬＤのうちの少なくとも１つを含み、第２絶縁層ＩＳＬ２は平坦化層ＰＬＮを含む。
【0089】
たとえば、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、層間絶縁層ＩＬＤ、パッシベーション層ＰＶＸ、平坦化層ＰＬＮ、画素定義層ＰＤＬ及びスペーサーＰＳはいずれも絶縁材料で作製される。たとえば、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、層間絶縁層ＩＬＤ及びパッシベーション層ＰＶＸの材料はＳｉＯｘ及びＳｉＮｘのうちの少なくとも１つを含むが、これに限定されない。たとえば、平坦化層ＰＬＮ、画素定義層ＰＤＬ及びスペーサーＰＳはたとえば、樹脂のような有機絶縁材料で作製されてもよいが、これに限定されない。
【0090】
図１７に示すように、閾値補償トランジスタＴ３は第１チャネルＣＮ１と第２チャネルＣＮ２とを含み、第１チャネルＣＮ１と第２チャネルＣＮ２は導電部ＣＰを介して接続される。図１８に示すように、第２導線Ｌ２は接続アームＬ２１をさらに含む。閾値補償トランジスタＴ３はデュアルゲートトランジスタであり、閾値補償トランジスタＴ３がオフするとき、導電部ＣＰはフローティング（ｆｌｏａｔｉｎｇ）状態にあり、周囲の線間電圧の影響を受けてジャンプしやすく、導電部ＣＰの電圧ジャンプは閾値補償トランジスタＴ３の漏れ電流に悪影響を与え、さらに画素ユニットの発光輝度に悪影響を与え、それにより、導電部ＣＰの電圧を安定させる必要があり、止めブロックを設計して導電部ＣＰとともにコンデンサを形成するようにしてもよく、止めブロックは一定の電圧信号を有し得ることで、フローティング状態にある導電部ＣＰの電圧も安定させる。本開示の実施例で言及された止めブロックＢＫ０、止めブロックＢＫ及び接続アームＬ２１はいずれも導電部ＣＰの電圧を安定させる作用を発揮する。
【0091】
図２４に示すように、接続アームＬ２１は閾値補償トランジスタＴ３の導電部ＣＰと部分的に重なってコンデンサＣ０を形成し、接続アームＬ２１と導電部ＣＰとの間に第１ゲート絶縁層ＧＩ１及び第２ゲート絶縁層ＧＩ２が設置されている。図２４はさらに第２チャネルＣＮ２を示す。コンデンサＣ０は安定コンデンサと呼ばれてもよく、接続アームＬ２１及び導電部ＣＰはコンデンサＣ０の２つの極板である。図２４に示すように、ゲートＧＥ２と第２チャネルＣＮ２はベース基板ＢＳに垂直な方向において重なる。ゲートＧＥ２は閾値補償トランジスタＴ３の１つのゲートである。図２４に示すように、第２接続電極３１ｂは閾値補償トランジスタＴ３の第２極Ｔ３２に接続される。
【0092】
図１９に示すように、第２導線Ｌ２は接続アームＬ２１をさらに含み、接続アームＬ２１と導電部ＣＰは第３方向Ｄ３に互いに間隔を空けており、且つ第３方向Ｄ３に部分的に重なる（図２４参照）。たとえば、接続アームＬ２１の形状はＣ型を含む。なお、接続アームＬ２１は略Ｃ型であってもよく、勿論、接続アームＬ２１は他の形状を使用してもよく、閾値補償トランジスタＴ３を安定させる作用を発揮できればよい。
【0093】
たとえば、第３方向Ｄ３は第１方向Ｄ１に垂直で、且つ第２方向Ｄ２に垂直であり、第３方向Ｄ３はベース基板ＢＳに垂直な方向であり、接続アームＬ２１と導電部ＣＰとの間に第１ゲート絶縁層ＧＩ１及び第２ゲート絶縁層ＧＩ２が設置されている。たとえば、第１方向Ｄ１及び第２方向Ｄ２はベース基板ＢＳの主表面に平行な方向であり、第３方向Ｄ３はベース基板ＢＳの主表面に垂直な方向である。ベース基板ＢＳの主表面には様々な素子が作製されている。
【0094】
図１１、図１９及び図２４に示すように、第１部分Ｌ１１は、第１方向Ｄ１に沿って延伸する第１サブ部Ｌａと、第２方向に沿って延伸する第２サブ部Ｌｂとを含み、第２サブ部Ｌｂは第１方向Ｄ１に沿って延伸するブランチを有し、止めブロックＢＫ０は第２サブ部Ｌｂのブランチである。図１７、図１９及び図２４に示すように、第２サブ部Ｌｂのブランチ（止めブロックＢＫ０）は画素島中の第１導線Ｌ１と重畳する１つの画素ユニットの導電部と第３方向Ｄ３に互いに間隔を空けており、且つ第３方向Ｄ３に部分的に重なる。図１７、図１９及び図２４に示すように、第２サブ部Ｌｂのブランチ（止めブロックＢＫ０）は画素島中の第１導線Ｌ１と重畳する１つの画素ユニット（図２４における左上の画素ユニット）の導電部ＣＰと第３方向Ｄ３に互いに間隔を空けており、且つ第３方向Ｄ３に部分的に重なる。たとえば、ブランチ（止めブロックＢＫ０）の第１方向Ｄ１における長さは第１サブ部Ｌａの第１方向Ｄ１における長さ未満である。
【0095】
たとえば、図８、図１７、図１９及び図２４に示すように、画素回路１０は第１トランジスタと第２トランジスタとを含み、第１トランジスタは第２トランジスタに接続され、第２トランジスタは発光素子に接続され、第１トランジスタは第１チャネルＣＮ１と第２チャネルＣＮ２とを含み、第１チャネルＣＮ１と第２チャネルＣＮ２は導電部ＣＰを介して接続され、第２導線Ｌ２は接続アームＬ２１をさらに含み、接続アームＬ２１は画素島中の第２導線Ｌ２と重畳する１つの画素ユニット（図１９における左下の画素ユニット）の導電部ＣＰと第３方向Ｄ３に互いに間隔を空けており、且つ第３方向Ｄ３に部分的に重なる。たとえば、上記第１トランジスタ、及び第２トランジスタはそれぞれ画素回路１０における閾値補償トランジスタＴ３、及び発光素子に接続される発光制御トランジスタである。たとえば、発光素子に接続される発光制御トランジスタは上記第２発光制御トランジスタＴ５である。勿論、本開示の他の実施例では、画素島中の第１トランジスタの導電部ＣＰとともにコンデンサを形成する止めブロック又は接続アームは他の形態を使用してもよいが、ここでは限定しない。
【0096】
たとえば、図１９に示すように、本開示の実施例では、止めブロックＢＫ０（第２サブ部Ｌｂのブランチ）及び接続アームＬ２１はいずれもこの列の画素ユニットの第３導線Ｌ３に接続されるが、止めブロックＢＫはそれに遮蔽される導電部が位置する画素ユニット列に隣接する列の第３導線に接続される。すなわち、図１９に示すように、止めブロックＢＫ０（第２サブ部Ｌｂのブランチ）、接続アームＬ２１及び止めブロックＢＫはいずれも同一の第３導線Ｌ３に接続される。
【0097】
たとえば、図１１に示すように、初期化信号線２１０は複数の中空領域ＨＰを含み、第２導線Ｌ２は１つの中空領域ＨＰ内に位置し、初期化信号線の該中空領域ＨＰを囲む部分で囲まれ、第２導線Ｌ２は初期化信号線の該中空領域を囲む部分と重畳しない。すなわち、第２導線Ｌ２は初期化信号線の該中空領域ＨＰを囲む部分で完全に囲まれている。本開示の実施例では、中空領域ＨＰは、初期化信号線２１０を作製するときに除去された薄膜部分に対応する位置である。
【0098】
たとえば、図１１、図１３及び図１９に示すように、第１導線Ｌ１は第１部分Ｌ１１と第２部分Ｌ１２とを含み、第１導線Ｌ１の第１部分Ｌ１１は第２導線Ｌ２と同一層に位置し、第１導線Ｌ１の第２部分Ｌ１２は第２導線Ｌ２と同一層に位置せず、第１導線Ｌ１の第２部分Ｌ１２は初期化信号線２１０と少なくとも部分的に重畳する。図１１、図１３及び図１９に示すように、第１導線Ｌ１の第１部分Ｌ１１と第２導線Ｌ２はいずれも第２導電パターン層ＬＹ２に位置し、第１導線Ｌ１の第２部分Ｌ１２は第３導電パターン層ＬＹ３に位置する。
【0099】
たとえば、図１１、図１３及び図１９に示すように、第２導線Ｌ２は初期化信号線２１０の一部で囲まれており、第１導線Ｌ１の第１部分Ｌ１１は初期化信号線２１０の一部で囲まれている。図１１、図１３及び図１９に示すように、第２導線Ｌ２は初期化信号線２１０の下側に位置する部分２１０ａで囲まれており、第１導線Ｌ１の第１部分Ｌ１１は初期化信号線２１０の上側に位置する部分２１０ｂで囲まれている。
【0100】
たとえば、図３及び図１９に示すように、データ線３１３は第１データ線ＤＬ１を含み、第１データ線ＤＬ１は第１表示領域Ｒ１から第２表示領域Ｒ２に延伸し、第１データ線ＤＬ１は第３導線Ｌ３のベース基板ＢＳ上での正投影と部分的に重畳する。この設置形態は配線面積を減少させ、光の透過率を向上させることに有利である。
【0101】
たとえば、図１３、図１８、図１９に示すように、第１データ線ＤＬ１は第１部分ＤＬ１１と第２部分ＤＬ１２とを含み、第１データ線ＤＬ１の第１部分ＤＬ１１は第３導線Ｌ３と部分的に重畳し、第１データ線ＤＬ１の第２部分ＤＬ１２は第３導線Ｌ４と重畳せず、第１データ線ＤＬ１の第１部分ＤＬ１１及び第１データ線ＤＬ１の第２部分ＤＬ１２はそれぞれ異なる層に位置する。たとえば、図１９における左側の第１データ線ＤＬ１の第１部分ＤＬ１１（導線２１４）は第２導電パターン層に位置し、左側の第１データ線ＤＬ１の第２部分ＤＬ１２は第３導電パターン層に位置し、図１９における右側の第１データ線ＤＬ１の第１部分ＤＬ１１（導線１１４）は第１導電パターン層に位置し、右側の第１データ線ＤＬ１の第２部分ＤＬ１２は第３導電パターン層に位置する。たとえば、図３、図１９及び図２３に示すように、第１データ線ＤＬ１の第１部分ＤＬ１１は隣接する画素島Ａ１の間に位置する。
【0102】
たとえば、図１３及び図１９に示すように、２本の第１データ線ＤＬ１を提供し、２本の第１データ線ＤＬ１はそれぞれ隣接する２列の画素ユニットに接続され、２本の第１データ線ＤＬ１は同一の第３導線Ｌ３のベース基板ＢＳ上での正投影と部分的に重畳する。この設置形態によって、隣接する２列の画素ユニット中の画素島間に位置するデータ線を第３導線の下に隠すことができ、それにより、配線面積を減少させ、光の透過率を向上させる。
【0103】
たとえば、第１導線Ｌ１は異なる層に位置する部分を含み、異なる層に位置する部分は絶縁層を貫通するビアを介して接続される。図１９に示すように、第１導線Ｌ１は第１部分Ｌ１１、第２部分Ｌ１２及び第３部分Ｌ１３を含む。第１部分Ｌ１１及び第３部分Ｌ１３は第２導電パターン層ＬＹ２に位置し、第２部分Ｌ１２は第３導電パターン層ＬＹ３に位置する。第１部分Ｌ１１と第２部分Ｌ１２は絶縁層を貫通するビアＶ４１を介して接続され、第３部分Ｌ１３と第２部分Ｌ１２は絶縁層を貫通するビアＶ４２を介して接続される。図２４及び図２５に示すように、第２導電パターン層ＬＹ２と第３導電パターン層ＬＹ３との間に層間誘電体層ＩＬＤが設置されており、すなわち、ビアＶ４１は層間誘電体層ＩＬＤを貫通し、ビアＶ４２は層間誘電体層ＩＬＤを貫通する。
【0104】
たとえば、図１９に示すように、第１導線Ｌ１の一部（第２部分Ｌ１２）と第３導線Ｌ３は同一層に位置し、いずれも第３導電パターン層ＬＹ３に位置。第４導線Ｌ４と第３導線Ｌ３は同一層に位置し、いずれも第３導電パターン層ＬＹ３に位置する。
【0105】
本開示の少なくとも１つの実施例は、上記いずれかの表示パネルを含む表示装置をさらに提供する。たとえば、表示装置は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイなどの表示デバイス、及びこれらの表示デバイスを含むテレビ、デジタルカメラ、携帯電話、腕時計、タブレットＰＣ、ノートパソコン、ナビゲータなど表示機能を有するいかなる製品又は部材であってもよい。
【0106】
たとえば、本開示の実施例では、第１導線Ｌ１は第１導電パターン層に位置する部分と、第２導電パターン層に位置する部分とを含んでもよく、第２導線Ｌ２は第２導電パターン層に位置する部分のみで構成され、第３導線Ｌ３は第３導電パターン層に位置する部分のみで構成され、第４導線Ｌ４３は第３導電パターン層に位置する部分のみで構成され、第５導線Ｌ５は第１導電パターン層に位置する部分と、第２導電パターン層に位置する部分とを含んで構成されるが、これに限定されず、必要に応じて設定することができる。
【0107】
【0108】
さらに以下の点を説明する必要がある。
【0109】
（１）特に定義されない限り、本開示の実施例及び図面では、同一符号は同一意味を表す。
【0110】
（２）本開示の実施例の図面は、本開示の実施例に係る構造のみに関し、他の構造は通常の設計を参照すればよい。
【0111】
（３）明確にするために、本開示の実施例を説明するための図面において、層又は領域の厚さは拡大されている。理解できるように、層、膜、領域又は基板のような素子が、別の素子の「上」又は「下」に位置すると記載される場合、該素子は、別の素子の「上」又は「下」に「直接」位置してもよく、又は中間素子が存在してもよい。
【0112】
（４）矛盾がない限り、本開示の同一実施例及び異なる実施例における特徴を互いに組み合わせることができる。
【0113】
以上、本開示の特定の実施形態を説明したが、本開示の保護範囲はこれに限定されず、当業者が本開示に開示されている技術的範囲内に容易に想到できる変化や置換は、いずれも本開示の保護範囲に含まれるべきである。従って、本開示の保護範囲は、特許請求の範囲の保護範囲に準じるべきである。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【国際調査報告】