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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-07-07
(54)【発明の名称】構成可能な画素回路を有する画像センサおよび方法
(51)【国際特許分類】
H04N 25/77 20230101AFI20230630BHJP
H04N 25/707 20230101ALI20230630BHJP
H04N 25/571 20230101ALI20230630BHJP
【ＦＩ】
H04N25/77
H04N25/707
H04N25/571
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022574799
(86)(22)【出願日】2021-08-04
(85)【翻訳文提出日】2022-12-05
(86)【国際出願番号】 EP2021071773
(87)【国際公開番号】W WO2022033936
(87)【国際公開日】2022-02-17
(31)【優先権主張番号】20191068.4
(32)【優先日】2020-08-14
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521465072
【氏名又は名称】アルプセンテク・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング
【氏名又は名称原語表記】ＡＬＰＳＥＮＴＥＫ ＧＭＢＨ
(71)【出願人】
【識別番号】521465061
【氏名又は名称】ベイジン・ルイスーヂーシン・テクノロジー・カンパニー・リミテッド
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＲＵＩＳＩＺＨＩＸＩＮ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ．
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ヂャー，インユン
(72)【発明者】
【氏名】デング，イアン
(72)【発明者】
【氏名】ボシュトック，ロガー・マルク
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX44
5C024GX03
5C024GX16
5C024GX18
5C024GY39
5C024GY41
(57)【要約】
本開示は、複数の画素回路を備える画像センサに関し、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、第１の電圧源とフローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）と、ソースフォロワトランジスタ（ＭＳＦ）とを備え、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される。行選択トランジスタ（ＭＳＥＬ）は、ソースフォロワトランジスタ（ＭＳＦ）のソースと共通列出力との間に接続される。各画素回路は、フォトダイオードに入射する光に対応する出力信号を出力するように構成される。各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含む。
【特許請求の範囲】
【請求項1】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含む、画像センサ。
【請求項2】
各画素回路は、前記フォトダイオードと前記ＦＤノードとの間に接続された転送ゲートトランジスタ（ＭＴＸ）をさらに備える、請求項１に記載の画像センサ。
【請求項3】
各画素回路は、対数出力信号を生成するように構成され、前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続する第２の追加トランジスタ（ＭＳ２）と
をさらに備え、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続する第３の追加トランジスタ（ＭＳ３）が追加され、
好ましくは、前記第３の追加トランジスタ（ＭＳ３）は開いており、
第４の追加トランジスタ（ＭＳ４）が、前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続し、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、請求項１または２に記載の画像センサ。
【請求項4】
各画素回路は、対数出力信号を生成するように構成され、前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続する第４の追加スイッチトランジスタ（ＭＳ４）と、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続されたバイアストランジスタ（ＭＶＢ）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続する第３の追加トランジスタ（ＭＳ３）と
をさらに備え、
各画素回路は、好ましくは、前記バイアストランジスタ（ＭＶＢ）を前記リセットトランジスタ（ＭＲＳＴ）に接続する第２の追加トランジスタ（ＭＳ２）をさらに備え、
好ましくは、前記第１の追加トランジスタ（ＭＳ２）は開いており、
好ましくは、前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力は前記列出力において利用可能にされる、請求項１または２に記載の画像センサ。
【請求項5】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続されるように構成され、そのゲートは前記フローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含み、
各画素回路は、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加トランジスタ（ＭＳ４）と
をさらに備え、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第２の追加トランジスタ（ＭＳ２）は前記バイアストランジスタ（ＭＶＢ）の前記ドレインを前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインに接続しており、
前記第３の追加トランジスタ（ＭＳ３）は開いており、
前記第４の追加トランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続しており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、画像センサ。
【請求項6】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続されるように構成され、そのゲートは前記フローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含み、
各画素回路は、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続されたバイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続するように構成された第４の追加スイッチトランジスタ（ＭＳ４）と
をさらに備え、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第４の追加スイッチトランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインと前記ゲートとを接続しており、
前記第３の追加トランジスタ（ＭＳ３）は前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続しており、
前記第２の追加トランジスタ（ＭＳ２）は開いており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力が列出力において利用可能にされる、画像センサ。
【請求項7】
少なくとも１つの追加のダイオード接続トランジスタが、前記第２の追加トランジスタ（ＭＳ２）と直列に接続され、対数変換構成において利得を増倍するように構成され、または、少なくとも１つの追加のダイオード接続トランジスタが、前記第３の追加トランジスタ（ＭＳ３）と並列に接続され、対数変換構成において利得を増倍するように構成される、請求項１から６のいずれか１項に記載の画像センサ。
【請求項8】
別個の時間間隔の間、前記少なくとも１つのトランジスタは、交互構成で順次に前記複数の画素回路を構成するように構成され、好ましくは、前記少なくとも１つのトランジスタは、前記複数の画素回路の各々について、または前記複数の画素回路のサブセットについて独立に前記交互構成を構成するように構成され、または
好ましくは、前記少なくとも１つのトランジスタは、前の出力信号に基づいて、前記複数の画素回路の各々について、または前記複数の画素回路のサブセットについて独立に前記交互構成を構成するように構成される、先行する請求項のいずれか１項に記載の画像センサ。
【請求項9】
前記画像センサは複数の半導体層で構成され、各層はそのレベルの機能に合わせて最適化される、先行する請求項のいずれか１項に記載の画像センサ。
【請求項10】
前記画像センサは複数の半導体層で構成され、第２の層は少なくとも前記少なくとも１つの追加トランジスタを含み、第１の層は前記フォトダイオードおよび残りの前記トランジスタを備える、先行する請求項のいずれか１項に記載の画像センサ。
【請求項11】
追加の再構成スイッチが、隣接する画素のサブセットの画素間のそれぞれのフローティング拡散ノード（ＦＤ）を接続する、先行する請求項のいずれか１項に記載の画像センサ。
【請求項12】
各画素回路はバイアストランジスタ（ＭＶＣ）をさらに備え、前記バイアストランジスタ（ＭＶＣ）はグランドと前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続され、電圧（ｖｃ）が出力トランジスタのゲートに接続される、先行する請求項のいずれか１項に記載の画像センサ。
【請求項13】
各画素回路は、前記出力（ｖｌｇ＿ｏｕｔ）と前記列出力との間に接続された行選択トランジスタ（ＭＳＥＬ２）と、前記ソースフォロワトランジスタ（ＭＳＦ）をグランドに接続する第５の追加トランジスタ（ＭＳ５）と
をさらに備える、請求項１から１２のいずれか１項に記載の画像センサ。
【請求項14】
各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）と、前記出力（ｖｌｇ＿ｏｕｔ）を前記列出力に接続する行選択トランジスタ（ＭＳＥＬ２）と、前記ソースフォロワトランジスタ（ＭＳＦ）をグランドに接続する第５の追加トランジスタ（ＭＳ５）と
をさらに備える、請求項１から１３のいずれか１項に記載の画像センサ。
【請求項15】
各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）と、前記出力（ｖｌｇ＿ｏｕｔ）を追加の列出力に接続する行選択トランジスタ（ＭＳＥＬ２）とをさらに備える、請求項１から１４のいずれか１項に記載の画像センサ。
【請求項16】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含む、方法。
【請求項17】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含み、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に第１の追加バイアストランジスタ（ＭＶＢ）を接続することと、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加トランジスタ（ＭＳ４）を提供することと
をさらに含み、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第２の追加トランジスタ（ＭＳ２）は前記バイアストランジスタ（ＭＶＢ）の前記ドレインを前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインに接続しており、
前記第３の追加トランジスタ（ＭＳ３）は開いており、
前記第４の追加トランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続しており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、方法。
【請求項18】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含み、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間にバイアストランジスタ（ＭＶＢ）を接続することと、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加スイッチトランジスタ（ＭＳ４）を提供することと
をさらに含み、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第４の追加スイッチトランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインと前記ゲートとを接続しており、
前記第３の追加トランジスタ（ＭＳ３）は前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続しており、
前記第２の追加トランジスタ（ＭＳ２）は開いており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力が列出力において利用可能にされる、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の画素回路を備える画像センサ集積回路およびそれぞれの方法に関する。
【背景技術】
【0002】
ＡＰＳ（ＡＰＳ：アクティブ画素センサ）は、典型的には行および列に配置される複数の画素を備える画像センサ集積回路である。各画素は、光検出器、典型的にはピン止めフォトダイオード、および１つまたは複数のＭＯＳＦＥＴ増幅器（ＭＯＳＦＥＴ：金属酸化物半導体電界効果トランジスタ）を含む。ＣＭＯＳ ＡＰＳ（ＣＭＯＳ：相補型金属酸化物半導体）は、携帯電話カメラ、ウェブカメラ、ポケットカメラ、ＤＳＬＲカメラ（ＤＳＬＲ：デジタル一眼レフ）、ミラーレス交換レンズカメラなどに広く使用されている。
【0003】
ＡＰＳには、線形ＡＰＳおよび対数ＡＰＳが含まれる。線形ＡＰＳは、低い照度で良好な感度を有するが、ダイナミックレンジは、画素が飽和する前に保持することができる電荷量を定義するフルウェル容量によって制限される。対数ＡＰＳは、高照度において良好な応答を有し、したがって高ダイナミックレンジを有するが、低照度における感度は低い。低照度での線形応答と高照度での対数応答とを組み合わせるために、様々な手法がとられてきた。
【0004】
シリコンファウンドリは、高品質で高密度のフレーム画像データ（標準的なＡＰＳセル）を作成するために、高度に最適化されたプロセス技術および高度に最適化されたレイアウトを有する画像画素セルを提供する。しかしながら、この動作は、低レイテンシイベントベースの処理には最適ではない。対数出力を提供する標準的な再構成が知られているが、この構成は性能に欠点があり、画素局所低レイテンシイベント処理（画素並列）のための信号を容易に提供しない。
【0005】
ファウンドリ標準セルは対数局所出力用に設計されておらず、線形構成で良好な性能を維持し、構成間の電気的切り替えを可能にしながら、この対数構成で良好な性能を提供する電気的構成は明らかではない。
【0006】
ＣＭＯＳイメージセンサ（ＣＭＯＳ：相補型金属酸化物シリコン）は、高性能（低暗電流、低ノイズ、高量子効率）に最適化されたＣＩＳ（ＣＩＳ：ＣＭＯＳ画像センサ）ファウンドリプロセスで大量に製造される。ＣＩＳプロセスは、線形積分応答のために特定の３Ｔ（３Ｔ：３個のトランジスタ）または４Ｔ（４Ｔ：４個のトランジスタ）セルで最適化され、グローバルシャッタ動作などの追加機能のために拡張され得る。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、高品質、特に低照度画像データフレームでの低ノイズ、ならびに同じ画素アレイからのイベント生成のための高ダイナミックレンジおよび低ノイズ連続データを提供する改良された画素回路を備える画像センサおよびそれぞれの方法を提供することである。
【課題を解決するための手段】
【0008】
この目的は、独立請求項の主題によって達成される。有利な実施形態は、従属請求項に規定されている。
【0009】
本発明によれば、ファウンドリ標準の線形積分ＡＰＳセルの再使用を可能にして、画素に局所的な高品質の連続対数出力をさらに提供する追加の非クリティカルスイッチトランジスタの限定されたセットが見出された。
【0010】
追加の表面積および／または電力消費を犠牲にしてさらなる機能を追加するさらなる出力（フレーム対数出力、画素局所線形出力など）を可能にする本発明の互換性のある拡張がある。
【0011】
したがって、本発明は、高性能対数画素局所低レイテンシ出力のための電気的再構成を有する標準的なＡＰＳセルの拡張を提供する。
【0012】
本発明は、画素回路表面積（コストおよび／または低減された画素密度）を追加するものであり、したがって、好ましくは、高品質の対数出力を必要とする回路に適用可能であるが、動的画像センサ範囲の単純な拡張にも適用可能である。追加の面積は最小限であり、標準的なＡＰＳ構造におけるトランジスタの大幅な再使用を含む、機能の効率的な実現を提供する。
【0013】
本発明は、連続的に利用可能な対数画素局所出力を選択的に提供するために、最適化されたファウンドリ構造にさらなるトランジスタを追加することを開示する。対数出力は、セルの動作範囲をより明るい照明条件に拡張する。画素局所出力は、変化する照明条件に対する低レイテンシイベントベースの応答に適している。
【0014】
本発明に開示されるようなさらなるトランジスタの追加は、標準構造デバイスおよびそれらの寸法と互換性があり、標準構造線形積分の機能を損なわない。
【0015】
線形および対数ＡＰＳは別々に提案されている。本発明は、これらのモードが、同じフォトダイオードおよび最適化された読み出し電子回路の再使用、ならびに低レイテンシイベントベースの応答を提供するのに適した連続画素局所対数出力の画素局所供給と組み合わされる構造を開示する。
【0016】
本発明は、複数の画素回路を備える画像センサに関し、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、第１の電圧源（ｖｒｓｔ）とフローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、ソースフォロワトランジスタ（ＭＳＦ）とを備え、そのドレインは第２の電圧源（ｖｄｄ）に接続されるように構成され、そのゲートはフローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続される。行選択トランジスタ（ＭＳＥＬ）のドレインは、ソースフォロワトランジスタ（ＭＳＦ）のソースと共通列出力との間に接続される。各画素回路は、フォトダイオードに入射する光に対応する出力信号を出力するように構成される。各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタ（ＭＳ２、ＭＳ３、ＭＳ４およびＭＶＢ）を含む。
【0017】
様々な実施形態は、好ましくは、以下の特徴を実装することができる。
各画素回路は、好ましくは、フォトダイオードとＦＤノードとの間に接続された転送ゲートトランジスタ（ＭＴＸ）をさらに備える。
各画素回路は、好ましくは、フォトダイオードとＦＤノードとの間に接続された転送ゲートトランジスタ（ＭＴＸ）をさらに備える。
【0018】
各画素回路は、対数出力信号（ｖｌｇ ｏｕｔ）を生成するように構成され、第２の電圧源（ｖｄｄ）とソースフォロワトランジスタ（ＭＳＦ）のドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）をさらに備えることができる。第２の追加トランジスタ（ＭＳ２）が、バイアストランジスタ（ＭＶＢ）のドレインをリセットトランジスタ（ＭＲＳＴ）のドレインに接続し、第３の追加トランジスタ（ＭＳ３）が、リセットトランジスタ（ＭＲＳＴ）のドレインを第１の電源（ｖｒｓｔ）に接続してもよい。
【0019】
好ましくは、第３の追加トランジスタ（ＭＳ３）は開いている。第４の追加トランジスタ（ＭＳ４）が、リセットトランジスタ（ＭＲＳＴ）のドレインとゲートとを接続することができる。行選択トランジスタ（ＭＳＥＬ）は閉じていてもよく、列出力はグランドに接続されてもよい。各画素回路は、好ましくは、バイアストランジスタ（ＭＶＢ）のドレインとソースフォロワトランジスタ（ＭＳＦ）のドレインとの間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える。
【0020】
好ましくは、各画素回路は、対数出力信号を生成するように構成され、リセットトランジスタ（ＭＲＳＴ）のドレインとゲートとを接続する第４の追加スイッチトランジスタ（ＭＳ４）と、第２の電圧源（ｖｄｄ）とソースフォロワトランジスタ（ＭＳＦ）との間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、リセットトランジスタ（ＭＲＳＴ）を第１の電源（ｖｒｓｔ）に接続する第３の追加トランジスタ（ＭＳ３）とをさらに備える。各画素回路は、好ましくは、バイアストランジスタ（ＭＶＢ）をリセットトランジスタ（ＭＲＳＴ）に接続する第２の追加トランジスタ（ＭＳ２）をさらに備える。好ましくは、第２の追加トランジスタ（ＭＳ２）は開いており、好ましくは、行選択トランジスタ（ＭＳＥＬ）は閉じており、対数出力は列出力において利用可能にされる。換言すれば、列出力から対数出力を読み出すことができる。
【0021】
本発明の一態様によれば、画像センサは複数の画素回路を備え、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、第１の電圧源とフローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、ソースフォロワトランジスタ（ＭＳＦ）とを備え、そのドレインは第２の電圧源に接続されるように構成され、そのゲートはフローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続され、行選択トランジスタ（ＭＳＥＬ）は、ソースフォロワトランジスタ（ＭＳＦ）のソースと共通列出力との間に接続され、各画素回路は、フォトダイオードに入射する光に対応する出力信号を出力するように構成される。各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含む。各画素回路は、第２の電圧源とソースフォロワトランジスタ（ＭＳＦ）のドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、バイアストランジスタ（ＭＶＢ）のドレインをリセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、リセットトランジスタ（ＭＲＳＴ）を第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、リセットトランジスタ（ＭＲＳＴ）のドレインをゲートに接続するように構成された第４の追加トランジスタ（ＭＳ４）とをさらに備える。各画素回路は、対数出力信号を生成するように構成されているとき、第２の追加トランジスタ（ＭＳ２）はバイアストランジスタ（ＭＶＢ）のドレインをリセットトランジスタ（ＭＲＳＴ）のドレインに接続しており、第３の追加トランジスタ（ＭＳ３）は開いており、第４の追加トランジスタ（ＭＳ４）はリセットトランジスタ（ＭＲＳＴ）のドレインとゲートとを接続しており、行選択トランジスタ（ＭＳＥＬ）は閉じており、列出力はグランドに接続され、各画素回路は、バイアストランジスタ（ＭＶＢ）とソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える。
【0022】
本発明の一態様によれば、画像センサは複数の画素回路を備え、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、第１の電圧源とフローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、ソースフォロワトランジスタ（ＭＳＦ）とを備え、そのドレインは第２の電圧源に接続されるように構成され、そのゲートはフローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続され、行選択トランジスタ（ＭＳＥＬ）は、ソースフォロワトランジスタ（ＭＳＦ）のソースと共通列出力との間に接続される。各画素回路は、フォトダイオードに入射する光に対応する出力信号を出力するように構成される。各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含む。各画素回路は、第２の電圧源とソースフォロワトランジスタ（ＭＳＦ）のドレインとの間に接続されたバイアストランジスタ（ＭＶＢ）と、バイアストランジスタ（ＭＶＢ）のドレインをリセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、リセットトランジスタ（ＭＲＳＴ）を第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、リセットトランジスタ（ＭＲＳＴ）のドレインとゲートとを接続するように構成された第４の追加スイッチトランジスタ（ＭＳ４）とをさらに備える。各画素回路は、対数出力信号を生成するように構成されているとき、第４の追加スイッチトランジスタ（ＭＳ４）はリセットトランジスタ（ＭＲＳＴ）のドレインとゲートとを接続しており、第３の追加トランジスタ（ＭＳ３）はリセットトランジスタ（ＭＲＳＴ）を第１の電源に接続しており、第２の追加トランジスタ（ＭＳ２）は開いており、行選択トランジスタ（ＭＳＥＬ）は閉じており、対数出力が列出力において利用可能にされる。
【0023】
好ましくは、少なくとも１つの追加のダイオード接続トランジスタが、第２の追加トランジスタ（ＭＳ２）と直列に接続され、対数変換構成において利得を増倍するように構成され、または、少なくとも１つの追加のダイオード接続トランジスタが、第３の追加トランジスタ（ＭＳ３）と並列に接続され、対数変換構成において利得を増倍するように構成される。
【0024】
好ましくは、別個の時間間隔の間、少なくとも１つのトランジスタは、交互構成で順次に複数の画素回路を構成するように構成される。
【0025】
好ましくは、少なくとも１つのトランジスタは、複数の画素回路の各々について、または複数の画素回路のサブセットについて独立に交互構成を構成するように構成され、または少なくとも１つのトランジスタは、前の出力信号に基づいて、複数の画素回路の各々について、または複数の画素回路のサブセットについて独立に交互構成を構成するように構成される。
【0026】
組み合わされた線形対数積分構成が、追加の構成として実装されてもよい。積分段階中、任意選択のトランジスタＭＴＸは閉じており（ＯＮ）、ＭＳ３は閉じており（ＯＮ）、ＭＲＳＴのゲートはゲートＸ１の供給部を介して共通の制御電圧に接続される。回路出力は、トランジスタＭＳＥＬを介してＭＳＦのソースから出力される。
【0027】
画像センサは複数の半導体層で構成されてもよく、各層はそのレベルの機能に合わせて最適化される。
【0028】
好ましくは、画像センサは複数の半導体層で構成され、第２の層は少なくとも上記少なくとも１つの追加トランジスタを含み、第１の層はフォトダイオードおよび残りのトランジスタを備える。
【0029】
追加の再構成スイッチが、隣接する画素のサブセットの画素間のそれぞれのフローティング拡散ノード（ＦＤ）を接続することができる。
【0030】
これは、解像度の低下を犠牲にして、出力への照明強度からの利得を増加させることができる。構成は、動作中に時々電気的に再構成されてもよく、任意選択的に動作モードまたは照明条件に依存してもよい。
【0031】
擬似連続画素局所出力は、短い線形積分時間の繰り返しによって生成され得る。さらなるトランジスタＭＶＣが追加されてもよく、そのソースはグランドに接続され、そのゲートは基準電圧ｖｃに接続され、そのドレインはＭＳＦのソースに接続される。ＭＶＣは局所電流シンクを提供し、画素局所出力ｖｌｎ＿ｏｕｔがＭＶＣのドレインで利用可能である。ＭＶＣは、バイアストランジスタと呼ばれることもある。
【0032】
高品質の対数フレーム出力は、電気的再構成においてさらに利用可能にすることができる。
【0033】
一実施形態では、各画素回路は、ＭＳＦのドレインと列出力との間に接続された行選択トランジスタ（ＭＳＥＬ２）と、ソースフォロワトランジスタ（ＭＳＦ）のソースをグランドに接続する第５の追加トランジスタ（ＭＳ５）とをさらに備えることができる。
【0034】
好ましくは、各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）であって、ＭＳＦ２のゲートはＭＳＦのドレインに接続され、そのドレインは第２の電圧（ｖｄｄ）に接続され、そのソースは行選択トランジスタ（ＭＳＥＬ２）のドレインに接続され、行選択トランジスタのソースは列出力に接続される、第２のソースフォロワトランジスタ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）と、ソースフォロワトランジスタ（ＭＳＦ）のソースをグランドに接続する第５の追加トランジスタ（ＭＳ５）とをさらに備える。
【0035】
各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）をさらに備えることができ、ＭＳＦ２のゲートはＭＳＦのドレインに接続され、そのドレインは第２の電圧（ｖｄｄ）に接続され、そのソースは行選択トランジスタ（ＭＳＥＬ２）のドレインに接続され、行選択トランジスタのソースは追加の列出力に接続される。
【0036】
要約すると、高品質の対数フレーム出力は、電気的再構成においてさらに利用可能にすることができる。一実施形態では、電圧ｖｌｇ＿ｏｕｔは、追加の行選択トランジスタ（ＭＳＥＬ２）を介して列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）を介して既存の列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択（ＭＳＥＬ２）を介して追加の列ラインに接続される。
【0037】
本発明はさらに、対応する方法を包含する。
本発明は、以下の図を参照して説明される。
本発明は、以下の図を参照して説明される。
【図面の簡単な説明】
【0038】
【図1a】従来技術による線形３Ｔ画像センサ回路を示す図である。
【図1b】従来技術による対数画像センサ回路を示す図である。
【図2】従来技術による再構成可能な線形および対数出力回路を示す図である。
【図3】従来技術による対数出力回路を示す図である。
【図4】従来技術による組み合わされた線形および対数回路を示す図である。
【図5】従来技術による計数手法を有する回路を示す図である。
【図6】従来技術による線形４Ｔ画像センサを示す図である。
【図7a】本開示の一実施形態による対数回路を示す図である。
【図7b】本開示の一実施形態による対数回路を示す図である。
【図8a】本開示の一実施形態による対数回路を示す図である。
【図8b】本開示の一実施形態による対数回路を示す図である。
【図8c】本開示の一実施形態による対数回路を示す図である。
【図9】本開示の一実施形態による回路を示す図である。
【図10】本開示の様々な実施形態による回路を示す図である。
【図11】本開示の様々な実施形態による回路を示す図である。
【図12】本開示の様々な実施形態による回路を示す図である。
【図13】本開示の様々な実施形態による回路を示す図である。
【0039】
図中の同じ参照符号は、同じまたは類似の要素を示す。他に示されていない場合、図はまた、それぞれの図の同じまたは類似の要素または部分における同じ回路を示すことができる。以下に説明するスイッチング機能はトランジスタによって実現され得るので、スイッチおよびトランジスタという用語は交換可能に使用され得る。
【0040】
図１ａおよび図１ｂは、Ｎ．Ｔｕら、「ＣＭＯＳ ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ ｗｉｔｈ ｃｏｍｂｉｎｅｄ ｌｉｎｅａｒ ａｎｄ ｌｏｇａｒｉｔｈｍｉｃ ｍｏｄｅ ｏｐｅｒａｔｉｏｎ」、Ｐｒｏｃ．ＩＥＥＥカナダ会議、Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ、１９９８年、７５４～７５７ページ、に開示された３Ｔ画素の例（３Ｔ：３個のトランジスタ）における古典的なＬｉｎ－Ｌｏｇ画像センサ（Ｌｉｎ－Ｌｏｇ：線形対数）の画素を概略的に示す。図１ａに示す線形積分モードでは、リセットトランジスタＭＲＳＴをオンにすることによって画素がリセットされる。リセットトランジスタＭＲＳＴをオフにした後、ある積分時間の後、フォトダイオード上の電荷は、選択行トランジスタＭＳＥＬをオンにすることによって、画素内ソースフォロワＭＳＦを備える増幅器を介して読み出される。読み出しトランジスタＭＳＦは、ソースフォロワとして構成され、蓄積電荷を除去することなく画素電圧を観測することができるバッファとして機能する。その電源ｖｄｄは、典型的には、リセットトランジスタｖｒｓｔの電源と同じである。リセット値からの読み出し出力電圧降下は、光強度および積分時間に比例する。
【0041】
図１ｂに示す対数モードでは、リセットトランジスタＭＲＳＴのゲートは、電源電圧ｖｒｓｔに接続され、弱反転領域で動作する。この領域では、トランジスタの両端のドレインソース電圧降下は、フォトダイオードによって設定される電流に対して対数関係を有する。トランジスタの両端の電圧は、線形モードの場合と同様に、ソースフォロワＭＳＦおよび選択トランジスタＭＳＥＬを介して出力に転送される。
【0042】
図６は、３Ｔ画素と同じ要素を備えるが、フローティング拡散ノードＦＤとフォトダイオードＰＤとの間に転送ゲートＭＴＸを追加する４Ｔ画素を示す。リセットトランジスタＭＲＳＴ、および転送ゲートＭＴＸを閉じると、フローティング拡散ノードＦＤおよびフォトダイオード電位が、電源電圧ｖｄｄに対応し得る電圧ｖｒｓｔにリセットされ、すべての積分電荷がクリアされる。リセットトランジスタはｎ型であるため、この動作はソフトリセットであり、最終電位はｖｒｓｔ未満の閾値電圧である。
【0043】
電荷の積分は、ＭＴＸをオフにして実行され、電荷は、積分時間に続いてＭＴＸをオンにすることによってフローティング拡散（ＦＤ）ノードに転送される。ソースフォロワＭＳＦおよび選択トランジスタＭＳＥＬは、読み出し電子回路によって読み出されるべき画素アレイの単一行を再び選択する。
【0044】
５Ｔおよび６Ｔ画素などの画素の他の構成も存在する。追加のトランジスタを追加することにより、より一般的なローリングシャッタとは対照的に、グローバルシャッタなどの機能が可能である。
【0045】
図１ｂに示す対数モードは、（ｉ）信号が電源に参照される、（ｉｉ）対数出力が列ライン上に提示され、局所処理に直接利用できないという欠点を有する。
【0046】
改善された応答を提供する代替の対数構成が知られている。Ｊ．Ｇｕｏら、２００８、ＳＥＮＳＯＲＳ、２００８ ＩＥＥＥは、線形モードと対数モードとの間の電気的再構成を提供するが、画素局所出力は提供しない。これを図２に示す。Ｐ．Ｌｉｃｈｔｓｔｅｉｎｅｒら、２００８、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、第４３巻第２号、２００８年２月、は、画素局所出力を提供するが、図３に示すように線形構成と対数構成との間の再構成の容量は提供しない。
【0047】
低照度条件下での線形応答および高照度下での対数応答を有する、再構成なしの組み合わせ線形対数応答を提供する構成が存在する（図４、Ｗ．Ｃｈｏｕら、２０１２、ＳＥＮＳＯＲＳ、２０１２ ＩＥＥＥ、参照）。これらの画像センサは、高いダイナミックレンジ応答を提供するが、低レイテンシイベントベースの検知のための連続的な画素局所出力を提供しない。
【0048】
複数の露出時間を有する代替的な解決法として、Ｓ．Ｄ．Ｆｒｅｅｄｍａｎ、２０１５、２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｋｎｏｗｌｅｄｇｅ－Ｂａｓｅｄ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ｉｎｎｏｖａｔｉｏｎ（ＫＢＥＩ）、が報告され、また例えば図５による時間ベースの変換方法として、Ｍ．Ｇｏｔｏら、２０１６、２０１６ ＩＥＥＥ ＳＯＩ－３Ｄ－Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｕｎｉｆｉｅｄ Ｃｏｎｆｅｒｅｎｃｅ（Ｓ３Ｓ）は、対数光応答を提供し、画像センサのダイナミックレンジを拡大する。これらの構成は、低レイテンシイベントベースの検知のための連続的な画素局所出力を提供するのに適していない。
【0049】
図６は、４Ｔ構成に従ったイメージセンサの画素の概念回路構成を模式的に示している。このモードは線形積分モードを提供し、トランジスタＭＲＳＴ、ＭＳＦ、ＭＳＥＬおよびＭＴＸがそれらの標準機能で使用される。この構成は、グローバルシャッタモードとローリングシャッタモードの両方に使用することができる。ＭＴＸは、３Ｔ回路として動作するために省略されてもよい。
【0050】
いくつかのファウンドリ標準セルは、５Ｔ、６Ｔ、．．．ｎＴ構造を形成する追加トランジスタを用いて実装される追加の機能、例えば追加の利得範囲を提供する。本発明は、標準セルのこれらの拡張と互換性がある。
【0051】
この構成における画素の動作は、４つの段階からなる。（ｉ）ＦＤリセット段階では、信号ｒｅｓｅｔがハイ、トランジスタＭＲＳＴがオンである。ＦＤノードはｖｒｓｔに接続され、前のサイクルの任意の積分電荷が排出される。（ｉｉ）ＰＤ電荷蓄積段階では、光が入射するとＭＴＸがオフとなり、ＰＤに光生成キャリアが蓄積する。（ｉｉｉ）ＰＤ電荷転送段階では、ＭＴＸがオンであり、蓄積された電荷がＰＤからＦＤに転送され、電圧に変換される。（ｉｖ）ＦＤ電圧読み出し段階では、ＭＳＥＬが活性化され、転送電荷がＦＤに保持される。ＦＤ電圧は、信号ｓｅｌがハイのとき、バッファソースフォロワトランジスタＭＳＦを介して列ラインに読み出される。
【0052】
図７ａは、対数モードを可能にする、本発明による画像センサの画素回路構成を概略的に示し、読み出しはｖｌｇ＿ｏｕｔ出力に対して行われる。ＭＲＳＴ、ＭＳＦおよびＭＳＥＬは、上述した４Ｔ回路の再利用構成要素である。フォトダイオードＰＤは、グランドとノードＦＤとの間に接続されている。ソースフォロワトランジスタＭＳＦのゲートはノードＦＤに接続され、ドレインは出力線ｖｌｇ＿ｏｕｔに接続され、ソースはグランドに接続されている。バイアストランジスタＭＶＢのソースは出力線ｖｌｇ＿ｏｕｔに接続され、そのゲートはバイアス電圧ｖｂに接続され、そのドレインは供給電圧ｖｄｄに接続されている。トランジスタＭＲＳＴは、ドレインが出力線ｖｌｇ＿ｏｕｔに接続され、ソースがノードＦＤに接続されたダイオード接続トランジスタとして接続されている。
【0053】
トランジスタＭＲＳＴを介した電流ＩＰＤは、フォトダイオードＰＤに流れる電流によって与えられる。ＭＲＳＴは、以下によって与えられる電流－電圧関係で弱い反転で動作する。
【0054】
【数1】
【0055】
したがって、信号ｖｌｇ＿ｏｕｔは、ＩＰＤにバイアスによって与えられる一定のオフセットを加えたものの対数関数である。
【0056】
【数2】
【0057】
ここで、ＩＤ０は、ＭＳＦトランジスタに対してｖｌｇ＿ｏｕｔ－ＶＦＤ＝ＶＴＨであるときのＩＰＤ電流であり、ｎは勾配係数であり、ＵＴは熱電圧であり、ＶＴＨはＭＲＳＴの閾値電圧である。したがって、トランジスタＭＲＳＴを通る電流ＩＰＤは、出力線ｖｌｇ＿ｏｕｔ上で適切に定義された出力電圧に変換される。
【0058】
図１ｂに示す対数モードに関して、このモードは、特に以下の利点を有するフィードバック増幅ループを含むため有利である。
【0059】
－連続動作および低レイテンシイベント応答生成に適した画素局所出力信号
－ノイズ低減
－特にフォトダイオード電流が低い場合の出力の駆動速度の向上
－出力に対する負荷およびノイズの独立性の向上
－一定の動作条件を与えるフォトダイオードの固定バイアス電圧
－電源結合ノイズに対する耐性
図３に示す対数モードに関して、このモードは、以下を提供するため有利である。
－ノイズ低減
－特にフォトダイオード電流が低い場合の出力の駆動速度の向上
－出力に対する負荷およびノイズの独立性の向上
－一定の動作条件を与えるフォトダイオードの固定バイアス電圧
－電源結合ノイズに対する耐性
図３に示す対数モードに関して、このモードは、以下を提供するため有利である。
【0060】
－標準的な４Ｔ構造から再利用されるこのトランジスタにおけるドレインソースおよびドレインバルクリークを抑制する、トランジスタＭＲＳＴの両端の低減されたドレインソース電圧。
【0061】
－１組の標準的な追加のスイッチを用いて得ることができるトランジスタ構成。
図３に示す対数モードは、トランジスタＭＳＦのドレインとトランジスタＭＲＳＴのゲートとの間のスイッチＭＳ４の交互接続によって実現されてもよい。
図３に示す対数モードは、トランジスタＭＳＦのドレインとトランジスタＭＲＳＴのゲートとの間のスイッチＭＳ４の交互接続によって実現されてもよい。
【0062】
任意選択的に、さらなるダイオード接続トランジスタが、概念回路内のトランジスタＭＲＳＴと直列に追加されてもよい。これらのトランジスタは同じように動作し、電圧利得の増倍を提供する。これらのトランジスタは、ファウンドリ標準セルの再利用ではなく、追加のコスト（面積）を表すが、本発明と互換性がある。
【0063】
好ましくは、少なくとも１つの追加のダイオード接続トランジスタが、第２の追加トランジスタ（ＭＳ２）と直列に接続され、対数変換構成において利得を増倍するように構成され、または、少なくとも１つの追加のダイオード接続トランジスタが、第３の追加トランジスタ（ＭＳ３）と並列に接続され、対数変換構成において利得を増倍するように構成される。これを図７ｂに示す。
【0064】
図８ａは、画素回路を再構成するときに到達することができる本発明による画像センサのさらなる画素回路構成を概略的に示す。第３の画素構成は、従来技術（図１ｂも参照）で報告されたモードと同等の代替対数モードを提供する。このモードでは、トランジスタＭＲＳＴに光電流が流れており、選択行トランジスタＭＳＥＬを閉じることでフローティング拡散ノードＦＤの読み出しが行われる。フォトダイオードＰＤは、グランドとフローティング拡散ノードＦＤとの間に接続されている。ソースフォロワトランジスタＭＳＦは、ゲートがフローティング拡散ノードＦＤに接続され、ドレインが電源電圧ｖｄｄに接続され、ソースが選択行トランジスタＭＳＥＬに接続されている。トランジスタＭＲＳＴのゲートおよびドレインは対数電源電圧ｖｒｓｔに接続され、ソースはフローティング拡散ノードＦＤに接続されている。
【0065】
この代替対数モードは、画素回路内に追加のトランジスタを有さずに本発明によって可能となる。いくつかの実施形態では、追加コスト、すなわちシリコン面積なしにフレーム画像演算のダイナミックレンジを拡張するために有利であり得る。
【0066】
代替的な対数構成は、図８ｃに示すような線形積分構成と組み合わせることができる。この組み合わされた対数線形の場合の画素の動作は、３つの段階からなる。（ｉ）ＦＤリセット段階では、トランジスタＭＲＳＴがオンである。ＦＤノードはｖｒｓｔに接続され、前のサイクルの任意の積分電荷が排出される。（ｉｉ）ＰＤ電荷蓄積段階では、光生成キャリアがノードＦＤに蓄積され、電圧に変換される。ＭＲＳＴのゲートは、図８ｃに示すように、ゲートＸ１の低下した電源を介して、より低い制御電圧に接続される。フォトダイオード電流によってＦＤ電圧が十分に低い電圧まで放電されると、ＭＲＳＴは導通し始める。（ｉｖ）ＦＤ電圧読み出し段階では、ＭＲＳＴがオフにされ、ＭＳＥＬが活性化され、ＦＤに転送電荷が保持される。ＦＤ電圧は、信号ｓｅｌがハイのとき、ＭＳＦを介して列ラインに読み出される。
【0067】
低い光照射強度における回路の応答は、ＭＲＳＴが導通しておらず、ＦＤ電圧変化が照射強度および積分時間に比例するため、線形である。高い照度では、ＭＲＳＴは対数電圧応答を提供し、ＦＤ電圧は強度の対数関数である。
【0068】
この構成は周知であり、本発明に適合する。これは、フレーム画像データに追加のダイナミックレンジを提供するので有利である。線形応答は、ファウンドリ標準転送トランジスタＭＴＸによって提供される分離が使用されないときに劣化する。
【0069】
上述した第１の対数モードと同様に、代替構成の概念回路において、トランジスタＭＲＳＴと直列にダイオード接続トランジスタをさらに追加してもよい。これらのトランジスタは同じように動作し、電圧利得の増倍を提供する。これらのトランジスタは、ファウンドリ標準セルの再利用ではなく、追加のコスト（面積）を表すが、本発明と互換性がある。
【0070】
図９に示す画素回路は、図６による第１の線形積分モードを有する第１の画素構成、図７ａによる最適化された積分モードを有する第２の画素構成、および図８ａによる代替対数モードを有する第３の画素構成を可能にする。
【0071】
中心的部分は、図６の４Ｔ画素であり、図中の下側の破線のボックス内に示されている。フォトダイオードＰＤおよびトランジスタＭＲＳＴ、ＭＳＦおよびＭＳＥＬは、４Ｔセルの一部である。上側の破線のボックスは、４つのトランジスタ（ＭＳ２、ＭＳ３、ＭＳ４、ＭＶＢ）および１つの論理ゲートＸ１からなる、画素の再構成を提供するために使用される追加の回路を示す。
【0072】
フォトダイオードＰＤは、送信トランジスタＭＴＸを介してフローティング拡散ノードＦＤに接続されている。
【0073】
トランジスタＭＲＳＴは、フローティング拡散ノードＦＤと、電源電圧ｖｒｓｔにさらに接続された第２のスイッチＭＳ３との間に接続されている。ＭＲＳＴのゲートは、トライステート論理ゲートＸ１の出力に接続される。Ｘ１、ＭＲＳＴおよびＭＳ３の動作は、ノードＦＤのリセット経路を提供する。
【0074】
また、スイッチＭＳ４は、トランジスタＭＲＳＴのゲートとドレインとを接続する。この接続は、対数モードにおいて線形光電流から対数電圧に変換するトランジスタとしてのトランジスタＭＲＳＴの再使用を可能にするために使用される。
【0075】
トランジスタＭＳＦのゲートはフローティング拡散ノードＦＤに接続され、ソースは選択スイッチトランジスタＭＳＥＬに接続され、ドレインはトランジスタＭＶＢのドレインに接続され、トランジスタＭＶＢは電源ｖｄｄに接続される。トランジスタＭＳＦは、この機能が使用される構成においてノードＦＤ上の電圧を列ラインにコピーするためにソースフォロワ回路を生成する。
【0076】
トランジスタＭＶＢのソースは供給ｖｄｄに接続され、ドレインは出力ノードｖｌｇ＿ｏｕｔに接続され、ゲートは信号ｖｂに接続されている。このトランジスタは、ＭＳＦのソースフォロワ機能が必要な構成ではスイッチ（オン）として用いられ、ｖｌｇ＿ｏｕｔの出力が必要な電流源として用いられる。
【0077】
スイッチＭＳ２は、トランジスタＭＲＳＴのドレインとｖｌｇ＿ｏｕｔとの間に接続され、第１の対数モードでは閉じられる。
【0078】
再構成可能回路は、同じ画素アレイからのイベント生成のために、高品質（低光での低ノイズ）画像データフレーム出力、ならびに高ダイナミックレンジおよび低ノイズ連続データを提供する。
【0079】
ファウンドリ提供の４Ｔセルの再利用は、以下のように有利である。
－これらのセルは、面積を最適化するためのプロセス技術の最適化を含む面積最適化された形態で提供される。
－これらのセルは、面積を最適化するためのプロセス技術の最適化を含む面積最適化された形態で提供される。
【0080】
－これらのセルは、性能を最適化するためのプロセス技術の最適化を含む、性能が最適化された形態で提供される。
【0081】
－これらのセルについて特性評価情報が利用可能である。
－これらのセルについて信頼性情報が利用可能である。
－これらのセルについて信頼性情報が利用可能である。
【0082】
－これらのセルについて歩留まり情報が利用可能である。
－ファウンドリは、技術変更にわたってセルの性能仕様を維持することを約束する。
－ファウンドリは、技術変更にわたってセルの性能仕様を維持することを約束する。
【0083】
－１つのプロセスノードから次のプロセスノードへの設計の移行は、特性情報の利用可能性によって促進される。
【0084】
線形積分モード（図６を参照）では、ＭＳ２、ＭＳ４およびＭＳ５は開いており、ＭＳ３およびＭＶＢは閉じている。ＭＲＳＴはリセットトランジスタとして使用され、ＭＴＸ、ＭＳＦおよびＭＳＥＬは線形動作中にそれらの通常の機能を有する。有効回路は図６に一致する。図９ａは、図９の回路を示し、線形積分モードを示し、ＭＳ２およびＭＳ４は開位置にあり、ＭＳ３は閉位置にある。
【0085】
第１の対数モード（図７ａを参照）では、ＭＳ３は開いており、Ｘ１は非活性であり、ＭＳ２、ＭＳ４およびＭＴＸは閉じている。バイアス電圧ｖｂは、設定可能なバイアス電圧に接続されている。トランジスタＭＳＥＬは、制御信号ｓｅｌを電源電圧ｖｄｄに接続することによって短絡され、列ラインはグランドに接続される。有効回路は、図７ａの概念回路に一致する。したがって、ＭＴＸおよびＭＲＳＴを通過する光電流ＩＰＤは、出力電圧ｖｌｇ＿ｏｕｔに連続的に変換され、対数応答を与える。図９ｂは、図９の回路を示し、第１の対数モードを示し、ＭＳ２およびＭＳ４は閉位置にあり、ＭＳ３は開位置にある。
【0086】
一実施形態では、電圧ｖｌｇ＿ｏｕｔは画素内処理のために局所的に使用される。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、追加の行選択トランジスタ（ＭＳＥＬ２）を介して列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）を介して既存の列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択（ＭＳＥＬ２）を介して追加の列ラインに接続される。
【0087】
代替対数モードでは、ＭＳ２は開いており、Ｘ１は非活性であり、ＭＳ３、ＭＳ４、ＭＴＸおよびＭＶＢは閉じている。ＭＳＥＬは行選択として使用され、行が選択されると、対数電圧は列ライン上で連続的に利用可能である。この構成における有効回路は、図１ｂと一致する。この構成モードは、トランジスタを追加することなく既存の列ラインの画素評価に対応する。図９ｃは、図９の回路を示し、代替的な対数モードを示し、ＭＳ３およびＭＳ４は閉位置にあり、ＭＳ２は開位置にある。
【0088】
画像センサは、時々交互構成間で画素配列全体を電気的に再構成することができる。これは、同じ画像センサから異なるデータ品質、例えば高品質低光フレーム画像データおよび低レイテンシ動的応答を提供するのに有利である。
【0089】
画像センサはまた、同時に異なる構成の異なる領域（画素のサブセット）を電気的に再構成することができ、サブセットは時々変化し得る。これは、画像の異なる領域から異なる品質のデータを同時に取得するのに有利である。
【0090】
画像センサは、先行する時間間隔にわたる画像出力に基づいて、画素配列全体または画素配列のサブセットの構成を切り替えることができる。これは、変化する照明条件の下で高品質のデータを提供するのに有利である。
【0091】
さらなる実施形態では、追加の再構成スイッチは、隣接する画素のサブセットの画素間の等価なＦＤノードを接続し、単一の読み出しＭＲＳＴトランジスタがイネーブルされる対数構成である。このようにして、複数のフォトダイオードが並列に接続され、アクティブＭＲＳＴトランジスタを通るフォトダイオード電流の合計が増加し、照明強度から出力電圧へのより大きな電圧およびより大きな利得が得られる。これは、信号対雑音比を改善し、応答速度を改善するので有利である。
【0092】
図１０に示すさらなる実施形態では、反復された短い線形積分時間を実施することによって線形積分構成に基づいて準連続画素局所出力が生成される。さらなるトランジスタＭＶＣが追加され、そのソースはグランドに、ゲートは基準電圧ｖｃに、ドレインはＭＳＦのソースに接続される。ＭＶＣは局所電流シンクを提供し、画素局所出力がＭＶＣのドレインで利用可能である。
【0093】
この実施形態は、より低い照度での画素局所連続処理の動作におけるノイズを低減するので有利である。より高い光レベルでの対数処理と組み合わせて、これは、局所処理および低レイテンシ応答のための拡張されたダイナミックレンジを提供する。
【0094】
この動作では応答速度が低下する（レイテンシが増加する）が、速度はフルフレーム出力よりも依然として速い。
【0095】
図１１～図１３に示されるさらなる構成によれば、電気的再構成において高品質の対数フレーム出力がさらに利用可能にされる。図１１に示す一例では、電圧ｖｌｇ＿ｏｕｔは、追加の行選択トランジスタ（ＭＳＥＬ２）を介して列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。図１２によるさらなる例では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択トランジスタ（ＭＳＥＬ２）を介して既存の列ラインに接続され、ＭＳＦのソースは追加のスイッチＭＳ５によってグランドに切り替えられる。さらなる実施形態では、電圧ｖｌｇ＿ｏｕｔは、第２のソースフォロワ（ＭＳＦ２）および行選択（ＭＳＥＬ２）を介して追加の列ラインに接続される。
【0096】
一実施形態では、画像センサ集積回路は、単一の半導体層で構成される。
さらなる実施形態では、画像センサは複数の半導体層で構成され、各層の半導体プロセスタイプはその層の機能に合わせて最適化される。
さらなる実施形態では、画像センサは複数の半導体層で構成され、各層の半導体プロセスタイプはその層の機能に合わせて最適化される。
【0097】
この実施態様は、半導体プロセスの機能の最適化が（ｉ）性能の改善、（ｉｉ）シリコン面積の縮小、および（ｉｉ）の後に、デバイスサイズおよびデバイスコストの縮小を可能にするので有利である。変更された物理的構造は、（ｉ）フィルファクタ（ｉｉ）量子効率の光学性能を改善し、制御信号線と光センサ回路との間の電気的擾乱を低減する。
【0098】
特に、ファウンドリ標準ベースセルは、１つの半導体層上に実装されてもよく、この半導体層は、光学性能ならびにセル密度およびフィルファクタに対して最適化される。追加のスイッチングトランジスタは、追加の半導体層で実現される。
【0099】
提案された構造は、画素当たりの半導体層間の接続数が制限された再構成を提供する。一実施形態では、図９を参照すると、記載されたすべての構成を実施するために、画素ごとに３つの接続が必要である。
【0100】
結論として、線形積分モードは、古典的な４Ｔ画素と同様に、低光レベルでの高感度およびフレームモード動作に使用される。追加コスト（面積）なしで代替対数モードを使用して、または追加コスト（面積）ありで性能を改善するために第１の対数モードを使用して、フレームモード動作のためにダイナミックレンジを拡張することができる。
【0101】
第１の対数モードは、イベント応答を生成するのに適した画素局所処理のための高品質の連続出力信号を提供する。
【0102】
動作モードは、同じ画素アレイからのイベント処理のための高品質フレーム画像データおよび連続的な画素局所高品質対数応答の両方を提供するファウンドリ標準３Ｔまたは４Ｔ回路への小さなオーバーヘッドでの電気的再構成によって得られる。
【0103】
線形および対数動作モードに同じアレイを使用することは、以下のように有利である。
－フレーム画像データとイベントデータとの地理的な相関は、同一の画素を用いているため単純である複数の画像システム（光学系）の正確で時間的に安定した振動的に安定した位置合わせもしくは較正、または光学的収差および歪みもしくは色応答の補償は必要とされない。
－フレーム画像データとイベントデータとの地理的な相関は、同一の画素を用いているため単純である複数の画像システム（光学系）の正確で時間的に安定した振動的に安定した位置合わせもしくは較正、または光学的収差および歪みもしくは色応答の補償は必要とされない。
【0104】
－いくつかの実施形態では、第２の画像センサの要件が取り除かれ、カメラの体積、消費電力およびコストが削減され、信頼性が向上する。
【0105】
複数のピクセルは、典型的には、「列」および「列」を有する２次元グリッドに編成される。「列」および「列」の定義は、本発明に影響を及ぼすことなく交換することができることに留意されたい。本発明の適用性に影響を与えることなく、２次元グリッドにマッピングする他の幾何学的構成も可能であることにも留意されたい。
【0106】
上記の実施形態による構成は、動作中に時々電気的に再構成されてもよく、任意選択的に動作モードまたは照明条件に依存してもよい。
【0107】
他の態様、特徴、および利点は、上記の概要、ならびに図面および特許請求の範囲を含む説明から明らかになるであろう。
【0108】
本発明は、図面および前述の説明において詳細に例示および説明されているが、そのような例示および説明は、例示的または例示的かつ非限定的であると見なされるべきである。以下の特許請求の範囲の範囲内で当業者によって変更および修正が行われ得ることが理解されよう。特に、本発明は、上記および下記の異なる実施形態からの特徴の任意の組み合わせを有するさらなる実施形態を包含する。
【0109】
さらに、特許請求の範囲において、「含む」という語は他の要素またはステップを除外せず、不定冠詞「ａ」または「ａｎ」は複数を除外しない。単一のユニットは、特許請求の範囲に記載されたいくつかの特徴の機能を果たすことができる。属性または値に関連する「本質的に」、「約」、「およそ」などの用語はまた、特に、それぞれ正確に属性または正確に値を定義する。特許請求の範囲におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。
【図1a】
【図1b】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7a】
【図7b】
【図8a】
【図8b】
【図8c】
【図9】
【図9a】
【図9b】
【図9c】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2022-12-05
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含む、画像センサ。
【請求項2】
各画素回路は、前記フォトダイオードと前記ＦＤノードとの間に接続された転送ゲートトランジスタ（ＭＴＸ）をさらに備える、請求項１に記載の画像センサ。
【請求項3】
各画素回路は、対数出力信号を生成するように構成され、前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続する第２の追加トランジスタ（ＭＳ２）と
をさらに備え、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続する第３の追加トランジスタ（ＭＳ３）が追加され、
好ましくは、前記第３の追加トランジスタ（ＭＳ３）は開いており、
第４の追加トランジスタ（ＭＳ４）が、前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続し、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、請求項１または２に記載の画像センサ。
【請求項4】
各画素回路は、対数出力信号を生成するように構成され、前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続する第４の追加スイッチトランジスタ（ＭＳ４）と、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続されたバイアストランジスタ（ＭＶＢ）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続する第３の追加トランジスタ（ＭＳ３）と
をさらに備え、
各画素回路は、好ましくは、前記バイアストランジスタ（ＭＶＢ）を前記リセットトランジスタ（ＭＲＳＴ）に接続する第２の追加トランジスタ（ＭＳ２）をさらに備え、
好ましくは、前記第２の追加トランジスタ（ＭＳ２）は開いており、
好ましくは、前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力は前記列出力において利用可能にされる、請求項１または２に記載の画像センサ。
【請求項5】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続されるように構成され、そのゲートは前記フローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含み、
各画素回路は、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続された第１の追加バイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加トランジスタ（ＭＳ４）と
をさらに備え、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第２の追加トランジスタ（ＭＳ２）は前記バイアストランジスタ（ＭＶＢ）の前記ドレインを前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインに接続しており、
前記第３の追加トランジスタ（ＭＳ３）は開いており、
前記第４の追加トランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続しており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、画像センサ。
【請求項6】
複数の画素回路を備える画像センサであって、各画素回路は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されるように構成されたリセットトランジスタ（ＭＲＳＴ）と、
ソースフォロワトランジスタ（ＭＳＦ）であって、そのドレインは第２の電圧源に接続されるように構成され、そのゲートは前記フローティング拡散（ＦＤ）ノードに接続され、そのソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）と
を備え、
前記行選択トランジスタ（ＭＳＥＬ）は、前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に接続され、
各画素回路は、前記フォトダイオードに入射する光に対応する出力信号を出力するように構成され、
各画素回路は、線形積分信号または対数信号を選択的に出力するように各画素回路を構成するための少なくとも１つの追加トランジスタを含み、
各画素回路は、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に接続されたバイアストランジスタ（ＭＶＢ）と、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）と、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）と、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続するように構成された第４の追加スイッチトランジスタ（ＭＳ４）と
をさらに備え、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第４の追加スイッチトランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインと前記ゲートとを接続しており、
前記第３の追加トランジスタ（ＭＳ３）は前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続しており、
前記第２の追加トランジスタ（ＭＳ２）は開いており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力が列出力において利用可能にされる、画像センサ。
【請求項7】
少なくとも１つの追加のダイオード接続トランジスタが、前記第２の追加トランジスタ（ＭＳ２）と直列に接続され、対数変換構成において利得を増倍するように構成され、または、少なくとも１つの追加のダイオード接続トランジスタが、前記第３の追加トランジスタ（ＭＳ３）と並列に接続され、対数変換構成において利得を増倍するように構成される、請求項１から６のいずれか１項に記載の画像センサ。
【請求項8】
別個の時間間隔の間、前記少なくとも１つのトランジスタは、交互構成で順次に前記複数の画素回路を構成するように構成され、好ましくは、前記少なくとも１つのトランジスタは、前記複数の画素回路の各々について、または前記複数の画素回路のサブセットについて独立に前記交互構成を構成するように構成され、または
好ましくは、前記少なくとも１つのトランジスタは、前の出力信号に基づいて、前記複数の画素回路の各々について、または前記複数の画素回路のサブセットについて独立に前記交互構成を構成するように構成される、請求項１から７のいずれか１項に記載の画像センサ。
【請求項9】
前記画像センサは複数の半導体層で構成され、各層はそのレベルの機能に合わせて最適化される、請求項１から８のいずれか１項に記載の画像センサ。
【請求項10】
前記画像センサは複数の半導体層で構成され、第２の層は少なくとも前記少なくとも１つの追加トランジスタを含み、第１の層は前記フォトダイオードおよび残りの前記トランジスタを備える、請求項１から９のいずれか１項に記載の画像センサ。
【請求項11】
追加の再構成スイッチが、隣接する画素のサブセットの画素間のそれぞれのフローティング拡散ノード（ＦＤ）を接続する、請求項１から１０のいずれか１項に記載の画像センサ。
【請求項12】
各画素回路はバイアストランジスタ（ＭＶＣ）をさらに備え、前記バイアストランジスタ（ＭＶＣ）はグランドと前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続され、電圧（ｖｃ）が出力トランジスタのゲートに接続される、請求項１から１１のいずれか１項に記載の画像センサ。
【請求項13】
各画素回路は、前記出力（ｖｌｇ＿ｏｕｔ）と前記列出力との間に接続された行選択トランジスタ（ＭＳＥＬ２）と、前記ソースフォロワトランジスタ（ＭＳＦ）をグランドに接続する第５の追加トランジスタ（ＭＳ５）と
をさらに備える、請求項１から１２のいずれか１項に記載の画像センサ。
【請求項14】
各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）と、前記出力（ｖｌｇ＿ｏｕｔ）を前記列出力に接続する行選択トランジスタ（ＭＳＥＬ２）と、前記ソースフォロワトランジスタ（ＭＳＦ）をグランドに接続する第５の追加トランジスタ（ＭＳ５）と
をさらに備える、請求項１から１３のいずれか１項に記載の画像センサ。
【請求項15】
各画素回路は、第２のソースフォロワトランジスタ（ＭＳＦ２）と、前記出力（ｖｌｇ＿ｏｕｔ）を追加の列出力に接続する行選択トランジスタ（ＭＳＥＬ２）とをさらに備える、請求項１から１４のいずれか１項に記載の画像センサ。
【請求項16】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含む、方法。
【請求項17】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含み、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間に第１の追加バイアストランジスタ（ＭＶＢ）を接続することと、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加トランジスタ（ＭＳ４）を提供することと
をさらに含み、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第２の追加トランジスタ（ＭＳ２）は前記バイアストランジスタ（ＭＶＢ）の前記ドレインを前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインに接続しており、
前記第３の追加トランジスタ（ＭＳ３）は開いており、
前記第４の追加トランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインとゲートとを接続しており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記列出力はグランドに接続され、
各画素回路は、前記バイアストランジスタ（ＭＶＢ）と前記ソースフォロワトランジスタ（ＭＳＦ）との間に接続された出力（ｖｌｇ＿ｏｕｔ）を備える、方法。
【請求項18】
複数の画素回路を備える画像センサを再構成する方法であって、前記方法は、グランドとフローティング拡散（ＦＤ）ノードとの間に接続されたフォトダイオードを提供することと、
第１の電圧源と前記フローティング拡散（ＦＤ）ノードとの間に接続されたリセットトランジスタ（ＭＲＳＴ）を提供することと、
ソースフォロワトランジスタ（ＭＳＦ）を提供することであって、そのドレインは第２の電圧源に接続され、ゲートはフローティング拡散（ＦＤ）ノードに接続され、ソースは行選択トランジスタ（ＭＳＥＬ）に接続される、ソースフォロワトランジスタ（ＭＳＦ）を提供することと、
前記ソースフォロワトランジスタ（ＭＳＦ）の前記ソースと共通列出力との間に前記行選択トランジスタ（ＭＳＥＬ）を接続することと、
前記フォトダイオードに入射する光に対応する出力信号を出力することと、
線形積分信号または対数信号を選択的に出力するように少なくとも１つの追加トランジスタを使用して各画素回路を構成することと
を含み、
前記第２の電圧源と前記ソースフォロワトランジスタ（ＭＳＦ）の前記ドレインとの間にバイアストランジスタ（ＭＶＢ）を接続することと、
前記バイアストランジスタ（ＭＶＢ）のドレインを前記リセットトランジスタ（ＭＲＳＴ）のドレインに接続するように構成された第２の追加トランジスタ（ＭＳ２）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続するように構成された第３の追加トランジスタ（ＭＳ３）を提供することと、
前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインをゲートに接続するように構成された第４の追加スイッチトランジスタ（ＭＳ４）を提供することと
をさらに含み、
各画素回路は、対数出力信号を生成するように構成されているとき、
前記第４の追加スイッチトランジスタ（ＭＳ４）は前記リセットトランジスタ（ＭＲＳＴ）の前記ドレインと前記ゲートとを接続しており、
前記第３の追加トランジスタ（ＭＳ３）は前記リセットトランジスタ（ＭＲＳＴ）を前記第１の電源に接続しており、
前記第２の追加トランジスタ（ＭＳ２）は開いており、
前記行選択トランジスタ（ＭＳＥＬ）は閉じており、前記対数出力が列出力において利用可能にされる、方法。
【国際調査報告】