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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-07-13
(54)【発明の名称】メモリのプリチャージ回路
(51)【国際特許分類】
G11C 11/419 20060101AFI20230706BHJP
【ＦＩ】
G11C11/419 120
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2022568803
(86)(22)【出願日】2021-05-12
(85)【翻訳文提出日】2022-12-15
(86)【国際出願番号】 EP2021062646
(87)【国際公開番号】W WO2021228953
(87)【国際公開日】2021-11-18
(31)【優先権主張番号】20174140.2
(32)【優先日】2020-05-12
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521417325
【氏名又は名称】ゼナージック エービー
(74)【代理人】
【識別番号】100114775
【弁理士】
【氏名又は名称】高岡 亮一
(74)【代理人】
【識別番号】100121511
【弁理士】
【氏名又は名称】小田 直
(74)【代理人】
【識別番号】100202751
【弁理士】
【氏名又は名称】岩堀 明代
(74)【代理人】
【識別番号】100208580
【弁理士】
【氏名又は名称】三好 玲奈
(74)【代理人】
【識別番号】100191086
【弁理士】
【氏名又は名称】高橋 香元
(72)【発明者】
【氏名】マコシージュ，アダム
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015HH01
5B015HH03
5B015JJ03
5B015KA33
5B015KA34
(57)【要約】
本開示は、メモリセルアレイのビット線のためのプリチャージ回路に関し、プリチャージ回路は、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
【選択図】図５Ａ
【選択図】図５Ａ
【特許請求の範囲】
【請求項1】
メモリセルアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、前記プリチャージ回路。
【請求項2】
前記プリチャージ回路は、前記プリチャージサイクルの開始直後に、第１のフローティングレベルから前記第１のビット線プリチャージレベルを、及び、第２のフローティングレベルから前記第２のビット線プリチャージレベルを設定するように構成される、請求項１に記載のプリチャージ回路。
【請求項3】
前記第１のビット線及び第２のビット線をプリチャージするように構成されるＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースのプリチャージ部分と、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分であって、供給電圧（ＶＤＤ）または接地基準レベル（ＧＮＤ）に対して前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第１の制限プリチャージレベルノードに前記第１のビット線を短絡することによって、及び、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第２の制限プリチャージレベルノードに前記第２のビット線を短絡することによって、実質的な遅延なく制限するように構成される、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分と、を備える、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項4】
プリチャージ部分を提供するために直列に接続されている、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、及び第３のＰＭＯＳトランジスタと、制限部分を提供するために前記プリチャージ部分と供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタと、を備え、
前記第１のビット線は、前記第４のＰＭＯＳトランジスタの第４のゲート端子または前記第２のＰＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって前記第１のビット線プリチャージレベルを制限し、
前記第２のビット線は、前記第５のＰＭＯＳトランジスタの第５のゲート端子または前記第３のＰＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって前記第２のビット線プリチャージレベルを制限する、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項5】
プリチャージ部分を提供するために直列に接続される、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、及び第３のＮＭＯＳトランジスタと、前記接地基準点に対する制限部分を提供するために、前記プリチャージ部分と接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、を備え、
前記第１のビット線は、前記第４のＮＭＯＳトランジスタの第４のゲート端子または前記第２のＮＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって、前記接地基準点に対する前記第１のビット線プリチャージレベルを制限し、
前記第２のビット線は、前記第５のＮＭＯＳトランジスタの第５のゲート端子または前記第３のＮＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって、前記接地基準点に対する前記第２のビット線プリチャージレベルを制限する、請求項１または２に記載のプリチャージ回路。
【請求項6】
プリチャージ部分は、第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続され、
制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項7】
前記プリチャージ回路は、第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続され、
前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、請求項１～４のいずれか１項に記載のプリチャージ回路。
【請求項8】
前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように寸法決めされる、及び／または、前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタのトランジスタタイプは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように選択される、請求項６または７に記載のプリチャージ回路。
【請求項9】
プリチャージ部分は、第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び第３のゲート端子に接続され、
制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、請求項１～４のいずれか１項に記載のプリチャージ回路。
【請求項10】
前記プリチャージ回路は、第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続され、
前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、請求項１～４のいずれか１項に記載の前記プリチャージ回路。
【請求項11】
前記第４のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記接地基準点（ＧＮＤ）よりも高くなるように寸法決めされる、及び／または、前記第４のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記接地基準点（ＧＮＤ）よりも高くなるように選択される、請求項９または１０に記載のプリチャージ回路。
【請求項12】
前記プリチャージ回路は、第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続される、請求項１～４のいずれか１項に記載の前記プリチャージ回路。
【請求項13】
前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも１０～８０％低く、好ましくは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも２０～８０％低く、さらに好ましくは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）より２０～７０％低い、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項14】
メモリセルアレイのマッチ線のためのプリチャージ回路であって、マッチ線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記マッチ線のマッチ線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記マッチ線プリチャージレベルを制限するように構成される、前記メモリセルアレイのマッチ線のためのプリチャージ回路。
【請求項15】
列及び行に配置された複数のメモリセルであって、それぞれのメモリセルは第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、前記複数のメモリセルと、少なくとも１つのプリチャージ回路であって、前記プリチャージ回路は、列内の前記第１のビット線及び前記第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、前記第１のビット線を第１のビット線プリチャージレベルに、及び前記第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、前記少なくとも１つのプリチャージ回路と、を備える、メモリ。
【請求項16】
前記メモリセルトランジスタの配置構成は、前記第１の記憶ノード及び前記第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する、第１のメモリセルトランジスタ、第２のメモリセルトランジスタ、第３のメモリセルトランジスタ、及び第４のメモリセルトランジスタと、
前記第１の記憶ノードと前記第１のビット線との間に接続される第５のメモリセルトランジスタ、及び／または前記第１の反転記憶ノードと前記第２のビット線との間に接続される第６のトランジスタと、を備える、請求項１５に記載のメモリ。
【請求項17】
前記プリチャージ回路は、前記第１のビット線及び前記第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、請求項１５または１６に記載のメモリ。
【請求項18】
それぞれの列に配置されたメモリセルは、第１のローカルビット線及び第２のローカルビット線に接続され、少なくとも１つのローカルプリチャージ回路はそれぞれのローカルビット線に接続され、第１のグローバルビット線は、任意の第１のローカルビット線に接続されるように構成可能であり、第２のグローバルビット線は、任意の第２のローカルビット線に接続されるように構成可能であり、グローバルプリチャージ回路は、前記第１のグローバルビット線及び前記第２のグローバルビット線に接続される、請求項１５～１７のいずれか１項に記載のメモリ。
【請求項19】
前記ローカルビット線及び前記グローバルビット線は、スイッチ要素によって分離される、請求項１８に記載のメモリ。
【請求項20】
前記グローバルプリチャージ回路は、供給電圧レベル（ＶＤＤ）よりも１０～５０％低いプリチャージレベルに前記ビット線をプリチャージするように構成され、前記ローカルプリチャージ回路は、前記ビット線を前記供給電圧レベルにプリチャージするように構成される、請求項１８または１９に記載のメモリ。
【請求項21】
前記少なくとも１つのプリチャージ回路は、請求項１から１４のいずれか１項に記載の少なくとも１つのプリチャージ回路である、請求項１５～２０のいずれか１項に記載のメモリ。
【請求項22】
請求項１～１４のいずれか１項に記載の少なくとも１つのプリチャージ回路を備える、メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリセルアレイのビット線のための電力効率の高いプリチャージ回路に関する。本開示はさらに、少なくとも１つのプリチャージ回路を備えるスタティックランダムアクセスメモリなどのメモリに関する。
【背景技術】
【0002】
スタティックランダムアクセスメモリは、集積回路で広く使用されており、回路の消費電力のかなりの部分を占める場合がある。ＳＲＡＭメモリの代表的なメモリセルは、６個のＭＯＳＦＥＴで構成される６トランジスタ（６Ｔ）メモリセルである。それぞれのビットは、２つのクロスカップルインバータを形成する４つのトランジスタに記憶される。４つのトランジスタに加えて、２つのクロスカップルインバータは、標準的なシングルポート６Ｔ ＳＲＡＭセルの共通ワード線によって制御される、さらに２つのアクセストランジスタを介してビット線及び反転ビット線に接続される。他のタイプのＳＲＡＭが存在する。
【0003】
標準的な６Ｔメモリセルの例では、セルへのアクセスはワード線によって有効になり、ワード線は、セルがビット線に接続されているかどうかを制御するアクセストランジスタを制御し、ビット線は、読み出し動作及び右動作のためにデータを転送するのに使用される。メモリセルのアクセスの前に、プリチャージ回路を使用してビット線を初期化し、すなわち、標準動作では、供給電圧をビット線にロードする。ビット線は、その長さとアクセストランジスタの拡散容量のために大きな容量を有する。この構造及びプロセスの結果、メモリアクセスエネルギーの大部分がビット線のプリチャージによって消費され得る。通常、それを低減する唯一のやり方は電圧スケーリングによるものであるが、速度及び安定性の問題を含む他の問題をもたらす。そのように、より電力効率の高い解決策、とりわけ、改善されたプリチャージ回路、及びそのような改善されたプリチャージ回路を備えるメモリが必要とされている。
【0004】
連想メモリ（ＣＡＭ）及び三値連想メモリ（ＴＣＡＭ）では、データを読み出す代わりに、検索されたデータが入力としてメモリに供給され、通常はマッチ線と呼ばれる一連の出力線は、入力データに一致が見出されたか否かの情報を出力している。これらのメモリでは、メモリ全体がアクセスされるため、マッチ線におけるスイッチングエネルギーが非常に高くなる可能性がある。
【0005】
米国特許第５７７１１９０号は、正の高電源電圧及び正の低電源電圧で給電される２安定ラッチ回路内のワード線によってゲート制御される２つのｐチャネルエンハンスメント型アクセストランジスタを介してビット線対から供給されるデータビットを記憶することができるスタティック型ランダムアクセスメモリセルを開示しており、ここで、正の低電源電圧はワード線のアクティブレベルよりも高いため、２安定ラッチ回路は書き込みデータビットの論理レベルに応じて確実に状態を変更する。
【0006】
米国特許出願公開第２０１７／２４３６３３号は、ＳＲＡＭセルグループのメモリセル配置構成を開示しており、この場合、グループのそれぞれにおいて、複数のＳＲＡＭセルは、少なくとも１つの共通ローカルビット線によってローカル読み出し増幅器の入力に接続される。増幅器の出力は共有グローバルビット線に接続される。グローバルビット線はプリチャージ回路に接続され、プリチャージ回路は、データを読み出す前にプログラム可能なプリチャージ電圧でグローバルビット線をプリチャージするように適合される。プリチャージ回路は、プログラム可能なプリチャージ電圧でグローバルビット線をプリチャージするためにグローバルビット線に接続されたプリチャージ調整回路を備えるリミッタ回路と、プリチャージ調整回路及びグローバルビット線に接続されて、電圧レベルを変えることなくグローバルビット線のリーク電流を補償する評価及び変換回路とを備える。
【0007】
米国特許出願公開第２００７／２４７８８５号は、それぞれがデータビットを記憶するユニットセルの複数のビットを含み、マッチ線に結合されたエントリを開示している。マッチ線には、１エントリにおいて１ビットミス状態で流れるマッチ線電流よりも小さく、１エントリにおいて全ビット一致状態で流れるマッチ線電流よりも大きい制限電流値を有する充電電流が供給される。マッチ線のプリチャージ電圧レベルは、電源電圧の半分以下の電圧レベルに制限される。
【0008】
欧州特許出願公開第２２１１３５２号は、第１のビット線、第２のビット線、及びワード線に接続する第１のメモリ回路と、第１のプリチャージ制御線、第１のビット線、及び第２のビット線に接続し、かつ第１のプリチャージ制御線からの入力に基づいて第１のビット線及び第２のビット線のプリチャージを行う第１のプリチャージ制御回路と、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを有する読み出し制御回路とを含む半導体メモリデバイスであって、第４のトランジスタは、充電されたグローバルビット線ドライバ制御線からの入力に基づいて導通し、第１のビット線及び第２のビット線を有する列がそのように選択され、メモリ回路のうち駆動されたワード線に接続するメモリ回路に保持された情報が第３のビット線に出力される、半導体メモリデバイスを開示している。
【発明の概要】
【0009】
従って、本開示の第１の態様は、スタティックランダムアクセスメモリまたは連想メモリまたは三値連想メモリにおける動的電力の低減に関し、とりわけ、メモリのプリチャージ回路に関する。第１の実施形態によると、メモリセルアレイのビット線のためのプリチャージ回路は、
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
【0010】
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
【0011】
本開示のプリチャージ回路は、読み出し及び書き込み動作のためにビット線のプリチャージレベルを制限するためのコンパクトで高速な解決策を提供する。この解決策は、単一のプリチャージサイクルでフローティングレベルからプリチャージレベルを制限し、かつ大幅な遅延なく、セルの安定性またはメモリ性能に影響を与えることなく機能する。
【0012】
メモリのメモリセル及びプリチャージ回路は、通常、共通の供給電圧（ＶＤＤ）で動作する。プリチャージ及び制限ユニットを含むプリチャージ回路は、そのように、メモリセルの電圧レベルに等しい一般的な供給電圧で動作し得る。しかしながら、本開示で実証されるように、プリチャージ回路のトランジスタを接続し、かつ、プリチャージ中のビット線の電圧レベルが供給電圧ではなくより低いレベルになるように、トランジスタのいくつかの寸法及びタイプを選択することが可能である。一例として、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルは、供給電圧（ＶＤＤ）よりも１０～８０％または２０～８０％低くしてもよい。この実装は、大幅な省電力を含意し得る。この技術は、メモリセルの安定性に悪影響を及ぼさないように、十分な余裕を持たせた範囲の供給電圧に使用可能である。本発明者は、プリチャージ回路が、プリチャージサイクルの開始直後に、第１のフローティングレベルから第１のビット線プリチャージレベルを、及び、第２のフローティングレベルから第２のビット線プリチャージレベルを設定するように構成できることを認識している。本開示で実証されるように、ＰＭＯＳベース、ＮＭＯＳベース、またはこれらの組み合わせを含むいくつかの可能な実施形態がある。
【0013】
本開示はさらに、スタティックランダムアクセスメモリ、連想メモリ、または三値連想メモリなどのメモリであって、
列及び行に配置された複数のメモリセルであって、第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、プリチャージ回路は、列内の第１のビット線及び第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、第１のビット線を第１のビット線プリチャージレベルに、及び第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、少なくとも１つのプリチャージ回路と、を備えるメモリに関する。
列及び行に配置された複数のメモリセルであって、第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、プリチャージ回路は、列内の第１のビット線及び第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、第１のビット線を第１のビット線プリチャージレベルに、及び第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、少なくとも１つのプリチャージ回路と、を備えるメモリに関する。
【0014】
ビット線のプリチャージレベルを、好ましくは一般的な供給電圧（ＶＤＤ）よりも低いレベルに制限することによって、図２に示されるように、メモリの動的消費電力を大幅に改善可能である。制限されたプリチャージレベルの値は、読み出し及び書き込みにおけるビットセルの安定性が影響を受けないように調節され得、これは設計段階で実現可能である。この解決策は、高速で、単一のプリチャージ動作の範囲内で適用され、セルの安定性またはメモリ性能に影響を与えることなく機能するように構成可能である。
【0015】
メモリの１つの実施形態では、メモリはローカルプリチャージ回路及びグローバルプリチャージ回路の両方を有する。具体的には、グローバルプリチャージ回路は、ビット線を低減／制限されたプリチャージレベル、例えば、供給電圧レベルよりも１０～８０％または２０～８０％低いプリチャージレベルなどのプリチャージレベルにプリチャージするように構成され得るのに対し、ローカルプリチャージ回路は十分な供給電圧レベルでプリチャージし得る。
【図面の簡単な説明】
【0016】
【図1】メモリセルアレイのビット線のための本開示のプリチャージ回路の例示的な実施形態を示す図である。
【図2】本開示のプリチャージ回路を使用するメモリアクセスの信号レベルの例を示す図である。
【図3】本開示のプリチャージ回路のさらなる実施形態を示す図である。
【図4】本開示のプリチャージ回路のさらなる実施形態を示す図である。
【図5A】本開示のプリチャージ回路の実施形態のトランジスタレベルの実装を示す図である。
【図5B】本開示のプリチャージ回路の実施形態のトランジスタレベルの実装を示す図である。
【図5C】本開示のプリチャージ回路の実施形態のトランジスタレベルの実装を示す図である。
【図5D】本開示のプリチャージ回路の実施形態のトランジスタレベルの実装を示す図である。
【図5E】本開示のプリチャージ回路の実施形態のトランジスタレベルの実装を示す図である。
【図6A】プリチャージ制限回路の速度及び信頼性をさらに改善する実施形態を示す図である。
【図6B】プリチャージ制限回路の速度及び信頼性をさらに改善する実施形態を示す図である。
【図7A】本開示のプリチャージ回路のための等化回路の実施形態を示す図である。
【図7B】本開示のプリチャージ回路のための等化回路の実施形態を示す図である。
【図7C】本開示のプリチャージ回路のための等化回路の実施形態を示す図である。
【図8】ＰＭＯＳ／ＮＭＯＳを混合した実装を使用する本開示のプリチャージ回路のさらなる実施形態を示す図である。
【図9】ＰＭＯＳ／ＮＭＯＳを混合した実装の例を示す図である。
【図10】複数のメモリセルを含む本開示のメモリであって、ローカルプリチャージ回路及びグローバルプリチャージ回路を含むメモリの一実施形態を示す図である。
【図11】ローカルプリチャージ回路及びグローバルプリチャージ回路が異なるプリチャージレベルで動作する、本開示のメモリのさらなる実施形態を示す図である。
【図12】メモリセルの一例を示す図である。
【図13】ＣＡＭセグメントの２つのＣＡＭセルの一例を示す図である。
【発明を実施するための形態】
【0017】
本開示は、メモリセルアレイのビット線のためのプリチャージ回路に関する。プリチャージ回路は、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージユニットと、プリチャージユニットの動作を制御することによって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するように構成される制限ユニットとを備える。制限ユニットはプリチャージユニットの一体部分と見なされ得る。好ましくは、プリチャージ回路は、プリチャージサイクル中に遅延なく第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように適合される。第１のビット線は正または「真」ビット線であり得、第２のビット線は、メモリセルアレイの列の正または「真」ビット線の反対の値である負または「偽」ビット線であり得る。ある特定の状況下では、２つではなく１つのビット線のみを有するメモリが実現され得る。そのようなメモリについて、プリチャージ回路は、第１のビット線をプリチャージし、かつプリチャージサイクル中に第１のビット線を第１のビット線プリチャージレベルに制限するように構成され得る。１つの実施形態において、プリチャージ回路は、
第１のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベルを制限するように構成される。
第１のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベルを制限するように構成される。
【0018】
拡張により、プリチャージ及び制限ユニットは、動作に応じて異なるビット線が使用される、２つ以上のビット線を有する構成を有する任意のビットセルに構成及び適用されてもよい。これには、例えば、１つの読み出しビット線及び２つの読み出し／書き込みビット線を有する２ポート８Ｔビットセルと、２組の読み出し／書き込みビット線を有するデュアルポート８Ｔビットセルとが含まれ得る。
【0019】
プリチャージレベルの制限は、一般的な供給電圧レベル（ＶＤＤ）である従来のプリチャージレベルに関連する制限と見なされてもよい。プリチャージ及び制限ユニットは、そのように、メモリセルの電圧レベルに等しい一般的な電圧レベル（ＶＤＤ）で動作し得る。この概念は図２に例示されている。通常のアプローチのようにＶＤＤにプリチャージする代わりに、ビット線はより低いＶＰＲＥレベルにプリチャージされる。好ましくは、プリチャージ回路は、プリチャージサイクルが始まると実質的に即座にプリチャージが起こるように配置される。メモリのメモリセルのアクセス後、ビット線はフローティング電圧レベルを有し得る。従って、メモリのプリチャージ回路は、新しいアクセスのためにビット線を準備するためのものである。それ故に、本開示のプリチャージ回路の１つの実施形態では、プリチャージ回路は、プリチャージサイクルの開始直後に、第１のフローティングレベルから第１のビット線プリチャージレベルを、及び、第２のフローティングレベルから第２のビット線プリチャージレベルを設定するように構成される。
【0020】
本開示のプリチャージ回路の１つの実施形態によると、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルは、供給電圧（ＶＤＤ）より１０～８０％低く、好ましくは供給電圧（ＶＤＤ）より２０～７０％低い、または供給電圧（ＶＤＤ）より１０～５０％低く、好ましくは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルは、供給電圧（ＶＤＤ）より２０～４０％低い。プリチャージ回路は、それによって、ダイオード接続トランジスタを有するプリチャージ回路を通してプリチャージすることによって、ビット線上で動的に低減したプリチャージ電圧を提供し得る。これによって、読み出し及び書き込みの両方の間にプリチャージ電圧が低減して、電圧の動的エネルギーの平方根依存性により、アクセスエネルギーが低下する。利得は、アクセスされたワードにおいて、とりわけ書き込みに対して重要であり得るが、読み出し及び書き込みの両方の場合に読み出しモードにあるアクセスされたワード線上の残りのセルに対しても重要である場合がある。本開示で実証されるように、ある特定の方法でトランジスタを接続し、かつトランジスタの寸法を定めるまたはタイプを選択することによって、または可能な場合、プリチャージトランジスタのボディバイアス電圧を変更することによって、種々のやり方で実装を行うことができる。
【0021】
述べたように、本開示のプリチャージ及び制限ユニットは、多くの実装で実現され得る。図１、図３、及び図４は、プリチャージ制限回路によってプリチャージ回路を補うことができる方法を示し、オプションとして等化回路がある高レベルの図である。図５Ａ～図５Ｅは、トランジスタレベルの実装の例を示している。プリチャージ回路がＰＭＯＳトランジスタ解決策に基づく場合、当業者は、対応するＮＭＯＳ解決策においても実装を実現できることを認めるであろう。これには、ＮＭＯＳトランジスタを使用すること、及び、プリチャージ回路をＶＤＤではなくＧＮＤに接続することが含まれる。それ故に、プリチャージレベルを制限することは、本開示の文脈の範囲内で、ＧＮＤレベルに関して制限すること、すなわち、ＧＮＤにプリチャージするのではなく、ＧＮＤよりも１０～８０％高い、ＧＮＤよりも２０～８０％高い、もしくはＧＮＤより２０～７０％高いなど、または、ＧＮＤより１０～５０％高い、好ましくはＧＮＤより２０～４０％高いなど、地上よりも高いプリチャージレベルにプリチャージすることと解釈され得る。
【0022】
本開示のプリチャージ及び制限ユニットの１つの実施形態は、第１のビット線及び第２のビット線をプリチャージするように構成されるＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースのプリチャージ部分と、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分であって、供給電圧（ＶＤＤ）または接地基準レベル（ＧＮＤ）に対して第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第１の制限プリチャージレベルノードに第１のビット線を短絡することによって、及び、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第２の制限プリチャージレベルノードに第２のビット線を短絡することによって、実質的な遅延なく制限するように構成される、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分と、を備える。
【0023】
より具体的には、プリチャージ回路は、
プリチャージ部分を提供するために直列に接続されている、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、及び第３のＰＭＯＳトランジスタと、
制限部分を提供するためにプリチャージ部分と供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタと、を備えてもよく、
第１のビット線は、第４のＰＭＯＳトランジスタの第４のゲート端子または第２のＰＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって第１のビット線プリチャージレベルを制限し、
第２のビット線は、第５のＰＭＯＳトランジスタの第５のゲート端子または第３のＰＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって第２のビット線プリチャージレベルを制限する。
プリチャージ部分を提供するために直列に接続されている、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、及び第３のＰＭＯＳトランジスタと、
制限部分を提供するためにプリチャージ部分と供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタと、を備えてもよく、
第１のビット線は、第４のＰＭＯＳトランジスタの第４のゲート端子または第２のＰＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって第１のビット線プリチャージレベルを制限し、
第２のビット線は、第５のＰＭＯＳトランジスタの第５のゲート端子または第３のＰＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって第２のビット線プリチャージレベルを制限する。
【0024】
同じ構造がＮＭＯＳトランジスタを使用して可能である。この実施形態では、プリチャージ回路は、
プリチャージ部分を提供するために直列に接続される、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、及び第３のＮＭＯＳトランジスタと、
接地基準点に対する制限部分を提供するために、プリチャージ部分と接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、を備え、
第１のビット線は、第４のＮＭＯＳトランジスタの第４のゲート端子または第２のＮＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって、接地基準点に対する第１のビット線プリチャージレベルを制限し、
第２のビット線は、第５のＮＭＯＳトランジスタの第５のゲート端子または第３のＮＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって、接地基準点に対する第２のビット線プリチャージレベルを制限する。
プリチャージ部分を提供するために直列に接続される、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、及び第３のＮＭＯＳトランジスタと、
接地基準点に対する制限部分を提供するために、プリチャージ部分と接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、を備え、
第１のビット線は、第４のＮＭＯＳトランジスタの第４のゲート端子または第２のＮＭＯＳトランジスタの第２のゲート端子のいずれかに接続され、それによって、接地基準点に対する第１のビット線プリチャージレベルを制限し、
第２のビット線は、第５のＮＭＯＳトランジスタの第５のゲート端子または第３のＮＭＯＳトランジスタの第３のゲート端子のいずれかに接続され、それによって、接地基準点に対する第２のビット線プリチャージレベルを制限する。
【0025】
１つの実施形態によると、プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第２のゲート端子、及び第３のゲート端子に接続される。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第２のゲート端子、及び第３のゲート端子に接続される。
【0026】
制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、第４のＰＭＯＳは第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、第５のＰＭＯＳは第３のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される第５のＰＭＯＳトランジスタと、を備えてもよく、
第４のゲート端子は第１のビット線ノードに接続され、第５のゲート端子は第２のビット線ノードに接続される。
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、第４のＰＭＯＳは第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、第５のＰＭＯＳは第３のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される第５のＰＭＯＳトランジスタと、を備えてもよく、
第４のゲート端子は第１のビット線ノードに接続され、第５のゲート端子は第２のビット線ノードに接続される。
【0027】
１つの実施形態によると、第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタは接地基準点（ＧＮＤ）に接続される。この実施形態では、３つのＰＭＯＳトランジスタで、接地プリチャージ及び制限ユニットを実現するのに十分であり得る。
【0028】
第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが供給電圧（ＶＤＤ）と比較して制限されるように寸法決めされ得る、及び／または、第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタのトランジスタタイプは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが供給電圧（ＶＤＤ）と比較して制限されるように選択される。見られるように、第４のトランジスタ及び第５のトランジスタのゲート信号をビット線に接続することと、ビット線のプリチャージ値を制限する特性を有する第４のトランジスタ及び第５のトランジスタを選択することとの組み合わせは、実質的な遅延なく求められたプリチャージレベルを提供するやり方で行われ得る。同様に、ＮＭＯＳ実装では、第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが接地基準点（ＧＮＤ）よりも高くなるように寸法決めされ得る、及び／または、第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが接地基準点（ＧＮＤ）よりも高くなるように選択される。
【0029】
この実施形態におけるＰＭＯＳトランジスタはＮＭＯＳトランジスタであり得、供給電圧ＶＤＤはＧＮＤであり得る。
【0030】
さらなる実施形態によると、プリチャージ部分は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、第４のＰＭＯＳは第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、第５のＰＭＯＳは第３のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第５のＰＭＯＳトランジスタと、を備え、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第４のゲート端子、及び第５のゲート端子に接続される。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、第４のＰＭＯＳは第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、第５のＰＭＯＳは第３のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、第５のＰＭＯＳトランジスタと、を備え、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第４のゲート端子、及び第５のゲート端子に接続される。
【0031】
この実施形態では、第２のゲート端子は第１のビット線ノードに接続され得、第３のゲート端子は第２のビット線ノードに接続される。
【0032】
第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが供給電圧（ＶＤＤ）と比較して制限されるように寸法決めされ得る、及び／または、第４のＰＭＯＳトランジスタ及び第５のＰＭＯＳトランジスタのトランジスタタイプは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが供給電圧（ＶＤＤ）と比較して制限されるように選択される。
【0033】
この実施形態におけるＰＭＯＳトランジスタはＮＭＯＳトランジスタであり得、供給電圧ＶＤＤはＧＮＤであり得る。
【0034】
さらなる実施形態において、プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第２のゲート端子、及び第３のゲート端子に接続される。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の接続は、第１のビット線に接続された第１のビット線ノードを画定し、
第１のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとの間の接続は、第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第２のゲート端子、及び第３のゲート端子に接続される。
【0035】
制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、第４のＮＭＯＳは第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、第５のＮＭＯＳは第３のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第５のＮＭＯＳトランジスタと、をさらに備えてもよく、
第４のゲート端子は第１のビット線ノードに接続され、第５のゲート端子は第２のビット線ノードに接続される。
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、第４のＮＭＯＳは第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、第５のＮＭＯＳは第３のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第５のＮＭＯＳトランジスタと、をさらに備えてもよく、
第４のゲート端子は第１のビット線ノードに接続され、第５のゲート端子は第２のビット線ノードに接続される。
【0036】
さらなる実施形態において、プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、第４のＮＭＯＳは第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、第５のＮＭＯＳは第３のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第５のＮＭＯＳトランジスタと、を備え、
第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の接続は、第１のビット線に接続される第１のビット線ノードを画定し、
第１のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとの間の接続は、第２のビット線に接続される第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第４のゲート端子、及び第５のゲート端子に接続される。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、第４のＮＭＯＳは第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、第５のＮＭＯＳは第３のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、第５のＮＭＯＳトランジスタと、を備え、
第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の接続は、第１のビット線に接続される第１のビット線ノードを画定し、
第１のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとの間の接続は、第２のビット線に接続される第２のビット線ノードを画定し、
プリチャージ信号は、第１のゲート端子、第４のゲート端子、及び第５のゲート端子に接続される。
【0037】
第２のゲート端子は第１のビット線ノードに接続され得、第３のゲート端子は第２のビット線ノードに接続され得る。第４のＮＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタは、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが接地基準点（ＧＮＤ）よりも高くなるように寸法決めされ得る、及び／または、第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルが接地基準点（ＧＮＤ）よりも高くなるように選択され得る。
【0038】
本開示の例から、本開示のプリチャージ回路の範囲内で、ＰＭＯＳ、ＮＭＯＳ、またはこれらの組み合わせに基づくＶＤＤリミッタによって、及び、ＰＭＯＳ、ＮＭＯＳ、またはこれらの組み合わせに基づく対応するＧＮＤリミッタによって、ビット線を制限することが可能であることが理解できる。
【0039】
【0040】
１つの実施形態では、等化回路は、第１のビット線と第２のビット線との間に接続されたイコライズ用のＮＭＯＳトランジスタまたはイコライズ用のＰＭＯＳトランジスタを含み、プリチャージ信号はイコライズ用のＮＭＯＳトランジスタまたはイコライズ用のＰＭＯＳトランジスタのゲート端子に接続される。代替的な実施形態では、等化回路は、並列に接続されたイコライズ用のＮＭＯＳトランジスタ及びイコライズ用のＰＭＯＳトランジスタを含み、イコライズ用のＮＭＯＳトランジスタ及びイコライズ用のＰＭＯＳトランジスタは、第１のビット線と第２のビット線との間に接続される。
【0041】
本開示はさらに、スタティックランダムアクセスメモリなどのメモリであって、
列及び行に配置された複数のメモリセルであって、それぞれのメモリセルは、第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、プリチャージ回路は、列内の第１のビット線及び第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、第１のビット線を第１のビット線プリチャージレベルに、及び第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、少なくとも１つのプリチャージ回路と、を備えるメモリに関する。
列及び行に配置された複数のメモリセルであって、それぞれのメモリセルは、第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、プリチャージ回路は、列内の第１のビット線及び第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、第１のビット線を第１のビット線プリチャージレベルに、及び第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、少なくとも１つのプリチャージ回路と、を備えるメモリに関する。
【0042】
プリチャージ回路は、本開示のプリチャージ回路の任意の実施形態であり得る。メモリセルは、例えば、４Ｔ、５Ｔ、６Ｔ、７Ｔ、８Ｔ、または任意の適したメモリセルのセルであり得る。メモリは、スタティックランダムアクセスメモリまたは連想メモリまたは三値連想メモリであってもよい。
【0043】
メモリが連想メモリまたは三値連想メモリである場合、本開示のプリチャージ回路を使用して、メモリのマッチ線を制限してもよい。従って、本開示はさらに、メモリセルアレイのマッチ線のためのプリチャージ回路であって、
マッチ線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、マッチ線のマッチ線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく単一のプリチャージサイクルでマッチ線プリチャージレベルを制限するように構成される、プリチャージ回路に関する。
マッチ線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、マッチ線のマッチ線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備え、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく単一のプリチャージサイクルでマッチ線プリチャージレベルを制限するように構成される、プリチャージ回路に関する。
【0044】
一例として、メモリセルトランジスタの配置構成は、
第１の記憶ノード及び第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する、第１のメモリセルトランジスタ、第２のメモリセルトランジスタ、第３のメモリセルトランジスタ、及び第４のメモリセルトランジスタと、
第１の記憶ノードと第１のビット線との間に接続される第５のメモリセルトランジスタ、及び／または、第１の反転記憶ノードと第２のビット線との間に接続される第６のトランジスタと、を備えてもよい。
第１の記憶ノード及び第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する、第１のメモリセルトランジスタ、第２のメモリセルトランジスタ、第３のメモリセルトランジスタ、及び第４のメモリセルトランジスタと、
第１の記憶ノードと第１のビット線との間に接続される第５のメモリセルトランジスタ、及び／または、第１の反転記憶ノードと第２のビット線との間に接続される第６のトランジスタと、を備えてもよい。
【0045】
プリチャージ回路は、
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備えてもよく、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、プリチャージ及び制限ユニットを備えてもよく、
プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで第１のビット線プリチャージレベル及び第２のビット線プリチャージレベルを制限するように構成される。
【0046】
メモリは、限定はされないが、
行復号器、
列復号器、
センス増幅器など、メモリを機能させるための任意の追加の周辺部品をさらに含んでもよい。
行復号器、
列復号器、
センス増幅器など、メモリを機能させるための任意の追加の周辺部品をさらに含んでもよい。
【0047】
本開示のプリチャージ回路は、メモリ構造において種々のやり方で活用され得る。メモリのパーティション分割では、ローカルプリチャージ回路及びグローバルプリチャージ回路の両方が使用可能である、または、単一のプリチャージ回路がグローバルビット線に接続可能である。従って、１つの実施形態では、それぞれの列に配置されたメモリセルは、第１のローカルビット線及び第２のローカルビット線に接続され、少なくとも１つのローカルプリチャージ回路はそれぞれのローカルビット線に接続され、第１のグローバルビット線は、任意の第１のローカルビット線に接続されるように構成可能であり、第２のグローバルビット線は、任意の第２のローカルビット線に接続されるように構成可能であり、グローバルプリチャージ回路は、第１のグローバルビット線及び第２のグローバルビット線に接続される。
【0048】
ローカルビット線とグローバルビット線は、読み出し中にローカルビット線からグローバルビット線へ、書き込み中にグローバルビット線からローカルビット線への電圧伝達を可能にするように構成され得るスイッチ要素によって分離される。１つの実施形態によると、ローカルビット線及びグローバルビット線は、ＮＭＯＳトランジスタなどのスイッチ要素によって分離される。この構成の例は図１１に示されている。この実装では、ローカルビット線は完全なＶＤＤにプリチャージされてもよいのに対し、グローバルビット線は制限された電圧にプリチャージされる。１つの実施形態では、書き込み動作中に、グローバルビット線のうちの１つが「０」に引き下げられ、「ｓｅｌ」信号を活性化することによってスイッチ要素が開かれる。ＮＭＯＳスイッチ要素は、制限されたプリチャージ電圧のローカルビット線への伝播を制限して、ビットセルの安定性に対するこの方式の影響を制限する。
【0049】
１つの実施形態では、読み出し動作中に、「ｓｅｌ」信号が両側で同時に活性化される。この実施形態では、一方の側で、グローバルビット線は、使用されるスイッチ要素の種類に応じて、ローカルビット線との電荷共有原理によって一定のままである、または電圧だけ増加する。反対側では、ローカルビット線がグローバルビット線の制限されたプリチャージ電圧を下回るとすぐに、ローカルビット線を介してグローバルビット線が引き下げられる。代替的な実施形態は、ローカルビット線をグローバルビット線プリチャージ電圧を下回るように放電し、次いで「ｓｅｌ」信号を活性化することを含む。
【0050】
より具体的には、ローカルプリチャージ回路は、本開示の制限のないプリチャージ回路であり得、グローバルプリチャージ回路は、本開示の制限ユニットを含み得る。１つの実施形態では、グローバルプリチャージ回路は、供給電圧レベル（ＶＤＤ）より１０～８０％低いプリチャージレベルまたは供給電圧レベル（ＶＤＤ）より１０～５０％低いプリチャージレベルにビット線をプリチャージするように構成され、ローカルプリチャージ回路は、ビット線を供給電圧レベルにプリチャージするように構成される。また、この場合、プリチャージ回路は、ＰＭＯＳベースの変形、ＮＭＯＳベースの変形、またはこれらの組み合わせとすることができる。
【0051】
図面の詳細な説明
本発明について、添付の図面を参照しながらより詳細に説明する。図面は例示であり、本開示のプリチャージ回路及びメモリの特徴のいくつかを示すことを意図しており、本開示の発明を限定するものと解釈されるべきではない。
本発明について、添付の図面を参照しながらより詳細に説明する。図面は例示であり、本開示のプリチャージ回路及びメモリの特徴のいくつかを示すことを意図しており、本開示の発明を限定するものと解釈されるべきではない。
【0052】
図１は、メモリセルアレイのビット線（ＢＬＴ、ＢＬＦ）のための本開示のプリチャージ回路（１００）の例示的な実施形態を示す。プリチャージ回路（１００）は、２つのプリチャージ制限回路（１０１）及び等化回路（１１０）を備える。プリチャージ及び制限回路（１０１）のうちの１つと等化回路（１１０）との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。プリチャージ及び制限回路（１０１）のうちのもう１つと等化回路（１１０）との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。
【0053】
図２は、本開示のプリチャージ回路を使用するメモリアクセスの信号レベルの例を示す。プリチャージサイクル中にビット線がＶＰＲＥにプリチャージされることが分かる。書き込みサイクル中、バイラインのうちの１つはワード線へのアクセスがある間にＧＮＤになる。アイドルサイクルでは、ビット線は事実上フローティング状態になる。次に、プリチャージサイクルによって読み出しアクセスが開始する。読み出しサイクル中、ワード線がアクセスされ、セルはビット線のうちの１つをゆっくりと放電する。ＳＡ＋アイドルサイクルは、ワード線が閉じられ、センス増幅器がトリガされる読み出し動作の終了後、ビット線が再びフローティング状態になるアイドルモードになる。
【0054】
図３は、本開示のプリチャージ回路（１００）のさらなる実施形態を示す。プリチャージ回路（１００）は、プリチャージサイクル中に第１のビット線の第１のビット線プリチャージレベル及び第２のビット線の第２のビット線プリチャージレベルを制限するように構成される２つの制限部分（１０１）と、プリチャージ及び制限ユニットのプリチャージ部分を構成する２つのＰＭＯＳトランジスタ（１０３、１０４）であって、プリチャージ信号（ｎＰＲＥ）はゲート端子に接続される、２つのＰＭＯＳトランジスタ（１０３、１０４）と、第１のビット線（ＢＬＴ）と第２のビット線（ＢＬＦ）との間に配置される等化回路（１１０）と、を備える。図４は、２つの制限部分（１０１）が、供給電圧（ＶＤＤ）と２つのＰＭＯＳトランジスタ（１０３、１０４）との間ではなく、ビット線（ＢＬＴ、ＢＬＦ）と２つのＰＭＯＳトランジスタ（１０３、１０４）との間に配置される同様のプリチャージ回路（１００）を示す。ＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタが使用され得る。
【0055】
図５Ａ～図５Ｅは、本開示のプリチャージ回路（１００）の実施形態のトランジスタレベルの実装を示す。図５Ａの例において、プリチャージ回路（１００）は、第１のＰＭＯＳトランジスタ（１０２）、第２のＰＭＯＳトランジスタ（１０３）、及び第３のＰＭＯＳトランジスタ（１０４）を備える。第１のＰＭＯＳトランジスタ（１０２）のソース端子と第２のＰＭＯＳトランジスタ（１０３）のドレイン端子との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。第１のＰＭＯＳトランジスタ（１０２）のドレイン端子と第３のＰＭＯＳトランジスタ（１０４）のドレイン端子との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。プリチャージ信号（ｎＰＲＥ）は、第１のＰＭＯＳトランジスタ（１０２）、第２のＰＭＯＳトランジスタ（１０３）、及び第３のＰＭＯＳトランジスタ（１０４）のゲート端子に接続される。第４のＰＭＯＳトランジスタ（１０５）は、第２のＰＭＯＳトランジスタ（１０３）のソース端子と供給電圧（ＶＤＤ）との間に接続される。第５のＰＭＯＳトランジスタ（１０６）は、第３のＰＭＯＳトランジスタ（１０４）のソース端子と供給電圧（ＶＤＤ）との間に接続される。第４のＰＭＯＳトランジスタ（１０５）のゲート端子は第１のビット線ノード（ＢＬＴ）に接続される。第５のＰＭＯＳトランジスタ（１０６）のゲート端子は第２のビット線ノード（ＢＬＦ）に接続される。第４のＰＭＯＳトランジスタ（１０５）のソース端子は供給電圧（ＶＤＤ）に接続される。第４のＰＭＯＳトランジスタ（１０５）のドレイン端子は第２のＰＭＯＳトランジスタ（１０３）のソース端子に接続される。第５のＰＭＯＳトランジスタ（１０６）のソース端子は供給電圧（ＶＤＤ）に接続される。第５のＰＭＯＳトランジスタ（１０６）のドレイン端子は第３のＰＭＯＳトランジスタ（１０４）のソース端子に接続される。図５Ａと同様の図５Ｂの例では、プリチャージ信号（ＮＰＲＥ）は、第１のＰＭＯＳトランジスタ（１０２）、第４のＰＭＯＳトランジスタ（１０５）、及び第５のＰＭＯＳトランジスタ（１０６）のゲート端子に接続されるのに対し、第２のＰＭＯＳトランジスタ（１０３）のゲート端子は第１のビット線ノード（ＢＬＴ）に接続され、第３のＰＭＯＳトランジスタ（１０４）のゲート端子は第２のビット線ノード（ＢＬＦ）に接続される。図５Ｃの例において、プリチャージ回路（１００）は、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、及び第３のＮＭＯＳトランジスタ（１１５）を備える。第１のＮＭＯＳトランジスタ（１１３）のドレイン端子と第２のＮＭＯＳトランジスタ（１１４）のソース端子との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。第１のＮＭＯＳトランジスタ（１１３）のソース端子と第３のＮＭＯＳトランジスタ（１１５）のソース端子との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。プリチャージ信号（ＰＲＥ）は、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、及び第３のＮＭＯＳトランジスタ（１１５）のゲート端子に接続される。第２のＮＭＯＳトランジスタのドレイン端子は供給電圧（ＶＤＤ）に接続される。第３のＮＭＯＳトランジスタのドレイン端子は供給電圧（ＶＤＤ）に接続される。図５Ｄの例において、プリチャージ回路（１００）は、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、第３のＮＭＯＳトランジスタ（１１５）、第４のＮＭＯＳトランジスタ（１１６）、及び第５のＮＭＯＳトランジスタ（１１７）を備える。第１のＮＭＯＳトランジスタ（１１３）のソース端子と第２のＮＭＯＳトランジスタ（１１４）のドレイン端子との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。第１のＮＭＯＳトランジスタ（１１３）のドレイン端子と第３のＮＭＯＳトランジスタ（１１５）のドレイン端子との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。第４のＮＭＯＳトランジスタ（１１６）のソース端子はアース（ＧＮＤ）される。第４のＮＭＯＳトランジスタ（１１６）のドレイン端子は第２のＮＭＯＳトランジスタ（１１４）のソース端子に接続される。第５のＮＭＯＳトランジスタ（１１７）のソース端子はアース（ＧＮＤ）される。第５のＮＭＯＳトランジスタ（１１７）のドレイン端子は第３のＮＭＯＳトランジスタ（１１５）のソース端子に接続される。プリチャージ信号（ＰＲＥ）は、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、及び第３のＮＭＯＳトランジスタ（１１５）のゲート端子に接続される。第４のＮＭＯＳトランジスタ（１１６）のゲート端子は第１のビット線ノード（ＢＬＴ）に接続される。第５のＮＭＯＳトランジスタ（１１７）のゲート端子は第２のビット線ノード（ＢＬＦ）に接続される。図５Ｅの例において、プリチャージ回路（１００）は、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、第３のＮＭＯＳトランジスタ（１１５）、第４のＮＭＯＳトランジスタ（１１６）、及び第５のＮＭＯＳトランジスタ（１１７）を備える。第１のＮＭＯＳトランジスタ（１１３）のソース端子と第２のＮＭＯＳトランジスタ（１１４）のドレイン端子との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。第１のＮＭＯＳトランジスタ（１１３）のドレイン端子と第３のＮＭＯＳトランジスタ（１１５）のドレイン端子との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。第４のＮＭＯＳトランジスタ（１１６）のソース端子はアース（ＧＮＤ）される。第４のＮＭＯＳトランジスタ（１１６）のドレイン端子は第２のＮＭＯＳトランジスタ（１１４）のソース端子に接続される。第５のＮＭＯＳトランジスタ（１１７）のソース端子はアース（ＧＮＤ）される。第５のＮＭＯＳトランジスタ（１１７）のドレイン端子は第３のＮＭＯＳトランジスタ（１１５）のソース端子に接続される。プリチャージ信号（ＰＲＥ）は、第１のＮＭＯＳトランジスタ（１１３）、第４のＮＭＯＳトランジスタ（１１６）、及び第５のＮＭＯＳトランジスタ（１１７）のゲート端子に接続される。第２のＮＭＯＳトランジスタ（１１４）のゲート端子は第１のビット線ノード（ＢＬＴ）に接続される。第３のＮＭＯＳトランジスタ（１１５）のゲート端子は第２のビット線ノード（ＢＬＦ）に接続される。
【0056】
図６Ａは、第１のＮＭＯＳトランジスタ（１１３）、第２のＮＭＯＳトランジスタ（１１４）、及び第３のＮＭＯＳトランジスタ（１１５）を含むＮＭＯＳベースのプリチャージ及び制限回路を示す。この実施態様について、図６Ｂの等化回路（１１０）は、図６Ａの１１３、またはさらなる並列回路としての代わりとして、制限されたプリチャージ回路の速度及び信頼性をさらに改善するために使用されてもよい。ＥＱが低く、ｎＥＱが高い場合、ＢＬＴ及びＢＬＦは効果的に短絡される。１つの実施形態では、プリチャージ及び制限ユニットは、メモリアクセスが開始された時、すなわち、プリチャージが発生する少なくともしばらく前に、ＥＱを低く、ｎＥＱを高く設定し、かつメモリアクセスが完了した後の少なくともしばらくの間、ＥＱを低く、ｎＥＱを高く保つように構成される。残りの時間は、ＥＱが高く、ｎＥＱが低く保たれる。
【0057】
図７Ａ～図７Ｃは、本開示のプリチャージ回路のための等化回路の実施形態を示す。好ましくは、等化回路（１１０）は、プリチャージ回路の一体部分であり、例えば、図３及び図４に示されるように、第１のビット線と第２のビット線との間に配置される。図７Ａは、等化回路（１１０）がイコライズ用のＰＭＯＳトランジスタ（１１１）として実現される例を示す。図７Ｂは、等化回路（１１０）がイコライズ用のＮＭＯＳトランジスタ（１１２）として実現される例を示す。図７Ｃは、等化回路（１１０）が、並列に接続されたイコライズ用のＮＭＯＳトランジスタ（１１２）及びイコライズ用のＰＭＯＳトランジスタ（１１１）として実現される例を示す。
【0058】
図８は、ＰＭＯＳ／ＮＭＯＳを混合した実装を使用する本開示のプリチャージ回路（１００）のさらなる実施形態を示す。この実施形態では、プリチャージ及び制限ユニット（１０１）は、ＶＤＤと第１のビット線ノード（ＢＬＴ）との間に配置かつ接続された第１のＮＭＯＳプリチャージ及び制限ユニット、及び、ＶＤＤと第２のビット線ノード（ＢＬＦ）との間に配置かつ接続された第２のＮＭＯＳプリチャージ及び制限ユニットに分割される。プリチャージ及び制限ユニット（１０１）は、ＶＤＤと第１のビット線ノード（ＢＬＴ）との間に配置かつ接続された第１のＰＭＯＳプリチャージ及び制限ユニットと、ＶＤＤと第２のビット線ノード（ＢＬＦ）との間に配置かつ接続された第２のＰＭＯＳプリチャージ及び制限ユニットとをさらに備える。
【0059】
図９はＰＭＯＳ／ＮＭＯＳを混合した実装の例を示す。この実施形態では、プリチャージ回路（１００）は、第１のＰＭＯＳトランジスタ（１０２）、第２のＰＭＯＳトランジスタ（１０３）、及び第３のＰＭＯＳトランジスタ（１０４）を備える。第１のＰＭＯＳトランジスタ（１０２）と第２のＰＭＯＳトランジスタ（１０３）との間の接続は、第１のビット線ノード（ＢＬＴ）を画定する。第１のＰＭＯＳトランジスタ（１０２）と第３のＰＭＯＳトランジスタ（１０４）との間の接続は、第２のビット線ノード（ＢＬＦ）を画定する。プリチャージ信号（ＰＲＥ）は、第１のＰＭＯＳトランジスタ（１０２）、第２のＰＭＯＳトランジスタ（１０３）、及び第３のＰＭＯＳトランジスタ（１０４）のゲート端子に接続される。第４のＰＭＯＳトランジスタ（１０５）は、第２のＰＭＯＳトランジスタ（１０３）と供給電圧（ＶＤＤ）との間に接続される。第５のＰＭＯＳトランジスタ（１０６）は、第３のＰＭＯＳトランジスタ（１０４）と供給電圧（ＶＤＤ）との間に接続される。第４のＰＭＯＳトランジスタ（１０５）のゲート端子は、第１のビット線ノード（ＢＬＴ）に接続される。第５のＰＭＯＳトランジスタ（１０６）のゲート端子は、第２のビット線ノード（ＢＬＦ）に接続される。プリチャージ回路（１００）は、ビット線（ＢＬＴ、ＢＬＦ）と供給電圧（ＶＤＤ）との間に接続された第６の（ＮＭＯＳ）トランジスタ（１０７）及び第７の（ＮＭＯＳ）トランジスタ（１０８）をさらに備える。反転プリチャージ信号（ｎＰＲＥ）は、第６のトランジスタ（１０７）及び第７のトランジスタ（１０８）のゲート端子に接続される。
【0060】
図１０は、複数のメモリセル（２０３）を含む本開示のメモリ（２００）であって、ローカルプリチャージ回路（２０１）及びグローバルプリチャージ回路（２０２）を含むメモリ（２００）の一実施形態を示す。スイッチ要素（２０４）は、ローカルビット線（ｌｂｌ＿ｌ、ｌｂｌ＿ｒ）とグローバルビット線（ｇｂｌ＿ｌ、ｇｂｌ＿ｒ）との間の接続を制御するために使用される。図１１では、スイッチ要素（２０４）はＮＭＯＳトランジスタ（２０４）として実現される。
【0061】
図１２は、標準的な６Ｔメモリセル（３００）の例を示す。本開示のメモリ（２００）は、列及び行に配置された複数のメモリセルを備える。メモリセルは、例えば、６Ｔメモリセルであってもよいが、他のタイプのメモリセルである可能性もある。図１２の例では、メモリセルは、第１の記憶ノード及び第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する第１のメモリセルトランジスタ（３０１）、第２のメモリセルトランジスタ（３０２）、第３のメモリセルトランジスタ（３０３）、及び第４のメモリセルトランジスタ（３０４）を備える。メモリセルは、第１の記憶ノードと第１のビット線との間に接続された第５のメモリセルトランジスタ（３０５）と、第１の反転記憶ノードと第２のビット線との間に接続された第６のメモリセルトランジスタ（３０６）とをさらに備える。
【0062】
本発明のさらなる詳細
１．メモリセルアレイのビット線のためのプリチャージ回路であって、
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、前記プリチャージ回路。
１．メモリセルアレイのビット線のためのプリチャージ回路であって、
第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、前記プリチャージ回路。
【0063】
２．前記プリチャージ及び制限ユニットは、前記メモリセルの電圧レベルに等しい電圧レベルで動作する、項目１に記載のプリチャージ回路。
【0064】
３．前記プリチャージ回路は、前記プリチャージサイクルの開始直後に、第１のフローティングレベルから前記第１のビット線プリチャージレベルを、及び、第２のフローティングレベルから前記第２のビット線プリチャージレベルを設定するように構成される、先行する項目のいずれか１つに記載のプリチャージ回路。
【0065】
４．プリチャージ部分は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続される、先行する項目のいずれか１つに記載のプリチャージ回路。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続される、先行する項目のいずれか１つに記載のプリチャージ回路。
【0066】
５．制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、項目４に記載のプリチャージ回路。
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、項目４に記載のプリチャージ回路。
【0067】
６．前記第２のＰＭＯＳトランジスタ及び前記第３のＰＭＯＳトランジスタは接地基準点（ＧＮＤ）に接続される、項目４に記載のプリチャージ回路。
【0068】
７．前記プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
【0069】
８．前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、項目７に記載のプリチャージ回路。
【0070】
９．前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように寸法決めされる、及び／または、前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタのトランジスタタイプは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように選択される、項目５～８のいずれか１つに記載のプリチャージ回路。
【0071】
１０．プリチャージ部分は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び第３のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び第３のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
【0072】
１１．制限部分は、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、項目１０に記載のプリチャージ回路。
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、項目１０に記載のプリチャージ回路。
【0073】
１２．前記プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとの間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続される、項目１～３のいずれか１つに記載のプリチャージ回路。
【0074】
１３．前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、項目１２に記載のプリチャージ回路。
【0075】
１４．前記第４のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記接地基準点（ＧＮＤ）よりも高くなるように寸法決めされる、項目１１～１３のいずれか１つに記載のプリチャージ回路。
【0076】
１５．前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも１０～５０％低く、好ましくは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）より２０～４０％低くなる、先行する項目のいずれか１つに記載のプリチャージ回路。
【0077】
１６．前記第１のビット線と前記第２のビット線との間に接続される等化回路を備える、先行する項目のいずれか１つに記載のプリチャージ回路。
【0078】
１７．前記等化回路は、前記第１のビット線と前記第２のビット線との間に接続されたイコライズ用のＮＭＯＳトランジスタまたはイコライズ用のＰＭＯＳトランジスタを含み、前記プリチャージ信号は前記イコライズ用のＮＭＯＳトランジスタまたは前記イコライズ用のＰＭＯＳトランジスタの前記ゲート端子に接続される、項目１６に記載のプリチャージ回路。
【0079】
１８．前記等化回路は、並列に接続されたイコライズ用のＮＭＯＳトランジスタ及びイコライズ用のＰＭＯＳトランジスタを含み、前記イコライズ用のＮＭＯＳトランジスタ及び前記イコライズ用のＰＭＯＳトランジスタは、前記第１のビット線と前記第２のビット線との間に接続される、項目１６に記載のプリチャージ回路。
【0080】
１９．前記第１のビット線は「真」ビット線であり、前記第２のビット線は前記メモリセルアレイの列の「偽」ビット線である、先行する項目のいずれか１つに記載のプリチャージ回路。
【0081】
２０．スタティックランダムアクセスメモリなどのメモリであって、
列及び行に配置された複数のメモリセルであって、それぞれのメモリセルは第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、前記複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、前記プリチャージ回路は、列内の前記第１のビット線及び前記第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、前記第１のビット線を第１のビット線プリチャージレベルに、及び前記第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、前記少なくとも１つのプリチャージ回路と、を備える、前記メモリ。
列及び行に配置された複数のメモリセルであって、それぞれのメモリセルは第１のビット線及び第２のビット線からアクセスされる第１の記憶ノード及び第１の反転記憶ノードを画定するメモリセルトランジスタの配置構成を含む、前記複数のメモリセルと、
少なくとも１つのプリチャージ回路であって、前記プリチャージ回路は、列内の前記第１のビット線及び前記第２のビット線に接続され、それぞれのプリチャージ回路は、プリチャージサイクル中に、前記第１のビット線を第１のビット線プリチャージレベルに、及び前記第２のビット線を第２のビット線プリチャージレベルに制限するように構成される、前記少なくとも１つのプリチャージ回路と、を備える、前記メモリ。
【0082】
２１．前記メモリセルトランジスタの配置構成は、
前記第１の記憶ノード及び前記第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する、第１のメモリセルトランジスタ、第２のメモリセルトランジスタ、第３のメモリセルトランジスタ、及び第４のメモリセルトランジスタと、
前記第１の記憶ノードと前記第１のビット線との間に接続された第５のメモリセルトランジスタ、及び／または、前記第１の反転記憶ノードと前記第２のビット線との間に接続された第６のメモリセルトランジスタと、を備える、項目２０に記載のメモリ。
前記第１の記憶ノード及び前記第１の反転記憶ノードを画定する第１のクロスカップルインバータ及び第２のクロスカップルインバータを形成する、第１のメモリセルトランジスタ、第２のメモリセルトランジスタ、第３のメモリセルトランジスタ、及び第４のメモリセルトランジスタと、
前記第１の記憶ノードと前記第１のビット線との間に接続された第５のメモリセルトランジスタ、及び／または、前記第１の反転記憶ノードと前記第２のビット線との間に接続された第６のメモリセルトランジスタと、を備える、項目２０に記載のメモリ。
【0083】
２２．前記プリチャージ回路は、
前記第１のビット線及び前記第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、項目２０～２１のいずれか１つに記載のメモリ。
前記第１のビット線及び前記第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成される、項目２０～２１のいずれか１つに記載のメモリ。
【0084】
２３．前記プリチャージ回路は、項目１～１９のいずれか１つに記載のプリチャージ回路である、項目２０～２２のいずれか１つに記載のメモリ。
【0085】
２４．
行復号器と、
列復号器と、
センス増幅器と、をさらに備える、項目２０～２３のいずれか１つに記載のメモリ。
行復号器と、
列復号器と、
センス増幅器と、をさらに備える、項目２０～２３のいずれか１つに記載のメモリ。
【0086】
２５．前記メモリは、スタティックランダムアクセスメモリまたは連想メモリまたは三値連想メモリである、項目２０～２４のいずれか１つに記載のメモリ。
【0087】
２６．それぞれの列に配置されたメモリセルは、第１のローカルビット線及び第２のローカルビット線に接続され、少なくとも１つのローカルプリチャージ回路はそれぞれのローカルビット線に接続され、第１のグローバルビット線は、任意の第１のローカルビット線に接続されるように構成可能であり、第２のグローバルビット線は、任意の第２のローカルビット線に接続されるように構成可能であり、グローバルプリチャージ回路は、前記第１のグローバルビット線及び前記第２のグローバルビット線に接続される、項目２０～２５のいずれか１つに記載のメモリ。
【0088】
２７．前記ローカルビット線及び前記グローバルビット線は、ＮＭＯＳトランジスタなどのスイッチ要素によって分離される、項目２６に記載のメモリ。
【0089】
２８．前記グローバルプリチャージ回路は、供給電圧レベル（ＶＤＤ）よりも１０～５０％低いプリチャージレベルに前記ビット線をプリチャージするように構成され、前記ローカルプリチャージ回路は、前記ビット線を前記供給電圧レベルにプリチャージするように構成される、項目２６～２７のいずれか１つに記載のメモリ。
【0090】
２９．メモリセルアレイのマッチ線のためのプリチャージ回路であって、
マッチ線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記マッチ線のマッチ線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記マッチ線プリチャージレベルを制限するように構成される、前記メモリセルアレイのマッチ線のためのプリチャージ回路。
マッチ線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記マッチ線のマッチ線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記マッチ線プリチャージレベルを制限するように構成される、前記メモリセルアレイのマッチ線のためのプリチャージ回路。
【0091】
３０．メモリセルアレイのビット線のためのプリチャージ回路であって、
第１のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベルを制限するように構成される、前記メモリセルアレイのビット線のためのプリチャージ回路。
第１のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベルを制限するように構成される、前記メモリセルアレイのビット線のためのプリチャージ回路。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2022-06-28
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成され、
プリチャージ部分は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、を備え、
前記第１のＰＭＯＳトランジスタの前記第１のソース端子と前記第２のＰＭＯＳトランジスタの前記第２のドレイン端子との間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＰＭＯＳトランジスタの前記第１のドレイン端子と前記第３のＰＭＯＳトランジスタの前記第３のドレイン端子との間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続され、
制限部分は、
第４のゲート端子、前記第２のソース端子に接続された第４のドレイン端子、及び供給電圧（ＶＤＤ）に接続された第４のソース端子を有する第４のＰＭＯＳトランジスタと、
第５のゲート端子、前記第３のソース端子に接続された第５のドレイン端子、及び前記供給電圧（ＶＤＤ）に接続された第５のソース端子を有する第５のＰＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、前記プリチャージ回路。
【請求項2】
メモリセルアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成され、
前記プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＰＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＰＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＰＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳは前記第２のＰＭＯＳトランジスタと供給電圧（ＶＤＤ）との間に接続される、前記第４のＰＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＰＭＯＳトランジスタであって、前記第５のＰＭＯＳは前記第３のＰＭＯＳトランジスタと前記供給電圧（ＶＤＤ）との間に接続される、前記第５のＰＭＯＳトランジスタと、を備え、
前記第１のソース端子と前記第２のドレイン端子との間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のドレイン端子と前記第３のドレイン端子との間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続され、
前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、前記プリチャージ回路。
【請求項3】
メモリセルアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成され、
プリチャージ部分は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のソース端子と前記第２のドレイン端子との間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のドレイン端子と前記第３のドレイン端子との間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び第３のゲート端子に接続され、
制限部分は、
第４のゲート端子、前記第２のソース端子に接続された第４のドレイン端子、及び接地基準点（ＧＮＤ）に接続された第４のソース端子を有する第４のＮＭＯＳトランジスタと、
第５のゲート端子、前記第３のソース端子に接続された第５のドレイン端子、及び前記接地基準点（ＧＮＤ）に接続された第５のソース端子を有する第５のＮＭＯＳトランジスタと、を備え、
前記第４のゲート端子は前記第１のビット線ノードに接続され、前記第５のゲート端子は前記第２のビット線ノードに接続される、前記プリチャージ回路。
【請求項4】
メモリセルアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成され、
前記プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、
第４のゲート端子、第４のドレイン端子、及び第４のソース端子を有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳは前記第２のＮＭＯＳトランジスタと接地基準点（ＧＮＤ）との間に接続される、前記第４のＮＭＯＳトランジスタと、
第５のゲート端子、第５のドレイン端子、及び第５のソース端子を有する第５のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳは前記第３のＮＭＯＳトランジスタと前記接地基準点（ＧＮＤ）との間に接続される、前記第５のＮＭＯＳトランジスタと、を備え、
前記第１のソース端子と前記第２のドレイン端子との間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のドレイン端子と前記第３のドレイン端子との間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
プリチャージ信号は、前記第１のゲート端子、前記第４のゲート端子、及び前記第５のゲート端子に接続され、
前記第２のゲート端子は前記第１のビット線ノードに接続され、前記第３のゲート端子は前記第２のビット線ノードに接続される、前記プリチャージ回路。
【請求項5】
供給電圧（ＶＤＤ）で動作するメモリセルアレイのビット線のためのプリチャージ回路であって、第１のビット線及び第２のビット線をプリチャージするように構成されるプリチャージ及び制限ユニットであって、前記メモリセルのいずれかの読み出し及び／または書き込み動作のプリチャージサイクル中に、前記第１のビット線の第１のビット線プリチャージレベル及び前記第２のビット線の第２のビット線プリチャージレベルを制限するようにさらに構成される、前記プリチャージ及び制限ユニットを備え、
前記プリチャージ及び制限ユニットは、好ましくは実質的な遅延なく、単一のプリチャージサイクルで前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを制限するように構成され、
前記プリチャージ回路は、
第１のゲート端子、第１のドレイン端子、及び第１のソース端子を有する第１のＮＭＯＳトランジスタと、
第２のゲート端子、第２のドレイン端子、及び第２のソース端子を有する第２のＮＭＯＳトランジスタと、
第３のゲート端子、第３のドレイン端子、及び第３のソース端子を有する第３のＮＭＯＳトランジスタと、を備え、
前記第１のＮＭＯＳトランジスタの前記ドレイン端子と前記第２のＮＭＯＳトランジスタの前記ソース端子との間の接続は、前記第１のビット線に接続された第１のビット線ノードを画定し、
前記第１のＮＭＯＳトランジスタの前記ソース端子と前記第３のＮＭＯＳトランジスタの前記ソース端子との間の接続は、前記第２のビット線に接続された第２のビット線ノードを画定し、
前記第２のＮＭＯＳトランジスタの前記ドレイン端子は前記供給電圧（ＶＤＤ）に接続され、前記第３のＮＭＯＳトランジスタの前記ドレイン端子は前記供給電圧（ＶＤＤ）に接続され、
プリチャージ信号は、前記第１のゲート端子、前記第２のゲート端子、及び前記第３のゲート端子に接続される、前記プリチャージ回路。
【請求項6】
前記プリチャージ回路は、前記プリチャージサイクルの開始直後に、第１のフローティングレベルから前記第１のビット線プリチャージレベルを、及び、第２のフローティングレベルから前記第２のビット線プリチャージレベルを設定するように構成される、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項7】
前記第１のビット線及び第２のビット線をプリチャージするように構成されるＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースのプリチャージ部分と、ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分であって、供給電圧（ＶＤＤ）または接地基準レベル（ＧＮＤ）に対して前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルを、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第１の制限プリチャージレベルノードに前記第１のビット線を短絡することによって、及び、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分の第２の制限プリチャージレベルノードに前記第２のビット線を短絡することによって、実質的な遅延なく制限するように構成される、前記ＰＭＯＳトランジスタベースまたはＮＭＯＳトランジスタベースの制限部分と、を備える、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項8】
前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように寸法決めされる、及び／または、前記第４のＰＭＯＳトランジスタ及び前記第５のＰＭＯＳトランジスタのトランジスタタイプは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記供給電圧（ＶＤＤ）と比較して制限されるように選択される、請求項１または２に記載のプリチャージ回路。
【請求項9】
前記第４のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルが前記接地基準点（ＧＮＤ）よりも高くなるように寸法決めされる、請求項３または４に記載のプリチャージ回路。
【請求項10】
前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも１０～８０％低く、好ましくは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも２０～８０％低く、さらに好ましくは、前記第１のビット線プリチャージレベル及び前記第２のビット線プリチャージレベルは前記供給電圧（ＶＤＤ）よりも２０～７０％低い、先行請求項のいずれか１項に記載のプリチャージ回路。
【請求項11】
請求項１～１０のいずれか１項に記載の少なくとも１つのプリチャージ回路を備える、メモリ。
【国際調査報告】