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特表2023-530866セル集合体及びこのようセル集合体をそれぞれ有する複数のアームから成るコンバータ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-07-20
(54)【発明の名称】セル集合体及びこのようセル集合体をそれぞれ有する複数のアームから成るコンバータ
(51)【国際特許分類】
H02M 7/49 20070101AFI20230712BHJP
【ＦＩ】
H02M7/49
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022574177
(86)(22)【出願日】2021-05-27
(85)【翻訳文提出日】2022-12-01
(86)【国際出願番号】 EP2021064167
(87)【国際公開番号】W WO2022002492
(87)【国際公開日】2022-01-06
(31)【優先権主張番号】20182875.3
(32)【優先日】2020-06-29
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】390035459
【氏名又は名称】マシイネンフアブリーク・ラインハウゼン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング
(74)【代理人】
【識別番号】100069556
【弁理士】
【氏名又は名称】江崎 光史
(74)【代理人】
【識別番号】100111486
【弁理士】
【氏名又は名称】鍛冶澤 實
(74)【代理人】
【識別番号】100191835
【弁理士】
【氏名又は名称】中村 真介
(74)【代理人】
【識別番号】100221981
【弁理士】
【氏名又は名称】石田 大成
(72)【発明者】
【氏名】リーダム・ロバート・ジョン
【テーマコード（参考）】
5H770
【Ｆターム（参考）】
5H770BA11
5H770DA03
5H770DA23
5H770DA31
5H770DA37
5H770GA19
(57)【要約】
本発明は、複数のセル９から成るセル集合体に関する。この場合、それぞれのセル９が、１つの第１端子１５と１つの第２端子１７と複数のスイッチング素子１９と１つのキャパシタンス２１とを含む。複数のスイッチング素子１９は、キャパシタンス２１を第１端子１５と第２端子１７とに接続するように、及びキャパシタンス２１をバイパスするように適合されている。それぞれのセル９は、１つのバイパス部２７を有する。このバイパス部２７は、第１端子１５と第２端子１７に接続されていて、短絡回路構成の状態では少なくとも１つのスイッチング素子１９をバイパスし、開放回路構成の状態では当該少なくとも１つのスイッチング素子１）をバイパスしないように適合されている。それぞれのセル９は、１つのセル制御部２９を有する。複数のスイッチング素子１９が、キャパシタンス２１を第１端子１５と第２端子１７とに接続するか、又は、複数のスイッチング素子１９が、キャパシタンス２１をバイパスするように、セル制御部２９が、制御信号を複数のスイッチング素子１９に供給するように適合されている。バイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、セル制御部２９が、制御信号を隣同士のセル９のうちの少なくとも１つのセル９のセル制御部２９に供給するように適合されている。さらに、本発明は、それぞれアーム５がこのようなセル集合体５を有する複数のアーム３から成るコンバータ１に関する。
【特許請求の範囲】
【請求項1】
複数のセル（９）から成るセル集合体（５）であって、前記複数のセル（９）のそれぞれのセル（９）が、１つの第１端子（１５）と１つの第２端子（１７）と複数のスイッチング素子（１９）と１つのキャパシタンス（２１）とを含み、前記複数のスイッチング素子（１９）は、前記キャパシタンス（２１）を前記第１端子（１５）と前記第２端子（１７）とに接続するように、及び前記キャパシタンス（２１）をバイパスするように適合されていて、
隣同士のセル（９）から成るそれぞれのセル対ごとに、前記隣同士のセル（９）から成るセル対の１つの第１セル（９）の前記第１端子（１５）が、前記隣同士のセル（９）から成るセル対の１つの第２セル（９）の前記第２端子（１７）に接続されているように、前記複数のセル（９）のうちの複数のセル（９）が直列に接続されていて、
それぞれのセル（９）が、１つのバイパス部（２７）をさらに有し、それぞれのセル（９）の前記バイパス部（２７）が、前記セル（９）の前記第１端子（１５）と前記第２端子（１７）とに接続されていて、短絡回路構成の状態では前記セル（９）の前記複数のスイッチング素子（１９）のうちの少なくとも１つのスイッチング素子（１９）をバイパスし、開放回路構成の状態では前記少なくとも１つのスイッチング素子（１９）をバイパスしないように適合されていて、
それぞれのセル（９）が、１つのセル制御部（２９）をさらに有し、前記複数のスイッチング素子（１９）が、前記キャパシタンス（２１）を前記第１端子（１５）と前記第２端子（１７）とに接続するか、又は、前記複数のスイッチング素子（１９）が、前記キャパシタンス（２１）をバイパスするように、それぞれのセル（９）の前記セル制御部（２９）が、制御信号を前記セル（９）の前記複数のスイッチング素子（１９）に供給するように適合されていて、
それぞれの前記バイパス部（２７）が、その構成を前記短絡回路構成から前記開放回路構成に変更するか、又は前記開放回路構成から前記短絡回路構成に変更するように、それぞれのセル（９）の前記セル制御部（２９）が、制御信号を隣同士のセル（９）のうちの少なくとも１つのセル（９）の前記バイパス部（２７）に供給するように適合されている当該セル集合体（５）。
【請求項2】
それぞれのセル（９）は、１つの電力供給部（３１）をさらに有し、それぞれのセル（９）の前記電力供給部（３１）は、電力を隣同士のセル（９）のうちの少なくとも１つのセル（９）の前記バイパス部（２７）に供給するように適合されている請求項１に記載のセル集合体（５）。
【請求項3】
それぞれのセル（９）の前記バイパス部（２７）は、１つの記憶部有する請求項１又は２に記載のセル集合体（５）。
【請求項4】
前記バイパス部（２７）の構成を示す、前記バイパス部（２７）の状態情報が、前記セル（９）の前記セル制御部（２９）によって前記記憶部に書き込まれ得るように、それぞれのセル（９）の前記記憶部が、前記セル（９）の前記セル制御部（２９）に接続されている請求項３に記載のセル集合体（５）。
【請求項5】
前記記憶部は、データ記憶部（４７）から成る請求項３及び４のいずれか１項に記載のセル集合体（５）。
【請求項6】
前記データ記憶部（４７）は、不揮発性のデータ記憶部である請求項５に記載のセル集合体（５）。
【請求項7】
前記記憶部は、ラッチングリレー（３７）を有する請求項３～６のいずれか１項に記載のセル集合体（５）。
【請求項8】
それぞれの前記バイパス部（２７）が、その構成を前記短絡回路構成から前記開放回路構成に変更するか、又は前記開放回路構成から前記短絡回路構成に変更するように、それぞれのセル（９）の前記セル制御部（２９）は、制御信号を隣同士のセル（９）のうちの１つのセル（９）の前記バイパス部（２７）に供給するように適合されている請求項１～７のいずれか１項に記載のセル集合体（５）。
【請求項9】
それぞれの前記バイパス部（２７）が、その構成を前記短絡回路構成から前記開放回路構成に変更するか、又は前記開放回路構成から前記短絡回路構成に変更するように、それぞれのセル（９）の前記セル制御部（２９）は、制御信号を隣同士のセル（９）の２つのセル（９）の前記バイパス部（２７）に供給するように適合されている請求項１～７のいずれか１項に記載のセル集合体（５）。
【請求項10】
それぞれのセル（９）の前記バイパス部（２７）は、前記短絡回路構成の状態では前記セル（９）の前記複数のスイッチング素子（１９）のうちの１つのスイッチング素子（１９）をバイパスし、前記開放回路構成の状態では１つの前記スイッチング素子（１９）をバイパスしないように適合されている請求項１～９のいずれか１項に記載のセル集合体（５）。
【請求項11】
それぞれのセル（９）の前記バイパス部（２７）は、前記短絡回路構成の状態では前記セル（９）の前記複数のスイッチング素子（１９）の２つのスイッチング素子（１９）をバイパスし、前記開放回路構成の状態では前記２つのスイッチング素子（１９）をバイパスしないように適合されている請求項１～９のいずれか１項に記載のセル集合体（５）。
【請求項12】
それぞれのセル（９）の前記複数のスイッチング素子（１９）は、前記セル（９）の前記第１端子（１５）に接続されている第１接続点で互いに接続されている２つのスイッチング素子（１９）から成り、前記２つのスイッチング素子（１９）の第１スイッチング素子（１９）が、前記キャパシタンス（２１）の第１端子に接続されていて、前記２つのスイッチング素子（１９）の第２スイッチング素子（１９）が、前記セル（９）の前記第２端子（１７）に接続されている第２接続点で前記キャパシタンス（２１）の第２端子に接続されている請求項１～１１のいずれか１項に記載のセル集合体（５）。
【請求項13】
それぞれのセル（９）の前記スイッチング素子（１９）は、４つのスイッチング素子（１９）から成り、４つのスイッチング素子（１９）のうちの第１スイッチング素子（１９）と、４つのスイッチング素子（１９）のうちの第２スイッチング素子（１９）とが、前記セル（９）の前記第１端子（１５）に接続されている第１接続点で互いに接続されていて、
４つのスイッチング素子（１９）のうちの第３スイッチング素子（１９）と、４つのスイッチング素子（１９）のうちの第４スイッチング素子（１９）とが、前記セル（９）の前記第２端子（１７）に接続されている第２接続点で互いに接続されていて、
前記第１スイッチング素子（１９）と前記第３スイッチング素子（１９）とが、前記セル（９）の前記キャパシタンス（２１）の第１端子に接続されている第３接続点で互いに接続されていて、前記第２スイッチング素子（１９）と前記第４スイッチング素子（１９）とが、前記セル（９）の前記キャパシタンス（２１）の第２端子に接続されている第４接続点で互いに接続されている請求項１～１１のいずれか１項に記載のセル集合体（５）。
【請求項14】
それぞれのセル（９）の少なくとも１つの前記スイッチング素子（１９）のそれぞれのスイッチング素子（１９）が、１つのトランジスタを有する請求項１～１３のいずれか１項に記載のセル集合体（５）。
【請求項15】
それぞれのアーム（３）は、請求項１～１４のいずれか１項に記載のセル集合体（５）から成る、複数の前記アーム（３）を有するコンバータ（１）。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セル集合体及びこのようセル集合体をそれぞれ有する複数のアームから成るコンバータに関する。
【0002】
セル集合体をそれぞれ有する複数のアームから成るコンバータ（変換器）は公知である。
【背景技術】
【0003】
送電システムでは、電力変換装置とも呼ばれ得るコンバータが使用される。多くの場合、当該コンバータは、相アームとしても知られている複数のアームから構成される。それぞれのアームは、セル集合体を有し、それぞれのセル集合体は、複数のセルから成る。それぞれのセルは、１つの第１端子と１つの第２端子と複数のスイッチング素子と１つのキャパシタンスとを含む。当該キャパシタンスによって供給される電圧が、当該第１端子と当該第２端子とによって選択的に供給され得るように、当該複数のスイッチング素子は、当該キャパシタンスを当該第１端子と当該第２端子とに接続し、当該キャパシタンスをバイパスするように適合されている。隣同士のセルから成るそれぞれのセル対ごとに、当該隣同士のセルから成るセル対の第１セルの第１端子が、当該隣同士のセルから成るセル対の第２セルの第２端子に接続されているように、当該複数のセルは直列に接続されている。
【0004】
従来の技術から公知のセル集合体のセルは、設計上は一般にロバストであっても、１つのセルの少なくとも一部の故障、すなわち１つのセルの故障が起こり得る。
【0005】
一般に、コンバータの可用性が保証されるように、特定の故障モードで保証されるように、特定の１つのスイッチング素子が故障したときに、その故障したスイッチング素子が、そのセルをショートさせるので、そのセルがバイパスされるように、複数のセルが適合され得る。当該発明では、故障モードは、セルを故障させる誘引があるモードであり、セルが故障し得るモードである。しかしながら、そのスイッチング素子が故障したときにだけ、そのセルがバイパスされる。しかしながら、異なるセルの故障モードでそのセルを確実にバイパスすることは不可能である。さらに、故障したスイッチング素子がバイパスを提供するように故障する複数のスイッチング素子は、特に高いスイッチング損失に起因して、多くの場合に効率的でなく且つ高価である。特に、複数のスイッチング素子が、複数のスイッチング動作を実行する高電圧の用途では、スイッチング損失は、最小に維持しなければならない。
【0006】
セルの故障時にコンバータの可用性を保証するためのさらなる試みは、それぞれのセルが１つのバイパス部を有し得ることである。当該バイパス部は、多数のセルの故障モードで作動し続けるように適合されていて、１つのセルが、コンバータを故障させないように、そのセルがバイパスされ得ることを保証する。多くの場合、当該それぞれのセルは、１つのセル制御部を有する。当該セル制御は、制御信号をそのセルのスイッチング素子とそのセルのバイパス部とに供給するように適合されている。さらに、当該コンバータは、１つの主制御装置を有する。この主制御装置は、制御信号を複数のセルの複数のセル制御部に供給するように適合されている。セル制御が故障しているか、又は、セルのセル制御部とバイパス部との間の通信又はコンバータの主制御装置とセル制御部との間の通信が損なわれているか又はもはや不可能であるといった、セルの故障が深刻である場合は、制御信号が、当該セル制御部によって当該セルのバイパス部にもはや供給され得ないか、－又は少なくとも確実に－供給され得なく、及び／又は当該コンバータの主制御装置から当該セル制御部にもはや供給され得ないか、－又は少なくとも確実に－供給され得ない。したがって、このような場合は、セル、特にセルのバイパス部の可制御性と、コンバータの信頼できる機能とが損なわれる。これは、セルがコンバータの始動中に故障するときに特に不利である。
【0007】
一般に、確実に機能するコンバータが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【0008】
したがって、本発明の課題は、コンバータの確実な機能を改良することにある。
【課題を解決するための手段】
【0009】
本発明の第１の観点によれば、この課題は、請求項１に記載の特徴を有するセル集合体によって解決される。
【0010】
当該セル集合体は、複数のセルから成る。それぞれのセルが、１つの第１端子と１つの第２端子と複数のスイッチング素子と１つのキャパシタンスとを含む。当該複数のスイッチング素子は、当該キャパシタンスを当該第１端子と当該第２端子とに接続するように、及び当該キャパシタンスをバイパスするように適合されている。隣同士のセルから成るそれぞれのセル対ごとに、当該隣同士のセルから成るセル対の１つの第１セルの当該第１端子が、当該隣同士のセルから成るセル対の１つの第２セルの当該第２端子に接続されているように、当該複数のセルのうちの複数のセルが直列に接続されている。１つのセルが、１つのバイパス部をさらに有する。それぞれのセルの当該バイパス部が、当該セルの当該第１端子と当該第２端子とに接続されていて、短絡回路構成の状態では当該セルの当該複数のスイッチング素子のうちの少なくとも１つのスイッチング素子をバイパスし、開放回路構成の状態では当該少なくとも１つのスイッチング素子をバイパスしないように適合されている。それぞれのセルが、１つのセル制御部をさらに有する。当該複数のスイッチング素子が、当該キャパシタンスを当該第１端子と当該第２端子とに接続するか、又は、当該複数のスイッチング素子が、当該キャパシタンスをバイパスするように、それぞれのセルの当該セル制御部が、制御信号を当該セルの当該複数のスイッチング素子に供給するように適合されている。さらに、それぞれの当該バイパス部が、その構成を当該短絡回路構成から当該開放回路構成に変更するか、又は当該開放回路構成から当該短絡回路構成に変更するように、それぞれのセルの当該セル制御部が、制御信号を隣同士のセルのうちの少なくとも１つのセルの当該バイパス部に供給するように適合されている。
【0011】
セル集合体は、複数のセルから成る。それぞれのセルは、ハーフブリッジ回路構成を有し得る。１つのセルが、１つのハーフブリッジ回路構成を有する場合、このセルは、一方向の電圧を遮断できる。特に、１つのセルが、１つのハーフブリッジ回路構成を有する場合、このセルは、そのキャパシタンスを第１端子とその第２端子とに接続し、当該接続によりそのキャパシタンスの電圧をその第１端子とその第２端子とに供給するか、又は 当該キャパシタンをバイパスし、当該バイパスによりそのキャパシタンスの電圧をその第１端子とその第２端子とに供給しない２レベルコンバータセルを構成する。スイッチング素子の個数と、スイッチング素子のスイッチング動作中に発生するスイッチング損失とが低く維持されなければならない場合に、ハーフブリッジ回路構成は特に有益である。さらに、それぞれのセルは、フルブリッジ回路構成を有してもよい。１つのセルが、１つのフルブリッジ回路構成を有する場合、このセルは、二方向の電圧を遮断できる。特に、１つのセルが、１つのフルブリッジ回路構成を有する場合、このセルは、そのキャパシタンスをその第１端子とその第２端子とに両極性で接続し、当該接続によりそのキャパシタンスの電圧をその第１端子とその第２端子とに両極性で供給するか、又は当該キャパシタンをバイパスし、当該バイパスによりそのキャパシタンスの電圧をその第１端子とその第２端子とに供給しない３レベルコンバータセルを構成する。フルブリッジ回路構成は、当該キャパシタンスが当該第１端子と当該第２端子とに両極性で接続されなければならない場合に特に有益である。当該キャパシタンスを当該第１端子と当該第２端子とに両極性で接続することは、本発明の第２の観点によるコンバータの可制御性を向上させる。
【0012】
複数のセルのそれぞれのセルは、第１端子と第２端子とを有する。複数のセルが、直列に接続され得るように、この第１端子とこの第２端子とはそれぞれ、隣同士の１つのセルの１つの端子に接続されるように適合されている。さらに、それぞれのセルは、複数のスイッチング素子を有する。好ましくは、複数のスイッチング素子のそれぞれのスイッチング素子は、動作電流がスイッチング素子に通電できる閉回路構成と、動作電流がスイッチング素子に通電できない開回路構成とをとるように適合されている。さらに、それぞれのスイッチング素子は、スイッチング動作中に当該閉回路構成と当該開回路構成との間で切り替わるように、すなわち当該閉回路構成から当該開回路構成に切り替わり、当該開回路構成から当該閉回路構成に切り替わるように適合されている。さらに、複数のセルのそれぞれのセルは、１つのキャパシタンスを有する。好ましくは、複数のセルのそれぞれのセルのキャパシタンスは、１つのコンデンサ又は複数のコンデンサによって提供されている。
【0013】
当該複数のスイッチング素子は、当該キャパシタンスを当該第１端子と当該第２端子とに接続し、当該キャパシタンスをバイパスするように適合されている。好ましくは、当該複数のスイッチング素子のスイッチング動作を実行することによって、当該複数のスイッチング素子が、交互に当該キャパシタンスを当該第１端子と当該第２端子とに接続し、当該キャパシタンスをバイパスできるように、当該キャパシタンスの電圧が、交互に当該第１端子と当該第２端子とに供給され、当該第１端子と当該第２端子とに供給されないように、当該複数のスイッチング素子は適合されている。
【0014】
隣同士のセルから成るそれぞれのセル対ごとに、当該隣同士のセルから成るセル対の１つの第１セルの当該第１端子が、当該隣同士のセルから成るセル対の１つの第２セルの当該第２端子に接続されているように、当該複数のセルのうちの複数のセルが直列に接続されている。当該複数のセルの直列接続に起因して、当該複数のスイッチング素子の調整されたスイッチング動作が、当該複数のセルの複数のキャパシタンスを当該複数のセルの第１端子と第２端子とに選択的に接続することを可能にする。当該接続は、コンバータのそれぞれのアームごとに、すなわちコンバータのそれぞれのＡＣ（交流）端子で最小限の高調波歪を含む正弦波の波形に極めて近いステップ状の波形を供給することを可能にする。
【0015】
それぞれのセルは、１つのバイパス部をさらに有する。それぞれのセルの当該バイパス部は、当該セルの第１端子と第２端子とに接続されていて、短絡回路構成では当該セルの複数のスイッチング素子のうちの少なくとも１つのスイッチング素子をバイパスし、開放回路構成では当該少なくとも１つのスイッチング素子をバイパスしないように適合されている。ハーフブリッジ回路構成及びフルブリッジ回路構成のようなセルの構成に依存して、当該バイパス部は、１つのスイッチング素子又は複数のスイッチング素子をバイパスするように適合され得る。１つのセルが１つのハーフブリッジ回路構成を有するセル集合体の１つの実施の形態では、１つのバイパス部は、１つのスイッチング素子をバイパスするように適合され得る。さらに、１つのセルが１つのフルブリッジ回路構成を有するセル集合体の１つの実施の形態では、当該バイパス部は、２つのスイッチング素子をバイパスするように適合され得る。したがって、当該バイパス部は、少なくとも１つのスイッチング素子を選択的にバイパスするように適合され得て、したがって１つのセルの故障時にそのセルをバイパスする。なお、少なくとも１つのスイッチング素子をバイパスすることに関してこの段落で使用される用語では、バイパス部は、第１端子と第２端子とに接続されている。したがって、バイパス部が短絡回路構成である場合は、当該バイパス部は、実質的に短絡回路のように第１端子と第２端子とを互いに直接に接続する。１つのスイッチング素子が、第１端子と第２端子とに接続されている場合、バイパス部は、このスイッチング素子に適合されているとみなされる。２つのスイッチング素子が、例えば互いに直列接続で第１端子と第２端子とに接続されている場合、当該バイパス部は、当該２つのスイッチング素子をバイパスするように適合されているとみなされる。したがって、当該バイパス部は、当該バイパス部が短絡回路構成である場合にセルをバイパスするための手段を提供する。本発明においてバイパス部がセルをバイパスすると言う場合は、バイパス部は短絡回路構成であることを主に意味する。すなわち、第１端子と第２端子との間の直接の接続は、実質的に短絡回路のようなバイパス部によって提供される。
【0016】
それぞれのセルは、１つのセル制御部をさらに有する。複数のスイッチング素子が、キャパシタンスを第１端子と第２端子とに接続するか、又は、複数のスイッチング素子が、キャパシタンスをバイパスするように、それぞれのセルのセル制御部は、制御信号を当該セルの複数のスイッチング素子に供給する。複数のスイッチング素子が、キャパシタンスを第１端子と第２端子とに接続するか、又は、複数のスイッチング素子が、キャパシタンスをバイパスするように、それぞれのセルのセル制御部が、制御信号を当該セルの複数のスイッチング素子に供給するように適合されているので、当該キャパシタンスの電圧が、第１端子と第２端子とに選択的に供給され得て、制御モードでは第１端子と第２端子とに供給され得ないように、当該セル制御部は、当該セルの複数のスイッチング素子での調整されたスイッチング動作を可能にする。
【0017】
それぞれのセルのセル制御部は、制御信号を隣同士のセルのうちの少なくとも１つのセルのバイパス部に供給するように適合されている。それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの少なくとも１つのセルのバイパス部に供給するように適合されているので、当該それぞれのセルのセル制御部は、隣同士のセルのうちの少なくとも１つのセルのバイパス部を制御できる。好ましくは、それぞれのセルのセル制御部は、制御信号を隣同士のセルのうちの少なくとも１つのセルのバイパス部に供給するように適合されている。さらに、それぞれのセルのセル制御部が、制御信号を隣同士のセルの２つのセルに供給するように適合されていることが特に好ましい。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部は、制御信号を隣同士のセルのうちの少なくとも１つのセルのセル制御部に供給するように適合されている。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの少なくとも１つのセルのセル制御部に供給するように適合されているので、それぞれのセルのセル制御部が、隣同士のセルのうちの少なくとも１つのセルのバイパス部を制御できる。例えば、セル制御部が故障しているか、又は、セル制御部とそのセルのバイパス部との間の通信若しくはコンバータの主制御装置とセル制御部との間の通信が損なわれているか又はもはや不可能であるように、そのセルの故障が深刻である場合は、制御信号が、当該故障したセルに隣接している１つのセルのセル制御部によって当該故障したセルのバイパス部に供給され得る。したがって、故障したセル、特に故障したセルのバイパス部の可用性、すなわちコンバータの信頼できる機能がさらに改善される。このことは、１つのセルがコンバータの始動中に故障したときに特に有益である。
【0018】
好ましくは、バイパス部は、少なくとも１つのサイリスタを有してもよい。バイパス部が、少なくとも１つのサイリスタから成る場合、それぞれのセルのセル制御部が、制御信号を隣同士のセルの２つのセルに供給するように適合されていることが特に好ましい。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部の少なくとも１つのサイリスタは、制御信号を隣同士のセルのうちの少なくとも１つのセルのセル制御部に供給するように適合され得る。特に、それぞれのセルのセル制御部が、制御信号をバイパス部の少なくとも１つのサイリスタに供給するように適合されていると、当該少なくとも１つのサイリスタの構成が、当該セル制御部から当該少なくとも１つのサイリスタによって受信された制御信号に基づいて、当該少なくとも１つのサイリスタの短絡回路構成から当該少なくとも１つのサイリスタの開放回路構成に変更され得て、当該少なくとも１つのサイリスタの開放回路構成から当該少なくとも１つのサイリスタの短絡回路構成に変更され得る。
【0019】
特に、１つのセルのバイパス部が、隣接している１つのセルの１つのセル制御部によって制御され得るので、コンバータの信頼性が向上される。さらに、１つのセルが故障しているか又は１つのセルとの通信が不可能であるときに、コンバータの始動中に発生する問題が著しく低減される。これも、コンバータの信頼性を向上させる。さらに、１つのセルのバイパス部が、隣接している１つのセルの１つのセル制御部によって制御され得るので、当該バイパス部の構成が、コンバータの始動中に当該隣接しているセルの当該セル制御部によって変更され得る。これは、コンバータの始動中の複数のセルのテストも可能にする。始動中の当該複数のセルのテストは、当該故障したセルがコンバータの動作中に無効にされ得るように、故障したセルを認識し無効にすることを可能にし、例えば、故障したセルを始動中にバイパスすることを可能にする。
【0020】
要約すると、コンバータの信頼できる機能がさらに改善される。
【0021】
好ましくは、バイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部は、制御信号を当該セルの当該バイパス部に供給するように適合されている。バイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を当該セルのバイパス部に供給するように適合されていると、当該セルの当該バイパス部の構成が、同じセルのセル制御部によって変更され得る。
【0022】
セル集合体の好適な実施の形態によれば、それぞれのセルが、１つの電力供給部をさらに有する。この場合、それぞれのセルの当該電力供給部は、電力を隣同士のセルのうちの少なくとも１つのセルのバイパス部に供給するように適合されている。それぞれのセルの当該電力供給部が、電力を隣同士のセルのうちの少なくとも１つのセルのバイパス部に供給するように適合されているので、１つのセルの故障時に、隣同士のセルのうちの少なくとも１つのセルの電力供給ができなかったとしても、隣同士のセルのうちの少なくとも１つのセルのバイパス部の電力供給が確保される。好ましくは、それぞれの電力供給部は、電力をセルのバイパス部に供給するように適合されている。さらに、それぞれの電力供給部が、電力をセルの制御部に供給するように適合されていることが好ましい。特に、それぞれの電力供給部は、電力をセルのキャパシタンスに供給するように適合されている。
【0023】
セル集合体の好適な実施の形態によれば、それぞれのセルのバイパス部は、１つのメモリ部を有する。好ましくは、例えば、当該セルのセル制御部から、又は隣接している１つのセルの１つのセル制御部から、又はコンバータの主制御装置から当該メモリ部にアクセスすることによって、当該バイパス部の構成が推測され得るように、当該メモリ部は、バイパス部の構成に関する情報、例えばバイパス部の状態情報を記憶するように適合されている。好ましくは、電力が、一定の期間にセルの電力供給部によって当該セルのバイパス部に供給されなかった後でも、当該メモリ部は、当該バイパス部の構成に関する情報を供給するように適合されている。したがって、当該メモリ部は、電力がセルの電力供給部によって当該セルのバイパス部に供給されなかった期間より前の当該バイパス部の構成を推測することを可能にする。しかも、この期間後に、当該バイパス部は、当該期間より前の当該バイパス部の構成に復帰され得るか、又は当該構成に維持され得る。セル集合体の特に好適な実施の形態では、当該期間中と当該期間後とに、バイパス部が、当該期間より前からのその構成を維持するように、それぞれのセルの当該バイパス部のメモリ部が、当該期間より前からのその構成を記憶してもよい。これは、以下でさらに説明するように、例えば、当該メモリ部が、ラッチングリレーを有する場合に達成され得る。
【0024】
セル集合体の好適な実施の形態によれば、バイパス部の構成を示す当該バイパス部の状態情報が、当該セルのセル制御部によって当該メモリ部に書き込まれ得るように、それぞれのセルのメモリ部が、当該セルのセル制御部に接続されている。セルのバイパス部によってセル制御部から受信された制御信号が、当該セルのセル制御部によって当該メモリ部に書き込まれ得る状態情報を示してもよい。当該状態情報は、バイパス部の構成、特にバイパス部の現在の構成及び／又はバイパス部の望ましい構成を示してもよい。状態情報が、バイパス部の構成を示す場合、当該状態情報は、バイパス部の状態情報と呼ばれ得る。好ましくは、バイパス部の現在の構成は、当該バイパス部が現時点で存在する構成である。同様に、バイパス部の望ましい構成は、複数のスイッチング素子のうちの少なくとも１つのスイッチン素子がその状況に依存してバイパスされるか又はバイパスされないような、当該バイパス部が必要とする構成であることが望ましい。
【0025】
セル集合体の好適な実施の形態によれば、メモリ部は、データ記憶部から成る。好ましくは、当該データ記憶部は、デジタルデータ、特にバイパス部の状態情報を記憶するように適合されている。
【0026】
セル集合体の好適な実施の形態によれば、データ記憶部は、不揮発性のデータ記憶部である。セルのメモリ部が、周期的に電力供給されるごとに、バイパス部の状態情報が復旧されなければならないならば、不揮発性のデータ記憶部が特に望ましい。
【0027】
セル集合体の好適な実施の形態によれば、メモリ部は、１つのラッチングリレーを有する。電力が当該セルの電力供給部によって当該セルのバイパス部に供給されなかった期間中と当該期間後とに、バイパス部が、当該期間より前からのその構成を維持するように、それぞれのセルのバイパス部のメモリ部が、当該期間より前からの当該セルのバイパス部の構成を記憶できる場合に、ラッチングリレーは特に有益である。１つのサイリスタの構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、当該ラッチングリレーは、制御信号をセル制御部から受信するように複数の入力端子を有してもよく、開構成と閉構成とに適合されるように正常時は複数の触端子を開き、且つ当該セル制御部から受信された当該制御信号に依存して、当該開構成から当該閉構成に変更され、当該閉構成から当該開構成に変更される。
【0028】
セル集合体の好適な実施の形態によれば、それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの１つのセルのバイパス部に供給するように適合されている。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの１つのセルのバイパス部に供給するように適合されているので、それぞれのセルのセル制御部が、当該セルの隣同士のセルのうちの１つのセルのバイパス部を制御できる。制御信号が、それぞれのセルのセル制御部から当該セルのバイパス部に供給され、さらに制御信号が、隣接している１つのセルのセル制御部から当該セルのバイパス部に供給されることが特に有益である。したがって、１つのセルのセル制御部が故障しているか、又は、当該セルのセル制御部とバイパス部との間の通信又はコンバータの主制御装置と当該セルのセル制御部との間の通信が損なわれているか又はもはや不可能である場合に、制御信号が、当該故障したセルに隣接している１つのセルのセル制御部によって当該故障したセルのバイパス部に供給され得る。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの１つのセルのバイパス部に供給するように適合されている場合に、それぞれのセルの電力供給部が、電力を当該隣同士のセルのうちの１つのセルのバイパス部に供給するように適合されていることが有益である。
【0029】
セル集合体の好適な実施の形態によれば、それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルの２つのセルのバイパス部に供給するように適合されている。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルの２つのセルのバイパス部に供給するように適合されているので、それぞれのセルのセル制御部が、当該セルの隣同士のセルの２つのセルのバイパス部を制御できる。制御信号が、それぞれのセルのセル制御部から当該セルのバイパス部に供給され、さらに制御信号が、隣接している２つのセルのセル制御部から当該セルのバイパス部に供給されることが特に有益である。したがって、１つのセルのセル制御部が故障しているか、又は、当該セルのセル制御部とバイパス部との間の通信又はコンバータの主制御装置と当該セルのセル制御部との間の通信が損なわれているか又はもはや不可能である場合に、制御信号が、当該故障したセルに隣接している２つのセルのセル制御部によって当該故障したセルのバイパス部に供給され得る。それぞれのバイパス部が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、それぞれのセルのセル制御部が、制御信号を隣同士のセルのうちの１つのセルのバイパス部に供給するように適合されている場合に、それぞれのセルの電力供給部が、電力を当該隣同士のセルの２つのセルのバイパス部に供給するように適合されていることが有益である。
【0030】
セル集合体の好適な実施の形態によれば、それぞれのセルのバイパス部が、短絡回路構成では当該セルの複数のスイッチン素子のうちの１つのスイッチング素子をバイパスし、開放回路構成では当該１つのスイッチング素子をバイパスしないように適合されている。当該セルが、１つのハーフブリッジ回路構成を有する場合に、それぞれのセルのバイパス部が、短絡回路構成では当該セルの複数のスイッチン素子のうちの１つのスイッチング素子をバイパスし、開放回路構成では当該１つのスイッチング素子をバイパスしないように適合されていることが有益である。
【0031】
セル集合体の好適な実施の形態によれば、それぞれのセルのバイパス部が、短絡回路構成では当該セルの複数のスイッチン素子のうちの２つのスイッチング素子をバイパスし、開放回路構成では当該２つのスイッチング素子をバイパスしないように適合されている。当該セルが、１つのフルブリッジ回路構成を有する場合に、それぞれのセルのバイパス部が、短絡回路構成では当該セルの複数のスイッチン素子のうちの２つのスイッチング素子をバイパスし、開放回路構成では当該２つのスイッチング素子をバイパスしないように適合されていることが有益である。
【0032】
セル集合体の好適な実施の形態によれば、それぞれのセルの複数のスイッチング素子が、２つのスイッチング素子から成る。当該２つのスイッチング素子は、互いに当該セルの第１端子に接続されている第１接続点に接続されている。この場合、当該２つのスイッチング素子の第１スイッチン素子が、キャパシタンスの第１端子に接続されていて、当該２つのスイッチング素子の第２スイッチン素子が、当該セルの第２端子に接続されている第２接続点で当該キャパシタンスの第２端子に接続されている。それぞれのセルの複数のスイッチング素子が、互いに当該セルの第１端子に接続されている第１接続点に接続されている２つのスイッチング素子から成る場合、当該セルの１つのハーフブリッジ回路構成が提供され得る。この場合、当該２つのスイッチング素子の第１スイッチン素子が、キャパシタンスの第１端子に接続されていて、当該２つのスイッチング素子の第２スイッチン素子が、当該セルの第２端子に接続されている第２接続点で当該キャパシタンスの第２端子に接続されている。
【0033】
セル集合体の好適な実施の形態によれば、それぞれのセルの複数のスイッチング素子が、４つのスイッチン素子から成る。この場合、当該４つのスイッチン素子のうちの第１スイッチン素子と当該４つのスイッチン素子のうちの第２スイッチン素子とが、互いに当該セルの第１端子に接続されている第１接続点に接続されている。この場合、当該４つのスイッチン素子のうちの第３スイッチン素子と当該４つのスイッチン素子のうちの第４スイッチン素子とが、互いに当該セルの第２端子に接続されている第２接続点に接続されている。この場合、当該第１スイッチン素子と当該第３スイッチン素子とが、互いに当該セルのキャパシタンスの第１端子に接続されている第３接続点に接続されていて、当該第２スイッチン素子と当該第４スイッチン素子とが、互いに当該セルの当該キャパシタンスの第２端子に接続されている第４接続点に接続されている。それぞれのセルの複数のスイッチング素子が、４つのスイッチン素子から成る場合、１つのフルブリッジ回路構成が提供され得る。この場合、当該４つのスイッチン素子のうちの第１スイッチン素子と当該４つのスイッチン素子のうちの第２スイッチン素子とが、互いに当該セルの第１端子に接続されている第１接続点に接続されている。この場合、当該４つのスイッチン素子のうちの第３スイッチン素子と当該４つのスイッチン素子のうちの第４スイッチン素子とが、互いに当該セルの第２端子に接続されている第２接続点に接続されている。この場合、当該第１スイッチン素子と当該第３スイッチン素子とが、互いに当該セルのキャパシタンスの第１端子に接続されている第３接続点に接続されていて、当該第２スイッチン素子と当該第４スイッチン素子とが、互いに当該セルの当該キャパシタンスの第２端子に接続されている第４接続点に接続されている。
【0034】
セル集合体の好適な実施の形態によれば、それぞれのセルの少なくとも１つのスイッチン素子のそれぞれのスイッチン素子が、１つのトランジスタから成る。さらに、それぞれのセルの当該少なくとも１つのスイッチン素子のそれぞれのスイッチン素子は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）及び／又はサイリスタから成り得る。好ましくは、それぞれのセルの当該少なくとも１つのスイッチン素子のそれぞれのスイッチン素子は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）及び／又はヒ化ガリウム（ＧＡＮ）から構成されている。
【0035】
本発明の第２の観点によれば、この課題は、請求項１５に記載の特徴を有するコンバータによっても解決される。当該コンバータは、複数のアームから成る。それぞれのアームは、本発明の第１の観点によるセル集合体を有する。
【0036】
コンバータは、複数のアームから成る。好ましくは、コンバータは、３つのアームから成る。しかしながら、コンバータが、６つのアームから成ることも有益である。いずれにしても、コンバータのアームの数が、コンバータの用途に依存して選択され得る。さらに、コンバータは、当該コンバータの相ごとに１つのアームを有し得る。代わりに、コンバータは、当該コンバータの相ごとに２つ以上のアームを有してもよい。好ましくは、所定数のアーム、すなわち１つのアーム又は２つ以上のアームが、当該コンバータの用途に依存して相ごとに選択され得る。複数のアームのそれぞれのアームは、本発明の第１の観点によるセル集合体を有する。
【0037】
好ましくは、本発明の第２の観点によるコンバータは、マルチレベルコンバータであり、好ましくはモジュラー・マルチレベルコンバータ（ＭＭＣ）である。コンバータは、三相モジュラー・マルチレベルコンバータであることが特に好ましい。好ましくは、本発明の第２の観点によるコンバータは、電力を高圧交流電力から高圧直流電力に変換するように適合されている。さらに、本発明の第２の観点によるコンバータは、電力を高圧直流電力から高圧交流電力に変換するように適合されていることが有益である。さらに、本発明の第２の観点によるコンバータは、電力を高圧交流電力から高圧直流電力に変換し、高圧直流電力から高圧交流電力に変換するように適合され得る。コンバータが、電力を高圧直流電力から高圧交流電力に変換し、又は高圧交流電力から高圧直流電力に変換し、又は高圧交流電力から高圧直流電力に変換し、高圧直流電力から高圧交流電力に変換するように適合されている場合は、当該コンバータは、高圧直流送電（ＨＶＤＣ）コンバータと呼ばれ得る。特に、それぞれのセルの少なくとも１つのスイッチング素子のそれぞれのスイッチング素子が１つのトランジスタを有する実施の形態では、本発明の第２の観点によるコンバータは、電圧源コンバータ（ＶＳＣ）と呼ばれ得る。本発明の第２の観点によるコンバータは、中電圧（ＭＶ）駆動用の用途に適合されていることが有益である。本発明の第２の観点によるコンバータの特に好適な実施の形態では、当該コンバータは、静止型無効電力補償装置（ＳＴＡＴＣＯＭ）のコンバータを構成する。コンバータが、静止型無効電力補償装置のコンバータを構成する場合に、当該静止型無効電力補償装置が、総合電力潮流制御装置（ＵＰＦＣ）の一部を構成することが特に有益である。好適な実施の形態では、単相モジュラー・マルチレベルコンバータである。さらに好適な実施の形態では、コンバータは、マトリックスコンバータである。
【0038】
本発明の第１の観点に関して記載されている特徴、技術的効果及び／又は利点は、少なくとも同様に本発明の第２の観点に対しても成立するので、ここでは対応する記載を繰り返して記載しない。複数の方法ステップが、特定の順序で記載されていても、本発明は、この順序に限定されない。むしろ、当該個々の方法ステップは、任意の有効な順序で実行され得る。
【0039】
以下に、本発明のさらなる特徴、利点及び用途の可能性を代表的な実施の形態及び／又は図面に基づいて説明する。したがって、記載されている及び／又は図示されている個々の全ての特徴及び／又は任意に組み合わせたあらゆる特徴が、個々の請求項の組み合わせ又はこれらの請求項に関係なく、本発明の有益な対象及び／又は特徴を構成し得る。さらに、図面では、同じ符号は、同じ対象又は類似の対象を示し得る。
【図面の簡単な説明】
【0040】
【0041】
【図6】複数のアームから成るコンバータの第３の実施の形態の一部を概略的に示す。
【発明を実施するための形態】
【0042】
図１は、６つのアーム３から成るコンバータ１の第１の実施の形態の一部を示す。それぞれのアーム３は、１つのセル集合体５と１つのインダクタンス７とから成る。それぞれのセル集合体５は、複数のセル９から成る。それぞれのアーム３は、２つのＤＣ（直流）端子１１のうちの１つのＤＣ端子１１と、３つのＡＣ（交流）端子１３のうちの１つのＡＣ端子１３とに接続されている。これらのアーム３は、３つのアーム対を構成する。この場合、これらのアーム対のうちのそれぞれのアーム対が、第１アーム３と第２アーム３とから成る。この場合、第１アーム３と第２アーム３とは、同じＡＣ端子１３と異なるＤＣ端子１１とに接続されている。さらに、それぞれのアーム対が、１つの異なるＡＣ端子１３に接続されている。
【0043】
図２は、一部が図１に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第１の実施の形態を示す。セル９は、第１端子１５と第２端子１７とを有する。隣同士のセル９から成るそれぞれの対ごとに、当該隣同士のセル９から成る対の第１セル９の第１端子１５が、当該隣同士のセル９から成る対の第２セル９の第２端子１７に接続されているように、図１に示されたそれぞれのセル集合体５の複数のセル９が直列に接続されている。
【0044】
さらに、セル９は、２つのスイッチング素子１９と１つのキャパシタンス２１とを有する。このキャパシタンスによって供給される電圧Ｖｃが、セル出力電圧Ｖｏとして第１端子１５と第２端子１７とによって選択的に供給され得るように、これらのスイッチング素子１９は、キャパシタンス２１を第１端子１５と第２端子１７とに接続し、キャパシタンス２１をバイパスさせるように適合される。図２に示されたそれぞれのスイッチング素子１９は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）２３とダイオード２５とから成る。２つのスイッチング素子１９は、互いに第１接続点に接続されている。この第１接続点は、セル９の第１端子１５に接続されている。２つのスイッチング素子１９の第１スイッチング素子１９は、キャパシタンス２１の第１端子に接続されていて、２つのスイッチング素子１９の第２スイッチング素子１９は、第２接続点でキャパシタンス２１の第２端子に接続されている。この第２接続点は、セル９の第２端子１７に接続されている。
【0045】
セル９は、１つのバイパス部２７をさらに有する。このバイパス部２７は、第１端子１５と第２端子１７とに接続されている。さらに、バイパス部２７は、短絡回路構成と開放回路構成とに適合され得る。バイパス部２７は、これらの２つの構成間で往復切り換えするように適合されている。短絡回路構成では、バイパス部２７は、図２に示された２つのスイッチング素子１９の下のスイッチング素子１９をバイパスする。開放回路構成では、図２に示された２つのスイッチング素子１９の下のスイッチング素子１９をバイパスしない。
【0046】
さらに、セル９は、セル制御部２９を有する。これらのスイッチング素子１９が、キャパシタンス２１を第１端子１５と第２端子１７とに接続するか、又はこれらのスイッチング素子１９がキャパシタンス２１をバイパスするような制御信号を、セル９のセル制御部２９が、当該セル９のこれらのスイッチング素子１９に供給するように適合されている。さらに、セル９のバイパス部２７が、このバイパス部２７の構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するような制御信号を、当該セル９のバイパス部２７に供給するように、当該セル９のセル制御部２９は適合されている。さらに、隣同士のセル９のそれぞれのバイパス部２７が、このバイパス部２７の構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、当該セル９のセル制御部２９が、制御信号を当該隣同士のセル９のうちの少なくとも１つのセル９のバイパス部２７に供給するように適合されている。特に、隣同士のセル９のそれぞれのバイパス部２７が、このバイパス部２７の構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、当該セル９のセル制御部２９が、制御信号を当該隣同士のセル９のうちの少なくとも１つのセル９のバイパス部２７に供給するように適合され得る。さらに、隣同士のセル９のそれぞれのバイパス部２７が、このバイパス部２７の構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、当該セル９のセル制御部２９が、制御信号を当該隣同士のセル９の２つのセル９のバイパス部２７に供給するように適合され得る。
【0047】
セル９は、１つの電力供給部３１をさらに有する。この電力供給部３１は、電力を当該セル９のバイパス部２７と当該セル９の制御部２９と当該セル９のキャパシタンス２１とに供給するように適合されている。さらに、電力供給部３１は、電力を隣同士のセル９のうちの少なくとも１つのセル９のバイパス部２７に供給するように適合されている。
【0048】
図３は、一部が図１に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第２の実施の形態を示す。図３に示されたセル９の第２の実施の形態は、図２に示されたセル９の第１の実施の形態に本質的に等しい。しかしながら、セル９の第２の実施の形態のバイパス部２７は、２つのサイリスタ３３から成る。両サイリスタ３３は、第１端子１５と第２端子１７とに接続されている。当該２つのサイリスタ３３の第１サイリスタ３３の陽極が、第１端子１５に接続されていて、その陰極が第２端子１７に接続されている。当該２つのサイリスタ３３の第２サイリスタ３３の陰極が、第１端子１５に接続されていて、その陽極が、第２端子１７に接続されている。
【0049】
２つのサイリスタ３３のそれぞれのサイリスタ３３が、図３に示された２つのスイッチング素子１９の下のスイッチング素子１９を短絡回路構成でバイパスし、その下のスイッチング素子１９を開放回路構成でバイパスしないように適合されている。当該２つのサイリスタ３３のそれぞれのサイリスタ３３は、これらの２つの構成間で往復切り換えするように適合されている。２つのサイリスタ３３に起因して、バイパス部２７は、第１短絡回路構成にあるように、第２短絡回路構成にあるように、及び開放回路構成にあるように適合されている。バイパス部２７の第１短絡回路構成では、図３の左のサイリスタ３３は、短絡回路構成の状態にあり、下のスイッチング素子１９をバイパスし、図３の右のサイリスタ３３は、開放回路構成の状態にあり、下のスイッチング素子１９をバイパスしない。さらに、バイパス部２７の第２短絡回路構成では、図３の右のサイリスタ３３は、短絡回路構成の状態にあり、下のスイッチング素子１９をバイパスし、図３の左のサイリスタ３３は、開放回路構成の状態にあり、下のスイッチング素子１９をバイパスしない。さらに、バイパス部２７の開放回路構成では、図３の左のサイリスタ３３と右のサイリスタ３３との双方が、開放回路構成の状態にあり、当該両サイリスタ３３は、下のスイッチング素子１９をバイパスバイパスしない。当該２つのサイリスタ３３に起因して、バイパス部２７は、下のスイッチング素子１９を双方向に選択的にバイパスでき、すなわち第１端子１５から第２端子１７にバイパスでき、且つ第２端子１７から第１端子１５にバイパスできる。
【0050】
さらに、２つのサイリスタ３３のそれぞれのサイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、セル制御部２９が、２つのサイリスタ３３のゲートに接続されていて、制御信号を当該２つのサイリスタ３３に供給するように適合されている。このため、バイパス部２７の構成は、第１短絡回路構成から第２短絡回路構成に変更され得て、第２短絡回路構成から第１短絡回路構成に変更され得て、第１短絡回路構成から開放回路構成に変更され得て、開放回路構成から第１短絡回路構成に変更され得て、第２短絡回路構成から開放回路構成に変更され得て、開放回路構成から第２短絡回路構成に変更され得る。したがって、バイパス部２７が下のスイッチング素子１９をバイパスする方向が制御され得る。
【0051】
図４は、一部が図１に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第３の実施の形態を示す。図４に示されたセル９の第３の実施の形態は、図２に示されたセル９の第１の実施の形態に本質的に等しい。しかしながら、セル９は、第１端子１５と、第２端子１７と、キャパシタンス２１の第１端子に接続されている第３端子３５とを有する。第１端子１５と第２端子１７とは、その他の実施の形態に関連して上記のように適合されている。例えば、当該キャパシタンスによって供給される電圧Ｖｃが、セル出力電圧Ｖｏとして第１端子１５と第２端子１７とによって供給され得る。さらに、セル９の第３の実施の形態のバイパス部２７は、３つのサイリスタ３３から構成される。当該３つのサイリスタ３３の第１サイリスタ３３は、セル９の第１端子１５とセル９の第２端子１７とに接続されていて、当該３つのサイリスタ３３の第２サイリスタ３３は、セル９の第１端子１５とセル９の第３端子３５とに接続されていて、当該３つのサイリスタ３３の第３サイリスタ３３は、セル９の第２端子１７とセル９の第３端子３５とに接続されている。第１サイリスタ３３の陽極が、第２端子１７接続されていて、その陰極が、第１端子１５に接続されている。当該３つのサイリスタ３３の第２サイリスタ３３の陽極が、第１端子１５に接続されていて、その陰極が、第３端子３５に接続されている。当該３つのサイリスタ３３の第３サイリスタ３３の陽極が、第３端子３５に接続されていて、その陰極が、第２端子１７に接続されている。
【0052】
さらに、第１サイリスタ３３と、第２及び第３サイリスタ３３とが、図４に示された２つのスイッチング素子１９の下のスイッチング素子１９を短絡回路構成でバイパスし、下のスイッチング素子１９を開放回路構成でバイパスしないように適合されている。これらのサイリスタ３３は、これらの構成間で往復切り換えするように適合されている。当該３つのサイリスタ３３に起因して、バイパス部２７は、第１短絡回路構成にあるように、第２短絡回路構成にあるように、及び開放回路構成にあるように適合されている。バイパス部２７の第１短絡回路構成では、図４の第１サイリスタ３３は、短絡回路構成の状態にあり、下のスイッチング素子１９をバイパスし、図４の第２及び第３サイリスタ３３は、開放回路構成の状態にあり、下のスイッチング素子１９をバイパスしない。さらに、バイパス部２７の第２短絡回路構成では、図４の第２及び第３サイリスタ３３は、短絡回路構成の状態にあり、下のスイッチング素子１９をバイパスし、図４の第１サイリスタ３３は、開放回路構成の状態にあり、下のスイッチング素子１９をバイパスしない。さらに、バイパス部２７の開放回路構成では、図４の第１サイリスタ３３並びに第２及び第３サイリスタ３３は、開放回路構成の状態にあり、下のスイッチング素子１９をバイパスしない。当該３つのサイリスタ３３に起因して、バイパス部２７は、下のスイッチング素子１９を双方向に選択的にバイパスでき、すなわち第１端子１５から第２端子１７にバイパスでき、第２端子１７から第１端子１５にバイパスできる。
【0053】
さらに、当該３つのサイリスタ３３のそれぞれのサイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、セル制御部２９が、当該３つのサイリスタ３３のゲートに接続されていて、制御信号を当該３つのサイリスタ３３に供給するように適合されている。このため、バイパス部２７の当該構成は、第１短絡回路構成から第２短絡回路構成に変更され得て、第２短絡回路構成から第１短絡回路構成に変更され得て、第１短絡回路構成から開放回路構成に変更され得て、開放回路構成から第１短絡回路構成に変更され得て、第２短絡回路構成から開放回路構成に変更され得て、開放回路構成から第２短絡回路構成に変更され得る。したがって、バイパス部２７が下のスイッチング素子１９をバイパスする方向が制御され得る。
【0054】
図５は、３つのアーム３から成るコンバータ１の第２の実施の形態の一部を示す。それぞれのアーム３は、１つのセル集合体５と１つのインダクタンス７とから成る。それぞれのセル集合体５は、複数のセル９から成る。それぞれのアーム３は、３つのＡＣ端子１３のうちの２つのＡＣ端子１３に接続されている。これらのアーム３は、３つのアーム対を構成する。この場合、これらのアーム対のそれぞれのアーム対が、１つの第１アーム３と１つの第２アーム３とから成る。この場合、第１アーム３と第２アーム３とは、同じＡＣ端子１３に接続されている。さらに、それぞれのアーム対は、異なる同じＡＣ端子１３に接続されている。
【0055】
図６は、コンバータ１の第３の実施の形態の一部を示す。このコンバータは、３つのサブコンバータ２から成る。それぞれのサブコンバータは、３つのアーム３から成る。したがって、このコンバータ１は、９つのアーム３から成るものとみなされ得る。それぞれのアーム３は、１つのセル集合体５と１つのインダクタンス７とから成る。それぞれのセル集合体５は、複数のセル９から成る。それぞれのアーム３は、１つのインダクタンス７を介して３つの第１ＡＣ端子１３のうちの１つの第１ＡＣ端子１３に接続されていて、１つのインダクタンス７を介して３つの第２ＡＣ端子１３のうちの１つの第２ＡＣ端子１３接続されている。これらのアーム３は、３組のアーム群を構成する。この場合、それぞれの組のアーム群は、３つのアーム３から成り、当該３つのサブコンバータ１のうちの１つのサブコンバータ２の一部を構成するものとみなされ得る。それぞれの組のアーム群の複数のアーム３が、同じＡＣ端子１３に接続されていて、且つ異なる第２ＡＣ端子１３に接続されている。
【0056】
第１アーム３の第１セル集合体５の第１セル９と第２アーム３の第２セル集合体５の第２セル９とから成る一対のセル９の２つのセル９が、同じセル集合体５内で互いに直列に接続されていないが、隣同士のセル９から成るセル対のこれらのセル９が、本発明にしたがって互いに接続されているか、及び／又は互いに作用するのと同様に、第１セル９と第２セル９とが、互いに接続され得るか、及び／又は互いに作用し得る。例えば、それぞれのバイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、第１セル９のセル制御部２９が、制御信号を第２セル９のバイパス部２７に供給するように適合され得る。上記の実施の形態は、同じセル集合体５に属しない複数のセル９から成るセル９のそれぞれのセル対に対して適合され得て、同じセル集合体５に属するが、隣同士のセル９ではない複数のセル９から成るセル９のそれぞれのセル対に対しても適合され得る。さらに、上記の実施の形態は、それぞれの特徴及び特徴の組み合わせに適用され得て、個別に適用され得て、組み合わせて適用され得て、隣同士の２つのセルに関して適用され得て、特に本発明のそれぞれの実施の形態に適用され得る。
【0057】
図７は、一部が図５に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第４の実施の形態を示す。図７に示されたセル９の第４の実施の形態も、一部が図６に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９を構成できる。このセル９は、第１端子１５と第２端子１７とを有する。隣同士のセル９から成るそれぞれのセル対ごとに、隣同士のセル９から成るセル対の第１セル９の第１端子１５が、隣同士のセル９から成るセル対の第２セル９の第２端子１７に接続されているように、図５と図６とに示されたそれぞれのセル集合体５の複数のセル９が直列に接続されている。
【0058】
このセル９は、４つのスイッチング素子１９と１つのキャパシタンス２１とを有する。このキャパシタンスによって供給される電圧Ｖｃが、セル出力電圧Ｖｏとして第１端子１５と第２端子１７とによって選択的に供給され得るように、これらのスイッチング素子１９は、キャパシタンス２１を第１端子１５と第２端子１７とに接続し、キャパシタンス２１をバイパスするように適合されている。図２に示されたセル９の第１の実施の形態と比較すると、このキャパシタンスによって供給される電圧が、セル出力電圧Ｖｏとして、特に交番する極性を有する第１端子１５及び第２端子１７によって選択的に供給され得るように、４つのスイッチング素子１９は、キャパシタンス２１を第１端子１５と第２端子１７とに接続するように適合されている。例えば、Ｖｏは、Ｖｃと－Ｖｃとに交互に等しくなり得る。
【0059】
図７に示されたそれぞれのスイッチング素子１９は、１つのＩＧＢＴ２３と１つのダイオード２５とから成る。４つのスイッチング素子１９のうちの第１スイッチング素子１９と、４つのスイッチング素子１９のうちの第２スイッチング素子１９とが、第１接続点で互いに接続されている。この第１接続点は、セル９の第１端子１５に接続されている。第１スイッチング素子１９は、キャパシタンス２１の第１端子に接続されていて、第２スイッチング素子１９は、キャパシタンス２１の第２端子に接続されている。４つのスイッチング素子１９のうちの第３スイッチング素子１９と、４つのスイッチング素子１９のうちの第４スイッチング素子１９とが、第２接続点で互いに接続されている。第２接続点は、セル９の第２端子１７に接続されている。第３スイッチング素子１９は、キャパシタンス２１の第１端子に接続されていて、第４スイッチング素子１９は、キャパシタンス２１の第２端子に接続されている。第１スイッチング素子１９と第３スイッチング素子１９とが、互いに第３接続点に接続されている。第２スイッチング素子１９と第４スイッチング素子１９とが、互いにキャパシタンス２１の第２端子に接続されている第４接続点に接続されている。
【0060】
このセル９は、バイパス部２７をさらに有する。このバイパス部２７は、第１端子１５と第２端子１７とに接続されている。さらに、バイパス部２７は、短絡回路構成の状態と開放回路構成の状態とにあるように適合されている。バイパス部２７は、これらの２つの構成間で往復切り換えするように適合されている。短絡回路構成では、バイパス部２７は、図７に示された第１スイッチング素子１９と第３スイッチング素子１９とをバイパスし、同様に第２スイッチング素子１９と第４スイッチング素子１９とをバイパスする。解放回路構成では、バイパス部２７は、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない。
【0061】
さらに、このセル９は、１つのセル制御部２９をさらに有する。これらのスイッチング素子１９が、キャパシタンス２１を第１端子１５と第２端子１７とに接続するか、又は、これらのスイッチング素子１９が、キャパシタンス２１をバイパスするように、セル９のセル制御部２９は、信号をセル９のこれらのスイッチング素子１９に供給するように適合されている。さらに、セル９のバイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、セル９のセル制御部２９は、制御信号をセル９のバイパス部２７に供給するように適合されている。さらに、それぞれのバイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、セル９のセル制御部２９は、制御信号を隣同士のセル９の少なくとも１つのセル９のバイパス部２７に供給するように適合されている。特に、それぞれのバイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、セル９のセル制御部２９は、制御信号を隣同士のセル９の少なくとも１つのセル９のバイパス部２７に供給するように適合され得る。さらに、代わりに、それぞれのバイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、セル９のセル制御部２９は、制御信号を隣同士のセル９の２つのセル９のバイパス部２７に供給するように適合され得る。
【0062】
このセル９は、１つの電力供給部３１をさらに有する。電力供給部３１は、電力をセル９のバイパス部２７と、セル９の制御部２９とセル９のキャパシタンス２１とに供給するように適合されている。さらに、電力供給部３１は、電力を隣同士のセル９の少なくとも１つのセル９に供給するように適合されている。
【0063】
図８は、一部が図５に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第５の実施の形態を示す。図８に示されたセル９の第５の実施の形態も、一部が図６に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９を構成できる。図８に示されたセル９の第５の実施の形態は、図７に示されたセル９の第４の実施の形態に本質的に等しい。しかしながら、セル９の第５の実施の形態のバイパス部２７は、２つのサイリスタ３３から成る。両サイリスタ３３は、第１端子１５と第２端子１７とに接続されている。当該２つのサイリスタ３３の第１サイリスタ３３の陽極が、第１端子１５に接続されていて、その陰極が第２端子１７に接続されている。当該２つのサイリスタ３３の第２サイリスタ３３の陰極が、第１端子１５に接続されていて、その陽極が、第２端子１７に接続されている。
【0064】
それぞれのサイリスタ３３は、１つのサイリスタ３３が第１スイッチング素子１９と第３スイッチング素子１９とをバイパスし、同様に第２スイッチング素子１９と第４スイッチング素子１９とをバイパスする短絡回路構成の状態にあるように適合されている。さらに、それぞれのサイリスタ３３は、１つのサイリスタ３３が第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない開放回路構成の状態にあるように適合されている。それぞれのサイリスタ３３は、短絡回路構成と開放回路構成との間で往復切り換えするように適合されている。
【0065】
２つのサイリスタ３３に起因して、バイパス部２７は、第１短絡回路構成の状態と、第２短絡回路構成の状態と、開放回路構成の状態とにあるように構成されている。バイパス部２７の第１短絡回路構成では、図８の第１サイリスタ３３が、短絡回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスし、図８の第２サイリスタ３３が、開放回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない。さらに、バイパス部２７の第２短絡回路構成では、図８の第２サイリスタ３３が、短絡回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスし、図８の第１サイリスタ３３が、開放回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない。さらに、バイパス部２７の開放回路構成では、図８の第１サイリスタ３３と第２サイリスタとの双方が、開放回路構成の状態にあり、両サイリスタ３３は、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない。２つのサイリスタ３３に起因して、バイパス部２７は、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９を２つの方向に選択的にバイパスできる、すなわち第１端子１５から第２端子１７にバイパスでき、第２端子１７から第１端子１５にバイパスできる。
【0066】
さらに、図８に関連して、２つのサイリスタ３３のそれぞれのサイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、セル制御部２９は、当該２つのサイリスタ３３のゲートに接続されていて、制御信号を当該２つのサイリスタ３３に供給するように適合されている。このため、バイパス部２７の構成は、第１短絡回路構成から第２短絡回路構成に変更され得て、第２短絡回路構成から第１短絡回路構成に変更され得て、第１短絡回路構成から開放回路構成に変更され得て、開放回路構成から第１短絡回路構成に変更され得て、第２短絡回路構成から開放回路構成に変更され得て、開放回路構成から第２短絡回路構成に変更され得る。したがって、バイパス部２７が第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスする方向が制御され得る。
【0067】
図９は、一部が図５に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９の第６の実施の形態を概略的に示す。図９に示されたセル９の第５の実施の形態も、一部が図６に示されているコンバータ１の複数のアーム３のうちの１つのアーム３の１つのセル集合体５の１つのセル９を構成できる。図９に示されたセル９の第６の実施の形態は、図８に示されたセル９の第５の実施の形態に本質的に等しい。しかしながら、セル９の第６の実施の形態のバイパス部２７は、１つのサイリスタ３３と４つのダイオード２５とから成る。４つのダイオード２５のうちの第１ダイオード２５と、４つのダイオード２５のうちの第２ダイオード２５とが、第１端子１５に接続されていて、反対側でサイリスタ３３に接続されている。４つのダイオード２５のうちの第３ダイオード２５と、４つのダイオード２５のうちの第４ダイオード２５とが、第２端子１７に接続されていて、反対側でサイリスタ３３に接続されている。第１ダイオード２５の陽極が、第１端子１５に接続されていて、その陰極が、サイリスタ３３の陽極に接続されている。第２ダイオード２５の陰極が、第１端子１５に接続されていて、その陽極が、サイリスタ３３の陰極に接続されている。第３ダイオード２５の陰極が、第２端子１７に接続されていて、その陽極が、サイリスタ３３の陰極に接続されている。第４ダイオード２５の陽極が、第２端子１７に接続されていて、その陰極が、サイリスタ３３の陽極に接続されている。
【0068】
サイリスタ３３は、短絡回路構成の状態と開放回路構成の状態とにあるように適合されていて、短絡回路構成と開放回路構成との間で往復切り換えするように適合されている。サイリスタ３３が、短絡回路構成の状態にあると、バイパス部２７も、短絡回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスする。特に、４つのダイオード２５と１つのサイリスタ３３との配置に起因して、バイパス部２７が、短絡回路構成の状態にあると、バイパス部２７は、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９を２つの方向にバイパスできる、すなわち第１端子１５から第２端子１７にバイパスでき、第２端子１７から第１端子１５にバイパスできる。好ましくは、当該バイパスの方向は、第１端子１５と第２端子１７とに印加される電圧に依存する。サイリスタ３３が、開放回路構成の状態にあると、バイパス部２７も、開放回路構成の状態にあり、第１スイッチング素子１９、第２スイッチング素子１９、第３スイッチング素子１９及び第４スイッチング素子１９をバイパスしない。
【0069】
さらに、１つのサイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、セル制御部２９は、このサイリスタ３３のゲートに接続されていて、制御信号をこのサイリスタ３３に供給するように適合されている。これにより、バイパス部２７の構成は、短絡回路構成から短絡回路構成に変更され得る。このため、バイパス部２７の構成が、このサイリスタ３３を制御するだけによって制御され得る。したがって、図９に示されたバイパス部２７は、制御に対して容易であり且つエネルギー効率の良いバイパス部２７を提供する。さらに、図９に示されたバイパス部２７は、１つのサイリスタ３３だけで済む。
【0070】
図１０は、図２～４及び図７～９に示されたセル９の第１～６の実施の形態のバイパス部２７の第１の実施の形態の一部を示す。図１０に示されたサイリスタ３３は、図３、４、８及び９に示された任意のサイリスタ３３でよい。図１０に示されていないセル制御部２９が、ラッチングリレー３７を介してサイリスタ３３のゲートに接続されている。このラッチングリレー３７は、メモリ部又はメモリ部の一部を構成し得る。このラッチングリレー３７は、制御信号をセル制御部２９から受信するように適合されている入力端子３９と、開いている構成の状態と閉じている構成の状態とに適合される正常時は開いている接触端子４１とから成る。サイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、このラッチングリレー３７は、当該セル制御部２９から受信される制御信号に依存して、開いている構成から閉じている構成に変更され、閉じている構成から開いている構成に変更される。
【0071】
図１１は、図２～４及び図７～９に示されたセル９の第１～６の実施の形態のバイパス部２７の第２の実施の形態の一部を示す。図１１に示されたサイリスタ３３は、図３、４、８及び９に示された任意のサイリスタ３３でよい。ダイオード２５は、サイリスタ３３に接続されている。この場合、ダイオード２５の陽極は、サイリスタ３３の陽極に接続されていて、ダイオード２５の陰極は、サイリスタ３３のゲートに接続されている。この構成に起因して、バイパス部２７が、短絡回路構成にされる必要がある時に、例えば、複数のスイッチング素子１９のうちの１つのスイッチング素子１９のダイオード２５のボンディングワイヤの不良時に、サイリスタ３３は、ダイオードとして作動し得る。
【0072】
図１２は、図２～４及び図７～９に示されたセル９の第１～６の実施の形態のバイパス部２７の第３の実施の形態の一部を示す。図１２に示されたサイリスタ３３は、図３、４、８及び９に示された任意のサイリスタ３３でよい。図１２に示されていないセル制御部２９は、ラッチングリレー３７を介してサイリスタ３３のゲートに接続されている。このラッチングリレー３７は、１つのメモリ部又はメモリ部の一部と、１つの抵抗器によって構成される１つの抵抗４３と、Ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮチャネルＭＯＳＦＥＴ）４５とを構成する。このラッチングリレー３７は、制御信号をセル制御部２９から受信するように適合されている入力端子３９と、開いている構成の状態と閉じている構成の状態とに適合される正常時は開いている接触端子４１とから成る。サイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、このラッチングリレー３７は、当該セル制御部２９から受信される制御信号に依存して、開いている構成から閉じている構成に変更され、閉じている構成から開いている構成に変更されるように適合されている。
【0073】
サイリスタ３３の構成を変更するため、ラッチングリレー３７は、抵抗４３とＮチャネルＭＯＳＦＥＴ４５とを介してサイリスタ３３に接続されている。接触端子４１の第１接触端子が、サイリスタ３３の陰極に接続されている。接触端子４１の第２接触端子が、抵抗４３の第１端子とＮチャネルＭＯＳＦＥＴ４５のゲートとに接続されている。抵抗４３の第２端子が、ＮチャネルＭＯＳＦＥＴ４５のドレインとサイリスタ３３の陽極に接続されている。さらに、サイリスタ３３の構成が、ラッチングリレー３７でセル制御部２９から受信される制御信号に基づいて、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、ＮチャネルＭＯＳＦＥＴ４５のソースが、サイリスタ３３のゲートに接続されている。
【0074】
図１３は、図２～４及び図７～９に示されたセル９の第１～６の実施の形態のバイパス部２７の第４の実施の形態の一部を示す。図１３に示されたサイリスタ３３は、図３、４、８及び９に示された任意のサイリスタ３３でよい。図１３に示されていないセル制御部２９は、メモリ部を介してサイリスタ３３のゲートに接続されている。このゲートは、１つのデータ記憶部４７と、抵抗器によって構成され得る１つの抵抗４３と、２つのＮチャネルＭＯＳＦＥＴ４５とから成る。サイリスタ３３を短絡回路構成から開放回路構成に変更するため、及び開放回路構成から短絡回路構成に変更するため、当該メモリ部は、抵抗４３と２つＮチャネルＭＯＳＦＥＴ４５とを介してサイリスタ３３に接続されている。当該メモリ部の第１端子が、２つのＮチャネルＭＯＳＦＥＴ４５のうちの第１ＮチャネルＭＯＳＦＥＴ４５とサイリスタ３３の陰極に接続されている。当該メモリ部の第２端子が、第１ＮチャネルＭＯＳＦＥＴ４５のゲートに接続されている。第１ＮチャネルＭＯＳＦＥＴ４５のドレインが、抵抗４３の第１端子と２つのＮチャネルＭＯＳＦＥＴ４５のうちの第２ＮチャネルＭＯＳＦＥＴ４５のゲートとに接続されている。抵抗４３の第２端子が、第２ＮチャネルＭＯＳＦＥＴ４５のドレインとサイリスタ３３の陽極とに接続されている。さらに、サイリスタ３３の構成が、当該メモリ部でセル制御部２９から受信される制御信号に基づいて、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、第２ＮチャネルＭＯＳＦＥＴ４５のソースが、サイリスタ３３のゲートに接続されている。
【0075】
セル制御部２９から受信される制御信号は、セル９のセル制御部２９によって当該メモリ部のデータ記憶部４７に書き込まれ得る状態情報を示し得る。好ましくは、データ記憶部４７は、不揮発性のデータ記憶部である。当該状態情報は、バイパス部２７の構成、特にバイパス部２７の現在の構成、及び／又はバイパス部２７の望ましい構成、及び／又はサイリスタ３３の構成、特にサイリスタ３３の現在の構成、及び／又はサイリスタ３３の望ましい構成を示し得る。当該状態情報が、バイパス部２７の構成を示し得る場合、当該状態情報は、バイパス部２７の状態情報とも呼ばれ得る。当該状態情報が、サイリスタ３３の構成を示し得る場合、当該状態情報は、サイリスタ３３の状態情報とも呼ばれ得る。バイパス部２７の現在の構成は、バイパス部２７が現時点で存在する構成である。同様に、サイリスタ３３の現在の構成は、サイリスタ３３が現時点で存在する構成である。バイパス部２７の望ましい構成は、複数のスイッチング素子１９のうちの少なくとも１つのスイッチング素子１９がバイパスされているか又はバイパスされていないような、バイパス部２７が必要とする構成でもよい。サイリスタ３３の望ましい構成は、バイパス部２７がその望ましい構成にあるような、サイリスタ３３が必要とする構成でもよい。
【0076】
図１４は、図２～４及び図７～９に示されたセル９の第１～６の実施の形態のバイパス部２７の第５の実施の形態の一部を示す。図１４に示されたバイパス部２７の第５の実施の形態は、図１２に示されたバイパス部２７の第３の実施の形態に本質的に等しい。
【0077】
図１２の左側に示された第１サイリスタ３３は、図３、４、８及び９に示された任意のサイリスタ３３でもよい。図１４に示されていないセル制御部２９は、ラッチングリレー３７を介して第１サイリスタ３３のゲートに接続されている。このラッチングリレー３７は、１つのデータ記憶部又は１つのメモリ部の一部と、抵抗器によって構成され得る１つの抵抗４３と、１つのＮチャネルＭＯＳＦＥＴ４５とを構成し得る。第１サイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、ラッチングリレー３７は、制御信号をセル制御部２９から受信するように適合されている入力端子３９と、開いている構成の状態と閉じている構成の状態とに適合され、且つ当該セル制御部２９から受信される制御信号に依存して、開いている構成から閉じている構成に変更され、閉じている構成から開いている構成に変更されるように適合されている正常時は開いている接触端子４１とから成る。第１サイリスタ３３の構成を変更するため、ラッチングリレー３７は、抵抗４３とＮチャネルＭＯＳＦＥＴ４５とを介して第１サイリスタ３３に接続されている。接触端子４１の第１接触端子が、第１サイリスタ３３の陰極に接続されている。接触端子４１の第２接触端子が、抵抗４３の第１端子とＮチャネルＭＯＳＦＥＴ４５のゲートとに接続されている。抵抗４３の第２端子が、ＮチャネルＭＯＳＦＥＴ４５のドレインと第１サイリスタ３３の陽極に接続されている。さらに、第１サイリスタ３３の構成が、ラッチングリレー３７でセル制御部２９から受信される制御信号に基づいて、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、ＮチャネルＭＯＳＦＥＴ４５のソースが、第１サイリスタ３３のゲートに接続されている。
【0078】
さらに、バイパス部２７は、図１４の右側に示された第２サイリスタ３３を有する。第２サイリスタ３３の陽極が、第１サイリスタ３３の陰極に接続されていて、第２サイリスタ３３の陰極が、第１サイリスタ３３の陽極に接続されている。バイパス部２７は、第２サイリスタ３３に接続されている１つのダイオード２５を有する。このダイオード２５の陽極が、第１サイリスタ３３の陰極と第２サイリスタ３３の陽極とに接続されている。さらに、ダイオード２５の陰極が、第２サイリスタ３３のゲートに接続されている。この構成に起因して、バイパス部２７が、短絡回路構成にされる必要がある時に、例えば、複数のスイッチング素子１９のうちの１つのスイッチング素子１９のダイオード２５のボンディングワイヤの不良時に、第２サイリスタ３３は、ダイオードとして作動し得る。
【0079】
さらに、第１変圧器４９と第２変圧器４９とが、図１４に示されている。第１変圧器４９と第２変圧器４９とはそれぞれ、バイパス部２７の電力及びデータ復旧ブロック５１に接続されている。さらに、第１変圧器４９は、セル９に隣接している第１セル９に接続されていて、バイパス部２７は、このセル９の一部であり、第２変圧器４９が、セル９に隣接しているセル９に接続されていて、バイパス部２７は、このセル９の一部である。セル９と隣接している第１セル９とは、隣同士のセル９から成るセル対を構成する。同様に、セル９と隣接している第２セル９とは、隣同士のセル９から成るセル対を構成する。電力及びデータ復旧ブロック５１は、ラッチングリレー３７の入力端子３９に接続されている出力端子を有する。
【0080】
隣接している第１セル９は、一部が図１４に示されているバイパス部２７に第１変圧器４９を介して制御信号を供給するように適合されているセル制御部２９を有する。電力及びデータ復旧ブロック５１は、第１変圧器４９を介して隣接している第１セル９のセル制御部２９から制御信号を受信するように適合されている入力端子を有する。電力及びデータ復旧ブロック５１が、隣接している第１セル９のセル制御部２９から受信する制御信号に依存して、第１サイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、電力及びデータ復旧ブロック５１が、隣接している第１セル９のセル制御部２９から受信する制御信号に依存して、ラッチングリレー３７が、制御信号を電力及びデータ復旧ブロック５１から受信する。したがって、バイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、隣接している第１セル９のセル制御部２９は、一部が図１４に示されているバイパス部２７に制御信号を供給するように適合されている。さらに、隣接している第１セル９は、電力供給部３１を有する。隣接している第１セル９の電力供給部３１は、第１変圧器４９を介してバイパス部２７に電力を供給するように適合されている。
【0081】
隣接している第２セル９は、一部が図１４に示されているバイパス部２７に第２変圧器４９を介して制御信号を供給するように適合されているセル制御部２９を有する。電力及びデータ復旧ブロック５１の入力端子も、第２変圧器４９を介して隣接している第２セル９のセル制御部２９から制御信号を受信するように適合されている。電力及びデータ復旧ブロック５１が、隣接している第２セル９のセル制御部２９から受信する制御信号に依存して、第１サイリスタ３３の構成が、短絡回路構成から開放回路構成に変更され得て、開放回路構成から短絡回路構成に変更され得るように、電力及びデータ復旧ブロック５１が、隣接している第２セル９のセル制御部２９から受信する制御信号に依存して、ラッチングリレー３７が、制御信号を電力及びデータ復旧ブロック５１から受信する。したがって、バイパス部２７が、その構成を短絡回路構成から開放回路構成に変更するか、又は開放回路構成から短絡回路構成に変更するように、隣接している第２セル９のセル制御部２９は、一部が図１４に示されているバイパス部２７に制御信号を供給するように適合されている。さらに、隣接している第２セル９は、電力供給部３１を有する。隣接している第２セル９の電力供給部３１は、第２変圧器４９を介してバイパス部２７に電力を供給するように適合されている。
【0082】
要するに、一部が図１４に示されているバイパス部２７は、
隣接している第１セル９のセル制御部２９と隣接している第２セルのセル制御部２９とによって制御され得る。さらに、隣接している第１セル９の電力供給部３１と隣接している第２セルの電力供給部３１との双方は、一部が図１４に示されているバイパス部２７に電力を供給するように適合されている。このため、バイパス部２７がセル９の一部であるこのセル９のセル制御部２９及び／又は電力供給部３１が、１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが保証される。さらに、バイパス部２７がセル９の一部であるこのセル９のセル制御部２９及び／又は電力供給が、１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが依然として保証される。同様に、隣接している第１セル９又は隣接している第２セルのセル制御部２９及び／又は電力供給部３１が、隣接している第１セル９又は隣接している第２セルの１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが依然として保証される。
隣接している第１セル９のセル制御部２９と隣接している第２セルのセル制御部２９とによって制御され得る。さらに、隣接している第１セル９の電力供給部３１と隣接している第２セルの電力供給部３１との双方は、一部が図１４に示されているバイパス部２７に電力を供給するように適合されている。このため、バイパス部２７がセル９の一部であるこのセル９のセル制御部２９及び／又は電力供給部３１が、１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが保証される。さらに、バイパス部２７がセル９の一部であるこのセル９のセル制御部２９及び／又は電力供給が、１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが依然として保証される。同様に、隣接している第１セル９又は隣接している第２セルのセル制御部２９及び／又は電力供給部３１が、隣接している第１セル９又は隣接している第２セルの１つのセルの不良時に故障したとしても、バイパス部２７の制御とバイパス部２７の電力供給とが依然として保証される。
【0083】
さらに、「から成る」、「有する」及び「含む」は、他の構成要素を除外せず、「１つ」は、複数を除外しない点を指摘する。また、上記の複数の代表的な実施の形態のうちの１つの実施の形態を参照して説明した特徴は、上記のその他の複数の代表的な実施の形態の別の特徴と組み合わせて記載されているとみなせ得る点を指摘する。特許請求の範囲中の符号は、限定的とみなしてはならない。
【符号の説明】
【0084】
１ コンバータ
３ アーム
５ セル集合体
７ インダクタンス
９ セル
１１ ＤＣ（直流）端子
１３ ＡＣ（交流）端子
１５ セルの第１端子
１７ セルの第２端子
１９ スイッチング素子
２１ セルのキャパシタンス
２３ 絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
２５ ダイオード
２７ バイパス部
２９ セル制御部
３１ 電力供給部
３３ サイリスタ
３５ セルの第３端子
３７ ラッチングリレー
３９ 入力端子
４１ 接触端子
４３ 抵抗
４５ ＮチャネルＭＯＳＦＥＴ
４７ データ記憶部
４９ 変圧器
５１ 電力及びデータ復旧ブロック
３ アーム
５ セル集合体
７ インダクタンス
９ セル
１１ ＤＣ（直流）端子
１３ ＡＣ（交流）端子
１５ セルの第１端子
１７ セルの第２端子
１９ スイッチング素子
２１ セルのキャパシタンス
２３ 絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
２５ ダイオード
２７ バイパス部
２９ セル制御部
３１ 電力供給部
３３ サイリスタ
３５ セルの第３端子
３７ ラッチングリレー
３９ 入力端子
４１ 接触端子
４３ 抵抗
４５ ＮチャネルＭＯＳＦＥＴ
４７ データ記憶部
４９ 変圧器
５１ 電力及びデータ復旧ブロック
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【国際調査報告】