特表 2023-531072 トリガ生成を用いた自動試験機器及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-20

(54)【発明の名称】トリガ生成を用いた自動試験機器及び方法

(51)【国際特許分類】

   G01R 31/00 20060101AFI20230712BHJP

【ＦＩ】

G01R31/00

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022580132

(86)(22)【出願日】2020-07-21

(85)【翻訳文提出日】2022-12-23

(86)【国際出願番号】 EP2020070601

(87)【国際公開番号】W WO2022017591

(87)【国際公開日】2022-01-27

(81)【指定国・地域】

(71)【出願人】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100109047

【弁理士】

【氏名又は名称】村田 雄祐

(74)【代理人】

【識別番号】100109081

【弁理士】

【氏名又は名称】三木 友由

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】サウアー、マティアス

(72)【発明者】

【氏名】ポエッペ、オラフ

【テーマコード（参考）】

2G036

【Ｆターム（参考）】

2G036AA19

2G036BA46

2G036CA01

(57)【要約】

【解決手段】自動試験機器は、複数のデバイス通信ユニットにおいて試験フローを動作させるように、かつ／又はローカル計算ユニットにトリガ構成情報を提供するように構成された主試験フロー制御部を含む。自動試験機器は、トリガ信号を生成するように構成されたトリガ生成ユニットを含むデバイス通信ユニットを更に含む。トリガ生成ユニットは、被試験デバイスから受信したプロトコルベースのデータストリームからペイロードデータを抽出し、抽出されたペイロードデータに応答して、又は１又は複数のプロトコルイベントに応答して、トリガ信号を生成するように更に構成される。自動試験機器において１又は複数の被試験デバイスを試験するための方法及びコンピュータプログラムも開示される。
【選択図】図１

【特許請求の範囲】

【請求項1】

１又は複数の被試験デバイスを試験するための自動試験機器であって、前記自動試験機器は、
主試験フロー制御部と、
テスタインターフェースを介して前記主試験フロー制御部に結合され、１又は複数の被試験デバイスとインターフェースするように適合されたデバイス通信ユニットと、を含み、
前記デバイス通信ユニットは、被試験デバイスから受信したデータに応答してトリガ信号を生成するように構成されたトリガ生成部を含み、
前記トリガ生成部は、前記被試験デバイスから受信したプロトコルベースのデータストリームからペイロードデータを抽出し、前記抽出されたペイロードデータに応答して、又は１又は複数のプロトコルイベントに応答して前記トリガ信号を生成するように構成されている、
自動試験機器。

【請求項2】

前記デバイス通信ユニットは、前記テスタインターフェースを介して、前記主試験フロー制御部又は別のデバイス通信ユニットにトリガイベントを通信するように構成されている、
請求項１に記載の自動試験機器。

【請求項3】

前記テスタインターフェースは、データ伝送に必要な時間に関して決定性である、
請求項１又は２に記載の自動試験機器。

【請求項4】

前記テスタインターフェースは、前記主試験フロー制御部と前記デバイス通信ユニットとの間の双方向通信を可能にするように構成されている、
請求項１から３のいずれか一項に記載の自動試験機器。

【請求項5】

前記トリガ生成部は、１又は複数のピン上のパケット化されたデータストリーム及び／又はシーケンシャルビットストリームから前記ペイロードデータを抽出するように構成されている、
請求項１から４のいずれか一項に記載の自動試験機器。

【請求項6】

前記トリガ生成部は、前記デバイス通信ユニットと前記被試験デバイスとの間の１又は複数のプロトコル認識通信を評価し、前記１又は複数のプロトコル認識通信のペイロードデータに基づいて前記トリガ信号を生成するように構成されている、
請求項１から５のいずれか一項に記載の自動試験機器。

【請求項7】

前記トリガ生成部は、生の被試験デバイス通信からペイロードデータを抽出し、前記ペイロードに基づいて前記トリガ信号を生成するように構成されている、
請求項１から６のいずれか一項に記載の自動試験機器。

【請求項8】

前記トリガ生成部は、ＪＴＡＧインターフェースを介して、又はＩＪＴＡＧインターフェースを介して、又はバウンダリスキャンインターフェースを介して、又はＵＳＢインターフェースを介して、又はイーサネットインターフェースを介して、又はＳＡＴＡインターフェースを介して、又はデバッグインターフェースを介して、又は例えばＩＥＥＥ１１４９．１０による高速ＩＯインターフェースを介して、又は例えばＩＥＥＥ８０２．１１、又は３ＧＰＰ ＬＴＥ、又は３ＧＰＰ ５Ｇによる無線インターフェースを介して、被試験デバイスから受信したデータに応答して前記トリガ信号を生成するように構成されている、
請求項１から７のいずれか一項に記載の自動試験機器。

【請求項9】

前記トリガ生成部は、比較情報（例えば、比較シーケンス）を生成し、前記比較情報及び前記抽出されたペイロードデータに基づいて前記トリガ信号を生成するように構成されている、
請求項１から８のいずれか一項に記載の自動試験機器。

【請求項10】

前記トリガ生成部は、トリガ構成情報に基づいて、かつＤＵＴ固有情報に基づいて、比較情報を生成するように構成されている、
請求項１から９のいずれか一項に記載の自動試験機器。

【請求項11】

前記トリガ生成部は、抽出されたペイロードデータと比較情報とを比較するように構成されたハードウェア回路を含む、
請求項１から１０のいずれか一項に記載の自動試験機器。

【請求項12】

前記トリガ生成部は、以下の情報項目、すなわち、
トリガイベントが検出された時間を記述するタイムスタンプ、
トリガタイプに関する情報、
トリガ起点に関する情報、
ペイロードデータに関する情報、
トリガターゲットに関する情報、
トリガ優先度に関する情報、
エイジに関する情報のうちの１又は複数を含むトリガ信号を提供するように構成されている、
請求項１から１１のいずれか一項に記載の自動試験機器。

【請求項13】

前記自動試験機器は、デバイス通信ユニットからトリガ信号を受信し、前記トリガ信号を別のデバイス通信ユニット又は別のトリガターゲットに転送するように構成された中央トリガ信号配信器を含む、
請求項１から１２のいずれか一項に記載の自動試験機器。

【請求項14】

前記自動試験機器は、前記テスタインターフェースに結合された１又は複数の更なるデバイス通信ユニットを含み、
前記１又は複数の更なるデバイス通信ユニットのうちの少なくとも１つは、ソースデバイス通信ユニットによって提供される前記テスタインターフェース上のトリガ信号を検出し、前記テスタインターフェース上の前記トリガ信号の前記検出に反応するように構成されている、
請求項１から１３のいずれか一項に記載の自動試験機器。

【請求項15】

前記自動試験機器は、前記テスタインターフェースに結合された１又は複数の更なるデバイス通信ユニットを含み、
前記１又は複数の更なるデバイス通信ユニットのうちの少なくとも１つは、ソースデバイス通信ユニットから専用トリガ信号を受信し、前記専用トリガ信号の前記受信に反応するように構成されている、
請求項１から１４のいずれか一項に記載の自動試験機器。

【請求項16】

前記トリガ生成部は、前記トリガ信号を生成するために、完全一致トリガ条件に従って、かつ／又はワイルドカードとの部分一致トリガ条件に従って、かつ／又は正規表現トリガ条件に従って、ペイロードデータの一致を評価するように構成されている、
請求項１から１５のいずれか一項に記載の自動試験機器。

【請求項17】

前記トリガ生成部は、前記トリガ信号を生成するために、基準後サイクルトリガ条件に従ってペイロードデータの一致を評価するように構成されている、
請求項１から１６のいずれか一項に記載の自動試験機器。

【請求項18】

前記トリガ生成部は、前記トリガ信号を生成するために、数値演算比較トリガ条件に従ってペイロードデータの一致を評価するように構成されている、
請求項１から１７のいずれか一項に記載の自動試験機器。

【請求項19】

前記トリガ生成部は、前記トリガ信号を生成するために、一致トリガ条件の最小数に従って、又は一致トリガ条件の最大数に従って、ペイロードデータの一致を評価するように構成されている、
請求項１から１８のいずれか一項に記載の自動試験機器。

【請求項20】

１又は複数の被試験デバイスを試験するための方法であって、前記方法は、
被試験デバイスから受信したデータに応答してトリガ信号を生成することを含み、
前記トリガ信号の前記生成は、前記被試験デバイスから受信したプロトコルベースのデータストリームからペイロードデータを抽出することと、前記抽出されたペイロードデータに応答して、又は１若しくは複数のプロトコルイベントに応答して前記トリガ信号を生成することと、を含む、
方法。

【請求項21】

前記方法は、主試験フロー制御部とデバイス通信ユニットとを含む装置において実行され、
前記デバイス通信ユニットは、前記主試験フロー制御部に結合され、
前記デバイス通信ユニットは、１又は複数の被試験デバイスとインターフェースし、
前記トリガ信号の前記生成は、前記デバイス通信ユニットにおいて実行される、
請求項２０に記載の方法。

【請求項22】

コンピュータ上で実行されるときに請求項２０又は２１に記載の方法を実行するためのコンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明による実施形態は、自動試験機器に関する。

【0002】

本発明による別の実施形態は、被試験デバイスを試験する方法に関する。

【0003】

概して言えば、本発明による実施形態は、被試験デバイスから受信したデータに応答してトリガ信号を生成することに関する。

【0004】

本発明による実施形態は、ＤＵＴインターフェースに近接したリアルタイムトリガ生成システムのための自動試験機器及び方法に関する。

【背景技術】

【0005】

例えば、マイクロプロセッサ、センサ、デジタル信号プロセッサなどを含む電子デバイス構造の複雑さの増大は、電子デバイスを試験するための高度な技術の開発につながる。例えば、自動試験機器は通常、被試験デバイスを試験するために使用されている。

【0006】

自動試験機器では、試験フローは、試験実行の変更をもたらすトリガ信号の生成に依存している。トリガ構造では、通常、指定されたイベントが試験実行フロー内でシグナリングされ、フローがイベントに反応することを可能にする。すなわち、トリガ生成ユニットに印加されたイベント信号に基づいてトリガ信号が生成される。トリガ信号の生成は、例えば、処理ユニットにおける中断に相当する、被試験デバイスからの結果に依存するインタラクティブな試験フローに特に必要とされる。

【0007】

従来の構造では、一態様では、被試験デバイスから中央実行ユニットへのデータの伝送及びトリガの集中生成の手法は、典型的には、許容できない（すなわち、高い）伝送遅延を引き起こすことが分かっている。中央データバス（すなわち、中央データインターフェース又は中央通信インターフェース）は、例えば、標準化された伝送容量を提供することができ、それとともに、大量のデータが、中央データバス上の高いトラフィック及び遅いデータ交換を引き起こすことが分かっている。したがって、信号（例えば、クロック）の精度を維持することが困難又は不可能になり、その結果、リアルタイム性能が制限され、マルチサイト効率が制限されることが分かっている。

【0008】

別の態様では、直接ＰＣベースのＤＵＴ接続アプローチが通常使用される。しかしながら、かかる直接的なＰＣの使用は、マルチサイトの可能性を制限することが分かっている。更に、直接ＰＣベースの被試験デバイス接続手法は、例えば電源などのテスタリソースを効率的に制御することができないことが分かっている。これにより、信号（例えば、クロック）の精度を維持することが困難又は不可能になり、その結果、リアルタイム性能及びマルチサイト効率が制限されることが分かっている。

【0009】

第３の態様では、単純なマッチループ（すなわち、パターンビットシーケンスの単純なマッチ）を通して実行されるリアルタイムパターン比較手法は、通常、既存のＡＤＶカードにおける従来の解決策で使用されている。しかしながら、リアルタイムでのパターンビットの比較は、ビット同期の困難性に起因して、非決定性（例えば、非同期伝送）インターフェースに対して可能ではなく、プロトコル認識（又はプロトコル認識通信）に対して可能ではないことが分かっている。更に、デバイス固有の情報が限られているため、コンテンツを意識した実装は不可能である。

【0010】

被試験デバイスから試験結果データを受信してトリガを生成する技術や、被試験デバイスにおいて直接トリガを生成する技術が提案されている。例えば、米国特許出願公開第２０１８０３７２７８０（Ａ１）号には、被試験デバイスから信号を受信するとトリガ信号を出力することを可能にする試験及び測定機器が開示されている。米国特許出願公開第２０１９０３８３８７３（Ａ１）号は、特定の状況が生じた後にのみ被試験デバイスから入力データを受信し、それとともにパターン比較を通じて異常を検出する試験測定デバイスについて開示している。米国特許出願公開第２００９００７２８３８（Ａ１）号には、被試験デバイスから導出されるトリガ信号が開示されている。米国特許第９１６４８５９号は、被試験デバイスの同時試験を可能にするための方法について開示している。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】米国特許出願公開第２０１８０３７２７８０（Ａ１）号明細書

【特許文献2】米国特許出願公開第２０１９０３８３８７３（Ａ１）号明細書

【特許文献3】米国特許出願公開第２００９００７２８３８（Ａ１）号明細書

【特許文献4】米国特許第９１６４８５９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0012】

上記に鑑みて、試験カバレッジ、タイミング精度、レイテンシ、実装労力の間の改善された妥協をもたらす試験概念が望まれている。

【課題を解決するための手段】

【0013】

本発明による一実施形態は、１又は複数の被試験デバイスを試験するための自動試験機器であって、例えば、複数のデバイス通信ユニットにおいて試験フローを動作させる（又は調整する）ように、かつ／又はトリガ構成情報を提供するように構成され得る主試験フロー制御部を含む自動試験機器を提供する。自動試験機器は、テスタインターフェース（例えば、共通又は共有テスタインターフェース、例えば、通信インターフェース（バス））を介して主試験フロー制御部に結合され、１又は複数の被試験デバイスとインターフェースするように適合されたデバイス通信ユニットを更に含む。デバイス通信ユニットは、例えば、１又は複数のＤＵＴインターフェースを介して１又は複数の被試験デバイスに結合されてもよい。

【0014】

更に、デバイス通信ユニットは、被試験デバイスから受信したデータ（例えば、プロトコルベースのデータストリーム）に応答してトリガ信号を生成するように構成されたトリガ生成部を含む。例えば、データは、被試験デバイスインターフェースを介して被試験デバイスから受信されてもよい。

【0015】

更に、トリガ生成部は、被試験デバイスから受信したプロトコルベースのデータストリーム（例えば、非決定性及び／又はプロトコル認識データストリーム）からペイロードデータを抽出し、抽出されたペイロードデータに応答して、又は１又は複数のプロトコルイベントに応答して、トリガ信号を生成するように構成される。

【0016】

記載された自動試験機器は、デバイス通信ユニット上に、すなわち、被試験デバイスに非常に近接してプロトコル認識トリガ生成部を提供することによって、レイテンシが低減され得、ボトルネックが回避され得るという洞察に基づいている。したがって、リアルタイムトリガ生成ユニットが被試験デバイスインターフェース（又はチャネル）に近くない可能性があり、対話型試験フロー中に通信レイテンシを生じさせる従来の解決策に勝る大幅な改善を達成することができる。したがって、説明される実施形態は、デバイス通信ユニットの一部であり、被試験デバイスインターフェースのみを介して被試験デバイスに結合されるプロトコル認識トリガ生成ユニットを使用するという考えに基づいている。被試験デバイスインターフェースへのトリガ生成ユニットのかかる密接な結合は、短い通信レイテンシ（主試験フロー制御部とデバイス通信ユニットとの間のテスタインターフェースを介して完全なデータストリームを転送する必要がないため）、短い経路によるより良好なタイミング予測（すなわち、時間同期）、及びリアルタイム性能（又は処理）能力を可能にする。

【0017】

当該実施形態は、イベント自体とトリガの通信又は試験実行フローの反応との間の最小のレイテンシを維持するなどの、トリガ生成のためのリアルタイム要件を考慮するものである。換言すれば、（プロトコル認識）トリガ生成ユニットは、通信レイテンシを最小化するために、デバイス通信ユニットの一部である（主試験フロー制御部におけるデータの高トラフィックに起因して高レイテンシを有するトリガデータを生成し得る主試験フロー制御部の一部ではない）。

【0018】

更に、時間決定性は、一部の場合では、トリガ生成のための別のリアルタイム要件である。時間決定性は、例えば、トリガ生成部及びトリガ通信（又はブロードキャスト）のためのサイクル正確なバックマッピングを可能にすることによって達成される。例えば、有限状態機械は、予測可能な数のクロックサイクル（逆マッピング又は逆計算）を考慮して、トリガの時間を決定する。しかしながら、プロトコル認識トリガ生成部をデバイス通信ユニット上に直接提供することによって、従来、テスタバス上の輻輳によって引き起こされ得るタイミングの不正確さを回避することができる。

【0019】

したがって、被試験デバイスからのプロトコルベースのデータストリームをデバイス通信ユニット上で直接評価し、プロトコルベースのデータストリームの評価に基づいて（例えば、データストリームから抽出されたペイロードデータに基づいて、又はプロトコルイベント（プロトコルが状態機械又はプロトコルエラーと見なされ得る場合、特定のプロトコル状態のような）に基づいて）トリガを提供する機能を提供することによって、１又は複数の所定のイベント（例えば、データストリーム内の被試験デバイスによる所定のデータの提供、又は被試験デバイスによって提供されるデータストリーム内のプロトコル違反）に対する特に高速な反応が、主試験フロー制御部とデバイス通信ユニットとの間のテスタインターフェースの待機時間を回避しながら達成され得る。

【0020】

更に、デバイス通信ユニット上のトリガ生成部は、デバイス通信ユニットに（例えば、直接的に、例えば、間にいかなる能動回路もなしに）結合された単一の被試験デバイスの試験専用であってもよく、これにより、（処理能力が複数の被試験デバイス間で共有されなければならないような）複数の被試験デバイスの並列試験を典型的に担う主試験フロー制御部における処理（例えば、トリガ生成部）と比較して、より高速な反応が可能となる。

【0021】

更に、一態様によれば、プロトコルインターフェースを有するデバイスのための単純なビット比較の不十分さにより、トリガ定義のためのより高度な要件が指定され得る。更に、リアルタイムトリガ生成部は、例えば、デバイス固有情報（例えば、暗号化、ＩＤ）、ハンドシェイクプロトコル、デバイスパラメータ、センサ読み取り、パッケージカウンタ、パケット化プロトコル、及び通信インターフェースによる非決定性を処理し得る。したがって、通信インターフェースは、例えば、被試験デバイスにデータを送信することができ、例えば、定義されたプロトコルに従ってフォーマットされたデータを被試験デバイスから受信することができる。

【0022】

好ましい実施形態では、デバイス通信ユニットは、トリガイベントを、テスタインターフェース（例えば、通信インターフェース（バス））を介して、主試験フロー制御部（例えば、複数のデバイス通信ユニット内の試験フローを調整する（例えば、動作させる、又は調整する））又は別のデバイス通信ユニットに通信するように構成される。したがって、主試験フロー制御部は、例えば、トリガイベントの通信に応答して試験フローを適合させ、それによってトリガイベントに反応することができる。しかしながら、トリガイベントの検出を記述する情報のみを主試験フロー制御部に通信することによって、主試験フロー制御部に伝送されるデータの量及び主試験フロー制御部の処理負荷は、完全な（プロトコルベースの）ＤＵＴデータストリームが主試験フロー制御部に送信される（及び主試験フロー制御部がＤＵＴデータストリームを評価する）場合と比較して、大幅に著しく小さくなり得る。したがって、主試験フロー制御部は、（例えば、複数のＤＵＴの並列試験に関して）１又は複数の試験フローの全体的な制御（及び／又は協調）に「集中」することができる一方で、トリガ情報の（プロトコルベースの）生成は、デバイス通信ユニットによって分散的に実行される。

【0023】

好ましい実施形態では、テスタインターフェース（例えば、通信インターフェース（バス））は、データ伝送に必要な時間に関して決定性である。換言すれば、時間決定性（例えば、同期伝送）は、再送なしのデータ配信を保証するために、データ伝送のための特定の持続時間当たりのサイクル数を予測することを可能にし得る。したがって、主試験フロー制御部は、十分に予測可能な期間内にデバイス通信ユニットによって提供されるトリガイベントに関する情報に反応することができる。したがって、トリガイベントに対する反応は、トリガ生成部が、主試験フロー制御部とは別個のデバイス通信ユニット内にある場合であっても、時間決定性であり得る。

【0024】

好ましい実施形態では、テスタインターフェースは、主試験フロー制御部と少なくとも１つのデバイス通信ユニットとの間の双方向通信を可能にするように構成される。換言すれば、双方向テスタインターフェースは、トリガデータを（例えば、デバイス通信ユニットから）主試験フロー制御部に送信（又は提供）するように構成され、例えば、トリガ構成情報を主試験フロー制御部から受信するように構成される。更に、双方向テスタインターフェースは、トリガ構成情報を少なくとも１つのデバイス通信ユニットに通信するように構成され、デバイス通信ユニットからトリガ信号を受信するように構成される。したがって、主試験フロー制御部は、トリガ生成部によって評価されるトリガ条件を設定することができ、トリガデータ（例えば、トリガ生成部によるトリガイベントの検出を示す情報又は専用メッセージ）を受信することができ、その結果、主試験フロー制御部は、トリガプロセスに対する制御を有する。また、主試験フロー制御部は、トリガ信号（又は専用トリガメッセージ）の受信に応答して試験フローを適合させることができ、例えば、専用トリガメッセージの受信に応答してトリガメッセージを１又は複数の他のデバイス通信ユニットに送信することができる。

【0025】

好ましい実施形態では、トリガ生成部は、パケット化されたデータストリームから及び／又は１又は複数のピン上の順次ビットストリームからペイロードデータを抽出するように構成される。これは、例えば、あるプロトコル（例えば、ＩＪＴＡＧ、又はＪＴＡＧ、又はＵＳＢ、又はイーサネット（登録商標）、又はＳＡＴＡなど）のデータ及びフォーマットを含むパケット化されたデータストリームが、パケット化されたデータストリーム（すなわち、プロトコルベースのデータストリーム）からペイロードデータを抽出するときに、トリガ生成部によって読み取られることを意味し得る。更に、ペイロードデータを抽出するために、場合によっては複数のピン上の順次ビットストリームがトリガ生成部によって並列に読み取られる。したがって、トリガ生成部は、ＤＵＴのピンで提供されるデータを非常に直接的な方法で処理し、これにより、非常に小さい待機時間が可能となり、自動試験機器の内部インターフェースを介したデータ転送（遅延を引き起こし、ボトルネックを構成する可能性がある）が回避される。

【0026】

好ましい実施形態では、トリガ生成部は、デバイス通信ユニットと被試験デバイスとの間の１又は複数のプロトコル認識（すなわち、プロトコルベースの）通信を評価し、１又は複数のプロトコル認識（例えば、プロトコルベースの）通信のペイロードデータに基づいてトリガ信号を生成するように構成される。プロトコル認識通信は、例えば、被試験デバイス内の加熱異常を包含し得る（又はその検出を可能にし得る）センサデータ（又はセンサデータ自体）の応答を含んでもよい。プロトコル認識データストリームが抽出されると、トリガ生成ユニットはトリガ信号を生成することができる。したがって、トリガ生成部は、デジタルプロトコルベースのインターフェースを介して被試験デバイスによって通信される（ＤＵＴ温度、又はＤＵＴ供給電圧、又はＤＵＴ供給電流、又は任意の他のＤＵＴパラメータのような）被試験デバイスのアナログ特性を評価し、それに（例えば、トリガ信号を提供することによって）応答することさえも可能である。換言すれば、トリガ生成部は、ＤＵＴによって提供されるプロトコルベースのデータストリームにおいてデジタル形式で表される１又は複数のＤＵＴパラメータ値に応答することができる。したがって、デバイス通信ユニットにおいてＤＵＴパラメータを表すアナログ量（歪みが生じやすく、典型的には処理が困難である）を評価することはもはや必要ではない可能性がある。

【0027】

好ましい実施形態では、トリガ生成部は、生の被試験デバイス通信からペイロードデータを抽出し、ペイロードに基づいてトリガ信号を生成するように構成される。したがって、トリガ生成部は、ペイロードデータに基づいてトリガを生成してもよく、ペイロードデータは、例えば、ＤＵＴ上で動作するソフトウェアによって明確に定義された方法で生成されてもよく、又はＤＵＴのハードウェアユニットによって生成されてもよい。トリガのためにプロトコルベースの通信のペイロードデータを評価することによって、ＤＵＴ（又はＤＵＴ上で実行されるソフトウェア）が試験フローを効率的に決定（又は修正）することを可能にするメカニズムが作成される。更に、ペイロードを評価することによって（例えば、ペイロードに含まれるデジタル値の大きさを評価することによって）、ペイロードによって表される（マルチビット）数値情報に応じてトリガを行うことができる。

【0028】

好ましい実施形態では、トリガ生成部は、ＪＴＡＧインターフェースを介して、又はＩＪＴＡＧインターフェースを介して、又はバウンダリスキャンインターフェースを介して、又はＵＳＢインターフェースを介して、又はイーサネットインターフェースを介して、又はＳＡＴＡインターフェースを介して、又はデバッグインターフェースを介して、又は例えばＩＥＥＥ１１４９．１０に従う高速ＩＯインターフェースを介して、又は例えばＩＥＥＥ８０２．１１、又は３ＧＰＰ（登録商標） ＬＴＥ、又は３ＧＰＰ ５Ｇに従う無線インターフェースを介して、被試験デバイスから受信されるデータ（例えば、ペイロードデータ）に応答して、トリガ信号を生成するように構成される。更に、低レベルインターフェース（例えば、デバッグインターフェース）は、被試験デバイスのハードウェア構成要素への直接アクセスを可能にし、一方、高帯域幅インターフェース（ＨｉｇｈＳｐｅｅｄ ＩＯ、又はイーサネットインターフェースなど）は、大量のプログラムコード又はデータを高速で被試験デバイスに又はそこから通信することを可能にする。したがって、異なるインターフェースを使用することにより、効率的なデータ交換アーキテクチャを有することが可能になる。更に、かかるプロトコルベースのインターフェースのデータストリーム上でトリガすることは、試験フローの良好な制御を可能にし、ＤＵＴの欠陥に起因し得る通信エラーを検出するのに役立ち得ることが分かっている。

【0029】

好ましい実施形態では、トリガ生成部は、比較情報（例えば、比較シーケンス）を生成し、比較情報及び抽出されたペイロードデータに基づいて（例えば、比較情報と抽出されたペイロードデータとの比較を使用して）トリガ信号を生成するように構成される。ペイロードデータの抽出は、例えば、被試験デバイスによって提供される直接データから行われる。換言すれば、ペイロードデータの抽出は、直接データからプロトコルデータをアンラップすることを可能にする。更に、比較情報の生成は、例えば、事前に（例えば、試験実行の前に）実行されてもよく、又は「ジャストインタイム」で、例えば、試験実行中に実行されてもよく、高速かつ低計算労力でのトリガ生成を可能にする。例えば、プロトコルからペイロードデータをアンラップした後に簡単なデータ比較を使用することができ、これは、小さなハードウェア努力で非常に高速に遂行することができる。

【0030】

好ましい実施形態では、トリガ生成部は、例えば、主試験フロー制御部によって提供され得、例えば、複数の被試験デバイスに対して同一であり得るトリガ構成情報に基づいて、並びに、例えば、被試験デバイスに固有であり得、被試験デバイス識別子及び／又は暗号化情報を含み得る被試験デバイス固有情報に基づいて、比較情報を生成するように構成される。所定のトリガ構成情報は、例えば、５０°のセンサ温度値を提供し、被試験デバイス固有情報は、例えば、ｎ番目の被試験デバイスを識別する。したがって、トリガ生成部は、５０°よりも大きいセンサ温度値を有するｎ番目の被試験デバイスを示す比較情報を生成するように構成される。かかる概念は、主試験フロー制御部によって配信されなければならないデータの量を適度に小さく保つことを可能にする。大量の異なる（ＤＵＴ個別の）「完全な」比較情報を（例えば、異なるデバイス通信ユニットの）複数のトリガ生成部に提供するのではなく、共通の比較情報及び比較的少量のデバイス固有の（又はデバイス個別の）情報を異なるトリガ生成部に配信するだけで十分である。したがって、自動試験機器内で通信されるデータの量を低減することができ、これは、複数のＤＵＴの同時試験を実行するために重要である。

【0031】

好ましい実施形態では、トリガ生成部は、比較情報（例えば、ローカルに計算された「比較シーケンス」）を抽出されたペイロードデータと比較するように構成されたハードウェア回路（例えば、ハードワイヤード信号フローを含むことができる構成可能なハードウェアトリガ回路）を含む。換言すれば、ハードウェア回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）に実装される）は、予想データを取得された抽出ペイロードデータと比較するように構成され、ペイロードデータの抽出は、被試験デバイスによって提供される直接データから行われる。トリガ生成のためにハードウェア回路を使用することは、特に高いデータレートを可能にし、レイテンシを小さく保つのに役立つ。また、概して十分に予測可能な遅延があるので、良好なタイミング挙動を達成することができる。

【0032】

好ましい実施形態では、トリガ生成部は、以下の情報項目のうちの１又は複数を含むトリガ信号を提供するように構成される。
・トリガイベントが検出された時間を記述するタイムスタンプ。トリガ信号のタイムスタンプは、基準点（例えば、グローバル基準点）に関連する測定されたクロックサイクル数を示す。
・トリガタイプに関する情報。トリガタイプは、温度、及び／又はペイロードデータ、及び／又はプロトコルイベント、及び／又はトリガＩＤを考慮する。トリガタイプは、複数のトリガイベントのうちの１つを識別する。
・トリガ起点に関する情報（例えば、複数のＤＵＴのうちどのＤＵＴがトリガイベントを引き起こしたかという情報、又はＤＵＴペイロードデータ若しくはデバイス通信ユニットの構成要素のいずれがトリガイベントを引き起こしたかという情報）。すなわち、トリガイベントを発生させたトリガソースに関する情報を示す。
・ペイロードデータに関する情報（例えば、トリガイベントが検出される前の環境内、又はトリガイベントが検出された後の環境内）。
・トリガターゲットについての情報（例えば、自動試験機器のどのユニットがトリガイベントの検出に反応すべきかを示す情報）。すなわち、トリガ生成の対象となる自動試験機器のユニットを示す情報である。
・トリガ優先度に関する情報（例えば、異なる優先度を有する複数のトリガ条件が定義されている場合）。例えば、優先度は、高、中、又は低のレベルによって定義することができ、トリガデータは、それらのトリガ優先度に従って１つずつ処理することができる。
・エイジに関する情報（例えば、トリガイベントの検出と、例えばテスタインターフェースを介したトリガイベントのシグナリングとの間の時間に関する情報）。トリガエイジに関する情報は、（例えば、ペイロードデータユニットの抽出からの）トリガイベント検出の時間と（例えば、トリガ信号ユニットの生成からの）トリガイベントのシグナリングとの間のクロックサイクルの数を通して指定され得る。

【0033】

したがって、トリガ信号は非常に有意義であり、トリガイベントの正確な分析を可能にする。

【0034】

好ましい実施形態では、自動試験機器は、デバイス通信ユニットからトリガ信号を受信し、トリガ信号を別のデバイス通信ユニット又は別のトリガターゲット（例えば、トリガ信号に応答して動作を実行する、例えば、トリガイベントを引き起こすＤＵＴに提供される信号の電圧又は信号パラメータを変更するテスタデバイス）に転送するように構成された中央トリガ信号配信器を含む。更に、トリガ信号の配信は、例えば、テスタインターフェース（すなわち、通信インターフェース（バス）、又は概して言えばデータインターフェース）との通信、及びテスタインターフェース上でのターゲットＤＣＵのリスニングを通じて達成することができる。かかる方法でトリガ信号又はトリガ情報を配信することによって、複数のデバイス協調ユニット間の協調が達成され得、これは、複数のデバイス通信ユニットが単一のＤＵＴを試験するために協働する場合に特に有用である。また、追加のテスタ計器は、トリガイベントに応答して時間同期又は調整されてもよく、これにより、異なるＤＵＴ反応に応答する十分に制御された試験が可能になる。

【0035】

好ましい実施形態では、自動試験機器は、テスタインターフェース（すなわち、通信インターフェース（バス））に結合された１又は複数の更なるデバイス通信ユニットを含み、１又は複数の更なるデバイス通信ユニットのうちの少なくとも１つ（例えば、ターゲットデバイス通信ユニット）は、ソースデバイス通信ユニットによって提供されるテスタインターフェース上のトリガ信号を検出し、テスタインターフェース上のトリガ信号の検出に反応するように構成される。したがって、複数のデバイス通信ユニットの動作（及び、特に、トリガイベントに対する反応）を効率的に同期させることができ、同期は、主試験フロー制御部の関与なしに実行することができる。これにより、低レイテンシ化を図ることができ、主試験フロー制御部の負荷を低く抑えることができる。

【0036】

好ましい実施形態では、自動試験機器は、テスタインターフェース（すなわち、通信インターフェース（バス））に結合された１又は複数の更なるデバイス通信ユニットを含み、１又は複数の更なるデバイス通信ユニットのうちの少なくとも１つ（例えば、ターゲットデバイス通信ユニット）は、（例えば、ロードボード上のループバックを使用して）ソースデバイス通信ユニットから専用トリガ信号を受信し、専用トリガ信号の受信に反応するように構成される。換言すれば、トリガデータは、例えば、テスタインターフェースを介さずに、例えば、ターゲットデバイス通信ユニットに直接送信されてもよい。したがって、専用のトリガ信号の伝送のために専用のトリガラインを使用することができるので、テスタインターフェースの負荷を非常に小さく保つことができ、レイテンシを非常に低い値に低減することができる。

【0037】

好ましい実施形態では、トリガ生成部は、トリガ信号を生成するために、完全一致トリガ条件に従って、かつ／又はワイルドカードとの部分一致トリガ条件に従って、かつ／又は正規表現トリガ条件に従って、ペイロードデータ（又はビットストリーム）の一致を評価するように構成される。特に、ビットストリームは、抽出されたペイロードデータ、例えば、ペイロードデータ又はプロトコルイベント情報のバイナリ表現であってもよい。トリガ比較プロセスでは、ビットストリームは、例えば、完全一致若しくは部分一致トリガ条件、又は構文解析などのシンタックスベースの条件（例えば、コンテキストベースの条件）を有し得る。更に、トリガ比較プロセスは、例えば、アクティブ化条件が一致した場合に発射することによる（若しくは発射するための）トリガのアクティブ化状態、又はアクティブ化条件が一致しないこと（若しくはある時間後の停止）によるトリガのディセーブル状態、又はアクティブ化条件（トリガするための前提条件（例えば、中間状態、イベントがアクティブ化状態に切り替わるのを待つ））の一致を可能にすることによる（若しくは可能にするための）トリガのイネーブル状態などの異なる状態を含み得る。したがって、柔軟なトリガ概念が提供される。例えば、（例えば、「イネーブル状態」から到達され得る中間の「アクティブ化状態」を有する）マルチ工程トリガを有することが可能であり、これは、複雑なトリガ条件を実装することを可能にする。更に、ワイルドカード（例えば、ドントケア）及び正規表現（トリガ生成部によって効率的に評価され得る）を使用することによって、トリガリングについて決定するときにデータストリームの実際のペイロードを考慮することが可能である。

【0038】

好ましい実施形態では、トリガ生成部は、トリガ信号を生成するために、基準後サイクルトリガ条件に従ってペイロードデータ（又はビットストリーム）の一致を評価するように構成される。これは、例えば、被試験デバイス及びデバイス通信ユニットの時間同期が、（例えば、全地球測位システムなどの全地球的航法衛星システムのうちの１つからの、又は共通同期信号からの）グローバル同期基準を使用して、アクティブ化条件が一致した場合の発射によるトリガのアクティブ化状態、又はアクティブ化条件の不一致（又は特定の時間後の停止）によるトリガのディセーブル状態、又はアクティブ化条件のイネーブル一致（トリガのための前提条件（例えば、中間状態、アクティブ化状態に切り替わるイベントを待つ））によるトリガのイネーブル状態のために達成されることを意味し得る。その結果、例えば、異なるデバイス通信ユニット間又は異なる試験計器間の良好なタイミング同期を達成することができる。また、確定的なタイミングを達成することができ、これにより、例えば、試験プログラムのデバッグ又は故障解析を実行するときに、トリガイベントの解析が可能になる。

【0039】

好ましい実施形態では、トリガ生成部は、トリガ信号を生成するために、数値演算比較トリガ条件に従ってペイロードデータ（又はビットストリーム）の一致を評価するように構成される。したがって、ペイロードデータの数値は、例えば、トリガについて決定するために使用され得る。したがって、ＤＵＴデータストリームのペイロードデータが特定の数値を示すか否かに応じて、トリガを行うことができる。

【0040】

好ましい実施形態では、トリガ生成部は、トリガ信号を生成するために、最小数の一致トリガ条件に従って、又は最大数の一致トリガ条件に従って、ペイロードデータ（又はビットストリーム）の一致を評価するように構成される。したがって、トリガを非常に柔軟にすることができる。

【0041】

実施形態は、被試験デバイス（ＤＵＴ）から受信したデータ（例えば、ペイロードデータ）（例えば、ＤＵＴインターフェースを介してＤＵＴから受信したデータ）に応答したトリガ信号生成を含む、１又は複数の被試験デバイスを試験するための方法を提供する。更に、トリガ信号の生成は、被試験デバイスから受信したプロトコルベースのデータストリーム（例えば、非決定性及び／又はプロトコル認識データストリーム）からペイロードデータを抽出することと、抽出されたペイロードデータに応答して、又は１又は複数のプロトコルイベントに応答して、トリガ信号を生成することとを含む。本方法は、上述の装置と同じ考察に基づいている。

【0042】

しかしながら、本明細書で説明される方法は、所望により、自動試験機器に関しても、本明細書で開示される特徴、機能、及び詳細のいずれかによって補足されてもよいことに留意されたい。本方法は、所望により、かかる特徴、機能、及び詳細を個々に、又は組み合わせて補足することができることに留意されたい。

【0043】

本発明による実施形態を、添付の図面を参照して以下に説明する。

【図面の簡単な説明】

【0044】

【図1】被試験デバイスから受信したデータに応答してトリガ信号を生成するための自動試験機器のブロック概略図を示す。

【図2】被試験デバイスから受信したデータに応答してトリガ信号を生成するための自動試験機器のモジュールのブロック概略図を示す。

【図3】被試験デバイスから受信したデータに応答してトリガ信号を生成するための自動試験機器のブロック概略図を示す。

【図4】被試験デバイスから受信したデータに応答してトリガ信号を生成するためのトリガ生成ブロックのブロック概略図を示す。

【発明を実施するための形態】

【0045】

１．図面の詳細な説明
１．１．図１による自動試験機器
図１は、本発明の一実施形態による自動試験機器１００のブロック概略図を示している。

【0046】

自動試験機器１００は、主試験フロー制御部１１０を含み、主試験フロー制御部は、全てのサイトへの試験フローを動作させる（例えば、調整する）ように構成される（すなわち、被試験デバイスを試験するために、又は複数の被試験デバイスを同時に試験するために、試験フロー全体を動作させる又は制御する）。自動試験機器１００は、トリガ生成部１２２を更に備えるデバイス通信ユニット１２０を含む。トリガ生成部１２２は、ペイロードデータの抽出部１２４を含み、ペイロードデータの抽出部１２４は、例えば、被試験デバイス１３０によって提供されるデータ（又はデータストリーム、又はＤＵＴデータ若しくはＤＵＴデータストリーム）１３０ｃに基づく、抽出されたペイロードデータ１２４ａ及び／又はプロトコルイベント情報１２４ｂを提供するように構成される。トリガ生成部１２２は、トリガ信号の生成部１２６を更に含み、トリガ信号の生成部１２６は、トリガ信号１２６ａを生成するように構成され、例えば、テスタインターフェース１１２を介してトリガ信号１２６ａを主試験フロー制御部１１０に送信（例えば、出力又は伝送）するように構成されてもよい。

【0047】

更に、自動試験機器１００は、所望により、試験ケースデータ１３０ａ（例えば、被試験デバイスにアップロードされた適切な試験コード）及び監視データ１３０ｂ（例えば、試験実行をアップロード及び／又は開始及び／又は中断するために使用される監視プログラム）を被試験デバイスに提供し、データ１３０ｃ（例えば、応答データ）を被試験デバイス１３０から受信するように構成される。

【0048】

したがって、自動試験機器１００において、デバイス通信ユニット１２０の一部であるトリガ生成ユニット１２２は、例えば、被試験デバイスインターフェース（図１には明示的に図示せず）のみを介して、例えば、被試験デバイスに直接結合される。ＤＵＴインターフェースへのトリガ生成ユニット１２２の密結合は、典型的には、短い経路及びより少ないレイテンシに起因してより良好なタイミング予測を提供し、したがって、連続的なリアルタイム性能（又は処理）能力を提供する。

【0049】

結論として、自動試験機器１００は、分散型のプロトコル認識型トリガ生成を可能にし、完全なＤＵＴデータを主試験フロー制御部に転送する必要はない。むしろ、トリガ生成部は、デバイス通信ユニットの一部である「分散型」トリガ生成ユニット１２２において行われる。例えば、トリガ生成ユニットは、ＤＵＴデータを「その元の形態で」（例えば、テスタインターフェースのような自動試験機器内部インターフェースを介した中間伝送なしに）受信してもよく、ＤＵＴデータの基礎となる通信プロトコルを考慮してＤＵＴデータ１３０を評価してもよい。したがって、トリガ生成部１２６は、（プロトコルベースの）ＤＵＴデータから抽出されたペイロードに基づいて、かつ／又は１又は複数のプロトコルイベントの検出に基づいて（又はそれに応答して）、トリガ信号１２６ａを生成することができる。したがって、ＤＵＴデータ１３０ｃの基礎となる通信プロトコルを評価することができる精巧な評価機能が、デバイス通信ユニット内に分散された形で提供され、これにより、テスタインターフェース１２２を介して伝送されるデータ量及び主試験フロー制御部の処理負荷を低く保ちながら、高速な（例えばリアルタイム対応の）トリガ生成が可能になる。

【0050】

更に、自動試験機器１００は、所望により、本明細書に開示される特徴、機能、及び詳細のいずれかによって、個別に、かつ組み合わせて、補足され得ることに留意されたい。

【0051】

１．２ 図２による参考例
図２は、本発明の一実施形態による自動試験機器のモジュール２００のブロック概略図を示している。

【0052】

自動試験機器のモジュール２００（例えば、一部）は、有限状態機械（ＦＳＭ）２１０を含み、有限状態機械２１０は、例えば、主制御ブロック、すなわち、自動試験機器のモジュール２００のアーキテクチャの機能を制御してもよい。この点に関して、自動試験機器１００のトリガ信号の生成部１２６と比較して、有限状態機械２１０は、より広い機能を有し得ることに留意されたい。

【0053】

更に、有限状態機械２１０は、例えば、ハードウェア（例えば、ＦＰＧＡ又はＡＳＩＣを使用して）又はソフトウェア（例えば、ＣＰＵを使用して）で実装されてもよい。

【0054】

自動試験機器のモジュール２００は、テスタＩＦ（インターフェース）２２０を更に含み、テスタＩＦ２２０は、トリガ信号２１２を受信するように構成される。更に、自動試験機器のモジュール２００は、ランダムアクセスメモリ（例えば、ダイナミックランダムアクセスメモリ（例えば、ＤＲＡＭ）２３０又はスタティックランダムアクセスメモリ）を含み、このランダムアクセスメモリは、例えば、モニタ２３２及び試験ケース２３４を更に含む。モニタ２３２は、例えば、デバッグインターフェース（例えば、低レベルインターフェース又はハードウェアインターフェース）（例えば、ＪＴＡＧ）を介して被試験デバイス２５０に（例えば、有限状態機械２１０の制御下で）提供することができるモニタプログラムであってよい。モニタ２３２は、例えば、ＤＵＴ２５０のプロセッサ又はＣＰＵによって実行されることにより、ＤＵＴ２５０側の試験実行を制御するために用いられる。例えば、モニタは、ＤＵＴへの試験ケースのアップロード及び／又はＤＵＴ上での試験ケースの実行を制御することができる。換言すれば、モニタは、例えば、高速ＩＯインターフェース２１６を介して被試験デバイス２５０に試験ケース２３４を送信することをサポートしてもよい。換言すれば、モニタプログラムは、試験実行をアップロード及び／又は開始及び／又は中断するために使用される。また、モニタ２３２は、例えば、ＤＵＴに対する試験実行の結果を評価（又は事前評価）することが可能であり得る。

【0055】

更に、試験ケースは、適切な試験プログラム又は適切な試験データを被試験デバイス２５０にアップロードするために使用されてもよい。例えば、試験ケースは、試験プログラム及び／又は試験データの定義を含んでもよい。更に、試験ケース２３４は、所望により、被試験デバイス２５０からペイロードデータ（例えば、応答データ）を受信し、応答データを有限状態機械２１０に転送するための構成情報を含むことができる。

【0056】

試験ケース２３４は、例えば、試験ケースプログラムを提供するように構成されてもよく、試験ケースプログラムは、例えば、被試験デバイス２５０上で処理又は実行される試験データ又は試験プログラムと、自動試験機器によって、又は自動試験機器の有限状態機械２１０によって実行されるプログラムコードとの両方を含んでもよいことに留意されたい。

【0057】

自動試験機器のモジュール２００は、更に、所望により、コンフィグ又は構成２４２（例えば、トリガ構成情報）を有限状態機械（ＦＳＭ）２１０に提供する計算ユニット２４０を含む。換言すれば、計算ユニット２４０は、ＦＳＭ２１０を構成するエンジンであり得る。計算ユニットは、例えば、ランダムアクセスメモリ又はＤＲＡＭ２３０に一時的に記憶され得る主試験フロー制御部によって提供されるデータに基づいて、例えば、トリガ機能を定義し得る構成情報を提供し得る。自動試験機器のモジュール２００は、例えば、（例えば、ＪＴＡＧ、ｉＪＴＡＧなどの試験インターフェースを介した通信に加えて）高速ＩＯインターフェース２１６を介して被試験デバイス２５０（すなわち、外部デバイス）と通信することができる。

【0058】

更に、有限状態機械２１０は、例えば、ＤＵＴの試験を制御するために、１つの状態から別の状態に切り替えることができる。一部の場合では、状態間の切替えは、ペイロードデータ２１８（又はＵＳＢペイロードデータ又はＪＴＡＧペイロードデータ又はＩＪＴＡＧペイロードデータなど）に応答して行われ得る。例えば、状態は、以下の間で変化し得る。
０）制御のためのペイロード（例えば、データは、主要試験フロー制御部からモジュール又はデバイス通信ユニット２００に提供されてもよい）
１）モニタのロード（例えば、モニタプログラム２３２は、ランダムアクセスメモリ又はＤＲＡＭ２３０からＤＵＴ２５０にアップロードされてもよい）
２）試験ケースのロード（例えば、試験ケース２３４は、ランダムアクセスメモリ又はＤＲＡＭ２３０からＤＵＴ２５０にアップロードされてもよい）。
３）試験ケースの実行（例えば、試験ケース２３４は、例えば、モニタプログラムの制御下で実行されてもよく、又はモニタプログラムによって開始されてもよい）。

【0059】

以下では、有限状態機械２１０の状態フロー遷移について、適用シナリオを用いてより詳細に説明する。

【0060】

被試験デバイス２５０上の１又は複数のセンサ２５２（例えば、オンチップセンサ）は、例えば、平均温度を測定することによってオンチップ構造の差し迫った異常を捕捉するように構成されてもよい。１つの適用シナリオでは、有限状態機械（ＦＳＭ）２１０は、例えば、最初に、状態０において、（例えば、主試験フロー制御部からモジュール２００への）ペイロードの転送を制御することができる。状態１では、監視プログラムをＤＵＴにアップロードすることができ、状態２では、試験ケースデータをＤＵＴにアップロードすることができ、状態３では、例えばオンチップセンサデータが所定の温度値に達するまで、試験を実行することができる。トリガ条件が満たされたとき（例えば、特定のトリガイベント時）（例えば、センサ２５２によって測定され、プロトコルベースのＤＵＴデータストリームに符号化された温度値が所定の値に達したとき）、（例えば、高速ＩＯインターフェース２１６を介して被試験デバイス２５０から受信（又は取得）されたセンサデータストリームによって表されるセンサデータが、トリガ構成情報２４２によって定義されたトリガ条件に一致したとき）、ＦＳＭ２１０はシーケンス（又は状態遷移）をトリガしてもよい。

【0061】

自動試験機器のモジュール２００は、典型的な専用インターフェース（例えば、専用試験インターフェース）よりも高速なオンチップ試験を可能にする高速ＩＯインターフェース２１６（例えば、ユニバーサルシリアルバス（ＵＳＢ）、内部ＪＴＡＧ（ＩＪＴＡＧ）、イーサネット、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）など）を更に含む。高速ＩＯインターフェース２１６は、例えば、試験ケースデータを被試験デバイス２５０に送信（すなわち、出力又は伝送）するために、又はプロトコル（例えば、ＵＳＢペイロードデータ又はＪＴＡＧペイロードデータ又はＩＪＴＡＧペイロードデータ）に従ってＤＵＴデータストリームに埋め込まれたペイロードデータ２１８をＤＵＴから受信し、ペイロードデータをＦＳＭ２１０に提供するために、又はデータをランダムアクセスメモリ又はＤＲＡＭ２３０から受信し、それを（通信）プロトコルに従ってＤＵＴ２５０に転送するために使用され得る。

【0062】

一例では、ＨｉｇｈＳｐｅｅｄ ＩＯインターフェースは、ＳＡＴＡプロトコル、又は、例えば、デバイス固有情報（例えば、暗号化、ＩＤ）及び／又はハンドシェイクプロトコル及び／又はパッケージカウンタ及び／又はパケット化プロトコルなどを含み得る任意の他のプロトコルを使用してもよい。したがって、ＨｉｇｈＳｐｅｅｄ ＩＯインターフェース２１６は、ＳＡＴＡプロトコルに従って、又は任意の他のプロトコルに従ってフォーマットされたデータを被試験デバイス２５０に送ってもよい。かかるプロトコルを使用することによって、デバイス固有の情報（例えば、暗号化、ＩＤ）及び通信インターフェースによる非決定性が処理され得る。

【0063】

更に、ランダムアクセスメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）２３０）は、例えば、プロセッサインターフェース（ＰＩＦ）を介してプロセッサ（例えば、中央処理装置（ＣＰＵ））と通信することができる。

【0064】

自動試験機器のモジュール２００は、例えば、有限状態機械（ＦＳＭ）２１０及び主試験フロー制御部１１０に結合されたテスタインターフェース（ＩＦ）２２０を更に含む。テスタインターフェース２２０は、例えば、短いレイテンシで高速通信（例えば、データの送信又はデータの受信）を可能にするように構成される。更に、テスタインターフェース２２０は、データ伝送に必要な時間当たりのサイクル数を考慮して、時間決定性であることが好ましいが、必ずしもそうである必要はない。換言すれば、一部の実施形態では、再送なしの及び／又は固定された時間期間内のデータ配信が保証される。

【0065】

結論として、モジュール２００は、例えば、システムオンチップであり得るＤＵＴを試験することを可能にし得る。高速ＩＯは、例えば、プロトコルベースのデータストリームを使用して試験ケースデータをＤＵＴ２５０に通信してもよく、ＤＵＴ２５０からプロトコルベースのデータストリームを受信してもよい。高速ＩＯ２１６は、例えば、ペイロードデータの抽出部１２４の機能を引き継ぐことができ、所望により、１又は複数のプロトコルイベント（例えば、データ伝送又はデータパケットの開始又は終了、プロトコルエラー、所定のプロトコル状態など）をシグナリングすることが可能であり得る。したがって、ＦＳＭ、又は図２に示されていない専用のトリガ生成部は、例えば、抽出されたペイロードに応答して、かつ／又は１又は複数のプロトコルイベントに応答して、トリガ信号を生成することができる。トリガ信号は、例えば、試験の実行を制御するために（例えば、状態遷移をトリガするために）有限状態機械２１０によって使用されてもよく、かつ／又は主試験フロー制御部及び／又は別のデバイス通信ユニット及び／又は別の試験計器に転送されてもよい。

【0066】

更に、自動試験機器のモジュール２００は、所望により、本明細書に開示される特徴、機能、及び詳細のいずれかによって、個別に、かつ組み合わせて、補足され得ることに留意されたい。

【0067】

１．３ 図３による実施例
図３は、本発明の別の実施形態による自動試験機器３００のブロック概略図を示している。

【0068】

自動試験機器３００は、（例えば、主試験フロー制御部１１０に対応し得る）主試験フロー制御部３１０を含み、主試験フロー制御部３１０は、全てのサイト（又は少なくとも複数のサイト）に対して試験フローを動作させる（調整する）ように構成される。自動試験機器３００は、少なくとも１つのデバイス通信ユニット（ＤＣＵ）３２０ａ～３２０ｎ（例えば、デバイス通信ユニット１２０に対応してもよい）を更に含み、デバイス通信ユニット（ＤＣＵ）３２０ａ～３２０ｎは、トリガ生成部３２２（例えば、トリガ生成部１２２に対応してもよい）と、少なくとも１つの被試験デバイスインターフェース３２４ａ～３２４ｎとを含む。自動試験機器３００は、例えば、試験ケースデータ（すなわち、試験データ）を被試験デバイス３３０ａ～３３０ｎに提供し、複数の被試験デバイス３３０ａ～３３０ｎの各々から応答データ（すなわち、試験応答）を受信することによって、複数の被試験デバイス３３０ａ～３３０ｎを並列に試験することができる。例えば、デバイス通信ユニットは、被試験デバイス３３０ａの１又は複数のインターフェース３３４ａ～３３４ｎとの接続を確立するために、１又は複数のＤＵＴインターフェース３２４ａ～３２４ｎを含んでもよい。しかし、代替的に、単一のデバイス通信ユニット３２０ａが複数の被試験デバイスを同時に試験することができるように、異なるＤＵＴインターフェース３２４ａ～３２４ｎを異なる被試験デバイスに結合することもできる。あるいは、複数のデバイス通信ユニットを使用して、単一の被試験デバイスを試験することができる。

【0069】

トリガ生成ユニット３２２は、テスタインターフェース３１２（例えば、デバイス通信ユニットが主試験フロー制御部と通信するための通信インターフェース（バス））を介して主試験フロー制御部３１０と通信する（例えば、トリガデータを送信する、又は制御データを受信する）ように構成され、テスタインターフェース３１２は、例えば、主試験フロー制御部３１０と少なくとも１つのＤＣＵ３２０ａ～３２０ｎとの間の双方向通信を確立するように構成される。更に、テスタインターフェース３１２は、例えば、短いレイテンシで高速通信を可能にするように構成される。当該テスタインターフェース３１２は、例えば、データ伝送に必要なサイクル数において時間決定性であってもよい。換言すれば、再送なしのデータ配信、又は所定の時間内のデータ配信が保証され得る（すなわち、同じデータの再伝送は、確実な伝送のために必須ではない）。

【0070】

更に、トリガ生成部３２２は、例えば、被試験デバイス３３０ａからのデータ入力に反応する構成可能なロジックであってもよい（又は構成可能なロジックを含んでもよい）。換言すれば、トリガ生成部３２２は、被試験デバイス（すなわち、外部デバイス）からの入力データ（例えば、データ、又は応答データ、又はペイロードデータ、又は試験結果データ、又はセンサデータ）を受信する（又は読み取る）ように構成される。被試験デバイスからの入力データは、例えば、場合によっては並列の複数のピン上の順次ビットストリーム、又はパケット化データ（例えば、プロトコルデータ、又はパケット化プロトコル）とすることができる。トリガ生成部３２２は、トリガ信号を生成し、トリガ信号をテスタインターフェース３１２に送信するように構成されてもよい。更に、トリガ生成部３２２は、複数のトリガを生成することができる。しかしながら、トリガ生成部は、代替として、又は加えて、デバイス通信ユニットの別のサブユニットにトリガ信号を提供するように構成されてもよい。

【0071】

以下では、トリガ生成部３２２の実装の変形形態（例えば、ソフトウェア及び構成可能なハードウェア）が説明される。

【0072】

ソフトウェアトリガ生成は、例えば、中央処理装置（ＣＰＵ）上で実行することができる。ＣＰＵベースのアプローチは、例えば、入力データストリームを比較するために使用され、ソフトウェア命令によってトリガを生成する。かかるアプローチを使用することによって、ＤＣＵ上でローカルトリガ生成部を有することが可能である。適切なソフトウェア概念が適用される場合、例えば、アプローチが例えばキャッシュを使用することなく実装される場合、アプローチは時間決定性であり得る。しかしながら、この手法は、別の代替として使用され得るハードウェアソリューションと比較して遅いことがある。

【0073】

更に、自動試験機器３００は、所望により、本明細書に開示される特徴、機能、及び詳細のいずれかによって、個別に、かつ組み合わせて、補足され得ることに留意されたい。

【0074】

１．４ 図４による実施例
図４は、被試験デバイスから受信したデータに応答してトリガ信号４２６を生成するためのトリガ生成ブロック４００のブロック概略図を示している。図４に示されるトリガ生成ブロック４００は、例えば、本明細書に開示されるデバイス通信ユニットの一部であり得る。

【0075】

トリガ生成ブロック４００は、トリガ生成部４２０を含む。トリガ生成部４２０は、例えば、トリガ生成部１２２又は３２２に対応し得る。

【0076】

トリガ生成部４２０は、例えば、トリガ構成情報に応じてハードウェア比較ユニット４２４を適合させることができるユニット４２２（「Ａ」でも示される）と、トリガ信号４２６を主試験フロー制御部１１０、３１０に提供する（すなわち、生成する）ように構成されたハードウェア（ＨＷ）比較（例えば、ＦＰＧＡ、ＡＳＩＣ）ユニット４２４とを含む。

【0077】

構成可能なハードウェアトリガ生成部手法では、事前計算された情報又は信号４１２ａ（例えば、比較シーケンス）は、トリガ構成（又はトリガ構成情報）４１２とＤＵＴ固有情報４１４との組み合わせを使用して、ローカル計算ユニット４１０によって生成され得る。トリガ生成部４２０は、予め計算された情報又は信号４１２ａをローカル計算ユニット４１０から受信し、ペイロードデータ４３０ａをＤＵＴインターフェース４３０を介して被試験デバイスから受信することができる。ペイロードデータ４３０ａとともに、少なくとも１つのプロトコルイベント情報が、ＤＵＴインターフェース４３０によって所望により提供されてもよい。

【0078】

ＤＵＴインターフェース４３０は、例えば、ＤＵＴ通信からペイロードデータ４３０ａを抽出するように構成されたプロトコルラッパー４３２を含んでもよい。したがって、ペイロードラッパーは、例えば、デバイス通信ユニット又は自動試験機器のＤＵＴインターフェースを介してＤＵＴから受信され得る「プレーンテキスト」ペイロード表現をＤＵＴ通信４４０から抽出するために、例えば、デバイス固有データ（復号化鍵など）を使用するように構成され得る。更に、プロトコルマッパはまた、所望により、１又は複数のプロトコルイベント（例えば、フレームの開始又は終了のような１又は複数の事前定義されたプロトコル状態、あるいは（フレーミングエラー、又はパリティエラー、又はパケット損失などの）１又は複数のプロトコルエラー）を記述する（又はシグナリングする）情報（又は信号）をトリガ生成部４２０に提供し得る。

【0079】

したがって、トリガ生成部は、例えば、ＤＵＴインターフェース４３０のプロトコルラッパー４３２によって提供される抽出されたペイロードデータ４３０ａと、ローカル計算ユニットによって提供される事前計算された比較シーケンス４１２ａとの間の比較を実行してもよく、トリガ生成部は、「ワイルドカード」又は「ドントケア」を考慮してもよく、例えば、トリガ生成のために抽出されたペイロードの一部のみを考慮してもよい。比較が所定の条件を満たす場合、トリガ信号が起動されるか又は提供されてもよい。トリガ構成情報４１２は、例えば、抽出されたペイロード４３０ａのどの部分が比較において考慮されるか、及びトリガ信号をアクティブ化する（又は提供する）ためにどの比較基準が使用されるかを判定し得る。

【0080】

代替として、又は追加として、トリガ生成部は、トリガ信号のアクティブ化について決定するときに、適切な信号又は情報を使用してプロトコルラッパーによって報告される１又は複数のプロトコルイベントを考慮することができる。例えば、トリガ信号は、所定のプロトコルエラーに応答して、又はプロトコルエラーの所定の組み合わせに応答して、又は別のプロトコルイベントに応答して（例えば、データフレームの終了に応答して）アクティブ化又は提供されてもよい。

【0081】

結論として、トリガ生成ブロック４００は、ＤＵＴに近接して、柔軟に構成可能な方法でトリガ信号を生成することができる。

【0082】

更に、トリガ生成ブロック４００は、所望により、本明細書に開示される特徴、機能、及び詳細のいずれかによって、個別に、かつ組み合わせて、補足され得ることに留意されたい。

【0083】

１．５ 応用
被試験デバイスの試験に関連して本明細書で開示される当該自動試験機器は、１つの適用シナリオでは、特に、被試験デバイスのオンチップセンサを通して試験実行を制御することができる。試験プロセス中、試験実行は、例えば、ＤＵＴ回路の加熱（例えば、オンチップの自己加熱）により特定のセンサ温度値（例えば、５０°の温度値）に達するまで実行され得る。換言すれば、トリガ信号は、試験実行に関連し、異なるセンサタイプ（例えば、温度センサ）を使用することによって、被試験デバイス内のオンチップの自己発熱（又は他の異常）の検出後に生成される。

【0084】

別の適用シナリオは、他のタイプのトリガ信号を生成することによる、試験プロセス中の電圧降下に対する（例えば、異なるデバイス通信ユニット上の、又は異なる自動試験モジュール内の、又は異なる自動試験機器計器内の）電源の制御に関連し得る。

【0085】

１．６ 結論
以下では、一部の結論を提供する。

【0086】

ＤＵＴを試験するための試験概念において、試験フローは、試験実行全体に変化を生じさせるトリガ信号の生成に依存し得る。トリガ信号の生成は、特に、被試験デバイスからの結果に基づく対話型試験フローに必要とされる。

【0087】

本発明による説明された実施形態は、短い通信レイテンシでより良好なタイミング予測（すなわち、ＤＵＴインターフェースとトリガ生成ユニットとの間の短い経路によるトリガ生成のための時間同期）を提供し、したがって、従来の概念よりも良好なリアルタイム性能（又は処理）能力及びマルチサイト効率を提供することに留意されたい。

【0088】

本発明による実施形態は、例えば、主試験フロー制御部におけるデータの高トラフィックに起因する通信レイテンシを有するトリガデータを生成し得る主試験フロー制御部の一部として使用されなくてもよい。むしろ、本発明の一態様によれば、トリガ生成ユニット（又はトリガ生成ブロック）は、通信レイテンシを最小限に抑えるためにデバイス通信ユニットの一部である。特に、説明される自動試験機器は、対話型試験フロー中の短い通信レイテンシを達成するために、リアルタイムトリガ生成ユニットがＤＵＴインターフェース（又は通信チャネル）の近くにあるべきであるという洞察に基づいている。

【0089】

結論として、当該実施形態は、イベント自体、トリガの通信、又は試験実行フローの反応の間の最小レイテンシを維持するために、トリガ生成のためのリアルタイム要件を考慮する。

【0090】

結論として、本発明による実施形態は、効率的な方法で被試験デバイスを試験するために使用することができ、したがって他の従来の概念よりも有利である。

【0091】

２．更なる態様及び実施形態
以下では、本発明による更なる態様及び実施形態について説明する。態様は、個々に又は組み合わせて使用されてもよく、所望により、個々に及び組み合わせて、本明細書に開示される実施形態のいずれかに導入されてもよい。

【0092】

一態様によれば、本発明による実施形態は、ＤＵＴインターフェースに近いリアルタイムトリガ生成システムのための装置を作成する。

【0093】

一態様によれば、本発明による実施形態は、チャネルの近くでのリアルタイムトリガ生成に関する。

【0094】

一態様によれば、試験フローは、トリガの生成に依存し得る。例えば、トリガ（複数可）は、試験実行フローに指定されたイベントをシグナリングすることができる。また、トリガ（複数可）は、フロー（又は試験フロー）がそれに反応する（例えば、トリガに、又はトリガ信号に、又は指定されたイベントに反応する）ことを可能にし得る。トリガの生成は、例えば、ＤＵＴからの結果に依存するインタラクティブ試験フローのために必要とされ得る。一態様によれば、トリガは、処理ユニットにおける中断と同等であり得る。

【0095】

一態様によれば、（例えば、トリガ生成部又はリアルタイムトリガ生成に関する）１又は複数の品質要件があり得る。
・イベント自体と試験実行フローのトリガ／反応の通信との間の最小レイテンシ
・サイクルの正確なバックマッピングを可能にする時間決定性
○トリガ生成
○トリガ通信／ブロードキャスト
・トリガの定義の柔軟性
○単純なビット比較では、プロトコルインターフェース及びより高度な要件を有するデバイスには不十分である
・プロトコル認識
○通信インターフェースによるデバイス固有情報及び非決定性を処理する必要がある
○ハンドシェイク、デバイスパラメータ、センサ読み取り、パッケージカウンタ、パケット化プロトコル、．．．

【0096】

本発明の一態様によれば、本発明の実施形態では、これらの要件のうちの１又は複数、更には全てを満たすことができる。

【0097】

以下では、本発明による実施形態で使用される一部のビルディングブロックについて論じる。

【0098】

主試験フロー制御部は、デバイス通信ユニット（ＤＣＵ）に結合されてもよく、デバイス通信ユニットは、ＤＵＴに接続されたローカル処理ユニットである。

【0099】

主試験フロー制御部は、全てのサイトのための試験フローを調整するメイン実行ユニットであってよい。

【0100】

更に、デバイス通信ユニットが主試験フロー（又は主試験フロー制御部）と通信するための通信インターフェース（バス）であり得るテスタインターフェースが存在し得る。テスタインターフェースは、例えば、主試験フロー制御部とデバイス通信ユニットとの間に結合されてもよい。

【0101】

更に、トリガ信号を生成し、それをテスタインターフェースに通信するために、ＤＵＴからのデータ（又はデータストリーム）入力に反応する構成可能な論理であるトリガ生成部があってもよい。所望により、複数のトリガを生成することができる。トリガ生成部は、例えば、デバイス通信ユニットの一部であってもよい。

【0102】

更に、デバイス通信ユニットとＤＵＴとの間の通信を可能にするＤＵＴインターフェースがある。

【0103】

更に、被試験デバイスは、ＤＵＴ又はｄｕｔと称されることもある。

【0104】

ビルディングブロックの配置及び相互作用の一例を、例えば、図３に示す。

【0105】

以下では、一般的な基礎となるアーキテクチャの一部の（所望による）詳細及び態様、並びに一部の要件について説明する。

【0106】

テスタインターフェースは、好ましくは、短いレイテンシで高速通信を可能にするように設計される。更に、テスタインターフェースは、データ伝送に必要なサイクル数及び／又は時間が決定的であることが好ましい。好ましくは、テスタインターフェースは、再送なしの保証されたデータ配信を可能にする。更に、好ましくは、テスタインターフェースは、１．．．ＮのＤＣＳ（Ｓ）と主試験フロー制御部との間の双方向通信を可能にする。

【0107】

トリガ生成部は、例えば、デバイスからの入力データ、例えば、
－場合によっては並列の複数のピン上の順次ビットストリーム
－パケット化データ
を読み取ることができる。

【0108】

換言すれば、例えば、デバイスからの入力データは、１つのピン上又は並列の複数のピン上のパケット化された順次ビットストリームの形態であり得る。

【0109】

トリガ生成のための異なる可能な実装の変形形態が存在する。

【0110】

（例えば、ＣＰＵ上の）ソフトウェアトリガ生成部が使用されてもよい。ＣＰＵベースの手法は、例えば、入力データストリームを比較し、ソフトウェア命令によってトリガ（又はトリガ信号）を生成することができる。ＣＰＵベースの手法は、例えば、ＤＣＵ上でローカルに実装することができる。一部の場合では、ＣＰＵベースの手法は、キャッシュを使用せずに決定性であるにすぎない。一部の場合では、ＣＰＵベースの手法は、ハードウェアソリューションと比較して遅い。

【0111】

代替として、又は加えて、トリガ生成部は、構成可能ハードウェアトリガを使用して（又はそれとして）実装されてもよい。例えば、構成可能なハードウェアトリガは、例えば、構成及びＤＵＴ固有の情報の組み合わせを使用して、比較シーケンスのローカル生成を含み得る。例えば、構成可能なハードウェアトリガは、シーケンス（例えば、比較シーケンス）とＤＵＴからのペイロード（又は抽出されたペイロード）とのローカル比較を使用してもよい。一態様によれば、構成可能なハードウェアトリガは、ＤＵＴからの直接データからのペイロードの抽出を含む（又は実行する）ことができる。一態様によれば、構成可能なハードウェアトリガは、プロトコルデータをアンラップすることができる。一態様によれば、構成可能なハードウェアトリガは、例えば、メインテスタインターフェースにトリガを通信することができる。別の態様によれば、構成可能なハードウェアトリガは、トリガを、例えば、（１又は複数の）異なるデバイス通信ユニット（ＤＣＵ）にローカル伝送するように通信することができ、ＤＣＵは、例えば、同じデバイス（又は同じＤＵＴ）に接続することができる。

【0112】

トリガ生成部（又はトリガ生成ブロック）の一例が図４に示されている。

【0113】

以下では、トリガ（又はトリガ信号）に関する一部の所望による態様及び詳細が提供される。一態様によれば、トリガ（又はトリガ信号）は、以下の項目のうちの１又は複数からなる（又は含む）。
・タイムスタンプ（例えば、基準点からのクロックサイクル）
・トリガタイプ
・トリガ起点
ＤＵＴ、ＤＣＵ
・ペイロードデータ
・トリガターゲット
・優先度
・エイジ

【0114】

以下では、トリガの配信に関する一部の所望による態様及び詳細が提供される。例えば、トリガ配信は、中央配信器を使用して、例えば、ＤＣＵから中央（又は中央配信器）へ、及び中央（又は中央配信器）からＤＣＵへ実行されてもよい。別の例として、トリガ配信は、バス通信を使用し、バス上のターゲットＤＣＵのリスニングを使用して実行することができる。別の例によれば、例えばロードボード上のループバックを使用して、ターゲットＤＣＵへの直接トリガ通信があってもよい。

【0115】

以下では、トリガ比較に関する一部の所望による態様及び詳細について説明する。

【0116】

例えば、以下の状態の１つ、２つ又はそれ以上が存在し得る。
・アクティブ化：アクティブ化条件が一致した場合に発射する
・ディセーブル：アクティブ化条件に一致しない
・イネーブル：アクティブ化条件に一致することを有効にする。

【0117】

例えば、第１の条件が満たされたとき、又はトリガ機構がＤＣＵの制御によって有効にされたときに、ディセーブル状態からイネーブル状態への遷移があってもよく、第２の条件が満たされたときに、イネーブル状態からアクティブ化状態への遷移があってもよく、アクティブ化条件が満たされたときに、トリガ信号の提供（又はアクティブ化）があってもよい。しかしながら、異なる機能も可能である。

【0118】

更に、例えば以下の条件タイプのうちの１又は複数を使用することができる。
－ビットストリームの（例えば、抽出されたペイロードの）事前計算された参照ストリームとの一致
・完全一致
・ワイルドカードとの部分的な一致
・正規表現
－基準条件後サイクル
・グローバル同期参照、アクティブ化、ディセーブル、イネーブル
－数値演算比較
－最小／最大一致数
－直接指令に対応（例えば、ＤＵＴから、テスタインターフェースから）

【0119】

以下では、ＤＵＴインターフェースに関する一部の所望による態様及び詳細について説明する。一態様によれば、ＤＵＴインターフェースは、ＤＣＵとＤＵＴとの間のプロトコル認識通信を可能にする。一態様によれば、ＤＵＴインターフェースは、生のデバイス通信からのペイロードのアンラッピングを実行することができる。

【0120】

一態様によれば、以下の通信インターフェース（又は通信インターフェースタイプ）のうちの１又は複数を（例えば、ＤＵＴインターフェースとして、又は複数のＤＵＴインターフェースとして）使用することができる。
－ＪＴＡＧ（ＩＥＥＥ１１４９．ｘ）
－ＩＪＴＡＧ（ＩＥＥＥ１６８７．ｘ）
－バウンダリスキャン（ＩＥＥＥ１５００）
－ＨｉｇｈＳｐｅｅｄ ＩＯ試験アクセス
－ＩＥＥＥ１１４９．１０
・「ＵＳＢを介して」又は１又は複数のＵＳＢ機能を活用する
・「イーサネットを介して」又は１又は複数のイーサネット機能を活用する
・「ＳＡＴＡを介して」又は１又は複数のＳＡＴＡ機能を活用する
－イーサネット
－ＵＳＢ
－ＳＡＴＡ
－デバッグインターフェース、例えばＴＡＰ

【0121】

ＩＥＥＥ１１４９．１０は、ＤＵＴへの一般的な高速試験アクセスのための規格であり、ＵＳＢ、イーサネット、ＳＡＴＡなどの既存のＨＳＩＯインターフェースの一部（例えば、ＰＨＹ、（デ－）シリアライザ、ビット及びワードアライメントユニット）を利用することに留意されたい。それは、全体として既存のコントローラを使用しない。

【0122】

以下では、一部の可能な用途について説明する。

【0123】

一態様によれば、本発明による実施形態は、オンチップセンサ制御試験フローを実装するために使用され得る。

【0124】

一態様によれば、オンチップセンサ情報の読み出しが実行され得る。例えば、オンチップセンサ信号が５０度になるまでの試験実行を行うことができる。別の例として、電圧降下に対する（例えば、異なるＤＣＵ上の）電源の制御が実行されてもよい。

【0125】

以下では、従来技術に対する本発明による実施形態の可能な改善について説明する。

【0126】

一態様によれば、（例えば、中央実行ユニットへの）データの伝送に起因する、及びトリガの集中化された生成に起因する（例えば、トリガの）遅延を回避することができる（例えば、実施形態では分散化されたトリガ生成部が使用されるため）。

【0127】

更に、本発明による実施形態を使用すると、中央データバス（例えば、テスタインターフェース）上の高トラフィックが回避される。

【0128】

更に、本発明による実施形態を使用して、サイクル精度を維持することが可能である。

【0129】

また、本発明による実施形態は、良好なリアルタイム性能及び良好なマルチサイト効率を示す。

【0130】

また、本発明による実施形態は、良好なマルチサイトの可能性を含む。

【0131】

更に、本発明による実施形態を使用して、例えば電源などのテスタリソースを効率的に制御することが可能である。

【0132】

本発明による実施形態は、非決定性インターフェースを扱うことができ、プロトコル認識（又はプロトコル認識通信）に適している。

【0133】

本発明による実施形態は、コンテンツ認識型の実装を可能にする。

【0134】

本発明による実施形態は、デバイス固有の情報を考慮に入れる（又は考慮する）ことができる。

【0135】

本発明による実施形態は、ビットシーケンスの単純な一致を可能にすることができる。

【0136】

したがって、本発明による実施形態は、従来の手法に勝る多数の利点を提供することができる。

【0137】

３．代替的な実装形態
一部の態様を装置の文脈で説明してきたが、これらの態様が対応する方法の説明も表すことは明らかであり、ブロック又はデバイスは方法工程又は方法工程の特徴に対応する。同様に、方法工程の文脈で説明される態様はまた、対応する装置の対応するブロック又は項目又は特徴の説明を表す。方法工程の一部又は全部は、例えばマイクロプロセッサ、プログラマブルコンピュータ又は電子回路のようなハードウェア装置によって（又はそれを使用して）実行されてもよい。一部の実施形態では、最も重要な方法工程のうちの１又は複数は、かかる装置によって実行されてもよい。

【0138】

特定の実装形態の要件に応じて、本発明の実施形態は、ハードウェア又はソフトウェアで実装され得る。この実装形態は、それぞれの方法が実行されるようにプログラム可能なコンピュータシステムと協働する（又は協働し得る）電子的に読み取り可能な制御信号を記憶したデジタル記憶媒体、例えばフロッピー（登録商標）ディスク、ＤＶＤ、ブルーレイ、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリを使用して実行されてもよい。したがって、デジタル記憶媒体はコンピュータ可読であってもよい。

【0139】

本発明による一部の実施形態は、電子可読制御信号を有するデータキャリアを含み、電子可読制御信号は、本明細書で説明される方法のうちの１つが実行されるように、プログラム可能なコンピュータシステムと協働することが可能である。

【0140】

概して、本発明の実施形態は、プログラムコードを有するコンピュータプログラム製品として実装することができ、プログラムコードは、コンピュータプログラム製品がコンピュータ上で実行されるときに方法のうちの１つを実行するように動作可能である。プログラムコードは、例えば、機械可読キャリアに記憶されてもよい。

【0141】

他の実施形態は、機械可読キャリア上に記憶された、本明細書で説明される方法のうちの１つを実行するためのコンピュータプログラムを含む。

【0142】

したがって、換言すれば、本発明の方法の一実施形態は、コンピュータプログラムがコンピュータ上で実行されるときに、本明細書に記載の方法のうちの１つを実行するためのプログラムコードを有するコンピュータプログラムである。

【0143】

したがって、本発明の方法の更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを記録したデータキャリア（又はデジタル記憶媒体、又はコンピュータ可読媒体）である。データキャリア、デジタル記憶媒体又は記録された媒体は、典型的には有形及び／又は非移行的である。

【0144】

したがって、本発明の方法の更なる実施形態は、本明細書に記載された方法の１つを実行するためのコンピュータプログラムを表すデータストリーム又は信号のシーケンスである。例えば、データストリーム又は信号のシーケンスは、例えば、インターネットを介して、データ通信接続を介して転送されるように構成され得る。

【0145】

更なる実施形態は、本明細書に記載の方法の１つを実行するように構成又は適合された処理手段、例えばコンピュータ又はプログラム可能な論理デバイスを含む。

【0146】

更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムがインストールされたコンピュータを含む。

【0147】

本発明による更なる実施形態は、本明細書で説明される方法のうちの１つを実行するためのコンピュータプログラムを受信機に（例えば、電子的に又は光学的に）転送するように構成された装置又はシステムを含む。受信機は、例えば、コンピュータ、モバイルデバイス、メモリデバイスなどであってもよい。装置又はシステムは、例えば、コンピュータプログラムを受信機に転送するためのファイルサーバを含むことができる。

【0148】

一部の実施形態では、プログラム可能論理デバイス（例えば、フィールドプログラマブルゲートアレイ）が、本明細書に説明される方法の機能の一部又は全部を行うために使用されてもよい。一部の実施形態では、フィールドプログラマブルゲートアレイは、本明細書に説明される方法のうちの１つを行うために、マイクロプロセッサと協働してもよい。概して、方法は、任意のハードウェア装置によって実行されることが好ましい。

【0149】

本明細書で説明される装置は、ハードウェア装置を使用して、又はコンピュータを使用して、又はハードウェア装置とコンピュータとの組み合わせを使用して実装され得る。

【0150】

本明細書で説明される装置、又は本明細書で説明される装置の任意の構成要素は、少なくとも部分的にハードウェア及び／又はソフトウェアで実装され得る。

【0151】

本明細書で説明される方法は、ハードウェア装置を使用して、又はコンピュータを使用して、又はハードウェア装置とコンピュータとの組み合わせを使用して実行され得る。

【0152】

本明細書で説明される方法、又は本明細書で説明される装置の任意の構成要素は、ハードウェア及び／又はソフトウェアによって少なくとも部分的に実行され得る。

【0153】

上述の実施形態は、本発明の原理を単に例示するものである。本明細書に記載された構成及び詳細の変更及び変形が他の当業者に明らかであることが理解される。したがって、添付の特許請求の範囲によってのみ限定され、本明細書の実施形態の記述及び説明によって提示される特定の詳細によって限定されないことが意図される。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】