特表 2023-532214 ＧａＮベースのレベルシフタのための差動アクティブ化ラッチ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-07-27

(54)【発明の名称】ＧａＮベースのレベルシフタのための差動アクティブ化ラッチ

(51)【国際特許分類】

   H03K 3/356 20060101AFI20230720BHJP

   H03K 19/0185 20060101ALI20230720BHJP

【ＦＩ】

H03K3/356 E

H03K19/0185 220

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022577729

(86)(22)【出願日】2021-06-16

(85)【翻訳文提出日】2023-02-03

(86)【国際出願番号】 US2021037663

(87)【国際公開番号】W WO2021257724

(87)【国際公開日】2021-12-23

(31)【優先権主張番号】63/041,588

(32)【優先日】2020-06-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】521085021

【氏名又は名称】エフィシェント・パワー・コンバージョン・コーポレイション

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】エドワード・リー

(72)【発明者】

【氏名】ラヴィ・アナンス

【テーマコード（参考）】

5J056

5J300

【Ｆターム（参考）】

5J056AA37

5J056BB17

5J056BB21

5J056CC14

5J056DD13

5J056DD27

5J056FF09

5J300QA00

5J300QA03

5J300SB01

5J300TB01

(57)【要約】

GaNにおいて完全に実装され得る、複数のn-FETとインバータとを備える回路をもつ交差結合差動アクティブ化ラッチ回路。回路は、入力上のデジタル入力値が異ならない限り、ラッチの出力上のデジタルラッチされた値が変化することを防ぎ、したがって、入力上のコモンモード電圧が、記憶されたラッチ値を破損することを防ぐ。

【特許請求の範囲】

【請求項1】

デジタル入力値を受信するための第1の入力および第2の入力と、
デジタルラッチされた値を出力するための第1の出力および第2の出力と、
交差結合構成において接続された第1のn-FETおよび第2のn-FETであって、同じ第1のn-FETおよび第2のn-FETの各々のゲートが前記第1のn-FETおよび前記第2のn-FETのうちの他方のドレインに電気的に接続された、第1のn-FETおよび第2のn-FETと、
前記第1の入力および前記第2の入力上の前記デジタル入力値が異ならない限り、前記第1の出力および前記第2の出力上の前記デジタルラッチされた値が変化しないようにするために、前記第1の入力および前記第2の入力と、前記第1の出力および前記第2の出力と、交差結合された前記第1のn-FETおよび交差結合された前記第2のn-FETとに接続された複数のn-FETとインバータとを備える、回路と
を備える、交差結合差動アクティブ化ラッチ回路。

【請求項2】

前記複数のn-FETが、
直列に電気的に結合された第3のn-FETおよび第4のn-FETであって、前記第3のn-FETのドレインが前記第2のn-FETのベースに接続され、前記第3のn-FETのソースが前記第4のn-FETのドレインに接続され、前記第4のn-FETのベースが前記第1の入力に接続され、前記第3のn-FETのベースが前記第2の入力の反転側に接続された、第3のn-FETおよび第4のn-FETと、
直列に電気的に結合された第5のn-FETおよび第6のn-FETであって、前記第5のn-FETのドレインが前記第1のn-FETのベースに接続され、前記第5のn-FETのソースが前記第6のn-FETのドレインに接続され、前記第5のn-FETのベースが前記第1の入力に接続され、前記第6のn-FETのベースが前記第2の入力の反転側に接続された、第5のn-FETおよび第6のn-FETと
を備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項3】

前記回路が、論理関数

【数1】

を実装する、請求項2に記載の交差結合差動アクティブ化ラッチ回路。

【請求項4】

前記複数のn-FETが、
並列に電気的に結合された第3のn-FETおよび第4のn-FETであって、前記第3のn-FETのドレインが前記第4のn-FETのドレインに接続され、前記第3のn-FETのソースが前記第4のn-FETのソースに接続され、前記第3のn-FETのベースが前記第1の入力に接続され、前記第4のn-FETのベースが前記第2の入力の反転側に接続された、第3のn-FETおよび第4のn-FETと、
直列に電気的に結合された第5のn-FETおよび第6のn-FETであって、前記第5のn-FETのドレインが前記第6のn-FETのドレインに接続され、前記第5のn-FETのソースが前記第6のn-FETのソースに接続され、前記第5のn-FETのベースが前記第2の入力に接続され、前記第6のn-FETのベースが前記第1の入力の反転側に接続された、第5のn-FETおよび第6のn-FETと
を備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項5】

前記回路が、論理関数

【数2】

を実装する、請求項4に記載の交差結合差動アクティブ化ラッチ回路。

【請求項6】

前記回路がGaNにおいて完全に実装された、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項7】

前記第1の入力および前記第2の入力の各々においてパルスフィルタをさらに備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項8】

前記第1のラッチ入力および前記第2のラッチ入力がダイオード接続保護n-FETによってクランプされる、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【発明の詳細な説明】

【背景技術】

【0001】

図1aに示されている一般的なハーフブリッジIC設計では、ハイサイドFET2のオンまたはオフは、通常接地を基準とするハイサイド入力信号4によって決定される。しかしながら、ハイサイドFET2がオンにされると、ハイサイド経路の低い供給電圧であるSWノード6は入力電圧V_in(図1B参照)に等しくなり、フローティング供給電圧V_ddFは、ほぼV_dd-V_D+V_inになり、ここで、V_Dはダイオード8のダイオード電圧降下である。V_inは数ボルト～数百ボルトの範囲であり得るので、ハイサイド入力信号4を、接地基準信号から、ハイサイドドライバの入力におけるノード6を基準とする信号にレベルシフトするために、レベルシフタが必要とされる。

【0002】

図2は一般的な従来技術レベルシフタのブロック図である。レベルシフタは、2つの部品、すなわち、レベルシフトドライバ10とラッチ12とを含んでいる。ラッチ12の論理値を変更するために、レベルシフトドライバ10中のパルス生成器14がFET16またはFET18のいずれかのゲート上にパルスを生成する。FET16またはFET18のいずれかの上の(差動電流と呼ばれる))ドレイン電流が、次いで、ラッチ入力20またはラッチ入力22の上に差動電圧変化を生成するためにラッチ12の入力20または入力22のいずれかをプルダウンする。この差動電圧変化はラッチ12の出力24および26における所望の論理変更を引き起こす。重要なことには、適切な動作のために、出力24および26における論理変更は、ラッチ入力20がラッチ入力22と異なるときに、すなわち、ラッチ入力における差動電圧変化があるときにのみ行われるべきである。ラッチ出力24および26は、ラッチ入力20とラッチ入力22とが同じである、すなわち、両方低であるかまたは両方高である場合、状態を変更するべきでない。

【0003】

C₂₀およびC₂₂は、ラッチ入力20およびラッチ入力22に関連付けられた寄生キャパシタンスである。ラッチは、0VとV_inとの間の速いスイングを有することができるSWノード6を基準とする。C₂₀およびC₂₂を急速に充電/放電するために必要とされる比較的大きい電流により、SWノード6を基準とするラッチ入力20およびラッチ入力22の上の電圧レベルは、SWノード6において速い正/負の傾き(dv/dt)のコモンモード変化が生じたとき維持されないことがある。したがって、SWノード6における電圧の急速な変化により、ラッチ入力20およびラッチ入力22の上の望ましくないコモンモード電圧変化(すなわち、両方高または両方低)がもたらされ得る。

【0004】

図3は簡単な交差結合ラッチの回路を示し、ここで、電圧V_ddFはSW6に対するフローティング供給である。ラッチ入力20およびラッチ入力22の上の差動電流が抵抗器30または抵抗器32を通して電流を引き、それによりラッチ出力24およびラッチ出力26の上に所望の論理値が生成される。SWノード6上の速い正または負のdv/dtによるラッチ入力20およびラッチ入力22の上の望ましくないコモンモード電流(すなわち、両方高または両方低)がFET42とFET44の両方をオンまたはオフにし、それによりラッチ出力24とラッチ出力26の両方がプルダウンまたはプルアップされる。結果として、ラッチ中に記憶された所望の論理値が破損し得る。

【0005】

図3の従来技術交差結合ラッチでは、主ラッチFET42および44のゲート電圧を大きい正のコモンモード電圧から保護するために、ダイオード接続FET34、36、38および40が使用される。主ラッチFET42および44のゲート電圧を大きい負のコモンモード電圧から保護するために、ダイオード接続FET46および48が使用される。

【0006】

図4Aおよび図4Bは、ラッチとして機能する簡単な従来技術SRフリップフロップ回路を示す。ラッチ入力20および22において保護のためのダイオード接続FETが必要とされる。パルスフィルタ50は、通常、ラッチ入力20および22の上の電圧パルスをクリーンアップし、SRフリップフロップへのクリーンなデジタル入力パルスを生成するために、デジタルインバータ/バッファ、遅延回路および/またはシュミットトリガを使用して実現される。交差結合ラッチの場合と同様に、SWノード6上の速い正のdv/dtによるラッチ入力20および22の上のコモンモード電流がラッチ入力20とラッチ入力22の両方をプルダウンする。結果として、ラッチ中に記憶された所望の論理値が破損し得る。この回路を用いると、ラッチ入力20とラッチ入力22の両方が高である場合、出力は状態を変更しないので、ラッチ中に記憶された論理値はSWノード6上の速い負のdv/dtによって破損しないことに留意されたい。

【0007】

図5は、アナログ差動フロントエンド増幅器をもつSRフリップフロップラッチを示す。差動増幅器52は、コモンモード電圧を除去するために使用され、SRフリップフロップを設定するためのラッチ入力20および22上の差動電圧を増幅し、それにより、SWノード6上の速い正のdv/dtを受けたときに、図4の回路の上述の問題が回避される。しかしながら、差動増幅器52は(たとえば、レールツーレールまたはより大きい)広い入力コモンモード範囲を必要とし得る。また、高速差動増幅器は高い電力損失を生じる。最後に、図3の交差結合ラッチのように、ラッチ入力20および22において保護のためのダイオード接続FETが必要とされる。

【0008】

図6は、ダイナミック電流源を使用するコモンモード電流除去のための従来技術回路を示す。FET60、62、64および66は、ラッチ入力20および22において差動電流を差動電圧に変換する交差結合差動負荷として働く。SWノード6上の速い正のdv/dtによるラッチ入力20および22におけるコモンモードプルダウン電流が入力20と入力22の両方をプルダウンする。プルダウン電流はまた、コモンモードプルダウン電流を相殺するためにコモンモードプルアップ電流を生成するFET68および70(ダイナミック電流源)をアクティブ化する。しかしながら、必要とされるp-FETはGaN技術において実装することが不可能であるので、図6の回路をGaNプロセスにおいて実現することができない。

【発明の概要】

【発明が解決しようとする課題】

【0009】

したがって、上記で説明した従来技術ラッチの欠点を克服するラッチ、すなわち、GaNプロセスを使用して実装することができる差動アクティブ化ラッチ回路(differential activated latch circuit)を提供することが望ましいであろう。

【課題を解決するための手段】

【0010】

本発明は、第1のデジタル入力値および第2のデジタル入力値を受信するための第1のラッチ入力および第2のラッチ入力と、第1のラッチ出力および第2のラッチ出力と、交差結合構成において接続された第1のn-FETおよび第2のn-FETと、第1の入力および第2の入力上のデジタル入力値が異ならない限り、第1の出力および第2の出力上のデジタルラッチされた値が変化することを防ぐための複数のn-FETとインバータとを備える回路とをもつ、交差結合差動アクティブ化ラッチ回路を提供することによって、上記で説明した欠点を克服し、目的を達成する。

【0011】

第1の好ましい実施形態では、本発明の回路は、以下の論理関数

【0012】

【数1】

【0013】

を実装する。

【0014】

第2の好ましい実施形態では、本発明の回路は、以下の論理関数

【0015】

【数2】

【0016】

を実装する。

【0017】

GaNにおいて完全に実装することができる本発明の回路は、有利には、両方の論理入力が同じである、すなわち、両方が低であるかまたは両方が高である場合、ラッチ出力24および26が変化せず、それにより、入力上のコモンモード電圧が、記憶されたラッチ値を破損することが回避されるように設計される。

【0018】

本発明はGaN技術において実装するように設計されているが、本発明は、図1AにおけるSWノード6上の速い正または負のdv/dtによってラッチの論理出力が破損しないように、上記の論理関数を実装することによって、CMOSなど、他の技術においても実装することができる。

【0019】

本発明の他の特徴および利点は、添付の図面とともに以下の説明を読むと明らかになろう。

【図面の簡単な説明】

【0020】

【図1A】一般的な従来技術ハーフブリッジ設計を示す図である。

【図1B】回路交換機としてのSWノードにおける電圧を示す図である。

【図2】一般的な従来技術レベルシフタのブロック図である。

【図3】簡単な従来技術交差結合ラッチの回路を示す図である。

【図4A】ラッチとして機能する簡単な従来技術SRフリップフロップ回路を示す図である。

【図4B】ラッチとして機能する簡単な従来技術SRフリップフロップ回路を示す図である。

【図5】アナログ差動フロントエンド増幅器をもつSRフリップフロップラッチを示す図である。

【図6】ダイナミック電流源を使用するコモンモード電流除去のための従来技術回路を示す図である。

【図7】本発明の差動アクティブ化交差結合ラッチの第1の実施形態を示す図である。

【図8】本発明の差動アクティブ化交差結合ラッチの第2の実施形態を示す図である。

【発明を実施するための形態】

【0021】

図7は、本発明の回路の第1の実施形態、すなわち、p-FETを必要とせず、GaNプロセスを使用して実装することができる差動アクティブ化交差結合ラッチを示す。ラッチ値は、ラッチ入力20および22上の差動デジタル入力のみを用いて変更される。ラッチ入力20および22上のコモンモード電圧は、同じ論理値をもつデジタル入力として扱われる。回路は、有利には、両方の論理入力が同じである、すなわち、両方が低であるかまたは両方が高である場合に、ラッチ出力24および26が変化しないように、インバータ72および74と、関連する回路とを用いて設計される。

【0022】

特に、ラッチ入力20とラッチ入力22の両方が同時に論理低になった場合、n-FET76および80はオフにされ、それにより、ラッチ出力24および26のプルダウンが阻止され、出力論理レベルが維持される。ラッチ入力20とラッチ入力22の両方の上の論理高は、n-FET76およびn-FET80をオンにし、また、インバータ72および74を介して、n-FET78およびn-FET82をオフにし、それにより、ラッチ出力24および26のプルダウンが阻止され、出力論理レベルが維持される。結果として、図1A中のSWノード6における速い正および負のdv/dtによるラッチ入力において同じ論理信号として現れるコモンモード信号は、ラッチ出力を破損しない。抵抗器30を通ってV_ddFからSW6に流れる(それにより、ラッチ出力24を低にし、ラッチ出力26を高に保つ)ための電流のためのプルダウン経路は、ラッチ入力20が高であり、ラッチ入力22が低であるときにのみ作成される。同様に、抵抗器32を通ってV_ddFからSW6に流れる(それにより、ラッチ出力26を低にし、ラッチ出力24を高に保つ)ための電流のためのプルダウン経路は、ラッチ入力20が低であり、ラッチ入力22が高であるときにのみ作成される。したがって、ラッチされた値は、ラッチ入力20および22上の差動デジタル入力値のみを用いて変更することができる。

【0023】

本発明の第1の実施形態の差動アクティブ化ラッチは、以下の2つの論理関数

【0024】

【数3】

【0025】

を用いる2つのフィードバック接続された複雑なゲートを有すると考えることができる。

【0026】

上記で説明したように、出力論理値は、ラッチ出力24またはラッチ出力26のいずれかをプルダウンすることのみによって変更することができる。図3の従来技術交差結合ラッチ回路の場合のように、入力20および22において保護のためのダイオード接続n-FETが必要とされる。

【0027】

図8は、本発明の差動アクティブ化ラッチの第2の実施形態を示す。n-FET42またはn-FET44をオフにし、抵抗器30または抵抗器32にラッチ出力24またはラッチ出力26をプルアップさせることによって、出力論理値が変更される。

【0028】

より詳細には、図8の実施形態では、ラッチ入力20とラッチ入力22の両方が同時に論理低になった場合、n-FET76および80はオフにされるが、n-FET78とn-FET82の両方がそれぞれインバータ74およびインバータ72によりオンにされる。結果として、n-FET42および44はSW6に接続され、24および26上の論理出力は同じ出力論理レベルを維持する。

【0029】

ラッチ入力20とラッチ入力22の両方が同時に論理高になると、n-FET76とn-FET80の両方がオンにされるが、n-FET78および82はインバータ72および74によりオフにされる。とはいえ、n-FET42および44は依然としてSW6に接続されており、24および26上のラッチ出力は同じ論理レベルを維持する。結果として、図1A中のSWノード6における速い正および負のdv/dtによるラッチ入力において同じ論理信号として現れるコモンモード信号は、ラッチ出力を破損しない。

【0030】

ラッチ入力20が低であり、ラッチ入力22が高であるとき、n-FET76およびn-FET82は両方ともオフであり、それにより、n-FET42がSW6から切断され、抵抗器30がラッチ出力24をプルアップする。同時に、n-FET80がラッチ入力22における論理高によりオンにされ、n-FET78も、ラッチ入力20における論理低でインバータ74によりオンにされるので、n-FET44はSW6に接続され、ラッチ出力26はn-FET44によってプルダウンされる。

【0031】

ラッチ入力20が高であり、ラッチ入力22が低であるとき、n-FET80およびn-FET78は両方ともオフであり、それにより、n-FET44がSW6から切断され、抵抗器32がラッチ出力26をプルアップする。同時に、n-FET76がラッチ入力20における論理高によりオンにされ、n-FET82も、ラッチ入力22における論理低でインバータ72によりオンにされるので、n-FET42はSW6に接続され、ラッチ出力24はn-FET42によってプルダウンされる。

【0032】

本発明のこの第2の実施形態の差動アクティブ化ラッチは、以下の2つの論理関数

【0033】

【数4】

【0034】

を用いる2つのフィードバック接続された複雑なゲートを有すると考えることができる。

【0035】

従来技術交差結合ラッチ回路および本発明の第1の実施形態の場合のように、ラッチ入力20および22において保護のためのダイオード接続n-FETが必要とされる。本発明の第1および第2の実施形態における論理関数を実現するための他の実装形態が可能である。

【0036】

本発明の両方の実施形態では、ラッチ入力20および22において随意のパルスフィルタを追加することができる。

【0037】

本発明の差動アクティブ化ラッチは、上記で説明した従来技術ラッチ回路に対していくつかの利点を有する。たとえば、差動フロントエンド増幅器とともにSRフリップフロップを使用する図5の従来技術手法は、高速動作を達成するために連続バイアス付与電流を必要とするので、本発明の差動制御信号アクティブ化ラッチは図5の従来技術手法よりも電力損失が小さくて済む。さらに、ラッチ入力20およびラッチ入力22におけるコモンモード信号上の小さい差動があると、差動増幅器とSRフリップフロップとを使用する従来技術回路はコモンモード信号に正しく反応しなくなることがある。本発明の回路は、この小さい差動信号が論理ゲートのノイズマージンよりも小さいときに、この小さい差動信号を除去する。

【0038】

図6のダイナミック電流源手法と比較すると、本発明の回路は、p-FETを必要とせず、GaNまたはNMOSのみのプロセスにおいて容易に実現することができる。上記で説明した本発明の回路は、好ましくは、GaNにおいて完全に実装される。

【0039】

本発明の回路は、理論上は、ラッチ入力20および22に接続されたn-FETのゲートソース間電圧が、最大許容値内であるようにダイオード接続保護FETによってクランプされている限り、SWノード6上の無限の正または負のdv/dtに耐えることができる。

【0040】

上記の説明および図面は、本明細書で説明した特徴および利点を達成する特定の実施形態を例示するものにすぎないと考えられる。特定のプロセス条件に対する改変および置換を行うことができる。したがって、本発明の実施形態は上記の説明および図面によって限定されるとは考えられない。

【符号の説明】

【0041】

2 ハイサイドFET
4 ハイサイド入力信号
6 SWノード6
8 ダイオード
10 レベルシフトドライバ
12 ラッチ
14 パルス生成器
16 FET
18 FET
20 ラッチ入力
22 ラッチ入力
24 ラッチ出力
26 ラッチ出力
30 抵抗器
32 抵抗器
34 ダイオード接続FET
36 ダイオード接続FET
38 ダイオード接続FET
40 ダイオード接続FET
42 FET
44 FET
46 ダイオード接続FET
48 ダイオード接続FET
50 パルスフィルタ
52 差動増幅器
60 FET
62 FET
64 FET
66 FET
68 FET
70 FET
72 インバータ
74 インバータ
76 n-FET
78 n-FET
80 n-FET
82 n-FET

【図1A】

【図1B】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【手続補正書】

【提出日】2023-02-03

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

デジタル入力値を受信するための第1の入力および第2の入力と、
デジタルラッチされた値を出力するための第1の出力および第2の出力と、
交差結合構成において接続された第1のn-FETおよび第2のn-FETであって、同じ第1のn-FETおよび第2のn-FETの各々のゲートが前記第1のn-FETおよび前記第2のn-FETのうちの他方のドレインに電気的に接続され、前記第1のn-FETの前記ドレインが前記第1の出力に接続され、前記第2のn-FETの前記ドレインが前記第2の出力に接続された、第1のn-FETおよび第2のn-FETと、
前記第1のn-FETおよび前記第2のn-FETがそれぞれオフにされたときに、それぞれ、前記第1の出力および前記第2の出力における電圧をプルアップするための、それぞれ、電圧源と前記第1の出力および前記第2の出力との間に接続された第1の抵抗器および第2の抵抗器と、
変化する電圧を有するノードSWと、
前記第1の出力と前記第2の出力との上の前記デジタルラッチされた値が、前記第1の入力と前記第2の入力との上の前記デジタル入力値が互いに反対である場合にのみ変化するように、前記ノードSW上の前記変化する電圧によって生じたコモンモード信号が、前記第1の出力と前記第2の出力との前記デジタルラッチされた値に影響を及ぼすことを防ぐための、前記第1の入力および前記第2の入力と、前記第1の出力および前記第2の出力と、交差結合された前記第1のn-FETおよび交差結合された前記第2のn-FETと、前記ノードSWとに接続された複数のn-FETとインバータとを備える回路と
を備える、交差結合差動アクティブ化ラッチ回路。

【請求項2】

前記複数のn-FETが、
直列に電気的に結合された第3のn-FETおよび第4のn-FETであって、前記第3のn-FETのドレインが前記第2のn-FETのゲートに接続され、前記第3のn-FETのソースが前記第4のn-FETのドレインに接続され、前記第4のn-FETのゲートが前記第1の入力に接続され、前記第3のn-FETのゲートが前記第2の入力の反転側に接続された、第3のn-FETおよび第4のn-FETと、
直列に電気的に結合された第5のn-FETおよび第6のn-FETであって、前記第5のn-FETのドレインが前記第1のn-FETのゲートに接続され、前記第5のn-FETのソースが前記第6のn-FETのドレインに接続され、前記第5のn-FETのゲートが前記第2の入力に接続され、前記第6のn-FETのゲートが前記第1の入力の反転側に接続された、第5のn-FETおよび第6のn-FETと
を備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項3】

前記回路が、論理関数

【数1】

を実装する、請求項2に記載の交差結合差動アクティブ化ラッチ回路。

【請求項4】

前記複数のn-FETが、
並列に電気的に結合された第3のn-FETおよび第4のn-FETであって、前記第3のn-FETのドレインが前記第4のn-FETのドレインに接続され、前記第3のn-FETのソースが前記第4のn-FETのソースに接続され、前記第3のn-FETのゲートが前記第1の入力に接続され、前記第4のn-FETのゲートが前記第2の入力の反転側に接続された、第3のn-FETおよび第4のn-FETと、
並列に電気的に結合された第5のn-FETおよび第6のn-FETであって、前記第5のn-FETのドレインが前記第6のn-FETのドレインに接続され、前記第5のn-FETのソースが前記第6のn-FETのソースに接続され、前記第5のn-FETのゲートが前記第2の入力に接続され、前記第6のn-FETのゲートが前記第1の入力の反転側に接続された、第5のn-FETおよび第6のn-FETと
を備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項5】

前記回路が、論理関数

【数2】

を実装する、請求項4に記載の交差結合差動アクティブ化ラッチ回路。

【請求項6】

前記回路がGaNにおいて完全に実装された、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項7】

前記第1の入力および前記第2の入力の各々においてパルスフィルタをさらに備える、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【請求項8】

前記第1のラッチ入力および前記第2のラッチ入力がダイオード接続保護n-FETによってクランプされる、請求項1に記載の交差結合差動アクティブ化ラッチ回路。

【国際調査報告】